KR100306832B1 - 반도체디바이스제조방법및그의제조시스템 - Google Patents

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Abstract

절연 표면을 갖는 기판 위에 비정질 실리콘 막을 형성하는 단계; 주로 수소 또는 헬륨을 포함하는 가스의 플라즈마에 의해 상기 비정질 실리콘 막을 처리하는 단계; 및 상기 비정질 실리콘 막에 에너지를 부여하는 단계를 포함하는 반도체 디바이스 제조 방법.

Description

반도체 디바이스 제조 방법 및 제조 시스템
제1도는 플라즈마 처리를 행하는 디바이스를 도시하는 개략도.
제2(a)도 내지 제2(d)도는 박막 트랜지스터 제조 공정을 도시하는 다이어그램.
제3(a)도 내지 제3(d)도는 박막 트랜지스터 제조 공정을 도시하는 다이어그램.
제4도는 박막 트랜지스터 제조 공정을 도시하는 다이어그램.
제5(a)도 내지 제5(e)도는 단결정이라 할 수 있는 영역 또는 실질적으로 단결정이라 할 수 있는 영역을 도시하는 다이어그램.
제6(a)도 내지 제6(d)도는 박막 트랜지스터 제조 공정을 도시하는 다이어그램.
제7(a)도 내지 제7(d)도는 박막 트랜지스터 제조 공정을 도시하는 다이어그램.
제8도는 결정축과 그 결정축을 중심으로 하는 회전각을 정의하는 다이어그램.
제9도는 4개의 단결정이라 할 수 있는 영역 또는 실질적으로 단결정이라 할 수 있는 영역을 도시하는 다이어그램.
제10(a)도 및 제10(b)도는 박막 트랜지스터를 구성하는 반도체 영역의 패턴을 각각 도시하는 다이어그램.
제11(a)도 및 제11(b)도는 결정 성장의 시드를 형성하는 영역으로부터 성정된 결정의 상태와 패터닝에 의해 얻어진 반도체 영역의 패턴을 도시하는 다이어그램.
제12도는 플라즈마 처리와 레이저 빔의 조사를 연속적으로 행하는 디바이스를 개괄적으로 도시하는 개략도.
제13도는 플라즈마 처리와 레이저 빔의 조사를 연속적으로 행하는 디바이스를 개괄적으로 도시하는 개략도.
제14도는 플라즈마 처리와 레이저 빔의 조사를 연속적으로 행하는 디바이스를 개괄적으로 도시하는 개략도.
제15도는 플라즈마 처리와 가열 처리를 연속적으로 행하는 디바이스를 개괄적으로 도시하는 개략도.
제16도는 플라즈마 처리를 행하는 디바이스를 개괄적으로 도시하는 개략도.
제17도는 자계를 발생하는 수단을 도시하는 다이어그램.
제18도는 기판 스테이지(2005) 측에서 본, 가스도입수단(2005)과 자계 발생 수단의 상태를 도시하는 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
103 : 챔버 104 : 오실레이터
105 : 배기 펌프 106 : 기판 홀더
107 : 기판 108 : 기판 위치 조정바
본 발명은 유리기판 등의 절연 표면을 갖는 기판 상에 형성된 박막 반도체 디바이스 제조 방법에 관한 것이다. 또한, 본 발명은 박막 반도체 디바이스를 사용하는 반도체 디바이스(예컨대, 박막 트랜지스터) 제조 방법에 관한 것이다.
최근, 박막 반도체 디바이스를 사용하는 반도체 디바이스로서 박막 트랜지스터가 주목되고 있다. 특히, 액정 전자 광학 디바이스 상에 박막 트랜지스터를 장착하는 구성이 주목되고 있다. 이것은 액정 전기 광학 장치를 구성하는 유리 기판상에 박막 반도체를 형성하고 이 박막 반도체를 사용하여 박막 트랜지스터를 구성하는 것이다. 이 경우에, 박막 트랜지스터는 액정 전기 광학 장치의 각 화소(pixel) 전극에 배치되고, 화소 전극에 출입하는 전하를 제어하는 스위칭 소자로서의 기능을 가지고 있다. 이러한 구성은, 액티브 매트릭스 액정 표시장치로 불리며, 매우 고품질의 화상을 표시할 수 있다.
액티브 매트릭스 액정 표시 장치에서는, 일반적으로 유리 기판 상에 COG 기법 등에 의해, 화소 박막 트랜지스터를 구동하기 위한 주변 구동 회로를 구성하는 IC 회로 구조를 배치한 구성이 채용되고 있다. 환언하면, 다수의 화소가 매트릭스 형태로 배열된 화소 영역의 주면부에 다수의 IC 칩이 배치된 구성이 채용되고 있다.
그러나, 이 구성은, IC 칩에서의 배선이 복잡하게 되어 생산성이나 신뢰성이 낮다. 또한, IC 칩이라는 외부 부착 회로가 존재함으로 인하여 액정 패널의 두께가 두껍게 되어버린다. 이러한 문제는 액정 패널의 범용성을 저하시키게 된다.
이러한 문제를 해결하기 위한 구성으로서, 화소 영역에 배치된 박막 트랜지스터를 구동하기 위한 구동 회로를 액정 표시 장치와 일체화한 구성이 제안되고 있다.(예컨대, 일본특허공개공보 평2-61032 참조).
이것은 1매의 투과성 기판(일반적으로 유리기판이 사용된다) 상에 화소 영역과 화소 영역의 박막 트랜지스터를 구동하기 위한 주변 구동 회로를 집적화한 구성을 가지고 있다. 이 구성은 단순하고 범용성이 높은 구성이 될 수 있다.
주변 구동 회로는 시프트 레지스터, 아날로그 버퍼 회로 및 화상 신호를 취급하는 그 밖의 회로로 구성되지만, 이들 회로는 화상 신호의 동작 주파수로 동작하도록 요구되는 것은 물론이다.
이 곤란을 해결하기 위해, 화상 신호의 처리 방법이 연구되거나 회로를 병렬로 배치하거나 한 구성이 채용되고 있다. 그러나, 이러한 연구는 동작 방법 또는 회로 구성을 복잡화하는 사태를 초래하고 실용성을 저하시키는 요인이 된다.
이 문제를 해결하기 위한 것으로서, 비정질 실리콘 막의 특성을 높이는 것이 있으며, 이것을 달성하기 위해서는, 비정질 실리콘 막을 결정성 실리콘 막으로 결정화화는 것이 유용하다. 결정성 실리콘 막을 얻는 방법으로서는, 비정질 실리콘막을, 플라즈마 CVD 법이나 감압열 CVD 법으로 형성한 후, 가열 처리하는 방법이 알려져 있다.
그러나, 액티브 매트릭스형의 액정 전기 광학 장치에 박막 트랜지스터를 사용하는 경우, 경제적인 측면에서 기판으로서 유리 기판을 이용할 필요가 있다고 하는 문제가 있다. 비정질 실리콘 막을 가열 처리에 의해 결정화시키기 위해서는, 600℃ 이상의 온도로 수십 시간 이상 가열 처리를 행하지 않으면 안된다.
그러나, 이 방법을 사용하여 얻어진 결정성 실리콘 막을 사용하여 박막 트랜지스터를 구성하더라도, 수 MHz 까지 밖에 동작을 행하게 할 수 없다. 즉, 일반적으로 화상 신호는, 수 MHz 내지 수십 MHz 이상의 주파수 대역을 가지고 있지만, 일반적인 박막 트랜지스터는 결정성 실리콘 막을 사용한 것이라도, 수 MHz 정도까지의 주파수에서 밖에 동작을 하지 않는다.
유리 기판은. 600℃ 이상 가열을 수십 시간 이상 가하면 휘거나 변형되게 된다. 이것은 특히 유리 기판의 면적을 증대한 경우에 특히 현저하게 된다. 액정전기 광학 장치는, 수 ㎛의 간격으로 서로 대향하는 유리 기판 사이에 액정을 끼워 유지하는 구성이 필요하기 때문에, 유리 기판의 변형은 표시가 일정하지 못하는 원인이 되므로 바람직하지 못하다.
이 문제를 회피하기 위해서는, 기판으로서 석영 기판이나 높은 온도의 가열처리에 견디는 특수한 유리 기판을 이용하면 된다. 그러나, 석영 기판이나 고온에서 견디는 특수한 유리 기판은 비싸고, 생산 비용의 점에서 이용하기가 곤란하다.
또한, 비정질 실리콘 막을 레이저 빔의 조사에 의해 결정화하는 기술은 공지되어 있다. 레이저 빔의 조사를 이용한 경우는, 국부적으로 결정성이 매우 양호한 결정성 실리콘 막을 얻어질 수 있는 반면, 막 전체에 있어서, 레이저 빔의 조사의 효과의 균일성이 얻어지기 어렵고, 또한 얻어진 결정성 실리콘 막에 있어서도 공정마다 불균형이 많다(환원하면, 재현성이 낮다)는 문제가 있다.
본 발명은 이와같은 관점을 고려하여 달성된 것으로, 본 발명의 목적은 비교적 낮은 온도(예컨대, 유리 기판이 견디는 온도)에서 절연 표면을 갖는 기판이나 유리 기판 상에 결정성 실리콘 막을 얻는 것이다.
본 발명의 또다른 목적은, 비교적 낮은 온도의 공정 온도에서 액티브 매트릭스형 액정 표시 유닛의 주변 구동 회로의 박막 트랜지스터를 구성할 수 있는 결정성 실리콘 막을 얻는 것이다.
상기 문제를 해결하기 위해, 본 발명의 한 양상에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 비정질 실리콘 막을 형성하는 단계와;
수소 또는 헬륨을 주성분으로 하는 가스의 플라즈마에 의해 상기 비정질 실리콘 막을 처리하는 단계; 및
상기 비정질 실리콘 막에 에너지를 가하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
또한 본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 비정질 실리콘 막을 형성하는 단계;
수소 또는 헬륨을 주성분으로 하는 가스의 플라즈마에 의해서 상기 비정질 실리콘 막을 처리하여 쌍을 이루지 않는 실리콘의 결합 대역을 형성하는 단계;
상기 비정질 실리콘 막에 에너지를 가하여 결정화시키는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
또한 본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 비정질 실리콘 막을 형성하는 단계;
수소를 주성분으로 하는 가스의 플라즈마에 의해서 상기 비정질 실리콘 막을 처리하여, 상기 비정질 실리콘 막 중의 수소를 플라즈마 중의 수로로 제거하는 단계;및
상기 비정질 실리콘 막에 에너지를 가하여 상기 비정질 실리콘 막을 결정화하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
또한 본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 비정질 실리콘 막을 형성하는 단계;
헬륨을 주성분으로 하는 가스의 플라즈마에 의해서 상기 비정질 실리콘 막을 처리하고, 상기 플라즈마 중 전리된 헬륨 원자에 의해서 상기 비정질 실리콘 막 중의 실리콘과 수소와의 결합을 절단하고, 상기 비정질 실리콘 막 중에서의 수소의 제거를 촉진시키는 단계, 및
상기 비정질 실리콘 막에 에너지를 가하여 상기 비정질 실리콘 막을 결정화시키는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명의 또다른 양상에 따르면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 비정질 실리콘 막을 형성하는 단계;
실리콘의 결정화를 촉진시키는 금속 요소를 상기 비정질 실리콘 막의 표면과 접하게 유지하는 단계;
수소와 헬륨을 주성분으로 하는 가스의 플라즈마에 의해 상기 비정질 실리콘을 처리하는 단계; 및
상기 비정질 실리콘 막에 에너지를 가하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 비정질 실리콘 막을 형성하는 단계;
실리콘의 금속화를 촉진하는 금속 요소를 상기 비정질 실리콘 막의 표면과 유지하는 단계;
수소 또는 헬륨을 주성분으로 하는 가스의 플라즈마에 의해 상기 비정질 실리콘 막을 처리하여 쌍을 이루지 않는 실리콘의 결합을 형성하는 단계; 및
상기 비정질 실리콘 막에 에너지를 가하여 상기 비정질 실리콘 막을 결정화하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 비정질 실리콘막을 형성하는 단계;
실리콘의 결정화를 촉진시키는 금속 요소를 상기 비정질 실리콘 막의 표면에 접하게 유지하는 단계;
수로를 주 성분으로 하는 가스의 플라즈마에 의해 상기 비정질 실리콘 막을 처리하여, 상기 비정질 실리콘 내의 수로를 플라즈마 내의 수소로 제거하는 단계; 및
상기 비정질 실리콘 막에 에너지를 가하여 상기 비정질 실리콘 막을 결정화하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 비정질 실리콘 막을 형성하는 단계;
실리콘의 결정화를 촉진시키는 금속 원소를 상기 비정질 실리콘 막의 표면에 접하게 유지하는 단계;
수소를 주 성분으로 하는 가스의 플라즈마에 의해 상기 비정질 실리콘을 처리하고, 상기 플라즈마 중 전리된 헬륨 원자에 의해서 상기 비정질 실리콘 막 중의 실리콘과 수소와의 결합을 절단하고, 상기 비정질 실리콘 막 중에서의 수소의 제거를 촉진시키는 단계 ; 및
상기 비정질 실리콘 막에 에너지를 가하여 상기 비정질 실리콘 막을 결정화시키는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명에서는, 절연 표면을 갖는 기판으로서 유리 기판 또는 석영 기판을 사용할 수 있다. 일반적으로 경제적인 관점에서 유리 기판이 이용된다.
수소 또는 헬륨의 플라즈마 생성 방법으로서는, ECR 조건(전자 사이클로트론 공명 조건)을 사용한 방법을 들 수 있다. 또한, 일반적으로 자주 사용되는 평행하고 평탄한 플라즈마 발생 장치를 이용하는 것도 가능하다. 또한, 다른 방법을 사용하여 플라즈마를 발생시켜도 좋다. 여기서 중요한 것은, 가능한 높은 밀도의 플라즈마를 발생시키는 수단을 이용하는 것이다.
수소 또는 헬륨의 플라즈마를 사용하는 것은 다음과 같은 이유에 의한다. 플라즈마가 사용되는 이유는, 실리콘 막중의 수소를 제거하기 위해서이다. 수소 플라즈마를 사용하는 경우, 플라즈마 중의 수소 이온이나 수소 원자의 활성 시드가 실리콘 막 중의 수소와 결합하여, 수소 분자가 되고, 그 결과로서 탈수소화가 진행된다. 또한, 헬륨 플라즈마를 사용하는 경우에는, 헬륨 플라즈마에서의 높은 전리에너지에 의해서, 실리콘과 수소와의 결합이 절단되므로, 실리콘 막 중에서의 수소의 이탈이 촉진된다. 또한, 이러한 목적을 위해서는, 플라즈마의 밀도는 가능한 높은 것이 바람직하다. 또한, 이 수소의 이탈을 촉진시키기 위해서는, 플라즈마 처리 중에 가열 처리를 행하는 것이 유용하다.
플라즈마 처리가 실행되는 실리콘막으로서는, 비정질 실리콘을 사용하는 경우가 가장 높은 효과를 얻을 수 있다. 그 이유는, 비정질 실리콘 막중에는 20 내지 30 원자% 의 수소가 포함되어 있기 때문이다.
일반적으로, 유리 기판을 사용한 경우, 비정질 실리콘 막에 주어지는 에너지는, 350℃ 이상, 바람직하게는 400℃ 이상부터 상기 유리 기판의 변형점 이하의 온도에서의 가열에 의해 주어진다. 또한, 이 가열 온도의 상한은, 유리 기판이 견딜 수 있는 온도(이 온도는 일반적으로 유리 기판의 변형 점에서 주어진다) 이하의 온도, 또는 실리콘의 결정화가 시작되는 온도라도 좋다. 규소의 결정화 온도는, 분술물의 농도나 막 형성 방법에 의해서 차이가 있지만, 대략 550℃ 내지 600℃ 정도이다.
또한, 기판으로서 유리 기판을 사용한 경우에, 비정질 실리콘 막에 주어지는 에너지는, 350℃ 바람직하게는 400℃ 이상부터, 상기 유리 기판의 변형점 이하의 온도에서의 가열에 의해 주어진다.
또한, 상기 가열에 의한 방법에 더하여, 레이저 빔 또는 강한 레이저 빔의 조사에 의해서, 비정질 실리콘 막에 에너지를 부가하는 것도 유효하다.
또한, 기판으로서 유리 기판을 사용하는 경우에, 유리 기판의 변형점 이하의에서의 가열과 레이점 빔의 조사를 1회 또는 복수회에 걸쳐 교대로 행하는 것에 의해 비정질 실리콘 막에 에너지를 주더라도 좋다.
또한, 본 발명에 의한 반도체 디바이스 제조 방법에 있어서는, 후에 시드가 되는 영역을 먼저 형성하고 플라즈마 처리와 에너지 부가에 의해서 결정화를 행하는 것에 의해 결정 성장의 시드를 형성하는 것으로, 비정질 실리콘 막을 패턴 처리한다.
따라서, 본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 제 1 실리콘 막을 형성하는 단계;
상기 제 1 실리콘 막을 수소의 플라즈마 또는 헬륨의 플라즈마에 노출시키는 단계;
상기 제 1 실리콘 막에 에너지를 부여함으로써 상기 제 1 실리콘 막을 결정화하는 단계;
상기 결정화된 제 1 실리콘 막을 패터닝하여 결정 성장의 시드를 형성하는 단계;
상기 결정 성장의 시드를 커버하여 제 2 실리콘 막을 형성하는 단계;
상기 제 2 실리콘 막을 수소의 플라즈마 또는 헬륨의 플라즈마에 노출시키는 단계; 및
에너지를 상기 제 2 실리콘 막에 부여하는 것에 의해, 상기 제 2 실리콘 막을 결정화하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명의 또다른 양상에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 제 1 실리콘 막을 형성하는 단계;
상기 형성 단계의 전후에 실리콘 결정화를 촉진시키는 금속 원소를 상기 제 1 실리콘 막에 접하게 유지하는 단계;
상기 제 1 실리콘 막을 수소의 플라즈마 또는 헬륨의 플라즈마에 노출시키는 단계;
상기 제 1 실리콘 막에 에너지를 부가하여 상기 제 1 실리콘 막을 결정화하 단계;
상기 결정화된 제 1 실리콘 막을 패터닝하여 결정 성장의 시드를 형성하는 단계;
결정 성장의 시드를 커버하여 제 2 실리콘 막을 형성하는 단계;
상기 제 2 실리콘 막을 수소의 플라즈마 또는 헬륨의 플라즈마에 노출시키는 단계;
상기 제 2 실리콘 막에 에너지를 부가하여 상기 제 2 실리콘막을 결정화하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
수소 또는 헬륨의 플라즈마 생성 방법으로서는, ECR 조건을 사용한 방법을 들 수 있다. 또한, 일반적으로 자주 사용되는 평행하고 평탄한 플라즈마 발생 장치를 이용하는 것도 가능하다. 또한, 다른 방법을 사용하여 플라즈마를 발생시켜도 좋다. 여기서 중요한 것은, 가능한 높은 밀도의 플라즈마를 발생시키는 수단을 이용하는 것이다. 이러한 수단에 의하면, 비정질 실리콘 막 중의 수소의 이탈이 촉진된다.
또한, 이 수소의 이탈을 촉진시키기 위해서는, 플라즈마 처리 중에 가열 처리를 행하는 것이 유용하다. 이 가열 처리는 400℃ 이상부터 유리 기판의 변형점 이하의 온도에서 행하는 것이 바람직하다. 또한, 400℃ 이상부터 비정질 실리콘 막의 결정화 온도 이하(일반적으로, 600℃ 이하)의 온도에서 행하여도 좋다.
플라즈마 처리를 행하는 실리콘막으로서는, 비정질 실리콘을 사용하는 경우가 가장 높은 효과를 얻을 수 있다. 그 이유는, 비정질 실리콘 막중에는 20 내지 30 원자% 의 수소가 포함되어 있기 때문이다.
상술한 구성에서 실리콘 막에 에너지를 부가하는 방법으로서는, 가열에 의한 방법, 가열을 하면서 레이저 빔을 조사하는 방법이 있다. 특히, 가열과 레이저 빔의 조사를 병용하는 방법이 매우 효과적이다. 이것은 레이저 빔의 조사에 의해서 순간적인 결정 성장이 진행되기 때문이다. 또한, 레이저 빔 대신에 강한 광 범으로 조사를 행하더라도 좋지만, 레이저 빔의 조사에 의한 효과에 비교할만한 효과를 얻을 수는 없다. 또한, 가열과 동시에 레이저 빔의 조사 후 또한 가열을 행하더라도 좋다. 또한, 가열과 동시에 레이저 빔의 조사와 가열을 교대로 행하더라도 좋다. 이 레이저 빔의 조사 후의 가열은, 막 내의 점 결함(point defect)을 감소시키는 효과가 있다.
실리콘 막에 에너지를 가하는 경우의 가열 온도는, 유리 기판의 변형점 이하로 할 필요가 있다. 이것은 유리 기판의 변형을 억제하기 위해서이다.
실리콘의 결정화를 촉진하는 금속 원소로서는, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Ag 및 Au 에서 선택된 한 종류, 또는 복수 종류의 원소를 사용할 수 있다. 특히, Ni 원소를 이용하는 것이 유용하다.
상기 금속 원소를 실리콘 막에 접하여 유지시키는 방법으로서는, 상기 금속을 포함하는 막을 실리콘 막에 접하여 유지시키는 방법을 들 수 있다. 또한, 상기 금속 원소의 농도를 쉽게 제어하기 위한 방법으로서, 상기 금속 원소를 포함하는 용액을 실리콘 막 상에 도포하는 방법을 들 수 있다. 이 방법에 의하면, 용액 내 금속 원소의 농도를 조정하는 것으로, 최종적으로 실리콘 막에 남아있는 해당 금속원소의 농도를 용이하게 제어할 수 있다.
본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 제 1 실리콘 막을 형성하는 단계;
상기 제 1 실리콘 막으로부터 수소를 제거하는 단계;
상기 제 1 실리콘 막에 에너지를 가하여 상기 제 1 실리콘 막을 결정화하는 단계;
상기 결정화된 제 1 실리콘 막을 패터닝하여 결정성장의 시드를 형성하는 단계;
상기 결정 성장의 시드를 커버하여 제 2 실리콘 막을 형성하는 단계;
상기 제 2 실리콘 막 중에 수소를 제거하는 단계; 및
상기 제 2 실리콘 막에 에너지를 가하여 상기 제 2 실리콘 막을 결정화하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 제 1 실리콘 막을 형성하는 단계;
상기 제 1 실리콘 막으로부터 수소를 제거하는 단계;
상기 형성 단계의 전후에 실리콘의 결정화를 촉진하는 금속 원소를 상기 제 1 실리콘 막에 접하여 유지하는 단계;
상기 제 1 실리콘 막에 에너지를 가하여 상기 제 1 실리콘 막을 결정화하는 단계;
상기 결정화된 제 1 실리콘 막을 패터닝하여 결정 성장의 시드를 형성하는 단계;
상기 결정 성장의 시드를 덮어 제 2 실리콘 막을 형성하는 단계;
상기 제 2 실리콘 막에서 수소를 제거하는 단계, 및
상기 제 2 실리콘 막에 에너지를 가하여 상기 제 2 실리콘 막을 결정화하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 제 1 실리콘 막을 형성하는 단계;
결정화된 상기 제 1 실리콘 막을 패터닝하여 결정 성장의 시드를 형성하는 단계;
상기 시드에서 수소를 이탈시키는 단계;
상기 시드에 에너지를 가하여 상기 시드를 결정화하는 단계;
제 2 실리콘 막을 형성하기 위해 상기 시드를 도포하는 단계;
상기 제 2 실리콘 막 내에서 수소를 이탈시키는 단계; 및
상기 제 2 실리콘 막에 에너지를 가하여 상기 제 2 실리콘 막을 결정화하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명에 의하면 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 제 1 실리콘 막을 형성하는 단계;
상기 제 1 실리콘 막에서 수소를 이탈시키는 단계;
상기 제 1 실리콘 막을 패터닝하여 결정 성장의 시드를 형성하는 단계;
상기 시드에 에너지를 가하여 편정 성장의 시드를 형성하는 단계;
제 2 실리콘 막을 형성하기 위해 상기 시드를 도포하는 단계;
상기 제 2 실리콘 막에서 수소를 이탈시키는 단계: 및
상기 제 2 실리콘 막에 에너지를 가하여 상기 제 2 실리콘 막을 결정화하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 제 1 실리콘 막을 형성하는 단계;
상기 제 1 실리콘 막에서 수소를 이탈시키는 단계;
상기 제 1 실리콘 막을 패터닝하여 결정 성장의 시드를 형성하는 단계;
상기 형성 단계의 전후에 실리콘의 결정화를 촉진시키는 금속 원소를 상기 제 1 실리콘 막에 접하여 유지하는 단계;
상기 시드에 에너지를 가하여 상기 시드를 결정화하는 단계;
제 2 실리콘 막을 형성하기 위해 상기 시드를 도포하는 단계;
상기 제 2 실리콘 막에서 수소를 이탈시키는 단계; 및
상기 제 2 실리콘 막에 에너지를 가하여 상기 제 2 실리콘 막을 결정화하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명에서는, 결정 성장의 시드로부터의 결정 성장에 의해서, 단결정이라 할 수 있는 영역 또는 실질적으로 단결정이라 할 수 있는 같은 영역을 형성할 수 있다. 특히, 제 1 실리콘 막을 토대로 한 결정 성장의 시드로부터의 결정 성장에 의해, 제 2 실리콘 막에 단결정이라 할 수 있는 영역 또는 실질적으로 단결정이라 할 수 있는 영역을 형성할 수 있다.
이 단결정이라 할 수 있는 영역 또는 실질적으로 단결정이라 할 수 있는 영역은, 다음 조건을 만족하는 영역으로 규정된다. 즉, 실질적으로 결정 입계(grain boundary)가 거의 존재하지 않는다; 수소 또는 할로겐 원소를 함유하고 있다; 탄소 및 질소의 원자가 1x1016내지 5x1018원자 cm-3의 농도로 포함되어 있다; 산소 원자가 1x1017내지 5x1019원자 cm-3의 농도로 포함되어 있다.
이들 원소의 농도는, SIMS(2차 이온 분석 방법)에 의해 측정되는 최소값으로 정의된다.
상기 조건은, 기상법 등으로 형성된 비정질 실리콘 막을 시작막으로 하는 것에 기인한다. 또한, 수소 또는 할로겐 원소의 함유는, 또한 기상법 등으로 형성된 비정질 실리콘 막을 시작막으로 하는 것에 기인한다. 즉, 단결정이라 할 수 있는 영역 또는 실질적으로 단결정이라 할 수 있는 영역은, 막 내에 형성되어 버리는 점결함을 보상하기 위한 수소 또는 할로겐 원소를 함유하고 있다. 예컨대, 수소를 함유하는 경우에, 그 농도는 0.0001 내지 5 원자 %가 된다.
또한, 본 발명의 다른 양상에 의하면, 반도체 장치 제조 방법에 있어서, 절연 표면을 갖는 동일 기판 상에 반도체 영역을 갖는 복수의 그룹을 제공하는 단계;
상기 반도체 영역을 상기 그룹 중에 1개 또는 복수개 형성하는 단계; 및 주로 단결정 또는 실질적으로 단결정이라 할 수 있는 영역으로 구성되는 상기 반도체 영역을 형성하는 단계를 포함하며,
상기 복수의 그룹 중 1개 그룹과 다른 그룹 간에서, 상기 단결정 또는 실질적으로 단결정이라 할 수 있는 영역에서의 주 결정축은, 거의 동일하고, 또한 상기 결정축을 중심으로 한 회전각은 서로 상이한 반도체 디바이스 제조 방법이 제공된다.
본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 동일 기판 상에 반도체 영역을 갖는 복수의 그룹을 제공하는 단계;
상기 반도체 영역을 상기 그룹 중에 1개 또는 복수개 형성하는 단계; 및
주로 단결정 또는 실질적으로 단결정이라 할 수 있는 영역으로 구성되는 상기 반도체 영역을 형성하는 단계를 포함하며,
상기 복수의 그룹 중 1개 그룹과 다른 그룹 간에서, 상기 단결정 또는 실질적으로 단결정이라 할 수 있는 영역에서의 주 결정축은, 거의 동일하고, 또한 상기 결정축을 중심으로 한 회전각은 서로 상이하고, 상기 반도체 영역은 실리콘 결정화를 촉진하는 금속 원소가 1x1014내지 3×1018원자 cm-3의 농도로 포함되어 있는 반도체 디바이스 제조 방법이 제공된다.
상기 구성의 구체적인 예를 제9도에 도시한다 제9도에 도시된 것은, 참조 번호(600. 602. 606 및 609)로 나타나는, 4개의 결정 시드로부터의 결정 성장에 의해서, 4 개의 단결정이라 간주할 수 있는 영역(이하, 단결정형 영역이라 함) 또는 실질적으로 단결정이라 간주할 수 있는 영역(이하, 실질적인 단결정형 영역이라 함)을 형성한 예를 보여주고 있다. 제9도에서, 참조 번호(604 및 611)는 단결정형 또는 실질적인 단결정형 영역을 나타내고 있다. 또한, 참조 번호 (601)는 결정 성장의 선단의 경계 부분을 나타내며, 참조 번호(603)는 결정 성장 이 상호 충돌하는 것에 의해 형성된 결정 입계를 나타내고 있다.
또한, 참조 번호(605 및 607)는 시드 결정으로부터의 결정 성장에 의해서 얻어진 실질적인 단결정형 영역 또는 단결정형 영역을 패터닝하여 얻어진 아일랜드형(섬 형상)의 반도체 영역을 나타낸다.
제9도에서, 결정 시드(606)로부터 성장하는 영역을 이용하여 구성된 반도체 영역(605 및 607)이 1개의 그룹을 구성한다. 이 그룹에서는, 결정축이 거의 동일하다. 또한, 그 결정축을 중심으로 한 회전각도 거의 동일하다. 이것은 같은 결정 시드로부터의 성장에 기인한다.
이하에서는, 본 명세서에서 사용되는 결정축의 개념과 그 결정축을 중심으로한 회전의 개념에 대하여 설명한다. 제8도에 도시된 것은, 단결정형 영역 또는 실질적인 단결정형 영역(503)의 결정축(501)이 나타나고 있다. 결정축(501)은 예컨대 축방위<111> 또는 축방위<100>이라고 하는 값을 갖는 것이다.
편차각이 ±10°이내에 있을 때 결정축이 동일하다고 한다. 또한, 결정축을 중심으로 한 회전각은, 기준으로 하는 특정 각과 ±10°이내에 있을 때, 동일하다고 한다.
일반적으로 동일한 방법을 사용하여 동일의 기판 상에 형성된 복수의 단결정형 영역 또는 실질적인 단결정형 영역은 동일한 결정축을 공유하고 있다.
이하에서는 제9도에 도시된 예를 참조하여 설명한다. 우선, 결정 시드(600, 602, 606 및 609)는, 제5도에 제조 공정을 도시한 바와 같이, 1개의 시작 막으로부터 얻어진 것이다. 1매의 막에서, 결정축의 방향은 거의 동일하다. 또한, 1개의 결정입(crystal grain)이 작은 미결정(fine crystal state) 상태일 때는, 상술한 바와같이 되는 것은 아니다.
그리고, 동일한 결정축을 갖는 시드로부터 성장한 단결정형 영역 또는 실질적인 단결정형 영역도 또한 동일한 결정축을 공유한다. 따라서, 제9도에 도시된 4개의 단결정형 영역과 실질적인 단결정형 영역의 결정축은 동일하게 된다.
한편, 결정 시드(600, 602, 606 및 609)는 다른 결정입, 즉 다른 단결정형 영역 또는 실질적인 단결정형 영역으로부터 얻어진다. 상기의 경우, 동일한 시작막으로부터 얻어진 것이므로, 동일한 결정축(제8도에서 (501))을 공유하고 있다. 그러나, 그 결정 구조는, 참조 번호(502)로 나타나는 방향에서 결정축(501)을 중심으로 결정 입자가 회전하여 얻어진 것이다. 물론, 우연히 동일한 회전 방향을 가지고 있는 결정 시드도 얻어지지만, 참조 번호(502)에서 나타나는 방향으로의 회전각도는 일반적으로 결정입에 따라서 상이하게 된다.
이것은 결정입 마다 동일한 결정축(501)을 공유하고 있고, 또한 참조 번호(502)로 나타나는 회전각이 동일한 경우에, 원리적으로는 결정 입계가 형성되지 않는 다는 것을 생각하면 이해할 수 있다.
또한, 일반적으로 다수의 결정입(1개의 결정입은 단결정이라고 간주할 수 있다)으로 형성되는 실리콘 막이 얻어지는 것은, 각각의 결정 입에서, 결정축은 동일하지만(이것은 X 선 회절 또는 전자선 회절로 확인할 수 있음), 그 결정축을 중심으로 한, 제8도의 참조 번호(502)로 나타난 바와같은 회전각이 다른 것에 기인한다고 생각할 수 있다.
제9도에 도시한 바와같은 상태에 있어서, 결정 시드(606 및 609)의 결정축이 동일하고, 또한 그 결정축을 중심으로 한 회전각이 동일할지라도, 참조번호(603)에서 나타나는 바와같은 결정 입계는 실제로 약간의 차이를 가지고 형성되어 버린다. 이것은 기상법으로 형성된 비정질 실리콘 막 중에는, 산소와 탄소, 및 그 외의 미량의 금속이 존재하며 그들 불순물이 결정 성장의 선단부에서 성장하지 때문이다.
제9도에 도시된 상태에서는, 반도체 영역(605 및 607)이 1개의 그룹을 구성하고 또한 반도체 영역(608 및 610)이 다른 1개의 그룹을 구성한다. 이들 그룹에서, (제8도에 정의된 바와같은) 그 결정축은 동일하거나 개략적으로 동일하지만, (제8도에서 참조 번호(502)로 정의된 바와같은) 그 결정축의 회전 방향은 상이하게 된다.
또한, 결정 시드(606 및 609)가 동일한 단결정형 영역 또는 실질적인 단결정형 영역으로부터 얻어진 것이면, 상기 2개의 그룹의 결정축이 같을 뿐만 아니라 그 회전 각도 동일한 것으로 된다.
또한, 본 명세서에서의 단결정형 영역 또는 실질적인 단결정형 영역에는, 실리콘의 결정화를 촉진하는 금속 원소가 1X1014내지 3X1018원자 cm-3의 농도로 포함되어 있다. 또한, 농도의 범위는 1X1015내지 3X10A원자 cm-3의 평균값을 갖는다. 이들의 농도는 SIMS(2차 이온 분석 방법)로 얻어지거나, 또는 그 데이터에 근거하여 얻어진다.
일반적으로, SIMS에서의 금속 농도의 측정으로는, 1014cm-3정도를 측정하는 것은 곤란하다. 그러나, 제5도의 시드 결정(304)으로부터의 결정 성장에 의해서 얻어지는 반도체 영역(307 및 308)내의 해당 금속 원소의 농도와 시드 결정(304)에 포함되어 있는 해당 금속 원소의 농도와의 관계로부터, 단결정형 영역 또는 실질적인 단결정형 영역(307 및 308)내의 해당 금속 원소의 농도를 1014cm-3정도로 개략 산출할 수 있다.
본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 동일 기판 상에 반도체 영역을 갖는 복수의 그룹을 제공하는 단계;
상기 복수의 반도체 영역을 상기 그룹 내에 형성하는 단계;
상기 반도체 영역을 주로 단결정형 영역 또는 실질적인 단결정형 영역으로 구성하는 단계를 포함하며,
상기 복수의 그룹 중 1개 그룹과 다른 그룹 간에서는, 상기 단결정형 또는 실질적인 단결정형 영역에서의 주 결정축은 개략 동일하고, 그 결정축을 중심으로 한 회전각 서로 상이하게 되어 있으며, 상기 복수의 그룹 중 1그룹에서, 상기 복수의 반도체 영역 내의 상기 단결정형 또는 실질적인 단결정형 영역에서의 주 결정축은 개략 동일하며, 그 결정축을 중심으로 한 회전각도 서로 동일한 반도체 디바이스 제조 방법이 제공된다.
본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 동일 기판 상에 반도체 영역을 갖는 복수의 그룹을 제공하는 단계;
상기 그룹 내에 상기 복수의 반도체 영역을 형성하는 단계;
상기 반도체 영역을 주로 단결정형 또는 실질적인 단결정형 영역으로 구성하는 단계를 포함하며,
상기 복수의 그룹중 1개 그룹과 다른 그룹 간에서는, 상기 단결정형 또는 실질적인 단결정형 영역 내에서의 주요 결정축이 개략 동일하고, 그 결정축을 중심으로 한 회전각은 서로 상이하게 되어 있으며, 상기 복수의 그룹 중 한 그룹에서는, 상기 복수의 반도체 영역의 상기 단결정형 또는 실질적인 단결정형 영역 내에서의 주 결정축은 개략 동일하고, 그 결정축을 중심으로 한 회전각도 서로 동일하게 되어 있으며, 상기 반도체 영역에는 실리콘의 결정화를 촉진시키는 금속 원소가 1X1014내지 3X1018원자 cm-3의 농도로 포함되어 있는 반도체 디바이스 제조 방법이 제공된다.
상술한 구성의 구체적인 예는 제9도에 도시되어 있다. 제9도에서, 동일기판 상에 형성된 시드 결정(602, 600, 606 및 609)으로부터 결정 성장한 4개의 단결정이라 간주할 수 있는 영역 또는 실질적으로 단결정이라 간주할 수 있는 영역으로 구성된 1쌍의 반도체 영역을 가지고 있다. 이 반도체 영역은 참조번호(605 및 607)로 나타나 있다.
이 1쌍의 반도체 영역이 1개의 그룹을 구성하고 있다. 예컨대, 반도체 영역(605 및 607)이 1개의 그룹을 구성하고, 반도체 영역(608 및 610)이 다른 쪽의 그룹을 구성하고 있다.
이들 그룹 간의 관계에서, 주 결정축은 개략 동일하지만, 그들의 회전각은 서로 상이하다. 또한, 1개의 그룹 내에서의 반도체 영역(605 및 607)에서는, 동일한 결정축을 공유함과 함께 그 결정축을 중심으로 한 회전각도 개략 같게 되어 있다.
반도체 영역(605 및 607)은, 단결정형 또는 실질적인 단결정형 영역으로 구성되어 있다.
또한, 본 발명에 의하면, 우수한 재현성을 갖는 결정성 실리콘 막을 얻기 위해, 반도체 디바이스를 제조하기 위한 장치에 있어서,
절연 표면을 갖는 기판 상에 형성된 비정질 실리콘 막을 플라즈마 처리하여 그 실리콘 막 내의 수소를 제거하는 제 1 기밀 챔버;
상기 실리콘 막에 대하여 레이저 빔을 조사하는 수단을 갖는 제 2 기밀 챔버; 및
상기 제 1 기밀 챔버와 상기 제 2 기밀 챔버에 공통으로 접속되어, 기판을 반송하기 위한 수단을 갖는 제 3 기밀 챔버를 구비하는 반도체 디바이스 제조 장치가 제공된다.
상술된 구성을 갖는 구체적인 예가 제12도에 도시되어 있다. 제12도에 도시된 구성에서는, 참조번호(902)가 상기 구성의 제 1 기밀 챔버에 상당한다. 참조번호(902)로 나타나는 기밀 챔버는, 외부로부터 차단된 상태로, 기판 상에 형성된 실리콘 막에 대하여, ECR 플라즈마에 의해 플라즈마 처리를 행하는 챔버이다. 이 플라즈마 처리는, 실리콘 막 중의 수소를 많이 제거하고, 결정화가 촉진되는 상태를 실현하기 위해서 실행되고 있다.
또한, 참조번호(904)는 제 2 기밀 챔버에 상당한다. 이 챔버에서는, 가열과 동시에 레이저 빔을 조사함에 의해서, 먼저 플라즈마 처리가 이루어진 실리콘 막을 결정화시키는 공정이 행해진다.
참조번호(905)는 상기 구성의 제 3 기밀 챔버에 상당한다. 이 기밀 챔버는, 로봇 아암(922)이 구비되어 있고, 처리를 행할 기판을 외부로부터 차단된 분위기(고진공 상태로 하는 것이 바람직하다)내로 반송할 수 있는 기능을 가지고 있다.
본 발명에서는, 기판으로서 유리 기판을 사용하는 것이 보통이다. 그러나, 반도체 기판이나 금속기판 등이 사용되어도 좋다.
본 발명에 의하면, 반도체 디바이스를 제조하기 위한 장치에 있어서,
절연 표면을 갖는 기판 상에 절연막을 형성하는 수단을 갖는 제 1 기밀 챔버;
비정질 실리콘 막을 형성하는 수단을 갖는 제 2 기밀 챔버;
상기 비정질 실리콘 막에 대하여, 플라즈마 처리를 행하여, 그 실리콘 막 내의 수소를 제거하는 제 3 기밀 챔버;
가열 처리를 행하기 위한 수단을 갖는 제 4 기밀 챔버;
상기 제 1 기밀 챔버와 상기 제 4 기밀 챔버에 공통으로 접속되어, 기판을 반송하기 위한 수단을 갖는 제 5 기밀 챔버를 구비하는 반도체 디바이스 제조 장치가 제공된다.
상기 구성의 특정예(C)가 제15도에 도시되어 있다. 제15도에 도시된 구성에 있어서, 참조번호(1002)가 상기 제 1 기밀 챔버에 상당한다. 이 기밀 챔버는 플라즈마 CVD 기술을 통해 유리 기판 상에 실리콘 산화막을 형성하는 기능을 가지고 있다. 또한, 절연막으로서 실리콘 산화막 이외에 실리콘 질화막 또는 산화질화실리콘막을 형성하여도 좋다.
제15도에 도시된 구성에 있어서, 참조번호(1003)는 상기 제 2 기밀 챔버에 상당한다. 이 기밀 챔버는, 플라즈마 CVD 기술을 의해서, 상술한 기능을 가지고 있다.
제15도에 도시된 구성에 있어서, 참조번호(1004)가 상기 제 3 기밀 챔어에 상당한다. 이 기밀 챔버는 ECR 플라즈마를 사용한 플라즈마 처리에 앞서 제 2 기밀 챔버(1003)에서 형성된 실리콘 산화막 상의 비정질 실리콘 막에 대하여 처리를 행하는 기능을 가지고 있다.
또한, 제15도에 도시된 구성에 있어서, 참조번호(1005 및 1006)는 상기 제 4 기밀 챔버에 상당한다. 이 기밀 챔버는, 외부로부터 차단된 상태에서, 먼저 제 3 기밀 챔버(1004)에서 플라즈마 처리가 이루어진 실리콘 막을 가열 처리하여 결정화시키는 기능을 가지고 있다.
본 발명에 의하면, 반도체 디바이스 제조 방법에 있어서,
절연 표면을 갖는 기판 상에 형성된 이정질 실리콘 막에 대하여, 플라즈마 처리를 행하여 그 비정질 실리콘 막 내의 수소를 제거하는 단계; 및
상기 실리콘 막에 에너지를 가하여 상기 실리콘 막을 결정성 실리콘 막으로 변화시키는 단계를 포함하며,
상기 2개의 단계는, 외부와 고립되어 기밀성을 갖는 공간에서 행하여 지는 반도체 디바이스 제조 방법이 제공된다.
상술한 구성에 있어서, 에너지를 가하는 방법으로서는, 레이저 빔을 조사하는 방법, 가열을 하는 방법, 레이저 빔과 가열을 병용하는 방법, 레이저 빔 조사와 가열을 교대로 행하는 방법을 들 수 있다.
기상법(vapor phase)에 의해서 형성된 비정질 실리콘 막을 수소 또는 헬륨 플라즈마에 노출시킴으로써, 비정질 실리콘 막내에 실리콘과 결합되어 있는 수소를 외부로 이탈시킬 수 있다. 이에 의해, 실리콘 간의 결합 비율이 높아지고, 비정질 실리콘 상태에서 준결정 상태로 변할 수 있다. 이 상태는, 실리콘 원자의 결합 수가 다량으로 존재하며, 또한 최소 레벨에서 실리콘 원자 간의 결합이 발생하고 있다. 그리고, 준결정 상태의 실리콘은, 열에너지 또는 레이저 광 에너지를 가하는 것에 의해, 용이하게 결정화시킬 수 있다.
이 방법에 의해 결정화된 결정성 실리콘 막은, 국부적으로 단결정이라 간주할 수 있는 영역 또는 실질적으로 단결정이라 간주할 수 있는 영역을 형성할 수 있다.
또한, 본 발명에서는, 비정질 실리콘 막을 패터닝하고 결정화함에 의해서,단 결정이라 간주할 수 있는 영역(단결정형 영역) 또는 실질적으로 단결정이라고 간주할 수 있는 영역(실질적인 단결정형 영역)을 시드로서 형성할 수 있다. 그리고, 비정질 실리콘 막을 재차 형성하여, 플라즈마 처리에 의한 탈수소화를 재차 행한다. 이 처리에 있어서, 비정질 실리콘 막은 결정화가 용이한 상태(준결정상태)로 된다. 그리고, 레이저 빔과 같은 광 에너지 또는 열 에너지의 인가에 의해 상기 시드로부터 결정성장을 행할 수 있다. 이 양상에서, 상기 단결정형 시드 또는 실질적인 단결정형 시드의 부분으로부터 결정성장이 진행하여 비정질 실리콘 막의 소정 영역을 단결정 또는 단결정형 영역으로 변화시킬 수 있다.
또한, 비정질 실리콘 막을 패터닝하여, 후에 시드가 되는 영역을 먼저 형성하고, 다음에, 비정실 실리콘 막을 플라즈마 처리하고 에너지를 가하는 것에 의해 결정화를 행하고, 결정성장의 시드를 형성하여도 좋다. 이 경우에, 비정질 실리콘 막은, 미소한 영역으로 패터닝이 되고 난 후 탈수소화 처리와 결정화 처리가 행하여 지기 때문에, 그 내부가 보다 효과적으로 단결정형 시드, 또는 실질적인 단결정형 시드를 형성할 수 있다.
특히, 실리콘의 결정화를 촉진하는 금속 원소를 이용하는 것에 의해, 그 내부가 단결정형 시드 또는 실질적으로 단결정형 시드를 형성하는 것이 용이하게 된다.
본 발명에 있어서 특히 유용한 것은, 시드 부분을, 필요로 하는 영역에 선택적으로 형성할 수 있다고 하는 점이다. 그리고, 그 시드로부터 결정 성장을 행하는 것에 의해, 필요로 하는 영역에 단결정형 영역 또는 실질적인 단결정형 영역을 형성할 수 있다고 하는 점이다.
이 특징을 이용하면, 필요로 하는 영역에 단결정형 영역 또는 실질적인 단결정형 영역을 이용한 박막 트랜지스터나 기타 박막 반도체 장치를 형성할 수 있다.
또한, 본 발명에 의한 반도체 디바이스를 제조하기 위한 장치에서, 절연 표면을 갖는 기판 상에 형성된 비정질 실리콘 막으로부터 수소의 이탈을 촉진시키는 플라즈마 처리 단계와, 상기 단계를 행한 후, 에너지를 가하는 것에 의해, 비정질 실리콘 막을 결정성 실리콘 막으로 변화시키는 단계를, 공기라든지 오염된 분위기에 접촉시키지 않고, 외부로부터 차단된 공간 내에서 연속적으로 행하여, 결정성 실리콘 막을 얻는 단계에서 외적인 인자의 영향을 배제할 수 있다.
상술한 바와같이, 비정질 규소막으로부터의 수소의 이탈을 촉진시키면, 비정질 실리콘 막 내에서 실리콘 간의 결합을 촉진시킬 수 있고, 결정 구조의 정렬(order) 정도를 보다 높일 수 있다.
그러나, 이 상태는 매우 불안정한 상태이고, 또한 오염으로 대표되는 외적인 인자에 대하여 매우 민감한 상태이기도 한다.
따라서 상술한 바와같이, 외부로부터 차단된 공간 내에서, 플라즈마 처리 단계와 그 후의 결정화 단계를 연속적으로 행하는 것에 의해, 상기 외적인 인자를 배제하여, 재현성이 높은 공정을 실현할 수 있다.
또한, 비정질 실리콘 막의 형성과, 비정질 실리콘 막으로부터의 수소의 이탈을 촉진시키는 단계와, 수소의 이탈이 촉진된 실리콘 막의 결정화를, 외부로부터 차단된 공간에서 연속적으로 행함에 의해서, 외적인 인자에 의한 결정화 처리에서의 불균형(결정성의 불균일성이나 전기 특성의 불균형)을 방지할 수 있다.
또한, 비정질 실리콘 막으로부터의 수소의 이탈을 촉진시키는 처리실과, 수소의 이탈을 촉진시킨 실리콘 막의 결정화를 행하는 처리실을, 기판을 반송하는 반송실에 연결하여, 외부로부터 차단된 상태에서, 상기 처리와 기판의 반송을 행하는 것에 의해, 복수의 기판에 대하여 일정한 처리 효과를 얻을 수 있다. 즉, 각 기판마다 결정성이 균일한 결정성 실리콘 막을 얻을 수 있다. 또한, 높은 생산성을 얻을 수 있다.
본 발명의 상기 목적 및 다른 목적, 그리고 특징들에 대해서는 첨부된 도면을 참조하는 이하의 설명으로부터 보다 분명하게 나타날 것이다.
[제 1 실시예]
제 1 실시예는 유리 기판 상에 결정성 실리콘 막이 형성된 구조에 관한 것이다. 먼저, 실리콘 산하 막은 하부 층으로서 유리 기판 위에 형성된다. 실리콘 산화 막 기능은 유리 기판과 반도체 막 사이에 발생된 응력과 유리 기판 내 불순물 확산을 용이하게 하는 것이다. 실리콘 산화막은 플라즈마 CVD 기술 또는 스퍼터링 기술을 통해 약 3000Å의 두께로 형성될 수도 있다.
다음에, 비정질 실리콘 막이 실리콘 산화막 상에 형성된다. 비정질 실리콘 막은 플라즈마 CVD 기술 또는 감압 열 CVD 기법을 통해 형성될 수도 있다. 비정질 실리콘 막의 두께는 필요한 값으로 설정될 수도 있지만, 상기 실시예에서는 500Å으로 설정되었다.
비정질 실리콘 형성 후, 수소 플라즈마는 자계 및 마이크로파를 이용하는 기술을 통해 감압 하에서 발생되며, 유리 기판 위에 형성된 상술된 비정질 실리콘 막은 플라즈마를 통해서 플라즈마 처리가 행해진다. 이 예에서, 수소 가스는 ECR 조건에서 플라즈마로 변하게 된다.
제1도는 ECR 조건을 발생시키는 디바이스의 개요를 도시한다. 제1도에 도시된 디바이스는 자석(102)에서 발생된 자계와 오실레이터(104)에서 발생된 2.45GHz 의 마이크로파 사이의 상호 작용에 따라 ECR 조건을 형성함으로써 고농도의 플라즈마를 발생시키는 장치이다.
플라즈마 처리를 행하기 위해서, 기판(샘플)을 먼저 기판 홀더(106) 상에 위치시키며, 배기 펌프(105)는 챔버(103)의 내부가 설정된 감압 상태로 되도록 한다. 이러한 상황에서, 기판 위치 조정바(108)를 조종하여 기판(107)을 ECR 조건을 만족하는 영역으로 이동시킨다. 그 위치에서의 자계의 세기는, 자계와 2.45GHz의 마이크로파 간에서 상호 반응하는 것에 의해, ECR 조건을 만족하는 875 가우스가 된다.
또한, 플라즈마 처리 동안, 기판(107)은 기판 홀더 내에 배치된 히터에 의해 가열될 수 있다. 수소 이온(또는 헬륨 이온)은 네가티브 이온으므로, 기판 홀더에 네가티브 바이어스 전압을 인가하는 것에 의해, 플라즈마로부터 기판을 향하여 도출되므로, 플라즈마 처리 효과를 향상시킬 수 있다.
ECR 조건에서 플라즈마로 변한 수소는 플라즈마 농도가 매우 높다. 비정질 실리콘 막이 그러한 수소 플라즈마에 노출될 때, 비정질 실리콘 막 중의 수소 원자는 플라즈마 내의 액티브 수소 원자와 결합하게 되고, 비정질 실리콘 막 중의 수소원자는 막의 외측으로 제거된다.
비정질 실리콘 막 중의 수소를 제거하면, 실리콘의 결합이 서로에 결합되게 되는 상태가 나타날 수 있다. 이것은 또한 어느 정도의 결정 상태로 간주될 수 있고, 외부로부터 에너지 인가에 의해 결정화가 현저하게 조장될 수 있는 상태이다.
상기 플라즈마 처리 동안에는, 샘플을 가열하는 것이 매우 효과적이다. 가열은 비정질 실리콘 막이 결정 화되지 않는 온도인 300℃ 내지 500℃ 의 온도에서 효과적으로 실행된다.
플라즈마 처리가 완료된 후, 열처리가 비정질 실리콘 막 상에 실행됨으로써 결정성 실리콘 막을 얻게 된다. 상기 열 처리는 수 내지 10시간 동안 400℃로부터 유리 기판의 변형점의 온도 사이에서 행해진다. 이 예에서, 결정성 실리콘 막은 5시간 동안 550℃의 온도에서 열처리를 행함으로써 얻어진다. 이렇게 하여 결정성 실리콘 막이 유리 기판 상에 얻어질 수 있다.
[제 2 실시예]
제 2 실시예는 결정성 실리콘 막이 금속 원소의 촉매를 이용하여 유리 기판 위에 형성된 구조에 관한 것이다. 먼저, 실리콘 산화막은 하부층으로 유리 기판 위에 형성된다. 실리콘 산화 막은 유리 기판과 반도체 막 사이에 발생된 응력과 유리 기판내 불순물의 확산을 배제하는 기능을 한다. 실리콘 산화 막은 플라즈마 CVD 기술 또는 스퍼터링 기술을 통해 약 3000A 의 두께로 형성될 수도 있다.
다음에, 비정질 실리콘 막이 실리콘 산화막 상에 형성된다. 비정질 실리콘 막은 실리콘 산화막 상에 형성된다. 비정질 실리콘 막은 플라즈마 CVD 기술 또는 감압 열 CVD 기술을 통해 형성될 수도 있다. 비정질 실리콘 막의 두께는 필요한 값으로 설정될 수도 있지만, 상기 예에서는 500Å으로 설정되었다.
비정질 실리콘 막의 형성 후, 실리콘의 결정화를 조장하는 금속 원소가 비정질 실리콘 막의 표면에 접촉하는 상태로 유지된다. 상기 예에서, 니켈은 금속 원소로서 사용된다. 그리고, 니켈원소는 니켈을 포함하는 용액인 니켈 아세테이트 용액을 사용하는 비정질 실리콘 막의 표면 상으로 도입된다. 또한, 표면의 활성 동안은 니켈 원자가 용액 내에 위치하는 방식으로 니켈 아세테이트 용액과 혼합된다.
특히, 소정의 니켈 농도로 조정되는 네켈 아세테이트 용액은 비정질 실리콘 막의 표면에 피복되고, 과도한 용액이 비정질 실리콘 막의 표면에 접촉하여 유지되는 니켈 원소로 스피너에 의해 분출된다.
이와같은 양상에서, 용액을 사용하여 실리콘 결정화를 조장하는 금속 원소를 도입하는 경우에, 실리론 막에 최종으로 잔류하는 금속 원소의 농도가 쉽게 제어된다. 즉, 결정화가 완료된 후 실리콘 막에 남는 금속 원소의 농도는 용액 내 금속원소의 농도를 제어하는 것에 의해서 결정될 수 있다. 이것은 실리콘 반도체 재질을 저해하는 금속 원소의 존재 관점에서 볼 때 매우 중요하다.
금속 원소가 비정질 실리콘 막의 표면에 접촉하여 유지되는 상태를 관찰한 결과, 금속 원소는 비정질 실리콘 막의 표면에 균일하게 배치된 상태에서 존재한다는 사실이 확인되었다. 플라즈마 기술 또는 스퍼터링 기술의 적용은 매우 얇은 박막 형성을 곤란하게 한다. 이에 따라서 금속 원소는 균일하게 배치되도록 유지하기가 곤란하게 된다.
최종적으로, 요구되는 금속 원소가 실리콘 막에서 1X1015내지 5X1015원자 Cm-3의 농도로 존재하고 있음을 주목해야 한다. 그 이유는 농도가 상기 범위 보다 낮은 조건하에서는 결정 작용이 얻어질 수 없기 때문에, 실리콘의 반도체 특성은 농도가 상기 범위 보다 높은 조건에서 상실된다.
비정질 실리콘 막의 형성 후, 수소 플라즈마는 자계와 마이크로파를 이용한 기술을 통해 감압하에서 발생되고, 유리 기판 위에 형성된 상기 비장질 실리콘 막은 플라즈마를 통해 플라즈마 처리되기 쉽다. 상기 예에서, 수소 가스는 제 1 실시예에서 제1도에 도시된 ECR 디바이스를 이용하여 ECR 조건하에서 플라즈마로 변하게 된다.
ECR 조건하에서 플라즈마로 변한 수소는 플라즈마 농도가 매우 높게 되어 있다. 그러한 수소 플라즈마에 비정질 실리콘 막이 노출될 때, 비정질 실리콘 내의 수소 원자는 플라즈마에서 액티브 수소 원자와 결합되고, 비정질 실리콘 막 내의 수소 원자는 막의 외측으로 제거된다.
비정질 실리콘 막중의 수소를 제거함으로써, 서로 경계가 되는 실리콘의 결합 본드가 구현될 수 있다. 이 상태는, 또한 어느 정도의 결정 상태로 간주될 수 있고, 외부로부터 에너지를 가함으로써 결정화가 현저하게 조장될 수 있는 상태이다.
상술된 플라즈마 처리동안, 샘플을 가열하기에는 매우 효과적이다. 가열은 비정질 실리콘 막이 결정되지 않는 온도인 300 내지 500℃ 의 온도에서 효과적으로 행해진다.
플라즈마 처리가 완료된 후, 열처리가 비정질 실리콘 막 위에 행해지게 되고 결정성 실리콘 막이 얻어진다. 상기 열 처리는 수 내지 10 시간동안 400℃의 온도에서 유리 기판의 변형점에서 행해진다. 상기 예에서, 결정성 실리콘 막은 5시간 동안 550℃ 온도로 열처리하여 얻어진다. 이와같은 양상에서, 결정성 실리콘 막은 유리 기판 위에서 얻어질 수 있다.
[제 3 실시예]
제 3 실시예는 플라즈마의 처리 공정과 실리콘의 결정을 증진하는 금속 원소 도입 공정 순서가 제 2 실시예에 기술된 공정으로 반전된 구조에 관한 것이다. 환언하면, 플라즈마 처리는 비정질 실리콘 막의 형성 후 행해지고, 다음에 플라즈마 처리는 플라즈마 처리 완료된 실리콘막 상에 행해진다. 그러한 처리로, 플라즈마 처리를 행한 첨버 내부는 금속 원소에 의해 오염 되는 것을 방지할 수 있다.
[제 4 실시예]
제 4 실시예는, 제 1 내지 제 3 실시예를 참조로 하여 설명한 구조에 있어서, 플라즈마 처리가 완료된 후의 결정화 처리가, 가열 및 레이저 빔의 조사를 병용하여 행하는 방법에 의해 실행되는 것을 특징으로 하고 있다.
먼저, 플라즈마 처리는 제 1 또는 제 2 실시예에 기술된 방법을 통해 비정질 실리콘 막 상에 행해진다. 대안적으로는, 니켈 원소(물론 다른 소정의 금속원소도 이용가능하다)는 제 3 실시예에서 기술된 바와같은 플라즈마 처리가 용이한 실리콘 막으로 도입 된다.
다음에, 플라즈마 처리가 완료된 후, 레이저 빔은 가열하는 과정 동안 비정질 실리콘 막상에 조사된다. 가열은 가능한 높은 온도에서 바람직하게 행해지게 되고, 온도는 유리 기판의 변형점 이하로 된다. 예컨대, 유리 기판으로서 코팅 7059 유리 기판을 이용하는 경우, 가열 온도의 상한은 593℃로 설정된다. 이것은 유리 기판의 변형점이 593℃ 이기 때문이다.
자외선 영역 내에서 레이저 빔을 사용하면 좋다. 상기 예에서는, KrF 엑시머 레이저(248 nm 의 파장)가 사용된다. 레이저 빔은 강한 광 빔으로 대치될 수도 있다.
레이저 빔의 조사와 가열을 병용하여 행하면, 높은 결정성을 갖는 결정성 실리콘 막이 얻어질 수 있다. 얻어진 결정성 실리콘 막은 균일하고 재현성이 우수하다. 이것은 레이저 빔의 조사에 의한 상황에서의 빠른 변화가 열 처리를 병행하여 행함으로써 경감되고 있기 때문이다.
[제 5 실시예]
제 5 실시예는 수소 플라즈마 대신에 제 1 또는 제 2 실시예에서 설명한 구조의 헬륨 플라즈마를 통해 플라즈마 처리를 행하고 있다.
많은 양의 실리콘파 수소의 결합은 비정질 실리콘 막에 존재한다. 상기 상태는 일반적으로 비교적 높은 결합력을 갖는 Si-H 결합이라 불린다. 비정질 실리콘 막에서 수소를 이탈시키기 위해서는, Si-Hi 결합을 분리하고 또한 수소 원자를 실리콘 원자로부터 이탈시킬 정도의 에너지가 요구된다.
상기 실시예는 에너지로서 헬륨 플라즈마의 에너지를 이응하는 특징이 있다. 헬륨의 이온화 에너지는 높고, 그 자체의 플라즈마는 큰 에너지를 갖는다. 헬륨 플라즈마를 이용하면, 에너지는 비정질 실리콘 막내 실리콘에 결합된 수소 원자에 공급될 수 있고. 그 결과 수소 원자는 비정질 실리콘 막의 내부로부터 효과적으로 제거될 수 있다.
마찬가지로, 상기 실시예에서, ECR 조건은 플라즈마 방생 방법으로 적용된다. 상기 실시예에서 도시된 구조에서, 헬륨 플라즈마 처리동안 동시에 300℃ 내지 500℃의 온도로 가열을 하는 것이 매우 유용하다. 가열을 행하면, 수소 원자는 수소 원자가 결합된 실리콘 원자로부터 제거되므로, 실리콘 원자의 결합을 함께 촉진시킬 수 있다.
[제 6 실시예]
제 6 실시예는 본 발명에 따라 플라즈마 처리를 통해 제조된 결정성 실리콘 막을 사용하여 박막 트랜지스터가 제조된 예를 나타낸다. 먼저, 실리콘 산화막은 하부층으로 기능하며 스퍼터링 기술을 통해 유리기판(201)위에 형성된 3000Å의 두께를 갖는다. 다음에. 500Å의 두께를 갖는 비정질 실리콘 막(203)은 플라즈마 CVD 기술 또는 감압 열 CVD 기술을 통해 실리콘 산화막 위에 형성된다.
다음에, 제1도에 도시된 디바이스를 사용하여, 플라즈마 처리를 비정질 실리콘 막(203) 상에 행한다. 이 예에서는, 플라즈마 가스로서 헬륨을 사용하고 있다. 플라즈마 처리에서, 제2(a)도에 도시된 상태의 유리 기판은 일부분에 배치되어 있으며, 제1도에 도시된 디바이스에 있어서 참조 번호(107)로 표시되어 있다.
기판의 위치는 ECR 조건이 기판의 위치에 만족되는 방식으로 조정바(108)를 조종함으로써 조정된다는 사실을 주목해야 한다. 플라즈마 처리는 기판이 400℃의 온도로 가열 처리된 상태에서 행해진다. 가열은 기판 홀더(106)내에 설치된 가열기에 의해 실행된다고 하는 사실을 유의하길 바란다.
플라즈마 처리를 행한 후에는, 550℃에서 열5시간 동안 질소 분위기에서 열처리를 행하며, 이에 의해, 비정질 실리콘 막(203)이 결정화된다 다음에, 제1도에 도시된 디바이스로부터 기판이 반출되고, 박막 트랜지스터의 액티브 층이 패터닝 처리에 의해 형성된다. 이렇게 함으로써, 박막 트랜지스터의 액티브 층(204)이 형성된다(제2(b)도).
다음에, 게이트 절연막으로 기능하는 실리콘 산화막(205)이 플라즈마 CVD 기술 또는 스퍼터링 기술을 통해 표면 상에 1000Å의 두께로 형성된다. 그 후, 게이트 전극을 구성하는 알루미늄을 주성분으로 하고 6000Å의 두께를 갖는 막이 실리콘 산화막(205) 상에 형성된다. 막 형성 방법은 스퍼터링 기술 또는 전자빔 기상 증착 기법일 수 있다. 다음에, 게이트 전극(206)이 패터닝에 의해 형성된다 또한, 전해액에서 애노드로서의 게이트 전극(206)을 사용하여 애노딕 산화가 행해지고 그에 따라서 게이트 전극(206)의 주변에 애노딕 산화 층(207)이 형성되게 된다. 애노딕 산화층의 두께는 2000Å으로 설정되며, 이렇게 함으로써 제2(b)도에 도시된 상태가 얻어진다.
계속하여, 소스 및 드레인 영역의 형성을 위한 불순물 이온이 이온 주입 기법 또는 플라즈마 도핑 기법을 통해 주입이 가속화된다. 이 공정에서, 불순물 이온은 게이트 전극(206)과 주변 애노딕 산화층(207)을 마스크로서 갖고 있는 영역(208 및 211) 내에 주입되게 된다. 이 예에서, P(인) 이온은 n-채널 박막 트랜지스터 제조를 위해 주입되고 있다. 불순물 이온은 마스크로서 애노딕 산화층을 갖는 영역(209) 내로는 주입되지 않는다. 마찬가지로, 불순물 이온은 마스크로서 게이트 전극(206)을 갖는 영역(210) 내에는 주입되지 않는다.
불순물 이온의 주입 후에는, 불순물 이온이 주입된 영역의 어닐링과 주입된 불순물 이온의 활동이 레이저 빔의 조사에 의해 행해진다. 이렇게 함으로써, 소스 영역(208)과 드레인 영역(211)이 자기 정렬 방식으로 형성된다. 동시에, 영역(209)은 오프셋 게이트 영역을 형성하고, 영역(210)은 채널 형성 영역(제2(c)도)을 형성한다.
실리콘 산화막(212)은 내층 절연막으로서 6000Å의 두께로 형성된다. 실리콘 산화막(212)은 플라즈마 CVD 기술을 통해 형성된다. 접촉 홀은 소스 전극(213)과 드레인 전극(214)의 형성을 위해 형성된다. 또한, 열처리는 1시간 동안 350℃의 수소 분위기에서 실행되고, 이에 따라서 제2(d)도에 도시되어 있는 박막 트랜지스터가 완성되게 된다.
주목할 것은 비정질 실리콘 막(203)의 결정에 있어서 금속 원소는 사용될 수 있는 실리콘막의 결정화를 조장한다는 것이다. 제4도는 니켈 원소를 사용하여 결정성 실리콘 막을 얻은 공정을 도시하고 있다. 제2도에 도시한 바와 동일한 참조 번호가 동일한 요소를 나타내고 있음을 유의하라.
먼저, 실리콘 산화막(202)은 하부 층으로 기능을 하고 스퍼터링 기술을 통해 유리 기판 위에 형성된 3000Å의 두께를 갖는다. 다음에, 500Å의 두께를 갖는 비정질 실리콘 막(203)은 플라즈마 CVD 기술 감압 열 CVD 기술을 통해 실리콘 산화막(202)위에 형성된다. 니켈 원소는 니켈 아세테이트 용액을 사용하여 비정질 실리콘 막(203)의 표면에 접촉하여 유지된다. 상기 예에서, 설정된 니켈 농도로 조정된 니켈 아세테이트 용액은 비정질 실리콘 막의 표면에 피복되고, 초과 용액은 스피너에 의해 제거되는데 그 결과 니켈 원소는 비정질 실리콘 막(203)의 표면에 접촉 상태로 유지된다. 비정질 실리콘 막(203)의 표면에 접촉하여 유지되고 분산된 상태로 유지된다. 제4도에서, 참조 번호(200)로 표시한 것은 비정질 실리콘 막(203)의 표면에 접촉하고 있는 니켈 원소이다. 이렇게 함으로써, 제4도에 도시된 상태가 얻어지게 된다.
니켈 원소를 포함하는 층(200)은 용액에 포함되기 쉽거나 유기적 결합을 허용함으로써 비정질 실리콘 막(203)의 표면에 형성될 수도 있다는 점을 유의하길 바란다. 이러한 양상에서는. 니켈 원소가 층에 분산되도록 할 필요가 있다. 다음에, 제1도에 도시된 디바이스를 사용하여, 플라즈마 처리를 비정질 실리콘 막(203) 상에 행한다. 이 예에서는 가스로서 헬륨을 사용하고 있다. 플라즈마 처리에서, 제4도에 도시된 상태의 유리 기판은 일부에 배치되고 있으며, 제1도에 도시된 디바이스의 참조 번호(107)로 표시되어 있다.
기판의 위치는 ECR 조건이 기판의 위치에 만족되는 방식으로 조정바(108)를 조종함으로써 조정된다 플라즈마 처리는 기판이 400℃ 온도로 가열된 상태에서 행해진다. 가열은 기판 홀더(106)내에 설치된 가열기에 의해 실행됨을 주목하길 바란다.
플라즈마 처리가 실행된 후에, 5시간 동안 550℃의 열처리가 질소 분위기에서 실행됨으로써 비정질 실리콘 막이 결정화된다. 다음에, 기판은 제1도에 도시된 디바이스로부터 제거되고, 박막 트랜지스터의 액티브 층이 패터닝에 의해 형성된다. 이렇게 함으로써, 박막 트랜지스터의 액티브 층(204)이 형성된다. 다음에, 박막 트랜지스터는 제2(c)도 및 부속도면에 도시된 공정에 따라 완성된다.
[제 7 실시예]
제 7 실시예에 따른 제조 공정은 제3도에 도시된다. 본 예는 비정질 실리콘 막을 제2도에 도시한 박막 트랜지스터 제조 공정으로 패터닝한 후 플라즈마 처리를 행하는 것을 특징으로 하고 있다. 제조 조건 등은 특별한 주의가 없는한 제2도에 도시된 제조 공정을 제 5 실시예를 참조하여 설명한 바와 동일함을 유의하길 바란다.
먼저, 제3(a)도에 도시된 바와 같이, 실리콘 산화막(202)은 하부 층으로 유리 기판(210)위에 형성된다. 다음에, 비정질 실리콘 막(도시되지 않음)은 실리콘 산화막(202)위에 형성된다. 다음에, 박막 트랜지스터의 액티브 층을 구성하는 영역(204)이 패터닝(제3(a)도)에 의해 형성된다.
이러한 양상에서. 수소 플라즈마를 이용하는 처리는 제1도에 도시된 디바이스와 사용하여 실시되고 있다. 그 결과, 수소 플라즈마 처리는 액티브 층의 상면 뿐만 아니라 액티브 층의 측면 상에서도 행해지게 된다.
그 후에, 결정화가 열처리를 통해 이루어진다. 또한, 경우에 따라, 어닐링은 레이저 빔의 조사 또는 강한 광 빔에 의해 행해진다. 이렇게 함으로써, 그 자체 측부에 있는 액티브 층의 결정을 조장할 수 있다.
실리콘의 결정화를 증진하는 금속 원소는 액티브 층의 형성 또는 열처리 전에 도입될 수 있다. 상기 예에서, 니켈은 금속 원소로 사용되고, 니켈 원소는 액티브 층의 표면과 그의 노출된 측면을 접촉하여 유지한다.
상기 방식에서, 제3(a)도에 도시된 상태가 얻어진 후, 박막 트랜지스터는 제 4 실시예에 기술된 제2(b)도에 도시된 바와 같은 공정에 따라 완성된다. 환언하면, 제3(b)도에 도시된 공정은 제2(b)도에 도시된 것과 동일하다. 또한, 제3(c)도에 도시된 공정은 제2(c)도에 도시된 것과 동일하다. 또한, 제3(d)도에 도시된 공정은 제2(d)도에 도시된 것과 동일하다.
상기 실시예에 도시된 구조가 적용될 때, 박막 트랜지스터의 오프-상태 전류가 감소될 수 있다. “오프-상태 전류”는 마이너스 전위가 게이트전극에 인가될 때(즉, 오프-상태 동작) H-채널 박막 트랜지스터 내의 소스와 드레인 사이에 어쩔수 없이 흐르게 되는 전류를 의미한다. 상기 전류는 소스와 드레인 사이에 인가된 전계에 따라 반송자의 이동으로 야기된다.
절연된 게이트 박막 트랜지스터에서, 마이너스 전위가 게이트 전극에 인가되는 동안 채널은 P형으로 된다. 그러므로, NPN은 소스와 드레인 사이에 형성되고, 원리상 흐르는 전류는 없다. 그러나, 트랩 레벨의 존재는 트랩레벨을 통해 반송자의 이동을 야기 하므로, 정제한 전류가 흐른다. 특히, 다수의 결점은 액티브층의 측면상에 패터닝이 존재하고, 트랩레벨이 높은 밀도를 가질 때 야기된다. 상기 상황하에서, 상기 실시예에 따르면, 액티브 층이 패터닝된 후 플라즈마 처리가 행해지므로 결정화가 어느 정도까지 점진적으로 발생되고 그에 따라서 액티브 층의 측면의 트랩 레벨의 영향이 억제될 수 있다.
이렇게 함으로써, 측면 액티브 층의 결정화가 개선되고, 이에 따라서, 그 측면의 액티브 층의 트랩 레벨이 감소될 수 있다. 그 결과, 그것의 측면의 액티브층의 트랩 레벨을 통한 반송자의 이동이 억제될 수 있다.
[제 8 실시예]
제 8 실시예는 플라즈마 처리를 행한 후 비정질 실리콘 막을 결정화하는 공정에 관한 것이다. 본 발명에서, 플라즈마 처리가 행해진 후 비정질 실리콘 막 결정 방법으로서 가열 처리 방법을 사용하는 동안 레이저 빔을 조사하는 방법, 가열후 레이저 빔을 조사하는 방법, 가열 및 또 다른 것으로서는 가열 후 레이저 빔을 조사하는 방법과 수차례 레이저 빔의 조사와 가열을 반복적으로 행하는 방법이 있다.
상기 실시예는 열처리를 통해 막내의 결점이 감소되고, 가열동안 레이저 빔의 조사에 의해 실리콘 결정 막의 결정 재질이 개선되고, 결정성 실리콘 막이 플라즈마 처리가 완료된 후 가열하여 얻어지는 특징이 있다.
결정성 실리콘 막은 수내지 수십%의 비율로 비정질 성분을 포함하는 수소 또는 헬륨 플라즈마에 노출시킴으로써 처리되어온 비정질 실리콘 막상에 열처리를 행함으로써 얻어져 왔다. 이것은 TEM(전송 전자 마이크로스코프)에 의해 취해진 포토그래프를 관찰함으로써 인식되었다. 나머지 비정질 성분은 또다른 열처리를 통해 점차 줄어들 수 있다. 그러나, 상기 경우에서는 장 시간의 시간 간격, 즉 10시간 이상 동안 요구되는 열처리를 행해야만 한다. 이것은 경제적 측면에서는 바람직하지 않다. 열처리는 약 550℃의 온도에서 실행될 수 있지만, 550℃의 온도에서도 긴-주기의 열처리에 의해서 유리 기판의 변형이 발생될 수 있으므로 바람직하지는 않다.
실험을 통해 알려진 것은 나머지 비정질 성분은 상기 비정질 성분이 남아있는 결정성 실리콘 막 위에 레이저 빔의 조사에 의해 결정될 수 있다는 사실이다. 환언하면, 결정성 실리콘 막의 결정 재질은 열처리를 행한 후 레이저범의 조사를 행함으로써 개선될 수 있다.
중요한 것은 레이저 빔의 조사에서 기판의 변형 점까지 샘플을 가열하는 것이 주목되어야한다. 기판이 가열되지 않는 경우에, 빠른 위상 변화에 따라 결정 입계의 형성은 현저해져서 우수한 결정 재질은 얻어질 수 없다.
그러나, 어닐링을 레이저 빔의 조사에 의해 행하는 경우, 열처리를 병용하여 행하는 상술된 방법을 사용하더라도, 빠른 위상 변화에 따른 결점이 발생할 문제점이 나타나게 된다. 예컨대, 레이저 빔의 조사 후 스핀 농도를 측정할 때, 그 값이 증가되고 있음은 분명하다. 스핀 농도는 쌍을 이루지 않은 결합 밴드의 수를 나타내는 계수이고, 막의 결점의 수를 표시하는 것임을 알 수 있다.
상술한 바와같이, 레이저 빔이 열처리에 의해 결정 되어온 실리콘 막 위에 조사된 경우, 나머지 비정질 성분은 결정되고, 막의 결정 재질은 더 향상될 수 있다. 그러나, 막의 결정 재질이 향상될지라도, 막에서의 결점은 증가된다. 상기 현상은 레이저 빔의 조사로, 나머지 비정질 성분은 결정되고, 결정된 성분은 레이저빔의 조사에 의한 빠른 위상 변화에 따라 매우 작은 레벨과 더불어 발생하는 결함이 증가될 수 있다.
그러나, 본 발명자는 상기 상태에서 또다른 열처리를 통해 막내 결점이 줄어들 수 있다는 사실을 실험을 통해 알아냈다. 기판의 변형점 또는 그 이하의 범위에서 가능한 한 강한 열처리를 1시간 동안 행함으로써 충분한 효과가 얻어질 수 있다. 예컨대, 1시간 동안 550℃ 의 온도로 열처리를 행함으로써 충분한 효과가 얻어질 수 있다.
[제 9 실시예]
제 9 실시예는 단결정형 영역 또는 실질적인 단결정형 영역이 유리 기판위에 형성된 예를 도시하고 있다. 먼저, 실리콘 산화막(302)은 하부층으로서 유리 기판(301) 상에 형성된다. 실리콘 산화막(302)은 스퍼터링 기술 또는 플라즈마 CVD 기술을 통해 형성될 수도 있다. 실리콘 산화막(302)의 두께는 3000Å으로 설정된다.
다음에, 비정질 실리콘막(303)은 플라즈마 CVD 기술 또는 감압 열적 CVD 기술을 통해 하부층 위에 형성된다. 비정질 실리콘막(303)은 요구되는 두께를 가질 수도 있다. 상기 예에서. 두께는 2000Å(제5(a)도)으로 설정되어 있다.
제1도에 도시된 플라즈마 처리 디바이스를 이용하면, 플라즈마 처리가, 막의 내부로부터 탈수소화하기 위해, 비정질 실리콘막(303)에서 행해진다.
수소 가스는 수소가스의 ECR 플라즈마를 발생하도록 가스공급 시스템(101)으로부터 제1도에 도시된 디바이스에 공급된다. 다음에, 수소 플라즈마 처리가 비정질 실리콘막(303) 상에 행해진다. 또한, 플라즈마 처리 동안, 기판은 500℃의 온도로 유지되고 있다. 이것은 막의 내부로부터 탈수소화를 조장한다. 기판의 가열은 기판 홀더(206)내에 설치된 히터에 의해 행해지고 있다. 온도 범위는 400℃에서 기판의 변형 점까지의 범위 내에서 선택될 수 있다. 가열 방법으로서는, 램프가열과 같은 수단을 사용하여도 좋다.
조정바(208)는 ECR 조건이 상기 영역 근처 또는 만족되는 영역에 기판이 위치되도록 조정된다. 즉, 기판(207)은 자계의 세기가 875 가우스 또는 그 영역의 근방에 배치되고 있다. 본 명세서에서의 “근방” 은 ECR 조건의 ±10%범위 이내, 특히 ECR 조건을 충족하는 자계의 세기 중심에 따라 규정된 것이다.
플라즈마 처리가 제1도에 도시된 디바이스를 사용하는 ECR 조건 하에서 행해질 때, 비정질 실리콘막은 마이크로파를 통해 가열된 효과를 얻을 수 있다. 이것은 2.45 GHz 의 마이크로파가 Si-H 결합으로 흡수되기 때문이다. 특히, 마이크로파는 실리콘 막의 표면에 의해 흡수되므로 단지 실리콘 막이 선택적으로 가열될 수 있다. 반면에, 마이크로파는 유리기판에 의해 거의 흡수되지 않는다. 마이이크로파의 힘이 너무 강하면, 실리콘 막의 열 도통에 의해 유리기판이 높은 온도에서 가열된다는 것을 유의하길 바란다.
상기 실시예는 수소 플라즈마가 사용된 예를 도시한다. 대안적으로는, 헬륨 가스 플라즈마를 사용하여도 좋다. 또한, 수소 및 헬륨으로 구성되는 혼합 가스의 플라즈마를 사용하여도 좋다.
플라즈마 처리를 통해서, 비정질 실리콘 막이 비정질 상태에서 보다 체계적인 상태로 변하게 된다. 이것은 결정화가, 수소화의 조장보다, 훨씬 촉진되는 상태로 되기 때문이다. 상기 상태에서, 결정성 실리콘 막은 5시간 동안 550℃의 열처리를 통해 얻어진다. 상기 열처리는 5 내지 10시간 동안 550℃ 내지 600℃의 온도로 행해진다. 열처리의 상한은 사용된 기판의 변형 점으로 한정되고 있다.
금속 원소를 플라즈마 처리한 후에는, 비정질 실리콘 막의 실리콘 결정화가 더욱 조장될 수 있다는 것을 주목해야 한다. 예컨대, 니켈 아세테이트 용액은 스핀 코팅 기술을 통해 플라즈마 처리되는 실리콘 막 위에 소정의 농도로 피복되도록 조정되고 있다. 니켈 원소의 농도는 최종으로 얻어진 반도체 영역(제5(e)도에서의 참조 번호(307 및 308)로 도시함)에서의 니켈의 농도가 1×1014내지 3×1018cm-3, 1×1015내지 3×1019cm-3의 평균값으로 설정되도록 조정되고 있다.
상기 상태에서, 결정성 실리콘 막은 550℃에서 5시간 동안 열처리를 통해 얻어진 것이다.
결정성 실리콘 막이 열처리에 의해 얻어진 후, 결정성장의 시드를 구성하는 일부분이 임의 위치에 형성된다. 상기 부분은 1 내지 20㎛ 평방의 사이즈를 가지고 있다. 이러한 정도의 사이즈를 채택하면, 그 부분은 단결정형 영역 또는 실질적인 단결정형 영역으로 형성될 수 있다. 환언하면, 그 부분은 결정 입계가 존재하는 것 조차 문제로 되지 않는 상태로 되거나, 그 내부에 실제 어떤 결정 입계도 없는 상태로 된다. 시드 형성 후, 노출된 시드의 표면은 예컨대 과도한 물과 물을 혼합된. 버퍼 불화수소산 또는 불화수소산 용액(“FPM”로 불린다), 불화수소산에천트(불화수소산 및 수소를 포함한 필요가 있음)에 의해 세척(에치)할 필요가 있다. 이것은 카본 또는 질소를 포함하는 막 또는 시드의 표면 위에 형성된 산화막이 에칭에 의해 제거되기 때문이다. 또한, 실리콘의 표면이 버퍼 불화수소산 또는 EPM에 의해 세척되는 경우에, 수소는 그의 표면 위에 흡수되고, 상기 표면 상의 실리콘 원자의 쌍을 이루어지지 않은 결합 본드가 중화될 수 있다. 이로써 다른 화합물의 막의 형성 또는 산화가 억제될 수 있다.
상기 실시예는 하나의 시드 결정은 형성되지만 복수의 시드 결정은 사실상 같은 기판 상에 형성되는 예를 도시한다. 일반적으로, 비정질 실리콘 막을 결정하는 방법에서, 단결정 막은 큰 영역 상에 형성될 수는 없다. 즉, 크기가 큰 결정입이 1대 1로 형성될 수는 있으나, 1개의 결정입(즉, 단결정)을 형성하는 전체의 막은 형성될 수 없다.
마찬가지로, 상기 실시예에서, 다수의 결정입이 형성된다. 다음에, 시드결정(제5(b)도의 참조 번호(304)로 도시함)은 상기 결정입(그의 내부는 단결정으로 실제 간주될 수 있다)을 사용하여 형성된다.
상기 경우에서, 결정입은 그들의 결정축(막에 수직인 결정축)에서 서로 동일하지만, 결정축을 중심으로 한 회전 각은 서로 상이하게 되어 있다. 환언하면, 결정축에 대해 다른 회전 각을 갖는 다수의 영역이 결정 입계의 경계와 더불어 형성되어 있다. 그러한 영역에서 막과 수직인 결정축의 방위는 서질 동일하다. 회전각이 서로 동일하면, 결정 입계는 형성될 수 없고, 그러한 영역은 같은 결정입에 포함된다. 환언하면, 보다 큰 결정입이 형성된다(그것의 한계로서 단결정이 존재하고 있다).
다음에, 비정질 실리콘막(305)은 플라즈마 CVD 기술 또는 감압 열적 CVD 기술을 통해 형성된다. 상기 예에서, 비정질 실리콘막(305)의 두께는 500Å으로 세트된다. 이렇게 함으로써, 제5(c)도에 도시된 상태가 얻어진다. 상기 상태에서는, 플라즈마 처리가 또한 행해지고, 플라즈마 처리는 시드 결정의 성장에서와 같이 행해질 수도 있다. 이후 열처리를 다시 행한다. 상기 열처리에 의하면, 비정질 실리콘 막이 결정화된다. 열처리는 6시간 동안 550℃의 온도에서 행해진다.
상기 열처리를 통해, 부분(304)은 결정 핵으로 변하게 되며, 결정 성장이 진행된다. 상기 열처리를 통해서는 부분(306)이 결정화된다. 상기 영역에서, 결정성장은 단결정형 영역 또는 실질적인 단결정형 영역(304)의 핵으로 실시되고, 단결정형 영역 또는 실질적인 단결정형 영역(306)이 형성된다. 상기 영역은, 위에서 보면(제5(d)도). 시드 부분(304)의 중심과 실질적인 순환 결정 성장을 행하는 것에 의해 얻어진 것이다.
단결정형 영역 또는 실질적인 단결정형 영역(306)은 결정축이 막과 수직방향으로 서로 동일하고, 또한 결정축을 중심으로 한 회전각이 동일한 결정축과 같은 단일 결정 구조를 갖는 영역으로 이루어진다. 결정축은 시작하는 막인 비정질 실리콘 막의 막 형성 조건에 따라 다르다. 그러나, 같은 기판 위에 균일하게 형성된 시작하는 막을 이용하면, 거의 같은 결정축을 얻을 수 있다.
또한, 상술된 결정화 공정에서, 결정 성장은 불화수소산 에천트와 더불어 결정 성장의 시드 표면을 에칭함으로써 결정 시드로부터 진행할 수 있다. 에칭을 결정 시드의 표면에 행하지 않은 경우, 산화막 또는 다른 화합물 막 때문에 결정 성장의 재현성이 얻어질 수 없다.
그리고, 단결정형 영역 또는 실질적인 단결정형 영역이 패터닝 처리되어 참조 번호(307 및 308)로 표시되는 아일랜드 영역을 형성한다. 상기 예에서, 2 개의 아일랜드 영역이 제5(e)도에 도시된 바와 같이 형성된다. 그러나, 요구된 바와 같은 패터닝은 허용가능한 범위에서 행할 수 있다.
제5(e)도에 도시된 바와 같이, 2개 (또는 복수개의) 아일랜드 반도체 영역은 막과 수직인 방향의 결정축이 서로 동일하고, 결정축을 중심으로 한 회전각 또한 서로 동일한 단일 결정 구조를 갖는 1쌍으로 형성되어 있다.
상기 2개 영역을 사용하면, 예컨대 박막 트랜지스터의 액티브 층이 형성될 수 있다. 이에 의해서, 그러한 영역을 사용하여 구성된 박막 트랜지스터가 단결정 웨이퍼를 사용하여 구성된 트랜지스터의 것과 같은 특성을 얻을 수 있다.
제5(e)도에는, 단결정형 또는 실질적인 단결정형 영역을 한 결정 시드로부터 형성한 후 패터닝 처리하여 아일랜드 형의 반도체 영역(307 및 308)을 형성한 일예가 도시되어 있다. 그러나, 실제 공정에서는, 다수의 단결정형 또는 실질적인 단결정형 영역이 다수의 결정 시드에 의해 형성된다.
제9도는 그러한 일예를 도시하고 있다. 제9도에 도시된 것은 시드의 결정 성장(600, 602, 606 및 609)에 의해 4개의 단결정형 영역 또는 실질적인 단결정형 영역을 형성한 일예이다. 제9도에서, 참조번호(604 및 611)로 나타난 것은 한 단결정형 영역 또는 실질적인 단결정형 영역이다.
참조번호(605 및 607)로 나타난 것은 단결정형 영역 또는 실질적인 단결정형 영역을 패터닝함으로써 얻어진 반도체 영역이다.
제9도에서의 반도체 영역(605 및 607)은 제5도에서의 1쌍의 반도체 영역(307 및 308)에 대응하고 있다. 반도체 영역(605 및 607)은 1개 그룹을 형성하며, 결정축을 중심으로 한 회전각과 그들의 결정축은 동일하다.
반도체 영역(508)의 결정축은 반도체 영역(504)의 것과 동일하며 그 결과 동일의 시작 막을 사용하여 형성된 결정 시드가 사용되며, 결정 성장을 위한 같은 실리콘 막이 사용된다.
그러나, 반도체 영역(508)의 결정축 회전각과 반도체 영역(504)의 결정축 회전각은 일반적으로 서로 동일하다. 이것은 각각의 반도체 영역의 베이스를 형성하는 실질적인 단결정형 영역 또는 단결정형 영역이 다른 결정 시드로부터 성장된 결정입 이기 때문이다.
[제 10 실시예]
제 10 실시예는 CMOS 구조를 갖는 회로가 제 9 실시예에 도시된 2개의 아일랜드형 반도체 영역 상을 사용하여 제조된 일예를 도시하고 있다. 먼저, 제6(a)도에 도시된 상태는 제 9 실시예에 도시된 방법을 통해서 얻어지게 된다. 상기 상태는 제5(e)도에 도시된 것과 동일하다.
상기 상태에서, 참조번호(307)는 n-채널 박막 트랜지스터의 액티브 층을 나타내고, (308)은 p-채널 박막 트랜지스터의 액티브 층이다.
다음에, 게이트 절연막으로 기능하는 실리콘 산화막이 형성된다. 실리콘 산화막은 플라즈마 CVD 기술 또는 스퍼터링 기술을 통해 형성된다. 본 예에서는, 그것의 두께가 1000Å으로 설정되어 있다. 또한, 게이트 전극을 구성하기 위한 알루미늄을 주성분으로 하는 막이 전자빔 기상 증착 기법 또는 스퍼터링 기법을 통해서 형성되고, 이 막의 두께는 5000Å으로 설정된다. 다음에, 게이트 전극(310 및 311)은 패터닝에 의해 형성된다.
게이트 전극의 형성 후, 애노딕 산화가 게이트 전극(310, 311)을 전해액의 애노드로 하여 실행되고 이에 따라서 애노딕 산화막(312)이 형성된다. 이 애노딕 산화막은 포스트 스테이지(post stage)에서 알루미늄의 비정상적인 성장으로 발생되는 피어스 프로덕트(pierced product)을 억제한다. 다음에, 애노딕 산화막이 상부 및 하부 전극, 인접 전극 또는 배선 간의 단락회로 또는 혼신 발생을 억제하기 위해 형성된다. 애노딕 산화막(312)의 두께는 약 100 내지 800Å의 범위 내에서 선택될 수 있다. 상술된 방식으로, 제6(b)도에 도시된 상태가 얻어진다.
그 후, 1개의 박막 트랜지스터의 영역이 레지스트 마스크(313)로 커버된다.
제6(c)도에서, p-채널 박막 트랜지스터의 영역은 레지스트 마스크(313)로 커버된다. 상기 상태에서, p(인) 이온은 플라즈마 도핑 기술 또는 이꼰 주입기술을 통해 표면에 주입된다. 상기 상황에서, p이온은 레지스트 마스크(313)로 덮힌 영역에서 주입되지 않는다. 그 결과, p이온은 영역(314 및 316)으로 주입된다. 또한, p이온은 마스크로 기능하는 게이트 전극(310)과 더불어 영역(315)에 주입되지 않는다.
상기 방식에서, 소스 영역(314)과 드레인 영역(316)은 자기 정렬 방식으로 형성된다. 또한, 채널 형성 영역(315)이 형성된다(제6(c)도).
다음에, 레지스트 마스크(313)가 표면으로부터 제거되고, p이온은 이전 공정에서 주입되어온 박막 트랜지스터가 레지스트 마스크(도시되지 않음)로 덮힌다. 다음에, 제6(c)도에 도시된 공정에서, B(붕소)이온은 레지스트 마스크(313)로 덮힌 영역 상에 주입된다 (상기 공정은 도시되지 않음).
상기 방식에서, 우측 P-채널 박막 트랜지스터의 소스 및 드레인 영역이 형성된다. 환언하면, 제6(d)도에 도시된 바와 같이, P-채널 박막 트랜지스터의 소스 영역(319), 드레인 영역(317)과 채널형성 영역(318)은 상술된 방식으로 형성된다.
P 및 B 불순물 이온 주입이 완료된 후, 이온의 임펄스로 인한 표면의 손상에 대한 어닐링과 주입된 불순물 이온의 활동은 레이저 빔의 조사에 의해 행해진다.
다음에, 실리콘 산화물 층(320)이 플라즈마 CVD 기술을 통해 내층 절연막으로 형성된다. 형성된 바와 같은 실리콘 산화막은 6000Å의 두께를 가질수 있다. 그후, 접촉 홀이 형성되고. 전극(321 및 322)이 소스 영역과 접촉하고 전극(323)은 티타늄 막과 알루미늄 막으로 구성된 적층막으로 형성되는 박막 트랜지스터의 양 드레인 영역에 접촉한다.
상기 방식에서, CMOS 구조의 회로 요소는 서로 상보형인 좌측 n-채널 박막트랜지스터와 우측 p-채널 박막 트랜지스터이다. 제6(d)도에서, CMOS 회로의 입력 전극은 보통 게이트 전극(310 및 311)에 접속된 전극(도시되지 않음)이며, 그것의 출력 전극은 전극(123)이다.
상기 실시예에서 도시된 CMOS 회로의 같은 결정축의 방향은 거의 서로 동일하고, 결정축을 중심으로 한 회전각이 서로 거의 동일한 제6(a)도의 단결정형 영역 또는 실질적인 단결정형 영역(307 및 308)으로 구성된다.
또한, 상기 실시예는 제6(a)도에서 박막 트랜지스터를 형성하는 전체의 액티브층(307 및 308)이 단결정형 영역 또는 실질적인 단결정형 영역으로 구성된 예를 도시하고 있다.
그러나, 박막 트랜지스터의 저하된 특성이 허용된다면, 박막 트랜지스터의 채널 형성 영역은 적어도 단결정형 영역 또는 실질적으로 단결정 영역으로 구성될 수 있다. 환언하면, 결정 입계는 소스 및 드레인 영역의 부분에 존재할 수도 있다.
또한, 상기 실시예는 박막 트랜지스터가 하나의 결정 시드로 구성된 1쌍의 CMOS 구조를 갖는 예를 도시한다. 그러나, 다수의 회로가 실제로 다른 영역에 배치되어 있다.
상기 예에서, 각각의 회로는 다른 결정 시드를 토대로 형성된 단결정형 영역 또는 실질적인 단결정형 영역으로 구성된다. 각각의 결정 시드가 일반적으로 다른 결정 입으로부터 형성되므로 (같은 결정입으로부터 형성된 경우도 물론이다) 결정시드가 다른 결정축을 갖는 것을 알 수 있다(동일한 결정축이 있는 경우이다).
따라서, 1쌍의 CMOS 구조를 갖는 박막 트랜지스터 회로가 1개 그룹이라고 가정하면, 액티브층(반도체 영역)의 결정축이 서로 1그룹 내에서 동일(실질적으로 동일)할지라도, 결정축을 중심으로 한 회전각은 서로 상이할 것이다.
[제 11 실시예]
제 11 실시예는 액티브 매트릭스 액정 표시 장치를 형성하는 기판의 구조에 관한 것이다. 보다 상세히 말하자면, 상기 실시예는 액정 패널을 구성하는 1쌍의 유리 기판 제조의(액정은 쌍을 이룬 유리 기판 사이에 유지됨) 일예를 도시한다.
제7도는 액티브 매트릭스 액정 표시 장치 제조 공정을 도시한다. 먼저, 실리콘 산화막(402)은 하부 층으로 기능하며 스퍼터링 기술 또는 플라즈마 CVD 기술을 통해 유리 기판(401)위에 형성된 3000Å의 두께를 갖는다. 다음에, 3000Å의 두께를 갖는 비정질 실리콘 막이 플라즈마 CVD 기술 또는 감압 열적 CVD 기술을 통해 실리콘 산화막(402) 상에 형성된다.
다음에, 제1도에 도시된 디바이스를 사용하여, 수소 플라즈마 또는 헬륨 플라즈마로 인한 플라즈마 처리가 행해진다. 환언하면, 기판은 제1도에 도시된 디바이스의 기판 홀더(106)위에 배치되고, 수소 플라즈마 처리가 비정질 실리콘 막 위에 실시된다.
또한, 6 시간 동안 550℃의 열처리가 질소 분위기에서 실행됨으로써 실리콘 막의 결정은 플라즈마 처리된다. 다음에, 부분(403)은 결정 성장의 시드(그것은 또한 “결정 성장 핵”이라 불린다)내로 도입되고 나중에 실리콘 막을 패터닝함으로써 형성되게 된다. 이렇게 함으로써 제7(a)도에 도시된 상태가 얻어진다.
본 예에서는, 탈수소화를 위한 플라즈마 처리가 행해지게 되고, 결정화가 행해진 후 결정 시드의 형성을 위한 패터닝이 행해진다. 그러나, 또 다른 예로서, 플라즈마 처리가 실행된 후 패터닝이 실행되고, 다음에 결정화를 위해 가열을 행하는 방법도 적용될 수 있다.
실리콘의 결정화를 조장하는 금속 원소가 가열에 의한 결정화 공정 전에 비정질 실리콘 막에 추가되어도 좋다는 것을 유념하길 바란다. 예컨대, 니켈 아세테이트 용액이 스핀 코팅 기술을 통해 실리콘 막 위에 피복되고 니켈 원소는 실리콘 막과 접촉하고 있게 된다. 상기 처리는 플라즈마 처리 전에 행해질 수 있다는 것을 주의하길 바란다. 그러나, 본 예에서, 니켈 원소는 플라즈마 처리 동안 스캐터링된다는 사실을 유념하길 바란다.
또한, 플라즈마 처리는, 패터닝 후 결정화를 위해 가열을 행하는 방법이 적용될 수 있다. 상기 방법이 적용될 때, 플라즈마 처리와 결정화 처리가 정교한 시드 결정이 가능한 영역이 형성된 후 행해지므로, 시드 결정은 보다 쉽게 형성될 수 있다. 상기 경우에, 니켈 원소는 실리콘 막 패터닝 이전에 실리콘 막에 가해진다.
제7(a)도에 도시된 상태가 얻어진 후, 비정질 실리콘 막(405)은 결정 성장의 시드(403)를 덮는 방식으로 실리콘 산화막(402)의 전체 표면위에 형성된다 비정질 실리콘 막은 박막 트랜지스터의 액티브 층을 형성하는데 사용된다. 비정질 실리콘 막의 형성은 플라즈마 CVD 기술 또는 감압 열적 CVD 기술을 통해 제조될 수 있다. 또한, 비정질 실리콘 막의 두께는 500Å으로 세트된다. 상기 방식으로, 제7(b)도에 도시된 상태가 얻어진다.
그리고, 제1도에 도시된 디바이스를 사용하여 수소 플라즈마로 인한 탈수소 처리가 행해진다. 또한, 비정질 실리콘 막(405)의 결정 시드(403)로부터 결정 성장을 위해 6 시간동안 550℃의 온도로 열처리가 실시되고 단결정형 영역 또는 실질적인 단결정형 영역이 결정 성장의 주변에 형성되게 된다.
다음에, 패터닝이 박막 트랜지스터의 액티브 층내에 영역(406, 407 및 408)을 형성하기 위해 실시된다. 영역(406 및 407)은 주변 구동 회로 영역에 배치된 n-채널 박막 트랜지스터와 p-채널 박막 트랜지스터를 구성하는 액티브 층으로 된다. 또한, 영역(408)은 화소 영역에 배치된 n-채널 박막 트랜지스터를 구성한다.
액티브 층(406 및 407)은 단결정형 영역 또는 실질적인 단결정형 영역으로 구성된다. 그러한 구조에 의하면, 주변 구동 회로는 단결정형 영역 또는 실질적인 단결정형 영역을 구성하는 박막 트랜지스터로 구성될 수 있다. 또한, 액티브 층(406 및 407)에서, 그러한 표면에 수직인 방향에서의 결정축은 실질적으로 동일한 방향을 하며, 그들의 축 주위에 회전각은 또한 서로 거의 동일하다. 이것은 그들이 같은 결정 시드(403)로부터 성장한 단일 결정입(모노도메인)에 형성되기 때문이다.
그리고 나서, 게이트 절연막으로 기능하는 실리콘 산화막(409)은 플라즈마 CVD 기술을 통해 표면 위에 형성된 1000Å 의 두께를 갖는다. 그후, 막은 주로 게이트 전극을 구성하는 알루미늄을 포함하며 스퍼터링 기술 또는 전자 빔 증기 증착 기술을 통해 실리콘 산화막(409)위에 형성된다. 그리고 나서, 게이트 전극(410, 411 및 412)은 막을 패터닝 함으로써 형성된다.
또한, 전해액에서의 애노드로서 각각의 게이트 전극을 사용하여 애노딕 산화를 행함으로써, 애노딕 산화층(413, 414 및 415)이 형성된다. 애노딕 산화층은 약 500 내지 1000Å 의 두께로 된다. 이것은 알루미늄의 비정상적인 성장에 의해 야기되는 상부 및 하부 사이의 단락 회로 또는 인접하는 전극간의 단락 회로를 방지하여, 얇은 애노딕 산화층은 어떠한 문제점도 일으키지 않는다.
애노딕 산화막(415)의 두께는 약 2000Å 로 세트된다. 이것은 상술된 이유에 덧붙여 불순물 이온의 주입 공정에서 오프셋 게이트 영역을 형성하도록 마스크로서 기능한다.
이렇게 함으로써, 제7(c)도에 도시된 상태가 얻어지게 된다. 이 상태에서는, 불순물 이온 주입이 소스 및 드레인 영역을 형성하기 위해 행해지고 있다. 이 예에서는, 레지스트 마스크(도시되지 않음)가 먼저 액티브 층(407 및 408)의 상부 영역을 덮도록 형성된다. 그리고, p 형을 조장하는 불순물인 B(붕소) 이온이, 이온 주입 기술 또는 플라즈마 도핑 기술을 통해 표면 내에 주입되게 된다. 이러한 공정을 통해, 게이트 전극(410)이 마스크로서 사용되고, B 이온은 자기 정렬 방식으로 액티브 층(406)의 소스 및 드레인 영역 내에 주입된다.
그 후, 액티브 층(407 및 408)을 덮는 레지스트 마스크는 액티브 층(406)을 덮는 레지스트 마스크(도시되지 않음)를 형성하도록 표면으로부터 제거된다. 다음에, p(인) 이온은 표면내에 주입된다. 상기 방식으로, 소스 및 드레인 영역은 액티브 층(407 및 408)에 형성된다. 이러한 양상에서, 오프셋 게이트 영역이 액티브층(408)내 채널 형성 영역과 소스/드레인 영역 사이에 형성된다. 이것은 불순물 이온을 주입할 때 게이트 전극의 측면 상의 애노딕 산화막이 마스크로서 사용하기 때문이다.
불순물 이온의 주입이 완료된 후, 강한 광 빔 또는 레이저 빔의 조사는 주입된 이온의 활동과 이온 주입에 의한 표면의 손상에 대해 어닐링 실행이 행해진다.
7000A의 두께를 갖는 실리콘 산화막(416)은 플라즈마 CVD 기술을 통해 내층 절연막으로서 사용된다. 다음에, 화소 전극을 형성하는 ITO 전극(417)은 상기 막위에 형성된다.
접촉 홀이 형성된 후, 티타늄 막, 알루미늄 막 및 티타늄 막으로 구성하는 세 개층 막은 표면위에 형성되고, 2개의 TFT에 공통인 소스 전극(418 및 420) 및 드레인 전극(419)은 그 막을 패터닝 함으로서 형성된다.
상기 방식에서, P-채널 형 및 n-채널 형은 PTFT(p-채널 박막 트랜지스터)와 NTFT(n-채널 박막 트랜지스터)에 상보형인 CMOS 회로가 형성된다. 동시에, 가장 우측인 NTFT의 소스 전극(421)과 드레인 전극(422)이 형성된다. 화소 박막 트랜지스터의 화소 전극(417)과 드레인 전극(422)은 서로 접속된다. 가장 우측인 NTFT은 단지 가장 우측 하나의 NTFT가 도시되었을지라도 행렬 형태로 배치된 다수의 화소 전극 각각에 정렬됨을 주목해야 한다.
이렇게 함으로써, 제7(d)도에 도시된 상태가 얻어진다. 액정 패널 구성에 대해, 내층 절연막은 또는 실리콘 산화막 등에 의해 형성되고, 액정 배향을 위한 수지성 물질(예컨대, 폴리미드)로 이루어진 막이 내층 절연막 위에 형성된다. 또한, 전극과 대향하는 막이 다른 기판을 형성하는 유리 기판 위에 형성되게 된다. 다음에, 두 기판은 스페이서 또는 봉합층을 통해 결합되며, 그 사이의 갭은 액정으로 채워진다. 상기 방식으로, 액티브 매트릭스 액정 표시 패널이 형성된다.
상기 실시예에서 도시된 구조에서, 주변 구동 회로의 CMOS 회로를 형성하는 박막 트랜지스터는 단결정형 영역 또는 실질적인 단결정형 영역으로 구성되므로, 수십 MHz의 대역을 갖는 영상 신호를 처리하도록 주변 구동 회로가 형성될 수 있다.
화소 영역에 배치된 박막 트랜지스터의 액티브 층은 비정질 상태로 남고, 비정질 실리콘 박막은 화소 박막 트랜지스터에서 사용된다, 그러나, 화소 영역은 고속 동작을 요구하지 않으므로, 정상적인 영상이 표시될 때 특별히 어떤 문제점은 없다.
[제 12 실시예]
제 12 실시예는 결정 성장의 시드를 형성하는 부분이 제5도에 도시한 공정에서 결정 성장을 위한 시드를 형성하는 공정에서 패터닝이 행해진 후 에너지 인가에 의해 결정되는 것을 특징으로 한다.
상기 실시예는 이하 제5도를 참조로 기술된다. 제5도에 도시한 참조 마크 또는, 공정의 설명은 특별한 주의점이 없는한 제 9 실시예에서의 것과 동일하다. 먼저, 제5(a)도에 도시된 바와같이, 하부 막(302)은 유리기판(301) 위에 형성되고, 비정질 실리콘 막(303)은 하부막(302) 위에 형성된다., 그리고 나서, 비정질 상태 영역(204)의 결정 성장에 대한 시드(304)가 비정질 실리콘 막을 패터닝 함으로써 형성된다. 상기 시드는 1 내치 20㎛ 스줴어(제5(b)도)로 설정될 수도 있다.
이러한 양상에서 탈수소화 공정이 행해진다. 이 예에서는, 수소 플라즈마 처리가 제1도에 도시된 디바이스를 이용하여 비정질 상태의 결정 성장에 대한 시드(304) 상에 행해지고 시드(304)의 내부로부터 수소가 제거되게 된다.
금속 원소는 수소 플라즈마 처리가 행해진 후 실리콘 막자 접촉하여 유지된다. 상기 공정에서, 예로, 니켈이 금속 원소로 사용된 경우에서, 니켈 아세테이트는 스핀 코팅 기술을 통해 실리콘 막 위에 커버될 수도 있다.
가열 처리 동안 레이저 빔의 조사 또는 레이저 빔의 조사는 결정 성장을 위한 시드(304)를 결정화하기 위해 행해진다. 이러한 양상에서, 시드(304)는 정교한 영역이므로, 시드(304)는 단결정형 영역 또는 실질적인 단결정형 영역 내에서 쉽게 변할 수 있다. 제5(c)도에 도시된 공정과 다음 도면은 제 9 실시예에 도시된 것과 동일하다.
상기 실시예에 있어서 도시한 공정을 적용할 때, 시드 결정 내의 영역을 패터닝한 후 열처리가 행해지므로, 시드 결정 부분은 단결정형 영역 또는 실질적인 단결정형 영역으로 될 수 있다.
환언하면, 제 9 실시예를 참조하여 설명한 결정화가 시드 결정 성정에 행해진 후 패터닝이 행해지는 경우에, 결정 입계가 시드 결정 내부에 존재하는 가능성을 배제하는 것은 불가능하다. 그러나, 결정 시드가 영역이 페터닝에 의해 형성된 후 결정화를 행한 경우에는, 결정 시드는 정교한 영역이므로, 단결정형 구조 또는 실질적으로 단결정형 구조를 가질 수 있는 것이 확실시 된다.
[제 13 실시예]
제 13 실시예는, 비정질 실리콘 막(303)이 형성된 후, 탈수소 공정을 행하고, 패터닝을 행한 후, 제5도에 도시된 공정에서, 에너지를 인가하는 것으로 결정화를 행하여 결정 성장의 시드를 성장시키는 것을 특징으로 한다. 탈수소 공정과 다른 공정은 상술한 제 9 내지 13 실시예에서의 구조와 같은 조건에 따라 행해 질 수 있다.
마찬가지로, 상기 실시예는 시드 결정이 확실히 단결정형 구조 또는 실질적으로 단결정형 구조를 가질 수 있는 실용성을 얻을 수 있다.
[제 14 실시예]
상술된 제 9 내지 제 13은 주로, 결정화를 위한 에너지 부가 방법으로서 가열 처리를 행하는 경우의 예를 도시한다. 그러나, 결정화 방법으로서 가열 처리보다 효과적인 일예로서는, 가열 동안 레이저 빔의 조사를 행하는 방법이 있다. 레이저 빔에 대해서는, 자외선 영역의 파장 또는 그 이하를 갖는 펄스 발진 레이저 사용하면 좋다. 예컨대, KrF 엑시머 레이저 또는 Xecl 엑시머 레이저가 바람직하게 사용될 수도 있다.
또한, 레이저 빔의 조사에서, 중요한 것은 400℃의 온도에서 비정질 실리콘 막의 결정화 온도로 또는 400℃에서 유리 기판의 변형점 까지의 온도로 표면이 조사되거나 샘플(기판)을 가열하는 것이다. 상기 온도는 가능한한 높게 설정하는 것이 바람직하다. 가열은 결정 입계 또는 결점의 발생을 방지하고 레이저 빔의 조사에 따라 빠른 위상 변화 억제에서 매우 효과적이다. 비정질 실리콘 막의 결정화 온도가 막 형성 방법과 막 두께에 의존할 지라도 그것은 약 600℃ 내지 650℃ 인 것을 주목해야 한다.
[제 15 실시예]
제 15 실시예는 박막 트랜지스터가 제5도에 도시된 공정을 통해 얻어진 단결정형 영역 또는 실질적인 단결정형 영역을 사용하여 형성된 예를 도시한다. 보다 특별히 말하자면, 상기 실시예는 단결정형 영역 또는 실질적인 단결정형 영역 패터닝의 일예를 도시한다.
제10(a)도에 도시된 것은 단결정형 영역 또는 실질적인 단결정형 영역을 사용하여 하나의 박막 트랜지스터를 형성하는 경우에서의 패터닝의 일예이다. 제10(a)도에 도시된 패터닝에서, 단결정형 영역 또는 실질적으로 단결정형 영역은 패턴(701)에서 패턴됨에 의해 박막 트랜지스터의 액티브 층을 형성한다. 환언하면, 상기 경우에서, 박막 트랜지스터의 액티브 층은 패턴(701)을 갖는다.
또한, 제10(a)도에서, 참조번호(702)는 게이트 전극을 표시한다. 액티브 층(701)의 영역은 채널 형성 영역으로 게이트 전극을 교차한다.
제10(b)도에 도시된 것은 두 개의 게이트 전극이 액티브 층(701)위에 배치된 예이다. 그러한 경우에서, 다른 신호 또는 전위가 상기 두 개의 게이트 전극에 주어져서 전체의 디바이스는 하나의 소자로서 기능할 수 있다.
[제 16 실시예]
제 16 실시예는 시드 결정의 패터닝 모양에 관한 것이다. 예로, 상술된 제 9 실시예는 결정 성장에 대한 시드가 1내지 20um 스퀘어의 사이즈를 갖는 예를 도시한다. 그러나, 결정 성장의 시드 모양은 정방형에 국한되지 않는다. 상기 실시예는 결정시드가 직각 형태로 패턴된 예를 도시한다.
제11(a)도는 제 1 예를 도시한다. 제11(a)도에 도시된 구조는 결정시드(801)가 직각 형태로 형성되고, 결정성장은 결정시드(801)로부터 만들어지는 상태를 도시한다. 제11(a)도에서, 참조번호(802)는 단결정형 영역 또는 실질적인 단결정형 영역을 표시한다. 그리고, 영역(803 및 804)은 패터닝에 의해 남도록 만들어 짐에 의해, 단결정형 영역 또는 실질적인 단결정형 영역이 형성된 아일랜드 영역을 형성할 수 있다. 그리고 나서, 액티브층으로서의 영역을 갖는 다른 박막 반도체 디바이스 또는 박막 트랜지스터가 형성될 수 있다.
1쌍의 박막 트랜지스터는 제11(a)도에 도시된 위치 지정에 의해 구성될 수 있다. 예컨대 p채널 형 및 n채널 형의 조합으로 이루어지는 인버터 회로 또는 CMOS 구조가 구성될 수 있다. 제11(b)도는 제 2예를 도시한다.
제11(b)도에 도시된 예에서, 영역(802)은 직각의 결정시드 영역(801)으로부터 결정성장에 의해 단결정형 영역 또는 실질적인 단결정형 영역 내에서 변환할 수 있다. 다음에, 영역(805 내지 808)은 패터닝에 의해 남도록 만들어짐에 따라 복수의 단결정형 영역 또는 실질적인 단결정형 영역을 형성할 수 있다. 다수의 박막트랜지스터를 구성하는 박막 집적 회로는 제11(b)도에 도시된바와 같이 위치 지정함으로써 주위 회전각과 동일한 결정축을 갖는 영역으로 형성될 수 있다.
[제 17 실시예]
제12도는 제 17 실시예에 따른 디바이스를 도시한다. 제12도에 도시된 디바이스는 플라즈마 처리 챔버, 가열 챔버, 및 레이저 빔 조사 챔버가 기판 반송챔버를 중심으로 독립적으로 재치되어 있는 구조를 가지고 있다. 제12도에 도시된 디바이스를 사용하여, 플라즈마 처리, 가열 및 레이저 빔의 조사를 오염 없는 환경에서 계속적으로 행할 수 있다.
제12도에 도시된 디바이스는 디바이스로부터 기판을 반입 반출하는 기판 반입 반출 챔버(901), 기판 위에 형성된 비정질 실리콘 막 위에 플라즈마 처리를 행하는 플라즈마 처리 챔버(902), 기판 위에 형성된 실리콘 막을 가열하는 가열 챔버(903), 기판 위에 형성된 실리콘 막 위에 레이저 빔을 조사하는 레이저 조사 챔버(904), 각각의 챔버 사이에 기판을 반송하기 위한 수단을 갖는 기판 반송 챔버(905)를 포함한다.
제13도는 제12도의 라인 A-A′을 따라 절단된 단면을 도시하고 있다. 제14도는 제12도의 라인 B-B′을 따라 절단된 단면을 도시한다. 각각의 챔버는 경우에 따라 기밀을 유지하는 구조를 가지고 있고, 이들은 높은 진공 상태가 될 수 있다. 또한, 각각의 챔버는 공통 챔버와 게이트 밸브(906, 907, 908 및 909)인 기판 반송 챔버(905)를 통해 서로 접속된다. 게이트 밸브는 충분한 기밀을 제공하도록 구성된다.
이하에서는 각 챔버에 대해 보다 상세히 설명한다. 참조 번호(901)는 디바이스에 대해 기판을 반입반출하기 위한 기판 반입반출 챔버를 표시하고 있다. 제14도에 도시된 바와같이, 각 카세트(911)는 다수의 기판(911)이 카세트(910) 내에 수납된 상태에서 도어(914)를 통해 디바이스의 외부로부터 챔버(901) 내에 반입된다. 또한, 처리 완료 후에는, 각 카세트(910) 내의 기판이 도어(914)로부터 디바이스의 외부로 반출된다.
기판 반입반출 챔버(901)는 실내 압력을 높은 진공 상태 또는 저압 상태로 하고 불필요한 가스를 배출하기 위한 배기 펌프(913)와 불활성 가스 등 퍼지를 위한 가스 도입 시스템(912)을 장착하고 있다.
제12도 및 제13도에서의 참조 번호(902)는 플라즈마 처리 챔버를 나타낸다. 상기 챔버에서, 플라즈마 처리는 ECR 조건하에 발생된 헬륨 플라즈마 또는 수소 플라즈마에 의해 유리 기판 위에 형성된 비정질 실리콘 막 위에 행해진다.
플라즈마 처리 챔버(902)는, 플라즈마를 발생하는 ECR 조건을 실현시키기 위해, 처리 챔버에서 마이크로파를 안내하는 도파관(917), 자계를 발생하는 마이크로파 오실레이터(916)와 코일을 가지고 있다.
ECR 은 f가 마이크로파의 주파수이고, B는 자속 세기, m은 전자양이고, e은 전하이며, 2πf=e B/m을 만족할 때 실현된다. 플라즈마 처리 챔버(902)에서, ECR조건은 상술된 조건 표현을 만족하는 값으로 코일내 자계의 자속밀도 B 와 마이크로파의 주파수 f를 설정함으로써 실현된다.
상기 실시예에서 도시된 구조에서 기관스테이지(915)의 위치는 기판이 배열된 위치에서 ECR 조건을 실현시키도록 조정된다. 환언하면, 기판은 자속의 세기가 상술된 ECR 조건을 만족하는 위치에 배치되게 된다.
ECR 조건이 만족되는 영역에서, 플라즈마는 고온으로 가열된다. 다음에, 기판 또한 가열된다. 이것은 막내 결정구조의 오더를 증진시키는 것이다.
또한, 플라즈마 처리 챔버(902)는 배기펌프(917)를 갖는 가스 배기 시스템과 가스 도입 시스템(916)으로 제공된다. 수소 가스 또는 헬륨 가스는 가스도입 시스템(912)으로부터 도입되고, 배기펌프(917)에 의해 실현될 수 있는 감압 상태가 요구된다.
제12도 및 제14도에 도시된 챔버는, 형성된 실리콘 막 위의 기판을 가열하는 챔버(가열 챔버)이다. 기판(911)은 다수의 기판(911)을 위 아래로의 조작에 의해 스테이지(918) 상에 수납되게 된다. 스테이지(918)상에 수납된 기판은 가열 챔버(903)내 가열 히터(921)에 의해 가열된다. 마찬가지로, 가열 챔버(903)는 챔버내 압력을 높은 진공상태 또는 감압 상태로 하는 배기 펌프(920)와 정화하는 불활성 가스 도입 시스템(919)을 구비하고 있다.
참조 번호(904)는 기판 위에 형성된 실리콘 막 위에 레이저 빔을 조사하는 챔버(레이저 처리 챔버)를 나타낸다. 레이저 빔은 오실레이터(922)에 의해 발진되고, 필요한 빔을 형성하기 위해, 광학 시스템(도시되지 않음)을 통과하도록 된다. 이 예에서, 레이저 빔은 수십 cm 의 길이와 수 mm 내지 수 cm의 폭을 갖는 선형빔으로 형성된다.
상기 빔은 거을 등 석영으로 제조된 윈도우(924)를 통과하게 되며, 레이저 빔은 레이저 처리 챔버(904)내 스테이지(925) 상에 배치된 기판 위에 형성된 실리콘 막 위에 조사된다.
스테이지 (925)는 기판을 가열하는 히터를 포함하여 기판을 가열할 수 있다. 또한, 스테이지(925)는 1방향으로 이동가능하고, 선형빙은 기판이 범으로 주사되는 동안 기판 위에 조사된다. 스테이지(925)를 이동하는 동안은, 그 위에 성형 레이저 빔을 조사함으로써 전체의 기판 상에 레이저 빔이 조사될 수 있다.
또한, 스테이지(925)는 레이저 빔의 주사 방향을 변화시켜 레이저 빔이 조사될 정도로 회전하여도 좋다. 그렇게 하면, 레이저 빔의 조사에 의한 효과의 균일성이 향상될 수 있다.
마찬가지로, 레이저 처리 챔버(904)에서는, 높은 진공상태와 불필요한 가스의 배출을 위한 배기 펌프(920)와 퍼지 불활성 가스 도입 시스템(919)이 배치된다.
기판 반송 챔버(905)는 로봇 아암(922)에 의해 기판(911)을 반송하는 기능을 갖는 챔버이다. 마찬가지로, 이러한 양상에서도, 챔버의 내부를 높은 진송 상태로 하는 배기 펌프(924)와 불활성 가스 도입 시스템(923)이 배치되어 있다. 또한, 로봇 아암(922)은 히터를 포함하므로 반송 기판은 그 온도가 변하지 않는다.
이하에서는 유리 기판 위에 형성된 비정질 실리콘 막 위에 플라즈마 처리를 행하는 공정, 결정성 실리콘 막 내에 비정질 실리콘 막을 결정화하기 위해서 가열상태에서 실리콘 막 상에 레이저 빔을 조사하는 공정에 대해 설명한다.
먼저, 최초의 단계에서, 각각의 게이트 밸브는 폐쇄 상태로 되어 있다. 반송 챔버(905), 레이저 처리 챔버(904), 가열 챔버(903)와 플라즈마 처리 챔버(902)는 높은 진공 상태로 유지된다.
상기 상태에서, 다수의 유리 기판은 먼저 제14도에 도시된 카세트(110)(상기 상태에서, 카세트는 디바이스의 외측)에 수납된다. 3000A의 두께를 갖는 실리콘 산화 막은 하부 막으로서 유리 기판 위에 형성되고, 500A의 두께를 갖는 비정질 실리콘 막이 또 그 위에 형성된다.
반입반출 챔버(901)의 도어(914)가 개방되고, 유리 기판이 수납된 카세트(910)가 반입반출 챔버(9010)에서 반입된 후, 도어(914)(제14도에 도시되어 있다)가 폐쇄된다. 도어(914)가 닫힌 후, 반입반출 챔버(914)는, 높은 진공 상태로 되기 전에 질소 가스로 채워지게 된다. 가열 챔버(903)의 내부는 550℃의 온도로 가열되게 된다.
다음에, 게이트 밸브(906 및 907)가 열리고, 1개 기판이 로봇 아암(922)에 의해 반입반출 챔버(901) 내의 카세트(910)로부터 반출된다. 상기 기판이 플라즈마 처리 챔버(902) 내에 반송된 후 게이트 밸브(906 및 907)가 폐쇄된다.
플라즈마 처리 챔버(902)에서, 수소 가스는 가스 도입 시스템으로부터 도입되고, ECR 조건을 이용하는 수소 플라즈마는, 플라즈마 처리가 유리 기판 상에 형성된 비정질 실리콘 막 위에 행해지기 전에 설정된 감압 상태에서, 발생된다.
수소는 플라즈마 처리를 통해 비정질 실리론 막으로부터 제거되고, 실리콘 원자 간의 결합은 증가되므로 보다 정렬된 상태로 변하게 된다. 이 상태는 비정질 실리콘을 매우 강하게 결정화할 수 있는 상태, 즉, 준 결정화 상태라 불리는 전이상태이다.
상기 전이 상태는 매우 불안정한 상태이다. 따라서, 공기와 접촉할 때, 공기 중에 포함되어 있는 질소 및 탄소 성분, 산소의 화합물 등이 실리콘 막의 표면 및 그 내부에 형성되게 된다.
이를 고려하여, 플라즈마 처리 챔버(902)에서 플라즈마 처리가 완료된 후에, 플라즈마 처리 챔버는 높은 진공 상태로 된다. 다음에, 게이트 밸브(907 및 908)가 개방되고, 이 상태에서는 전송 챔버(905)와 가열 챔버(903)가 높은 진공 상태로 유지된다.
그 후, 기판은 로봇 아암(922)에 의해 플라즈마 처리 챔버로부터 반출되어 가열 챔버(903)로 반송되게 된다. 다음에, 게이트 밸브(907 및 908)가 폐쇄된다.
상술한 동작은 반복적으로 행해지기 때문에 가열 챔버(903)에서의 소정 개수 수납하게 된다(이 개수는 처음에 카세트 내에 수납된 기판의 수와 일치하도록 되어 있다). 수납된 기판의 수는, 제 1 기판이 가열 챔버에 수납된 이 후 경과된 시간에 따라 결정된다.
소정 개수의 기판이 가열 챔버(903)에 수납된 후, 게이트 밸브(908 및 909)가 개방된다. 다음에, 이 기판은 로봇 아암(922)에 의해 가열 챔버(903)에서 레이저 처리 챔버(924)로 반송된다. 이러한 상태에서는, 기판과 접촉하는 로봇 아암(922)의 일부가 내부 히터로 인한 가열에 의해 550℃의 온도로 유지되는 상태에서 제조됨을 유의하길 바란다.
이어서 게이트 밸브(908 및 908)가 폐쇄된다. 이에 따라서, 플라즈마 처리가 행해지는 실리콘 막이 레이저 빔의 조사에 의해 결정화된다. 이 상황에서, 레이저 빔의 조사는 기판이 550℃의 온도를 유지하는 동안 실행된다. 레이저 빔의 조사는 레이저 빔이 선형 빔의 방향과 직각 방향으로 이동되는 동안 행해짐으로써 레이저 빔이 실리콘 막의 전체 표면 상에 조사된다. 또한, 표면 상에 레이저 빔이 조사되는 분위기는 높은 진공 상태로 설정되어 있다.
레지저 빔의 조사가 완료된 후, 게이트 밸브(909 및 906)는 개방되고, 레이저 처리 챔버(904) 내의 기판은 로봇 아암(922)에 의해 반입반출 챔버(901)로 반송된다. 다음에, 게이트 밸브(906)가 폐쇄되고 게이트 밸브(908)는 개방된다. 그 후, 가열 챔버(903)에 수납된 기판이 로봇 아암(922)의해 반출되고 레이저 처리 챔버(94)에 반송된다. 그 후, 게이트 밸브(908 및 909)가 폐쇄되고 레이저 빔의 조사가 다시 행해진다.
이렇게 함으로써, 가열 챔버(903) 내에 수납된 기판은 1개썩 처리되게 되며, 처리 완료된 기판은 순차적으로 반입반출 챔버(901)내 카세트(910)에 수납되고 있다. 공정의 절차가 완료된 후에, 반입반출 챔버(901)의 내부는 게이트 밸브(906)가 폐쇄된 상태에서 불활성 가스를 사용하는 기압 상태로 된다. 이 후, 도어(914)가 개방되고 카세트는 디바이스의 외부로 반출된다. 그리고 상기 공정이 종료된다.
상기 실시예에 도시된 구조에 있어서, 플라즈마 처리되는 실리콘 막은 분위기 또는 오염된 가스와 비접촉 상태에 있는 가열 챔버(903)에 반송되고, 다음에 가열 챔버(903)로부터 분위기 또는 오염된 가스와 접촉하지 않는 레이저 처리 챔버(904)에 반송되게 된다. 이에 따라서, 플라즈마 처리되는 실리콘 막이 오염되지 않게 된다. 오염의 영향은 얻어진 결정성 실리콘 막의 결정성과 그것의 재현성에 크게 나타날 수 있다. 그 때문에, 상술한 구조는 얻어진 결정성 실리콘의 결정성을 안정화시키는데 매우 효과적인 수단이다.
[제 18 실시예]
제 18 실시예는 플라즈마 처리되는 실리콘 막을 가열 처리함으로써 결정화를 행하고 기판 위에 형성된 비정질 실리콘 막에 플라즈마 처리를 행한 디바이스에 관한 것이다. 제15도는 상기 실시예에 따른 디바이스를 도시한다.
제15도에 도시된 디바이스는 기판 반입반출 챔버(1001), 기판 위에 하부실리콘 산화막을 형성하는 평행한 평면형 플라즈마 CVD 디바이스(1002)(막 형성 챔퍼), 비정질 실리콘 막을 형성하는 평행한 평면형 플라즈마 CVD 디바이스(1003)(막 형성 챔버). ECR 플라즈마를 이용하여 비정질 실리콘 막 위에 플라즈마 처리를 행하는 플라즈마 처리 디바이스(1004)(플라즈마 처리 챔버), 플라즈마 처리되는 실리콘 막에 가열 처리를 행하는 가열 챔버(1005 및 1006), 각 챔버에 공통으로 접속된 반송 챔버(1007)에 각 챔버를 결합하는 게이트 밸브(1008, 1009, 1010, 1011, 1012 및 1013), 및 각각의 챔버 사이 기판을 반송하는 행하는 로봇 아암(1014)을 갖는 반송 챔버를 포함하고 있다. 도시하지 않았지만, 각 챔버는 필요한 가스를 공급하는 가스 공급 시스템, 요구된 감압 상태 또는 높은 진공 상태를 실현하는 가스 배기 시스템, 기판을 가열하는 수단(반입반출 챔버 제외)을 구비하고 있다. 또한, 플라즈마 처리 첨버는 제13도의 참조 번호(902)로 나타낸 것과 같은 구조를 가지고 있다. 또한, 가열 챔버는 다수의 기판을 수납하기에 적합하게 설계되어 있다.
이하, 제15도에 도시된 디바이스 동작의 예이다. 먼저, 모든 챔버는 반입반출 챔버를 제외하고는 높은 진공 상태로 만든다. 중요한 것은 모든 챔버는 상기 높은 진공 상태에서 같은 내부 압력을 갖는다는 것이다. 또한, 모든 게이트 밸브는 닫힌 상태로 만든다.
먼저, 도어(100)는 열려서 다수의 유리 기판을 수납하는 카세트(도시되지 않음)는 기판 반입반출 챔버(1001) 내에 수납된다. 다음에, 도어(1000)는 닫혀서 반입반출 챔버의 내부는 불활성 가스로 채워진다. 이 후, 불활성 가스는 높은 진공 상태로 챔버의 내부로부터 배출된다.
그 후, 게이트 밸브(1008 및 1009)가 개방된다. 로봇 아암에 의해 1개 기판이 반출된 후 실리콘 산화 막을 형성하는 각 형성 챔버(1002)에 반송된다. 이어서 게이트 밸브(1008 및 1009)가 폐쇄된다. 다음에, 실리콘 산화막을 형성하는 막 형성 챔버(1002)에서, 3000A의 두께를 갖는 실리콘 산화 막이 유리 기판 위에 형성된다. 실리콘 산화막은 나중에 형성된 비정질 실리콘 막내 유리 기판으로부터 증착되어 불순물을 방지하도록 형성되는 것이다. 후에 이루어지는 결정화 공정에서, 실리콘 막이 유리기판 및 실리콘 막 위에 영향을 미치는 압력을 완화하기 위해 형성되게 된다.
하부막의 형성이 완료된 후, 막 형성 챔버(1002)의 내부는 다시 높은 진공상태로 된다. 다음에, 게이트 밸브(1009 및 1010)가 열린다. 그 후, 실리콘 산화막이 형성된 표면 위의 기판은 실리콘 산화 막을 형성하는 막 형성 챔버(1002)로부터 비정질 실리콘 막을 형성하는 막 형성 챔버(1003)로 반송된다.
다음에, 게이트 밸브(1009)가 닫힌다. 상기 상황에서, 게이트 밸브(1009)는 열린채로 남는다. 요구된 가스를 사용하여 비정질 실리콘 막을 형성하는 막 형성 챔버(1003)에서, 500Å의 두께를 갖는 비정질 실리콘 막이 형성된다. 비정질 실리콘 막은 유리 기판 위에 형성된 실리콘 산화막 위에 형성된다.
상술된 막 형성 챔버(1003) 내에서 비정질 실리콘 막 형성 동안, 게이트 밸브(1008)가 개방된다. 로봇 아암(1014)에 의해 1개의 유리 기판이 반입반출 챔버(1001)내 카세트로부터 반출된 후 실리콘 산 막을 위한 막 형성 챔버(1002)에 반송된다. 이어서, 게이트 밸브(1008 및 1009)가 폐쇄된다. 다음에, 실리콘 산화 막이 형성된다. 즉, 비정질 실리콘 막은 막 형성 챔버(1002)내에서 유리 기판 위에 형성되는 반면 비정질 실리콘 막은 막 형성 챔버(1003)에서 형성된다.
이러한 양상에서는, 막 형성 챔버(1003)내 비정질 실리콘 막의 형성과 막 형성 챔버(1002)내 비정질 실리콘 막의 형성이 동시에 진행되고 있다.
막 형성 챔버(1003)내에서의 비정질 실리콘 막의 형성과 막 형성 챔버(1002)내에서의 실리콘 산화 막의 형성이 완료된 후, 두 개의 막 형성 챔버 내부는 높은 진공 상태로 된다. 그리고, 게이트 밸브(1010 및 1011)가 개방된다. 이러한 양상에서는, 막 형성 챔버(1003)내에서의 비정질 실리콘 막의 형성을 위해 요구되는 주기가 막 형성 챔버(1002)내 비정질 실리콘 막의 형성을 위해 요구되는 주기와 항상 같지는 않다. 이 경우에, 다른 막 형성 챔버가 1개의 막 형성이 완료 될 때까지 준비 상태로 되어 있다.
게이트 밸브(1010 및 1011)가 폐쇄된 후, 기판은 로봇 아암에 의해 비정질 실리콘 막을 형성하는 막 형성 챔버(1003)에 반송하고, 막 형성 챔버(1003)는 높은 진공 상태로 된다. 이어서 게이트 밸브(1010 및 1011)가 열리게 된다. 다음에, 형성된 비정질 실리콘 막 위의 유리 기판이 막 형성 챔버(1003)로부터 로봇 아암(1014)에 의해 플라즈마 처리 챔버(1004) 내로 반송된다.
다음에, 게이트 밸브(1011)가 폐쇄된다. 이어서, 수소 플라즈마에 의한 처리가 플라즈마 처리 챔버(1004)에서 행해진다. 플라즈마 처리 동안, 게이트 밸브(1009)는 폐쇄되며, 실리콘 산화 막이 형성된 유리 기판은 실리콘 산화 막을 형성하는 막 형성 챔버(1002)로부터 반출되어 비정질 실리콘 막을 형성하는 막 형성 챔버(1003)로 반송된다. 다음에, 게이트 밸브(1010)는 닫힌다. 그 후, 비정질 실리콘 막의 형성이 막 형성 챔버(1003)에서 행해진다.
막 형성 챔버(1003)내의 비정질 실리콘 막의 형성이 시작된 후, 게이트 밸브(1008)는 개방되고 반입반출 챔버(1001)의 카세트 내에 수납된 유리 기판은 로봇 아암(1014)에 의해 실리콘 산화 막 형성을 위한 막 형성 챔버(1002)로 반송된다. 다음에, 게이트 밸브(1008 및 1009)가 폐쇄된다.
플라즈마 처리가 플라즈마 처리 챔버(1004)에서 완료된 후, 플라즈마 처리 챔버는 높은 진공 상태로 된다. 그 후, 게이트 밸브(1011 및 1012)가 개방된다. 이러한 상태에서는, 가열 챔버가 미리 550℃의 온도로 가열되어 있다. 다음에, 플라즈마 처리되는 유리 기판이 로봇 아암(1014)에 의해 반출된다. 반출된 유리 기판은 로봇 아암에 의해 가열 챔버(1005)로 반송된다. 다음에, 게이트 밸브(1012)는 폐쇄된다.
이어서, 게이트 밸브(1010)가 개방되고, 비정질 실리콘 막이 형성된 유리 기판은 로봇 아암에 의해 반출되어 플라즈마 챔버로 반송된다. 다음에, 게이트 밸브(1011)는 닫힌다. 그 후, 게이트 밸브(1009)는 열리고, 실리콘 산화 막이 형성된 위의 유리 기판이 로봇 아암에 의해 실리콘 산화 막을 형성하는 막 형성 챔버(1002)로부터 반출되어 비정질 실리콘 막을 형성하는 막 형성 챔버(1003)로 반송된다. 다음에, 게이트 밸브(1010)가 폐쇄된다. 게이트 밸브(1008)가 개방된 후 유리 기판이 반입반출 챔버(1001)로부터 반출되어 로봇 아암에 의해 실리콘 산화 막을 형성하는 막 형성 챔버(1002)로 반송된다.
상술된 동작은 반복적으로 행해지며 그 결과 플라즈마 처리된 실리콘 막이 형성된 위의 유리 기판은 1개씩 가열 챔버(1005)에 수납된다. 이들 기판들로 가열 챔버(1005)가 채워지면, 이들 기판은 가열 챔버(1006) 내에 수납되게 된다.
이어서, 4 시간이 경과하면, 제 1 유리 기판이 가열 챔버(1005)에 수납되므로, 제 1 유리 기판은 로봇 아암에 의해 가열 챔버로부터 반출되어 반입반출 챔버(1001)내 카세트로 반송되게 된다.
다음에, 4 시간이 경과 될 때 제 2 유리 기판은 가열 챔버(1005)에 수납되므로, 제 2 유리 기판은 로봇 아암에 의해 가열 챔버로부터 반출되어 반입반출 챔버(1001)내 카세트로 반송된다.
이렇게 4 시간 동안 가열 챔버에 수납된 기판은 1개섹 반입반출 챔버내 카세트에 수납되므로, 4 시간 동안의 가열 처리를 행한 후 유리 기판이 카세트에 수납되게 된다. 마찬가지로, 이 경우에, 중요한 것은 기판의 반송이 높은 진공 상태에서 행해진다는 것이다.
상술된 방식에서, 열처리에 의해 결정되어 온 결정성 실리콘 막이 형성된 위의 유리기판은 계속적으로 하나씩 얻어진다. 마지막으로, 도어(1000)는 반입반출 챔버(1001)의 내부가 공기 중에서 만들어지는 동안 열린다. 다음에, 카세트가 디바이스의 외부로 나옴에 따라 그 결자 제15도에 도시된 디바이스를 사용하는 처리가 완성된다.
상기 실시예의 공정에서, 유리 기판이 실리콘 산화 막을 형성하는 막 형성 챔버(1002)에 남아있는 동안의 주기, 유리 기판이 비정질 실리콘 막을 형성하는 막 형성 챔버(1003)에 남아있는 동안의 주기와, 기판이 플라즈마 처리 챔버(1004)에 남아 있는 동안에 동안의 주기는 같거나 거의 서로 동일하다는 것은 중요하다.
상술된 공정이 적용 될 때, 비정질 실리콘 막의 결정화에 반대로 영향을 미치는 불확실한 요인이 제거 될 수 있으므로, 균일한 결정 재잴과 전기 특성을 갖는 결정설 실리콘이 얻어질 수 있다. 또한, 상술한 공정은 컴퓨터 제어에 의해 통해짐에 의해, 작업을 계속적으로 행할 수 있다. 다음에, 높은 생산성이 얻어질 수 있다.
[제 19 실시예]
제 19 실시예는 제15도의 참조번호(1004)와 제12도 및 제13도의 참조 번호(902)로 나타난 플라즈마 처리 디바이스(플라즈마 처리 챔버)의 또 다른 구조를 도시한다. 상기 실시예에서 도시된 디바이스는 제12도 및 제13도의 디바이스(102)와 제15도의 플라즈마 처리 디바이스(플라즈마 처리 챔버)(1004) 대신에 사용될 수 있다. 상기 실시예에 도시된 구조는 미심사된 일본 특허 공보 헤이 5-129235호와 헤이 6-310494호에 기재된 구조를 사용한다.
제16도는 상기 실시예에 따라 플라즈마 처리 디바이스의 개요를 도시한다. 제16도에 도시된 디바이스는 ECR 조건이 큰 영역을 걸쳐 발생 될수 있다는 것이 특징이다. 제16도에 도시된 디바이스에서, 참조번호(2001)로 나타낸 기밀성 감압 챔버의 내부는 요구되는 감압 상태 및 요구되는 높은 진공 상태로 된다.
2.45 GHz의 마이크로파는 도파관(2007)을 통해 오실레이퍼(2006)로부터 감압챔버(2001)의 내부에 공급된다. 참조번호(2002)는 다수의 영구 자석(2003) 구조를 갖는 가스 도입 수단과 자계 발생 수단을 나타내며 가스는 참조 번호 (2008)에 의해 나타난 바와같이 넓은 영역에 걸쳐 균일하게 도입된다.
플라즈마 발생을 위한 가스가 가스 공급 시스템 (2012)으로부터 공급 될 때, 수소 가스, 헬륨 가스 또는 가스 또는 가스는 주로 선택된 그러한 가스 중 적어도 하나를 포함한다.
기판 스테이지(2005) 상에 플라즈마 처리된 기판이 배치된다. 기판을 가열하는 히터는 기판 스테이지(2005) 내에 설치되어 있다. 챔버(2001)의 내부는 요구된 높은 진공 상태 또는 요구되는 감압 상태로 된다.
또한, 기판 스테이지(2005)는 전극으로 사용하는 고주파수 또는 일정한 전위 바이어스가 전원(2013)으로부터 기판(2011)에 공급 될 수 있는 구조이다.
제17도는 자계 발생의 영구 자석(2002)과 가스 도입 수단(2005)이 배치된 부분의 확대된 상태를 도시한다. 영구 자석이 배치되어 양극성은 참조 번호(3001)에 의해 나타낸 바와같이 교대로 배치된다.
제18도는 자계 발생 및 가스 도입 수단(2002)은 기판 스테이지(2005) 측으로부터 본 상태를 도시한다. 영구 자석 (2002)은 동 심원 내에 있고 번갈아 배치되게 한다. 그리고 나서, 가스를 도입하는 다수의 홀(2004)은 가스가 균일하게 부는 방식으로 배치된다.
제17도 및 제18도에 도시된 구조가 적용될 때, 자계 밀도는 자기력(3002)선에 의해 공간 영역(3003)에 실현된 ECR 조건을 만족한다. 상기 공간은 가스를 도입하는 홀(2004)이 제18도에 형성된 영역 위에 링의 형태로 실현된다.
환언하면, 자속 밀도 B의 공간 영역은 마이크로파(파) 의 주파수 f에 대한 ECR 조건을 나타내는 2πf = eB/m을 만족한다. m은 전자의 양이고, e은 전하인 것을 알아야 한다. 영구 자석의 세기와 마이크로파의 주파수는 상술된 표현이 만족되도록 선택된다.
그러한, 구조에 의하면, ECR 조건은 공간 영역 (3002)에서 실현 될 수 있다. 상기 영역이 전체의 큰 영역에 걸쳐 형성되지 않았을지라도, ECR 하에 발생된 플라즈마는 큰 영역에 걸쳐 사용될 수 있다. 환언하면, 기판(2011)이 영역 면에서 증가할지라도, 플라즈마 처리는 전체 영역 위해 통할 수 있다.
상술된 바와같이, 본 발명에 따르는 반도체 디바이스 제조 방법에서, 수소 플라즈마 또는 헬륨 플라즈마로 인한 처리는 비정질 실리콘 막 위에 행해지며 비정질 실리콘 막은 먼저 결정화가 크게 진전할 수 있고, “어느 정도의 결정화 상태”로 불리는 전이 상태로 변하게 된다. 다음에, 이 상태에서는, 가열 처리 동안에 레이저 빔의 조사 또는 열처리가 실시되고, 이에 의하여 유리 기판이 견딜 수 있는 가열 온도와 가열 기간에 걸쳐 결정성 실리콘 막이 얻어질 수 있다.
그러므로, 결정성 실리콘 막은 상당히 낮은 온도에서 다른 절연 기판을 갖는 기판(상기 온도는 예로, 유리 기판에 의해 견디는 온도이다) 위에 얻어질 수 있다. 특히, 단결정형 영역 또는 실질적인 단결정형 영역은 유리 기판 위에 형성 될 수 있고, 그 영역을 사용하여 박막 트랜지스터를 형성할 수 있다. 또한, 그 기술을 사용하면, 주변 구동 회로가 집적화된 액티브 매트릭스 액정 표시 장치는 박막 트랜지스터를 사용하여 얻어질 수 있다.
또한, 본 발명에 따라 반도체 디바이스를 제조하는 디바이스를 사용하면, 유리 기판이나 다른 절연 표면을 갖는 기판 상에 비정질 실리콘 막을 결 정화하기 위한 공정의 실시를 통해 높은 재현성이 얻어질 수 있다. 특히, 결정성이 우수한 결정성 실리콘 막이, 높은 재현성 및 높은 생산성을 갖도록 할 수 있다.

Claims (29)

  1. 반도체 디바이스 제조 방법에 있어서, 절연 기판 상에 실리콘으로 이루어진 제 1 비정질 반도체 막을 형성하는 단계; 상기 제 1 비정질 반도체 막으로부터 수소를 제거하기 위해 상기 제 1 비정질 반도체 막을 플라즈마에 노출시키는 단계로서, 상기 플라즈마는 수소 모는 헬륨을 함유하고 있는, 노출 단계; 에너지를 가하여 상기 제 1 비정질 반도체 막을 결정화하는 단계; 적어도 한 결정 시드를 형성하기 위해, 상기 결정화된 제 1 반도체 막을 패턴 처리하는 단계; 상기 적어도 한 결정 시드를 커버하기 위해 제 2 비정질 반도체 막을 형성하는 단계; 상기 제 2 비정질 반도체 막으로부터 수소를 제거하기 위해 상기 제 2 비정질 반도체 막을 플라즈마에 노출시키는 단계; 상기 제 2 비정질 반도체 막을 결정화하는 단계; 및 적어도 인접하는 2개의 반도체 아일랜드를 형성하기 위해 상기 결정화된 제 2 반도체 막을 패턴 처리하는 단계를 포함하며, 상기 인접하는 2개의 반도체 아일랜드의 각각은, 동일한 결정축을 가지되, 그 결정축을 중심으로 한 회전각은 상이한 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 플라즈마 노출은 상기 제 1 및 제 2 비정질 반도체 막에서 쌍을 이루지 않는 결합 본드를 형성하기 위해 실행되는 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 제 1 및 제 2 비정질 반도체 막은 기상법(vapor phase)을 통해서 형성되는 반도체 디바이스 제조 방법.
  4. 제1항에 있어서, 상기 에너지는 가열 또는 레이저 조사를 포함하는 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 결정화는, 상기 에너지로서, 가열 및 레이저 조사를 동시에 가함으로써 실행되는 반도체 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 결정화는, 상기 에너지로서, 가열 및 레이저 조사를 교번적으로 가함으로써 실행되는 반도체 디바이스 제조 방법.
  7. 제1항에 있어서, 상기 절연 기판은 유리 기판이고, 상기 결정화는 400℃부터 상기 유리 기판의 변형점 사이의 온도 범위에서 실행되는 반도체 디바이스 제조 방법.
  8. 반도체 디바이스 제조 방법에 있어서, 제 1 비정질 실리콘 막을 절연 기판 상에 형성하는 단계; 상기 제 1 비정질 반도체 막으로부터 수소를 제거하기 위해 상기 제 1 비정질 반도체 막을 수소 또는 헬륨을 함유하고 있는 플라즈마에 노출시키는 단계; 상기 제 1 비정질 반도체 막과 접하는, 상기 제 1 비정질 반도체 막의 결정화를 촉진하는 금속 원소를 제공하는 단계; 에너지를 가하여 상기 제 1 비정질 반도체 막을 결정화하는 단계; 적어도 한 결정 시드를 형성하기 위해, 상기 결정화된 제 1 반도체 막을 패턴 처리하는 단계; 상기 적어도 한 결정 시드를 커버하기 위해 제 2 비정질 반도체 막을 형성하는 단계; 상기 제 2 비정질 반도체 막으로부터 수소를 제거하기 위해 상기 제 2 비정질 반도체 막을 플라즈마에 노출시키는 단계; 상기 제 2 비정질 반도체 막을 결정화하는 단계; 및 적어도 인접하는 2개의 반도체 아일랜드를 형성하기 위해 상기 결정화된 제 2 반도체 막을 패턴 처리하는 단계를 포함하며, 상기 인접하는 2개의 반도체 아일랜드의 각각은, 동일한 결정축을 가지되, 그 결정축을 중심으로 한 회전각은 상이한 반도체 디바이스 제조 방법.
  9. 제8항에 있어서, 상기 금속 원소는 니켈을 포함하는 반도체 디바이스 제조 방법.
  10. 제8항에 있어서, 상기 에너지는 가열 또는 레이저 조사를 포함하는 반도체 디바이스 제조 방법.
  11. 반도체 디바이스 제조 방법에 있어서, 제 1 비정질 실리콘 막을 절연 기판 상에 형성하는 단계; 상기 제 1 비정질 실리콘 막으로부터 수소를 제거하기 위해 상기 제 1 비정질 실리콘 막을 플라즈마에 노출시키는 단계; 상기 제 1 비정질 실리콘 막을 결정화하는 단계; 상기 결정화된 제 1 반도체 막을 패턴 처리하여 결정 시드를 형성하는 단계; 적어도 상기 결정 시드를 커버하기 위해 제 2 비정질 실리콘 막을 형성하는 단계; 상기 제 2 실리콘 막으로부터 수소를 제거하기 위해 상기 제 2 실리콘 막을 플라즈마에 노출시키는 단계; 및 상기 제 2 실리콘 막을 결정화하는 단계를 포함하는 반도체 디바이스 제조 방법.
  12. 제11항에 있어서, 상기 플라즈마는 수소 또는 헬륨을 함유하고 있는 반도체 디바이스 제조 방법.
  13. 제11항에 있어서, 상기 결정화는 가열 및 레이저 조사에 의해 실행되는 반도체 디바이스 제조 방법.
  14. 반도체 디바이스 제조 방법에 있어서, 제 1 비정질 실리콘 막을 절연 기판 상에 형성하는 단계; 상기 제 1 비정질 실리콘 막을 패턴 처리하여 아일랜드 영역을 형성하는 단계; 상기 제 1 아일랜드 영역으로부터 수소를 제거하기 위해 상기 제 1 아일랜드 영역을 플라즈마에 노출시키는 단계; 상기 아일랜드 영역을 결정화하여 결정 시드를 형성하는 단계; 적어도 상기 결정 시드를 커버하기 위해 제 2 비정질 실리콘 막을 형성하는 단계; 상기 제 2 실리콘 막으로부터 수소를 제거하기 위해 상기 제 2 실리콘 막을 플라즈마에 노출시키는 단계; 및 상기 제 2 실리콘 막을 결정화하는 단계를 포함하는 반도체 디바이스 제조 방법.
  15. 제14항에 있어서, 상기 플라즈마는 수소 또는 헬륨을 함유하고 있는 반도체 디바이스 제조 방법.
  16. 제14항에 있어서, 상기 결정화는 가열 및 레이저 조사에 의해 실행되는 반도체 디바이스 제조 방법.
  17. 반도체 디바이스 제조 방법에 있어서, 제 1 비정질 실리콘 막을 절연 기판 상에 형성하는 단계; 상기 제 1 비정질 실리콘 막으로부터 수소를 제거하기 위해 상기 제 1 비정질 실리콘 막을 플라즈마에 노출시키는 단계; 상기 제 1 실리콘 막을 결정화하는 단계; 상기 결정화된 제 1 실리콘 막을 패턴 처리하여 결정 시드를 형성하는 단계; 적어도 상기 결정 시드를 커버하기 위해 제 2 비정질 실리콘 막을 형성하는 단계; 상기 제 2 실리콘 막으로부터 수소를 제거하기 위해 상기 제 2 실리콘 막을 플라즈마에 노출시키는 단계; 및 상기 제 2 실리콘 막을 결정화하는 단계; 상기 결정화된 제 2 실리콘 막을 패턴 처리하여 복수의 액티브 영역을 형성하는 단계; 적어도 1개의 박막 트랜지스터를 상기 액티브 영역에 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
  18. 제17항에 있어서, 상기 플라즈마는 수소 또는 헬륨을 함유하고 있는 반도체 디바이스 제조 방법.
  19. 제17항에 있어서, 상기 결정화는 가열 및 레이저 조사에 의해 실행되는 반도체 디바이스 제조 방법.
  20. 제17항에 있어서, 상기 액티브 영역의 결정축은 서로 동일한 반도체 디바이스 제조 방법.
  21. 제20항에 있어서, 상기 결정축에서의 회전 각은 서로 동일한 반도체 디바이스 제조 방법.
  22. 제17항에 있어서, 상기 액티브 영역은 어떤 결정 입계(grain boundary)도 가지고 있지 않는 반도체 디바이스 제조 방법.
  23. 반도체 디바이스 제조 방법에 있어서, 복수의 결정 성장 시드를 절연 기판 상에 형성하는 단계; 상기 결정 성장 시드를 커버하기 위해 비정질 실리콘 막을 형성하는 단계; 상기 비정질 실리콘 막으로부터 수소를 제거하기 위해 상기 비정질 실리콘 막을 수소 또는 헬륨을 함유한 플라즈마에 노출시키는 단계; 상기 비정질 실리콘 막을 결정화하는 단계; 상기 결정화된 실리콘 막을 패턴 처리하여 복수의 액티브 영역을 형성하는 단계로서, 상기 액티브 영역은 상기 결정 성장 시드에 각각 대응하는, 상기 패턴 처리 단계; 및 상기 액티브 영역에 적어도 1개의 박막 트랜지스터를 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
  24. 제23항에 있어서, 상기 결정화는, 가열 및 레이저 조사에 의해 실행되는 반도체 디바이스 제조 방법.
  25. 제23항에 있어서, 상기 액티브 영역의 결정축은 서로 동일한 반도체 디바이스 제조 방법.
  26. 제25항에 있어서, 상이한 결정 성장 시드를 토대로 결정화된 상기 액티브 영역들 사이에서, 상기 결정축의 회전각은 서로 상이한 반도체 디바이스 제조 방법.
  27. 반도체 디바이스 제조 방법에 있어서, 절연 기판 상에 실리콘으로 이루어진 제 1 비정질 반도체 막을 형성하는 단계; 상기 제 1 비정질 반도체 막으로부터 수소를 제거하기 위해 상기 제 1 비정질 반도체 막을 플라즈마에 노출시키는 단계; 상기 제 1 반도체 막을 결정화하는 단계; 상기 결정화된 제 1 반도체 막을 패턴 처리하여 적어도 2개의 결정 성장 시드를 형성하는 단계; 상기 적어도 2개의 결정 성장 시드를 커버하기 위해 실리콘으로 이루어진 제 2 비정질 반도체 막을 형성하는 단계; 상기 제 2 반도체 막으로부터 수소를 제거하기 위해 상기 제 2 반도체 막을 플라즈마에 노출시키는 단계; 및 서로 인접하는 적어도 2개의 결정입(crystal grain)을 형성하기 위해 상기 제 2 반도체 막을 결정화하는 단계를 포함하며, 상기 2개의 결정입의 각각은 동일한 결정축을 가지며 상기 결정축을 중심으로 한 회전 각도 동일한 반도체 디바이스 제조 방법.
  28. 제27항에 있어서, 상기 회전 각의 각각은 서로 ±10°의 범위로 벗어나 있는 반도체 디바이스 제조 방법.
  29. 반도체 디바이스 제조 방법에 있어서, 절연 기판 상에 적어도 1개의 결정 성장 시드를 형성하는 단계; 상기 적어도 1개의 결정 성장 시드를 커버하기 위해 비정질 반도체 막을 형성하는 단계; 상기 비정질 반도체 막으로부터 수소를 제거하기 위해, 수소 또는 헬륨을 함유하는 플라즈마에 상기 비정질 반도체 막을 노출시키는 단계; 상기 비정질 반도체 막을 결정화하는 단계; 적어도 2개의 인접하는 액티브 영역을 형성하기 위해 상기 결정화된 반도체 막을 패턴 처리하는 단계; 및 상기 액티브 영역의 각각에 박막 트랜지스터를 형성하는 단계를 포함하며, 상기 인접하는 2개의 액티브 영역의 각각은 어떤 결정 입계도 가지고 있지 않고, 동일한 결정축을 가지고 있으며, 상기 결정축을 중심으로 한 회전각도 동일한 반도체 디바이스 제조 방법.
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