KR100306447B1 - 금속베이스반도체회로기판및그제법 - Google Patents

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히로후미 타나카
카즈히토 후지타
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나까니시 히로유끼
미쓰이 가가쿠 가부시키가이샤
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Abstract

본 발명은 금속베이스반도체회로기판 및 그 제법에 관한 것으로서, 외부단자와 접합부의 평탄성이 좋은, 온도변화에서의 형상변화가 작은, 모기판에의 실장성이 양호한, 땜납리플로시에 있어서의 적외선흡수성이 개선되어 있는, 도금레지스트성이 있는, 접속신뢰성이 높은 등의 특성을 가진 금속베이스반도체회로기판과 그 제법을 제공하는 것을 과제로 한 것이며,그 해결수단으로서, 폴리이미드층을 절연체로하는 금속베이스반도체회로기판의 베이스금속이면위에 특정의 물성을 가진 폴리이미드층을 적층한다. 여기서는 (a)열가소성폴리이미드(1)의 층, 비열가소성폴리이미드의 층을 차례로 베이스금속위에 적층한다. (b)열가소성폴리이미드(1)의 층, 비열가소성폴리이미드의 층, 열가소성폴리이미드(2)의 층을 차례로 베이스금속위에 적층한다. (c)비열가소성폴리이미드의 층을 베이스금속위에 적층한다. (d)열가소성폴리이미드(2)의 층을 베이스금속위에 적층한다, 의 4개의 적층방법이 사용된다.

Description

금속베이스반도체회로기판 및 그 제법{Metal-Based Semiconductor Circuit Substrates}
본 발명은 금속베이스반도체회로기판 및 그 제법에 관한 것이다. 더 상세하게는, 본 발명은, 경량이고 가공하기 쉽고외부회로기판과의 접합신뢰성에 뛰어난 금속베이스반도체회로기판 및 그 제법에 관한 것이다.
최근 금속베이스반도체회로기판은 마이크로컴퓨터, 마이크로프로세서 등의 반도체패키지방면의 이용이 높아지고 있다. 금속베이스반도체회로기판의 대표적인 용도예로서는 USP5,420,460호에 개시되어 있는 금속베이스의 볼그리드어레이(Ball grid Array, 이하 BGA라 약기함)와 일본국 특개평6-53621호(USP5,639,990)에 개시되어 있는 금속베이스의 메탈쿼드패키지(Metal Quad Package, 이하 MQP라 약기함)가 있다. 이 MQP에서는 배선기판을 드로잉가공해서 상자체형상으로 하고, 그 개구면의 주변에 리이드부가 형성되어 있다.
금속베이스반도체회로기판은 방열성, 전자차폐성등에 뛰어나 있다. 금속베이스반도체회로기판에 사용되는 베이스금속은 회로의 보강재, 반도체에서 발생하는 열의 방열재, 전기적인 접지(earth)재 등의 역할을 가지고 있다. 베이스금속의 표리에 있어서, 회로형성면을 표면으로 하고, 반대면을 이면으로 한다. 이면은 금속베이스반도체회로기판의 방열면으로서의 역할과 금속베이스반도체회로기판을 IR리플로를 사용해서 모기판(mother board)에 실장할때의 IR흡수면으로서의 역할,경우에 따라서는 절연층의 역할 등을 가지고 있다.
그러나, 일본국 특개평7-321250(USP5,583,378)등에 기재되어 있는 바와 같이, 종래의 금속베이스반도체회로기판의 이면에는 에폭시 또는 그 이외의 적당한 재료의 층을 형성할 수 있다. 이 층은 단순한 보호층으로서의 역할을 다하고 있다. 통상은, 이면은 스테인레스스틸(SUS)표면이나 아연크로메이트처리된 구리표면이거나, Ni도금처리에 의한 보호층, Ni도금+Au도금처리에 의한 보호층 또는 에폭시수지층에 의해 피복되어 있다.
에폭시수지층에 의해 피복되어 있는 경우를 제외하면, 금속베이스의 이면의복사전열계수가 작고, 방열시의 복사가 작고,리플로로(爐)내, 특히 IR리플로로내에서의 IR흡수효율이 낮다. 그 때문에, 리플로로내에서 모기판에 실장되는 QFP등의다른 부품에 의해 패키지의 온도가 낮다. 그결과, 여러 가지의 부품을 동시에 실장하는 리플로로의 조건의 마진이 좁고 땜납강도가 불안정하게 된다.
또, 금속베이스의 회로용기판을 작성한 후에 회로가공을 행하는 경우, 와이어본드패드는 이면과 동시에 Ni/Au도금된다. 그 때문에, 이면은 Au도금이 불필요함에도 불구하고 Au도금되어, 금속베이스반도체회로기판의 코스트를 올려버리고 만다. 또, 베이스금속에는 열적, 전기적특성 때문에 구리를 사용하는 일이 많다. 그 경우 Ni도금층은 베이스구리보다 열팽창률이 낮기 때문에 일종의 바이메탈이 형성된다. 그 결과, 온도변화에 의해 패키지가 변형한다.
베이스금속의 두께가 0.1∼0.4㎜의 금속베이스반도체회로기판을 박형금속베이스반도체회로기판으로 한다. 박형금속베이스반도체회로기판은 보통의 경우, 베이스금속으로 SUS 또는 구리가 사용되는 일이 많다. 특히 절연특성, 전기특성에 뛰어난 구리 또는 구리합금이 사용되는 일이 많으며, 굽힘강성이 작고, 온도변화에 의해 변형되기 쉽다.
변형을 발생하는 원인은, 금속베이스반도체회로기판에 사용되는 재료의 열팽창율이 다른것에 있다. 25℃에서의 열팽창율의 예는 개략 다음과 같다. 순번은 적층순이다.
1. Ni/Au도금층 : 13 × 10-6/deg
2. SUS, 구리, 구리합금의 베이스금속 : 17 × 10-6/deg
3. 회로절연용 폴리이미드수지층 : 20∼55 × 10-6/deg
4. 회로용구리박 : 17 × 10-6/deg
5. 레지스트잉크층 : 60∼80 × 10-6/deg
상기와 같이 층구성을 열팽창률의 관점에서보면, Z축방향에서 열팽창율이 경사하고 있다. 따라서, 기판온도가 상승했을 경우, 이면이 오목면이 되도록 응력이 발생한다.
베이스금속의 두께가 0.4㎜이하, 특히 0.2㎜이하의 경우는 베이스기판의 굽힘강성이 작다. 특히, 1996년 12월의(The Third VLSI PACKAGING WORKSHOP of Japan에서의 High perfomance Cavity-Down Metal Based BGA(MeBGA) Package(TECHNICAL DIGEST, page153))에서 발표된 바와 같이, 베이스금속에 검출단자용의 구멍이 뚫린 반도체기판에서는, 볼탑재부의 베이스금속면적이 감소하고, 굽힘강성이 더욱 감소한다. 그 결과, 기판온도가 상승했을 경우, 휘어짐량이 커진다. 예를들면 땜납볼에 의해 금속베이스반도체기판을 모기판에 실장할 때, 25℃에서 기판의 평탄도가 잘 잡혀 실장을 용이하게 할수 있다. 그러나, 땜납볼이 용해하는 185℃에서는 기판의 휘어짐 때문에 기판의 코너의 땜납볼이 뜨게되어 적정한 땜납볼접합을 할 수 없다. 또, 온도변화에 대응하는 반도체기판의 휘어짐은, 반도체기판을 모기판에 실장했을 경우, 땜납볼의 접합신뢰성에 크게영향을 준다.
응력해석에 의한 땜납볼의 접합신뢰성의 시뮬레이션에서는 Coffin-Manson의 식을 사용하였다. 땜납볼접합의 수명은 휘어짐의 크고 작음으로 수배이상의 범위에서 변화하였다.
이점을 해결할 수 있는 방법으로서는 다음과 같은 것을 생각할 수 있다.
첫째로는, 열팽창률이 높은 에폭시수지층을 이면에 형성한다.
둘째로는, 베이스금속의 두께를 두껍게해서 베이스금속의 굽힙강성을 높여서 열팽창률차에 의해 발생하는 응력에 대항한다.
셋째로는, 베이스금속의 굽힘탄성률이 극히 높은 금속을 사용함으로써 베이스금속의 굽힘강성을 높여서 열팽창률차에 의해 발생하는 응력에 대항한다.
넷째로, 열팽창률이 작은 폴리이미드수지를 회로절연용으로 사용한다.
다섯째로, 솔더레지스트층의 두께를 통상보다 얇게한다.
여섯째로, 열팽창률이 낮은 솔더레지스트를 사용한다.
그런데, IR흡수대책이나 휘어짐대책때문에 에폭시수지층을 이면에 형성할 경우에는 여러 가지 문제점이 발생한다.
첫째로는, 미리 이면에 에폭시수지층을 형성한 베이스금속을 사용했을 경우, 드로잉가공에 의해 캐비티구조를 형성하면 에폭시수지층에 균열이 가, 금속베이스반도체회로기판의 내구신뢰성을 손상시키거나, 외관을 손상시킨다.
둘째로는, 균열을 피하기 위하여, 드로잉부를 제외하고 에폭시계 레지스트잉크로 수지층을 이면에 형성했을 경우, 수지층형성부와 수지층이 없는 부분에서의 형상적단차 때문에, 드로잉형상의 정밀도가 저하하여 반도체실장에 적합하지 않다.또, 표면의 회로가공시에 노출된 드로잉가공부의 베이스금속이 에칭액에 노출되지 않도록 이면을 마스크할 필요가 있다.
셋째로는, 이면에 검출단자를 형성할 경우, 미세패턴이기 때문에, 검출단자가 없는 이면부분에만 에폭시수지를 형성하는것은 곤란하다. 캐비티형성후에 에폭시수지의 전착도장을 행하는 것도 생각할 수 있다. 이 경우 코스트가 높다. 또, 접착성관계로 유리전이온도가 낮고 유연한 에폭시수지를 사용하기 때문에 와이어본드시에 기판가열용지그에 에폭시수지가 붙는(tack)다. 전자회로에 따라서는 불필요한 부분에까지 에폭시수지가 전착도장되어 버리는 경우가 있다.
베이스금속의 두께를 두껍게하는 것은, 금속베이스반도체회로기판의 중량증가에 연계되거나, 드로잉가공이나 벤딩가공할때의 회로나 회로아래에 연계되거나, 드로잉가공이나 벤딩가공할 때의 회로나 회로아래의 유전체의 연신(延伸)을 크게한다. 유전체의 연신에 의해, 드로잉, 벤딩가공시에 곡률반경이 제한된다.
베이스금속의 굽힘탄성률을 높게하는데는 한도가 있다. 즉, 높게함으로써 벤딩드로잉가공이 곤란하게 된다.
회로절연용 폴리이미드수지의 열팽창률을 내리는 것은 유용하나, 열팽창률이 큰 솔더레지스트와의 균형을 잡는데까지는 이르지 않고 있다. 또, 열팽창률이 낮은 폴리이미드는 적층접착성이 낮거나, 액체 또는 플라즈마가스에 의한 에칭속도가 느려 바이어홀(via hole)을 형성하기 어렵거나, 굽힘강성이 높고, 연신율이 낮다. 따라서, 드로잉가공시의 곡률반경의 크기에 제한이 발생하거나, 가공정밀도가 저하한다.
솔더레지스트의 두께를 통상보다 얇게하는 것은 솔더레지스트의 신뢰성의 저하에 연계된다.
열팽창률이 30×10-6/deg보다 낮은 솔더레지스트를 사용하는 것은 바람직하나, 감광성에서, 미세패턴을 형성할 수 있고,열팽창률이 30×10-6/deg이하인 솔더레지스트의 입수는 불가능하였다.
이상과 같이, 금속베이스반도체회로기판에 있어서 드로잉가공성을 유지하면서 리플로로내에서의 IR흡수성의 개량, 도금레지스트성의 부여를 행하는 것은 곤란하였다. 특히 박형금속베이스반도체회로기판에 있어서는, 기판의 온도변화가 있는 경우에 기판의 형상변화를 적게하는 것은 여러 가지의 점에서 곤란하였다.
도 1은 종래 알려져 있는 금속베이스반도체회로기판의 하나이다. 이 기판은, 두께 0.1㎜이상, 5㎜이하의 베이스가 되는금속판(001), 두께 5㎛이상, 200㎛이하의 유전체(010), 두께 0.5㎛이상, 100㎛이하의 도전체회로(100)가 그 순서로 적층형성되어 있다. 이면에는, Ni도금등의 보호층(300)이 있다. 또, 베이스가 되는 금속판(001)과 도전체회로(100)가 부분적으로 BVH(blind 바이아홀)(200)에 의해 접속되어 있는 경우도 있다.
도 2는, 유전체((010)(011))나 도전체((100)과 (101))가 금속베이스반도체회로기판에 적층되어, 다층구조를 취하고 있는것이다. 다층의 도전체는 적당히, BVH(blind via hole)(200), IVH(interstitial via hole)(201), TH(through hole)등에의해서 층간 접속된다.
도 3은, 도전체회로(100)의 일부와 금속판(001)을 BVH(200)에 의해 연결하고, 그 바로아래의 베이스가 되는 금속판(001)을 가공하고, 금속판(001)과는 독립된 검출단자(400)를 형성한 것이다.
이들 종래의 금속베이스반도체회로기판의 제법은 이하에 예시한다.
1) 베이스금속판과 유전체시트, 도전체박을 접착제를 사용하거나, 유전체 그 자체의 접착성을 이용해서 적층한다. 다음에, 상법에 준거해서, 도전체박에 회로를 형성하고, 레지스트층을 형성하고, Ni도금 또는 Ni도금 및 Au도금처리를 행한다.
2) 유전체시트와 도전체박으로 형성되는 적층체를 사용해서, 상법에 준거해서 도전체박에 회로를 형성하고, 레지스트층을 형성하고, Ni 및 Au도금처리를 행하여, 회로형성시트를 얻는다. 접착제를 사용하거나, 유전체 그 자체의 접착성을 이용해서, 이것을 베이스금속에 적층한다.
3) 베이스금속판에 유전체를 적층한 후, 소위아이디티브법에 의해 도전체회로를 형성하고, 레지스트층을 형성하고, Ni 및Au도금처리를 행한다.
4) 상기 1)∼3)에서 형성한 금속베이스반도체회로기판의 이면에 선택적으로 에폭시수지를 전착도장하여 절연체를 형성한다. 이에 의해 이면을 절연상태로 한다.
5) 상기 1)∼3)에 있어서 사용되는 베이스금속의 이면에, 에폭시수지를 사전에 도장해둔다.
상기 예 1) 및 3)에서 표시한 금속베이스반도체회로기판의 이면에는, 표면의와이어본드패드(이후 WB패드라 약칭함)에 Ni도금/Au도금하는 관계로 WB패드부와 동시에 이면도 마찬가지의 도금이 형성된다. 상기 예 2)에서는 회로형성시트를 베이스금속에 적층하기 전에, 베이스금속에는 Ni도금 등의 방청막이 형성되어 있는 일이 많다. 상기 예 4)에서는 에폭시수지층이 형성되어 있다.
어느것으로 해도, 이면은 방청능력을 가진 금속 또는 에폭시수지로 이루어지는 보호층으로 피복되어 있으며, 상기한 바와같은 여러 가지의 문제점이 발생한다.
본 발명의 목적은, 외부단자와의 접합부의 평탄성이 좋은, 온도변화에서의 형상변화가 작은, 모기판에의 실장성이 매우 양호한, 땜납리플로시에 있어서의 적외선흡수성이 개선되어 있는, 도금레지스트성이 있는, 접속신뢰성이 높은, 등의 특성을 가진 금속베이스반도체회로기판을 제공하는데 있다.
또, 특히 그 기판의 드로잉가공에 의해 형성한 캐비티를 가진 금속베이스반도체회로기판을 제공하는데 있다.
또, 금속베이스반도체회로기판이 볼그리드어레이(Ball Grid Array, BGA)기판, 랜드그리드아레이(Land Grid Array, LGA)기판, 또는 메탈쿼드패키지(Metal Quad Package)기판인 금속베이스반도체회로기판을 제공하는데 있다.
또, 베이스금속의 두께가 회로형성공정에서 변화하지 않는 방법이나, 드로잉가공이나 벤딩가공에 대비해서 베이스금속의 두께를 균일하게 하는 방법을 제공하는 데 있다.
도 1은, 금속판(001), 유전체(010), 도전체회로(100), BVH(200), 보호층(300)으로 이루어진 종래형의 금속베이스반도체회로기판의 단면모식도,
도 2는, 금속판(001), 제 1층째의 유전체(010), 제 1층째의 도전체회로(100), 제 2층째의 유전체(011), 제 2층째의 도전체회로(101), 제 1층째의 도전체회로와 제 2층째의 도전체회로를 연결한 BVH(200), 제 1층째의 도전체회로와 금속판(001)을 연결하는 IVH(201)로 이루어진 종래형의 2층배선금속베이스반도체회로기판의 단면모식도,
도 3은, 금속판(001), 유전체(010), 도전체회로(100), BVH(200), 금속판(001)을 에칭가공한 검출단자(400)로 이루어진 종래형의 금속베이스반도체회로기판의 부분적인 단면모식도,
도 4는, 베이스구리판(002), 본드플라이(012), 구리회로(102), 본딩스티치(800), 레지스트잉크층(600), Ni/Au도금층(700), 이면폴리이미드층(500)으로 이루어지고, 드로잉가공에 의해 형성된 다이탑재대좌(1000)를 가진 금속베이스반도체회로기판의 단면모식도,
도 5(a)는, 베이스구리판(002), 본드플라이(012), 구리패턴(103), 이면폴리이미드층(500)으로 구성되고, 본드플라이, 이면폴리이미드층을 에칭해서 베이스구리판(002)의 소정부분이 보이도록 가공한 단계의 부분적인 단면모식도,
도 5(b)는, 도 5(a)의 가공단계에 또 구리도금하고, BVH(200)을 형성한 단계의 부분적인 단면모식도,
도 5(c)는, 도 5(b)의 가공단계에 또 베이스구리판의 에칭을 행하여 검출단자(400)를 형성한 단계의 부분적인 단면모식도,
도 6은, 도 5(c)에 있어서 검출단자(400)위의 이면폴리이미드층을 에칭제거한 가공도중의 검출단자부착반도체회로기판의부분적인 단면모식도,
도 7은, 도 6에 있어서 구리패턴(103)을 가공해서 볼탑재패드(105)와 구리회로(102)를 형성한 가공도중의 검출단자부착금속베이스반도체회로기판의 단면모식도,
도 8은, 베이스구리판(002), 이면폴리이미드층(500), 본드플라이(012), 압연구리박(104)로 이루어진 금속베이스기판의 단면모식도,
도 9는, 단면모식도가 도 4의 금속베이스반도체회로기판을 회로면의 반대쪽에서 본 경우의 평면모식도,
도 10은, 본딩스티치(800)의 일단부를 드로잉부저변에 형성한 금속베이스반도체회로기판의 단면모식도,
도 11은, 본딩스티치(800)를 드로잉부 제 1단째에 형성하고, 드로잉부 제 2단째에 다이탑재대좌(1000)를 형성하고, 또 반도체칩(1001)을 다이어태치재(900)에 의해 다이탑재대좌(1000)에 접합하고, 반도체칩과 본딩스티치를 금와이어(1010)에의해 접속한 후, 액상밀봉재(1100)에 의해 밀봉한 단계의 금속베이스반도체회로기판의 단면모식도,
도 12는, 베이스구리판(002), 이면폴리이미드층(500), 본드플라이(012), 압연구리박(104)으로 이루어진 금속베이스기판의단면모식도,
도 13은, 베이스구리판(002), 이면폴리이미드층(500), 본드플라이(012), 구리회로(102)로 이루어진 MQP형의 금속베이스반도체회로기판의 단면모식도,
도 14는, 단면모식도가 도 13의 MQP형 금속베이스반도체회로기판을 회로면의 반대쪽에서 본 경우의 평면모식도,
도 15(a)는, 베이스구리판(002), 본드플라이(012), 구리패턴(103), 이면폴리이미드층(500)으로 이루어지고, 본드플라이,이면폴리이미드층을 에칭해서 베이스구리판(002)의 소정부분이 보이도록 가공한 단계의 부분적인 단면모식도,
도 15(b)는, 도 15(a)의 가공단계에 또 구리패턴을 경도(輕度)의 에칭을 행하고, 도 15(a)에서의 구리패턴의 오버행부분(106)을 제거한 단계의 부분적인 단면모식도,
도 15(c)는, 도 15(b)의 가공단계에 또 구리도금하고, BVH(200)를 형성한 단계의 부분적인 단면모식도.
도면의 주요부분에 대한 부호의 설명
001: 금속판 002: 베이스구리판
010: 제 1층째의 유전체 또는 유전체
011: 제 2층째의 유전체
012: 본드플라이(본드플라이A 또는 본드플라이A')
100: 제 1층째의 도전체회로 또는 도전체회로
101: 제 2층째의 도전체회로 102: 구리회로
103: 구리패턴 104: 압연구리박
105: 볼탑재패드 106: 구리패턴의 오버행부분
200: BVH 201: IVH
300: 보호층 400:검출단자
500: 이면폴리이미드층 600: 레지스트잉크층
700: Ni/Au도금층 800: 본딩스티치
900: 다이어태치재 1000: 다이탑재대좌(臺坐))
1001: 반도체칩 1010: 금와이어
1100: 액상밀봉재
상기한 과제는, 베이스금속의 표면에 유전체로서 폴리이미드층을 사용하고, 그 위에 반도체탑재용회로를 형성한 금속베이스반도체회로기판에 있어서,
베이스금속의 이면위의 폴리이미드적층체의 25℃에서의 열팽창률이 14×10-6/deg∼60×10-6/deg의 범위에 있고,
폴리이미드적층체의 연신율이 5∼120%의 범위에 있고,
베이스금속에서봐서 가장 바깥쪽의 폴리이미드층의 유리전이온도가 200℃이상이고,
베이스금속에서봐서 가장 안쪽의 폴리이미드층의 베이스금속에의 접착력이 0.5㎏/㎝이상인 금속베이스반도체회로기판을 제조함으로써 달성된다.
더 구체적으로는, 상기한 과제는, 상기의 금속베이스반도체회로기판에 있어서 이면에 적층하는 폴리이미드층으로서 이하의 어느것에 해당하는 것을 사용해서 금속베이스반도체회로기판을 제조함으로써 달성된다.
(A) 유리전이
온도가 120℃이상, 300℃이하이고, 유리전이온도+30℃에서의 탄성률이 유리전이온도에서의 탄성률의 1/100이하인 열가소성폴리이미드(1)의 층, 유리전이온도가 200℃이상이고, 유리전이온도+30℃에서의 탄성률이 유리전이온도에서의 탄성률이1/10보다 크고, 그 폴리이미드단독의 25㎛두께의 필름의 연신율이 20%이상인 비열가소성폴리이미드의 층을 차례로 적층한 2층구조의 폴리이미드적층체.
(B) 유리전이온도가 200℃이상, 300℃이하이고, 유리전이온도+30℃에서의 탄성률이 유리전이온도에서의 탄성률의 1/10이하인 열가소성폴리이미드(2)의 층 또는 상기 (A)에서 표시한 비열가소성폴리이미드의 층으로 이루어진 1층구조의 폴리이미드층.
(C) 열가소성폴리이미드(1)의 층, (A)에서 표시한 비열가소성폴리이미드의 층, 열가소성폴리이미드(2)의 층을 차례로 적층한 3층구조의 폴리이미드적층체.
상기한 과제는, 회로형성용 구리박, 표면폴리이미드층, 베이스금속, 이면폴리이미드층의 차례로, 또는 회로형성용구리박, 표면폴리이미드층, 베이스금속, 이면폴리이미드층, 구리박의 차례로 적층한 후에 가열압착해서 적층기판을 제조하고, 이것을 회로가공함으로써 달성된다.
상기한 이면에 폴리이미드층이 형성된 금속베이스반도체회로기판을 드로잉가공하면, 1단 또는 2단의 캐비티구조를 가진 BGA구조 또는 LGA구조의 금속베이스반도체회로기판을 용이하게 제조할 수 있다. 드로잉 또는 벤딩가공에 의해 MQP구조를 가진 금속베이스반도체회로기판도 제조할 수 있다.
검출단자부착금속베이스반도체회로기판의 경우, 히드라진 등의 액체, NF3등의 플라즈마가스, 또는 레이저 등을 사용하는 상법에 의거하여, 검출단자를 덮고 있는 폴리이미드층을 선택적으로 에칭가공한다. 또, 검출단자이외의 부분의 폴리이미드층을 유효하게 쓰이게 한다. 회로가공면에 바이아홀(via hole)을 형성하기 위한 폴리이미드에칭과 이면의 검출단자를 형성하기 위한 폴리이미드에칭을, 동시에 액체 또는 가스로 행할 수도 있다.
본 발명의 금속베이스반도체회로기판의 이면에 적층되는 폴리이미드층은, 열팽창율이 14×10-6/deg∼60×10-6/deg, 보다 바람직하게는 17×10-6/deg∼60×10-6/deg이며, 적외선, 원적외선의 흡수능력이 높고, 연신성, 내열성, 내구성이 높은 폴리이미드층이며, 두께가 0.1㎛이상, 50㎛이하의 것이다.
이 폴리이미드층에 의해서 얻게되는 효과는 다음과 같다.
1) 금속베이스반도체회로기판의 드로잉가공성을 손상시키지 않는다.
2) 회로에의 Ni/Au도금가공시에 열팽창률이 낮은 Ni 또는 Ni, P합금 등의 방청도금이 베이스금속의 이면에 적층되는 것을방지할 수 있다.
3) 회로의 표면에 적층되는 열팽창률이 높은 솔더레지스트 등의 층과 열팽창률의 균형을 취할 수 있다.
4) 이면의 복사전열계수를 향상시킬 수 있다.
이와 같이 해서 얻게된 기판은, 다음의 특징을 가지고 있다.
1) 이면의 복수전열계수가 향상되고, 모기판에의 IR리플로실장시의 이면의 IR흡수효율이 향상된다. IR리플로실장시의 금속베이스반도체회로기판의 온도와 수지밀봉된 QFP나 다른 이산(discrete)부품의 열악화를 초래하지 않는다. 금속베이스반도체회로기판과 모기판과의 땜납결합강도가 향상된다.
2) 기판의 온도가 변화했을 경우의 금속베이스반도체회로기판의 형상변화가 저감된다.
3) 1),2)의 상승(相乘)효과에 의해 금속베이스반도체회로기판과 모기판의 접합신뢰성이 높다.
4) 폴리이미드층은 도금레지스트성을 가지기 때문에, 금속도금의 부착이 방지된다. 특히 Au도금의 부착방지에 의해 금속베이스반도체기판의 제조코스트를 저하시킬 수 있다.
5) 연신성, 내열성, 내구성이 높은 폴리이미드층을 적층함으로, 폴리이미드층의 두께를 얇게해도 적층막의 신뢰성이 높다. 그 때문에, 적층막이 있음에도 불구하고, 금속베이스반도체회로기판의 특징의 하나인 방열성을 실질상 손상시키지 않는다.
6) 연신성과 베이스금속의 접착성에 뛰어난 폴리이미드층을 적층함으로, 그 적층기판을 드로잉가공해도 폴리이미드층에 균열을 발생하지 않는다. 따라서, 1단, 또는 2단, 더 필요하면 3단이상의 캐비티구조를 가진 BGA기판 또는 LGA기판이나 MQP기판을 형성할 수 있다.
7) 검출단자를 덮고 있는 폴리이미드층을, 상법에 의거하여, 선택적으로 에칭가공함으로서, 검출단자이외의 부분에 폴리이미드층을 적층한 검출단자부착금속베이스반도체회로기판을 제조할 수 있다.
8) 이면에 폴리이미드층이 적층된 2단의 캐비티구조를 가진 기판은, 이하와 같이 소형패키지의 전형인 LGA패키지 또는 소직경볼의 BGA패키지에는 썩 알맞다.
8-1) 본딩스티치는 드로잉의 제 1단(제 1단째의 캐비티)에 형성한다. 회로가 있는 부분의 드로잉곡률반경을 상대적으로 크게해서 회로의 균열발생을 방지한다. 제 2단째(제 2단째의 캐비티)에서 회로가 없는 부분의 드로잉곡률반경을 상대적으로 작게한다. 반도체칩과 본딩스위치의 거리를 짧게한다. 또, 반도체칩의 본딩패드의 레벨과 본딩스티치의 레벨을 거의 동일하게 한다. 이에 의해 금와이어의 길이를 짧게할 수 있다.
8-2) 드로잉의 경사면이 액상밀봉재를 막기위한 댐(dam)의 역할을 한다. 밀봉재부분이 섬(hand)부 또는 소직경볼(0.5㎜이하)부의 레벨보다위로 돌출하지 않는다.
8-3) 이면의 폴리이미드에 의한 전기적절연이 양호하기 때문에, 좁은 공간속에서 다른 부품, 케이스와 접촉해도 전기적절연을 유지할 수 있다.
베이스금속은 열전도성이 좋은 것으로 하고, 구리, 구리합금, SUS(스테인레스스틸)등이 썩 알맞다. 특히 열전도성과 함께 전기전도성, 드로잉가공, 벤딩가공성에도 뛰어난 구리, 구리합금이 썩알맞다.
베이스금속의 이면에 폴리이미드층을 적층하는 방법에는 크게 나누어서 2개 있다. 하나는 열가소성폴리이미드층을 접착층으로서 가열 압착하는 방법이다. 다른 하나는 접착성을 겸비한 폴리이미드수지 또는 그 전구체와니스를 베이스금속에도포, 건조, 필요에 따라 이미드화하는 방법이다. 단, 베이스금속의 두께가 0.1㎜이상이기 때문에 후자의 방법은 롤투롤에 의한 와니스도포를 행하기 어렵다. 1매씩의 도포, 건조는 생산성이 낮음으로, 열가소성폴리이미드층을 접착층으로하는 전자(前者)의 방법이 보다 용이하게 실행할 수 있다.
열가소성폴리이미드층을 접착층으로 하는 제법예는 다음과 같다.
1) 베이스금속에 열가소성폴리이미드(2)의 필름, 구리박을 차례로 적층하여가열압착한 후, 구리박을 상법에 준거하여 제거하는 방법.
2) 베이스금속에 열가소성폴리이미드(2)의 필름을 적층하고, 열가소성폴리이미드(2)의 필름과의 접착력이 매우 약한 테플론필름을 얹고, 열압착한 후, 테플론필름을 박리하는 방법.
3) 베이스금속에 열가소성폴리이미드(1)의 필름, 비열가소성폴리이미드의 필름을 차례로 적층하여 가열압착하는 방법.
4) 열가소성폴리이미드(1) 또는 그 전구체의 와니스를 비열가소성폴리이미드의 필름에 도포, 건조, 이미드화한 후, 열가소성폴리이미드(1)의 층의 면을 베이스금속의 면에 맞추어서 적층, 가열압착하는 방법.
5) 구리박에 비열가소성폴리이미드전구체, 열가소성폴리이미드(1)전구체와니스를 차례로 도포하고, 건조, 이미드화한 후,열가소성폴리이미드(1)의 층의 면을 베이스금속의 면에 맞추어서 적층, 가열압착한 후, 구리박을 상법에 준거하여 제거하는 방법.
6) 베이스금속에 열가소성폴리이미드(1)의 필름, 비열가소성폴리이미드의 필름, 열가소성폴리이미드(2)의 필름을 차례로 적층하고, 또, 열가소성폴리이미드(2)의 필름과의 접착력이 매우 약한 테플론필름을 얹고, 열압착한 후, 테플론필름을 박리하는 방법.
7) 비열가소성폴리이미드의 필름의 하나의 면에 열가소성폴리이미드(1) 또는 그 전구체의 와니스를, 다른 하나의 면에 열가소성폴리이미드(2) 또는 그 전구체와니스를 도포, 건조, 이미드화한 후, 열가소성폴리이미드(1)의 층의 면을 베이스금속의 면에 맞추어서 적층, 가열압착하는 방법.
8) 구리박에 열가소성폴리이미드(2)전구체, 비열가소성폴리이미드전구체, 열가소성폴리이미드(1)전구체와니스를 차례로 도포하고, 건조, 이미드화한 후, 열가소성폴리이미드(1)의 층의 면을 베이스금속의 면에 맞추어서 적층, 가열압착한 후,구리박을 상법에 준거하여 제거하는 방법.
또, 접착성을 겸비한 폴리이미드 또는 그 전구체의 와니스를 베이스금속에 도포, 건조, 필요에 따라 이미드화하는 방법의 예는 다음과 같다.
1) 베이스금속에 열가소성폴리이미드(2) 또는 그 전구체의 와니스를 도포하고, 건조, 필요에 따라 이미드화하는 방법.
2) 베이스금속에 비열가소성폴리이미드 또는 그 전구체의 와니스를 도포, 건조, 필요에 따라 이미드화하는 방법.
3) 베이스금속에 열가소성폴리이미드(1) 또는 (2)의 전구체의 와니스, 비열가소성폴리이미드전구체와니스를 차례로 도포하고, 건조, 이미드화하는 방법.
상기와 같이, 이면에 폴리이미드층을 적층하는 타이밍은 몇 개있다. 이들중에서, 회로형성용 구리박, 표면폴리이미드층, 베이스금속, 이면폴리이미드 층의 차례로 적층 또는 회로형성용구리박, 표면폴리이미드층, 베이스금속, 이면폴리이미드층, 구리박의 순으로 적층한 후 동시에 가열압착해서 형성하는 방법이 특히 적합하다.
그 이유는 다음과 같다.
1) 표리의 폴리이미드층을 동시에 가열압착함으로, 1회의 적층공정으로 된다.
2) 금속베이스반도체회로기판의 드로잉가공, 벤딩가공에 있어서 베이스금속두께는 가공정밀도에 영향을 준다. 그러나,베이스금속의 표리를 폴리이미드층에 의해 피복함으로써, 구리박에 회로를 형성할 때, 베이스금속은 구리박의 에칭액에접촉하지 않고, 그 두께를 변화시키는 일이 없다.
3) 회로형성용구리박, 표면폴리이미드층, 베이스금속, 이면폴리이미드층, 구리박의 순으로 적층한 경우에는 또 다음의 이점이 있다.
3-1) 바이아홀(via holo)을 형성하기 위한 폴리이미드에칭후, 회로용구리박과 베이스금속의 도통을 취하기 위하여, 바이아홀내의 폴리이미드면에 무전해구리도금 및 전해구리도금을 행한다. 이면이 폴리이미드층만으로 피복되어 있는 경우, 무전해구리도금의 전기전도도가 낮기 때문에, 전해구리도금때 수소등의 가스가 발생해서 불룩해지거나, 반송중에 박리가 일어난다. 그 결과, 벗겨진 구리박, 구리분말이 도금탱크를 더럽히는 등의 문제가 일어난다. 이면폴리이미드층의 대부분이 구리박으로 피복되었을 경우, 가스의 발생 등이 일어나지 않고 이면도 원활하게 도금된다.
3-2) 검출단자부착금속베이스반도체회로기판의 경우, 패턴형성한 구리박을 이면의 에칭레지스트로서 사용한다. 검출단자를 덮고 있는 이면폴리이미드층을 선택적으로 에칭가공한다. 이와 같이 검출단자이외의 부분의 폴리이미드층을 유효하게 쓰이게할 수 있다.
3-3) 회로가공면에 바이아홀을 형성하기 위한 폴리이미드에칭과 이면의 검출단자를 형성하기 위한 폴리이미드에칭을, 동시에 액체, 또는 가스로 행할 수 있다.
폴리이미드층을 에칭하는 액체로서는 공지의 히드라진과 KOH의 수용액, 히드록시옥심과 KOH의 수용액 등이 있으며, 가스는 NF3, CF3등의 플라즈마가스 등이 적합하다.
본 발명에서의 열가소성폴리이미드(1)의 층은 다음과 같은 특성을 구비한 폴리이미드층이면 그 구조 등은 불문이다. 즉, 유리전이온도가 120℃이상, 300℃이하이고, 유리전이온도+30℃에서의 탄성률이 유리전이온도에서의 탄성률의 1/100이하, 바람직하게는 1/1000이하의 것이다. 또, 그 폴리이미드층을 비열가소성폴리이미드의 층에 적층했을 경우, 그 적층필름의 연신율이 20%이상, 바람직하게는 30%이상이다(연신율은 ASTM D882에 의해서 측정한다).
유리전이온도가 120℃보다 낮으면 땜납리플로에서의 불룩해지는 문제가 표면화된다. 300℃보다 높으면, 폴리이미드층을 베이스기판에 가열압착에 의해 적층하는 경우, 330℃이상의 고온이 필요하게 되어, 생산상 바람직하지 않다. 유리전이온도+30℃에서의 탄성률이 유리전이온도에서의 탄성률의 1/100보다 큰 경우는 베이스금속에 적층하는 경우에 고온, 고압이 필요하게 된다. 또, 열가소성폴리이미드(1)의 층과 비열가소성폴리이미드의 층을 적층한 것의 연신율이 20%보다 작은 경우는 드로잉가공시에 필름의 균열이 발생하기 쉽다. 열가소성폴리이미드(1)의 층의 두께는 10㎛이하, 0.5㎛이상,바람직하게는 5㎛이하, 1㎛이상이다. 10㎛를 초과하는 경우, 흡수에 의해 땜납리플로시에 부풀기의 가능성이 발생하거나, 와이어본딩에서의 초음파흡수성이 커진다. 또, 0.5㎛미만에서는 폴리이미드층과 베이스금속과의 접착성이 저하한다.
본 발명의 열가소성폴리이미드(2)의 층은 유리전이온도가 200℃이상, 350℃이하, 바람직하게는 230℃이상, 300℃이하이고, 유리전이온도+30℃에서의 탄성률이 유리전이온도에서의 탄성률의 1/10이하이고, 바람직하게는 1/50이하, 1/1000이상의것이다. 그 폴리이미드층을 비열가소성폴리미드층과 적층했을 경우, 그 적층필름의 연신율이 20%이상인 폴리이미드층을 의미한다(연신율은 ASTM D882에 의해서 측정한다). 또, 베이스금속과 적층했을 경우, 그 적층체의 연신율은 5%이상이다. 그 특성을 만족하는 것이라면 열가소성폴리이미드(1)의 층과 동일이어도 된다.
폴리이미드층과 베이스금속과의 필(peel)접착력이 0.5㎏/㎝이상, 바람직하게는 0.8㎏/㎝이상인 것이 적층신뢰성상 바람직하다.
유리전이온도가 200℃보다 낮으면, 200℃이상의 온도에서의 와이어본딩에서의 초음파의 흡수를 일으키고, 와이어본딩성을 저하시키거나, 와이어본딩지그에의 붙음(tack)을 일으킨다. 열가소성폴리이미드(2)의 층은 열팽창률이 큼으로 베이스금속의 표리의 열팽창률의 균형을 취하는 등의 의미가 있다. 그러나, 비열가소성폴리이미드의 층과 병용하는 경우, 두께가 0.1㎛미만의 경우 그 효과가 적다. 또, 10㎛를 초과하는 경우는 이면의 각 폴리이미드층의 합계 두께가 두껍게되어 열저항이 커진다. 베이스금속에 단독으로 적층하는 경우, 0.1㎛미만이면 열팽창률의 균형을 취하는 효과가 적고, 벤딩,드로잉가공에서의 파단이 일어나기 쉽다. 또, 50㎛를 초과하는 경우에서는 열저항이 커진다.
또, 본 발명에서의 비열가소성폴리이미드의 층은 유리전이온도가 200℃이상이고, 유리전이온도+30℃에서의 탄성률이 유리전이온도에서의 탄성률이 1/10보다 크고, 그 폴리이미드단독의 25㎛필름의 연신율이 20%이상, 바람직하게는 30%이상의 것이다(연신율은 ASTM D882에 의해서 측정한다).
폴리이미드층과 베이스금속과의 필접착력이 0.5㎏/㎝이상, 바람직하게는 0.8㎏/㎝이상인 것이 적층신뢰성상 바람직하다.
유리전이온도가 200℃보다 낮으면, 200℃이상의 온도에서의 와이어본딩에서의 초음파의 흡수를 일으키고, 와이어본딩성을저하시킨다. 25㎛두께 필름의 연신율이 20%보다 작은 경우는, 드로잉가공시에 필름에 균열이 발생하기 쉽다.
본 발명에서는 베이스금속의 이면에 적층하는 각 폴리이미드층의 총두께는 0.5㎛이상, 50㎛이하, 바람직하게는 30㎛이하이다. 50㎛를 초과하면 금속베이스반도체회로기판의 특징인 베이스기판으로 부터의 방열성이 감소한다. 0.5㎛이하에서는 막의 결함이 발생하거나, 벤딩드로잉가공시에 균열을 발생하기 쉽게 된다.
상기한 바와 같이 베이금속과 폴리이미드층과의 필접착력은 0.5㎏/㎝이상, 바람직하게는 0.8㎏/㎝이상이다. 그것을 실현하기 위한 수단으로서는, 베이스금속의 표면처리와 폴리이미드수지의 선택이 중요하나, 특성을 만족시킨다면 종류는 특별히 묻지 않는다. 베이스금속의 표면처리의 바람직한 예로서는 일본국, 미쯔비시신도(주)회사제의 산화크롬(상품명,프라메이트)처리, 또는 구리박의 표면처리에서 사용되는 Ni/Cu합금, Ni/Cu/Co합금, Ni/Co/Mo/Cu합금처리 등이 있다.
또, 열가소성폴리이미드(1)로서는 일본국 특개소62-053827에 기재된 바와 같은 3,3'-디아미노페녹시벤젠과 3,3',4,4'-벤조페논테트라카르복시산2무수물을 중합해서 얻게되는 폴리이미드, 3,3'-디아미노페녹시벤젠과 3,3',4,4'-벤조에테르테트라카르복시산 2무수물을 중합해서 얻게되는 폴리이미드 등이 접합하다. 또, 열가소성폴리이미드(2)로서는 3,3'-디아미노벤조페논과 3,3',4,4'-벤조페논테트라카르복시산 2무수물을 중합해서 얻게되는 폴리이미드, 4,4'-디아미노페닐에테르와 3,3',4,4'-비페닐테트라카르복시산2무수물과 중합해서 얻게되는 폴리이미드, 4,4'-비스(3-아미노페녹시)비페닐과 피로멜리트산 2무수물을 중합해서 얻게되는 폴리이미드, 일본국 미쯔이카가쿠(주)회사제의 레그르스 등이 적합하다.
비열가소성폴리이미드로서는 일본국 특개소62-208690에 기재된 바와 같은 메타배위방향족디아민과 파라배위방향족디아민을 당량비로 35:65로하여 방향족산 2무수물을 중합해서 이루어진 폴리이미드와 같이 폴리이미드전구체를 베이스금속에 도포, 건조, 이미드화해서 접착성이 있는 폴리이미드나, 시판의 일본국, 토레듀폰회사의 캅톤H, V, E, EN-ZT, 일본국, 우베코산회사의 유피렉스SGA, 일본국, 카네부치카가쿠회사의 아피칼AH, NPI등이 적합하다.
본 발명을 보다 효과적으로 실시하기 위해서는, 상기의 기판의 휘어짐대책을 도입하는 것이 보다 바람직하다. 구체적으로는 이하에 예시한다.
1) 중량제한, 드로잉벤딩가공, 검출단자형성에서 지장이 없는 범위에서 두껍게 한다.
2) 드로잉벤딩가공의 정밀도에 지장없는 범위에서 탄성률을 높게한다.
3) 회로절연용 폴리이미드수지의 열팽창률을 적층, 수지에칭, 드로잉벤딩가공에 지장없는 범위에서 낮게한다.
4) 솔더레지스트의 두께를 필요신뢰성을 만족하는 범위에서 얇게하거나, 열팽창률, 탄성률이 낮은 수지를 사용한다.
이하 실시예에 의해 본 발명을 설명한다.
(실시예 1)
디메틸아세트아미드를 용제로 해서 3,3'-디아미노헤녹시벤젠과 3,3',4,4'-벤조페논테트라카르복시산 2무수물을 당량비로 1:0.99로 혼합하고, 25℃에서 24시간 반응시켜 아미드산용액을 얻었다(PAA-A로 하였다). PAA-A를 25㎛두께의 캅톤H(일본국 토레듀폰회사제)의 양면에 다이코터를 사용해서 도포, 100∼200℃에서 건조, 220∼260℃에서 이미드화, 최종건조했다. 캅톤H의 양면에 형성된 PAA-A를 이미드화해서 된 폴리이미드A(PI-A라 함)의 두께는 각 면 다같이 5㎛였다. 25㎛의 캅톤H의 양면에 PI-A를 5㎛적층한 필름을 본드플라이A로 했다.
또 PAA-A를 25㎛두께의 캅톤H의 한쪽면에 양면도포의 경우와 마찬가지로 해서 도포, 건조, 이미드화했다. 캅톤H의 한쪽면에 형성된 PI-A의 두께는 3㎛였다. 25㎛의 캅톤H의 한쪽면의 PI-A를 3㎛적층한 필름을 커버필름A로 하였다.
PI-A는 열가소성폴리이미드이며, 유리전이온도는 198℃, 유리전이온도+30℃에서의 탄성율은 유리전이온도에서의 탄성율의1/700이였다. 캅톤H는 비열가소성폴리이미드이며, 유리전이온도는 400℃이상, 연신율은 80%였다. 또, 본드 플라이A 및 커버필름A의 필름의 연신율은 각각 55%, 60%였다.
다음에 18㎛두께의 압연구리박(104)(BHN-02BT 일본국, 저팬에너지회사제), 본드플라이A, 0.3㎜두께의 베이스구리판(002)(C-1020 일본국,미쯔비시신도회사제), 커버필름A를 이 순서대로, 또한, 커버필름A의 열가소성폴리이미드면을 베이스구리판면에 접촉하도록해서 적층하였다. 얻어진 적층체를 진공속에서 온도250℃, 압력65㎏/㎠, 시간60분으로 프레스성형하였다. 베이스구리판(002)의 양면은 일본국, 닛뽄덴카이(주)회사에서 Ni, Co등의 전기도금에 의해 접착력개선을 위한 표면 조화(粗化)처리가 되어 있었다. 이성형품을 금속베이스기판(1)으로 하였다. 금속베이스기판(1)의 모든 층간의 접착력은 0.8㎏/㎝이상인 것을 확인하였다.
금속베이스기판(1)의 단면모식도를 도 8에 표시하였다. 이 도 8에서 (012)는 본드플라이A로 이루어지고, (500)은 커버필름A로 이루어져 있었다. 이 적층품을 사용해서, 도 4와 같은 금속베이스반도체회로기판을 제작하였다. 도 4에서(012)는 본드플라이A로 이루어지고, (500)은 커버필름A로 이루어져 있었다.
제작은 다음과 같이 행하였다. 에칭레지스트로 압연구리박에 패턴을 그리고, 염화 제 2구리로 에칭해서 구리회로(102)와 본딩스티치(800)를 형성, 감광성솔더레지스트(일본국, 타이요잉크제조회사, PSR4000)를 도전체회로상에서 20㎛두께가되도록 도포하였다. 그후, 패턴을 형성하여 레지스트잉크층(600)을 형성하였다. 금속베이스회로기판의 다이탑재대좌(1000)(13㎜각)를 형성하기 위하여 깊이0.4㎜의 드로잉가공을 행하였다. 그후, 무전해로 Ni도금(3㎛), Au도금(0.5㎛)로이루어진 도금층(700)을 형성해서 페이스업타입의 BGA용의 40㎜각의 금속베이스반도체회로기판을 얻었다. 드로잉부의 최소곡률반경은 0.8㎜였다.
드로잉가공후의 검사에서 베이스구리판(1)양면의 폴리이미드층에는 균열등의외관이상은 전혀 검출되지 않았다. 회로쪽의 본딩스티치나 땜납볼 탑재패드에의 Ni, Au도금에도 불구하고, 이면폴리이미드층의 면에는 전혀 도금은 형성되지 않고,베이스구리판(002)과의 계면에의 도금액의 번짐도 없었다. 도 4는 반도체칩(1001)를 탑재하고, 금와이어(1010)로 와이어본딩을 행하였을 경우의 금속베이스반도체회로기판의 모식도이다.
이면폴리이미드층의 면의 IR흡수율은 90%이상이며, 수지밀봉된 쿼드플랫패키지(quad flat package. 이하 QFP라 함)의 면의 IR흡수율 80%보다 크게 양호하였다. 이 기판에 0.76㎜ø의 공정(共晶)땜납볼을 탑재하고, QFP나 그외의 이산부품과 동시에 IR리플로로에 있어서, FR-4로 이루어진 모기판에 표면실장하였다. IR출력은 FR-4의 표면온도가 최고 230℃가 되도록 조절하였다. 금속베이스반도체회로기판의 베이스금속의 온도를 열전대에 의해 측정한 결과, 최고온도는 230℃였다.
실장한 후 금속베이스반도체회로기판을 기계적으로 파괴해서 땜납볼의 모기판에의 접합면을 검사한 결과, 모두 땜납파괴해 있고, 땜납볼 접합은 양호하였다. 또, LSI를 다이탑재대좌에 에폭시접착제에 의해 접합한 후, 초음파를 사용해서 230℃에서 Au의 와이어를 LSI의 패드 및 금속베이스반도체회로기판의 본딩스티치에 와이어본드접속했다. 와이어본드접합은 양호하고, 이면의 폴리이미드수지의 와이어본드지그에의 붙음은 없었다. 이 금속베이스반도체회로기판의 풍속1m/sec에서의 열저항은 12℃/W이고, 이면의 커버필름의 영향은 미소했다.
(비교예 1)
커버필름A를 적층하지 안한 것이외는, 실시예 1과 마찬가지로 가공해서 BGA용의 금속베이스반도체회로기판을 얻었다. 이 기판의 이면은 Ni/Au도금되어 있었다. 이면의 IR흡수율은 30%이하였다. 실시예 1과 마찬가지로 0.76㎜ø의 공정땜납볼을 탑재하고, QFP나 이산부품과 함께 FR-4로 이루어진 모기판에 실장했다. IR출력은 FR-4의 표면온도가 최고230℃가 되도록 조절하였다. 금속베이스반도체회로기판의 베이스금속의 온도를 열전대에 의해 측정한 결과, 최고온도는 180℃였다.
실장한 후, 금속베이스반도체회로기판을 기계적으로 파괴해서 땜납볼의 모기판에의 접합면을 검사한 결과, 땜납볼과 기판의 계면파괴이고 강도도 거의 없었다. 다음에, 마찬가지로 해서, IR출력을 올려서 FR-4의 표면온도가 280℃가 되도록 하였던바, 금속베이스반도체회로기판의 베이스금속의 최고온도는 230℃로 올라가고, 땜납볼과 모기판의 접합은 양호하게 되었다. 그러나, 수지밀봉된 QFP의 일부에 불룩해짐이 발생해있었다. 또, 이 금속베이스반도체회로기판의 풍속1m/sec에서의 열저항은 11℃/W였다.
(실시예 2)
실시예 1에서 얻은 PAA-A를 25㎛두께의 캅톤EN-ZT(일본국, 토레듀폰회사제)의 양면에 실시예 1과 마찬가지의 방법으로 도포, 건조, 이미드화하였다. 캅톤EN-ZT의 양면에 형성된 PI-A의 두께는 각면 다같이 5㎛였다. 25㎛의 캅톤EN-ZT의 양면에 PI-A를 5㎛적층한 필름을 본드플라이A'로 했다.
또, 실시예1에서 제작한 커버필름A를 준비하였다. 캅톤EN-ZT는 비열가소성폴리이미드의 필름이며, 유리전이온도는 400℃이상, 연신율은 60%였다. 또, 본드플라이A'의 필름의 연신율은 45%였다. 다음에 18㎛두께의 압연구리박(104), 본드플라이A', 0.2㎜두께의 베이스구리판(002)(C-1020 일본국, 미쯔비시신도회사제), 커버필름A를 이 순서대로, 또한, 커버필름A의 열가소성폴리이미드층의 면이 베이스구리판면에 접촉하도록 해서 적층하였다. 그후, 진공속에서 온도 250℃, 압력 65㎏/㎠, 시간 60분으로 프레스성형하였다. 베이스구리판(002)의 양면은 일본국, 닛뽄덴카이(주)회사에서 Ni, Co등의 전기도금에 의해 접착력개선을 위한 표면조화처리가 되어 있었다. 이 성형품을 금속베이스기판(2)으로 하였다. 금속베이스기판(2)의 모든 층사이의 접착력은 1.0㎏/㎝이상인 것을 확인했다.
금속베이스기판(2)의 단면모식도를 도 8에 표시하였다. 이 도 8에서 (012)는 본드플라이A'로 이루어지고, (500)은 커버필름A로 이루어져 있었다. 이 적층품을 사용해서, 실시예 1과 마찬가지로, 도 4와 같은 금속베이스반도체회로기판을 제작하였다. 도 4에서 (012)는 본드플라이A'로 이루어지고, (500)은 커버필름A로 이루어져 있었다.
제작은 실시예 1과 마찬가지로 해서 행하였다. 압연구리박을 회로가공해서 구리회로(102), 본딩스티치(800)를 형성, 감광성솔더레지스트(일본국, 타무라세이사쿠쇼 BGK-5)를 도체회로상에서 20㎛두께가 되도록 해서 도포한 후, 패턴을 형성해서 레지스트잉크층(600)을 형성했다. 금속베이스회로기판의 다이탑재대좌(1000)(13㎜각)를 형성하기 위하여 깊이 0.4㎜의 드로잉가공을 행하였다. 그후 무전해도 Ni도금(3㎛), Au도금(0.5㎛)으로 이루어진 도금층(700)을 형성해서 페이스업타입의 BGA용의 40㎜각의 금속베이스반도체회로기판을 얻었다.드로잉부의 최소곡률반경은 0.8㎜였다.
또, 회로면의 반대쪽에서 본 평면모식도는 도 9와 같았다. 드로잉가공후의 검사에서 베이스금속양면의 폴리이미드층에는 균열등의 외관이상은 전혀 검출되지 않았다. 회로쪽은 본딩스티치나 땜납볼탑재패드에의 Ni, Au도금에도 불구하고, 이면폴리이미드층의 면에는 전혀 도금은 형성되지 않고, 베이스구리판(2)과의 계면에의 도금액 번짐도 없었다.
도 9에서 기판의 코너를 X1, X2, X3, X4로 했다. 드로잉부의 바깥쪽의 코너를 Y1, Y2, Y3, Y4로 한다. 코너 X1과 Y1을 연결하였다. 코너 Y1에서 코너X1쪽으로 1㎜떨어진 선X1-Y1상의 점을 a점, 코너X1에서 코너Y1쪽으로 1㎜떨어진 선X1-Y1상의 점을 b점으로 하였다. a점을 기준점으로해서 b점의 높이를 측정하였다. 높이의 측정은 비접촉식레이저변위계(Keyence회사의 LT-8110)로 행하였다. 측정은 25℃×30%RH, 및 승온해서 185℃에서 행하였다. b점과 a점과의 높이의 차를 휘어짐으로하고, b점이 높은 경우를 +로 하였다. 25℃에서는 휘어짐은 0㎛가 되도록 성형조절했다. 185℃에서는 휘어짐이+60㎛였다. 이 휘어짐은 실장상 하등문제가 없는 범위였다.
또, LSI를 다이탑재대좌에 에폭시접착제로 접합한 후, 초음파를 사용해서 230℃에서 Au의 와이어를 LSI의 패드 및 금속베이스반도체회로기판의 본딩스티치에 와이어본드접속하였다. 와이어본드접합은 양호하고, 이면의 폴리이미드수지의 와이어본드지그에의 붙음은 없었다. 이 금속베이스반도체회로기판의 풍속1m/sec에서의 열저항은 12℃/W이고, 이면의 커버필름의 영향은 미소하였다.
(비교예 2)
커버필름A를 적층하지 않는 이외는 실시예 2와 마찬가지로 가공해서 BGA용의 금속베이스반도체회로기판을 얻었다. 이 기판의 이면은 Ni이 3㎛, Au이 0.5㎛도금되어 있었다. 휘어짐은 25℃×30%RH에서는 0㎛가 되도록 성형조절했다. 승온해서 185℃에서의 휘어짐은 +380㎛로 크고 실장이 곤란한 수준의 휘어짐이였다. 또, 이 금속베이스반도체회로기판의 풍속1m/sec에서의 열저항은 11℃/W였다.
(실시예 3)
베이스금속의 이면쪽에 적층하는 열가소성폴리이미드층에, 유리전이온도가 240℃, 그 온도에서의 탄성률은 3×1010dyn/㎟,270℃에서의 탄성율이 2×108dyn/㎟ 이고(유리전이온도에서의 탄성률의 2/300), 두께가 25㎛, 연신율이 15%의 일본국, 미쯔이카가쿠(주)회사제의 상품명 레그르스PM을 사용하였다. 레그르스PM과 베이스구리판의 적층품의 연신율은 12%였다. 다음에, 압연구리박(104), 레그르스PM, 0.2㎜두께의 베이스구리판(002)(C-1020 일본국, 미쯔비시신도회사제), 본드플라이A'(012), 압연구리박(104)의 순으로 레이업한 후, 진공속에서 온도 260℃, 압력65㎏/㎠, 시간 60분으로 프레스성형했다. 이 성형품을 금속베이스기판(3)으로 했다. 금속베이스기판(3)의 모든 층사이의 접착력은 0.8㎏/㎝이상인 것을 확인하였다.
그후, 실시예 1의 금속베이스기판(1)과 마찬가지로 해서 가공을 행하여 BGA용의 금속베이스반도체회로기판을 얻었다. 레그르스PM에 적층한 압연구리박(104)은 구리회로를 형성할 때에 제거하였다. 또, 본딩스티치(800)는 도 10과 같이 회로를 연장하여 그 일단부가 드로잉부저변에 오도록 하였다.
드로잉가공후의 검사에서 베이스금속양면의 폴리이미드층에는 균열등의 외관이상은 전혀 검출되지 않았다. 회로쪽의 본딩스티치나 땜납볼탑재패드에의 Ni, Au도금에도 불구하고, 이면폴리이미드층의 면에는 전혀 도금은 형성되지 않고, 레그르스PM과 베이스구리판(002)과의 계면으로의 도금액의 번짐도 없었다.
또, 실시예 2와 마찬가지로 해서, 25℃×30%RH에서의 휘어짐은 0㎛가 되도록 성형조절하였다. 승온해서 185℃에서의 휘어짐은 +30㎛이고, 그 변화는 극히 적고 실장성이 양호한 것이였다.
또, LSI를 다이탑재대좌에 에폭시접착제로 접착한 후, 초음파를 사용해서 185℃에서 Au의 와이어를 LSI의 패드 및 금속베이스반도체회로기판의 본딩스티치에 와이어본드접속했다. 와이어본드접합은 양호하고, 이면의 폴리이미드수지의 와이어본드지그에의 붙음은 없었다. 이 금속베이스반도체회로기판의 풍속1m/sec에서의 열저항은 12℃/W이고, 이면의 커버필름으로서의 레그르스PM의 영향은 미소하였다.
(실시예 4)
실시예 1의 금속베이스(001)를 사용해서, 실시예1과 마찬가지로 해서 가공을 행하여 LGA용의 회로기판을 얻었다. 이 기판을 가공해서 도 11과 같은 2단드로잉의 금속베이스반도체회로기판을 얻었다. 본딩스티치(800)는 제 1단째의 캐비티의내면에 오도록 가공하였다. 제 2단째의 캐비티에 반도체칩탑재용의 다이탑재대좌(1000)를 형성하였다. 도 11에서 모식적으로 표시되도록 제 1단째의 캐비티의 드로잉곡률반경은 2단째의 그것보다 크게했다. 또, 도 11은 반도체칩(1001)을 탑재하여 금와이어(1010)로 반도체칩의 본딩패드와 기판의 본딩스터치부를 접속하고, 액상밀봉재(1100)로 밀봉했을 경우의 단면모식도이다. 이와 같이 액상밀봉재의 표면이 섬면보다 위로 나오지 않고 LGA의 모기판으로의 실장이 용이하였다.
(실시예 5)
N-메틸피롤리돈을 용제로하여 3,3'-디아민벤조페논과 3,3',4,4'-벤조페논테트라카르복시산 2무수물을 당량비로 1:0.99 로혼합하고, 25℃에서 24시간 반응시켜 아미드산용액을 얻었다(PAA-L라 함). N-메틸피롤리돈을 용제로하여 4,4'-디아미노디페닐에테르, 1,4-디아미노벤젠과 피로멜리트산 2무수물을 당량비로 0.6:0.4:0.993으로 혼합하였다. 25℃에서 24시간 반응시켜 아미드산용액을 얻었다(PAA-K라 함).
PAA-L을 18㎛두께의 압연구리박(104)의 처리면에 도포, 끈적끈적하지 않을때까지 (Tack free)건조하였다. PAA-K를 그위에 도포 끈적끈적하지 않을때까지 건조하고, 그위에 PAA-A를 도포하고, 도포한 아미드산전체를 건조, 이미드화했다. 이들 폴리이미드의 남은 용제는 0.1wt%였다. PAA-L,PAA-K의 이미드화된 폴리이미드를 각각 PI-L, PI-K로 하였다. 압연구리박(104), PI-K, PI-A의 적층품을 랩핑필름LKA로 하였다. 압연구리박(104)위에 형성된 폴리이미드PI-L, PI-K, PI-A의막두께는 각각 1.5, 6.0, 2.5㎛이고, 이들의 합계두께는 10㎛였다. 또, PI-L, PI-K를 마찬가지의 건조, 이미드화조건에서 필름을 별도제조하여 특성을 측정한 결과, 유리전이온도는 PI-L이 250℃, PI-K가 400℃이상, 유리전이온도+30℃에서의 탄성률은 PI-L이 유리전이온도에서의 탄성률의 1/90, PI-K에서는 측정할 수 없었다.
랩핑필름LKA로부터 압연구리박(104)을 에칭에 의해 제거해서 얻은 폴리이미드필름의 연신율은 28%였다. 다음에 18㎛두께의 압연구리박(104), 본드플라이A', 0.2㎜두께의 베이스구리판(002)(C194-SH 일본국, 미쯔비시신도회사제), 랩핑필름LKA를 차례로 적층하였다. 그후, 진공속에서 온도 250℃, 압력65㎏/㎠, 시간 60분으로 프레스성형했다. 베이스구리판(002)의 양면은 일본국, 닛뽕덴카이(주)회사에서 Ni, Co등의 전기도금에 의해 접착력개선을 위한 표면조화처리가 되어 있었다. 이 성형품을 금속베이스기판(4)으로 하였다. 금속베이스기판(4)의 모든층 사이의 접착력은 0.8㎏/㎝이상인 것을 확인했다. 이 기판의 모식도는 도 12와 같았다.
이 적층품을 사용해서, 실시예 2와 마찬가지로 해서, 본드플라이쪽의 압연구리박에 회로를 형성, 레지스트잉크층을 형성했다. 랩핑필름의 구리박은 전체면에칭으로 제거하였다. 금속베이스회로기판의 다이회로기판의 다이탑재대좌(13㎜각)를 형성하기 위하여 깊이 0.4㎜의 드로잉가공을 행하였다. 그후, 무전해로 Ni도금(3㎛), Au도금(0.5㎛)을 형성해서 도 4와 같은 페이스업타입의 BGA용의 40㎜각의 금속베이스반도체회로기판을 얻었다.
드로잉부의 최소곡률반경은 0.8㎜였다. 드로잉가공후의 검사에서 베이스금속양면의 폴리이미드층에는 균열등의 외관이상은 전혀 검출되지 않았다. 회로쪽의 본딩스티치나 땜납볼탑재패드에의 Ni, Au도금에도 불구하고, 이면폴리이미드층의 면에는 전혀 도금은 형성되지 않았다.
휘어짐은 25℃, 30%RH에서는 -30㎛가 되도록 성형조절했다. 185℃에서는 휘어짐은 +80㎛로 작고 실장에 충분히 가능한 영역이였다.
또, LSI를 다이탑재대좌에 에폭시접착제로 접합한 후, 초음파를 사용해서 230℃에서 Au의 와이어를 LSI의 패드 및 금속베이스반도체회로기판의 본딩스티치에 와이어본드접속했다. 와이어본드접합은 양호하고, 이면의 폴리이미드수지의 와이어본드지그에의 붙음은 없었다. 또, 이 금속베이스반도체회로기판의 풍속1m/sec에서의 열저항은 11.5℃/W이고, 이면에 폴리이미드층이 형성되어 있는 영향은 매우 적었다.
(실시예 6)
18㎛두께의 압연구리박(104), 본드플라이(012), 0.3㎜두께의 베이스구리판(002)(C-1020 일본국, 미쯔비시신도회사제), 랩핑필름LKA를 차례로 적층한 후, 진공속에서 온도 250℃, 압력65㎏/㎠, 시간 60분으로 프레스성형하였다. 이 성형품을 금속베이스기판(5)으로 하였다. 금속베이스기판(5)의 모든 층사이의 접착력은 0.8㎏/㎝이상인 것을 확인하였다.
실시예 4와 마찬가지로 해서, 이 적층품을 사용해서 본드플라이A쪽의 압연구리박에 회로를 형성하고, 레지스트잉크층을 형성했다. 랩핑필름쪽의 압연구리박은 전체면에칭에 의해 제거하였다. 금속베이스회로기판의 다이탑재대좌(13㎜각)를형성하기 위하여 깊이 0.4㎜의 드로잉가공을 행하였다. 그후, 무전해로 Ni도금(3㎛), Au도금(0.5㎛)을 형성해서 도 4와같은 페이스업타입의 BGA용의 40㎜각의 금속베이스반도체회로기판을 얻었다.
드로잉부의 최소곡률반경은 0.8㎜였다. 드로잉가공후의 검사에서 베이스금속양면의 폴리이미드층에는 균열등의 외관이상은 전혀 검출되지 않았다. 회로쪽의 본딩스티치나 땜납볼탑재패드에의 Ni, Au도금에도 불구하고, 이면폴리이미드층의 면에는 전혀 도금은 형성되지 않았다.
또, 이면폴리이미드층의 면의 IR흡수율은 90%이상이였다. 이 기판에 0.76㎜ø의 공정땜납볼을 탑재하고, 공지의 방법으로, 쿼드플랫패키지(quad flat package. QFP라 함)나 그외의 이산부품과 동시에 IR리플로로에서 FR-4로 이루어진 모기판에 표면실장하였다. IR출력은 FR-4의 표면온도가 최고 230℃가 되도록 조절했다. 금속베이스반도체회로기판의 베이스금속의 온도를 열전대에 의해 측정한 결과 최고온도는 230℃였다. 실장한 후, 금속베이스반도체회로기판을 기계적으로파괴해서 모기판에의 땜납볼의 접합을 검사한 결과, 모두 땜납파괴해 있고 땜납볼접합은 양호하였다.
또, LSI를 다이탑재대좌에 에폭시접착제로 접합한 후, 초음파를 사용해서 230℃에서 Au의 와이어를 LSI의 패드 및 금속베이스반도체회로기판의 본딩스티치에 와이어본드접속했다. 와이어본드접합은 양호하고, 이면의 폴리이미드수지의 와이어본드지그에의 붙음은 없었다. 또, 이 금속베이스반도체회로기판의 풍속1m/sec에서의 열저항은 11.5℃/W이고, 이면에 폴리이미드층이 형성되어 있는 영향은 매우적었다.
(실시예 7)
실시예 6에서 얻게된 금속베이스기판(5)을 사용해서, 다음과 같은 가공을 행하여 검출단자부착금속베이스반도체회로기판을 얻었다. 본드플라이A쪽의 압연구리박에 있어서 0.25㎜ø의 구멍을 염화 제 2구리용액을 사용한 에칭에 의해 뚫고,폴리이미드층의 면을 노출시켰다. 구멍의 위치는 땜납볼탑재패드상당개소로 하였다. 랩핑필름LKA쪽의 압연구리박에 있어서 0.8㎜ø의 외원 및 0.55㎜ø의 내원의 동심원사이에 끼워진 도넛형상의 구멍을 염화 제 2구리용액을 사용한 에칭에 의해 뚫고, 폴리이미드층의 면을 노출시켰다. 구멍의 위치는 상기한 구멍과 동일좌표를 가지고 그 이면쪽에 상당하는 개소로 하였다. 양면의 구멍은 동시에 뚫었다. 그후 레이저에칭에 의해 노출된 베이스구리판(002)의 양면의 폴리이미드층을 제거하고, 각각 0.23㎜ø의 원형형상, 0.79㎜ø의 내원과0.56㎜ø의 외원과의 사이에 끼워진 도넛형상으로 베이스구리판을 노출시켰다(도 5(a)참조).
그후, 본드플라이A면쪽의 금속베이스기판의 면을 무전해구리도금, 전해구리도금에 의해 도금하고, 베이스구리판과 구리박의 도통을 취하고 BVH(200)를 형성하였다(도 5(b)참조). 이 구리도금시, 이면쪽도 구리도금되었으나, 구리도금의 불룩해짐이나 박리는 전혀없었다.
다음에 랩핑필름쪽의 폴리이미드층을 베이스구리판의 에칭레지스트로서 이용해서, 베이스구리판을 에칭하여 도넛형상의구멍을 형성하고, 검출단자(400)를 형성했다(도 5(c)참조).
그후, 레이저에 의해 불필요한 폴리이미드층을 에칭제거하여 도 6의 형상으로 하였다. 본드플라이A쪽의 구리박에 회로를 형성하고, 구리회로(102)와 볼탑재패드(105)를 형성하였다. 그 단면형상은 도 7과 같으며, 베이스구리판의 돌기는볼탑재패드의 검출단자로 되어 있었다.
그후, 회로쪽에 레지스트잉크층을 형성하였다. 금속베이스회로기판의 다이탑재대좌(13㎜각)를 형성하기 위하여 깊이0.4㎜의 드로잉가공을 행한 후, 무전해로 Ni도금(3㎛), Au도금(0.5㎛)을 형성하여 페이스업타입의 BGA용의 40㎜각의 금속베이스반도체회로기판을 얻었다. Ni, Au도금은 회로쪽의 본딩스티치, 땜납볼탑재패드, 검출단자에만 행하여지고, 이면폴리이미드층의 면에는 전혀 도금은 형성되지 않았다.
또, 이면폴리이미드층의 면의 IR흡수율은 90%이상이였다. 이 기판에 0.76㎜ø의 공정땜납볼을 탑재하고, 공지의 방법으로, 쿼드플랫패키지(quad flat package, QFP라 함)나 그외의 이산부품과 동시에 IR리플로로에서 FR-4로 이루어진 모기판에 표면실장하였다. IR출력은 FR-4의 표면온도가 최고 240℃가 되도록 조절했다. 금속베이스반도체회로기판의 베이스금속의 온도를 열전대에 의해 측정한 결과 최고온도는 240℃였다.
실장한 후, 금속베이스반도체회로기판을 기계적으로 파괴해서 모기판에의 땜납볼의 접합을 검사한 결과, 모두 땜납파괴해 있고 땜납볼접합은 양호한 접합이되어 있었다. 또, 이 금속베이스반도체회로기판의 풍속1m/sec에서의 열저항은 12℃/W였다.
(실시예 8)
실시예 5에서 얻게된 금속베이스기판(4)을 사용해서, 다음과 같은 가공을 행하여 검출단자부착금속베이스반도체회로기판을 얻었다. 본드플라이A'쪽의 압연구리박에 있어서 0.25㎜ø의 구멍을 에칭에 의해 뚫고, 폴리이미드층의 면을 노출시켰다. 구멍의 위치는 땜납볼탑재패드상당개소로 하였다. 또, 랩핑필름LKA쪽의 구리박에 있어서 0.8㎜ø의 외원 및 0.55㎜ø의 구멍을 에칭에 의해 뚫고, 폴리이미드층의 면을 노출시켰다. 구멍의 위치는 상기한 구멍과 동일좌표를 가지고 그 이면쪽에 상당하는 개소로 하였다. 양면의 구멍은 동시에 뚫었다. 그후, 히드라진과 KOH를 함유하는 수용액으로 노출한 표리양면의 폴리이미드층을 동시에 에칭제거하고, 각각 0.23㎜ø, 0.83㎜ø의 원형상의 베이스구리판면을 노출시켰다(도 15(a)).
그후, 오버행한 구리박을 경로의 에칭으로 제거하였다(도 15(b)). 이 금속베이스기판의 양면을 무전해구리도금, 전해구리도금에 의해 도금하여 베이스구리판과 구리박의 도통을 취하여 BVH(200)를 형성하였다(도 15(c)).
다음에, 랩핑필름LKA의 구리박쪽에 검출단자를 형성할 수 있도록 에칭레지스트에 의해 패턴을 그린 후, 베이스구리박을 도넛형상으로 에칭하여 검출단자(400)를 형성하였다. 그후, 박리액으로 에칭레지스트를 제거하였다(도 6). 본드플라이쪽의 구리패턴을 회로가공하고, 구리회로(102)와 볼탑재패드(105)를 형성했다. 그 단면형상은 도 7과 같으며, 베이스구리판의 돌기는 볼탑재패드의 검출단자로 되어 있었다.
그후, 회로쪽에 솔더레지스트를 형성했다. 금속베이스회로기판의 다이탑재대좌(13㎜각)을 형성하기 위하여 깊이 0.4㎜의 드로잉가공을 행한 후, 무전해로 Ni도금(3㎛), Au도금(0.5㎜)를 형성해서 페이스업타입의 BGA용의 40㎜각의 금속베이스반도체회로기판을 얻었다. Ni, Au도금은 회로쪽의 본딩스티치, 땜납볼탑재패드, 검출단자에만 행하여지고, 이면폴리이미드층의 면에는 전혀 도금은 형성되지 않았다.
휘어짐은 25℃×30%RH에서는 -30㎛가 되도록 성형조절했다. 휘어짐은 185℃에서는 +110㎛로 작고 실장상, 충분히 가능한 영역이였다. 또, 이 금속베이스반도체회로기판의 풍속1m/sec에서의 열저항은 12℃/W였다.
(실시예 9)
실시예 6에서 얻게된 금속베이스기판(5)을 사용해서, 본드플라이A쪽의 구리박에 회로가공을 실시했다. 다음에, 도 13과 같은 드로잉가공을 행하고 MQP형의 금속베이스반도체회로기판을 얻었다.
드로잉부의 최소곡률반경은 1㎜였다. 드로잉가공후의 검사에서 베이스구리판(002)의 양면의 폴리이미드층(012 및 500)에는 균열등의 외관이상은 전혀 검출되지 않았다. 회로쪽의 Ni, Au도금에도 불구하고, 이면폴리이미드층의 면에는 전혀도금은 형성되지 않았다.
또, 이면폴리이미드층의 면의 IR흡수율은 90%이상이였다. 이 기판을 땜납크림을 사용한 공지의 방법으로, QFP나 그외의 이산부품과 동시에 IR리플로로에서 FR-4로 이루어진 모기판에 표면실장하였다. IR출력은 FR-4의 표면온도가 최고230℃가 되도록 조절했다. 금속베이스반도체회로기판의 베이스구리판의 온도를 열전대에 의해 측정한 결과 최고온도는 230℃였다. 실장한 후, MQP의 리이드형상구리회로부분에의 땜납오름은 충분하고, 리이드형상구리회로의 온도가 땜납접합에 충분하였던 것을 표시하고 있었다.
(실시예 10)
실시예 2에서 얻게된 금속베이스기판(2)을 사용해서, 본드플라이A'쪽의 구리박에 회로가공을 실시했다. 단면모식도가 도 13, 회로면의 반대쪽에서 본 평면모식도가 도 14와 같은 형상으로 되도록 드로잉가공을 행하여 MQP형의 금속베이스반도체회로기판을 얻었다.
드로잉부재의 최소곡률반경은 1㎜였다. 드로잉가공후의 검사에서 베이스구리판(002)의 양면의 폴리이미드층(012 및 500)에는 균열등의 외관이상은 전혀 검출되지 않았다. 회로쪽의 Ni, Au도금에도 불구하고, 이면폴리이미드층의 면에는전혀 도금은 형성되지 않았다.
도 14에 있어서, 이면의 중심을 c점, 드로잉의 안쪽코너X5로부터 1㎜만 c점으로부터의 선c-X5상의 점을 d점으로 하였다. c점을 기준점으로 해서 d점의 높이를 측정했다. 측정은 25℃×30%RH, 및 승온해서 185℃에서 행하였다. c점과 d점과의 높이의 차를 휘어짐으로 하고, d점이 높은 경우를 +로하였다. 25℃×30%RH에서는 휘어짐은 0㎛가 되도록 성형조절하였다. 185℃로 승온하면 휘어짐은 +10㎛였다. 그 변화는 10㎛이고 온도변화에서의 형상변화는 미소하고, 금속베이스반도체회로기판으로서 바람직한 특성을 표시하였다.
(비교예 3)
커버필름A를 적층하지 않았던 것 이외는 실시예 9와 마찬가지로 가공해서 MQP형의 금속베이스반도체회로기판을 얻었다.이 기판의 이면은 Ni이 3㎛, Au이 0.5㎛도금되어 있었다. 휘어짐은 25℃×30%RH에서는 0㎛가 되도록 성형조절했다.180℃로 승온했다. 휘어짐은 +60㎛로 컸었다. 그 때문에, 기판온도의 변화에서의 다이탑재대좌에 있어서의 휘어짐이크고, 기판과 IC칩사이에서 박리응력을 발생했다. 그 때문에, 실시예 9에 비해서는, 금속베이스반도체회로기판의 접착신뢰성이 상대적으로 낮아진다고 예상된다.
폴리이미드를 절연체로하는 금속베이스반도체회로기판에 있어서 베이스금속의 이면상에 폴리이미드층이 적층됨으로써 다음과 같이 효과를 발휘할 수 있다.
1) 이면에 폴리머층이 붙은 채로 드로잉가공을 할 수 있고, 캐비티를 형성할 수 있다.
2) 뛰어난 도금레지스트효과에 의해 금속베이스반도체회로기판의 이면에 열팽창률이 낮은 Ni도금층이 적층되지 않고, 또,고가의 Au이 도금되지 않는다.
3) 이면에 Ni도금층보다 열팽창률이 큰 폴리이미드층이 형성되기 때문에, 금속베이스반도체회로기판의 형상변화가 적고 휘어짐이 적다. 그 때문에, 땜납볼이 모기판에 25℃ 및 땜납용융온도에 의해 균일하게 접촉한다.
4) 이면의 IR흡수율이 올라감으로, 리플로로내에서의 열흡수가 양호하고 땜납볼 등의 땜납온도가 다른 이산부품과 마찬가지로 된다. 이에 의해, 땜납볼 등의 땜납의 접합강도가 양호하게 된다.
5) 금속베이스반도체회로기판의 온도변화에서의 형상변화가 적다. 모기판에의 땜납볼 등의 땜납접합강도가 양호하다.이에 의해, 금속베이스반도체회로기판과 모기판의 접합신뢰성이 양호하게 된다.

Claims (27)

  1. 베이스금속의 표면에 유전체로서 폴리이미드층을 사용하고, 그위에 반도체탑재용회로를 형성한 금속베이스반도체회로기판에 있어서, 베이스금속의 이면위에 유리전이온도가 120℃이상, 300℃이하이고, 유리전이온도 +30℃에서의 탄성률이 유리전이온도에서의 탄성률의 1/100이하인 열가소성폴리이미드(1)의 층, 유리전이온도가 200℃이상이고, 유리전이온도 +30℃에서의 탄성률이 유리전이온도에서의 탄성률의 1/10보다 크고, 그 폴리이미드단독의 25㎛두께의 필름의 연신율이 20%이상인 비열가소성폴리이미드의 층을 차례로 적층해서 이루어진 것을 특징으로 하는 금속베이스반도체회로기판.
  2. 제 1항에 있어서, 상기 비열가소성폴리이미드의 층의 위에 유리전이온도가 200℃이상, 300℃이하이고, 유리전이온도 +30℃에서의 탄성률이 유리전이온도에서의 탄성률의 1/10이하인 열가소성폴리이미드(2)의 층을 적층해서 이루어진 것을 특징으로 하는 금속베이스반도체회로기판.
  3. 베이스금속의 표면에 유전체로서 폴리이미드층을 사용하고, 그위에 반도체탑재용회로를 형성한 금속베이스반도체회로기판에 있어서, 베이스금속의 이면위에 유리전이온도가 200℃이상, 300℃이하이고, 유리전이온도 +30℃에서의 탄성률이 유리전이온도에서의 탄성률의 1/10이하인 열가소성폴리이미드(2)의 층을 적층해서 이루어진 것을 특징으로 하는 금속베이스반도체회로기판.
  4. 베이스금속의 표면에 유전체로서 폴리이미드층을 사용하고, 그위에 반도체탑재용회로를 형성한 금속베이스반도체회로기판에 있어서, 베이스금속의 이면위에 유리전이온도가 200℃이상이고, 유리전이온도 +30℃에서의 탄성률이 유리전이온도에서의 탄성률의 1/10보다 크고, 그 폴리이미드단독의 25㎛두께의 필름의 연신율이 20%이상인 비열가소성폴리이미드의 층이 적층해서 이루어진 것을 특징으로 하는 금속베이스반도체회로기판.
  5. 제 1항 또는 제 2항에 있어서, 베이스금속의 이면위의 폴리이미드적층체의 25℃에서의 열팽창률이 14×10-6/deg∼60×10-6/deg의 범위에 있고, 폴리이미드적층체의 연신율이 5∼120%의 범위에 있고, 베이스금속에서 봐서 가장 바깥쪽의 폴리이미드층의 유리전이온도가 200℃이상이고, 베이스금속에서 봐서 가장 안쪽의 폴리이미드층의 베이스금속에의 접착력이 0.5㎏/㎝이상인 것을 특징으로 하는 금속베이스반도체회로기판.
  6. 제 1항 또는 제 2항에 있어서, 각 폴리이미드층의 두께의 총합이 0.5∼50㎛의 범위에 있는 것을 특징으로 하는 금속베이스반도체회로기판.
  7. 제 1항 또는 제 2항에 있어서, 열가소성폴리이미드(1)의 층의 두께가 0.1∼10㎛의 범위에 있는 것을 특징으로 하는 금속베이스반도체회로기판.
  8. 제 1항 또는 제 2항에 있어서, 금속베이스반도체회로기판이 드로잉가공에 의해 형성한 캐비티를 가진 것을 특징으로 하는 금속베이스반도체회로기판.
  9. 제 8항에 있어서, 금속베이스반도체회로기판이 BGA기판, LGA기판 및 MQP기판의 어느 하나인 것을 특징으로 하는 금속베이스반도체회로기판.
  10. 제 9항에 있어서, 캐비티가 2단구조이고, 제 1단이 본딩스티치형성부가 되고, 제 2단이 칩탑재부 또는 제 2의 본딩스티치형성부 또한 칩탑재부가 되는 것을 특징으로 하는 금속베이스반도체회로기판.
  11. 제 8항에 있어서, 금속베이스반도체회로기판이 LGA기판이고, 캐비티가 2단구조이고, 제 1단이 본딩스티치형성부가 되고, 제 2단이 칩탑재부 또는 제 2의 본딩스티치형성부 또한 칩탑재부가 되는 것을 특징으로 하는 금속베이스반도체회로기판.
  12. 제 8항에 있어서, 금속베이스반도체회로기판이 BGA기판이고, BGA기판이 베이스금속의 이면의 일부에 검출단자구조를 가진 BGA기판으로서, 검출단자가 없는 이면의 다른 부분이 폴리이미드층에 의해 피복되어 있는 것을 특징으로 하는 금속베이스반도체회로기판.
  13. 회로형성용구리박, 표면폴리이미드층, 베이스금속, 이면폴리이미층의 차례로 적층한 후 동시에 가열압착하고, 그 기판에 회로가공하는 것을 특징으로 하는 금속베이스반도체회로기판의 제법.
  14. 회로형성용구리박, 표면폴리이미드층, 베이스금속, 이면폴리이미층, 구리박의 차례로 적층한 후 동시에 가열압착하고, 이어서 그 기판에 회로가공하는 것을 특징으로 하는 금속베이스반도체회로기판의 제법.
  15. 제 14항에 있어서, 표리의 폴리이미드층의 에칭을 액체 또는 가스에 의해 동시에 행하는 것을 특징으로 하는 금속베이스반도체회로기판의 제법.
  16. 제 3항에 있어서, 베이스금속의 이면위의 폴리이미드 적층체의 25℃에서의 열팽창률이 14×10-6/deg∼60×10-6/deg의 범위에 있고, 폴리이미드적층체의 연실률이 5∼120%의 범위에 있고, 베이스금속에서 봐서 가장 바깥쪽의 폴리이미드층의 유리전이온도가 200℃이상이고, 베이스금속에서 봐서 가장 안쪽의 폴리이미드층의 베이스금속에의 접착력이 0.5㎏/㎝이상인 것을 특징으로 하는 금속베이스반도체회로기판.
  17. 제 4항에 있어서, 베이스금속의 이면위의 폴리이미드 적층체의 25℃에서의 열팽창률이 14×10-6/deg∼60×10-6/deg의 범위에 있고, 폴리이미드적층체의 연실률이 5∼120%의 범위에 있고, 베이스금속에서 봐서 가장 바깥쪽의 폴리이미드층의 유리전이온도가 200℃이상이고, 베이스금속에서 봐서 가장 안쪽의 폴리이미드층의 베이스금속에의 접착력이 0.5㎏/㎝이상인 것을 특징으로 하는 금속베이스반도체회로기판.
  18. 제 3항에 있어서, 각 폴리이미드층의 두께의 총합이 0.5∼50㎛의 범위에 있는 것을 특징으로 하는 금속베이스반도체회로기판.
  19. 제 4항에 있어서, 각 폴리이미드층의 두께의 총합이 0.5∼50㎛의 범위에 있는 것을 특징으로 하는 금속베이스반도체회로기판.
  20. 제 3항에 있어서, 금속베이스반도체회로기판이 드로잉가공에 의해 형성한 캐비티를 가진 것을 특징으로 하는 금속베이스반도체회로기판.
  21. 제 4항에 있어서, 금속베이스반도체회로기판이 드로잉가공에 의해 형성한 캐비티를 가진 것을 특징으로 하는 금속베이스반도체회로기판.
  22. 제 20항에 있어서, 금속베이스반도체회로기판이 BGA기판, LGA기판, MQP기판의 어느 하나인 것을 특징으로 하는 금속베이스반도체회로기판.
  23. 제 21항에 있어서, 금속베이스반도체회로기판이 BGA기판, LGA기판 및 MQP기판의 어느 하나인 것을 특징으로 하는 금속베이스반도체회로기판.
  24. 제 22항에 있어서, 캐비티가 2단구조이고, 제 1단이 본딩스티치형성부가 되고, 제 2단이 칩탑재부 또는 제 2의 본딩스티치형성부 또한 칩탑재부가 되는 것을 특징으로 하는 금속베이스반도체회로기판.
  25. 제 23항에 있어서, 캐비티가 2단구조이고, 제 1단이 본딩스티치형성부가 되고, 제 2단이 칩탑재부 또는 제 2의 본딩스티치형성부 또한 칩탑재부가 되는 것을 특징으로 하는 금속베이스반도체회로기판.
  26. 제 22항에 있어서, BGA기판이 베이스금속의 이면의 일부에 검출단자구조를 가진 BGA기판으로서, 검출단자가 없는 이면의 다른 부분이 폴리이미드층에 의해 피복되어 있는 것을 특징으로 하는 금속베이스반도체회로기판.
  27. 제 23항에 있어서, BGA기판이 베이스금속의 이면의 일부에 검출단자구조를 가진 BGA기판으로서, 검출단자가 없는 이면의 다른 부분이 폴리이미드층에 의해 피복되어 있는 것을 특징으로 하는 금속베이스반도체회로기판.
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