KR100285865B1 - 반도체장치 제작방법 - Google Patents

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Abstract

본 발명은, 실질적으로 단결정으로 간주될 수 있는 반도체박막과, 그러한 반도체박막에 의해 형성된 활성층을 가지는 반도체장치의 제작방법에 관한 것이다. 비정질 규소막의 하면에 접하여 있는 절연막상에 오목 또는 볼록 패턴이 의도적으로 형성되어, 결정화를 조장하는 금속원소가 편석될 수 있는 장소를 형성한다. 따라서, 오목 또는 볼록 패턴이 위치된 부분에 결정핵이 선택적으로 형성되어, 결정 직경을 제어할 수 있다. 그리하여, 결정성 규소막이 얻어진다. 그 결정성 규소막의 결정성은 레이저광 또는 레이저광의 것과 동등한 에너지를 가지는 강한 광의 조사에 의해 개선되어, 결정입계가 실질적으로 존재하지 않는 모노도메인 영역이 형성된다.

Description

반도체장치 제작방법{A method for manufacturing a semiconductor device}
본 발명은, 사실상 단결정으로 간주될 수 있고, 절연표면을 가진 기판상에 형성되는 영역(이후, '모노도메인(monodomain) 영역'이라 한다)을 가지는 반도체박막과, 그 반도체박막을 활성층으로 이용하는 반도체장치의 제작방법에 관한 것이다. 더 구체적으로는, 본 발명은 결정성 규소막으로 구성된 활성층을 가진 박막트랜지스터에 관한 것이다.
최근, 절연표면을 가진 기판상에 형성된 박막 규소막(수 백 내지 수 천 옹스트롬(Å)의 두께를 가지는)을 사용하여 박막트랜지스터(TFT)를 구성하는 기술이 상당한 주목을 받고 있다. 박막트랜지스터는 IC 및 액정표시장치와 같은 전자장치에 널리 응용되고 있다. 박막트랜지스터의 심장부라고도 말할 수 있는 박막트랜지스터의 가장 중요한 부분은 채널형성영역과 그 채널형성영역을 소스/드레인 영역과 접합하는 접합부분이다. 즉, 활성층이 박막트랜지스터의 성능에 가장 큰 영향을 끼친다.
박막트랜지스터의 활성층을 구성하는 반도체박막으로서는, 플라즈마 CVD법 또는 감압 열CVD법에 의해 형성된 비정질 규소막이 일반적으로 이용된다.
현재, 비정질 규소막을 이용하는 박막트랜지스터가 실용화되어 있으나, 고속동작이 요구되는 경우, 양호한 결정성을 가지는 규소박막(이후, '결정성 규소막'이라 한다)을 기초로 하는 박막트랜지스터가 이용되어야 한다.
예를 들어, 액티브 매트릭스형 액정표시장치 또는 패시브(passive)형 액정표시장치에 있어서는, 화소영역에 배치된 화소 TFT를 구동하기 위한 구동회로와, 영상신호를 취급하기 위한 회로, 및 각종 정보를 기억하기 위한 기억회로가 주변회로로서 필요하다.
또한, 상기한 회로들중에서, 영상신호를 처리하고 제어하기 위한 회로와, 각종 정보를 기억하기 위한 기억회로는, 단결정 웨이퍼를 사용하는 공지의 집적회로의 것에 필적하는 양호한 성능을 가져야 한다. 따라서, 상기한 회로들이 기판상에 형성된 반도체박막을 사용하여 집적화되어야 하는 경우, 단결정의 것에 필적하는 높은 결정성을 가지는 결정성 규소막이 기판상에 형성되어야 한다.
기판상에 결정성 규소막을 형성하는 방법으로서는, 본 발명자들에 의해 출원된 일본국 공개특허공고 6-232059호 및 6-244103호 공보에 기재된 기술이 알려져 있다. 상기한 공보들에 기재된 기술은, 550℃, 약 4시간의 가열처리를 행하는 경우, 규소의 결정화를 조장할 수 있는 금속원소를 이용함으로써 우수한 결정성을 가지는 결정성 규소막을 형성하는 것을 포함한다.
그러나, 상기한 기술이 박막트랜지스터의 활성층에 이용된 때라도, 얻어진 박막트랜지스터는, 각종 연산회로, 기억회로 등을 구성하는 트랜지스터로서 사용될 때 여전히 만족스럽지 못한데, 그것은 활성층으로서의 그의 결정성이 요구되는 특성을 충족시키는데 아직도 불충분하기 때문이다.
특히, 단결정의 것에 필적하는 결정성을 가지는 결정성 규소막에는 결정입계가 실질적으로 존재하지 않는 것이 요구된다. 이것은, 결정입계가 결정들 사이에서 왕래하는 전자들의 통행을 방해하는 에너지 장벽으로 작용하기 때문이다.
본 발명자들은, 상기한 기술을 이용할 때 결정성장 공정을 4개의 단계, 즉, 아래에 기술된 제1∼제4 단계로 분류하였다. 이것을 도 3(A)∼(F)를 참조하여 설명한다.
도 3(A)를 참조하면, 기판의 표면에 버퍼(buffer)층으로서 산화규소막(301)이 형성되고, 그 위에 비정질 규소막(303)이 형성된다. 이때, 표면 거칠음(roughness)이나, 산화규소막의 표면에 존재하는 먼지에 의해 오목 또는 볼록부분(302)(도면에는 볼록부분만이 도시되어 있음)이 형성된다.
결정화를 조장하는 금속원소를 함유하는 용액을 비정질 규소막(303)의 표면에 떨어뜨리고, 스핀 코팅에 의해 도포한다. 그리하여, 비정질 규소막(303)의 표면에 니켈층(304)이 보유되는, 도 3(A)에 나타낸 상태가 얻어진다.
그후, 500∼700℃의 온도범위에서 가열처리를 행함으로써 비정질 규소막(303)을 결정화시킨다. 그러나, 유리기판이 사용되는 경우에는, 유리기판의 내열성을 고려하여, 가열처리를 650℃ 이하의 온도로 행하는 것이 바람직하다.
그 다음, 도 3(B)에서 화살표로 지시된 바와 같이, 금속원소가 비정질 규소막(303)내에서 등방적으로 내부확산하여 산화규소막(301)과의 계면에 도달한다. 이것이 제1 단계이다.
그 다음, 금속원소가 산화규소막(301)과 비정질 규소막(303) 사이의 계면내에서 이주(migration)한 후 오목 또는 볼록부분(302)에서 편석(偏析)한다. 이것이 제2 단계이다. 이것은, 금속원소가 에너지적으로 안정한 장소(site)를 구하기 때문에 일어나고, 따라서, 이 경우, 오목 또는 볼록부분(302)이 편석 장소를 제공한다.(도 3(C))
그리하여, 편석 장소로 작용하는 오목 또는 볼록부분(302)에서 결정핵이 발생하는데, 이것은 금속원소가 고농도로 존재하기 때문이다. 본 발명자들의 연구에 따르면, 금속원소가 니켈인 경우, 니켈의 농도가 1×1020원자/cm3이상일 때 결정핵이 발생한다.
그 결정핵을 기점으로 하여 결정성장이 시작된다. 최초에, 결정화가 규소막의 표면에 대략 수직인 방향으로 진행한다. 이것이 제3 단계이다.(도 3(D))
규소막의 표면에 대략 수직인 방향으로 결정화가 진행한 영역(305)(이후, '수직성장영역'이라 한다)에서, 결정화는, 고농도로 농축된 금속원소가 규소막의 표면에 대하여 밀어 올려지도록 하는 방식으로 진행한다. 따라서, 오목 또는 볼록부분(302)의 상측에 위치된 비정질 규소막(303)의 표면에도 금속원소가 농축된다. 그 결과, 수직성장영역(305)이, 다른 영역과 비교하여 고농도로 금속원소를 함유하는 영역으로 된다.
그 다음, 수직성장영역(305)과 접하여 있는 비정질 규소막(303)의 계면(306)을 기점으로 하여 기판에 대략 평행한 방향(도 3(E)에서 화살표로 나타낸 방향)으로 결정성장이 일어난다. 이것이 제4 단계이다. 이 결정(307)은 비정질 규소막(303)의 막 두께와 대략 동등한 주상(柱狀) 또는 침상(針狀) 결정이다.(도 3(E))
이 결정(307)은 기판에 대략 평행한 방향으로 성장하기 때문에, 그 성장은 그 결정과 마주하여 향해 있는 다른 결정과 충돌함으로써 정지한다. 그리하여, 도 3(F)에 나타낸 바와 같이 충돌이 일어나는 경계가 결정입계(308)로 된다. 그렇게 하여 형성된 결정영역(309)이 비교적 균일한 결정성을 가지는 영역(이후, '횡방향성장영역'이라 한다)으로 된다.
따라서, 종래의 결정화 형태(모오폴로지)에서는, 수 많은 편석 장소가 이러한 방식으로 불규칙하게 형성되기 때문에, 결정핵이 높은 밀도를 가지며, 각각의 결정립(結晶粒)이 서로의 성장을 방해한다. 그 결과, 결정립의 직경이 작게 된다.
즉, 예를 들어, 상기한 기술에 의해 형성된 결정성 규소막을 사용하여 박막트랜지스터의 활성층을 형성하는 경우, 필연적으로 규소막내에 결정입계가 포함된다. 따라서, 단결정의 것과 동등한 결정성을 실현하는 것이 실제로는 불가능하다.
결정핵의 발생밀도를 감소시킴으로써 결정립의 직경이 증가될 수 있으나, 결정핵의 위치는 금속원소의 편석 장소에 따라 결정된다. 종래의 기술에 따르면, 편석 장소로 되는 장소(예를 들면, 도 3(A)에 나타낸 오목 또는 볼록부분(302))는 불규칙하게 형성되므로, 그의 위치를 제어하는 것이 불가능하다.
본 발명의 목적은, 표면에 절연막을 가지는 기판상에, 단결정의 것과 동등한 결정성을 가지는 모노도메인 영역을 형성하는데 있다. 본 발명의 다른 목적은, 모노도메인 영역을 사용하여 구성되는 활성층을 가지는 반도체장치를 얻는데 있다.
따라서, 본 발명의 일 양태에 따르면, 표면에 절연막을 가지는 기판상에 형성된 반도체박막에 있어서, 상기 반도체박막이, 레이저광 또는 그 레이저광의 것과 동등한 에너지를 가지는 강한 광의 조사(照射)에 의해 결정성이 개선되고 실질적으로 단결정으로 간주될 수 있는 모노도메인 영역을 포함하고, 상기 모노도메인 영역은 상기 기판에 대략 평행하게 집합하는 다수의 주상 또는 침상 결정에 의해 형성되고, 상기 반도체박막의 하면에 접하여 있는 상기 절연막상에 오목 또는 볼록 패턴이 의도적으로 형성되는 것을 특징으로 하는 반도체박막이 제공된다.
본 발명의 다른 양태에 따르면, 활성층으로 상기한 모노도메인 영역만을 이용하는 반도체장치가 제공된다. 그 모노도메인 영역내에는 실질적으로 결정입계가 존재하지 않는 특징이 있다.
본 발명의 또 다른 양태에 따르면, 절연표면을 가진 기판의 표면에 스퍼터링법에 의해 산화규소막을 형성하는 단계와; 상기 산화규소막을 소망의 형상으로 패터닝하여 오목 또는 볼록 패턴을 의도적으로 제공하는 단계와; 상기 산화규소막상에 감압 열CVD법에 의해 비정질 규소막을 형성하는 단계와; 결정화를 조장하는 금속원소를 상기 비정질 규소막에 보유시키는 단계와; 가열처리에 의해 상기 비정질 규소막을 결정성 규소막으로 결정화시키는 단계; 및 레이저광 또는 그 레이저광의 것과 동등한 에너지를 가지는 강한 광을 상기 결정성 규소막에 조사하는 단계를 포함하고; 여기서, 상기 결정성 규소막이, 레이저광 또는 그 레이저광의 것과 동등한 에너지를 가지는 강한 광의 조사에 의해 모노도메인 영역으로 변성되는 것을 특징으로 하는 반도체박막 제작방법이 제공된다. 또한, 상기 단계들을 통하여 형성된 모노도메인 영역에 의해 활성층이 구성되는 것을 특징으로 한다.
본 발명자들은 본 발명에 의해 얻어진 영역을, 실질적으로 단결정으로 간주될 수 있는 영역, 즉, 모노도메인 영역으로 정의한다. 그리하여, 그 모노도메인 영역은 실질적으로 결정입계가 존재하지 않는 영역으로 정의되고, 그 영역내에는 전이나 직층결함에 기인하는 결정결함이 거의 존재하지 않는다.
'실질적으로 결정입계가 존재하지 않는'이라는 용어는, 결정입계가 존재할지라도 그 영역이 전기적으로 불활성인 것을 의미한다. 그러한 전기적으로 불활성인 결정입계로는, {111} 쌍결정입계, {111}적층결함, {221} 쌍결정입계, {221} 트위스트 쌍결정입계 등이 있다(알. 시모카와 및 와이. 하야시; Jpn. J. Appl. Phys. 27(1987) 751-758 페이지 참조).
본 발명자들은, 모노도메인 영역내에 포함된 결정입계가 전기적으로 불활성인 결정입계인 것을 높은 기능성을 가지고 가정한다. 즉, 명백한 결정입계가 캐리어의 운동을 전기적으로 방해하지 않는 불활성 영역인 것으로 믿어진다.
따라서, 본 발명자들은 결정입계를 감소시키기 위해 결정립 직경을 증가시키는 수단을 검토하였고, 그 결과, 결정핵을 제어하는 수단을 처음으로 발견하였다.
그 수단은, 첫째, 비정질 규소막의 하면에 접하여 있는 절연막에 매우 평활한 표면상태를 부여하는 것을 포함한다. 따라서, 인공 석영 타깃을 사용하는 스퍼터링법에 의해 형성된 산화규소막이 비정질 규소막 아래에 버퍼층으로서 제공된다(참조를 위해, 인공 석영 타깃의 성분을 도 14에 나타내었다). 그렇게 하여 형성된 산화규소막은 매우 치밀하고 평활하며, 종래의 기술에서 편석 장소로 되는 오목 또는 볼록 부분을 거의 가지지 않게 된다.
그 다음, 그렇게 하여 얻어진 산화규소막을 패터닝하여, 오목 또는 볼록 패턴을 의도적으로 형성한다. 즉, 결정화를 조장하는 금속원소를 위한 편석 장소를 의도적으로 제공함으로써, 결정핵을 발생하는 위치를 제어할 수 있다.
즉, 그 수단은, 소자 설계단계에서 소망의 위치에 소망의 크기의 결정을 형성하는 것을 가능하게 하는 큰 이점을 가진다. 이것은 공업적인 관점에서 매우 유익하다.
본 발명은 또한, 비정질 규소막을 형성하기 위해 감압 열CVD법을 사용하는 것을 특징으로 한다. 감압 열CVD법에 의해 형성된 비정질 규소막은, 플라즈마 CVD법에 의해 형성된 비정질 규소막에 비하여 수소 함유량이 적고 더 치밀하다. 따라서, 본 발명에 의해 얻어진 비정질 규소막은, 자연발생적으로 형성된 핵을 거의 가지지 않는 것을 특징으로 한다.
자연발생적으로 다수로 형성된 핵은 결정핵의 제어를 크게 방해한다. 따라서, 자연발생적으로 형성된 핵의 수가 적은 것이 매우 편리하다.
다음, 그렇게 하여 얻어진 큰 크기의 결정을 단결정으로 전환시키는 수단(더 정확하게는, 모노도메인 영역을 형성하는 수단)을 연구하였고, 그 결과, 그렇게 하여 얻어진 결정에 레이저광 또는 그 레이저광의 것과 동등한 에너지를 가지는 강한 광을 조사하는 것에 의해 모노도메인 영역을 형성할 수 있다는 것이 발견되었다.
도 1(A)∼(F)는 모노도메인 영역을 가지는 반도체박막의 형성단계들을 나타내는 단면도.
도 2(A)∼(C)는 모노도메인 영역의 구성을 나타내는 도면.
도 3(A)∼(F)는 모노도메인 영역을 가지는 반도체박막의 형성단계들을 나타내는 단면도.
도 4(A)∼(E)는 반도체장치의 제작공정을 나타내는 단면도.
도 5는 SOI 기술의 문제점들을 나타내는 설명도.
도 6은 모노도메인 영역의 구성을 나타내는 도면.
도 7은 모노도메인 영역상에 형성된 활성층을 나타내는 도면.
도 8(A)∼(E)는 반도체장치의 제작공정을 나타내는 단면도.
도 9(A)∼(D)는 반도체장치의 제작공정을 나타내는 단면도.
도 10(A) 및 (B)는 반도체장치의 제작공정을 나타내는 단면도.
도 11(A)∼(D)는 반도체장치의 제작공정을 나타내는 단면도.
도 12(A) 및 (B)는 DRAM의 구성을 나타내는 도면.
도 13(A) 및 (B)는 SRAM의 구성을 나타내는 도면.
도 14는 인공 석영 타깃의 성분을 나타내는 표.
도 15(A)∼(D)는 반도체장치의 제작공정을 나타내는 단면도.
도 16(A)∼(F)는 응용제품들의 설명도.
*도면의 주요부분에 대한 부호의 설명*
101: 유리기판 102: 산화규소막
103: 오목 또는 볼록 패턴104: 비정질 규소막
105: 니켈층106: 오목 또는 볼록부분
107: 수직성장영역108: 횡방향성장영역
109: 결정성 규소막 401: 유리기판
402 : 산화규소막 403: 활성층
404: 게이트 절연막 405: 알루미늄막
407: 다공질의 양극산화막 408: 치밀한 양극산화막
409: 게이트 전극 410: 소스 영역
411: 드레인 영역412, 413: 저농도 불순물영역
414: 채널형성영역 415: 층간절연막
416: 소스 전극 417: 드레인 전극
1201, 1301: 워드선 1202, 1302: 비트선
1203: 박막트랜지스터 1204: 콘덴서
1304: 드라이버 트랜지스터 1305: 액세스 트랜지스터
본 발명의 구성을 아래의 실시예들을 참조하여 더 상세히 설명한다. 그러나, 본 발명이 이 실시예들에 한정되는 것이 아님을 이해하여야 한다.
실시예 1
이 실시예는, 본 발명의 가장 중요한 개념인 모노도메인 영역의 형성과정을 설명하는 것이다. 도 1(A)∼(F)는 절연표면을 가진 기판상에 형성된 규소막의 단면도를 나타낸다.
도 1(A)를 참조하면, 먼저, 유리기판(101)상에 스퍼터링법에 의해 산화규소막(102)을 형성한다. 유리기판 대신에, 석영 기판 또는 실리콘 기판이 사용될 수도 있다. 스퍼터링에 사용되는 타킷은 인공 석영 타깃이 사용된다.
인공 석영 타깃을 사용하여 형성된 산화규소막(102)은 매우 편평하고 평활한 표면을 가진다. 더 구체적으로는, 예를 들어, 표면 요철의 높이가 30 Å 이내이고, 그의 폭은 100 Å 이상이다. AFM(원자력 현미경)을 사용하여 관찰하여도 요철로서 인식하는 것이 어렵다.
산화규소막(102)을 형성한 후, 패터닝을 행하여, 오목 또는 볼록 패턴(103)을 의도적으로 형성한다. 이 실시예에서는, 특별히, 볼록 부분을 의도적으로 얻기 위해 패터닝하여 정사각형의 미세한 섬 모양 패턴을 형성하는 경우에 대해서만 기술하지만, 오목부분을 얻기 위해 그와 같은 패턴을 형성하여도 유사한 효과가 얻어질 수 있다. 이 오목 또는 볼록 패턴(103)은, 이후 형성되는 비정질 규소막의 막 두께의 대략 절반 정도의 높이로 제공된다.
소망의 형상으로 패터닝을 실행한 후, 비정질 규소막(104)을 플라즈마 CVD법, 스퍼터링법, 또는 감압 열CVD법에 의해 100∼750 Å(바람직하게는, 150∼450 Å)의 두께로 형성한다. 감압 열CVD법이 이용되는 경우, 기체상의 디실란(Si2H6) 또는 트리실란(Si3H8)이 성막가스로서 사용된다.
비정질 규소막(104)의 막 두께를 상기한 범위로 제어함으로써, 레이저광의 조사에 의해 그 막을 단결정으로 전환시키는 단계가 효과적으로 행해질 뿐 만 아니라, 그렇게 하여 얻어진 결정성 규소막을 반도체장치의 활성층으로 이용함으로써, 낮은 OFF 전류를 가지는 반도체장치가 제작될 수 있다.
감압 열CVD법에 의해 형성된 비정질 규소막은 후의 결정화 단계에서, 자연발생적으로 형성되는 핵을 낮은 비율로 발생한다. 자연발생적으로 형성되는 결정핵의 비율은, 비정질 규소막의 결정화를 조장하는 니켈과 같은 금속원소에 의해 영향을 받지 않고 핵을 발생하는 비율이다.
상기 효과는, 후의 결정화 단계에서 큰 직경을 가지는 결정을 얻는데 있어 바람직한데, 그 이유는 결정들 사이의 상호간섭(결정성장을 방해하도록 서로 충돌하는 것)을 야기하는 비율이 감소될 수 있기 때문이다.
비정질 규소막(104)을 형성하는 경우, 버퍼층으로서 제공되는 산화규소막(102)의 표면 청정도에 주의를 하여야 한다. 종래의 기술과 관련하여 앞에서 설명된 바와 같이, 오염물은 결정화를 조장하는 금속원소를 위한 편석 장소를 제공하여 핵발생을 야기한다.
비정질 규소막(104)을 형성한 후, 산소 분위기에서 UV광을 조사하여, 그 비정질 규소막(104)의 표면에 매우 얇은 산화막(도면에는 도시되지 않음)을 형성한다. 그 산화막은, 금속원소를 도입시키는 후의 용액도포 단계에서 부여되는 용액에 대한 비정질 규소막의 습윤성을 향상시키기 위해 제공된다.
그 다음, 비정질 규소막(104)의 표면에 결정화를 조장하는 금속원소를 소정 농도로 함유하는 용액을 떨어뜨리는 것에 의해 수성막(도면에는 도시되지 않음)을 형성한다. 그 금속원소는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au으로 이루어진 군으로부터 선택된 1종 또는 다수 종류의 원소이지만, 본 발명자들의 연구에 따르면, Ni(니켈)이 가장 효과적인 것으로 밝혀졌다.
후의 가열단계에서의 불순물의 잔류를 고려하면, 질산니켈염 용액을 이용하는 것이 바람직하다. 초산니켈염 용액도 사용될 수 있으나, 초산니켈염 용액은 탄소를 함유하기 때문에, 후의 가열단계에서 탄소가 막내에 잔류물로서 잔류할 수 있을 우려가 있다.
도 1(A)를 참조하면, 스피너(spinner)를 사용하여 스핀 코팅을 행하여, 비정질 규소막(104)상에 산화막(도면에는 도시되지 않음)을 사이에 두고 니켈층(105)이 보유되는 상태를 얻는다.
이때, 오목 또는 볼록 패턴(103)의 상측에 제공된 비정질 규소막(104)에는, 그 오목 또는 볼록 패턴(103)의 형태에 상응하여 오목 또는 볼록 부분(106)이 형성된다. 그리하여, 오목 또는 볼록 부분(106)의 주변은 표면장력 때문에, 니켈이 국부적으로 농축된 영역을 제공하는 경향이 있다. 그리하여, 후의 결정화 단계에서, 그 영역이 제4 단계에서의 결정화(즉, 기판에 대략 평행한 방향으로의 결정화)를 용이하게 하도록 효과적으로 작용하기도 한다.
이 실시예에서는, 용액도포 단계가 비정질 규소막(104)상에 행해졌으나, 비정질 규소막을 형성하기 전에 버퍼층, 즉, 산화규소막(102)상에 그 용액을 도포하여도 동일한 효과가 얻어질 수 있다. 또한, 그 용액은 산화규소막(102)의 표면과 비정질 규소막(104)의 표면 모두에 도포될 수도 있다.
도 1(A)에 나타낸 상태를 얻은 후, 그 구조물을 불활성 가스 분위기중에서 대략 1시간 동안 450℃로 가열함으로써 수소를 제거한다. 그 다음, 500∼700℃, 대표적으로는 550∼600℃의 온도범위에서 4∼8시간 가열처리를 햄하여 비정질 규소막(104)을 결정화시킨다. 그러나, 그 막을 유리기판상에 형성하는 경우에는, 유리의 내열성을 고려하여 그 가열처리를 650℃보다 높지 않은 온도로 행하는 것이 바람직하다. 이 결정화는 아래에 설명되는 방식으로 진행한다.
제1 단계에서, 니켈이 가열에 의해 활성화되어, 화살표로 나타낸 바와 같이 비정질 규소막(104)의 내부에서 등방적으로 확산한다.(도 1(B))
그 다음, 제2 단계에서, 니켈이 산화규소막(102)과 비정질 규소막(104) 사이의 계면에서 이주(migration)하여 오목 또는 볼록 패턴(103)에서 편석한다. 즉, 오목 또는 볼록 패턴(103)이 의도적으로 형성된 편석 장소(segregation site)로서 작용한다.(도 1(C))
그 다음, 편석 장소, 즉, 오목 또는 볼록 패턴(103)에서의 니켈 농도가 대략 1×1020원자/cm3이상 만큼 높게 되면, 그곳에 결정핵이 발생하여, 규소막 표면에 대하여 대략 수직인 방향으로 결정화가 진행한다. 이 제3 단계에서 형성된 수직성장영역(107)은 니켈을 고농도로 함유하는 영역으로 된다.(도 1(D))
제4 단계로서, 수직성장영역(107)를 기점으로 하여, 결정성장이 규소막 표면에 대략 평행한 방향으로 진행한다. 그렇게 하여 형성된 횡방향성장영역(108)은, 집합되고 비교적 일방향으로 배향된 다수의 주상(柱狀) 또는 침상(針狀) 결정으로 이루어진다. 따라서, 결정성의 면에서는, 이 영역이 수직성장영역(107)보다 우수하다.
편석 장소가 제어하에 의도적으로 형성되기 때문에, 다른 결정립에 의해 영향을 받지 않고 결정직경이 확대될 수 있다. 즉, 편석 장소를 형성하는 위치를 적절히 설계함으로써, 소망의 크기의 결정이 소망의 위치에 얻어질 수 있다.
그러나, 결정립 직경의 한계가 가열처리의 온도와 시간에 좌우되기 때문에, 그 크기는 제조비용과 관련하여 적절히 결정될 수 있다. 또한, 결정을 단결정으로 전환하는 후의 단계에서도 결정성장이 진행한다는 것을 고려하여야 한다.
그리하여, 도 1(F)에 나타낸 바와 같은 결정성 규소막(109)이 얻어진다. 여기서, 주목하여야 하는 것은, 본 발명이 공지의 그래포에피택시(graphoepitaxy) 기술과는 근복적으로 다르다는 것이다.
그래포에피택시는, 하지막(下地膜)의 표면에 규칙적인 형상을 부여하여, 가장 안정한 표면으로부터 결정화가 일어난다는 비정질 규소막의 성질을 이용함으로써 결정성 규소막에 균일한 배향을 제공하는 기술이다.
본 발명은, 하지막의 표면 형태를 바꾸는 것으로 그의 표면 에너지를 변화시켜, 결정화를 조장하는 금속원소가 쉽게 편석되는 영역을 제공하는 것에 특징이 있다. 따라서, 본 발명은, 결정핵의 형성을 위해 표면 형태를 바꾸는 그래포에피택시 기술과 다르다.
도 2(A)는, 결정성 규소막(109)을 상측에서 본 평면도를 나타낸다. 도 2(A)를 참조하면, 제3 단계에서 형성된 수직성장영역(201)(도 1(D)의 수직성장영역(107)에 상응함)은 이 실시예에서는 정사각형의 미세한 섬 형상 패턴을 나타낸다. 제4 단계에서 형성된 횡방향성장영역(202)(도 1(F)의 결정성 규소막(109)에 상응함)은 중앙의 수직성장영역(201)을 핵으로 하여 성장하는 것이다. 이 실시예에서는 수직성장영역(201)이 점으로 간주되기 때문에, 횡방향성장영역(202)은 대략 6각형 형상으로 얻어진다.
횡방향성장영역이 6각형 형상을 나타내는 이유는 다음과 같이 설명될 수 있다. 규소막의 결정형태를 고려하면, 일반적으로, (111)면들에 의해 둘러싸인 핵이 6각형 형상을 가지는 결정립으로 성장한다는 것이 알려져 있다.
본 실시예에서는, 결정화를 조장하는 금속원소로서 니켈이 사용되는데, 결정화중에 주상 또는 침상 결정이 앞 가장자리 부분과 측면부분에 니켈 실리사이드가 형성된다는 것이 본 발명자들에 의해 나타내어져 있다.
또한, 니켈 실리사이드의 안정한 표면은 (111)면이다는 것도 알려져 있다. 이러한 사실을 고려하면, 결정핵으로 되는 수직성장영역(201)을 둘러싸는 면은 니켈 실리사이드의 안정한 표면인 (111)면이 지배적이다는 것이 이해될 수 있다.
따라서, 일 지점, 즉, 수직성장영역(201)을 기점으로 하여 성장한 횡방향성장영역(202)이 제4 단계에서의 결정성장에 의해 대략 6각형 형상으로 형성된다는 것이 쉽게 이해될 수 있다.
상기한 방식으로 형성된 횡방향성장영역(202)은 도 2(A)에 나타낸 바와 같이 6개의 부분(A∼F)으로 분할될 수 있다. 이때, 그 6개의 부분(A∼F)은 각각이 하나의 결정립인 것과 같이 보인다. 이것은, 그들 부분(A∼F)이 서로 충돌하는 영역에 슬립(slip)과 같은 결함이 발생하여, 결정입계가 형성되기 때문이다.
도 2(B)는 그들 부분(A∼F)의 영역내의 일부분을 확대한 간략도를 나타낸다. 도 2(B)에 나타낸 바와 같이, 미시적으로 보면, A∼F의 영역들은 각각, 다수의 주상 또는 침상 결정의 집합에 의해 형성된다. 따라서, 거시적으로는, 결정이 치밀하게 집합되기 때문에 그 영역들 각각은 하나의 결정립으로 보이는 것이다.
그 주상 또는 침상 결정들 각각은 그의 내부에 실질적으로 결정입계가 존재하지 않는 모노도메인이다.
또한, 개개의 결정은 내부로부터 니켈과 같은 불순물 원소를 제거함으로써 성장하기 때문에, 그 결정의 표면에 금속 실리사이드가 형성된다. 그리하여, 도 2(B)에 나타낸 바와 같이, 금속원소, 즉, 니켈이 결정입계(203)에서 편석된다.
따라서, 도 2(B)에 나타낸 상태는, 다수의 모노도메인이 집합되어, 비교적 개선된 결정성을 가지는 영역을 제공하는 것을 나타내지만, A∼F의 영역은 단일의 모노도메인 영역을 형성하지는 않는다.
본 발명을 실현하기 위해서는, 횡방향성장영역(202)의 결정성을 개선하기 위한 추가 단계가 필요하다. 본 발명에서, 이 단계가 특히 '단결정 형성단계'로 나타내어진다.
본 발명에 따른 단결정 형성단계는 구체적으로는, 그렇게 하여 얻어진 결정성 규소막에 레이저광 또는 그 레어저광과 동등한 에너지를 가지는 강한 광을 조사하는 것을 포함한다.
바람직하게는, 자외 영역의 레이저광을 발생하는 엑시머 레이저가 상기 목적을 위해 사용된다. 더 구체적으로는, KrF 엑시머 레이저(파장; 248 nm), XeCl 엑시머 레이저(파장; 308 nm) 등이 사용될 수 있다. 또는, 동일한 효과를 얻기 위해, 자외선 램프를 사용한 강한 광이 사용될 수도 있다.
결정성 규소막에 레이저광을 조사한 때, 그 조사된 표면은 용융상태가 순간적으로 얻어지도록 높은 온도로 국부적으로 가열된다. 그러나, 도 2(B)에 나타낸 바와 같이, 실제로는, 주상 또는 침상 결정의 결정입계부분(203)에서 편석되는 금속 실리사이드가 우선적으로 용융되고, 주상 또는 침상 결정은 쉽게 용융되지 않는다.
즉, 도 2(B)에 나타낸 구성을 가지는 횡방향성장영역에 레이저광을 조사하는 경우, 결정입계(203)가 우선적으로 그러나 일시적으로 용융된 다음, 재결정화한다. 도 2(C)를 참조하면, 도 2(B)의 결정입계(203)의 일시 분해 및 재결합에 의해 형성되는 접합 계면(204)이 점선으로 나타내어져 있다.
그때, 결정입계(203) 부근의 실리콘 격자는 재배열되어, 규소원자들이 잘 정합하도록 하는 방식으로 재결합된다. 그리하여, 도 2(B)에 나타낸 바와 같이, A∼F의 개개의 영역 내부에서 집합된 다수의 주상 또는 침상 결정은 도 2(C)에 나타낸 것과 같이 실질적으로 결정입계를 가지지 않는다.
또한, 침상 또는 주상 결정의 내부에 존재하였던 전위 및 직층 결함과 같은 결정 결함이 대부분 소멸하기 때문에, 초기에는 주상 또는 침상 결정이었던 부분의 결정성도 상당히 개선된다.
이때, A∼F의 각 영역의 체적이 실리콘 격자의 재배열에 의해 팽창한다. 그 결과, 도 2(A)에 나타낸 A∼F의 영역들이 서로 충돌하는 결정입계(즉, 모노도메인 영역의 외부 가장자리부분)에서는 규소막이 융기하는 것으로 관찰된다. 규소막의 융기는 레이저 조사처리가 행해지는 경우에 보여지는 한 특징이다.
규소막의 융기가 결정입계에서 일어나는 경우, 결정립내의 높은 결정성이 달성되는 것이 경험적으로 판명되었으나, 그 이유는 아직 확립되어 있지 않다.
또한, 예를 들어, 두께 500 Å의 비정질 규소막이 사용되는 경우, 규소막의 융기가 대략 500 Å인 것이 SEM 관찰결과 나타났다.
상기한 공정단계들을 거쳐 형성된 결정성 규소막은 단결정의 것과 동등한 매우 개선된 결정성을 가지는 모노도메인 영역을 제공한다.
본 발명의 다른 구성은, 상기한 모노도메인 영역만을 이용하여, 박막트랜지스터로 대표되는 반도체장치의 활성층을 형성하는 것을 포함한다.
도 7은, 액티브 매트릭스형 액정표시장치를 제작하는데 있어서, 절연표면을 가진 기판(21)상에 매트릭스상(狀) 배열로 제공된 활성층(24)을 나타낸다.
도 7에, 수직성장영역이 존재한 부분(22)이 점선으로 나타내어져 있다. 또한, 횡방향성장영역의 충돌에 의해 결정입계가 형성된 부분(23)이 점선으로 나타내어져 있는데, 그 이유는 활성층(24)이 형성된 후에는 그 부분이 관찰될 수 없기 때문이다.
도 7에 나타낸 바와 같이, 박막트랜지스터의 활성층(24)은, 수직성장영역과 결정입계가 그 활성층내에 포함될 수 없도록 하는 방식으로 매트릭스상 패턴으로 형성된다.
도 7은 국부적으로 나타낸 도면이지만, 그것이 기판(21)상에 형성된 전체 활성층에 대해서도 동일하게 적용된다. 즉, 결정입계가 없는 모노도메인 영역만을 이용하여 수 백만개의 박막트랜지스터의 활성층이 형성된다.
실시예 2
이 실시예는, 레이저광의 조사가 레이저광의 것과 동등한 에너지를 가지는 강한 광을 조사하는 것으로 대체된 것을 제외하고는, 실시예 1에 기술된 것과 유사한 구성을 나타낸다. RTA(급속 열어닐)이 본 실시예의 구성을 실현하기 위한 기술로 알려져 있다.
RTA는, 적외광 또는 자외광과 같은 강한 광을 램프 등을 사용하여 피처리체에 조사하는 것을 포함하는 방법이다. 이 방법은, 그 처리가 대략 수 초, 수 십초의 짧은 시간에 완료될 수 있고 높은 가열 및 냉각속도로 수행될 수 있다는데 특징이 있다. 그리하여, 실질적으로 맨외측 표면상의 박막만이 가열될 수 있다. 더 구체적으로는, 예를 들어, 유리기판의 표면에 형성된 박막만이 대략 1000℃의 매우 높은 온도로 어닐(anneal)될 수 있다.
이 방법에서는, 또한, 처리시간이 짧기 때문에, 제작공정에서의 생산량이 상당히 증가될 수 있다. 따라서, 이 방법은 생산성을 증가시키는 관점에서 매우 효과적인 수단이다.
실시예 3
이 실시예는, 실시예 1에 기재된 공정단계들에서 얻어진 모노도메인 영역을 사용하여 박막트랜지스터의 활성층을 구성하는 예를 나타낸다. 이 실시예에서는 상부 게이트형 구성이 설명되지만, 그 구성을 하부 게이트형에 적용하는 것도 가능하다.
도 4(A)에 나타낸 바와 같이, 모노도메인 영역을 포함하는 반도체박막이 실시예 1에 기재된 공정단계들에 따라 형성되고, 패터닝되어, 모노도메인 영역만으로 된 활성층(403)을 형성한다. 실시예 1에 기재된 것과 같이, 부호 401은 유리기판을 나타내고, 부호 402는 산화규소막을 나타낸다.
그 다음, 게이트 절연막(404)으로 작용하는 산화규소막을 플라즈마 CVD법에 의해 1500 Å의 두께로 형성한다. 그 산화규소막 대신에, 산화질화규소막 또는 질화규소막이 사용될 수도 있다.
게이트 전극을 제공하도록 두께 5000 Å의 알루미늄막(405)을 스퍼터링법에 의해 형성한다. 그 알루미늄막(405)에는 스칸듐이 0.2 중량%의 농도로 첨가된다. 탄탈 또는 몰리브덴과 같은 다른 금속이 알루미늄 대신 사용될 수도 있다. 그리하여, 도 4(A)에 나타낸 상태가 얻어진다.
알루미늄막(405)을 형성한 후, 그 표면에 매우 얇은 양극산화막(도면에는 도시되지 않음)을 형성한다. 그 양극산화막은, 3%의 주석산을 함유하고 암모니아수로 중화된 에틸렌 글리콜 용액을 전해용액으로 사용하여 형성된다. 그 양극산화는, 알루미늄막(405)을 양극으로 사용하고 백금을 음극으로 사용하여 전해용액내에서 행해진다.
이 단계에서 형성된 양극산화막은 치밀하고, 후에 형성되는 레지스트 마스크를 알루미늄막에 밀착시키도록 작용한다. 본 실시예에서는, 양극산화막(도면에는 도시되지 않음)이 대략 100 Å의 두께로 형성된다. 그 막 두께는 인가전압에 의해 제어될 수 있다.
그후, 알루미늄막(405)을 패터닝하여, 게이트 전극(409)의 베이스(base)를 제공하는 섬 모양의 알루미늄막 패턴(406)을 형성한다. 이 단계에서 사용되는 레지스트 마스크(도면에는 도시되지 않음)는 그대로 둔다.(도 4(B))
일단 도 4(B)에 나타낸 상태가 얻어지면, 알루미늄막 패턴(406)을 양극으로 사용하여 양극산화를 다시 행한다. 이 단계에서, 3%의 수산 수용액이 전해용액으로 사용된다. 이 양극산화 단계에서는, 레지스트 마스크(도면에는 도시되지 않음)가 여전히 존재하기 때문에, 알루미늄막 패턴(406)의 측면에서만 산화가 진행한다. 그리하여, 도 4(C)에 나타낸 바와 같이 양극산화막(407)이 형성된다.
그렇게 하여 얻어진 양극산화막(407)은 다공질이고, 수 마이크로미터의 두께로 성장할 수 있다.
그러나, 본 실시예에서는, 다공질의 양극산화막(407)이 양극산화 시간을 제어함으로써 7000 Å의 두께로 형성되었다.
도 4(C)에 나타낸 바와 같은 다공질의 양극산화막(407)의 형성후, 레지스트 마스크(도시되지 않음)를 제거한다. 그 다음, 치밀한 양극산화막을 형성하는 이전의 단계에서 이용된 것과 동일한 조건하에 양극산화를 다시 행하여, 또 다른 치밀한 양극산화막(408)을 형성한다. 이 양극산화막(408)은 800 Å의 두께로 형성되었다.
이 단계에서, 양극산화막(408)이 도 4(C)에 나타낸 바와 같이 형성되는데, 그 이유는 다공질의 양극산화막(407)내로 전해용액이 침투하기 때문이다.
그 양극산화막(408)이 1500 Å 이상의 두께로 두껍게 형성되면, 후의 불순물 이온 주입단계에서 오프셋 게이트 영역이 형성될 수 있다.
치밀한 양극산화막(408)은, 후의 단계에서 게이트 전극(409)의 표면에 힐록(hillock)이 발생하는 것을 방지하도록 작용한다.
치밀한 양극산화막(408)의 형성에 이어서, 불순물 이온을 주입하여 소스/드레인 영역을 형성한다. 이 단계에서, P(인) 이온이 주입되어 N채널형 박막트랜지스터를 형성한다.
그리하여, 고농도로 불순물이 첨가된 소스 영역(410)과 드레인 영역(411)이 형성된다.(도 4(C))
초산, 인산 및 질산의 혼합산을 사용하여 다공질의 양극산화막(407)을 선택적으로 제거한 후, P(인) 이온을 다시 주입한다. 그 이온 주입시의 도즈(dose)량은 소스/드레인 영역들(410, 411)의 형성을 위해 이전에 사용된 도즈량보다 낮다.
이렇게 하여, 소스 영역(410) 및 드레인 영역(411)의 것보다 낮은 농도로 불순물을 함유하는 저농도 불순물 영역(412, 413)이 형성될 수 있다. 또한, 채널형성영역(414)으로 되는 영역이 셀프얼라인(자기정합) 방식으로 형성된다.(도 4(D))
불순물 이온을 주입하는 단계에 이어서, 이온이 주입된 영역을 어닐하기 위해 레이저광, 적외광, 또는 자외광을 조사한다.
그리하여, 소스 영역(410), 저농도 불순물 영역(412), 채널형성영역(414), 저농도 불순물 영역(413), 및 드레인 영역(411)이 형성된다. 저농도 불순물 영역(413)이 일반적으로 알려진 LDD(엷게 도핑된 드레인) 영역이다.
그 다음, 300∼350℃의 온도로 0.5∼1시간 플라즈마 수소화처리를 행하는 것이 효과적이다. 그 처리단계를 행함으로써, 수소가 4 원자%(1×1021원자/cm3) 이하, 즉, 1×1015∼ 1×1021원자/cm3의 농도로 활성층(403)내에 첨가될 수 있다.
그렇게 하여 활성층(403)내에 첨가된 수소는 활성이기 때문에, 그 수소는 규소의 댕글링 결합(dangling bond) 또는 활성층/게이트 절연막의 계면 준위를 중화시킴으로써 제거될 수 있다.
그렇게 하여 도 4(D)에 나타낸 상태를 얻은 후, 층간절연막(415)을 형성한다. 그 층간절연막(415)은 산화규소막, 질화규소막, 산화질화규소막, 수지막, 또는 그들의 적층막을 사용하여 구성될 수 있다. 질화규소막을 사용하는 것이 바람직한데, 그 이유는 그러한 막이, 이전에 첨가된 수소가 소자의 외부로 재방출되는 것을 방지하기 때문이다.
그 다음, 컨택트 홀(contact hole)들을 형성한 후, 소스 전극(416)과 드레인 전극(417)을 형성한다. 화소 TFT가 액티브 매트릭스형 액정표시장치에 형성되는 경우, 게이트 전극(409)으로부터의 인출 전극이 필요 없으나, 주변구동회로에 사용하기 위한 회로 TFT의 경우에는, 게이트 전극(409)으로부터의 인출 전극도 동시에 형성되어야 한다.
350℃의 수소 분위기중에서 가열처리를 행함으로써, 전체 소자를 수소화하여, 도 4(E)에 나타낸 것과 같은 완성된 박막트랜지스터를 얻는다.
그렇게 하여 형성된 박막트랜지스터는 모노도메인 영역으로 이루어진 활성층을 포함한다. 따라서, 고속동작에도 대응할 수 있는 양호한 전계효과 이동도가 얻어질 수 있다. 또한, 결정입계 또는 니켈 화합물 등의 편석이 채널 영역과 드레인 접합부분에서 일어나지 않기 때문에, 비교적 신뢰성있는 박막트랜지스터가 제작될 수 있다.
실시예 4
최근, 산화규소막을 사이에 두고 실리콘 기판상에 형성된 단결정을 포함하는 구조, 즉, 소위 SOI 구조가 매우 주목받고 있다. 저소비전력화의 장치에 대한 획기적인 진전으로, SOI 구조에 관한 연구가 신속하게 진행되고 있다.
실제적으로, 본 발명에 따른 모노도메인 영역은 단결정의 것에 필적하는 결정성을 가지기 때문에, SOI 기술에 쉽게 응용될 수 있다. 본 실시예에서는, SOI 기판을 위해 해결되어야 할 문제점들을 본 발명과 비교하여 고려한다.
SOI 기술에서 해결되어야 할 문제점들이 도 5에 요약되어 있다. 도 5를 참조하면, 그 문제점들 또는, 규소막중의 계면 준위 및 고정 전하와 같은, 결정성과 관련된 것들과, 금속 오염 및 붕소 농도와 같은 외부 인자에 기인하는 것들이 있음을 볼 수 있다.
본 발명에서는, 레이저광 또는 그 레이저광의 것과 동등한 에너지를 가지는 강한 광을 결정성 규소막에 조사하여, 결정성을 개선시키고 결정들을 서로 재결합(단결정화)한다.
레이저 어닐링에 의한 효과로서는, 파이프 밀도, 계면 준위, 고정 전하, 관통 전이 등과 같은, 결정성에 악영향을 끼치는 인자들이 제거되거나 상당히 감소될 수 있다.
또한, 도 5에 나타낸 석출물이 실리사이드계 물질인 경우, 그에 레이저광을 조사한 때 쉽게 용융되고 증발될 수 있다. 그것이 산화물계 물질인 경우에는, 레이저광의 조사에 의한 국부적인 온도상승에 의해 산소가 재이탈 및 확산하여 산화물이 제거되는 것도 기대될 수 있다.
실시예 5
이 실시예는, 버퍼층으로서 제공된 산화규소막에 형성된 오목 또는 볼록 패턴이 변경된 것을 제외하고는 실시예 1에 기재된 것과 유사한 구성을 나타낸다.
실시예 1에서 형성된 정사각형의 미세한 섬 모양 패턴 대신에, 본 실시예에서는 직사각형의 홈 모양 패턴이 형성된다. 본 실시예는 오목부분이 되도록 형성하는 예이지만, 볼록부분이 되도록 형성하여도 동일한 효과가 얻어질 수 있다.
여기서는, 비정질 규소막의 결정화 단계가 생략되는데, 그 이유는 그것이 실시예 1에 기재된 것과 동일하기 때문이다. 결정화후의 결정립의 형상이 도6에 나타내어져 있다.
도 6을 참조하면, 결정핵으로서 제공된 수직성장영역(601)으로부터 횡방향성장영역(602)이 형성된다. 본 실시예는, 결정핵이 점이 아니라 선으로 간주된다는 점에서 실시예 1과 다르다.
그리하여, 얻어진 결정립은 대략 가늘고 기다린 6각형 형상을 나타낸다. 횡방향성장영역(602)은 A∼H의 8개 영역으로 이루어진다. 그러나, 수직성장영역(601)이 폭(X)보다 충분히 긴 길이(Y)를 가지기 때문에, 막이 석영 기판상에 형성된 때 A∼C의 영역과 F∼H의 영역은 D와 E의 영역과 비교하여 무시해도 좋을 정도로 작게 된다.
오목 또는 볼록 패턴을 상기한 형상으로 형성하는 이점은, D와 E의 영역이 실시예 1에서 얻어진 것보다 큰 모노도메인 영역으로 된다는 것이다. 즉, 이들 영역만을 이용하여 박막트랜지스터의 활성층을 형성함으로써, 동일한 결정성을 가지는 다수의 활성층이 단일의 모노도메인 영역내에 형성될 수 있다.
실시예 6
이 실시예는, 실시예 3에 기재된 TFT를 사용하여 CMOS 구조를 형성하는 예를 나타낸다. 이 실시예의 제작공정단계가 도 8∼도 10에 나타내어져 있다. 본 발명에 의해 형성된 결정성 규소막은 넓은 응용범위를 가지며, CMOS 구조를 형성하는 방법은 본 실시예에 기재된 것에만 한정되는 것은 아니다.
먼저, 실시예 1에 기재된 구성에 따라, 유리기판(31)상에 산화규소막(32)을 형성하고, 그 위에 모노도메인 영역을 포함하는 결정성 규소막을 얻는다. 그렇게 하여 얻어진 결정성 규소막을 패터닝하여, N채널형 TFT와 P채널형 TFT 각각을 위한 모노도메인 영역만으로 된 활성층(33, 34)을 얻는다.
그 활성층(33, 34)을 형성한 후, 게이트 절연막으로서 작용하는 산화규소막(35)을 플라즈마 CVD법에 의해 형성한다. 이 막은 500∼2000 Å, 대표적으로는 1000∼1500 Å의 두께로 형성된다. 또한, 산화규소막 대신에, 산화질화규소막 또는 질화규소막과 같은 다른 절연막이 게이트 절연막으로 사용될 수도 있다.
그리하여, 도 8(A)에 나타낸 상태가 얻어진다. 설명을 간단히 하기 위해, 한쌍의 N채널형 박막트랜지스터와 P채널형 박막트랜지스터를 형성하는 경우를 아래에 설명한다. 일반적으로는, 수 백개 이상의 단위로 N채널형 박막트랜지스터와 P채널형 박막트랜지스터가 단일의 유리기판상에 형성된다.
도 8(A)에 나타낸 상태가 얻어진 후, 후에 게이트 전극(1, 2)을 구성할 알루미늄막(36)을 도 8(B)에 나타낸 바와 같이 형성한다. 힐록(hillock)과 휘스커(whisker)의 발생을 억제하기 위해 그 알루미늄막에 스칸듐을 0.2 중량%의 농도로 첨가한다. 그 알루미늄막은 스퍼터링법 및 전자비임 증착법과 같은 방법에 의해 형성될 수 있다
힐록과 휘스커는 알루미늄의 비정상적인 성장에 기인하는 가시 또는 바늘 모양의 돌기물이다. 힐록이나 휘스커의 존재는, 인접한 배선들 사이 또는 떨어져 있는 배선들 사이의 단락 및 누화를 야기한다.
탄탈과 같은 다른 양극산화가능한 금속이 알루미늄막 대신 사용될 수도 있다.
알루미늄막(36)이 형성된 후, 그 알루미늄막(36)을 양극으로 사용하여 전해용액내에서 양극산화를 행함으로써, 얇고 치밀한 양극산화막(37)을 형성한다.
본 실시예에서는, 3%의 주석산을 함유하고 암모니아에 의해 중화된 에틸렌 글리콜용액이 전해용액으로 사용된다. 이 양극산화법을 사용함으로써 치밀한 양극산화막이 얻어질 수 있다. 그 막의 두께는 인가전압에 의해 제어될 수 있다.
본 실시예에서는, 양극산화막(37)이 대략 100 Å의 두께로 형성된다. 그 양극산화막(37)은 후의 단계에서 형성되는 레지스트 마스크에 대한 밀착성을 향상시키는 역할을 한다. 그리하여, 도 8(B)에 나타낸 상태가 얻어진다.
그 다음, 레지스터 마스크(38, 39)를 형성한다. 그 레지스트 마스크(38, 39)를 사용하여, 알루미늄막(36)과 그의 표면에 제공된 양극산화막(37)을 패터닝하여, 패턴(40, 41)을 형성한다.(도 8(C))
그 다음, 3%의 수산 수용액을 전해용액으로 사용하고 잔류 알루미늄막 패턴(40,41)을 양극으로 사용하여 양극산화를 행한다.
이 양극산화 단계에서, 양극산화가 잔류 알루미늄막 패턴(40, 41)의 측면에서 선택적으로 진행한다. 이것은, 알루미늄막 패턴(40, 41)의 상면에 치밀한 양극산화막과 레지스트 마스크(38, 39)가 잔존하여 있기 때문이다.
이 양극산화 단계에 의해 다공질의 양극산화막(42,43)이 형성된다. 그 다공질의 양극산화막(42, 43)은 대략 수 마이크로미터의 두께로 형성될 수 있다.
본 실시예에서는, 막 두께에 상응하는 양극산화의 진행거리는 7000 Å이다. 이 양극산화의 진행거리에 의해, 후에 확립되는 저농도 불순물 영역의 길이가 결정된다. 경험에 의하면, 다공질의 양극산화막(42, 43)의 성장거리는 6000∼8000 Å으로 하는 것이 바람직하다. 그리하여, 도 8(D)에 나타낸 상태가 얻어진다.
이 단계에서 게이트 전극(1, 2)이 확립된다. 도 8(D)에 나타낸 상태가 실현된 후, 레지스트 마스크(38, 39)를 제거한다.
그 다음, 3%의 주석산을 함유하고 암모니아에 의해 중화된 에틸렌 글리콜용액을 전해용액으로 사용하여 양극산화를 다시 행한다. 이 단계에서, 전해용액이 다공질의 양극산화막(42, 43)내로 침입한다. 그 결과, 도 8(E)에 나타낸 것과 같은 치밀한 양극산화막(44, 45)이 얻어진다.
그 치밀한 양극산화막(44, 45)의 두께는 500∼4000 Å이다. 그 막 두께는 전압을 인가하는 시간을 변경함으로써 제어된다. 이전에 형성된 치밀한 양극산화막(37)의 잔류부분이 이 양극산화막(44, 45)과 일체화된다.
그 다음, 도 8(E)에 나타낸 바와 같이, N형 도전성을 부여하는 불순물 이온으로서 P(인) 이온을 전체 표면에 도핑(doping)한다.
이 단계에서의 도핑은 0.2∼5×1015/cm2, 바람직하게는, 1∼2×1015/cm2의 높은 도즈량으로 실행된다. 그 도핑방법으로서는 플라즈마 도핑법 또는 이온 도핑법이 사용된다.
도 8(E)에 나타낸 단계의 결과로, 이온이 고농도로 주입된 영역(46, 47, 48, 49)이 형성된다.
그후, 알루미늄 혼합산을 사용하여 다공질의 양극산화막(42, 43)을 제거한다. 이 경우, 양극산화막(42, 43) 바로 아래에 위치된 활성층 영역은, 그곳에는 이온이 주입되어 있지 않기 때문에 실질적으로 진성(眞性)이다.
그 다음, 우측의 P채널형 박막트랜지스터를 구성하는 쪽의 소자를 덮도록 레지스트 마스크(50)를 형성한다. 그리하여, 도 9(A)에 나타낸 상태가 얻어진다.
도 9(A)에 나타낸 상태가 얻어진 후, 도 9(B)에 나타낸 바와 같이 P 이온을 다시 주입한다. 이 P 이온의 주입은 0.1∼5×1014/cm2, 바람직하게는, 0.3∼1×1015/cm2의 낮은 도즈량으로 행해진다.
즉, 도 9(B)에 나타낸 단계에서 행해지는 주입에서의 P 이온의 도즈량은 도 8(E)에 나타낸 단계의 주입에서의 도즈량보다 낮도록 제어된다.
그리하여, 엷게 도핑된 영역(52, 54)이 저농도 불순물 영역으로 된다. 그 영역(51, 55)은 P 이온이 보다 높은 농도로 주입된 고농도 불순물 영역이다.
이 단계를 행함으로써, 영역(51)이 N채널형 박막트랜지스터의 소스 영역으로 된다. 영역(52, 54)은 저농도 불순물 영역이고, 영역(55)은 드레인 영역이다. 또한, 영역(53)은 실질적으로 진성인 채널형성영역이다. 저농도 불순물 영역(54)이 일반적으로 알려진 LDD(엷게 도핑된 드레인) 영역이다.
도면에는 구체적으로 나타내어져 있지 않으나, 이온이 주입되지 않게 양극산화막(44)에 의해 차폐된 영역이 채널형성영역(53)과 저농도 불순물 영역(52, 54) 사이에 존재한다. 이 영역은 오프셋 게이트 영역으로 불리고, 양극산화막(44)의 막 두께에 상응하는 거리만큼 연장한다.
그 오프셋 게이트 영역은 그곳에 이온이 주입되어 있지 않기 때문에 실질적으로 진성이지만, 그곳에 게이트 전압이 인가되지 않으므로 채널을 형성하지 않는다. 그리하여, 그 영역은, 전계강도를 완화시키고 열화(劣化)를 억제하는 레지스터로서 작용한다. 그러나, 그 영역은, 그의 거리(오프셋 게이트 폭)가 짧은 경우 효과적인 오프셋 게이트 영역으로서 작용하지 않는다. 또한, 어느 정도의 거리가 있으면 유효하게 기능하는가의 명백한 경계는 없다.
그 다음, 레지스트 마스크(50)를 제거하고, 도 9(C)에 나타낸 바와 같이 좌측의 N채널형 박막트랜지스터를 덮는 레지스트 마스크(56)를 형성한다.
도 9(C)에 나타낸 바와 같이, P형 도전성을 부여하는 불순물로서 B(붕소) 이온이 주입된다. 이 실시예에서의 B 이온의 도즈량은 대략 0.2∼10×1015/cm2, 바람직하게는, 1∼2×1015/cm2이다. 도 9(C)에서의 B 이온의 도즈량은 도 8(E)에서의 P(인) 이온의 도즈량보다 높다.
이 단계에서 형성된 영역(57, 61)은 N형 또는 P형 도전성을 부여하는 불순물을 함유하지만, 그 영역들은 실질적으로 인출전극과 접촉하게 하기 위한 패드(이후, '접촉 패드'라 한다)로서만 기능한다. 더 구체적으로는, 좌측의 N채널형 박막트랜지스터와 달리, 영역(57, 61)은 소스/드레인과 명백히 구별된다.
본 발명자들은 P채널형 박막트랜지스터에 관하여, 영역(58)을 소스 영역으로 그리고 영역(61)을 드레인 영역으로 정의하고 있다.
이들 영역(58, 60)은 실질적으로 진성인 영역에 B 이온만을 주입하여 형성된다. 따라서, B 이외의 다른 이온이 존재하지 않기 때문에, 정합성이 좋은 PI 접합을 실현하도록 불순물 농도가 용이하게 제어될 수 있다. 또한, 이온 주입에 기인하는 결정성의 악화가 비교적 낮은 수준으로 억제될 수 있다.
오프셋 게이트 영역이 양극산화막(45)을 사용하여 형성될 수 있다. 그러나, P채널형 박막트랜지스터는 거의 열화되지 않는다는 것이 경험에 의해 알려져 있다. 따라서, 오프셋 게이트 영역을 특별히 제공할 필요는 없다.
이렇게 하여, P채널형 박막트랜지스터의 소스 영역(58)과 드레인 영역(60)이 형성된다. 영역(59)은 그곳에 불순물이 주입되어 있지 않기 때문에 채널형성영역으로 된다. 전술한 바와 같이, 각각 소스 영역(58)과 드레인 영역(60)으로부터 전류를 인출하기 위한 접촉 패트(57, 61)가 확립된다.
도 9(C)에 나타낸 단계의 완료후, 레지스트 마스크(56)를 제거하여, 도 9(D)에 나타낸 상태를 얻는다. 그후, 주입된 불순물의 활성화와 불순물 이온이 주입된 영역들의 어닐링을 위해 레이저광을 조사한다.
이때, N채널형 박막트랜지스터의 소스/드레인 영역(51, 55)으로 나타내어진 영역과 P채널형 박막트랜지스터의 소스/드레인 영역(58, 60)으로 나타내어진 영역의 결정성의 차이가 그리 크지 않은 상태에서 레이저광 조사가 행해진다.
도 9(C)에 나타낸 단계에서 2개의 영역들 사이에는 결정성에 큰 차이가 없는데, 그 이유는, P채널형 박막트랜지스터의 소스/드레인 영역(58, 60)이 이온 주입에 의해 크게 손상되지 않기 때문이다.
그리하여, 도 9(D)에 나타낸 상태에서 레이저광을 조사함으로써 2개의 박막트랜지스터의 소스/드레인 영역들을 어닐링하는 경우, 그 어닐링 효과의 차이가 시정될 수 있다. 즉, N채널형 및 P채널형 박막트랜지스터의 특성의 차이가 시정될 수 있다.
일단 도 9(D)에 나타낸 상태가 얻어지면, 도 10(A)에 나타낸 바와 같이 두게 4000 Å의 층간절연막(62)을 형성한다. 그 층간절연막(62)은 산화규소막, 산화질화규소막, 또는, 질화규소막일 수 있다. 또는, 그 층간절연막은 다층 구조를 가질 수도 있다. 이들 규화막은 플라즈마 CVD법 또는 열CVD법에 의해 형성될 수 있다.
그 다음, 컨택트 홀을 형성한 후, N채널형 박막트랜지스터(NTFT)의 소스 전극(63)과 드레인 전극(64)을 형성하고, 동시에, P채널형 박막트랜지스터(PTFT)의 소스 전극(65)과 드레인 전극(66)도 형성한다.(도 10(B))
그후, N채널형 박막트랜지스터의 드레인 전극(64)이 P채널형 박막트랜지스터의 드레인 전극(66)에 접속될 수 있도록 하는 방식으로 패터닝을 행한다. 또한, 2개의 TFT의 게이트 전극을 서로 접속함으로써, CMOS 구조를 구성할 수 있다.
본 실시예에서와 같은 CMOS형의 박막회로는 액티브 매트릭스형 액정표시장치와 액티브 매트릭스형 EL표시장치에서 이용될 수 있다.
도 8(E), 도 9(B) 및 도 9(C)에 나타낸 불순물 이온 주입단게에서, 게이트 절연막을 구성하는 산화규소막(35)으로 활성층을 덮는 것이 중요하다.
이 상태에서 불순물 이온의 주입을 행함으로써, 활성층의 표면 거칠음과 오염이 억제될 수 있다. 이것은 생산수율과 얻어진 장치의 신뢰성을 높이는 것에 크게 기여한다.
실시예 7
이 실시예는, 실시예 1에서 설명된 결정성 규소막이 실리콘 웨이퍼상에 형성되는 구성을 나타낸다. 이 경우, 실리콘 웨이퍼의 표면에 절연층을 제공하는 것이 필요하고, 일반적으로, 그것을 위해 열산화막이 이용된다.
가열처리는 일반적으로, 700∼1300℃의 온도범위에서 행해지고, 그 가열처리의 시간은 소망의 산화막 두께에 따라 다르다.
실리콘 웨이퍼의 열산화는 일반적으로, O2, O2-H2O, H2O, 또는 연소된 O2-H2의 분위기에서 행해진다. 또한, HCl 또는 Cl2와 같은 할로겐 원소가 첨가된 분위기에서의 산화도 널리 실용화되어 있다.
실리콘 웨이퍼는 IC와 같은 반도체장치에 필수불가결한 기체(基??)들중 하나이다. 그 웨이퍼상에 각종 반도체소자를 형성하는 각종 기술이 개발되어 왔다.
본 실시예를 이용하면, 단결정의 것에 필적하는 결정성을 가지는 결정성 규소막을 실리콘 웨이퍼를 이용하는 종래의 기술에 조합시키는 것에 의해 결정성 규소막의 응용범위가 더 확장될 수 있다.
실시예 8
이 실시예에는, 실시예 7의 일 예로서 실리콘 웨이퍼상에 형성된 IC상에 본 발명에 따른 결정성 규소막을 이용한 TFT를 형성하는 특정 구성을 나타내는 것이다. 그 제작공정을 도 11(A)∼(D)를 참조하여 개략적으로 설명한다.
도 11(A)는 통상의 공정에 의해 실리콘 웨이퍼상에 형성된 MOS-FET를 나타낸다. 그것은, 실리콘 기판(71)과, 소자들을 서로 분리시키기 위한 절연막(72)(일반적으로는 열산화막이다)을 포함한다. 실리콘 기판(71)에 도전성을 부여하도록 불순물 이온을 주입한 후, 확산공정에 의해 소스 영역(74)과 드레인 영역(75)을 형성한다. 그리하여, 실리콘 기판(71)이 P형인 경우, N형 도전성을 부여하기 위한 불순물, 즉, 인이 주입된다. 반대로, 실리콘 기판(71)이 N형인 경우에는, P형 도전성을 부여하기 위한 불순물, 즉, 붕소가 주입된다.
부호 76으로 나타낸 영역은 채널형성영역이다. 이 영역에서는, 이온 주입후의 확산공정에서 형성된 열산화막의 일부가 막 두께를 제어함으로써 실리콘의 표면에 잔류하여, 게이트 절연막으로서 기능한다. 단일 도전형을 가지는 다결정 실리콘막이 게이트 전극(77)으로 사용된다.
그 게이트 전극(77)은, 그것이 소스 전극(79) 및 드레인 전극(80)과 전기적 단락을 형성하지 않도록 하는 구성으로 되도록 산화규소막과 같은 절연막(78)에 의해 덮힌다.(도 11(A))
도 11(A)에 나타낸 상태가 얻어진 후, 층간절연막(81)을 형성한다. 그 층간절연막으로서는, 산화규소막, 질화규소막 등이 사용된다. 층간절연막(81)을 형성한 후, 컨택트 홀을 형성하여 드레인 전극으로부터의 인출 배선(82)을 형성한다.(도 11(B))
그 다음, 도 11(B)에 나타낸 상태가 얻어진 후, 연마를 행한다, 즉, 노출된 표면을 CMP(화학적 기계적 연마) 기술에 의해 평탄화한다. 그리하여, 평탄화된 층간절연막(81)이 얻어지고, 인출 배선(82)의 돌출 부분이 제거된다.
도 11(C)에서, 평탄화된 층간절연막(83)상에 평탄면(84)이 제공된다. 인출 배선(85)에서 돌출부분이 더 이상 관찰되지 않고, 그 배선과 접속하여 다른 인출 배선(86)이 형성된다.
그후, 층간절연막(87)을 형성한다. 본 발명은 그 층간절연막(87)에 적용가능하다. 즉, 그 층간절연막(87)상에, 모노도메인 영역을 이용하여 형성된 활성층을 가지는 박막트랜지스터가 형성된다.
먼저, 실시예 1에 따라, 모노도메인 영역을 사용하여 활성층(88)을 형성한다. 그후, 게이트 절연막(89)을 형성하고, 이어서, 게이트 전극(90)을 형성한다. 그 다음, 활성층에 단일 도전형을 부여하기 위한 불순물을 그 활성층에 주입한다.
불순물 주입후, 후의 단계에서 저농도 불순물 영역을 형성하기 위한 측벽(91)을 형성한다. 그 측벽(91)은 다음과 같이 형성될 수 있다.
산화규소막 등을 사용하여, 게이트 전극(90)을 덮는 절연막(도면에는 도시되지 않음)을 게이트 전극(90)의 막 두께보다 작지 않은 두께로 형성한다. 그 다음, 그렇게 성막된 절연막을 제거하기 위해, 건식 에칭법에 의해 이방성 에칭을 행한다. 그리하여, 게이트 전극(90)의 측면에만 절연막이 잔존하여, 측벽(91)을 제공하게 된다.
이 상태에서 다시 불순물 주입을 행한다. 두 번째로 불순물이 주입된 영역들이 소스 영역과 드레인 영역으로 되고, 측벽(91)에 의해 차폐된 영역이 소스 영역 및 드레인 영역에서의 것보다 낮은 농도로 불순물을 함유하는 불순물 영역을 제공한다. 그후, 그렇게 하여 포함된 불순물을, 예를 들어, 가열처리 또는 레이저광 조사에 의해 활성화시킨다.
상기한 방식으로 활성층이 구성된 후, 층간절연막(92)으로서 산화규소막 또는 질화규소막을 형성한다. 그 다음, 컨택트 홀을 형성한 후, 소스 전극(93)과 드레인 전극(94)을 형성한다.
본 실시예에서 기술된 바와 같이, 본 발명을 응용함으로써, 도 11(D)에 나타낸 것과 같은 3차원 구조를 가지는 집적회로가 IC상에 구성될 수 있다. 본 발명에 따르면, IC의 상측에 형성된 TFT는 단결정에 형성된 TFT의 것에 필적하는 성능을 발휘하기 때문에, 원래의 IC성능이 손상되지 않고 유지되어, 종래보다 더 높은 집적밀도로 집적회로를 실현할 수 있게 된다.
실시예 9
이 실시예는 본 발명을 응용하여 제작한 TFT가 DRAM(dynamic random access memory)에 이용되는 구성을 나타낸다. 이것을 도 12(A)와 (B)를 참조하여 설명한다.
DRAM은, 기억될 정보가 콘덴서(커패시터)에 전하로서 저장되는 형식의 메모리이다. 전하 형태의 정보들이, 콘덴서에 직렬로 접속된 TFT의 제어하에 콘덴서에 입출력된다. TFT와 콘덴서로 이루어져 DRAM의 단일 메모리 셀을 구성하는 회로가 도 12(A)에 나타내어져 있다.
워드(word)선(1201)을 통하여 게이트 신호가 제공된 때, TFT(1203)는 도전 상태로 된다. 이 상태에서, 콘덴서(1204)는 비트(bit)선(1202)측으로부터 충전되어 정보를 기록하거나, 또는 충전된 콘덴서가 방전되어 정보를 읽는다.
DRAM의 단면구조가 도 12(B)에 나타내어져 있다. 기체(基??)(1205)는 석영 기판 또는 실리콘 기판으로 만들어진다. 실리콘 기판이 사용되는 경우에는, 소위 SOI 구조가 구성될 수 있다.
산화규소막이 기체(1205)상에 하지막(下地膜)(1206)으로서 형성되고, 그 위에, 본 발명을 응용하여 TFT가 제작된다. 기체(1205)가 실리콘 기판인 경우, 열산화막이 하지막(1206)으로서 사용될 수 있다. 또한, 실시예 1에 따라 형성된 모노도메인 영역으로 이루어진 활성층(1207)이 형성된다.
그 활성층(1207)은 게이트 절연막(1208)으로 덮히고, 그 위에 게이트 전극(1209)이 형성된다. 그리고, 그 위에 층간절연막(1210)이 적층된 후, 소스 전극(1211)이 형성된다. 그 소스 전극(1211)의 형성과 동시에, 비트선(1202)과 전극(1212)이 형성된다. 또한, 절연막으로 이루어진 보호막(1213)이 형성된다.
전극(1212)은 고정 전위를 유지하여, 그 전극(1212)과, 그 전극(1212) 아래에 위치된 활성층의 드레인 영역과의 사이에 콘덴서(1204)를 형성한다. 즉, 그 콘덴서에 축적된 전하를 TFT에 의해 기록하거나 판독함으로써, 기억소자로서의 기능을 가지는 것으로 된다.
DRAM은, 1개의 메모리가 매우 적은 수의 소자, 즉 TFT와 콘덴서로 구성될 수 있다는데 그 특징이 있다. 그리하여, 그것은 고집적밀도로 대규모 메모리를 구성하는데 적당하다. 또한, 그의 가격이 낮은 수준으로 억제될 수 있기 때문에 현재 다량으로 이용되고 있다.
예를 들어, 본 발명을 응용하여 실리콘 기판상에 SOI 구조를 형성한 경우, 접합 면적이 작기 때문에 TFT의 누설전류가 최소로 될 수 있다. 이것은, 데이터 보유시간에 크게 기여한다.
또한, SOI 기판상에 형성된 DRAM 셀은, 축적용량이 낮은 수준으로 설정될 수 있기 때문에 낮은 전압에서의 동작을 가능하게 할 수 있다는데 특징이 있다.
실시예 10
이 실시예는, 본 발명을 응용하여 제작한 TFT가 SRAM(static random access memory)에 이용되는 구성을 나타낸다. 이것을 도 13(A)와 (B)를 참조하여 설명한다.
SRAM은, 플립-플롭과 같은 쌍안정 회로를 기억소자에 이용하는 메모리이고, 쌍안정 회로의 쌍안정 상태, 즉, ON-OFF 또는 OFF-ON에 대응하여 2진 정보값(0 또는 1)을 기억하는 것이다. 이 메모리는 전력이 공급되는 한 기억이 유지된다는 점에서 유리하다.
기억회로는 N-MOS 또는 C-MOS로 구성된다. 도 13(A)에 나타낸 SRAM은 수동부하소자에 고저항을 이용한 회로이다.
그 구성에 워드선(1301)과 비트선(1302)이 제공되고, 부하소자(1303)가 고저항으로 구성된다. 2쌍의 드라이버 트랜지스터(1304)와 2쌍의 액세스 트랜지스터(1305)가 SRAM을 구성한다.
TFT의 단면구조가 도 13(B)에 나타내어져 있다. 기체(1306)가 석영 기판 또는 실리콘 기판으로 만들어지고, 그 기체(1306)상에 산화규소막(1307)이 하지막으로서 형성되며, 그 위에 본 발명을 응용하여 TFT가 제작된다. 또한, 실시예 1에 따라 형성된 모노도메인 영역으로 이루어진 활성층(1308)이 형성된다.
그 활성층(1308)은 게이트 절연막(1309)으로 덮히고, 그 위에 게이트 전극(1310)이 형성된다. 그 위에 층간절연막(1311)을 적층한 후, 소스 전극(1312)이 형성된다. 그 소스 전극(1312)의 형성과 동시에 비트선(1302)과 드레인 전극(1312)이 형성된다.
그 구조물상에 층간절연막(1314)을 다시 형성하고, 고저항 부하로서 폴리실리콘막(1315)이 형성된다. 또한, 절연막으로 이루어진 보호막(1316)이 형성된다.
상기한 구성으로 된 SRAM은 고속동작을 할 수 있고, 신뢰성이 높으며, 시스템에 쉽게 끼워넣어질 수 있다.
실시예 11
이 실시예는, 실시예 3에 따른 반도체장치와 실시예 6에 나타낸 CMOS 구조를 사용하여 동일 기체(基體)상에 액티브 매트릭스 영역과 그 액티브 매트릭스 영역을 구동하기 위한 주변구동회로를 집적화한 구성을 나타낸다.
집적화된 액티브 매트릭스형의 액정표시장치를 구성하는 한쪽의 기체는 다음과 같이 구성된다. 더 구체적으로는, 액티브 매트릭스 영역에서는, 매트릭스상으로 배열된 화소들 각각에 스위칭용의 적어도 하나의 박막트랜지스터가 배치되고, 액티브 매트릭스 영역을 구동하기 위한 주변구동회로가 액티브 매트릭스 영역의 주변에 배치된다. 이들 회로는 모두 단일의 유리기판(또는 석영 기판 또는 실리콘 기판)상에 집적화된다.
상기한 구성에 본 발명을 응용하면, 액티브 매트릭스 영역과 주변회로가, 단결정상에 형성된 MOS-TFT의 것에 필적하는 성능을 가지는 박막트랜지스터에 의해 구성될 수 있다.
즉, 액티브 매트릭스 영역의 화소 TFT가 도 4(E)에 나타낸 박막트랜지스터로 구성되고, 주변회로는 도 8∼도 10에 나타낸 CMOS 구조로 구성된다.
액티브 매트릭스 영역에 배치되는 박막트랜지스터의 OFF 전류값은 가능한 한 낮게 억제되는 것이 바람직한데, 그 이유는 화소전극에 보유된 전하가 소정 시간 동안 유지되어야 하기 때문이다.
본 발명에 따른 박막트랜지스터가 모노도메인 영역으로 이루어진 활성층을 가지기 때문에, OFF 전류가 우선적으로 흐르는 경로(전류 경로)를 제공하는 결정입계가 실질적으로 존재하지 않는다. 따라서, 작은 OFF 전류를 가지는 박막트랜지스터가 제공될 수 있다.
한편, CMOS 회로가 주변구동회로로서 널리 사용되고 있다. 고성능을 가지는 CMOS 회로를 제작하기 위해서는, CMOS 회로를 구성하는 N채널형 및 P채널형 트랜지스터의 특성이 가능한 한 매우 균일하게 되어야 한다.
도 8∼도 10을 참조하여 실시예 6에 나타낸 CMOS 구조가 상기 목적을 달성하는데 가장 적합하다. 그리하여, 가장 바람직한 특성을 각각 가진 회로들로 이루어진 구성에 의해, 집적화된 액티브 매트릭스형 액정표시장치가 제작될 수 있다.
실시예 12
이 실시예는, 게이트 절연막이 다른 단계에서 형성되는 것을 제외하고는, 실시예 3에 기재된 것과 유사한 구성을 나타낸다.
먼저, 모노도메인 영역을 포함하는 반도체박막이 실시예 1에 기재된 것과 유사한 공정으로 제작되고, 반도체장치의 활성층이 그 모노도메인 영역만을 선택적으로 이용하여 형성된다.
그 다음, 규소를 주성분으로 하는 절연막(본 실시예에서는 산화규소막)이 활성층을 덮도록 하는 CVD법 또는 PVD법으로 대표되는 기상(氣相)법에 의해 200∼1500 Å(본 실시예에서는 800Å)의 두께로 형성된다. 그 산화규소막의 막 두께는 최종의 내절연전압을 고려하여 결정된다. 그 산화규소막 대신에, 산화질화규소막 또는 질화규소막이 사용될 수도 있다.
산화규소막의 형성후, 할로겐 원소를 함유하는 분위기에서의 가열처리가 행해진다. 그 가열처리의 주 목적은, 게터링(gettering)에 의해 활성층내에 잔류하는 니켈과 같은 금속원소를 제거하는 것이다. 그 가열처리는 600∼1100℃의 온도범위에서 행해질 수 있으나, 게터링의 효과를 충분히 얻기 위해서는, 700℃를 초과하는 온도(바람직하게는 800∼1000℃)에서 수행되는 것이 바람직하다.
기판으로서 유리기판이 사용되는 경우, 상기한 가열처리는 그 기판의 내열성을 고려하여 600∼650℃의 온도범위에서 행해져야 한다. 높은 내열성을 가지는 석영 기판과 같은 재료가 기판으로 사용되는 경우에는, 가열처리의 상한은 대략 1100℃(바람직하게는, 1000℃)까지 높여질 수 있다.
본 실시예에서는, 석영 기판에서 그리고 0.5∼10%(본 실시예에서는 3%)의 염화수소(HCl)가 첨가된 기체상 산소 분위기에서 가열처리가 행해졌다. HCl의 농도가 상기한 범위보다 높으면, 결정성 규소막의 표면이 거칠게 된다. 본 실시예에서는, 가열처리가 950℃의 온도에서 0.5시간 행해졌다.
할로겐 원소를 함유하는 분위기를 준비하기 위해, HCl, HF, HBr, Cl2, NF3, F2, 및 Br2로 이루어진 군으로부터 선택된 적어도 1 종류 또는 다수 종류의 기체상 원소가 산소 분위기에 첨가되었다.
상기한 단계의 결과로, 할로겐 원소의 게터링 기능이 금속원소에 작용하고, 그리하여, 활성층내의 니켈 농도가 게터링에 의해 1×1017원자/cm3이하(바람직하게는, 1×1017원자/cm3이하, 더 바람직하게는, 스핀 밀도 이하)로 낮추어진다. 상기 농도는 SIMS(2차이온 질량분석법)에 의해 얻어진 관측값이다.
열산화 반응이 진행하여, 대략 200 Å 두께의 열산화막이 활성층과 산화규소막 사이의 계면에 형성된다. 활성층의 최종 막 두께를 200∼300 Å(대표적으로는 250 Å)으로 설정함으로써 OFF 전류가 효과적으로 감소될 수 있다.
본 실시예에서는, 할로겐 원소를 함유하는 분위기를 사용하는 상기 가열처리후에, 기체상 질소 분위기에서 950℃에서 1시간 추가 가열처리가 행해진다. 이렇게 하여, 열산화막과 규소 함유 절연막의 막질(膜質)이 개선된다.
니켈은 활성층을 구성하는 결정성 규소막의 결정입계에서 편석되는 것으로 믿어진다. 따라서, 그로부터 니켈을 제거함으로써 다수의 댕글링 결합(dangling bond)이 발생한다. 다수의 댕글링 결합은 950℃의 가열처리에 의해 재조합되어 트랩 준위의 밀도가 감소된 결정입계를 형성한다.
할로겐 원소를 함유하는 분위기에서 행해진 가열처리의 결과, 잔류 할로겐 원소는 활성층과 게이트 절연막 사이의 계면 부근에 고농도로 잔존한다. SIMS의 측정치에 따르면, 할로겐 원소가 1×1019∼1×1020원자/cm3의 농도로 잔존한다.
활성층과 산화규소막 사이의 계면에 형성된 열산화막은 상기한 산화규소막과 함께 게이트 절연막을 구성한다. 활성층의 계면에서는 결함 준위, 격자간 규소원자 등이 감소되기 때문에, 활성층과 게이트 절연막 사이의 계면에서는 매우 우수한 계면상태가 얻어진다.
상기한 바와 같이, 본 실시예에 따라 가열처리를 행함으로써 니켈과 같은 금속원소의 농도가 낮추어질 수 있다. 반도체장치의 신뢰성을 향상시키는 관점에서, 니켈과 같은 금속원소의 농도를 감소시키는 것이 반도체장치에서는 매우 중요하다. 바람직한 계면상태를 가지는 게이트 절연막이 활성층의 결정상태를 개선함으로써 형성될 수 있다.
상기한 바와 같이, 우수한 전기적 성질과 높은 신뢰성을 가지는 반도체장치가 제작될 수 있다.
실시예 13
이 실시예는 활성층과 게이트 절연막 사이의 계면상태를 개선한 구성을 나 타낸다. 특히, 본 기술은 유리기판이 사용되는 경우에 유효하다.
먼저, 모노도메인 영역을 포함하는 반도체박막이 실시예 1에 기재된 것과 유사한 공정으로 형성되고, 반도체장치의 활성층이 모노도메인 영역만을 선택적으로 이용하여 형성된다. 그 다음, 실시예 12에서와 동일한 방식으로, 산화규소막을 CVD법 도는 PVD법에 의해 200∼1500 Å의 두께로 형성한다.
그 다음, 500∼700℃(대표적으로는, 640∼650℃)의 온도범위에서 가열처리를 행한다. 이 온도범위는, 유리기판에 변형 또는 뒤틀림을 발생하지 않고 열산화막이 형성되도록 설정되는 것이다. 그 가열처리는 산소만을 함유하는 분위기 또는 할로겐 원자를 함유하는 분위기에서 행해질 수 있다. 또한, 수증기를 함유하는 습윤 분위기를 이용하는 것도 가능하다.
본 실시예의 조건하에 가열처리를 행하는 경우, 수 십 옹스트롬(Å) 이하, 예를 들어, 10∼90 Å 이하의 열산화막이 대략 0.5∼2시간 그 가열처리를 행함으로써 형성될 수 있다. 막 두께가 상기한 포화값으로 된 후에는 열산화막의 성장이 더 이상 진행하지 않는다.
본 발명자들의 식견에 따르면, 고정 전하, 결함 준위 등이 활성층과 게이트 절연막 사이의 계면에 바로 인접한 곳(즉, 계면으로부터 활성층측과 게이트 절연막측으로 측정한 때 대략 10∼30 Å의 길이의 영역)에 집중한다. 따라서, 이 영역이 활성층과 게이트 절연막 사이의 계면상태를 결정한다는 것이 과장해서 말하여지는 것은 아니다.
따라서, 활성층과 게이트 절연막 사이의 계면에 바람직한 상태를 얻기 위해서는, 활성층의 계면에서 폭이 10∼30 Å인 영역을 열산화함으로써 고정 전하, 결합 준위 등을 제거하는 것만이 필요하다(20∼60 Å 두께의 열산화막을 새로이 발생하면서 활성층의 두께가 10∼30 Å 만큼 감소한다). 달리 말하면, 대략 수 십 옹스트롬(Å) 두께 이하의 열산화막을 단지 형성함으로써 바람직한 계면상태가 실현될 수 있다.
본 실시예의 열산화 단계를 조합시킴으로써, 우수한 성능을 가지는 반도체장치가 유리기판과 같은 내열성이 나쁜 기판상에서도 제작될 수 있다.
실시예 14
이 실시예는, 게이트 전극으로 결정성 규소막(폴리실리콘막)을 사용하는 구성을 나타낸다. 이것을 도15(A)∼(D)를 참조하여 설명한다.
도 15(A)에 나타낸 바와 같이, 그 구조는 유리기판(1501), 하지막(1502), 실시예 1에 기재된 공정에 의해 얻어진 모노도메인 영역을 포함하는 활성층(1503), 게이트 절연막(1504), 및 단일 도전형이 부여된 폴리실리콘막을 포함하는 게이트 전극(1505)을 가진다.
그 다음, 활성층(1503)에 단일 도전형을 부여하기 위한 불순물 이온이 주입된다. 이러한 불순물 주입단계에 의해 불순물 영역(1506, 1507)이 형성된다.
불순물 이온을 주입한 후, 0.5∼1 ㎛ 두께의 질화규소막(1508)을 형성한다. 그 막은 감압 열CVD법, 플라즈마 CVD법, 및 스퍼터링법으로부터 선택된 어느 한 방법에 의해 형성될 수 있다. 질화규소막 대신에 산화규소막이 사용될 수도 있다.
그리하여, 도 15(B)에 나타낸 상태가 얻어진다. 일단 도 15(B)에 나타낸 상태가 얻어지면, 게이트 전극(1505)의 측벽만을 남기고 질화규소막(1508)을 에치백(etch-back)공정에 의해 에칭한다. 그렇게 하여 남은 질화규소막이 측벽(1509)로서 기능한다.
게이트 전극(1505)과 측벽(1509)이 마스크로서 작용한 영역을 제외하고 게이트 절연막(1504)을 제거함으로써, 도 15(C)에 나타낸 것과 같은 상태가 실현된다.
그후, 도 15(C)에 나타낸 상태에서 불순물 이온 주입을 행한다. 이 경우, 도즈량은 이전의 이온 주입의 도즈량보다 높은 값으로 설정된다. 측벽(1509) 바로 아래의 영역(1510, 1511)에 대해서는 이온 주입이 행해지지 않기 때문에, 불순물 이온의 농도는 그대로 유지된다. 그러나, 노출된 영역(1512, 1513)에는 불순물 이온이 보다 고농도로 주입된다.
이온 주입을 두 번 실행함으로써, 소스 영역(1512), 드레인 영역(1513), 및 소스/드레인 영역의 것보다 낮은 불순물 농도로 불순물 이온을 함유하는 엷게 도핑된 드레인 영역(LDD 영역)(1510, 1511)이 형성될 수 있다. 게이트 전극(1505) 바로 아래 영역은 도프되지 않은 영역이고, 채널형성영역(1514)으로 된다.
상기한 공정단계들의 결과로 도 15(C)에 나타낸 것과 같은 상태를 얻은 후, 300 Å 두께의 티탄막(도면에는 도시되지 않음)을 형성하여 규소막과 반응하게 한다. 그 다음, 그 티탄막을 제거한 후, 램프 어닐링과 같은 가열처리를 행하여, 소스 영역(1512), 드레인 영역(1513), 및 게이트 전극(1505)의 노출된 표면에 티탄 실리사이드막(1515∼1517)을 형성한다.(도 15(D))
상기한 티탄막 대신에, 탄탈막, 텅스텐막, 몰리브덴막 등이 사용될 수도 있다.
그 다음, 층간절연막(1518)으로서 두께 5000 Å의 산화규소막을 형성하고, 소스 배선(1519), 드레인 배선(1520), 및 게이트 배선(1521)을 형성한다. 그리하여, 도 15(D)에 나타낸 것과 같은 구조를 가지는 TFT가 완성된다.
본 실시예에 따른 구조의 TFT에서, 배선이 티탄 실리사이드막(1515∼1517)을 통하여 TFT에 접속된다. 따라서, 바람직한 옴 접촉(ohmic contact)이 실현될 수 있다.
실시예 15
여기에 나타내어진 반도체장치는 반도체를 이용하여 기능하는 장치를 의미하고, 그 장치는 실시예 11에 기재된 구성의 액티브 매트릭스형 전기광학장치(액정표시장치, EL표시장치, EC표시장치 등)와, 그 전기광학장치가 설치된 응용제품을 포함한다.
본 실시예에서, 그 응용제품을 도면을 참조하여 설명한다. 본 발명을 이용한 반도체장치는, TV카메라, 머리 장착식 디스플레이장치, 차량 운항시스템, 프로젝션형 디스플레이장치(전방형과 후방형을 포함하여), 비디오 카메라, 퍼스널 컴퓨터 등을 포함한다. 도 16(A)∼(F)를 참조하여 아래에 간단히 설명한다.
도 16(A)는, 본체(2001), 카메라(2002), 화상 수신기(2003), 조작 스위치(2004) 및 표시장치(2005)로 이루어진 이동형 컴퓨터를 나타낸다. 본 발명은 예를 들어 표시장치(2005) 또는 그 장치내에 설치되는 집적회로에 응용된다.
도 16(B)는, 본체(2101), 표시장치(2102) 및 밴드부분(2103)으로 이루어진 머리 장착식 디스플레이장치를 나타낸다. 2개의 비교적 콤팩트한 표시장치(2102)가 사용된다.
도 16(C)에는, 본체(2201), 표시장치(2202), 조작 스위치(2203) 및 안테나(2204)로 이루어진 차량 운항시스템이 나타내어져 있다. 본 발명은 예를 들어 표시장치(2202) 또는 그 장치내에 설치되는 집적회로에 응용된다. 그 표시장치(2202)는 모니터로서 사용되지만, 그것이 지도를 표시하는데 사용되기 때문에, 허용가능한 해상도 범위는 비교적 넓다.
도 16(D)는, 본체(2301), 음성출력부(2302), 음성입력부(2303), 표시장치(2304), 조작 스위치(2305) 및 안테나(2306)로 이루어진 휴대용 전화기 이다. 본 발명은 예를 들어 표시장치(2304) 또는 그 장치내에 설치되는 집적회로에 응용된다.
도 16(E)에는, 본체(2401), 표시장치(2402), 음성입력부(2403), 조작 스위치(2404), 배터리(2405) 및 화상 수신기(2406)로 이루어진 비디오 카메라가 나타내어져 있다. 본 발명은 예를 들어 표시장치(2402) 또는 그 장치내에 설치되는 집적회로에 응용된다.
도 16(F)는, 본체(2501), 광원(2502), 반사형 표시장치(2503), 광학 시스템(비임 분할기와 편광기를 포함)(2504) 및 스크린(2505)으로 이루어진 전방형 프로젝션 디스플레이장치이다. 스크린(2505)이 회의나 집회에서의 프레젠테이션을 위한 대면적 화면으로 사용되기 때문에, 표시장치(2503)에 고해상도가 요구된다.
상기한 전기광학장치외에, 본 발명은 예를 들어 후방형 프로젝션 디스플레이장치, 또는 핸디(handy) 터미널과 같은 휴대용 정보 터미널장비에도 응용가능하다. 상기한 바와 같이, 본 발명의 응용범위는 넓고, 본 발명은 각종 분야의 각종 표시매체에 응용가능하다.
상기한 바와 같이, 본 발명은, 핵발생 장소를 의도적으로 형성함으로써, 결정립 직경이 제어된다는 것에 특징이 있다. 또한, 본 발명은, 그렇게 하여 비교적 큰 직경으로 형성된 결정립이 레이저광 등을 조사함으로써 단결정으로 전환되는 것에도 특징이 있다.
본 기술의 효과로서, 실질적으로 단결정으로 간주될 수 있는 모노도메인 영역이 표면에 절연막을 가지는 기판상에 실현된다. 즉, 박막트랜지스터와 같은 반도체장치의 활성층이, 단결정의 것에 필적하는 높은 결정성을 가지는 결정성 규소막을 사용하여 형성될 수 있다.
따라서, 단결정 웨이퍼를 사용하는 공지의 집적회로의 것에 필적하는 성능을 가지는 반도체회로가 제작될 수 있다.

Claims (33)

  1. 반도체막으로 된 활성층을 포함하는 반도체장치를 제작하는 방법으로서,
    절연표면상에 산화규소막을 형성하는 공정,
    상기 산화규소막을 소정의 형상으로 패터닝하여, 오목 또는 볼록 패턴을 형성하는 공정,
    상기 산화규소막상에 비정질 반도체막을 형성하는 공정,
    상기 비정질 반도체막의 결정화를 조장할 수 있는 촉매물질을 상기 비정질 반도체막에 밀착시켜 배치하는 공정,
    가열에 의해 상기 비정질 반도체막을 결정화시켜, 결정성 반도체막을 형성하는 공정, 및
    상기 결정성 반도체막에 광을 조사하여, 상기 결정성 반도체막을 모노도메인 영역으로 변성시키는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  2. 제 1 항에 있어서, 상기 결정성 반도체막이, 상기 절연표면에 평행한 방향으로 성장하는 다수의 주상 또는 침상 결정에 의해 형성되는 것을 특징으로 하는 반도체장치 제작방법.
  3. 제 1 항에 있어서, 상기 산화규소막이 인공 석영 타깃을 사용한 스퍼터링법에 의해 형성되는 것을 특징으로 하는 반도체장치 제작방법.
  4. 제 1 항에 있어서, 상기 촉매물질이, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au으로 이루어진 군으로부터 선택된 1종류 또는 다수 종류의 물질을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  5. 제 1 항에 있어서, 상기 활성층이 상기 모노도메인 영역에 의해서만 형성되는 것을 특징으로 하는 반도체장치 제작방법.
  6. 제 2 항에 있어서, 상기 광을 조사하는 공정에서 상기 다수의 주상 또는 침상 결정을 집합시킴으로써 상기 모노도메인 영역이 형성되는 것을 특징으로 하는 반도체장치 제작방법.
  7. 제 1 항에 있어서, 상기 모노도메인 영역이 단결정으로 간주되는 것을 특징으로 하는 반도체장치 제작방법.
  8. 제 1 항에 있어서, 상기 모노도메인 영역이 결정입계를 포함하지 않는 것을 특징으로 하는 반도체장치 제작방법.
  9. 제 1 항에 있어서, 상기 반도체장치가 박막트랜지스터인 것을 특징으로 하는 반도체장치 제작방법.
  10. 제 1 항에 있어서, 상기 모노도메인 영역이 150∼450 Å의 막 두께를 가지는 것을 특징으로 하는 반도체장치 제작방법.
  11. 제 1 항에 있어서, 상기 모노도메인 영역의 외측 부분이 상기 광의 조사에 의해 융기하여 있는 것을 특징으로 하는 반도체장치 제작방법.
  12. 제 1 항에 있어서, 상기 모노도메인 영역의 외측 부분의 막 두께가 상기 모노도메인 영역의 막 두께보다 두꺼운 것을 특징으로 하는 반도체장치 제작방법.
  13. 제 1 항에 있어서, 상기 반도체막에 수소가 1×1015∼1×1021원자/cm3의 농도로 첨가된 것을 특징으로 하는 반도체장치 제작방법.
  14. 제 1 항에 있어서, 상기 모노도메인 영역이, 상기 오목 또는 볼록 패턴상의 수직성장영역인 제1 영역과, 상기 수직성장영역을 기점으로 하여 상기 반도체막의 표면에 평행한 방향으로 결정성장하여 얻어진 횡방향성장영역인 제2 영역을 포함하고, 상기 수직성장영역이 상기 횡방향성장영역에서의 것보다 높은 농도로 상기 촉매물질을 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  15. 반도체막으로 된 활성층을 가지는 반도체장치를 제작하는 방법으로서,
    절연표면상에 스퍼터링법에 의해 산화규소막을 형성하는 공정,
    상기 산화규소막을 소정의 형상으로 패터닝하여, 오목 또는 볼록 패턴을 형성하는 공정,
    상기 산화규소막상에 비정질 반도체막을 형성하는 공정,
    상기 비정질 반도체막의 결정화를 조장할 수 있는 촉매물질을 상기 비정질 반도체막에 밀착시켜 배치하는 공정,
    가열에 의해 상기 비정질 반도체막을 결정화시켜, 결정성 반도체막을 형성하는 공정,
    상기 결정성 반도체막에 광을 조사하여, 상기 결정성 반도체막을 모노도메인 영역으로 변성시키는 공정,
    상기 모노도메인 영역만을 사용하여 활성층을 형성하는 공정,
    상기 활성층을 덮도록, 규소를 주성분으로 하는 절연막을 형성하는 공정,
    상기 촉매물질을 게터링하여 제거함과 동시에, 상기 활성층과 상기 절연막과의 계면에 열산화막을 형성하기 위해, 할로겐 원소를 함유하는 분위기에서 상기 활성층을 가열하는 공정, 및
    상기 절연막과 상기 열산화막의 막질을 개선시키기 위해 질소 분위기에서 상기 절연막을 가열하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  16. 제 15 항에 있어서, 상기 결정성 반도체막이, 상기 절연표면에 평행한 방향으로 성장하는 다수의 주상 또는 침상 결정에 의해 형성되는 것을 특징으로 하는 반도체장치 제작방법.
  17. 제 15 항에 있어서, 상기 산화규소막이 인공 석영 타깃을 사용한 스퍼터링법에 의해 형성되는 것을 특징으로 하는 반도체장치 제작방법.
  18. 제 15 항에 있어서, 상기 촉매물질이, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au으로 이루어진 군으로부터 선택된 1종류 또는 다수 종류의 물질을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  19. 제 15 항에 있어서, 상기 활성층이 상기 모노도메인 영역에 의해서만 형성되는 것을 특징으로 하는 반도체장치 제작방법.
  20. 제 16 항에 있어서, 상기 광을 조사하는 공정에서 상기 다수의 주상 또는 침상 결정을 집합시킴으로써 상기 모노도메인 영역이 형성되는 것을 특징으로 하는 반도체장치 제작방법.
  21. 제 16 항에 있어서, 상기 모노도메인 영역이 단결정으로 간주되는 것을 특징으로 하는 반도체장치 제작방법.
  22. 제 16 항에 있어서, 상기 모노도메인 영역이 결정입계를 포함하지 않는 것을 특징으로 하는 반도체장치 제작방법.
  23. 제 16 항에 있어서, 상기 반도체장치가 박막트랜지스터인 것을 특징으로 하는 반도체장치 제작방법.
  24. 제 16 항에 있어서, 상기 모노도메인 영역이 150∼450 Å의 막 두께를 가지는 것을 특징으로 하는 반도체장치 제작방법.
  25. 제 16 항에 있어서, 상기 모노도메인 영역의 외측 부분이 상기 광의 조사에 의해 융기하여 있는 것을 특징으로 하는 반도체장치 제작방법.
  26. 제 16 항에 있어서, 상기 모노도메인 영역의 외측 부분의 막 두께가 상기 모노도메인 영역의 막 두께보다 두꺼운 것을 특징으로 하는 반도체장치 제작방법.
  27. 제 16 항에 있어서, 상기 반도체막에 수소가 1×1015∼1×1021원자/cm3의 농도로 첨가된 것을 특징으로 하는 반도체장치 제작방법.
  28. 제 16 항에 있어서, 상기 모노도메인 영역이, 상기 오목 또는 볼록 패턴상의 수직성장영역인 제1 영역과, 상기 수직성장영역을 기점으로 하여 상기 반도체막의 표면에 평행한 방향으로 결정성장하여 얻어진 횡방향성장영역인 제2 영역을 포함하고, 상기 수직성장영역이 상기 횡방향성장영역에서의 것보다 높은 농도로 상기 촉매물질을 함유하는 것을 특징으로 하는 반도체장치 제작방법.
  29. 제 16 항에 있어서, 상기 절연막과 상기 열산화막이 게이트 절연막으로 기능하고, 상기 활성층과 상기 게이트 절연막과의 계면 부근에 할로겐 원소가 고농도로 존재하는 것을 특징으로 하는 반도체장치 제작방법.
  30. 반도체 기판상에 집적화된 액티브 회로의 상측에 형성된 절연막상에 반도체막으로 된 활성층을 가지는 반도체장치를 제작하는 방법으로서,
    상기 절연막상에 오목 또는 볼록 패턴을 형성하는 공정,
    상기 절연막의 상면에 접촉하여 반도체막을 형성하는 공정,
    상기 반도체막의 결정화를 조장할 수 있는 촉매물질을 상기 반도체막에 밀착시켜 배치하는 공정,
    상기 반도체막을 결정화시켜, 상기 기판에 평행하게 성장하는 다수의 주상 또는 침상 결정을 형성하는 공정,
    상기 다수의 주상 또는 침상 결정을 집합시켜, 결정입계를 포함하지 않는 모노도메인 영역을 형성하기 위해, 상기 반도체막에 광을 조사하는 공정, 및
    상기 모노도메인 영역을 패터닝하여, 상기 활성층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  31. 반도체막으로 된 활성층을 포함하는 반도체장치를 제작하는 방법으로서,
    절연표면상에 산화규소막을 형성하는 공정,
    상기 산화규소막을 소정의 형상으로 패터닝하여, 오목 또는 볼록 부분을 형성하는 공정,
    상기 산화규소막상에 비정질 반도체막을 형성하는 공정, 및
    상기 비정질 반도체막을 결정화시켜, 결정성 반도체막을 형성하는 공정을 포함하고,
    여기서, 상기 비정질 반도체막의 결정화가 상기 오목 또는 볼록 부분으로부터 진행하는 것을 특징으로 하는 반도체장치 제작방법.
  32. 제 31 항에 있어서, 상기 비정질 반도체막이 가열에 의해 결정화되는 것을 특징으로 하는 반도체장치 제작방법.
  33. 반도체막으로 된 활성층을 포함하는 반도체장치를 제작하는 방법으로서,
    기판 위에 오목 또는 볼록 부분을 형성하는 공정과,
    상기 기판 위에 비정질 반도체막을 형성하는 공정, 및
    상기 비정질 반도체막을 결정화시켜, 결정성 반도체막을 형성하는 공정을 포함하고,
    여기서, 상기 비정질 반도체막의 결정화가 상기 오목 또는 볼록 부분으로부터 진행하는 것을 특징으로 하는 반도체장치 제작방법.
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