KR100212609B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
비정질 실리콘 층(24a 내지 24c)의 결함 밀도는 실란과 수소를 함유한 가스 혼합물의 압력과 수소의 유속 모두 또는 어느 하나를 제어함으로써 최하층에서 최상층 쪽으로 증가되어지며, 건식 에칭에 의해 비정질 실리콘 층의 양 단부(24d/24e)는 소스 및 드레인 전극으로 형성된 금속층의 스텝 커버리지가 개선될 정도로 테이퍼되어진다.
Description
제1(a)도 내지 1(e)도는 종래 기술의 공정 순서를 도시하는 단면도.
제2(a)도 내지 2(d)도는 종래 기술의 테이퍼링 공정을 도시하는 단면도.
제3(a)도 내지 3(d)도는 본 발명에 따른 박막 트랜지스터의 제조 공정을 도시하는 단면도.
제4도는 공정 가스에 대한 에칭율과 피착율을 도시한 그래프.
제5도는 결함 밀도에 대한 에칭율과 테이퍼 각을 도시한 그래프.
제6(a)도 내지 6(d)도는 본 발명에 따른 박막 트랜지스터의 다른 제조 공정을 도시한 단면도.
제7도는 수소의 유속에 대한 에칭율과 피착율을 도시한 그래프.
제8도는 본 발명에 따른 또 다른 공정의 필수 단계를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 투명 기판 22 : 게이트 전극
23 : 게이트 절연층 26 : 포토-레지스트 에칭 마스크
[발명의 배경]
본 발명은 박막 트랜지스터(thin film transistor)에 관한 것으로, 특히 결함 밀도(defect density)를 제어시켜 형성된 테이퍼된 활성층(tapered active layer)을 갖는 박막 트랜지스터의 구조와 그 제조 방법에 관한 것이다.
[관련 기술]
박막 트랜지스터는 액티브 매트릭스형 액정 표시 장치(active matrix type liquid crystal display)의 필수 구성 요소로서, 스크린 상에 픽셀을 형성하기 위해 대다수의 박막 트랜지스터들이 기판 상에 배열되어진다. 제조자는 액티브 매트릭스형 액정 표시 장치의 해상도 증가를 기대하여, 픽셀을 증가시키기 위해 박막 트랜지스터를 소형화하고 있다.
종래 기술의 박막 트랜지스터는 다음과 같이 제조된다. 제1(a)도 내지 제1(e)도는 박막 트랜지스터의 제조 공정에 대한 전형적인 실례를 도시한 것이다.
공정 순서는 투명 유리 기판(1)에서 시작된다. 투명 기판(1)의 대부분의 표면 상에는 도전 물질이 피착되어, 투명 기판(1)은 도전층으로 피복되어진다. 도전층 상에 포토-레지스트 에칭 마스크를 패턴 형성시켜, 투명 기판(1) 상에 게이트 전극(2)이 남겨지도록 도전층을 선택적으로 에칭한다.
게이트 전극(2)과 투명 기판(1)의 노출된 표면 상에 유전 물질을 피착시켜, 투명 기판(1)과 게이트 전극(2)은 절연층(3)으로 피복되어진다. 절연층(3) 상에 비정질 실리콘과 n-형 비정질 실리콘이 순차로 피착되어, 절연층(3) 상에는 비정질 실리콘 층(4) 및 n-형 비정질 실리콘 층(5)이 적층되어진다. 결과적으로 생성된 구조가 제1(a)도에서 도시되어 있다.
n-형 비정질 실리콘 층(5)의 표면 전체 상에 포토-레지스트를 도포시켜 n-형 비정질 실리콘 층(5)은 포토-레지스트 층으로 피복되어진다. 포토-레지스트 층에 패턴 이미지(patten image)를 광학적으로 전사시켜, 포토-레지스트 층을 제1(b)도에서 도시된 바와 같이 n-형 비정질 실리콘 층(5) 상에 포토-레지스트 에칭 마스크(6)가 제공되도록 현상시킨다.
포토-레지스트 에칭 마스크(6)를 사용하여, n-형 비정질 실리콘 층(5) 및 비정질 실리콘 층(4)에 대해 건식 에칭을 행하여, n-형 비정질 실리콘 층(5) 및 비정질 실리콘 층(4)을 n-형 비정질 실리콘 스트립(5a) 및 비정질 실리콘 스트립(4a)으로 패턴화시킨다. 다음에, 포토-레지스트 에칭 마스크(6)를 제거시키고 n-형 비정질 실리콘 스트립(5a) 및 비정질 실리콘 스트립(4a)을 제1c도에서 도시된 바와 같이 게이트 전극(2) 상에 남겨 둔다.
다음으로, 제1(c)도에서 도시된 결과적으로 생성된 구조의 표면 전체 상에 도전 물질을 피착시켜, 게이트 절연층(3)의 노출면, 비정질 실리콘 스트립(4a)의 측면 및 n-형 비정질 실리콘 스트립(5a)의 상부면 상에 도전층이 위상 구조적으로 연장된다. 도전층은 소스 전극(7a) 및 드레인 전극(7b)으로 패턴화되고, 소스전극(7a) 및 드레인 전극(7b)은 제1(d)도에서 도시된 바와 같이 비정질 실리콘 스트립(4a) 및 n-형 비정질 실리콘 스트립(5a)과 접촉 상태를 유지한다.
소스 전극(7a)과 드레인 전극(7b) 사이에서 n-형 비정질 실리콘 스트립(5a)의 중심 영역이 노출되어지며, 중심 영역은 건식 에칭에 의해 제거되어진다. 그 결과, 소스 전극(7a) 및 드레인 전극(7b) 각각은 제1(e)도에서 도시된 바와 같이 서로 분리되어진 n-형 비정질 실리콘 패드(5b 및 5c)와 접촉 상태를 유지한다.
종래 기술 방법을 통해 제조된 박막 트랜지스터에서는 소스/드레인 전극(7a/7b)의 분리로 인해 제조 수율이 낮아진다라는 문제가 존재한다. 상술된 바와 같이, 도전 물질이 비정질 실리콘 스트립(4a) 및 n-형 비정질 실리콘 스트립(5a)의 적층 구조 상에 피착되어 적층된 구조는 스텝 커버리지가 불충분해진다.
이러한 이유 때문에, 소스 및 드레인 전극(7a 및 7b)의 패터닝 단계 동안 분리가 일어나기가 훨씬 쉬워져, 분리된 소스/드레인 전극(7a/7b)에 의해 제조 수율이 감소된다.
불량한 스텝 커버리지에 대해서는 테이퍼된 구성이 효과적이다. 비정질 실리콘 스트립(4a) 및 n-형 비정질 실리콘 스트립(5a)이 중심 영역에서 양 단부쪽으로 테이퍼되어 있으면, 적충된 구조의 견부(shoulder)가 완만해겨 스텝 커버리지가 개선된다.
테이퍼링 기술들이 몇가지 제안되어 있는데, 테이퍼링 기술 중 하나는 등방성 에칭을 사용하여 테이퍼된 구성을 달성하며, 대표적인 예로서는 일본 특허 공보 제2-2636 및 3-114234호에 기재되어 있다. 일본 특허 공보 제2-2636호에서는 불소를 함유한 에칭 가스를 사용하여 비정질 실리콘 층을 에칭하는 것에 대해 제안되어 있으며, 에칭 단계는 제1(b)도에서 도시된 단계에 대응한다.
다른 테이퍼링 기술은 일본 특허 공보 제62-124775호에서 기재된 바와 같은 포토-레지스트 에칭 마스크를 서서히 협소화시킴으로써 특징된다. 제2(a)도 내지 제2(d)도는 테이퍼링 기술을 도시하고 있다. 투명 유리 기판(12) 상에 도전 게이트 전극(11)을 패턴 형성시키며, 게이트 절연층(13)으로 도전 게이트 전극(11) 및 도전 게이트 전극(11)의 양측에서의 투명 기판의 대부분의 표면을 피복시킨다. 게이트 절연층(13)은 비정질 실리콘 층(14a)으로 피복되며, 비정질 실리콘 층(14a) 상에 포토-레지스트 에칭 마스크(15a)가 패턴 형성된다. 초기의 포토-레지스트 에칭 마스크(15a)는 폭 W1을 갖는다.
포토-레지스트 에칭 마스크(15a)를 사용하여, 비정질 실리콘 층(14a)을 제1소정 깊이 D1만큼 에칭되어, 에칭제에 의해 비정질 실리콘 층(14a)의 형상은 제2(a)도에서 도시된 비정질 실리콘 층(14b)으로 된다.
후속하여, 포토-레지스트 에칭 마스크(15a)는 부분적으로 에칭되어 제2(b)도에서 도시된 포토-레지스트 에칭 마스크(15b)의 형상으로 된다. 포토-레지스트 에칭 마스크(15b)는 폭 W1 보다 협소한 폭 W2를 갖는다. 포토-레지스트 에칭 마스크(15b)를 사웅하여, 비정질 실리콘 층(14b)을 깊이 D2 만큼 에칭시킴으로써 비정질 실리콘 층(14b)은 비정질 실리콘 층(14c)으로 형성된다. 폭 W1과 폭 W2 간의 차로 인해 비정질 실리콘(14c)에서 스텝(16a)이 생겨난다.
포토-레지스트 에칭 마스크(15b)는 다시 부분적으로 에칭되어 제2(c)도에서 도시된 포토-레지스트 에칭 마스크(15c)로 형성된다. 포토-레지스트 에칭 마스크(15c)는 폭 W2 보다 협소한 폭 W3을 갖는다. 포토-레지스트 에칭 마스크(15c)를 사용하여, 비정질 실리콘 층(14c)을 깊이 D3 만큼 에칭시킴으로써 비정질 실리콘 층(14c)은 활성층(14d)으로 형성된다. 폭 W2와 폭 W3 간의 차로 인해 스텝(16b)이 생겨나며, 활성층(14d)은 그 양측에서 스텝형 구성을 갖는다. 스텝형 구조의 엔벨로프(envelop)는 테이퍼 또는 완만한 견부에 근사하다.
스텝(16b) 상에는 고농도 도핑된 n-형 비정질 실리콘 층(17a 및 17b)이 형성된다. 도전 금속이 구조의 표면 전체 상에 피착되어, 도전 금속층은 고농도 도핑된 n-형 비정질 실리콘 층(17a 및 17b)과 접촉 상태를 유지한다. 도전 금속층은 제2(d)도에서 도시된 소스 전극(18a) 및 드레인 전극(18b)으로 패턴화된다.
스텝(16b)에 의해 도전 금속층의 스텝 커버리지가 개선되어 소스 전극(18a)과 드레인 전극(18b)의 분리가 방지된다.
또 다른 테이퍼링 기술은 일본 특허 공보 제3-44032호에 기재되어 있으며, 폴리실리콘 배선 스트립에 응용된다. 에칭율을 부분적으로 증가시키기 위해 폴리실리콘 층의 상부 표면부 내로 도펀트 불순물을 도입시킨다. 폴리실리콘 스트립이 에칭될 때, 폴리실리콘 층은 에칭율의 차로 인해 테이퍼된다. 그러나, 이러한 기술은 박막 트랜지스터에는 응용할 수 없는데, 그 이유로서는 도입된 도펀트 불순물에 의해 누설 전류가 증가되어지기 때문이다. 환언하자면, 도입된 도펀트 불순물은 큰 누설 전류로 인해 박막 트랜지스터의 스위칭 작용을 파괴시킨다.
따라서, 각종의 테이퍼링 기술들이 제안되어 있지만, 종래 기술의 테이퍼링 기술에는 다음과 같은 문제점들이 내재되어 있다.
등방성 에칭을 이용하는 제1 종래 기술의 테이퍼링 기술로는 완만한 경사를 달성할 수 없다. 테이퍼된 구성은 경사가 급하여 스텝 커버리지의 개선이 충분하지 않다.
비록 제2 종래 기술에서는 양호한 스텝 커버리지를 달성하였지만, 에칭 공정이 복잡하여 재현성이 낮았다. 상술된 바와 같이, 포토-레지스트 에칭 마스크(15a/15b) 및 비정질 실리콘 층(14a/14b/14c)이 교대로 패턴화되어 스텝형 구성(16b)을 형성하였으며, 이러한 교대 패턴 형성에 의해 테이퍼링 기술이 복잡해졌다. 또한, 포토-레지스트 에칭 마스크(15a/15b/15c)는 에칭을 통해 서서히 협소화되어, 포토-레지스트 에칭 마스크(15a/15b/15c)를 정확하게 재현하는 것은 불가능하였다.
[발명의 요약]
따라서 본 발명의 중요한 목적은 제조 수율이 개선되어진 구조의 박막 트랜지스터를 제공하는데 있다.
본 발명의 다른 중요한 목적은 단순하며 고재현성으로 스텝 커버리지를 개선시킨 박막 트랜지스터의 제조 방법을 제공하는데 있다.
본 발명의 상기한 목적을 달성하기 위해, 본 발명은 에칭율을 변화시키는 결함 밀도를 변화시키는 것에 대해 제안하고 있다.
본 발명의 한 양상에 의하면, 절연층 상에 형성된 게이트 전극과, 게이트 전극을 피복하는 게이트 절연층과, 중심부와 중심부에서 부터 하방으로 경사지는 견부를 가지며 적어도 게이트 절연층 상에 형성된 하부 반도체 충과 하부 반도체 층보다 큰 결함 밀도로 하부 반도체 층 상에 형성된 상부 반도체 층을 갖는 다층 반도체 구조와, 견부와 각각 접촉 상태를 유지하는 고농도 도핑된 반도체 스트립과, 고농도 도핑된 반도체 스트립과 각각 접촉 상태를 유지하는 소스 및 드레인 전극을 구비하는 박막 트랜지스터가 제공되어 있다.
본 발명의 다른 양상에 의하면, a) 절연층 상에 게이트 전극을 패터닝하는 단계와, b) 게이트 전극과 절연층의 노출면을 게이트 절연층으로 피복하는 단계와, c) 적어도 하나의 피착 조건이 하부 반도체 충에서 상측 반도체 층쪽으로 결함 밀도가 증가되도록 변화되어지는 화학 증착을 이용하여 반도체 층을 피착시키는 단계와, d) 반도체 충의 양 단부를 향해 하방으로 경사지는 견부를 형성하도록 반도체 층을 에칭하는 단계와, e) 견부 상에 소스 전극과 게이트 전극을 각각 형성하는 단계를 구비하는 박막 트랜지스터의 제조 방법이 제공되어 있다.
지금부터 본 발명에 따른 박막 트랜지스터 및 그 제조 방법의 특징 및 장점에 대해서 첨부된 도면을 참조하면서 기술한 이하의 설명으로부터 보다 쉽사리 이해할 수 있을 것이다.
[제1 실시예]
제3(a)도 내지 3(d)도는 본 발명을 구체화하는 박막 트랜지스터의 제조 공정을 도시한 것이다. 박막 트랜지스터는 역-스태거식 채널 에칭형(inverse-staggered channel-etching type)으로 이루어진다. 공정 순서는 투명 기판(21)의 준비에서 시작되며, 투명 기판(81)의 대부분의 표면은 크롬의 도전막으로 피복되어진다.
도전막은 게이트 전극(22)으로 패턴화되며, 게이트 전극(22)과 투명 기판(21)의 대부분의 노출면 상에 플라즈마-보조 화학 증착을 사용하여 실리콘 질화물이 피착되어진다. 그 결과, 게이트 전극 및 노출면은 실리콘 질화물의 게이트 절연층(23)으로 피복되어진다.
플라즈마-보조 화학 증착 시스템을 사용하여, 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24a, 24b 및 24c)을 게이트 절연층(23) 상에 순차적으로 피착시키며, 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘층(24c) 상에 고농도 도핑된 n-형 비정질 실리콘 층(25)을 마지막으로 피착시킨다. 이 실시예에서는, 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24a 내지 24c)은 1×1018cm-3와 동일하거나 그 미만이며, 고농도 도핑된 n-형 비정질 실리콘 층(25)의 도펀트 농도는 1×1019cm-3정도이다.
플라즈마-보조 화학 기상 증착 시스템의 반응실에 실란(SiH4)과 수소(H2)의 가스 혼합물을 제공하며, 실란의 유속과 수소의 유속은 300sccm과 800sccm 각각으로 조절되며, 실란은 100w의 rf 전력 하에서 열 분해된다.
의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘을 피착시키므로, 가스 혼합물의 압력은 서서히 증가된다. 이것은 에칭율이 압력과 함께 증가되기 때문이다. 보다 상세하게는, 압력이 증가하면, 피착율은 플로트 PL1(제4도 참조)으로 도시된 바와 같이 비선형으로 증가되며, 피착된 비정질 실리콘 층의 에칭율은 플로트 PL2에서 도시된 바와 같이 선형으로 증가되어진다.
하부의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24a)은 낮은 가스 압력 GP1으로 피착되며, 중간의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24b)은 중간 가스 압력 GP2으로 피착된다. 상부의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24c)은 높은 가스 압력 GP3으로 피착된다. 이러한 이유 때문에, 에칭율은 하부의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24a)에서 상부의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(74c)쪽으로 증가된다.
고농도 도핑된 n-형 비정질 실리콘 층(25)의 피착 후에, 고농도 도핑된 n-형 비정질 실리콘 층(25) 상에 포토-레지스트가 도포되며, 포토-레지스트 층에 패턴이미지를 광학적으로 전사시킨다. 포토-레지스트 층이 현상되어져, 제3(a)도에서 도시된 바와 같이 포토-레지스트 층으로 포토-레지스트 에칭 마스크(26)가 형성되어진다.
포토-레지스트 에칭 마스크(26)를 사용하여, 고농도 도핑된 n-형 비정질 실리콘 층(25) 및 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24c, 24b 및 24a)은 건식 에칭에 의해 고농도 도핑된 n-형 비정질 실리콘 스트립(25a) 및 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 스트립(24ca,24ba 및 24aa)로 패턴화된다. 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 스트립(24aa 내지 24ca)이 결합하여 활성층(24)이 형성된다. 이 실시예의 경우에는 SF6, Cl2및 H2가 건식 에칭 동안 에칭 가스를 형성한다.
에칭율은 하부의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24a)에서 상부의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24c) 쪽으로 증가되어지며, 상부의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24c)은 하부의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24a) 보다 넓게 에칭된다. 이러한 이유 때문에, 활성층(24)의 중심부(24f)의 양측에서 견부(24d 및 24e)가 생겨나며, 견부(24d 및 24e)는 중심부(24f)에서 부터 하방으로 기울어져 있다.
또한, 에칭율이 커질수록, 테이퍼각은 작아진다. 상부의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 스트립(24ca)의 테이퍼각이 가장 작으며, 중간의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 스트립(24ba)의 테이퍼각은 하부의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 스트립(24ca)의 테이퍼각보다 작다. 이 때문에, 평탄한 측면에 의해 견부(24d 및 24e)가 생겨난다.
가스 압력이 에칭율을 변화시키는 이유는 보다 높은 가스 압력 하에서의 화학 증착이 비정질 실리콘 층의 결함 밀도를 증가시키기 때문이다. 결함 밀도가 증가될 때, 비정질 실리콘 층은 현수 결합(dangling bonds)을 증가시키며, 대량의 현수 결합은 에칭제의 종류에 따라 반응 가능성을 증가시킨다. 그러므로, 건식에칭은 제5도의 플로트 PL3에 의해 도시된 바와 같이 고압 가스 분위기 하에서 화학 증착을 통해 증착된 비정질 실리콘 층에서 신속하게 진행된다.
한편, 비정질 실리콘 층의 결함 밀도가 증가될 때, 테이퍼각은 플로트 PL4로 도시된 바와 같이 역으로 감소된다. 이것은 건식 에칭이 에칭의 이온 반응과 라디칼 반응의 전부이다라는 사실 때문이다. 이온 반응에 의해 이방성 에칭이 생겨나고, 라디칼 반응에 의해 등방성 에칭이 생겨난다. 현수 결합은 에칭제의 라디칼과 반응하려는 경향이 있으며, 대량의 현수 결합은 등방성을 증진시킨다.
이 실시예의 경우에는, 현수 결합은 하부의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24a)에서 가장 작으며, 에칭제는 하부의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24a)을 이방성으로 에칭시키려는 경향이 있다. 이것은 이방성을 의미하는 것으로, 테이퍼 각은 가장 크다. 한편, 현수 결합은 상부의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24c)에서 가장 크며, 등방성은 상부의 의도적으로 도핑되지 않거나 저농도 도핑된 비정질 실리콘 층(24c)에 대한 건식 에칭에서 우세하다. 이것에 의해 테이퍼 각은 가장 작아진다.
활성층(24)이 완성되면, 제3(b)도에서 도시된 구조의 표면 전체 상에 크롬의 도전층이 피착되어 활성층(24)의 견부(24d 및 24e) 상에 연장된다. 견부(24d 및 24e)는 스텝 커버리지가 확실히 개선될 정도로 평탄하다. 도전층은 리소그래피기술을 이용하여 소스 전극(27a) 및 드레인 전극(27b)으로 패턴화되며, 소스 전극(27a) 및 드레인 전극(2Tb) 각각은 제3(c)도에서 도시된 바와 같이 견부(24d 및 24e)와 접촉 상태를 유지한다.
최종적으로, 고농도 도핑된 n-형 비정질 실리콘 스트립(25a)은 건식 에칭을 이용하여 부분적으로 제거되어져 제3(d)도에서 도시된 바와 같이 활성층(24)에 리세스(28)가 형성된다. 리세스(28)는 고농도 도핑된 n-형 비정질 실리콘 스트립(25a)을 고농도 도핑된 n-형 비정질 실리콘 패드(25b 및 25c)로 분리시켜, 소스전극(27a) 및 드레인 전극(7b)은 고농도 도핑된 n-형 비정질 실리콘 패드(25b 및 25c) 각각과 접촉 상태를 유지한다.
상술한 바와 같이 알 수 있는 바와 같이, 소스 전극(27a) 및 드레인 전극(27b)은 견부(24d 및 24e)와 접촉 상태를 유지하여 분리될 가능성이 적어진다. 이것에 의해 제조 수율이 높아진다.
비정질 실리콘 층(24aa 내지 23ca)은 게이트 절연층(23) 상에 순차적으로 피착되며, 에칭율과 에칭 게이트 압력의 관계는 분명해진다. 이러한 이유 때문에. 공정이 단순해져, 견부(24d 및 24e)는 재현 가능해진다.
[제2 실시예]
제6(a) 내지 6(d)도를 참조해 보면, 본 발명을 구체화하는 다른 공정을 통해 제조된 박막 트랜지스터가 도시되어 있다. 박막 트랜지스터는 채널 보호층을 갖는 형으로 구성되어 있다.
공정은 투명 유리 기판(31)의 준비로 시작된다. 투명 기판(31)의 대부분의 표면 상에 게이트 전극(32)을 패턴 형성시키고, 게이트 전극(32)과 대부분의 표면중 노출면 상에 플라즈마 보조 증착 시스템(34)을 사용하여 게이트 절연층(33)을 피착시킨다.
그 후, 게이트 절연층(33) 상에 제1 비정질 실리콘 층(35a), 제2 비정질 실리콘 층(35b) 및 제3 비정질 실리콘 층(35c)을 제6(a)도에서 도시된 바와 같이 수소의 유속을 변화시키면서 피착시킨다. 상세히 설명하자면, 실란과 수소의 가스 혼합물을 플라즈마 보조 화학 증착 시스템(34)의 반응실(34a)에 공급하며, 가스 혼합물의 압력은 일정하게 유지시킨다. 그러나, 수소의 유속은 제1 비정질 실리콘 층(35a)에서 제3 비정질 실리콘 층(35c) 쪽으로 서서히 감소된다. 제7도에서 알 수 있는 바와 같이, 수소의 유속이 플로트 PL5로 도시된 바와 같이 피착율에는 영향을 미치지 않지만, 피착된 비정질 실리콘 층에 대한 에칭율은 유속이 감소함에 따라 플로트 PL6으로 도시된 바와 같이 증가된다. 수소의 유속이 에칭율에 영향을 미치는 이유는 유속의 감소에 따라 비정질 실리콘의 현수 결합이 증가하기 때문이다. 이 실시예에서는, 제1 비정질 실리콘 층(35a), 제2 비정질 실리콘 층(35b) 및 제3 비정질 실리콘 층(35c)이 유속 FR1, FR2 및 FR3 각각으로 피착되어진다.
다른 피착 조건들은 다음과 같다. 실란의 유속은 300sccm이며, 가스 혼합물은 100pa로 조절되며, rf 전력은 100W이다.
후속하여, 제3 비정질 실리콘 층(35c) 상에 실리콘 질화물이 피착되며, 제3 비정질 실리콘 층(35c)은 실리콘 질화물 층으로 피복되어진다. 실리콘 질화물 층은 제3 비정질 실리콘 층(35c) 내의 백-채널(back-channel) 영역을 피복하는 채널 보호층(36)으로 패턴화된다.
채널 보호층(36)과 제3 비정질 실리콘 층(35c)의 노출면 상에 화학 증착 시스템(34)을 사용하여 고농도 도핑된 n-형 비정질 실리콘을 피착시키며, 고농도 도핑된 n-형 비정질 실리콘 층(37)은 채널 보호층(36) 및 제3 비정질 실리콘 층(35c)의 노출면을 피복한다.
고농도 도핑된 n-형 비정질 실리콘 층(37) 상에 포토-레지스트 용액을 도포시키고 나서 포토-레지스트 층에 패턴 이미지를 광학적으로 전사시킨다. 포토-레지스트 층을 현상시키고 나서, 제6(b)도에서 도시된 바와 같이 고농도 도핑된 n-형 비정질 실리콘 층(37) 상에 포토-레지스트 에칭 마스크(38)를 제공한다.
제6(b)도에서 도시된 구조체를 건식 에칭 시스템(도시안됨) 내에 위치시킨 후, 고농도 도핑된 n-형 비정질 실리콘 층(37), 제3, 제2 및 제1 비정질 실리콘 층(35c, 35b 및 35a)을 선택적으로 에칭시킨다. 게이트 절연층(33) 상에는 고농도 도핑된 n-형 비정질 실리콘 스트립(37a) 및 활성층(35)이 남겨지며, 제1 비정질 실리콘 스트립(35aa), 제2 비정질 실리콘 스트립(35ba) 및 제3 비정질 실리콘 스트립(35ca)이 결합하여 활성층(35)을 형성한다. 건식 에칭 후에 포토-레지스트 에칭 마스크(38)를 제거시킨다. 결과적으로 생성된 구조체가 제6(c)도에서 도시되어 있다.
상술된 바와 같이, 에칭율은 제1 비정질 실리콘(35)에서 제3 비정질 실리콘층(35c) 쪽으로 증가하여 활성층(35)의 양 단부에서 견부(35d 및 35e)가 생겨난다. 견부(35d 및 35e)는 제3 비정질 실리콘 스트립(35ca)에서 게이트 절연층(33) 쪽으로 하방으로 기울어겨 있어서, 활성층(35)은 그 중심부부터 테이퍼되어진다. 제1 비정질 실리콘 층(35a)은 제1 비정질 실리콘 스트립(35aa)으로 이방성으로 에칭되어지며, 제1 비정질 실리콘 스트립(35aa)의 엣지들은 포토-레지스트 에칭 마스크(38)와 거의 정렬되어진다.
제6(c)도에서 도시된 구조체의 표면 전체 상에 예를 들어 크롬과 같은 도전 금속을 피착시킨 후, 크롬층을 소스 전극(3aa)과 드레인 전극(38b)으로 패턴화시킨다. 완만하게 경사진 견부(35d/35e)에 의해 크롬층의 스텝 커버리지가 개선되며 소스 전극(38a) 및 드레인 전극(38b)은 분리되지 않는다.
고농도 도핑된 n-형 비정질 실리콘 스트립(37a)은 소스 전극(38a)과 드레인 전극(38b) 간의 갭(39)에 부분적으로 노출되어지며, 고농도 도핑된 n-형 비정질 실리콘 스트립(37a)의 노출된 부분은 에칭된다. 그 결과, 고농도 도핑된 n-형 비정질 실리콘 스트립(37a)은 고농도 도핑된 n-형 비정질 실리콘 패드(37b 및 37c)로 분할되어, 소스 전극(3aa)과 드레인 전극(38b)은 제6(d)도에서 도시된 바와 같이 견부(354/35e) 및 고농도 도핑된 n-형 비정질 실리콘 패드(37b/37c)와 접촉 상태를 유지한다.
제6(a) 내지 제6(d)도에서 도시된 공정 순서는 단순하며, 박막 트랜지스터는 제1 실시예와 동일하게 재현 가능하다.
[제3 실시예]
제8도는 본 발명에 구체화하는 박막 트랜지스터를 제조하는 필수 공정 단계를 도시한다. 공정은 투명 유리 기판(41)의 준비로 시작된다. 투명 기판(41)의 대부분의 표면 상에 게이트 전극(42)을 패턴 형성시키며, 게이트 전극(42)과 투명 기판의 대부분의 표면 중 노출면 상에 플라즈마 보조 증착 시스템(44)을 사용하여 게이트 절연층(43)을 피착시킨다.
그 후, 게이트 절연층(43) 상에 제8도에서 도시된 바와 같이 공정 가스의 압력과 수소의 유속을 변화시키면서 제1 비정질 실리콘 층(45a), 제2 비정질 실리콘층(45b) 및 제3 비정질 실리콘 층(45c)을 순차로 피착시킨다.
상세히 기술하자면, 실란과 수소의 가스 혼합물을 플라즈마 보조 화학 증착시스템(44)의 반응실(44a)에 공급하여, 플라즈마 보조 화학 중착을 100W에서 행한다. 실란의 유속은 제1 내지 제3 비정질 실리콘 층(45a 내지 45c)의 피착 동안 300 sccm으로 조절된다. 제1 비정질 실리콘 층이 게이트 절연층(42) 상에 피착되는 동안, 공정 가스는 100Pa로 조절되며, 수소의 유속은 1200sccm이다. 제2비정질 실리콘 층(45b)은 150Pa의 압력 하에서 800sccm의 유속으로 피착되며, 수소의 유속과 공정 가스의 압력은 800sccm과 200Pa로 변화된다.
제1 내지 제3 비정질 실리콘 층(45a 내지 45c)의 피착 후에, 공정은 제3(a)도 내지 제3(d)도 또는 제6(b)도 내지 제6(d)도에서 도시된 단계를 추적한다.
제3 실시예를 구현하는 공정 중에, 두 공정 파라미터, 즉 수소의 유속과 에칭율 압력이 제어되어, 견부의 테이퍼각과 피착율이 커진다.
지금까지 비록 본 발명의 특정 실시예에 대해서만 기술 및 도시하였지만, 본 기술 분야의 숙련된 사람들은 본 발명의 사상 및 범주를 벗어나지 않는 한 여러가지의 변형 및 변경 실시예가 가능하다는 것은 주지된 사실이다.
예를 들어, 제1 내지 제3 비정질 실리콘 층(24a 내지 24c)의 결함 밀도는 수소의 유속을 변화시킴으로써 변화될 수 있으며, 제1 내지 제3 비정질 실리콘 층(35a 내지 35c)의 결함 밀도는 공정 가스의 압력을 변화시킴으로써 제어될 수 있다.
또한, 활성층은 2개 이상의 비정질 실리콘 층으로 형성될 수 있다.
상기 실시예에서, 활성층으로서 비정질 실리콘을 사용하였다. 본 발명의 공정 순서는 폴리실리콘 또는 비정질 실리콘의 견부에도 적용 가능하다.
Claims (12)
- 박막 트랜지스터에 있어서, 절연층(21, 31, 41) 상에 형성된 게이트 전극(22, 32, 43)과, 상기 게이트 전극을 피복하는 게이트 절연층(23, 33, 42)과, 중심부와 상기 중심부로부터 하방으로 기울어진 견부(24d/24e, 35d/35e)를 갖는 다층 반도체 구조(24aa 내지 24ca, 35aa 내지 35ca)와, 상기 견부와 접촉 상태를 각각 유지하는 고농도 도핑된 반도체 스트립(25b/25c, 37b/37c )과, 상기 고농도 도핑된 반도체 스트립과 접촉 상태를 각각 유지하는 소스 및 드레인 전극(27a/27b, 38a/38b)을 포함하며, 상기 다층 반도체 구조는 적어도 상기 게이트 절연층(23, 33, 42) 상에 형성된 하부의 반도체 층(24aa, 35aa)과, 상기 하부의 반도체 층 상에 상기 하부의 반도체 층 보다 큰 결함 밀도로 형성된 상부의 반도체 층(24ca, 35ca)을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 하부의 반도체 층(24aa, 35aa) 및 상기 상부의 반도체 층(24ca, 3sca)은 비정질 실리콘, 폴리실리콘 및 비정질 실리콘으로 이루어진 그룹에서 선택된 반도체 물질로 형성되어지는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 절연층(21. 31, 41)은 투명 기판인 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 투명 기판(21, 31, 41), 상기 게이트 절연층(23, 33, 42) 및 상기 게이트 전극(22, 32, 43)은 유리, 실리콘 질화물 및 도전형 비투명 금속으로 각각 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 박막 트랜지스터를 제조하는 방법에 있어서, a) 절연층(21, 31, 41) 상에 게이트 전극(22, 32, 43)을 패터닝하는 단계와, b) 상기 게이트 전극과 상기 절연층의 노출면을 게이트 절연층(23, 33, 42)으로 피복하는 단계와, c) 반도체 층(24a 내지 24c, 35a 내지 35c, 45a 내지 45c)을 하부 반도체 층(24a, 35a, 45a)에서부터 상부 반도체 층(24c, 35c, 45c)으로 결함 밀도가 증가되어지도록 적어도 하나의 피착 조건이 변화되는 화학 증착을 이용하여 피착시키는 단계와, d) 상기 반도체 충들을 상기 반도체 층들의 양 단부쪽으로 하방 경사겨 있는 견부(244/24e, 35d/35e)를 형성하도록 에칭하는 단계와, e) 상기 견부 상에 소스 전극(27a, 38a) 및 드레인 전극(27b, 38b) 각각을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제5항에 있어서, 상기 반도체 층(24a 내지 24c, 35a 내지 35c, 45a 내지 45c)은 비정질 실리콘으로 형성되어지는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제6항에 있어서, 상기 적어도 하나의 피착 조건은 실란과 수소를 함유한 공정 가스의 압력인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제6항에 있어서, 상기 적어도 하나의 피착 조건은 실란과 함께 공정 가스를 형성하는 수소의 유속인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제6항에 있어서, 실란과 수소를 함유한 공정 가스의 압력과 상기 수소의 유속은 상기 단계 c)에서 상기 결함 밀도를 증가시키도록 변화되어 지는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제6항에 있어서, 상기 단계 c)와 상기 단계 d) 사이에서 상기 반도체 층 상에 고밀도 도핑된 비정질 실리콘 층(25, 37)이 더 피착되어지며, 상기 고농도 도핑된 비정질 실리콘 층은 상기 단계 d)에서 반도체 층들과 함께 고농도 도핑된 비정질 실리콘 스트립(25a, 37a)으로 패턴화되며, 상기 단계 e) 후에 상기 소스 전극 및 상기 드레인 전극이 고농도 도핑된 비정질 실리콘 패드(25b/25c, 37b/37c)를 통해 상기 견부와 각각 접촉 상태를 유지하도록 상기 소스 전극(27a, 38a)과 상기 드레인 전극(27b, 38b) 사이의 갭에 노출되어진 상기 고농도 도핑된 비정질 실리콘 스트립(25a, 37a)의 일부를 제거시키는 단계 f)를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제10항에 있어서, 상기 반도체 층의 피착과 상기 고농도 도핑된 비정질 실리콘 층(37)의 피착 사이에 상기 반도체 층(35a 내지 35c) 상에 채널 보호층(36)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제6항에 있어서, 상기 반도체 층(24a 내지 24c, 35a 내지 35c, 45a 내지 45c)은 플라즈마 보조 화학 증착 시스탬을 이용하여 피착되어지는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
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