KR0153390B1 - 기생 캐패시터의 영향을 감소시킬 수 있는 반도체 회로 소자 - Google Patents

기생 캐패시터의 영향을 감소시킬 수 있는 반도체 회로 소자

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KR0153390B1
KR0153390B1 KR1019940014556A KR19940014556A KR0153390B1 KR 0153390 B1 KR0153390 B1 KR 0153390B1 KR 1019940014556 A KR1019940014556 A KR 1019940014556A KR 19940014556 A KR19940014556 A KR 19940014556A KR 0153390 B1 KR0153390 B1 KR 0153390B1
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데쯔야 나라하라
야스시 마쯔바라
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세끼모또 타다히로
닛본덴기 가부시끼가이샤
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Abstract

반도체 기판 위에 형성되고 제1, 제2 입력 단자부를 포함하는 차동 증폭기 회로 반도체 기판위에 형성되어 있으며 제1, 제2 입력 단자부 중의 하나에 연결된 회로 요소를 포함하는 반도체 회로 소자에 있어서, 의사 회로 요소는 의사 회로 요소와 반도체 기관 사이에서 회로 요소와 반도체 기판 사이에 형성된 기생 캐패시터와 등가인 의사 기생 캐패시터를 형성하기 위해 회로 요소가 인접하도록 반도체 기판 위에 형성되어 있다. 의사 회로 요소는 제1, 제2 입력 단자부 중의 다른 하나에 연결되어 있다.

Description

기생 캐괘시터의 영향을 감소시킬 수 있는 반도체 회로 소자
제1도는 종래의 기준 전압 발생 회로에 대한 회로 구성을 도시한 도면.
제2도는 제1도에 도시된 기준 전압 발생 회로의 동작을 묘사하는 파형을 도시 한 도면.
제3도는 종래의 반전 증폭기 회로에 대한 회로 구성을 도시한 도면.
제4도는 제3도에 도시된 차동 증폭기 회로의 구성을 도시한 도면.
제5도는 제3도에 도시된 제1, 제2 저항기를 형성하기 위한 첫번째 방법을 묘사하는 반도체 기판의 단면도.
제6도는 제3도에 도시된 제1, 제2 저항기를 형성하기 위한 두번째 방법을 묘사하는 반도체 기판의 단면도.
제7도는 본 발명의 제1 실시예에 의한 기준 전압 발생 회로에 포함된 제1, 제2 저항기를 형성하기 위한 방법을 묘사하는 평면도.
제8도는 제7도의 A-A'선을 따라 절취하여 본 단면도.
제9도는 본 발명에 의한 기준 전압 발생 회로의 동작을 묘사하는 파형을 도시 한 도면.
제10도는 본 발명에 의한 기준 전압 발생 회로의 다른 예를 묘사하는 단면.
제11도는 본 발명에 의한 기준 전압 발생 회로의 또 다른 예를 묘사하는 단면도.
제12도는 본 발명에 의한 반도체 회로 소자의 한 예로서 반전 증폭기 회로의 회로 구성을 도시한 도면.
제13도는 제12도에 도시된 제1 및 제2 저항기를 형성하기 위한 제1 방법을 묘사하는 반도체 기판의 단면도.
제14도는 제12도에 도시된 제1 및 제2 저항기와 알루미늄 배선 패턴을 연결하기 위한 연결 방법을 묘사하는 평면도.
제15도는 제1, 제2 저항기와 알루미늄 배선을 연결하기 위한 다른 연결 방법을 묘사하는 평면도.
제16도는 제1, 제2 저항기와 알루미늄 배선을 연결하기 위한 또 다른 연결방법을 묘사하는 평면도.
제17도는 제12도에 도시된 제1, 제2 저항기를 형성하기 위한 제2 방법을 묘사하는 반도체 기판의 단면도.
제18도는 본 발명에 의한 반도체 회로 소자의 다른 예의 회로 구성을 도시한 도면.
제19도는 본 발명에 의한 반도체 회로 소자의 또 다른 예의 회로 구성을 도시 한 도면.
* 도면의 주요부분에 대한 부호의 설명
31 : 제1 저항기 32 : 제2 저항기
33 : 차동 증폭기 33-1 : 반전 단자
33-2 : 비반전 단자 40 : 실리콘 기판
본 발명은 차동 증폭기 회로로 구성된 반도체 회로 소자에 관한 것이다.
기준 전압 발생 회로는 차동 증폭기 회로로 구성된 반도체 회로 소자의 한 예로서 본 기술 분야에 잘 알려져 있다. 기준 전압 회로가 반도체 집적 회로에 의해 수행된 경우에는 기준 전압 발생 회로는 반도체 기판, 반도체 기판위에 형성된 제1 저항기 내지 제3 저항기와 반도체 기판위에 형성된 차동 증폭기 회로로 구성되어 있다. 차동 증폭기 회로는 제1 입력 단자부, 제2 입력 단자부와 출력 단자부로 구성되어 있다. 제1 저항기는 신호 입력 단자부와 제1 입력 단자부간에 제1 배선 패턴을 통해서 연결되어 있다. 제1 저항기와 제1 배선 패턴은 신호 입력선으로 사용된다. 제2 저항가는 출력 단자부와 제2 입력 단자부간에 제2 배선 패턴을 통해서 연결되어 있다. 더 나가서 제2 입력 단자부는 제3 저항기를 통해서 접지되어 있다. 제1 입력 단자부는 제1 저항기를 통해서 입력 신호가 공급되고 제1 입력 전기 전위나 전압을 갖고 있다. 제2 입력 단자부는 제2 입력 전위나 전압을 가지고 있다.
기준 전압 발생 회로는 제1 입력 전압과 제2 입력 전압간의 차동 전압을 증폭하고 증폭된 신호를 선정된 기준 전압을 가지고 있는 출력 신호로서 출력 단자부에 전달한다. 제2 저항기는 제2 입력 단자부에 출력 신호를 피드백하기 위한 피드백 저항기의 역할을 한다. 따라서, 제2 저항기와 제2 배선 패턴은 피드백선의 역할을 한다. 제3 저항기는 전압 분할 저항기의 역할을 한다.
그러는 동안, 기준 전압 발생 회로는 필연적으로 제1 기생 캐패시터와 제2기생 캐패시터를 갖게 된다. 제1 기생 캐패시터는 신호 입력선과 반도체 기판간에, 특히 제1 저항기와 반도체 기판간에 형성된다. 제1 기생 캐패시터는 제1 전기 용량값을 갖고 있다. 유사하게 제2 기생 캐패시터는 피드백선과 반도체 기판간에, 특히 제2 저항기와 반도체 기판간에 형성된다. 제2 기생 캐패시터는 제2 전기 용량값을 갖고 있다. 제1및 제2전기 용량값은 상호 상이한 값이다. 제1,제2입력 전압은 제1, 제2 기생 저항기에 의해 각각 영향을 받는다. 외부 잡음이 기준 전압 발생 회로를 방해하면 제1, 제2 전기 용량값은 상호 상이하기 때문에 제1, 제2 전기 용량값은 시간 지연에 의해서 진폭이 개별적으로 변한다. 이러한 경우, 출력 신호의 진폭의 변화가 크게된다. 이것은 기준 전압 발생 회로가 선정된 기준 전압을 갖는 출력신호를 발생시키기 어렵다는 의미가 된다.
따라서 본 발명의 목적은 기생 캐패시터의 영향을 감소시킬 수 있는 반도체회로 소자를 제공하는 것이다.
본 발명의 다른 목적은 서술한 내용처럼 명확하게 될 것이다.
본 발명의 가장 중요한 특징의 요점을 기술하면 반도체 회로 소자는 반도체 기판과 반도체 기판위에 형성되어 있고 제1, 제2 입력 단자부와 출력 단자부로 구성된 차동 증폭기 회로로 구성되어 있다는 것이다. 차동 증폭기 회로는 제1 입력 단자부에 연결되어 있는 제1 저항기를 통해서 입력 신호를 공급받고, 출력 단자부를 통해서 출력 신호를 발생한다. 차동 증폭기 회로는 제2 입력 단자부와 출력 단자부간에 연결된 제2 저항기를 통해서 출력 신호를 공급받는다. 반도체 회로 소자는 반도체 기판과 제1 저항기간에 형성된 제1 기생 캐패시터와 반도체 기판과 제2 저항기간에 형성된 제2 기생 캐패시터를 가지고 있다.
본 발명의 첫번째 특징에 의하면, 각각의 제1, 제2 저항기는 배선 패턴에 의해 만들어지고 반도체 기판위에 형성된 배선층에 형성되어 있어서 제1, 제2 기생 캐패시터가 서로 등가가 되도록 되어 있다.
본 발명의 두번째 특징의 요점을 기술하면, 반도체 회로 소자는 반도체 기판, 반도체 기판 위에 형성되어 있고 제1, 제2 입력단자부로 구성된 차동 증폭기 회로와, 반도체 기판 위에 형성되어 있고 제1, 제2 입력단자부 중의 하나에 연결된 회로 요소로 구성되어 있다. 반도체 회로 소자는 회로 요소와 반도체 기판간에 형성된 제1기생 캐패시터를 가지고 있다.
본 발명의 두번째 특징에 의하면, 반도체 회로 소자는 의사 회로 요소(dummy circuit element)와 반도체 기판간에 제1 기생 캐패시터와 등가인 제2 기생 캐패시터를 형성하기 위해 회로 요소가 근접하게 하기 위해서 반도체 기판 위에 형성된 의사 회로 요소를 더 포함한다. 의사 회로 요소는 제1, 제2 입력 단자부 중의 다른 하나에 연결되어 있다.
제1도와 제2도에 대해서 언급하면 종래의 반도체 회로 소자의 최초의 예로서 기준 전압 발생 회로는 본 발명의 이해를 쉽게하기 위해서 처음으로 설명되어 질것이다. 기준 전압 발생 회로는 제1 저항기 내지 제3 저항기(21 내지 23)와 제1, 제2 입력 단자부(24-1, 24-2)와 출력 단자부(24-3)가 있는 차동 증폭기 회로(24)로 구성되어 있다. 제1 입력 단자부(24-1)는 제1 저항기(21)을 통해서 단일 입력 단자부(25)에 연결되어 있고 일정 전기 전위 혹은 전압을 가지고 있는 입력 신호에 의해 공급된다. 제2 입력 단자부(24-2)는 제2 저항기(22)를 통해서 출력 단자부(24-3)에 연결되어 있고 제3 저항기(23)를 통해 접지되어 있다. 제2 저항기(22)는 차동 증폭기 회로(24)에서 제2 입력 단자부(24-2)로 전달하는 출력 신호를 피드백하는 피드백 저항기의 역할을 한다는 것을 알 수 있다. 제3 저항기(23)는 전압 분할 저항기의 역할을 한다. 차동 증폭기 회로(24)는 비교 회로라고 부를 수 있다.
기준 전압 발생 회로가 반도체 집적 회로 소자에 의해 수행되는 경우에는, 차동 증폭기 회로(24)는 반도체 기판(도시되지 않음) 위에 형성되어 있다. 제1 저항기(21)는 제1 배선 패턴을 통해서 신호 입력 단자부(25)와 제1 입력 단자부(24-1)간에 연결되어 있다. 제1 저항기(21)와 제1 배선 패턴을 통털어서 신호 입력선이라 부른다. 제1 배선 패턴은 반도체 기판위에 형성된 상측 배선층에 형성되어 있다. 제2 저항기(22)는 계2 배선 패턴을 통해서 출력 단자부(24-3)와 제2 입력 단자부(24-2)간에 연결되어 있다 제2 저항기(22)와 제2 배선 패턴을 통털어서 피드백선이라 부른다. 제2 배선 패턴은 상측 배선층과 반도체 기판 간에 형성된 중앙 배선층에 형성되어 있다. 출력 단자부(24-3)과 신호 출력 단자부(26)는 신호 출력선이라 부르는 제3 배선 패턴을 통해서 연결되어 있다. 제3 저항기(23)는 접지선을 통해서접지되어 있다. 접지선은 접지 배선 패턴에 의해 만들어진다.
입력 신호가 신호 입력 단자부(25)를 통해서 제1 입력 단자부(24-1)에 공급되어 질 때 제1 입력 단자부(24-1)은 제1 전기 전위(Pl)을 갖는다. 출력 신호는 피드백선을 통해서 제2 입력 단자부(24-2)로 되돌아오게 된다. 이 상태에서 제2단자부(24-2)는 제1, 제2 저항기(22, 23)의 값에 의해 결정된 제2 전기 전위(P2)를 갖는다. 출력 신호의 출력 전기 전위(OP)가 증가하면 제2 전기 전위(P2)는 제1 전기 전위(Pl) 보다 높게 된다. 이 경우 차동 중폭기 회로(24)는 제1, 제2 전기 전위 사이의 차동 전기 전위를 감소시키도록 작동하게 된다. 이 결과 출력 신호의 출력 전기 전위(OP)는 제1, 제2 전기 전위(Pl. P2)가 서로 같은 값이 되도록 감소한다.
출력 전기 전위(OP)가 감소할 때는 제2 전기 전위(P2)는 제1 전기 전위(Pl) 보다 더 낮게 된다 이 경우 제1 전기 전위(Pl)와 제2 전기 전위(P2)간의 차동 전기 전위가 감소하도록 차동 증폭기 회로(24)는 동작하게 된다. 이 결과 출력 신호의 출력 전기 전위(OP)는 제1. 제2 전기 전위(Pl과 P2)가 서로 같은 값이 되도록 증가한다 피드백선을 통한 피드백 동작에 의해 차동 중폭기 회로(24)를 일정 출력 전기 전위를 가지고 있는 출력 신호를 전달한다.
전술한 동작은 이상적인 상태에서의 이상적인 동작이다. 실질적으로는 기준 전압 발생회로는 부호(Cl, C2)로 표시된 제1, 제2 기생 캐패시터를 가지고 있다. 제1 기생 캐패시터(Cl)는 제1 전기 용량 값을 가지고 있다. 제1 기생 캐패시터(Cl)는 제1 저항기(21)와 반도체 기판 사이에서 그리고 제1 배선 패턴과 반도체 기판 위에 형성된 다른 배선 패턴 사이에서 형성된다. 마찬가지로, 제2 기생 캐패시터(C2)는 제2 전기 용량 값을 가지고 있다 제2 기생 캐패시터(C2)는 제2 저항기(22)와 반도체 기판 사이에서 그리고 제2 배선 패턴과 반도체 기판위에 형성된 다른 배선 패턴사이 에서 형성된다.
일반적으로 제1. 제2 전기 용량값은 서로 아주 상이한 값이다 이것은 제1배선패턴과 제2 배선 패턴이 위치와 형성조건이 서로 상이한 상측과 중간 배선층에서 형성되기 때문이다. 이것은 제1, 제2 전기 전위(Pl과 P2)는 제1, 제2 기생 캐패시터에 의해 각각 영향을 받는다는 것을 의미한다. 만약 외부 잡음이 기준 전압 발생 회로를 방해한다면 제1, 제2 전기 전위(Pl과 P2)는 시간 지연으로 진폭이 개별적으로 변하게 된다. 그 결과 출력 전기 전위(OP)는 제2도에 도시된 바와 같이 진폭이 과도하게 변하게 된다.
제3도에 대해서 언급하면, 종래의 반도체 회로 소자의 두번째 예로서 반전 증폭기 회로가 설명될 것이다. 반전 증폭기 회로는 제1 저항값(Rl)를 가지고 있는 제1 저항기(31), 제2 저항값(R2)를 가지고 있는 제2 저항기(32)와 반전 단자부(33-1), 비반전 단자부(33-2)와 출력 단자부(33-3)로 구성된 차동 증폭기 회로(33)로 구성되어 있다. 반전 단자부(33-1)는 제1 저항기(31)를 통해 신호 입력 단자부(34)에 연결되어 있고 그 반면 비반전 단자부(33-2)는 기준 전압 입력 단자부(35)에 직접 연결되어 있다. 제2 저항기(32)는 피드백 저항기 역할을 하고 반전 단자부(33-1)와 출력 단자부(33-3) 사이에 연결되어 있다.
신호 입력 단자부(34)는 입력 전압(Vi)을 가지고 있는 입력 신호를 공급받는 반면에 기준 전압 입력 단자부(35)는 기준 전압(Vr)을 공급 받는다. 반전 증폭기는 입력 전압(Vi)와 기준 전압(Vr)간의 차동 전압을 증폭하고 출력 전압(Vo)을 가지고 있는 증폭 신호를 출력 신호로서 신호 출력 단자부(36)에 전달한다. 출력 전압(Vo)는 다음과 같이 주어진다 :
Vo = (-R2/R1)(Vi,-Vr) + Vr
제4도에 대해 언급하면, 차동 증폭기 회로(33)는 차동 중폭기부(33-4), 출력증폭기부(33-5)와 바이어스 발생부(33-6)로 구성되어 있다. 차동 증폭기부(33-4)는 전류 미러 연결된 N 채널형의 제1, 제2 MOS 트랜지스터(Q1과 Q2)와 P 채널형의 제3, 제4 MOS 트랜지스터(Q3와 Q4)로 구성된다. 제1 및 제2 MOS 트랜지스터(Q1과 Q2)는 반전 입력 단자부(33-1)와 비반전 단자부(33-2)에 각각 연결된 게이트 전극을 가지고 있다. 차동 증폭기부(33-4)는 더 나아가서 제1, 제2 MOS 트랜지스터(Q1, Q2)에 일정 전류를 공급하기 위한 n 채널형의 제5 MOS 트랜지스터(Q5)로 구성되어 있다. 제5 MOS 트랜지스터(Q5)는 차동 증폭기부(33-4)용 전류원의 역할을한다
출력 증폭기부(33-5)는 직렬로 연결된 제6, 제7 MOS 트랜지스터(Q6, Q7)로 구성되어 있다. 제6, 제7 MOS 트랜지스터(Q6, Q7)는 각각 P 채널형, n 채널형이다. 제7 MOS 트랜지스터(Q7)은 출력 증폭기부(33-5)용 전류원의 역할을 한다. 바이어스 발생부(33-6)는 고압 전원선(37)과 저압 전원선(38) 사이에 연결되어 있다. 고압 전원선(37)은 제1 전압(Vdd)을 갖는 반면에, 저압 전원선(38)은 제1 전압(Vdd) 보다 낮은 제2 전압(Vss)을 가지고 있다. 바이어스 발생부(33-6)는 서로 직렬로 연결된 저항기(33-7)와 n 채널형의 제8 MOS 트랜지스터(Q3)로 구성되어 있다. 바이어스 발생부(33-6)는 게이트바이어스 전압을 제5, 제7 MOS 트랜지스터(Q5, Q7)의 게이트 전극에 공급하도록 게이트 바이어스 전압을 발생 시키기 위한 것이다.
차동 증폭기부(33-4)의 반전 출력 신호는 제2 MOS 트랜지스터(Q2)의 드레인 전극과 제4 MOS 트랜지스터(Q4)의 드레인 전극 사이의 연결점(CPI)에서 나타난다. 반전 출력 신호는 출력 증폭기부(33-5)에 의해 증폭되고 출력 단자부(33-3)로 부터전달된다.
반전 증폭기 회로는 단일칩의 반도체 집적 회로에 의해 만들어질 수 있다. 이 경우 제1, 제2 저항기(31, 32)는 제1, 제2 방법에 의해 형성될 수 있다. 제1 방법으로, 각각의 제1, 제2 저항기(31, 32)는 반도체 기판에 형성된 확산층에 의해 만들어질 수 있다. 예를 들면, 실리콘 반도체 집적 회로에서 제1, 제2 저항기(31, 32)는 다음에 간략하게 설명될 P형의 실리콘 결정 기판 위에 형성된 n+확산층에 의해 만들어질 수 있다. 제2 방법으로, 각각의 제1, 제2 저항기(31, 32)는 높은 면적 저항값을 갖고 있는 도전층에 의해 만들어 질 수 있다. 이 도전층은 필드 영역이라 불리우는 절연층위에 형성되어 있다. 실리콘 반도체 집적회로에서 제1, 제2 저항기(31, 32)는 다음에 설명될 필드 산화막(SiO2) 위에 형성된 다결정 실리콘막에 의해 만들어질 수 있다.
제5도에 대해 언급하면, 첫번째 방법과 관련하여 설명될 것이다. 필드 산화막(41)은 P형 실리콘 기판(40) 위에 형성되고 제1, 제2 개구(41-1, 41-2)를 가지고 있다. 실리콘 기판(40)은 반도체 기판 역할을 한다. 제1, 제2 개구(41-1, 41-2) 밑에서 제1, 제2 n+확산층(40-1, 40-2)은 실리콘 기판(40) 위에 형성되어 있다. 제1, 제2 n+확산층(40-1, 40-2)는 각각 제1, 제2 저항기(31, 32) 역할을 한다. 제1 n+확산층(40-1)은 알루미늄 배선 패턴(42-1, 42-2)을 통해 신호 입력 단자부(34)와 반전 단자부(33-1) 사이에 연결되어 있다. 알루미늄 배선 패턴(42-1, 42-2)은 통털어 제2 배선 패턴이라 부른다. 기준 전압 입력 단자부(35)는 알루미늄 배선 패턴(44)을 통해 비반전 단자부(33-2)에 연결되어 있다. 차동 중폭기 회로(33)와 알루미늄 배선 패턴(42-1, 42-2, 43-1, 43-2, 44)이 도시의 편의를 위해 실리콘 기판(40) 바깥쪽에 도시되어 있지만 이것들은 실제로는 실리콘 기판(40) 위에 형성되어 있다. 이것은 신호 입력 단자부(34), 기준 전압 입력 단자부(35)와 신호 출력 단자부(36)에도 적용된 다.
P+확산층(45)은 제3 개구(41-3)을 통해 실리콘 기판(40) 위에 형성된다. p+확산층(45)은 전원(46)에 연결되어 있고 알려진 기술과 같이 기판 바이어스 전압(Vb)을 실리콘 기판(40)에 공급하기 위해 형성되어 있다. 다음 설명의 보다 나은 이해를 위해 MOS 트랜지스터(Qn)가 실리콘 기판(40)에 형성되어 있다고 가정되어질 것이다. MOS 트랜지스터(Qn)은 n 채널형이고 실리콘 기판(40) 위에 형성된 다른 회로(도시되지 않음)에 사용된다. 제3, 제4 n+확산층(40-3, 40-4)은 제4, 제5 개구(41-4, 41-5)를 통해 실리콘 기판(40)에 형성되고 각각 드레인, 소오스 전극 역할을 한다.
단일 칩으로된 집적 회로에 의해 만들어진 반전 증폭기에서는, S/N(신호대잡음 비)은 실리콘 기판(40)의 전위를 변화시키는 외부 잡음에 의해 감소하기 쉽다. 이것은 다음의 이유 때문이다.
반전 증폭기 회로는 실리콘 기판(40)과 모든 제1, 제2 n+확산층(40-1, 40-2), P+확산층(45) 및 제3, 제4 n+확산층(40-3, 40-4) 중의 하나 사이에 기생 캐패시터를 가지고 있다. 도시된 예에서, 제1 기생 캐패시터 내지 제3 기생 캐패시터는 설명의 편의를 위해 각각 부호(Ca, Cb, Cx)로 표시되어 있다. 제1 기생 캐패시터(Ca)는 실리콘 기판(40)과 제1 n+확산층(40-1) 사이에 형성되어 있는 반면에 제2 기생 캐패시터(Cb)는 실리콘 기판(40)과 제2 n+확산층(40-2) 사이에 형성되어 있다. 제3기생 캐패시터(Cx)는 실리콘 기판(40)과 제3 n+확산층(40-3) 사이에 형성되어 있다.
제1 기생 캐패시터 내지 제3 기생 캐패시터(Ca, Cb, Cx)는 서로 전기 용량값이 상이 하다.
전술한 기생 캐패시터외에 반전 증폭기 회로는 실리콘 기판(40)이 저항부를 가지고 있기 때문에 기생 저항기를 가지고 있다. 이 예에서, 제1 내지 제4 기생 저항기는 각각 부호로 Rwl, Rw2, Rw3, Rw4로 표시된다. 제1 n+확산층(40-1)과 P+확산층(45)은 제1 기생 저항기(Rwl)와 제1 기생 캐패시터(Ca)를 통해서 연결되어 있는 반면 제2 n+확산층(40-2)과 P+확산층(45)은 제2 기생 저항기(Rw2)와 제2 기생 캐패시터(Cb)를 통해 연결되어 있다. 제1 n+확산층(40-1)과 제3 n+확산층(40-3)은 제3 기생 저항기(Rw3)와 제1 기생 캐패시터(Ca)를 통해 연결되어 있는 반면 제2 n+확산층(40-2)과 제3 n+확산층(40-3)은 제4 기생 저항기(Rw4)와 제2 기생 캐패시터(Cb)를 통해서 연결되어 있다.
만약 외부 잡음이 P+확산층(45)를 방해한다면 실리콘 기판(40)의 전위를 변화시킬 것이다. 그러한 전위의 변화는 제1 기생 저항기(Rwl)와 제1 기생 캐패시터(Ca)를 통해서 제1 n+확산층으로 전달되고 제2 기생 저항기(Rw2)와 제2 기생 캐패시터(Cb)를 통해서 제2 n+확산층(40-2)에 전달된다. 이 경우 제1, 제2 n+확산층(40-1, 40-2) 즉, 제1, 제2 저항기(31, 32)의 전위 변화를 일으키게 될 것이다.
한편, 제3 n+확산층(40-3)의 전위 즉 드레인 전극의 전위가 MOS 트랜지스터(Qn)의 동작과 함께 변한다면 그 변화는 제3 기생 캐패시터(Cx)를 통해서 실리콘 기판(40)에 전달되어질 것이다. 이 경우 실리콘 기판(40)의 전위는 변화하게 된다.
전위의 변화는 제3 기생 저항기(Rw3)와 제1 기생 캐패시터(Ca)를 통해서 제1 n+확산층(40-1)에 전달되고 제4 기생 저항기(Rw4)와 제2 기생 캐패시터(Cb)를 통해서 제2 n+확산층(40-2)에 전달된다. 이것은 제1, 제2 저항기(31, 32)의 전위를 변화시킨다.
제1, 제2 저항기(31, 32)의 전위 변화가 신호 입력 단자부(34)에서 공급된 입력 신호와 함께 차동 증폭기 회로(33)에 의해 증폭되는 만큼 반전 증폭기 회로는 S/N을 저하시킨다. 제1, 제2 저항기(31, 32)를 각각 제1 저항값 1 (KΩ)와 제2 저항값 100 (KΩ)를 갖는다고 하자. 기준 전압(Vr)과 입력 전압(Vi)은 각각 0(V)와 10(mV)가 된다. 이 경우 출력 전압(Vo)은 다른 잡음을 발생시키지 않고 -1(mV)가 된다. 한편 1(mV)의 외부 잡음이 제1, 제2 기생 캐패시터(Ca, Cb) 때문에 반전 단자부(33-1)에 가해진다면 100(mV)의 잡음이 출력 전압(Vo)에 포함된다.
제6도를 참조하면 제2 방법에 관해 설명되어 질 것이다. 반전 증폭기 회로는 필드 산화막(41) 위에 형성된 각각의 제1, 제2 다결정 실리콘 패턴(48-1, 48-2)에 의해서 형성된 제1, 제2 저항기(31, 32)를 제외하고 동일 참조 번호로 표시된 유사부분으로 구성되어 있다.
제5도와 함께 설명된 같은 이유로 인해 반전 증폭기 회로는 필드 산화막(41)에 의해 발생되고 부호로 Ca', Cb', Cx'로 표시된 제1 내지 제3 기생 캐패시터를 가지고 있다. 제1 기생 캐패시터(Ca')는 실리콘 기판(40)과 제1 다결정 실리콘 패턴(48-1) 사이에 형성되어 있는 반면에 제2 기생 캐패시터(Cb')는 실리콘 기판(40)과 제2 다결정 실리콘 패턴(48-2) 사이에 형성되어 있다. 제3 기생 캐패시터(Cx')는 실리콘 기판(40)과 제3 n+확산층(40-3) 사이에 형성되어 있다.
일반적으로, 필드 산화막(41)은 그 위에 형성되는 배선 패턴에서 기생 캐패시터의 전기 용량을 감소시키기 위해 MOS 트랜지스터내의 게이트 산화막과 같이 다른막보다 두께가 더 두껍다. 이것은 단위 면적당 전기 용량값이 작다는 것을 의미한다. 그러나 다결정 실리콘 패턴은 면적 저항값이 작다. 다결정 실리콘 패턴을 저항기로 사용하기 위해서는 대면적이 필요하다. 이것은 반전 증폭기 회로가 무시할 수 없을 정도의 전기 용량값을 가진 제1 내지 제3 기생 캐패시터(Ca', Cb', Cx')를 갖는다는 것을 의미한다.
제1 내지 제3 기생 캐패시터(Ca', Cb', Cx') 이외에도 반전 증폭기 회로는 제1 내지 제3 기생 저항기(Rwl', Rw2', Rw3', Rw4')를 가지고 있다. 제1 다결정 실리콘 패턴(48-1)과 P+확산층(45)은 제1 기생 저항기(Rwl')와 제1 기생 캐패시터(Ca')를 통해 연결되어 있는 반면 제2 다결정 실리콘 패턴(48-2)와 P+확산층(45)은 제2 기생 저항기(Rw2')와 제2 기생 캐패시터(Cb')를 통해서 연결되어 있다. 제1 다결정 실리콘 패턴(48-1)과 제3 기생 저항기(40-3)는 제3 기생 저항기(Rw3')와 제1기생 캐패시터(Ca')를 통해서 연결되어 있는 반면 제2 다결정 실리콘 패턴(48-2)과 P+확산층(45)은 제2 기생 저항기(Rw2')와 제2 기생 충전기(Cb')를 통해서 연결되어 있다. 제1 다결정 실리콘 패턴(48-1)과 제3 n+확산층(40-3)은 제3 기생 저항기(Rw3')와 제1 기생 캐패시터(Ca')를 통해서 연결되어 있는 반면에 제2 다결정 실리콘 패턴(48-2)과 제3 n+확산층(40-3)은 제4 기생 저항기(Rw4')와 제2 기생 캐패시터(Cb')를 통해 연결되어 있다.
외부 잡음이 P+확산층(45)을 방해한다면 제5도와 함께 설명된 동일한 이유로 제1, 제2 저항기(31, 32)의 전위 변화가 생기게 된다. 한편, 제3 n+확산층(40-3)의 전위가 MOS 트랜지스터(Qn)의 작동과 함께 변한다면 제1, 제2 저항기(31, 32)의 전위가 변하게 된다. 이 경우 반전 증폭기는 제5도와 함께 설명된 바와 같이 S/N을 저하시 킨다.
제7도 내지 제9도를 참조하여 본 발명의 제1 실시예에 대한 반도체 회로 소자의 예로서 기준 전압 발생 회로에 대해 설명될 것이다. 기준 전압 발생 회로는 제1도에 도시된 유사한 부분으로 구성되어 있다. 기준 전압 발생 회로는 제1, 제2 저항기(21, 22)가 형성되는 방법으로 특성화되어 진다.
제7, 제8도에서는 기준 전압 발생 회로가 반도체 기판(50)위에 형성되어 있더라도 제3 저항기(제1도의 23)와 차동 증폭기 회로(제1도의 24)는 편의상 도시되어 있지 않다. 제1, 제2 저항기(21, 22)는 배선층(53)에서 형성된 제1, 제2 배선 패턴(51, 52)에 의해 만들어졌다. 기준 전압 발생 회로는 제1 배선 패턴(51)과 반도체 기판(50) 사이에 제1 기생 캐패시터를 가지고 있고 제2 배선 패턴(52)와 반도체 기판(50) 사이에 제2 기생 캐패시터를 가지고 있다. 여기서 제1, 제2 배선 패턴(51,52)는 제1, 제2 기생 캐패시터가 전기 용량값이 서로 등가를 갖도록 형성된다는 것에 주목하여야 한다.
반도체 기판(50)은 제1, 제2 배선 패턴(51, 52)이 형성된 면적에 해당하는 모든 면적과 그곳의 상측면에서 형성된 확산층(50-1)으로 구성되어 있다. 확산층(50-1)은 반도체 기판(50)에 의해 발생하는 전계를 차폐하기 위한 것이며 n+확산층 혹은 P+확산층에 의해 만들어진다.
제1, 제2 기생 캐패시터가 서로 등가인 것만큼 제1, 제2 기생 캐패시터는 제1, 제2 전기 전위(Pl, P2)에 동일한 영향을 준다(제1도). 이 경우 제1, 제2 전위(Pl, P2)는 외부 잡음이 기준 전압 발생 회로를 방해한다 해도 시간과 진폭에 대해서 같은 변화를 한다. 이 결과 기준 전압 발생 회로는 제9도에 도시된 바와 같이 출력 전기 전위(OP)의 변화없이 출력 신호를 발생시킬 수 있다. 덧붙여서, 확산층(50-1)은 제거되어질 수 있다.
제10도를 참조하여 본 발명의 제2 실시예에 따른 기준 전압 발생 회로에 대해 설명 될 것이다. 기준 전압 발생 회로는 도전막(56)과 제3 배선 패턴(57)을 제외 하고 유사한 참조 번호는 지정된 유사 부분으로 구성되어 있다. 제8도에서와 같이 기준 전압 발생 회로가 반도체 기판(50)에 형성되어 있더라도 제3 저항기(제1도의 23)와 차동 증폭기 회로(제1도의 24)는 도시되어 있지 않다.
도전막(56)은 알루미늄과 같은 금속 물질로 되어 있으며 제1, 제2 배선 패턴(51, 52)을 덮기 위해 배선층(53)에 형성되어 있다. 제3 배선 패턴(53)은 반도체 기판(50)에 형성된 다른 회로에 사용되고 배선층(57)위에 형성되어 있다. 도전막(56)은 제3 배선층(57)에 의해 발생하는 전계를 차단하기 위한 차폐층 역할을 한다 따라서 제1, 제2 배선층(51, 52)은 반도체 기판(50)과 제3 배선 패턴(57)에 의해 발생되는 전계로부터 확산층(50-1)과 도전막(56)에 의해 차폐되어진다. 이것은 기준 전압발생 회로가 제8도에서 도시된 것 보다 동작이 더 안정된다는 것을 의미한다.
제11도를 참조하여 본 발명의 제3 실시예에 따른 기준 전압 발생 회로에 관해서 설명될 것이다. 기준 전압 발생 회로는 확산층(50-1)과 도전막(56)이 구멍(58)을 통해 적어도 두군데 연결되어 있고 도전막(56)과 제3 배선 패턴(57)이 구멍(59)을 통해 적어도 한군데 연결되어 있는 것을 제외하고는 유사한 참조 번호로 지정된 유사 부분으로 구성되어 있다. 이것은 확산층(50-1), 도전막(56)과 제3 배선 패턴(57)이 동일한 전기 전위를 유지하고 있다는 것을 의미한다 이 동일 전기 전위는 접지 전위와 같은 것이 바람직하다. 따라서 제8, 제10도에 도시된 기준 전압 발생 회로의 전위에 대해 차폐 효과를 증가시키는 것이 가능하다 덧붙여서, 제3 저항기(제1도의 23)와 차동 증폭기 회로(제1도의 24)는 편의상 도시되어 있지 않다.
제12도를 참조하여 본 발명의 제4 실시예에 따른 반전 증폭기 회로에 대해서 설명될 것이다. 반전 증폭기 회로는 제1, 제2 저항기(31, 32)가 각각 인접하도록 제1, 제2 의사(dummy) 저항기(61, 62)가 반도체 기판(도시되지 않음)에 형성된 것을 제외하고는 제3도에 도시된 것과 유사하다.
제3, 제5도와 함께 설명한 바와 같이 반전 증폭기 회로는 제1 저항기(31)와 반도체 기판(40) 사이에 형성된 제1 기생 캐패시터(Ca)와 제2 저항기(32)와 반도체 기판(40) 사이에 형성된 제2 기생 캐패시터(Cb)를 가지고 있다. 제1 의사 저항기 (61)는 평면형과 단면형으로 된 제1 저항기(31)와 같은 형태로 되어 있다. 유사하게 제2 의사 저항기(62)는 평면형과 단면형으로 된 제2 저항기(32)와 같은 형태로 되어있다. 이 결과 제1 의사 기생 캐패시터는 제1 의사 저항기(61)와 반도체 기판 사이에 형성되어 있는 반면에 제2 의사 기생 캐패시터는 제2 의사 저항기(62)와 반도체 기판 사이에 형성되어 있다.
제1 저항기(31)가 반전 단자부(33-1)에 연결된 경우에는 제1 의사 저항기(61)의 한 끝이 비반전 단자부(33-2)에 연결되어 있다. 제1 의사 저항기의 다른 끝은 개방되어 있다. 유사하게 제2 저항기(32)가 반전 단자부(33-1)에 연결되어 있기 때문에 제2 의사 저항기(62)의 한 끝은 비반전 단자부(33-2)에 연결되어 있다. 제2 의사 저항기의 다른 끝은 개방되어 있다.
제13도를 참조하면, 제1, 제2 n+의사 확산층(66, 67)이 필드 산화막(41)의 제6, 제7 개구(41-0, 41-7)를 통해 반도체 기판(40)에 형성되고, 제1, 제2 n+의사 확산층(66, 67)이 알루미늄 배선 패턴(68, 69)을 통해 비반전 단자부(33-2)에 연결된 것을 제외하고는 반전 증폭기 회로는 제5도에 도시된 것과 유사하다. 언급할 필요도 없이 제1, 제2 n+의사 저항기(66, 67)는 각각 제1, 제2 의사 저항기(61, 62)와 같은 역할을 한다 제1, 제2 의사 기생 캐패시터는 각각 부호로 Cad, Cbd로 표시한다.
제5도와 함께 설명한 바와 같이 제1 n+확산층(40-1)과 P+확산층(45)은 제1,기생 저항기(Rwl)와 제1 기생 캐패시터(Ca)를 통해서 연결되어 있는 반면에 제2 n+확산층(40-2)과 P+확산층(45)은 제2 기생 저항기(Rw2)와 제2 기생 캐패시터(Cb)를 통해서 연결되어 있다. 제1 n+확산층(40-1)과 제3 n+확산층(40-3)은 제3 기생 저항기(Rw3)를 통해서 연결되어 있는 반면에 제2 n+확산층(40-2)과 제3 n+확산층(40-3)은 제4 기생 캐패시터(Rw4)와 제2 기생 캐패시터(Cb)를 통하여 연결되어 있다.
유사하게 제1 n+의사 확산층(66)과 P+확산층(45)은 제1 의사 기생 저항기(Rwdl)와 제1 의사 기생 캐패시터(Cad)를 통해서 연결되어 있는 반면에 제2 n+의사 확산층(67)과 P+확산층(45)은 제2 의사 기생 저항기(Rwd2)와 제2 의사 기생 캐패시터(Cbd)를 통해서 연결되어 있다. 제1 n+의사 확산층(66)과 제3 n+확산층(40-3)은 제3 의사 기생 저항기(Rwd3)와 제1 의사 기생 캐패시터(Cad)를 통해 연결되어 있는 반면에 제2 n+의사 확산층(67)과 제3 n+확산층(40-3)은 제4 의사 기생 저항기(Rwd4)와 제2 의사 기생 저항기(Cbd)를 통해 연결되어 있다.
여기서 제1 기생 캐패시터(Ca)와 제1 의사 기생 캐패시터(Cad)는 서로 전기 용량값이 같고 제1 기생 저항기(Rwl)와 제1 의사 기생 저항기(Rwdl)는 제1 저항기(31)와 제1 의사 저항기(61)가 서로 등가이기 때문에 서로 저항값이 거의 같다는 것에 주목하여야 한다. 유사하게 제2 기생 캐패시터(Cb)와 제2 의사 기생 캐패시터(Cbd)는 서로 전기 용량값이 같다. 제2 기생 저항기(Rw2)와 제2 의사 기생 저항기(Rwd2)는 서로 저항값이 거의 같다. 이것은 제3 기생 저항기(Rw3)와 제3 의사 기생 저항기(Rwd3)에 제4 기생 저항기(Rw4)와 제4 의사 기생 저항기(Rwd4)에 적용된다.
제14도를 참조하면 제1 n+확산층(40-1)과 제1 n+기생 확산층(66)이 서로 인접되도록 평행하게 형성되어 있다. 전술한 바와 같이, 제1 n+확산층(40-1)과 제1 n+의사 확산층(66)은 동일한 평면 형태와 동일한 단면 형태를 띠고 있다. 제1 n+확산층(40-1)의 한 끝은 부분적으로 도시된 알루미늄 배선 패턴(42-1)을 통해서 신호 입력 단자부(제12도의 34)에 연결되어 있다. 제1 n+확산층의 다른 끝은 부분적으로 도시된 알루미늄 배선 패턴(42-2)을 통해 반전 단자부(33-1)에 연결되어 있다.
제1 n+의사 확산층(66)의 한 끝은 부분적으로 도시된 알루미늄 배선 패턴(68)을 통해 비반전 단자부(33-2)에 연결되어 있다.
실질적으로 제1 n+확산층(40-1)과 제1 n+의사 확산층(66)은 필드 산화막(41)과 함께 절연층(70)으로 덮여있다. 이 경우 제1 n+산화막(40-1)의 양끝은 절연층(70)을 통해서 형성된 접촉구(71, 72)를 통해서 알루미늄 패턴(42-1, 42-2)에 연결되어 있다. 유사하게 제1 n+의사 확산층(66)은 절연층(70)을 통해 형성된 접촉구(73)를 통해서 알루미늄 패턴(68)에 연결되어 있다. 각각의 접촉구(71 내지 73)은 관통구라 부를 수도 있다
제15도를 참조하면, 제1 n+확산층(40-1)과 제1 n+의사 확산층(66)은 서로 인접되도록 평행하게 형성되어 있다. 편의상 절연층(제14도의 70)은 도시되지 않았다. 이 예에서, 알루미늄 배선 패턴(68)은 제1 n+기생 확산층(66)의 다른 끝에까지 확장된다. 제1 n' 기생 확산층(66)은 두 접촉구(73, 74)를 통해서 양 끝에서 알루미늄 배선 패턴(68)에 의해 단축된다.
제16도를 참조하면, 제1 n+확산층(40-1)과 제1 n+의사 확산층(66)은 서로 인접되도록 평행하게 형성된다. 절연층(제14도의 70)은 도시되어 있지 않다. 예를 들면, 알루미늄 배선 패턴(68)은 제1 의사 확산층(66)의 중심부로 확장되어 있고 접촉구(75)를 통해서 중심부에서 제1 n+의사 확산층(66)에 연결되어 있다.
제13도로 돌아가서, 외부 잡음이 P+확산층(45)을 방해하는 경우에 대해 설명될 것이다 이 경우, 제5도와 같이 설명된 것처럼 실리콘 기판의 전위를 변화시킨다. 그러한 전위의 변화는 제1 기생 저항기(Rwl)과 제1 기생 캐패시터(Ca)를 통해서 제1 n+확산층(40-1)로 전달된다. 전위의 변화는 또 제2 기생 저항기(Rw2)와 제2 기생 캐패시터(Cb)를 통해서 제2 n+확산층(40-2)에 전달된다. 이 경우 반전 단자부(33-1)가 제1, 제2 n+확산층(40-1, 40-2)에 연결되어 있기 때문에 반전 단자부(33-1)의 전위는 변화하게 된다.
한편, p+확산층(45)에 의해 발생된 전위의 변화는 제1 의사 기생 저항기(Rwdl)와 제1 의사 기생 캐패시터(Cad)를 통해서 제1 n+의사 확산층(66)에 전달되고 제2 의사 기생 저항기(Rwd2)와 제2 의사 기생 캐패시터(Cbd)를 통해서 제2 n+의사 확산층(67)에 전달된다. 이 경우 비반전 단자부(33-2)가 제1, 제2 n+의사 확산층(66, 67)에 연결되어 있기 때문에 비반전 단자부(33-2)의 전위가 변화하게 된다.
전술된 바와 같이 제1, 제2 기생 저항기(Rwl, Rw2)는 제1, 제2 의사 기생 저항기(Rwdl, Rwd2)와 각각 저항값이 같다. 제1, 제2 기생 캐패시터(Ca, Cb)는 제1, 제2 의사 기생 캐패시터(Cad, Cbd)와 각각 전기 용량이 같다. 이 경우 반전 단자부(33-1)와 비반전 단자부(33-2)는 외부 잡음이 P+확산층(45)을 방해한다해도 진폭, 시간 혹은 위상에 대한 변화는 같다. 이것은 실리콘 기판(40)이 외부 잡음에 의해 발생되는 전위를 변화시키면 출력 전압(Vo)의 변화는 동상 전압 제거비(common mode rejection ratio)에 의해서 감소될 수 있다는 것을 의미한다.
제3 n+확산층(40-3)(즉, 드레인 전극)의 전위는 MOS 트랜지스터(Qn)의 동작과 함께 변화하고 이 변화는 제3 기생 캐패시터(Cx)를 통해서 실리콘 기판(40)에 전달된다. 그러한 전위의 변화는 제3 기생 저항기(Rw3)와 제1 기생 캐패시터(Ca) 를 통해서 제1 n+확산층(40-1)에 전달된다. 전위의 변화는 또 제4 기생 저항기(Rw4)와 제2 기생 캐패시터(Cb)를 통하여 제2 n+확산층(40-2)에 전달되고 반전 단자부(33-1)의 전위를 변화시킨다.
한편 제3 n+확산층(40-3)에 의해 발생된 전위의 변화는 제3 의사 기생 저항기(Rwd3)와 제1 의사 기생 캐패시터(Cad)를 통해서 제1 n+의사 확산층(66)에 전달되고 제4 의사 기생 저항기(Rwd4)와 제2 의사 기생 캐패시터(Cbd)를 통해서 제2 n+의사 확산층(67)에 전달된다. 이 경우 비반전 단자부(33-2)의 전위가 변화하게 된다.
전술한 바와 같이, 제3, 제4 기생 저항기(Rw3, Rw4)는 제3, 제4 의사 기생저항기((Rwd3, Rwd4)와 각각 저항값이 같다. 이 경우 반전 단자부(33-1)와 비반전 단자부(33-2)는 실리콘 기판(40)이 제3 n+확산층(40-3)에 의해 발생되는 전위가 변화하게 된다해도 진폭과 위상에 대해서 동일하게 변화한다. 이 결과 출력 전압(Vo)의 변화는 실리콘 기판(40)의 전위가 변화한다면 동상 전압 제거비에 의해서 감소시킬 수 있다.
제1, 제2 저항기(31, 32)가 1 (KΩ)인 제1 저항값(Rl)와 100 (KJΩ))인 제2 저항값(R2)를 갖는다고 하자. 기준 전압(Vr) 및 입력 전압(Vi)는 각각 0(V) 및 10(mV)이다. 이 상태에서 반전 단자부(33-1)가 실리콘 기판(40)에서 전위의 변화에 의해서 1(mV)의 변화가 있다고 하면 비반전 단자부(33-2)는 역시 1(mV)의 변화가 생긴다. 차동 증폭기 회로(33)가 80(dB)의 동상 전압 제거비를 가지고 있다면 출력 전압(Vo)의 변화는 0.01(mV) 만큼 감소될 수 있다. 그러한 출력 전압(Vo)의 변화는 제5도에 도시된 종래의 반전 증폭기의 변화보다 휠씬 작다.
전술한 내용이 반전 증폭기 회로에 관한 것이라 하더라도 본 발명은 비반전 증폭기 회로에도 적용될 수 있다. 이 경우 신호 입력 단자부(34)는 일정 전압(Vc)의 오프셋 전압을 수신하기 위한 전압 입력 단자부로 사용된다. 기준 전압 입력 단자부(35)는 신호 전압(Vs)을 가지고 있는 입력 신호를 수신하기 위해 신호 입력 단자부로 사용된다. 출력 신호의 출력 전압(Vo)은 다음과 같이 주어진다.
Vo = (1+(R2/Rl))Vs-(R2/Rl)Vc
어쨌든, 비반전 증폭기 회로는 반도체 기판에서 전위의 변화에 의해 발생되는 S/N을 저하시키지 않고 출력 신호를 발생시킬 수 있다.
더 나가서, 반전 증폭기 회로는 각각 제1 저항기(31)와 유사하고 각각 신호입력 저항기의 역할을 하는 제1, 제2 저항기(31, 32)와 더불어 다수의 저항기로 구성되어 있다. 이 경우 일대일 대응하는 각각의 저항기가 인접되도록 다수의 의사 저항기가 형성되어 있다. 이러한 반전 증폭기 회로는 가산기 회로에 적용될 수 있다.
제17도를 참조하여 아날로그 반전 증폭기 회로에 관해 설명될 것이다. 아날로그 반전 증폭기 회로는 제3 저항기(78)가 기준 전압 입력 단자부(35)와 비반전 단자부(33-2) 사이에 연결되고 제3 의사 저항기(79)가 제3 저항기(78)에 인접되도록 형성된 것을 제외하고는 제12도에 도시된 것과 유사하다. 공지된 바와 같이 제3 저항기(78)는 입력의 오프셋을 없애기 위한 것이다.
언급할 필요도 없이 제3 의사 저항기(79)는 제3 저항기(78)와 평면형과 단면형에 있어서 유사하다. 제3 의사 저항기(79)의 한 끝은 제3 저항기(78)이 비반전 단자부(33-2)에 연결되어 있기 때문에 반전 단자부(33-1)에 연결되어 있다. 제3 의사 저항기(79)의 다른 끝은 개방되어 있다. 제13도와 같이 설명된 동일한 이유로 아날로그 반전 증폭기 회로는 반도체 기판에서 전위의 변화에 의해 발생되는 S/N이 저하되는 것을 방지할 수 있다.
제18도를 참조하여 반도체 회로 소자의 다른 예로서 집적 회로에 대해 설명될 것이다. 집적 회로는 n-채널 MOS 트랜지스터(Q11), 의사 MOS 트랜지스터(Qd11), 전기 용량 C 값을 갖는 캐패시터(C11), 의사 캐패시터(Cd11)와 리셋 회로(80)를 제외하고는 유사한 참조 번호로 지정된 유사 부분으로 구성되어 있다.
전술한 바와 같이 제1 의사 저항기(61)는 제1 저항기(31)에 인접되도륵 형성되어 있고 제1 저항기(31)와 평면 형태와 단면 형태에 있어서 유사하다. 유사하게 의사 MOS 트랜지스터(Qd11)는 MOS 트랜지스터(Q11)에 인접되도륵 형성되어 있고 MOS 트랜지스터(Q11)와 평떤 형태와 단면 형태에 있어서 유사하다. 의사 캐패시터(Cd11)는 캐패시터(C11)에 인접하도록 형성되어 있고 캐패시터(C11)와 평면 형태와 단면 형태에 있어서 유사하다.
MOS 트랜지스터(Q11)는 집적 회로가 리셋될 때 캐패시터(C11)에 충전된 전기 전하를 방전하기 위한 것이다. 이러한 목적으로 MOS 트랜지스터(Q11)의 게이트 전극은 리셋 회로(80)에 연결되어 있다. 다시말하면 MOS 트랜지스터(Q11)는 집적 회로가 리셋할 때 리셋 회로에 의해 온 상태로 된다. 이 예에서, MOS 트랜지스터(Q11)의 소스 전극이 반전 단자부(33-1)에 연결되어 있기 때문에 의사 MOS 트랜지스터(Qd11)의 소스 전극은 비반전 단자부(33-2)에 연결되어 있다. 의사 MOS 트랜지스터(Qd11)의 드래인 전극은 개방되어 있다. 의사 MOS 트랜지스터(Qd11)의 게이트 전극은 리셋 회로(80)에 연결되어 있다. 유사하게, 의사 캐패시터(Cd11)의 한 끝은 캐패시터(C11)의 한 끝이 반전 단자부(33-1)에 연결되어 있기 때문에 비반전 단자부(33-2)에 연결되어 있다. 의사 캐패시터(Cd11)의 다른 끝은 개방되어 있다.
MOS 트랜지스터(Q11)이 오프 상태에 있을때 출력 전압(Vo)은 다음과 같이 주어 진다:
Vo=-(1/C · Rl) · Vidt
따라서, 집적 회로는 집적 동작을 수행한다.
제19도를 참조하면 제1 n+확산층(40-1)과 제1 n+의사 확산층(66)은 서로 인접하도록 실리론 기판(40) 위에 형성되어 있다. 캐패시터(C11)와 의사 캐패시터(Cd11)는 서로 인접하도록 실리콘 기판(40)에 형성되어 있다. 유사하게 MOS 트랜지스터(Q11)와 의사 MOS 트랜지스터(Qd11)는 서로 인접하도록 실리콘 기판(40)에 형성되어 있다. 제19도에 도시되지는 않았지만 P+확산층(제13도의 45)과 MOS 트랜지스터(제13도의 Qn)는 실리콘 기판(40)에 형성되었다고 가정될 것이다.
제1 기생 캐패시터(Ca)는 제1 n+확산층(40-1)과 실리콘 기판(40) 사이에 형성되는 반면에 제1 의사 기생 캐패시터(Cad)는 제1 n+의사 확산층(66)과 실리콘 기판(40) 사이에 형성되어 있다. 제1 기생 캐패시터(Ca)와 제1 의사 기생 캐패시터(Cad)는 서로 전기 용량값이 동일하다. 제3 기생 캐패시터(Cc)는 캐패시터(C11)와 실리콘 기판(40) 사이에 형성되어 있는 반면에 제3 의사 기생 캐패시터(Ccd)는 의사 캐패시터(Cd11)와 실리콘 기판(40) 사이에 형성되어 있다. 제3 기생 캐패시터(Cc)와 제3 의사 기생 캐패시터(Ccd)는 서로 전기 용량값이 동일하다 유사하게 제4 기생 캐패시터(Cd)는 MOS 트랜지스터(Q11)의 소스층(81)과 실리콘 기판(40) 사이에 형성되어 있는 반면에 제4 의사 기생 캐패시터(Cdd)는 의사 MOS 트랜지스터(Qd11)의 의사 소스층(82)과 실리콘 기판(40) 사이에 형성되어 있다. 제4 기생 캐패시터(Cd)와 제4 의사 기생 캐패시터(Cdd)는 서로 전기 용량값이 동일하다. 각각의 소스층(81)과 의사 소스층(82)은 n+확산층에 의해 만들어 진다.
제13도와 함께 설명된 바와 같이 제1 n+확산층(40-1)은 제1 기생 저항기(Rwl)와 제1 기생 캐패시터(Ca)를 통해서 P+확산층(제13도의 45)에 연결되어 있고 제3 기생 저항기(Rw3)와 제1 기생 캐패시터(Ca)를 통하여 MOS 트랜지스터(제13도의 Qn)의 제3 n+확산층(40-3)에 연결되어 있다. 제1 n+의사 확산층(66)은 제1 의사 기생 캐패시터(Cad)와 제1 의사 기생 저항기(Rwdl)를 통해서 P+확산층(45)에 연결되어 있고 제3 의사 기생 저항기(Rw3)와 제1 의사 기생 캐패시터(Cad)를 통하여 제3 n+확산층(40-3)에 연결되어 있다. 이것은 각각의 캐패시터(C11), 의사 캐패시터(Cd11), MOS 트랜지스터(Q11)와 의사 MOS 트랜지스터(Qd11)에 적용된다.
예를 들면 캐패시터(C11)는 기생 저항기(Rcl)와 제3 기생 캐패시터(Cc)를 통하여 P+확산층(45)에 연결되어 있고 기생 저항기(Rc2)와 제3 기생 캐패시터(Cc)를 통해 MOS 트랜지스터(Qn)의 제3 n+확산층(40-3)에 연결되어 있다.
실리콘 기판(40)이 제13도와 함께 설명된 이유 때문에 P+확산층에 의해 발생된 전위의 변화가 생긴다면 전위의 변화는 제1 기생 저항기(Rwl)와 제1 기생 캐패시터(Ca)를 통하여 제1 n+확산층(40-1)에 전달된다. 그 변화는 또 기생 저항기(Rcl)와 제3 기생 캐패시터(Cc)를 통하여 캐패시터(C11)에 전달된다. 이 변화는 더 나아가 기생 저항기(Rql)와 제4 기생 캐패시터(Cd)를 통하여 소스층(81)에 전달된다. 이러한 변화는 반전 단자부(33-1)에서 전위의 변화를 일으킨다.
한편 P+확산층(45)에 의해 발생된 전위의 변화는 제1 의사 기생 저항기(Rwdl)와 제1 의사 기생 캐패시터(Cad)를 통하여 제1 n+의사 확산층(66)에 전달된다. 이 변화는 또 의사 기생 저항기(Rcdl)와 제3 의사 기생 캐패시터(Ccd)를 통하여 의사 캐패시터(Cd11)에 전달된다 이 변화는 더나가서 의사 기생 저항기(Rqdl)와 제4 의사 기생 캐패시터(Cdd)를 통해서 의사 소스충(82)에 전달된다. 이러한 변화는 비반전 단자부(33-2)에서 전위의 변화를 일으킨다. 비반전 단자부(33-2)에서 전위의 변화는 제13도와 함께 설명된 동일한 이유 때문에 반전 단자부(33-1)에서 전위의 변화와 진폭과 위상에 대해서 동일하다. 이것은 실리콘 기판(40)이 외부 잡음에 의해 야기되는 전위의 변화가 생긴다면 출력 전압(Vo)의 변화는 동상 전압 제거비에 의해 감소될 수 있다는 것을 의미한다.
이것은 제3 n+확산층(제3도의 40-3)의 전위가 MOS 트랜지스터(제13도의Qn)의 동작과 함께 변하는 경우에도 적용된다. 이 경우 제3 기생 저항기(Rw3), 제3 의사 기생 저항기(Rwd3), 의사 저항기(Rc2, Rq2)와 의사 기생 저항기(Rcd2, RQd2)가 제1 기생 저항기(Rwl), 제1 의사 기생 저항기(Rwdl), 기생 저항기(Rcl, Rql)와 의사 기생 저항기(Rcdl, Rqdl)를 대신해서 사용된다.
따라서, 본 발명은 몇가지 실시예와 함께 지금까지 기술 되었지만 본 발명은 본 기술에 통상의 지식을 가진 자라면 여러 가지 다른 방법으로도 쉽게 실시할 수 있을 것이다.

Claims (8)

  1. 반도체 기판과 상기 반도체 기판 위에 형성되어 있고 제1, 제2 입력 단자부, 및 출력 단자부를 포함하는 차동 증폭기 회로로 구성되어 있고, 상기 차동 증폭기 회로는 제1 입력 단자부에 연결된 제1 저항기를 통해 입력 신호를 공급받고 상기 출력 단자부를 통해 출력 신호를 발생하며, 상기 제2 입력 단자부와 상기 출력 단자부 사이에 연결된 제2 저항기를 통하여 상기 출력 신호를 공급받으며, 상기 반도체 기판과 상기 제1 저항기 사이에 형성된 제1 기생 캐패시터와 상기 반도체 기판과 상기 제2 저항기 사이에 형성된 제2 기생 캐패시터를 가지고 있는 반도체 회로 소자에 있어서, 각각의 상기 제1, 제2 저항기는 배선 패턴(wiring pattern)에 의해 만들어지고 상기 제1, 제2 기생 캐패시터가 서로 등가가 되도록 상기 반도체 기판위에 형성된 배선층(wiring layer)에 형성되어 있는 것을 특징으로 하는 반도체 회로 소자.
  2. 제1항에 있어서, 상기 반도체 기판이 상기 제1, 제2 저항기 밑에 형성된 확산층을 포함하는 것을 특징으로 하는 반도체 회로 소자.
  3. 제2항에 있어서, 다른 배선 패턴이 상기 배선층 위에 형성되고, 상기 다른배선 패턴과 제1, 제2 저항기 사이에 형성된 도전막을 더 포함하는 것을 특징으로 하는 반도체 회로 소자.
  4. 제3항에 있어서, 상기 확산층과 상기 도전막은 제1 접촉구(contact hole)를 통해서 연결되고, 상기 도전막과 상기 다른 배선 패턴은 제2 접촉구를 통하여 연결되는 것을 특징으로 하는 반도체 회로 소자.
  5. 반도체 기판과 상기 반도체 기판위에 형성되고 제1, 제2 입력 단자부를 포함하는 차동 증폭기 회로, 상기 반도체 기판위에 형성되고 상기 제1, 제2 입력 단자부 중의 하나에 연결되어 있는 회로 요소(circuit element)를 포함하고, 상기 회로 요소와 반도체 기판 사이에 형성된 제1 기생 캐패시터가 있는 반도체 회로 소자에 있어서, 상기 반도체 기판위에 형성된 의사 회로 요소(dummy circuit element)를 더 포함하여 의사 회로 요소와 상기 반도체 기판 사이에 상기 제1 기생 캐패시터와 등가인 제2 기생 캐패시터를 형성하기 위해 상기 회로 요소에 인접되도록 하며, 상기 의사 회로 요소는 상기 제1, 제2 입력 단자부 중의 다른 하나에 연결된 것을 특징으로 하는 반도체 회로 소자.
  6. 제5항에 있어서. 상기 회로 요소가 선정된 단면형(sectional form)과 선정된 평면형(plannar form)을 가지고 있고, 상기 의사 회로 요소가 상기 선정된 단면형과 상기 선정된 평면형 각각과 유사한 규정된 단면형과 규정된 평면형을 가지고 있는 것을 특징으로 하는 반도체 회로 소자.
  7. 제5항 또는 제6항에 있어서, 상기 회로 요소가 저항기, 캐패시터와 트랜지스터 중의 하나인 것을 특징으로 하는 반도체 회로 소자.
  8. 제7항에 있어서, 상기 회로 요소가 상기 저항기이고, 상기 저항기가 확산층에 의해 만들어지는 것을 특징으로 하는 반도체 회로 소자.
KR1019940014556A 1993-06-25 1994-06-24 기생 캐패시터의 영향을 감소시킬 수 있는 반도체 회로 소자 KR0153390B1 (ko)

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