JPH03145141A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03145141A JPH03145141A JP28393489A JP28393489A JPH03145141A JP H03145141 A JPH03145141 A JP H03145141A JP 28393489 A JP28393489 A JP 28393489A JP 28393489 A JP28393489 A JP 28393489A JP H03145141 A JPH03145141 A JP H03145141A
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- Japan
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- electrode
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- semiconductor
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 9
- 238000005259 measurement Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 7
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 229910000679 solder Inorganic materials 0.000 abstract description 2
- 230000005540 biological transmission Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、化合物半導体を用いた特にモノリシック型
マイクロ波集積回路からなる半導体装置に関する。
マイクロ波集積回路からなる半導体装置に関する。
（従来の技術）
ＧａＡｓＦＥＴを能動素子とするモノリシック型マイク
ロ波集積回路（ＭＭＩＣ）は、ディスクリートのＦＥＴ
素子を用いるハイブリッドＩＣに比べ、小形化が可能な
こと、量産による低価格が見込めることなどの理由によ
り近年精力的に開発が進められている。
ロ波集積回路（ＭＭＩＣ）は、ディスクリートのＦＥＴ
素子を用いるハイブリッドＩＣに比べ、小形化が可能な
こと、量産による低価格が見込めることなどの理由によ
り近年精力的に開発が進められている。
しかし１ＭＭＩＣを構成するＦＥＴ等の半導体素子個々
の特性をＤＣプローバなどにより測定することは原則と
して不可能であるため、パッケージなどへの組立て後の
測定歩留りは低い値にとどまっていた。
の特性をＤＣプローバなどにより測定することは原則と
して不可能であるため、パッケージなどへの組立て後の
測定歩留りは低い値にとどまっていた。
例えば−第３図に示す等価回路で表される簡単なＭＭＩ
Ｃについて説明する。この回路は、ローデツドライン型
の移相器を表わしており、入力端子１０１からλ／４の
トランスミッションライン１０２を介して出力端子１０
３に接続され、かつ入力端子１０１から第１のトランス
ミッションライン１０４を介して第１のＦＥＴ１０６の
ドレインに接続されている。同様に。
Ｃについて説明する。この回路は、ローデツドライン型
の移相器を表わしており、入力端子１０１からλ／４の
トランスミッションライン１０２を介して出力端子１０
３に接続され、かつ入力端子１０１から第１のトランス
ミッションライン１０４を介して第１のＦＥＴ１０６の
ドレインに接続されている。同様に。
出力端子１０３から第２のトランスミッションライン１
０５を介して第２のＦＥＴ１０７のドレインに接続され
ている。一方、上記第１のＦＥＴ１０６のゲートは第１
の抵抗１０８を介してバイアス端子１１０に、また、第
２のＦＥＴ１０７のゲートは第２の抵抗１０９を介して
バイアス端子１１０に夫々共通接続されている。さらに
、第１のＦＥＴ１０６のソースは第１のインダクタ０１
を介して、また、第２のＦＥＴ１０７のソースは第２の
インダクタ１１２を介していずれも接地されている。
０５を介して第２のＦＥＴ１０７のドレインに接続され
ている。一方、上記第１のＦＥＴ１０６のゲートは第１
の抵抗１０８を介してバイアス端子１１０に、また、第
２のＦＥＴ１０７のゲートは第２の抵抗１０９を介して
バイアス端子１１０に夫々共通接続されている。さらに
、第１のＦＥＴ１０６のソースは第１のインダクタ０１
を介して、また、第２のＦＥＴ１０７のソースは第２の
インダクタ１１２を介していずれも接地されている。
上記等価回路で表されるＭＭＩＣの平面図を第４図に示
す、第４図に示されている符号は、第３図におけるそれ
と対応させている。
す、第４図に示されている符号は、第３図におけるそれ
と対応させている。
図に示すように、このＭＭＩＣは、第３図の入力端子１
０１出力端子１０３、及びバイアス端子！１０にそれぞ
れ対応する、入力用電極パッド２０１．出力用電子パッ
ド２０３、及びバイアス用電極パッド２１０を有してい
る。また、第３図のインダクタ１１１．１１２に対して
はパイ７ホール２０６，２０７を用いる事により、ソー
スル接地間のインダクタンス成分を低く抑えている。
０１出力端子１０３、及びバイアス端子！１０にそれぞ
れ対応する、入力用電極パッド２０１．出力用電子パッ
ド２０３、及びバイアス用電極パッド２１０を有してい
る。また、第３図のインダクタ１１１．１１２に対して
はパイ７ホール２０６，２０７を用いる事により、ソー
スル接地間のインダクタンス成分を低く抑えている。
このＭＭＩＣにおいて、第１のＦＥＴ１０６のソース電
極１０６Ｓは第６図にも示すように、第１のバイアホー
ル２０６の側壁の電極部２０６ａから基板２００の裏面
側の接地用電極２０２．および第２のパイ７ホール２０
７の側壁の電極部２０７ａを介して第２のＦＥＴ１０７
のソース電極ＩＱ７ＳにＤＣ的に導通しており、また、
第１のＦＥＴ１０６のドレイン電極１０６０は、第１の
トランスミッション１０４からλ／４のトランスミッシ
ョン１０２および第２のトランスミッションライン１０
５を介して第２のＦＥＴ１０７のドレイン電極１０７Ｄ
にＤＣ的に導通している。
極１０６Ｓは第６図にも示すように、第１のバイアホー
ル２０６の側壁の電極部２０６ａから基板２００の裏面
側の接地用電極２０２．および第２のパイ７ホール２０
７の側壁の電極部２０７ａを介して第２のＦＥＴ１０７
のソース電極ＩＱ７ＳにＤＣ的に導通しており、また、
第１のＦＥＴ１０６のドレイン電極１０６０は、第１の
トランスミッション１０４からλ／４のトランスミッシ
ョン１０２および第２のトランスミッションライン１０
５を介して第２のＦＥＴ１０７のドレイン電極１０７Ｄ
にＤＣ的に導通している。
なお、ＭＭＩＣにおける基板裏面側電極（接地用電極）
２０２には、その周辺にこれが形成されている半導体基
板２００に分割を施すためのスクラブラインパターン２
０８が設けられている。このスクラブラインパターン２
０８はスクラブラインＡＡを中央に電極金属層が一例と
して３０μ幅に除去されたものである。
２０２には、その周辺にこれが形成されている半導体基
板２００に分割を施すためのスクラブラインパターン２
０８が設けられている。このスクラブラインパターン２
０８はスクラブラインＡＡを中央に電極金属層が一例と
して３０μ幅に除去されたものである。
（発明が解決しようとする課題）
叙上の如き従来のＭＭＩＣにおいては、これに形成され
ている半導体素子の例えばＦＥＴについて夫々の単独の
ピンチオフ特性やゲート耐圧等の測定ができないという
重大な問題点がある。
ている半導体素子の例えばＦＥＴについて夫々の単独の
ピンチオフ特性やゲート耐圧等の測定ができないという
重大な問題点がある。
本発明は、上記の欠点を除去するものであり、ＭＭＩＣ
を構成する半導体素子個々のＤＣ測定が可能であり、し
かも組立工程を複雑にしない構造の半導体装置を提供す
ることにある。
を構成する半導体素子個々のＤＣ測定が可能であり、し
かも組立工程を複雑にしない構造の半導体装置を提供す
ることにある。
（課題を解決するための手段）
本発明にかかる半導体装置は、少なくとも一個の半導体
素子が形成された半導体基板と、前記半導体基板裏面に
形成された接地金属層と、該接地用金属層に設けられて
これを半導体素子毎に互いに絶縁された複数個の金属層
部分に分割するスリットとを具備したことを特徴とする
。
素子が形成された半導体基板と、前記半導体基板裏面に
形成された接地金属層と、該接地用金属層に設けられて
これを半導体素子毎に互いに絶縁された複数個の金属層
部分に分割するスリットとを具備したことを特徴とする
。
（作 用）
本発明は、半導体基板裏面に形成される接地用メタルを
スリットにより電気的に絶縁された複数個の部分に分割
した。これにより、ＭＭＩＣを構成する半導体素子個々
のＤＣ測定を綿密に行うことができ、しかも組立時のマ
ウント工程により電気的に導通を得ることができ、組立
工程を複雑にしない半導体装置を提供できる。
スリットにより電気的に絶縁された複数個の部分に分割
した。これにより、ＭＭＩＣを構成する半導体素子個々
のＤＣ測定を綿密に行うことができ、しかも組立時のマ
ウント工程により電気的に導通を得ることができ、組立
工程を複雑にしない半導体装置を提供できる。
（実施例）
以下に本発明の実施例につき図面を参照して説明する。
第１図（ａ）は第１の実施例を説明するための裏面側電
極の平面図、第１図（ｂ）は裏面側電極部の断面図を示
す。なお、説明において従来と変わらない部分について
は、図面に従来と同じ符号を付けて示し説明を省略する
。
極の平面図、第１図（ｂ）は裏面側電極部の断面図を示
す。なお、説明において従来と変わらない部分について
は、図面に従来と同じ符号を付けて示し説明を省略する
。
第１図に示されるように、半導体基板２００における第
１のバイアホール２０６の側壁の電極部２０６ａが接続
されている基板裏面側電極（接地用電極）１１が第１の
バイアホール２０６の周辺部にこのバイアホールを囲続
するスリット１２を有し、このスリット１２によって前
記バイアホール側壁の電極部２０６ａを含みこれに接続
した一部の基板裏面側電極からなるバイアホール周辺部
電極１３を基板裏面側電極１１より分離させている。
１のバイアホール２０６の側壁の電極部２０６ａが接続
されている基板裏面側電極（接地用電極）１１が第１の
バイアホール２０６の周辺部にこのバイアホールを囲続
するスリット１２を有し、このスリット１２によって前
記バイアホール側壁の電極部２０６ａを含みこれに接続
した一部の基板裏面側電極からなるバイアホール周辺部
電極１３を基板裏面側電極１１より分離させている。
上記により、第１のＦＥＴ１０６と第２のＦＥＴ１０７
のソース間がＤＣ的に絶縁されるので、ＦＥＴ個々のｏ
ｃｉｌ定を行うことができる。この場合には、ピンチオ
フ特性やゲート耐圧などの評価をそれぞれのＦＥＴに対
して行うことができ、この段階でＭＭＩＣの不良品の排
除をより厳密に行うことができる。
のソース間がＤＣ的に絶縁されるので、ＦＥＴ個々のｏ
ｃｉｌ定を行うことができる。この場合には、ピンチオ
フ特性やゲート耐圧などの評価をそれぞれのＦＥＴに対
して行うことができ、この段階でＭＭＩＣの不良品の排
除をより厳密に行うことができる。
また、組立工程において、はんだを用いてキャリアプレ
ートにマウントを行う際に、上記接地用電極１１及びバ
イアホール周辺部電極１３に対して同時に接地を行うこ
とができ、ここにおいて両電極間はＤＣ的に導通を得る
ことができる。
ートにマウントを行う際に、上記接地用電極１１及びバ
イアホール周辺部電極１３に対して同時に接地を行うこ
とができ、ここにおいて両電極間はＤＣ的に導通を得る
ことができる。
上記のような構成を得るためには、第６図によって説明
した従来の構成と比べ、工程を増やす必要はなく、ただ
、基板裏面側の接地用電極のスクライブラインパターン
２０８形成のためのりソゲラフイエ程において、バイア
ホール２０６の周辺部の電極１３の周りに幅５．のスリ
ット１２が入るように、例えばフォトマスクのパターン
変更を行うだけで良い。
した従来の構成と比べ、工程を増やす必要はなく、ただ
、基板裏面側の接地用電極のスクライブラインパターン
２０８形成のためのりソゲラフイエ程において、バイア
ホール２０６の周辺部の電極１３の周りに幅５．のスリ
ット１２が入るように、例えばフォトマスクのパターン
変更を行うだけで良い。
次に第２の実施例を第２図を参照して説明する。
第２図（ａ）、 （ｂ）は前記第１の実施例における第
１図（ａ）、（ｂ）と同様に夫々に対応して示す。すな
わち、基板裏面側の接地用電極１１に第２図（ａ）、（
ｂ）で表わされるような形状のスリット２２を設けて第
１のＦＥＴ１０６と第２のＦＥＴ１０７のソース間を分
離している。
１図（ａ）、（ｂ）と同様に夫々に対応して示す。すな
わち、基板裏面側の接地用電極１１に第２図（ａ）、（
ｂ）で表わされるような形状のスリット２２を設けて第
１のＦＥＴ１０６と第２のＦＥＴ１０７のソース間を分
離している。
以上述べたようにこの発明によれば、ＭＭＩＣを構成す
る半導体素子個々のＤＣ測定が可能となるため、不良品
の排除をより厳密に行なう事ができ、従って１組立て後
の測定歩留りが向上し、かつ信頼性も向上するなどの顕
著な効果が認められた。
る半導体素子個々のＤＣ測定が可能となるため、不良品
の排除をより厳密に行なう事ができ、従って１組立て後
の測定歩留りが向上し、かつ信頼性も向上するなどの顕
著な効果が認められた。
また、組立について、特に複雑になることもなかった・
第１図は本発明にかかる第１の実施例のＭＭＩＣの要部
を示し、（ａ）は平面図、（ｂ）は断面図、第２図は本
発明にかかる第２の実施例のＭＭＩＣの要部を示し、（
ａ）は平面図、（ｂ）は断面図、第３図は従来例及びこ
の発明を説明するために用いた簡単なＭＭＩＣの等価回
路図、第４図は上記等価回路で表される従来のＭＭＩＣ
の平面図、第５図は第４図の破線円で囲む部分を拡大し
て示す平面図、第６図は従来例のＭＭＩＣの要部を示す
断面図である。 １１・・・基板裏面側電極（接地用金属層）１２、２２
・・・スリット ２００・・・半導体基板 １０６． １０７・・・ＦＥＴ
を示し、（ａ）は平面図、（ｂ）は断面図、第２図は本
発明にかかる第２の実施例のＭＭＩＣの要部を示し、（
ａ）は平面図、（ｂ）は断面図、第３図は従来例及びこ
の発明を説明するために用いた簡単なＭＭＩＣの等価回
路図、第４図は上記等価回路で表される従来のＭＭＩＣ
の平面図、第５図は第４図の破線円で囲む部分を拡大し
て示す平面図、第６図は従来例のＭＭＩＣの要部を示す
断面図である。 １１・・・基板裏面側電極（接地用金属層）１２、２２
・・・スリット ２００・・・半導体基板 １０６． １０７・・・ＦＥＴ
Claims (1)
- 少なくとも一個の半導体素子が形成された半導体基板
と、前記半導体基板の裏面に設けられ少なくとも前記各
半導体素子毎に分離された接地用金属層を具備したこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28393489A JPH03145141A (ja) | 1989-10-31 | 1989-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28393489A JPH03145141A (ja) | 1989-10-31 | 1989-10-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03145141A true JPH03145141A (ja) | 1991-06-20 |
Family
ID=17672110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28393489A Pending JPH03145141A (ja) | 1989-10-31 | 1989-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03145141A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5713413A (en) * | 1994-12-28 | 1998-02-03 | Nippondenso Co., Ltd. | Cooling apparatus using boiling and condensing refrigerant |
| US5871043A (en) * | 1994-09-06 | 1999-02-16 | Nippondenso Co., Ltd. | Cooling apparatus using boiling and condensing refrigerant |
-
1989
- 1989-10-31 JP JP28393489A patent/JPH03145141A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5871043A (en) * | 1994-09-06 | 1999-02-16 | Nippondenso Co., Ltd. | Cooling apparatus using boiling and condensing refrigerant |
| US5713413A (en) * | 1994-12-28 | 1998-02-03 | Nippondenso Co., Ltd. | Cooling apparatus using boiling and condensing refrigerant |
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