JPH06151704A - 半導体装置及び配置配線装置 - Google Patents
半導体装置及び配置配線装置Info
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- JPH06151704A JPH06151704A JP4300979A JP30097992A JPH06151704A JP H06151704 A JPH06151704 A JP H06151704A JP 4300979 A JP4300979 A JP 4300979A JP 30097992 A JP30097992 A JP 30097992A JP H06151704 A JPH06151704 A JP H06151704A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ゲート使用率を向上せしめた半導体装置及び
ゲート使用率を向上せしめることが可能なスキュー管理
がなされている配置配線装置を得る。 【構成】 信号を生成するマクロセル５から出力された
信号は同一の信号遅延時間を経過してマクロセル６，７
及びマクロセル８，９に入力されるようにマクロセル
６，７及びマクロセル８，９を接続する信号線22の中点
10,11 が定められ、接続点12の近傍のマスタデータ又は
他の信号線の存在により、ゲートアレイ上の論理素子が
存在する領域を除く領域に存在する抵抗成分、容量成分
を用いた抵抗マクロセル４を用いて接続点12が定められ
る。
ゲート使用率を向上せしめることが可能なスキュー管理
がなされている配置配線装置を得る。 【構成】 信号を生成するマクロセル５から出力された
信号は同一の信号遅延時間を経過してマクロセル６，７
及びマクロセル８，９に入力されるようにマクロセル
６，７及びマクロセル８，９を接続する信号線22の中点
10,11 が定められ、接続点12の近傍のマスタデータ又は
他の信号線の存在により、ゲートアレイ上の論理素子が
存在する領域を除く領域に存在する抵抗成分、容量成分
を用いた抵抗マクロセル４を用いて接続点12が定められ
る。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイを用いた
半導体装置及びスキューが生じぬように論理素子を配置
配線する配置配線装置に関する。
半導体装置及びスキューが生じぬように論理素子を配置
配線する配置配線装置に関する。
【０００２】
【従来の技術】抵抗成分及び容量成分を有するゲートア
レイに配置配線の最小単位となる論理素子（以下マクロ
セルという）を配置後にマクロセルを接続する配線のレ
イアウトをする配置配線装置がある。図５は該配置配線
装置を用いて配置及び配線のレイアウトをした回路の一
例である。図５に示す回路において、５は自ら生成した
信号を出力するマクロセルであり、マクロセル６，７，
８，９はマクロセル５より出力された信号を入力し、該
マクロセル５，６，７，８，９は信号線23を介して相互
に接続されている。
レイに配置配線の最小単位となる論理素子（以下マクロ
セルという）を配置後にマクロセルを接続する配線のレ
イアウトをする配置配線装置がある。図５は該配置配線
装置を用いて配置及び配線のレイアウトをした回路の一
例である。図５に示す回路において、５は自ら生成した
信号を出力するマクロセルであり、マクロセル６，７，
８，９はマクロセル５より出力された信号を入力し、該
マクロセル５，６，７，８，９は信号線23を介して相互
に接続されている。
【０００３】ここで信号線23は抵抗成分、容量成分を有
する分布定数回路であり、抵抗値、容量値により一意的
に定まる信号遅延時間を有し、抵抗値、容量値が増加す
ると信号遅延時間は長くなる。マクロセル５とマクロセ
ル６，７，８，９のいずれかとを接続する信号線23が有
する抵抗値及び容量値は長さに比例して変化し、従って
該信号線23の長さに応じて信号遅延時間は変化する。マ
クロセル５とマクロセル６，７，８，９のそれぞれとを
接続する信号線23の全長が異なる場合には、マクロセル
５から出力された信号は同一でない信号遅延時間を経過
して各マクロセル６，７，８，９に入力される現象（以
下スキューという）が生じてマクロセルを有する回路全
体に不都合な事態を招くので、スキューが生じぬように
マクロセル５とマクロセル６，７，８，９それぞれとを
接続する信号線23の全長を同一にすべくスキュー対策と
しての工夫がなされている。
する分布定数回路であり、抵抗値、容量値により一意的
に定まる信号遅延時間を有し、抵抗値、容量値が増加す
ると信号遅延時間は長くなる。マクロセル５とマクロセ
ル６，７，８，９のいずれかとを接続する信号線23が有
する抵抗値及び容量値は長さに比例して変化し、従って
該信号線23の長さに応じて信号遅延時間は変化する。マ
クロセル５とマクロセル６，７，８，９のそれぞれとを
接続する信号線23の全長が異なる場合には、マクロセル
５から出力された信号は同一でない信号遅延時間を経過
して各マクロセル６，７，８，９に入力される現象（以
下スキューという）が生じてマクロセルを有する回路全
体に不都合な事態を招くので、スキューが生じぬように
マクロセル５とマクロセル６，７，８，９それぞれとを
接続する信号線23の全長を同一にすべくスキュー対策と
しての工夫がなされている。
【０００４】以下にその方法を詳述する。マクロセル
５，６，７，８，９の位置は固定されている。マクロセ
ル５からマクロセル６までの距離とマクロセル５からマ
クロセル７までの距離とを同一になすべくマクロセル６
とマクロセル７とを接続する信号線23の中点10がマクロ
セル５からの信号線23とマクロセル６，７を接続する信
号線23との接続点として定められる。更にマクロセル５
からマクロセル８までの距離とマクロセル５からマクロ
セル９までの距離とを同一になすべくマクロセル６とマ
クロセル７とを接続する信号線23の中点11がマクロセル
５からの信号線23とマクロセル８，９を接続する信号線
23との接続点として定められる。
５，６，７，８，９の位置は固定されている。マクロセ
ル５からマクロセル６までの距離とマクロセル５からマ
クロセル７までの距離とを同一になすべくマクロセル６
とマクロセル７とを接続する信号線23の中点10がマクロ
セル５からの信号線23とマクロセル６，７を接続する信
号線23との接続点として定められる。更にマクロセル５
からマクロセル８までの距離とマクロセル５からマクロ
セル９までの距離とを同一になすべくマクロセル６とマ
クロセル７とを接続する信号線23の中点11がマクロセル
５からの信号線23とマクロセル８，９を接続する信号線
23との接続点として定められる。
【０００５】更にマクロセル５からマクロセル６（又は
７）の距離とマクロセル５からマクロセル８（又は９）
までの距離とを同一になすべく、マクロセル５からの信
号線23と、中点10, 11を結ぶ信号線23との接続点12が定
められるが、配置及び配線の対象とするゲートアレイに
マクロセルを配置する時点より前に存在する回路 (以下
マスタデータという) 及び信号線23以外の他の信号線が
該接続点12の近傍に存在する場合には接続点12がマスタ
データ又は他の信号線の位置の上に定められると、接続
点12を通る信号線23によりマスタデータ又は他の信号線
が無効となるので、そのような中点の位置は中点の位置
として不適当である。
７）の距離とマクロセル５からマクロセル８（又は９）
までの距離とを同一になすべく、マクロセル５からの信
号線23と、中点10, 11を結ぶ信号線23との接続点12が定
められるが、配置及び配線の対象とするゲートアレイに
マクロセルを配置する時点より前に存在する回路 (以下
マスタデータという) 及び信号線23以外の他の信号線が
該接続点12の近傍に存在する場合には接続点12がマスタ
データ又は他の信号線の位置の上に定められると、接続
点12を通る信号線23によりマスタデータ又は他の信号線
が無効となるので、そのような中点の位置は中点の位置
として不適当である。
【０００６】そこで接続点12の位置をそのようにして定
めることとせず、接続点12の位置を固定してマクロセル
５からマクロセル８（又は９）迄の距離とマクロセル５
からマクロセル６（又は７）迄の距離との差に等長であ
る信号線21を中点10と接続点12との間に挿入してマクロ
セル５からマクロセル６（又は７）迄の距離とマクロセ
ル５からマクロセル８（又は９）迄の距離とを等長にす
る。信号線21はその全長が長い場合に図３に示す如く蛇
行して配線がなされるのでこのような信号線21を蛇行配
線という。
めることとせず、接続点12の位置を固定してマクロセル
５からマクロセル８（又は９）迄の距離とマクロセル５
からマクロセル６（又は７）迄の距離との差に等長であ
る信号線21を中点10と接続点12との間に挿入してマクロ
セル５からマクロセル６（又は７）迄の距離とマクロセ
ル５からマクロセル８（又は９）迄の距離とを等長にす
る。信号線21はその全長が長い場合に図３に示す如く蛇
行して配線がなされるのでこのような信号線21を蛇行配
線という。
【０００７】なお図５においてマクロセル５からマクロ
セル６，７，８，９までのそれぞれの距離を同一にすべ
く定められている中点10,11 は移動可能であると想定し
たが、中点10,11 についても接続点12と同様の理由によ
り移動することが不可能である場合があり、そのような
場合には蛇行配線が使用されることになる。
セル６，７，８，９までのそれぞれの距離を同一にすべ
く定められている中点10,11 は移動可能であると想定し
たが、中点10,11 についても接続点12と同様の理由によ
り移動することが不可能である場合があり、そのような
場合には蛇行配線が使用されることになる。
【０００８】図６は従来の配置配線装置を用いてスキュ
ーが生じぬように配置及び配線のレイアウトをした回路
の一例である。図６に示す回路において、自ら生成した
信号を出力するマクロセル５は分布定数回路である信号
線23を介してドライバーセル13及び蛇行配線21と接続さ
れ、前記ドライバーセル13は信号線23を介してマクロセ
ル６，７，８，９それぞれと接続され、前記蛇行配線21
は信号線23を介してドライバーセル14と接続され、ドラ
イバーセル14は信号線23を介してマクロセル15,16,17と
接続されている。ここでドライバーセル13,14 は出力側
マクロセル５と接続されているマクロセルが多いので、
マクロセル５から出力された信号を駆動してマクロセル
６，７，８，９，15, 16, 17それぞれへ送出すべく設け
られている。
ーが生じぬように配置及び配線のレイアウトをした回路
の一例である。図６に示す回路において、自ら生成した
信号を出力するマクロセル５は分布定数回路である信号
線23を介してドライバーセル13及び蛇行配線21と接続さ
れ、前記ドライバーセル13は信号線23を介してマクロセ
ル６，７，８，９それぞれと接続され、前記蛇行配線21
は信号線23を介してドライバーセル14と接続され、ドラ
イバーセル14は信号線23を介してマクロセル15,16,17と
接続されている。ここでドライバーセル13,14 は出力側
マクロセル５と接続されているマクロセルが多いので、
マクロセル５から出力された信号を駆動してマクロセル
６，７，８，９，15, 16, 17それぞれへ送出すべく設け
られている。
【０００９】次に図の回路においてスキューが生じぬよ
う工夫されている点について説明する。マクロセル５，
６，７，８，９，15, 16, 17それぞれの配置及び信号線
23の配置は定められているものとする。マクロセル５か
ら出力される信号が同一の信号遅延時間を経過してマク
ロセル６，７に入力されるようにマクロセル５，６の距
離とマクロセル５，７の距離とを同一になすべくマクロ
セル６，７を接続する信号線23の中点10がマクロセル５
からの信号線23とマクロセル６，７を接続する信号線23
との接続点として定められる。さらにマクロセル５から
出力される信号が同一の信号遅延時間を経過してマクロ
セル８，９に入力されるようにマクロセル５，８の距離
とマクロセル５，９の距離とを同一になすべくマクロセ
ル８，９を接続する信号線23の中点11がマクロセル５か
らの信号線23とマクロセル８，９を接続する信号線23と
の接続点として定められる。
う工夫されている点について説明する。マクロセル５，
６，７，８，９，15, 16, 17それぞれの配置及び信号線
23の配置は定められているものとする。マクロセル５か
ら出力される信号が同一の信号遅延時間を経過してマク
ロセル６，７に入力されるようにマクロセル５，６の距
離とマクロセル５，７の距離とを同一になすべくマクロ
セル６，７を接続する信号線23の中点10がマクロセル５
からの信号線23とマクロセル６，７を接続する信号線23
との接続点として定められる。さらにマクロセル５から
出力される信号が同一の信号遅延時間を経過してマクロ
セル８，９に入力されるようにマクロセル５，８の距離
とマクロセル５，９の距離とを同一になすべくマクロセ
ル８，９を接続する信号線23の中点11がマクロセル５か
らの信号線23とマクロセル８，９を接続する信号線23と
の接続点として定められる。
【００１０】マクロセル５から出力される信号が同一の
信号遅延時間を経過してマクロセル６（又は７）、８
（又は９）に入力されるようにマクロセル５からマクロ
セル６（又は７）迄の距離とマクロセル５からマクロセ
ル８（又は９）迄の距離とを同一になすべくマクロセル
５からの信号線23とマクロセル６（又は７）、８（又は
９）を接続する信号線23との接続点12が定められる。さ
らにマクロセル５から出力される信号が同一の信号遅延
時間を経過してマクロセル15,16 に入力されるようにマ
クロセル５，15の距離とマクロセル５，16の距離とを同
一になすべくマクロセル15,16 の中点18がマクロセル５
からの信号線23とマクロセル15,16 を接続する信号線23
との接続点として定められる。
信号遅延時間を経過してマクロセル６（又は７）、８
（又は９）に入力されるようにマクロセル５からマクロ
セル６（又は７）迄の距離とマクロセル５からマクロセ
ル８（又は９）迄の距離とを同一になすべくマクロセル
５からの信号線23とマクロセル６（又は７）、８（又は
９）を接続する信号線23との接続点12が定められる。さ
らにマクロセル５から出力される信号が同一の信号遅延
時間を経過してマクロセル15,16 に入力されるようにマ
クロセル５，15の距離とマクロセル５，16の距離とを同
一になすべくマクロセル15,16 の中点18がマクロセル５
からの信号線23とマクロセル15,16 を接続する信号線23
との接続点として定められる。
【００１１】マクロセル５から出力される信号が同一の
信号遅延時間を経過してマクロセル15（又は16) ，17に
入力されるようにマクロセル５，15 (又は16) の距離と
マクロセル５，17の距離とを同一になすべくマクロセル
５からの信号線23とマクロセル15 (又は16), 17 を接続
する信号線23との接続点19が定められる。次にマクロセ
ル５からマクロセル６，７，８，９までの信号遅延時間
とマクロセル５からマクロセル15,16,17までの信号遅延
時間とを同一になすべくマクロセル５からの信号線23と
マクロセル６，７，８，９とマクロセル15,16,17とを接
続する信号線23との接続点20を定める。該接続点20の近
傍にマスタデータ又は他の信号線が存在して接続点20の
移動が不可能である場合には、接続点20とドライバーセ
ル14との間に所要の配線長の差に相当する全長を有する
蛇行配線21を挿入してマクロセル５からマクロセル６，
７，８，９迄の信号遅延時間とマクロセル５からマクロ
セル15,16,17迄の信号遅延時間とを同一にする必要があ
る。
信号遅延時間を経過してマクロセル15（又は16) ，17に
入力されるようにマクロセル５，15 (又は16) の距離と
マクロセル５，17の距離とを同一になすべくマクロセル
５からの信号線23とマクロセル15 (又は16), 17 を接続
する信号線23との接続点19が定められる。次にマクロセ
ル５からマクロセル６，７，８，９までの信号遅延時間
とマクロセル５からマクロセル15,16,17までの信号遅延
時間とを同一になすべくマクロセル５からの信号線23と
マクロセル６，７，８，９とマクロセル15,16,17とを接
続する信号線23との接続点20を定める。該接続点20の近
傍にマスタデータ又は他の信号線が存在して接続点20の
移動が不可能である場合には、接続点20とドライバーセ
ル14との間に所要の配線長の差に相当する全長を有する
蛇行配線21を挿入してマクロセル５からマクロセル６，
７，８，９迄の信号遅延時間とマクロセル５からマクロ
セル15,16,17迄の信号遅延時間とを同一にする必要があ
る。
【００１２】一方、これらの間に介在するドライバーセ
ル13,14 が有する信号遅延時間はドライバーセル13,14
のファンアウトの違いにより異なる。従って蛇行配線21
の長さの決定にはマクロセル５からマクロセル６，７，
８，９迄の信号線23の全長と、マクロセル５からマクロ
セル15,16,17迄の信号線の全長と、ドライバーセル13が
有する信号遅延時間とドライバーセル14が有する信号遅
延時間との差とを考慮する必要がある。なおドライバー
セル13,14 が有する信号遅延時間差は短いので、信号遅
延時間の調整にドライバーセル13,14 を使用することは
不可能である。
ル13,14 が有する信号遅延時間はドライバーセル13,14
のファンアウトの違いにより異なる。従って蛇行配線21
の長さの決定にはマクロセル５からマクロセル６，７，
８，９迄の信号線23の全長と、マクロセル５からマクロ
セル15,16,17迄の信号線の全長と、ドライバーセル13が
有する信号遅延時間とドライバーセル14が有する信号遅
延時間との差とを考慮する必要がある。なおドライバー
セル13,14 が有する信号遅延時間差は短いので、信号遅
延時間の調整にドライバーセル13,14 を使用することは
不可能である。
【００１３】
【発明が解決しようとする課題】以上の如く従来の配置
配線装置では蛇行配線21が使用されるが蛇行配線21の全
長が長い場合には蛇行配線領域は広く確保されるので蛇
行配線領域内に存在するトランジスタはマクロセルとし
て使用することが不可能であり、従って全トランジスタ
数に対する使用可能なマクロセル数の比 (以下ゲート使
用率という) が低下するという問題点がある。本発明は
前記問題点に鑑みなされたものであり、論理素子が存在
する領域を除く領域に含まれる抵抗成分、容量成分から
なる信号遅延手段を備えることによりゲート使用率を向
上せしめた半導体装置の提供を目的とする。
配線装置では蛇行配線21が使用されるが蛇行配線21の全
長が長い場合には蛇行配線領域は広く確保されるので蛇
行配線領域内に存在するトランジスタはマクロセルとし
て使用することが不可能であり、従って全トランジスタ
数に対する使用可能なマクロセル数の比 (以下ゲート使
用率という) が低下するという問題点がある。本発明は
前記問題点に鑑みなされたものであり、論理素子が存在
する領域を除く領域に含まれる抵抗成分、容量成分から
なる信号遅延手段を備えることによりゲート使用率を向
上せしめた半導体装置の提供を目的とする。
【００１４】更に本発明は蛇行配線21に代え、論理素子
が存在する領域を除く領域に含まれる抵抗成分、容量成
分を用いた信号遅延手段を生成し、これと前記論理素子
とを配線することによりゲート使用率を向上せしめ得る
配置配線装置の提供を目的とする。
が存在する領域を除く領域に含まれる抵抗成分、容量成
分を用いた信号遅延手段を生成し、これと前記論理素子
とを配線することによりゲート使用率を向上せしめ得る
配置配線装置の提供を目的とする。
【００１５】
【課題を解決するための手段】第１の発明に係る半導体
装置は、抵抗成分、容量成分を有するゲートアレイに生
成された論理素子が存在する領域を除く領域に前記論理
素子と接続されている信号遅延手段を有する半導体装置
において、前記生成された論理素子が存在する領域を除
く領域に含まれる抵抗成分、容量成分を用いて信号遅延
手段を構成してあることを特徴とする。第２の発明に係
る配置配線装置は、抵抗成分、容量成分を有するゲート
アレイの所定の領域に論理素子を配置し、該論理素子が
配置されている領域を除く領域に信号遅延手段を配置し
て前記論理素子と配線する配置配線装置において、前記
論理素子が配置されている領域を除く領域に含まれる容
量成分、抵抗成分を用いて信号遅延手段を生成する手段
と、該手段が生成した信号遅延手段と前記論理素子とを
配線する手段とを具備することを特徴とする。
装置は、抵抗成分、容量成分を有するゲートアレイに生
成された論理素子が存在する領域を除く領域に前記論理
素子と接続されている信号遅延手段を有する半導体装置
において、前記生成された論理素子が存在する領域を除
く領域に含まれる抵抗成分、容量成分を用いて信号遅延
手段を構成してあることを特徴とする。第２の発明に係
る配置配線装置は、抵抗成分、容量成分を有するゲート
アレイの所定の領域に論理素子を配置し、該論理素子が
配置されている領域を除く領域に信号遅延手段を配置し
て前記論理素子と配線する配置配線装置において、前記
論理素子が配置されている領域を除く領域に含まれる容
量成分、抵抗成分を用いて信号遅延手段を生成する手段
と、該手段が生成した信号遅延手段と前記論理素子とを
配線する手段とを具備することを特徴とする。
【００１６】
【作用】本発明の半導体装置は、抵抗成分、容量成分を
有するゲートアレイの所定の領域に生成された論理素子
が存在する領域を除く領域に含まれる抵抗成分、容量成
分を用いて信号遅延手段を備えるので前記領域のトラン
ジスタを信号遅延手段として利用することが可能とな
り、ゲート使用率が向上する。また本発明の配置配線装
置は、蛇行配線に代わり抵抗成分、容量成分を有するゲ
ートアレイの所定の領域に生成された論理素子が存在す
る領域を除く領域に含まれる抵抗成分、容量成分を用い
て信号遅延手段を生成し、生成された信号遅延手段と前
記論理素子とを配線するのでゲート使用率を向上せしめ
得る。
有するゲートアレイの所定の領域に生成された論理素子
が存在する領域を除く領域に含まれる抵抗成分、容量成
分を用いて信号遅延手段を備えるので前記領域のトラン
ジスタを信号遅延手段として利用することが可能とな
り、ゲート使用率が向上する。また本発明の配置配線装
置は、蛇行配線に代わり抵抗成分、容量成分を有するゲ
ートアレイの所定の領域に生成された論理素子が存在す
る領域を除く領域に含まれる抵抗成分、容量成分を用い
て信号遅延手段を生成し、生成された信号遅延手段と前
記論理素子とを配線するのでゲート使用率を向上せしめ
得る。
【００１７】
【実施例】以下本発明をその実施例を示す図面に基づき
詳細に説明する。図１(a),(b) はゲートアレイに生成さ
れた論理素子が存在する領域を除く領域に存在するトラ
ンジスタ領域の抵抗成分及び図示しない容量成分を用い
た信号遅延手段 (以下抵抗マクロセルという) を示す平
面模式図である。図１(a) において、１はポリシリコン
ゲートであり、Ｎチャネル又はＰチャネルのウエル２を
渡るポリシリコンゲート１の両端には図示しない他の部
品と接続すべく接続用端子3a,3b が設けてあり、該接続
用端子3a,3b の間には抵抗成分及び図示しない容量成分
がある。
詳細に説明する。図１(a),(b) はゲートアレイに生成さ
れた論理素子が存在する領域を除く領域に存在するトラ
ンジスタ領域の抵抗成分及び図示しない容量成分を用い
た信号遅延手段 (以下抵抗マクロセルという) を示す平
面模式図である。図１(a) において、１はポリシリコン
ゲートであり、Ｎチャネル又はＰチャネルのウエル２を
渡るポリシリコンゲート１の両端には図示しない他の部
品と接続すべく接続用端子3a,3b が設けてあり、該接続
用端子3a,3b の間には抵抗成分及び図示しない容量成分
がある。
【００１８】図１(b) において、ポリシリコンゲート１
は図１(a) のウエル２と同様のウエル２を渡り、該ウエ
ル２の両端には図示しない他の部品と接続すべく接続用
端子5a,5b が設けてあり、該接続用端子5a,5b の間には
抵抗成分及び図示しない容量成分を有する抵抗マクロセ
ル４がある。以上図１(a) の抵抗マクロセルではポリシ
リコンゲート１が抵抗成分及び図示しない容量成分を有
する信号遅延手段であり、図１(b) の抵抗マクロセルで
はウエル２が抵抗成分及び図示しない容量成分を有する
信号遅延手段である。前記ポリシリコンゲート１又はウ
エル２は抵抗マクロセル４の中に多数存在するので、こ
れらを複数個使用して所要の信号遅延時間を有する抵抗
マクロセル４を得ることが可能である。
は図１(a) のウエル２と同様のウエル２を渡り、該ウエ
ル２の両端には図示しない他の部品と接続すべく接続用
端子5a,5b が設けてあり、該接続用端子5a,5b の間には
抵抗成分及び図示しない容量成分を有する抵抗マクロセ
ル４がある。以上図１(a) の抵抗マクロセルではポリシ
リコンゲート１が抵抗成分及び図示しない容量成分を有
する信号遅延手段であり、図１(b) の抵抗マクロセルで
はウエル２が抵抗成分及び図示しない容量成分を有する
信号遅延手段である。前記ポリシリコンゲート１又はウ
エル２は抵抗マクロセル４の中に多数存在するので、こ
れらを複数個使用して所要の信号遅延時間を有する抵抗
マクロセル４を得ることが可能である。
【００１９】図２は本発明の配置配線装置を用いて作製
された回路の第１の実施例である。図において生成した
信号を出力するマクロセル５は抵抗成分及び容量成分を
有し、分布定数回路である信号線22を介してマクロセル
８，９と接続され、前記マクロセル５は信号遅延手段で
ある抵抗マクロセル４と前記信号線22を介してマクロセ
ル６，７と接続されている。本発明の配置配線装置を用
いて以下に示す手順に従いマクロセルの配線を行う。
された回路の第１の実施例である。図において生成した
信号を出力するマクロセル５は抵抗成分及び容量成分を
有し、分布定数回路である信号線22を介してマクロセル
８，９と接続され、前記マクロセル５は信号遅延手段で
ある抵抗マクロセル４と前記信号線22を介してマクロセ
ル６，７と接続されている。本発明の配置配線装置を用
いて以下に示す手順に従いマクロセルの配線を行う。
【００２０】即ちマクロセル５から出力される信号が同
一の信号遅延時間を経過してマクロセル６，７に入力さ
れるようにマクロセル５，６間の距離とマクロセル５，
７間の距離とを同一になすべくマクロセル６，７を接続
する信号線22の中点10をマクロセル５からの信号線22と
マクロセル６，７を接続する信号線22との接続点として
定める。さらにマクロセル５から出力された信号が同一
の信号遅延時間を経過してマクロセル８，９に入力され
るようにマクロセル５，８間の距離とマクロセル５，９
間の距離とを同一になすべくマクロセル８，９を接続す
る信号線22の中点１１をマクロセル５からの信号線22と
マクロセル８，９を接続する信号線22との接続点として
定める。
一の信号遅延時間を経過してマクロセル６，７に入力さ
れるようにマクロセル５，６間の距離とマクロセル５，
７間の距離とを同一になすべくマクロセル６，７を接続
する信号線22の中点10をマクロセル５からの信号線22と
マクロセル６，７を接続する信号線22との接続点として
定める。さらにマクロセル５から出力された信号が同一
の信号遅延時間を経過してマクロセル８，９に入力され
るようにマクロセル５，８間の距離とマクロセル５，９
間の距離とを同一になすべくマクロセル８，９を接続す
る信号線22の中点１１をマクロセル５からの信号線22と
マクロセル８，９を接続する信号線22との接続点として
定める。
【００２１】マクロセル５からの信号線22とマクロセル
６（又は７）とマクロセル８（又は９）との接続点12の
近傍にマスタデータ又は他の信号線が存在するので前記
接続点12の位置の変更は不可能であり、マクロセル５か
らマクロセル８，９迄の信号遅延時間がマクロセル５か
らマクロセル６，７迄の信号遅延時間より長いものとす
るとマクロセル５からマクロセル６，７迄の信号遅延時
間とマクロセル５からマクロセル８，９迄の信号遅延時
間とを同一になすべく抵抗マクロセル４を接続点20とド
ライバーセル14との間に挿入して抵抗マクロセル４の抵
抗値、容量値を定める。抵抗マクロセル４は接続点12と
中点10とを接続する信号線22の近傍の領域の抵抗成分及
び容量成分を利用している。
６（又は７）とマクロセル８（又は９）との接続点12の
近傍にマスタデータ又は他の信号線が存在するので前記
接続点12の位置の変更は不可能であり、マクロセル５か
らマクロセル８，９迄の信号遅延時間がマクロセル５か
らマクロセル６，７迄の信号遅延時間より長いものとす
るとマクロセル５からマクロセル６，７迄の信号遅延時
間とマクロセル５からマクロセル８，９迄の信号遅延時
間とを同一になすべく抵抗マクロセル４を接続点20とド
ライバーセル14との間に挿入して抵抗マクロセル４の抵
抗値、容量値を定める。抵抗マクロセル４は接続点12と
中点10とを接続する信号線22の近傍の領域の抵抗成分及
び容量成分を利用している。
【００２２】図３は本発明の配置配線装置を用いて作製
された回路の第２の実施例である。図において、生成し
た信号を出力するマクロセル５は抵抗成分及び容量成分
を有し、分布定数回路である信号線22を介してドライバ
ーセル13、抵抗マクロセル４に接続され、前記ドライバ
ーセル13は信号線22を介してマクロセル６，７，８，９
それぞれに接続され、前記抵抗マクロセル４はドライバ
ーセル14、信号線22を介してマクロセル15,16,17それぞ
れに接続されている。
された回路の第２の実施例である。図において、生成し
た信号を出力するマクロセル５は抵抗成分及び容量成分
を有し、分布定数回路である信号線22を介してドライバ
ーセル13、抵抗マクロセル４に接続され、前記ドライバ
ーセル13は信号線22を介してマクロセル６，７，８，９
それぞれに接続され、前記抵抗マクロセル４はドライバ
ーセル14、信号線22を介してマクロセル15,16,17それぞ
れに接続されている。
【００２３】以下本発明の配置配線装置を用いて以下に
示す手順に従いマクロセルの配線を行う。マクロセル５
から出力された信号が同一の信号遅延時間を経過してマ
クロセル６，７に入力されるようにマクロセル５，６の
距離とマクロセル５，７の距離とを同一になすべくマク
ロセル６，７を接続する信号線22の中点10をマクロセル
５からの信号線22とマクロセル６，７を接続する信号線
22との接続点として定める。さらにマクロセル５から出
力された信号が同一の信号遅延時間を経過してマクロセ
ル８，９に入力されるようにマクロセル５，８の距離と
マクロセル５，９の距離とを同一になすべくマクロセル
８，９を接続する信号線22の中点11をマクロセル５から
の信号線22とマクロセル８，９を接続する信号線22との
接続点として定める。
示す手順に従いマクロセルの配線を行う。マクロセル５
から出力された信号が同一の信号遅延時間を経過してマ
クロセル６，７に入力されるようにマクロセル５，６の
距離とマクロセル５，７の距離とを同一になすべくマク
ロセル６，７を接続する信号線22の中点10をマクロセル
５からの信号線22とマクロセル６，７を接続する信号線
22との接続点として定める。さらにマクロセル５から出
力された信号が同一の信号遅延時間を経過してマクロセ
ル８，９に入力されるようにマクロセル５，８の距離と
マクロセル５，９の距離とを同一になすべくマクロセル
８，９を接続する信号線22の中点11をマクロセル５から
の信号線22とマクロセル８，９を接続する信号線22との
接続点として定める。
【００２４】マクロセル５から出力された信号が同一の
信号遅延時間を経過してマクロセル６（又は７），８
（又は９）に入力されるようにマクロセル５，６（又は
７）の距離とマクロセル５，８（又は９）の距離とを同
一になすべくマクロセル５からの信号線22とマクロセル
６（又は７）とマクロセル８（又は９）を接続する信号
線22との接続点12を定める。
信号遅延時間を経過してマクロセル６（又は７），８
（又は９）に入力されるようにマクロセル５，６（又は
７）の距離とマクロセル５，８（又は９）の距離とを同
一になすべくマクロセル５からの信号線22とマクロセル
６（又は７）とマクロセル８（又は９）を接続する信号
線22との接続点12を定める。
【００２５】マクロセル５から出力された信号が同一の
信号遅延時間を経過してマクロセル15,16 に入力される
ようにマクロセル５，15の距離とマクロセル５，16の距
離とを同一になすべくマクロセル15,16 を接続する信号
線22の中点18をマクロセル５からの信号線22とマクロセ
ル８，９を接続する信号線22との接続点として定める。
信号遅延時間を経過してマクロセル15,16 に入力される
ようにマクロセル５，15の距離とマクロセル５，16の距
離とを同一になすべくマクロセル15,16 を接続する信号
線22の中点18をマクロセル５からの信号線22とマクロセ
ル８，９を接続する信号線22との接続点として定める。
【００２６】マクロセル５から出力された信号が同一の
信号遅延時間を経過してマクロセル15 (又は16), 17 へ
入力されるようにマクロセル５，15 (又は16) の距離と
マクロセル５，17の距離とを同一になすべくマクロセル
５からの信号線22とマクロセル15 (又は16), 17 を接続
する信号線22との接続点19として定める。マクロセル５
からの信号線22とマクロセル６，７，８，９とマクロセ
ル15,16,17とを接続する信号線22との接続点20の近傍に
マスタデータ又は他の信号線が存在するものとすると前
記接続点12の移動は不可能である。マクロセル５からマ
クロセル６，７，８，９迄の信号遅延時間がマクロセル
５からマクロセル15,16,17迄の信号遅延時間より長いと
するとマクロセル５から出力された信号が同一の信号遅
延時間を経過してマクロセル６，７，８，９及びマクロ
セル15,16,17に入力されるように抵抗マクロセル４を接
続点20と接続点19との間に挿入し、ドライバーセル13,1
4の信号遅延時間差を考慮して前記抵抗マクロセル４の
抵抗値、容量値を定める。
信号遅延時間を経過してマクロセル15 (又は16), 17 へ
入力されるようにマクロセル５，15 (又は16) の距離と
マクロセル５，17の距離とを同一になすべくマクロセル
５からの信号線22とマクロセル15 (又は16), 17 を接続
する信号線22との接続点19として定める。マクロセル５
からの信号線22とマクロセル６，７，８，９とマクロセ
ル15,16,17とを接続する信号線22との接続点20の近傍に
マスタデータ又は他の信号線が存在するものとすると前
記接続点12の移動は不可能である。マクロセル５からマ
クロセル６，７，８，９迄の信号遅延時間がマクロセル
５からマクロセル15,16,17迄の信号遅延時間より長いと
するとマクロセル５から出力された信号が同一の信号遅
延時間を経過してマクロセル６，７，８，９及びマクロ
セル15,16,17に入力されるように抵抗マクロセル４を接
続点20と接続点19との間に挿入し、ドライバーセル13,1
4の信号遅延時間差を考慮して前記抵抗マクロセル４の
抵抗値、容量値を定める。
【００２７】図４は図３の第２の実施例において定めた
抵抗マクロセル４の抵抗値、容量値をさらに正確に定め
た（以下チューニングという）結果を示す回路図であ
る。図４において接続点20とドライバーセル14との間に
抵抗マクロセル４，４と蛇行配線21とが挿入されてい
る。これらを除き図３と同様であるので同一の参照符号
を付して説明を省略する。
抵抗マクロセル４の抵抗値、容量値をさらに正確に定め
た（以下チューニングという）結果を示す回路図であ
る。図４において接続点20とドライバーセル14との間に
抵抗マクロセル４，４と蛇行配線21とが挿入されてい
る。これらを除き図３と同様であるので同一の参照符号
を付して説明を省略する。
【００２８】以下本発明の配置配線装置によるチューニ
ングの手順を示す。図３の第２の実施例において信号遅
延手段として使用した抵抗マクロセル４は、一定の抵抗
値、容量値を有するポリシリコンゲート１又はウエル２
より構成されているので、そのような抵抗マクロセル４
を用いて正確な抵抗値、容量値を得ることは困難であ
り、従って抵抗マクロセル４を用いたにも係ずマクロセ
ル５からマクロセル６，７，８，９迄の信号遅延時間と
マクロセル５からマクロセル15,16,17迄の信号遅延時間
とが同一にならない場合が生ずる。
ングの手順を示す。図３の第２の実施例において信号遅
延手段として使用した抵抗マクロセル４は、一定の抵抗
値、容量値を有するポリシリコンゲート１又はウエル２
より構成されているので、そのような抵抗マクロセル４
を用いて正確な抵抗値、容量値を得ることは困難であ
り、従って抵抗マクロセル４を用いたにも係ずマクロセ
ル５からマクロセル６，７，８，９迄の信号遅延時間と
マクロセル５からマクロセル15,16,17迄の信号遅延時間
とが同一にならない場合が生ずる。
【００２９】そのような場合には抵抗マクロセル４を挿
入した状態でマクロセル５からマクロセル６，７，８，
９迄の信号遅延時間とマクロセル５からマクロセル15,1
6,17迄の信号遅延時間との差を改めて求め、該信号遅延
時間の差からマクロセル５からマクロセル６，７，８，
９迄の抵抗値、容量値とマクロセル５からマクロセル1
5,16,17迄の抵抗値、容量値との差を計算して該抵抗
値、容量値の差が０となるように複数の抵抗マクロセル
４，４を接続点19,20 間に挿入し、複数の抵抗マクロセ
ル４，４…を直列接続又は並列接続して所定の抵抗値、
容量値を得ることによりチューニングを行う。
入した状態でマクロセル５からマクロセル６，７，８，
９迄の信号遅延時間とマクロセル５からマクロセル15,1
6,17迄の信号遅延時間との差を改めて求め、該信号遅延
時間の差からマクロセル５からマクロセル６，７，８，
９迄の抵抗値、容量値とマクロセル５からマクロセル1
5,16,17迄の抵抗値、容量値との差を計算して該抵抗
値、容量値の差が０となるように複数の抵抗マクロセル
４，４を接続点19,20 間に挿入し、複数の抵抗マクロセ
ル４，４…を直列接続又は並列接続して所定の抵抗値、
容量値を得ることによりチューニングを行う。
【００３０】さらに前記チューニングの方法によっても
なおマクロセル５からマクロセル６，７，８，９迄の信
号遅延時間とマクロセル５からマクロセル15,16,17迄の
信号遅延時間とを同一にすることが困難である場合には
接続点19,20 間に蛇行配線21を挿入してマクロセル５か
らマクロセル６，７，８，９迄の信号遅延時間とマクロ
セル５からマクロセル15,16,17迄の信号遅延時間とが同
一となるよう蛇行配線21の長さを調整することによりマ
クロセル５からマクロセル６，７，８，９迄の信号遅延
時間とマクロセル５からマクロセル15,16,17迄の信号遅
延時間とを同一にする。
なおマクロセル５からマクロセル６，７，８，９迄の信
号遅延時間とマクロセル５からマクロセル15,16,17迄の
信号遅延時間とを同一にすることが困難である場合には
接続点19,20 間に蛇行配線21を挿入してマクロセル５か
らマクロセル６，７，８，９迄の信号遅延時間とマクロ
セル５からマクロセル15,16,17迄の信号遅延時間とが同
一となるよう蛇行配線21の長さを調整することによりマ
クロセル５からマクロセル６，７，８，９迄の信号遅延
時間とマクロセル５からマクロセル15,16,17迄の信号遅
延時間とを同一にする。
【００３１】
【発明の効果】以上述べた如く本発明の半導体装置は、
ゲートアレイの論理素子が存在する領域を除く領域の抵
抗成分、容量成分を信号遅延手段として利用するのでゲ
ート使用率が向上する。さらに本発明の配置配線装置
は、蛇行配線に代わりゲートアレイの論理素子が存在す
る領域を除く領域の抵抗成分、容量成分を用いて生成さ
れた信号遅延手段と論理素子とを配置するのでゲート使
用率を向上せしめることが可能である。
ゲートアレイの論理素子が存在する領域を除く領域の抵
抗成分、容量成分を信号遅延手段として利用するのでゲ
ート使用率が向上する。さらに本発明の配置配線装置
は、蛇行配線に代わりゲートアレイの論理素子が存在す
る領域を除く領域の抵抗成分、容量成分を用いて生成さ
れた信号遅延手段と論理素子とを配置するのでゲート使
用率を向上せしめることが可能である。
【図１】本発明の半導体装置により生成した抵抗マクロ
セルの平面模式図である。
セルの平面模式図である。
【図２】本発明の配置配線装置を用いて作製された回路
の第１の実施例を示す図である。
の第１の実施例を示す図である。
【図３】本発明の配置配線装置を用いて作製された回路
の第２の実施例を示す図である。
の第２の実施例を示す図である。
【図４】本発明の配置配線装置を用いてチューニングを
したときの回路を示す図である。
したときの回路を示す図である。
【図５】従来の配置配線装置を用いて作製された回路を
示す図である。
示す図である。
【図６】従来の配置配線装置を用いて作製された回路を
示す図である。
示す図である。
１ ポリシリコンゲート ２ Ｎチャネルウエル又はＰチャネルウエル ４ 抵抗マクロセル ５ 信号出力用マクロセル ６ 信号入力用マクロセル ７ 信号入力用マクロセル ８ 信号入力用マクロセル ９ 信号入力用マクロセル 13 ドライバーセル 14 ドライバーセル 15 信号入力用マクロセル 16 信号入力用マクロセル 17 信号入力用マクロセル 22 分布定数回路としての信号線 23 分布定数回路としての信号線
Claims (2)
- 【請求項１】 抵抗成分、容量成分を有するゲートアレ
イに生成された論理素子が存在する領域を除く領域に前
記論理素子と接続されている信号遅延手段を有する半導
体装置において、 前記生成された論理素子が存在する領域を除く領域に含
まれる抵抗成分、容量成分を用いて信号遅延手段を構成
してあることを特徴とする半導体装置。 - 【請求項２】 抵抗成分、容量成分を有するゲートアレ
イの所定の領域に論理素子を配置し、該論理素子が配置
されている領域を除く領域に信号遅延手段を配置して前
記論理素子と配線する配置配線装置において、 前記論理素子が配置されている領域を除く領域に含まれ
る容量成分、抵抗成分を用いて信号遅延手段を生成する
手段と、該手段が生成した信号遅延手段と前記論理素子
とを配線する手段とを具備することを特徴とする配置配
線装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300979A JPH06151704A (ja) | 1992-11-11 | 1992-11-11 | 半導体装置及び配置配線装置 |
| US08/149,357 US5418385A (en) | 1992-11-11 | 1993-11-09 | Semiconductor devices using potential wells or resistive elements as delay elements and apparatus for forming such devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300979A JPH06151704A (ja) | 1992-11-11 | 1992-11-11 | 半導体装置及び配置配線装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151704A true JPH06151704A (ja) | 1994-05-31 |
Family
ID=17891379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4300979A Pending JPH06151704A (ja) | 1992-11-11 | 1992-11-11 | 半導体装置及び配置配線装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5418385A (ja) |
| JP (1) | JPH06151704A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990010686A1 (fr) * | 1989-03-07 | 1990-09-20 | Nippon Petrochemicals Co., Ltd. | Procede de production d'huile isolante comprenant du dibenzylbenzene |
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| US5479044A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
| CA2228243C (en) * | 1998-01-30 | 2008-01-08 | Mosaid Technologies Incorporated | A single-edge adjustable delay circuit |
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| JPS62147744A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | マスタスライス式半導体装置 |
| JPH04221830A (ja) * | 1990-12-25 | 1992-08-12 | Mitsubishi Electric Corp | 信号分配用配線 |
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| JPS58141567A (ja) * | 1982-02-17 | 1983-08-22 | Nec Corp | 半導体集積回路の入力保護装置 |
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| JPH0278266A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 半導体集積回路装置 |
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1992
- 1992-11-11 JP JP4300979A patent/JPH06151704A/ja active Pending
-
1993
- 1993-11-09 US US08/149,357 patent/US5418385A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5418385A (en) | 1995-05-23 |
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