JP3089761B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、記憶媒体として、複数
の磁気ディスクを内蔵し、これら複数の磁気ディスクに
対応させて複数の読出し用ヘッドを有してなる磁気ディ
スク装置において、読出し用ヘッドから出力される信号
を増幅する場合等に使用される差動増幅回路に関する。
の磁気ディスクを内蔵し、これら複数の磁気ディスクに
対応させて複数の読出し用ヘッドを有してなる磁気ディ
スク装置において、読出し用ヘッドから出力される信号
を増幅する場合等に使用される差動増幅回路に関する。
【０００２】
【従来の技術】従来、この種の差動増幅回路として、図
８にその回路図を示すようなものが知られている。
８にその回路図を示すようなものが知られている。
【０００３】この差動増幅回路は、磁気ディスク装置用
のＩＣに内蔵されるものであり、図中、１1〜１8はそれ
ぞれ１チャンネル〜８チャンネルの読出し用ヘッドから
出力される信号が入力される信号入力部であり、２1〜
２8、３1〜３8は信号入力端子である。
のＩＣに内蔵されるものであり、図中、１1〜１8はそれ
ぞれ１チャンネル〜８チャンネルの読出し用ヘッドから
出力される信号が入力される信号入力部であり、２1〜
２8、３1〜３8は信号入力端子である。
【０００４】また、４1〜４8は差動増幅動作を行う差動
トランジスタ対であり、５1〜５8、６1〜６8はＮＰＮト
ランジスタである。また、７1〜７8はそのベースに供給
される制御信号Ｃ1〜Ｃ8に基づいて差動トランジスタ対
４1〜４8の電流路をＯＮ又はＯＦＦし、差動トランジス
タ対４1〜４8の活性、不活性を制御するＮＰＮトランジ
スタである。
トランジスタ対であり、５1〜５8、６1〜６8はＮＰＮト
ランジスタである。また、７1〜７8はそのベースに供給
される制御信号Ｃ1〜Ｃ8に基づいて差動トランジスタ対
４1〜４8の電流路をＯＮ又はＯＦＦし、差動トランジス
タ対４1〜４8の活性、不活性を制御するＮＰＮトランジ
スタである。
【０００５】また、８は差動トランジスタ対４1〜４8に
共通に設けられている定電流源、９は電源電圧ＶＣＣを
供給するＶＣＣ電源線、１０はＮＰＮトランジスタ５1
〜５8に共通に設けられている負荷抵抗、１１はＮＰＮ
トランジスタ６1〜６8に共通に設けられている負荷抵
抗、１２、１３は出力端子である。
共通に設けられている定電流源、９は電源電圧ＶＣＣを
供給するＶＣＣ電源線、１０はＮＰＮトランジスタ５1
〜５8に共通に設けられている負荷抵抗、１１はＮＰＮ
トランジスタ６1〜６8に共通に設けられている負荷抵
抗、１２、１３は出力端子である。
【０００６】この差動増幅回路は、制御信号Ｃ1〜Ｃ8に
よりＮＰＮトランジスタ７1〜７8のいずれか１個をＯ
Ｎ、他の全てをＯＦＦとして、差動トランジスタ対４1
〜４8のいずれか１個のみを活性化し、この活性化した
差動トランジスタ対に入力される被増幅信号を増幅して
なる増幅信号を出力端子１２、１３に得るというもので
ある。
よりＮＰＮトランジスタ７1〜７8のいずれか１個をＯ
Ｎ、他の全てをＯＦＦとして、差動トランジスタ対４1
〜４8のいずれか１個のみを活性化し、この活性化した
差動トランジスタ対に入力される被増幅信号を増幅して
なる増幅信号を出力端子１２、１３に得るというもので
ある。
【０００７】
【発明が解決しようとする課題】しかし、かかる従来の
差動増幅回路においては、出力端子１２には、寄生容量
として、ＮＰＮトランジスタ５1〜５8のコレクタ・基板
間寄生容量が全て加わり、出力端子１３には、寄生容量
として、ＮＰＮトランジスタ６1〜６8のコレクタ・基板
間寄生容量が全て加わってしまう。
差動増幅回路においては、出力端子１２には、寄生容量
として、ＮＰＮトランジスタ５1〜５8のコレクタ・基板
間寄生容量が全て加わり、出力端子１３には、寄生容量
として、ＮＰＮトランジスタ６1〜６8のコレクタ・基板
間寄生容量が全て加わってしまう。
【０００８】このため、かかる従来の差動増幅回路で
は、広帯域の周波数特性を得ることができず、磁気ディ
スクから読出したデータの転送速度を高めることができ
ないという問題点があった。
は、広帯域の周波数特性を得ることができず、磁気ディ
スクから読出したデータの転送速度を高めることができ
ないという問題点があった。
【０００９】また、近年、磁気ディスク装置において
は、内蔵する磁気ディスクの数を増やして、磁気ディス
クに対するアクセスを現在以上に多チャンネル化し、記
憶容量の増大を図ることが要請されている。
は、内蔵する磁気ディスクの数を増やして、磁気ディス
クに対するアクセスを現在以上に多チャンネル化し、記
憶容量の増大を図ることが要請されている。
【００１０】この要請に対応させて、従来の差動増幅回
路において、差動トランジスタ対を増加させる場合に
は、その分、出力端子１２、１３に加わる寄生容量が増
加し、周波数特性が悪化してしまうという問題点があっ
た。
路において、差動トランジスタ対を増加させる場合に
は、その分、出力端子１２、１３に加わる寄生容量が増
加し、周波数特性が悪化してしまうという問題点があっ
た。
【００１１】本発明は、かかる点に鑑み、増幅信号が出
力される出力端子に加わる寄生容量を減らし、広帯域の
周波数特性を得て、データの転送速度を高めることがで
きるようにすると共に、被増幅信号が入力される差動ト
ランジスタ対を増加しても、出力端子に加わる寄生容量
を増大させず、良好な周波数特性を得、入力信号の多チ
ャンネル化に対応させることができるようにした差動増
幅回路を提供することを目的とする。
力される出力端子に加わる寄生容量を減らし、広帯域の
周波数特性を得て、データの転送速度を高めることがで
きるようにすると共に、被増幅信号が入力される差動ト
ランジスタ対を増加しても、出力端子に加わる寄生容量
を増大させず、良好な周波数特性を得、入力信号の多チ
ャンネル化に対応させることができるようにした差動増
幅回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】図１は本発明による差動
増幅回路の原理説明図であり、図中、１４1、１４2・・
・１４m+nは差動トランジスタ対（差動Ｔｒ対）、１
５1、１５2・・・１５m、１６はベース接地トランジス
タ対（ベース接地Ｔｒ対）、１７は電源線、１８は負荷
回路、１９、２０は出力端子である。
増幅回路の原理説明図であり、図中、１４1、１４2・・
・１４m+nは差動トランジスタ対（差動Ｔｒ対）、１
５1、１５2・・・１５m、１６はベース接地トランジス
タ対（ベース接地Ｔｒ対）、１７は電源線、１８は負荷
回路、１９、２０は出力端子である。
【００１３】ここに、差動トランジスタ対１４1、１４2
・・・１４m+nは、それぞれ、異なる信号出力源からの
被増幅信号が入力され、選択によって一の差動トランジ
スタ対が活性化されるものであり、本発明においては、
複数のグループ２１1、２１2・・・２１mに区分されて
いる。
・・・１４m+nは、それぞれ、異なる信号出力源からの
被増幅信号が入力され、選択によって一の差動トランジ
スタ対が活性化されるものであり、本発明においては、
複数のグループ２１1、２１2・・・２１mに区分されて
いる。
【００１４】また、ベース接地トランジスタ対１５1、
１５2・・・１５mは、それぞれ、各グループ２１1、２
１2・・・２１mに対応させて各グループ２１1、２１2・
・・２１mに対して１個ずつ設けられたものである。
１５2・・・１５mは、それぞれ、各グループ２１1、２
１2・・・２１mに対応させて各グループ２１1、２１2・
・・２１mに対して１個ずつ設けられたものである。
【００１５】そこで、各グループ２１1、２１2・・・２
１m内の全ての差動トランジスタ対１４1〜１４n、１４
n+1〜１４2n、・・・、１４m+1〜１４m+nの出力端は、
それぞれ、ベース接地トランジスタ対１５1、１５2・・
・１５mの入力端に共通接続されている。
１m内の全ての差動トランジスタ対１４1〜１４n、１４
n+1〜１４2n、・・・、１４m+1〜１４m+nの出力端は、
それぞれ、ベース接地トランジスタ対１５1、１５2・・
・１５mの入力端に共通接続されている。
【００１６】また、ベース接地トランジスタ対１６は、
ベース接地トランジスタ対１５1、１５2・・・１５mに
対して設けられたものである。そこで、ベース接地トラ
ンジスタ対１５1、１５2・・・１５mの出力端は、ベー
ス接地トランジスタ対１６の入力端に共通接続されてい
る。
ベース接地トランジスタ対１５1、１５2・・・１５mに
対して設けられたものである。そこで、ベース接地トラ
ンジスタ対１５1、１５2・・・１５mの出力端は、ベー
ス接地トランジスタ対１６の入力端に共通接続されてい
る。
【００１７】即ち、本発明による差動増幅回路は、差動
トランジスタ対１４1、１４2・・・１４m+nのいずれか
を選択的に活性化し、この活性化した差動トランジスタ
対に入力される被増幅信号を増幅した増幅信号を縦列接
続されたベース接地トランジスタ対１５1〜１５mのいず
れか１個及びベース接地トランジスタ対１６を介して出
力端子１９、２０に得るというものである。
トランジスタ対１４1、１４2・・・１４m+nのいずれか
を選択的に活性化し、この活性化した差動トランジスタ
対に入力される被増幅信号を増幅した増幅信号を縦列接
続されたベース接地トランジスタ対１５1〜１５mのいず
れか１個及びベース接地トランジスタ対１６を介して出
力端子１９、２０に得るというものである。
【００１８】
【作用】本発明においては、出力端子１９、２０には１
個のベース接地トランジスタ対１６のみを接続し、しか
も、このベース接地トランジスタ対１６には直接、差動
トランジスタ対１４1、１４2・・・１４m+nを接続して
いない。
個のベース接地トランジスタ対１６のみを接続し、しか
も、このベース接地トランジスタ対１６には直接、差動
トランジスタ対１４1、１４2・・・１４m+nを接続して
いない。
【００１９】即ち、本発明においては、差動トランジス
タ対１４1、１４2・・・１４m+nを複数のグループ２
１1、２１2・・・２１mに区分し、各グループ２１1、２
１2・・・２１mごとに１個のベース接地トランジスタ対
１５1、１５2・・・１５mを設け、各グループ２１1、２
１2・・・２１m内のすべての差動トランジスタ対１４1
〜１４n、１４n+1〜１４2n、・・・、１４m+1〜１４m+n
の出力端を、それぞれ、ベース接地トランジスタ対１５
1、１５2・・・１５mの入力端に共通接続するように
し、そして、ベース接地トランジスタ１５1、１５2・・
・１５mの出力端をベース接地トランジスタ１６の入力
端に接続するようにしている。
タ対１４1、１４2・・・１４m+nを複数のグループ２
１1、２１2・・・２１mに区分し、各グループ２１1、２
１2・・・２１mごとに１個のベース接地トランジスタ対
１５1、１５2・・・１５mを設け、各グループ２１1、２
１2・・・２１m内のすべての差動トランジスタ対１４1
〜１４n、１４n+1〜１４2n、・・・、１４m+1〜１４m+n
の出力端を、それぞれ、ベース接地トランジスタ対１５
1、１５2・・・１５mの入力端に共通接続するように
し、そして、ベース接地トランジスタ１５1、１５2・・
・１５mの出力端をベース接地トランジスタ１６の入力
端に接続するようにしている。
【００２０】したがって、本発明においては、出力端子
１９に加わるトランジスタのコレクタ・基板間寄生容量
を、実質的に、ベース接地トランジスタ対１６を構成す
る一方のトランジスタのコレクタ・基板間寄生容量と
し、出力端子２０に加わるトランジスタのコレクタ・基
板間寄生容量を、実質的に、ベース接地トランジスタ対
１６を構成する他方のトランジスタのコレクタ・基板間
寄生容量とすることができる。
１９に加わるトランジスタのコレクタ・基板間寄生容量
を、実質的に、ベース接地トランジスタ対１６を構成す
る一方のトランジスタのコレクタ・基板間寄生容量と
し、出力端子２０に加わるトランジスタのコレクタ・基
板間寄生容量を、実質的に、ベース接地トランジスタ対
１６を構成する他方のトランジスタのコレクタ・基板間
寄生容量とすることができる。
【００２１】この結果、本発明によれば、増幅信号が出
力される出力端子１９、２０に加わる寄生容量を減ら
し、広帯域の周波数特性を得て、データの転送速度を高
めることができる。また、被増幅信号が入力される差動
トランジスタ対１４1〜１４m+nを増加しても、出力端子
１９、２０に加わる寄生容量を増大させず、良好な周波
数特性を得、入力信号の多チャンネル化に対応させるこ
とができる。
力される出力端子１９、２０に加わる寄生容量を減ら
し、広帯域の周波数特性を得て、データの転送速度を高
めることができる。また、被増幅信号が入力される差動
トランジスタ対１４1〜１４m+nを増加しても、出力端子
１９、２０に加わる寄生容量を増大させず、良好な周波
数特性を得、入力信号の多チャンネル化に対応させるこ
とができる。
【００２２】なお、本発明は、バイポーラ・トランジス
タのみならず、ＭＯＳトランジスタを使用しても構成す
ることができる。この場合、ベース接地トランジスタ対
の代わりに、ゲート接地トランジスタ対を設けるように
すれば良い。
タのみならず、ＭＯＳトランジスタを使用しても構成す
ることができる。この場合、ベース接地トランジスタ対
の代わりに、ゲート接地トランジスタ対を設けるように
すれば良い。
【００２３】
【実施例】以下、図２〜図７を参照して、本発明の第１
実施例〜第３実施例について説明する。なお、これら第
１実施例〜第３実施例は、図８に示す従来の差動増幅回
路を改良するものである。したがって、図２〜図４、図
６、図７において、図８に対応する部分には同一符号を
付し、その重複説明は省略する。
実施例〜第３実施例について説明する。なお、これら第
１実施例〜第３実施例は、図８に示す従来の差動増幅回
路を改良するものである。したがって、図２〜図４、図
６、図７において、図８に対応する部分には同一符号を
付し、その重複説明は省略する。
【００２４】第１実施例・・図２〜図５ 図２は本発明の第１実施例を示す回路図である。図中、
２２1、２２2、２３はベース接地トランジスタ対であ
り、２４1、２４2、２５1、２５2、２６、２７はＮＰＮ
トランジスタである。
２２1、２２2、２３はベース接地トランジスタ対であ
り、２４1、２４2、２５1、２５2、２６、２７はＮＰＮ
トランジスタである。
【００２５】なお、ＮＰＮトランジスタ２４1、２４2、
２５1、２５2は、そのベースをバイアス電源２９を介し
て交流的に接地され、ＮＰＮトランジスタ２６、２７
は、そのベースをバイアス電源３０を介して交流的に接
地されている。
２５1、２５2は、そのベースをバイアス電源２９を介し
て交流的に接地され、ＮＰＮトランジスタ２６、２７
は、そのベースをバイアス電源３０を介して交流的に接
地されている。
【００２６】また、バイアス電源２９がＮＰＮトランジ
スタ２４1、２４2、２５1、２５2のベースに供給するバ
イアス電圧ＶＡと、バイアス電源３０がＮＰＮトランジ
スタ２６、２７のベースに供給するバイアス電圧ＶＢ
と、電源電圧ＶＣＣとの大小関係は、ＶＣＣ＞ＶＢ＞Ｖ
Ａとされている。
スタ２４1、２４2、２５1、２５2のベースに供給するバ
イアス電圧ＶＡと、バイアス電源３０がＮＰＮトランジ
スタ２６、２７のベースに供給するバイアス電圧ＶＢ
と、電源電圧ＶＣＣとの大小関係は、ＶＣＣ＞ＶＢ＞Ｖ
Ａとされている。
【００２７】ここに、差動トランジスタ対４1〜４8は、
差動トランジスタ対４1〜４4からなるグループ２８
1と、差動トランジスタ対４5〜４8からなるグループ２
８2に区分されている。
差動トランジスタ対４1〜４4からなるグループ２８
1と、差動トランジスタ対４5〜４8からなるグループ２
８2に区分されている。
【００２８】そして、グループ２８1においては、ＮＰ
Ｎトランジスタ５1〜５4は、そのコレクタをＮＰＮトラ
ンジスタ２４1のエミッタに共通接続され、ＮＰＮトラ
ンジスタ６1〜６4は、そのコレクタをＮＰＮトランジス
タ２５1のエミッタに共通接続されている。
Ｎトランジスタ５1〜５4は、そのコレクタをＮＰＮトラ
ンジスタ２４1のエミッタに共通接続され、ＮＰＮトラ
ンジスタ６1〜６4は、そのコレクタをＮＰＮトランジス
タ２５1のエミッタに共通接続されている。
【００２９】また、グループ２８2においては、ＮＰＮ
トランジスタ５5〜５8は、そのコレクタをＮＰＮトラン
ジスタ２４2のエミッタに共通接続され、ＮＰＮトラン
ジスタ６5〜６8は、そのコレクタをＮＰＮトランジスタ
２５2のエミッタに共通接続されている。
トランジスタ５5〜５8は、そのコレクタをＮＰＮトラン
ジスタ２４2のエミッタに共通接続され、ＮＰＮトラン
ジスタ６5〜６8は、そのコレクタをＮＰＮトランジスタ
２５2のエミッタに共通接続されている。
【００３０】また、ベース接地トランジスタ対２２1、
２２2においては、ＮＰＮトランジスタ２４1、２４
2は、そのコレクタをＮＰＮトランジスタ２６のエミッ
タに共通接続され、ＮＰＮトランジスタ２５1、２５
2は、そのコレクタをＮＰＮトランジスタ２７のエミッ
タに共通接続されている。
２２2においては、ＮＰＮトランジスタ２４1、２４
2は、そのコレクタをＮＰＮトランジスタ２６のエミッ
タに共通接続され、ＮＰＮトランジスタ２５1、２５
2は、そのコレクタをＮＰＮトランジスタ２７のエミッ
タに共通接続されている。
【００３１】また、ベース接地トランジスタ対２３にお
いては、ＮＰＮトランジスタ２６は、そのコレクタを負
荷抵抗１０及び出力端子１２に接続され、ＮＰＮトラン
ジスタ２７は、そのコレクタを負荷抵抗１１及び出力端
子１３に接続されている。その他については、図８に示
す従来の差動増幅回路と同様に構成されている。
いては、ＮＰＮトランジスタ２６は、そのコレクタを負
荷抵抗１０及び出力端子１２に接続され、ＮＰＮトラン
ジスタ２７は、そのコレクタを負荷抵抗１１及び出力端
子１３に接続されている。その他については、図８に示
す従来の差動増幅回路と同様に構成されている。
【００３２】この第１実施例の差動増幅回路は、制御信
号Ｃ1〜Ｃ8によってＮＰＮトランジスタ７1〜７8のいず
れか１個をＯＮ、他の全てをＯＦＦとして、差動トラン
ジスタ対４1〜４8のいずれか１個のみを活性化し、この
活性化した差動トランジスタ対に入力される信号を増幅
してなる増幅信号をベース接地トランジスタ対２２1、
２２2のいずれか及びベース接地トランジスタ対２３を
介して出力端子１２、１３に得るというものである。
号Ｃ1〜Ｃ8によってＮＰＮトランジスタ７1〜７8のいず
れか１個をＯＮ、他の全てをＯＦＦとして、差動トラン
ジスタ対４1〜４8のいずれか１個のみを活性化し、この
活性化した差動トランジスタ対に入力される信号を増幅
してなる増幅信号をベース接地トランジスタ対２２1、
２２2のいずれか及びベース接地トランジスタ対２３を
介して出力端子１２、１３に得るというものである。
【００３３】ここに、例えば、図３に示すように、ベー
ス接地トランジスタ対２２1、２２2を設けない場合につ
いて検討すると、出力端子１２に加わるＮＰＮトランジ
スタのコレクタ・基板間寄生容量は、外形上（回路
上）、ＮＰＮトランジスタ２６のコレクタ・基板間寄生
容量のみとなり、出力端子１３に加わるＮＰＮトランジ
スタのコレクタ・基板間寄生容量は、外形上（回路
上）、ＮＰＮトランジスタ２７のコレクタ・基板間寄生
容量のみとなるので、一見、広帯域の周波数特性を得る
ことができそうである。
ス接地トランジスタ対２２1、２２2を設けない場合につ
いて検討すると、出力端子１２に加わるＮＰＮトランジ
スタのコレクタ・基板間寄生容量は、外形上（回路
上）、ＮＰＮトランジスタ２６のコレクタ・基板間寄生
容量のみとなり、出力端子１３に加わるＮＰＮトランジ
スタのコレクタ・基板間寄生容量は、外形上（回路
上）、ＮＰＮトランジスタ２７のコレクタ・基板間寄生
容量のみとなるので、一見、広帯域の周波数特性を得る
ことができそうである。
【００３４】しかし、実際には、ＮＰＮトランジスタ２
６、２７のエミッタに接続されているＮＰＮトランジス
タが多いと、例えば、図３に示すように、ＮＰＮトラン
ジスタ２６、２７のエミッタにそれぞれ８個のＮＰＮト
ランジスタ５1〜５8、６1〜６8が接続されると、これら
ＮＰＮトランジスタ５1〜５8、６1〜６8のコレクタ・基
板間寄生容量の影響を受け、図８に示す従来の差動増幅
回路よりも、広帯域の周波数特性を得ることはできる
が、現在求められている充分な広帯域の周波数特性を得
ることができないということが実験で確認されている。
６、２７のエミッタに接続されているＮＰＮトランジス
タが多いと、例えば、図３に示すように、ＮＰＮトラン
ジスタ２６、２７のエミッタにそれぞれ８個のＮＰＮト
ランジスタ５1〜５8、６1〜６8が接続されると、これら
ＮＰＮトランジスタ５1〜５8、６1〜６8のコレクタ・基
板間寄生容量の影響を受け、図８に示す従来の差動増幅
回路よりも、広帯域の周波数特性を得ることはできる
が、現在求められている充分な広帯域の周波数特性を得
ることができないということが実験で確認されている。
【００３５】また、例えば、図４に示すように、ベース
接地トランジスタ対２３を設けない場合について検討す
ると、ＮＰＮトランジスタ２４1のエミッタには、わず
か４個のＮＰＮトランジスタ５1〜５4しか接続されてお
らず、ＮＰＮトランジスタ２５1のエミッタにも、わず
か４個のＮＰＮトランジスタ６1〜６4しか接続されてい
ない。
接地トランジスタ対２３を設けない場合について検討す
ると、ＮＰＮトランジスタ２４1のエミッタには、わず
か４個のＮＰＮトランジスタ５1〜５4しか接続されてお
らず、ＮＰＮトランジスタ２５1のエミッタにも、わず
か４個のＮＰＮトランジスタ６1〜６4しか接続されてい
ない。
【００３６】また、ＮＰＮトランジスタ２４2のエミッ
タにも、わずか４個のＮＰＮトランジスタ５5〜５8しか
接続されておらず、ＮＰＮトランジスタ２５2のエミッ
タにも、わずか４個のＮＰＮトランジスタ６5〜６8しか
接続されていない。
タにも、わずか４個のＮＰＮトランジスタ５5〜５8しか
接続されておらず、ＮＰＮトランジスタ２５2のエミッ
タにも、わずか４個のＮＰＮトランジスタ６5〜６8しか
接続されていない。
【００３７】この結果、この場合、出力端子１２に加わ
るＮＰＮトランジスタのコレクタ・基板間寄生容量は、
ＮＰＮトランジスタ５1〜５8のコレクタ・基板間寄生容
量の影響を受けず、実質的に、２個のＮＰＮトランジス
タ２４1、２４2のコレクタ・基板間寄生容量だけとな
る。
るＮＰＮトランジスタのコレクタ・基板間寄生容量は、
ＮＰＮトランジスタ５1〜５8のコレクタ・基板間寄生容
量の影響を受けず、実質的に、２個のＮＰＮトランジス
タ２４1、２４2のコレクタ・基板間寄生容量だけとな
る。
【００３８】また、出力端子１３に加わるＮＰＮトラン
ジスタのコレクタ・基板間寄生容量も、ＮＰＮトランジ
スタ６1〜６8のコレクタ・基板間寄生容量の影響を受け
ず、実質的に、２個のＮＰＮトランジスタ２５1、２５2
のコレクタ・基板間寄生容量だけとなる。
ジスタのコレクタ・基板間寄生容量も、ＮＰＮトランジ
スタ６1〜６8のコレクタ・基板間寄生容量の影響を受け
ず、実質的に、２個のＮＰＮトランジスタ２５1、２５2
のコレクタ・基板間寄生容量だけとなる。
【００３９】したがって、図４に示す差動増幅回路によ
れば、図８に示す従来の差動増幅回路よりも広帯域の周
波数特性を得ることができることは間違いないが、出力
端子１２、１３に加わるＮＰＮトランジスタのコレクタ
・基板間寄生容量を、それぞれ、後述するこの第１実施
例の場合のように、実質的に、１個のＮＰＮトランジス
タのコレクタ・基板間寄生容量とする場合に比較して、
その周波数特性を広帯域にすることはできない。
れば、図８に示す従来の差動増幅回路よりも広帯域の周
波数特性を得ることができることは間違いないが、出力
端子１２、１３に加わるＮＰＮトランジスタのコレクタ
・基板間寄生容量を、それぞれ、後述するこの第１実施
例の場合のように、実質的に、１個のＮＰＮトランジス
タのコレクタ・基板間寄生容量とする場合に比較して、
その周波数特性を広帯域にすることはできない。
【００４０】ここに、この第１実施例においては、図２
に示すように、出力端子１２にコレクタを接続されたＮ
ＰＮトランジスタ２６のエミッタには、わずか２個のＮ
ＰＮトランジスタ２４1、２４2しか接続されておらず、
しかも、これら２個のＮＰＮトランジスタ２４1、２４2
には、それぞれ４個のＮＰＮトランジスタ５1〜５4、５
5〜５8しか接続されていない。
に示すように、出力端子１２にコレクタを接続されたＮ
ＰＮトランジスタ２６のエミッタには、わずか２個のＮ
ＰＮトランジスタ２４1、２４2しか接続されておらず、
しかも、これら２個のＮＰＮトランジスタ２４1、２４2
には、それぞれ４個のＮＰＮトランジスタ５1〜５4、５
5〜５8しか接続されていない。
【００４１】また、出力端子１３にコレクタを接続され
たＮＰＮトランジスタ２７のエミッタには、わずか２個
のＮＰＮトランジスタ２５1、２５2しか接続されておら
ず、しかも、これら２個のＮＰＮトランジスタ２５1、
２５2には、それぞれ４個のＮＰＮトランジスタ６1〜６
4、６5〜６8しか接続されていない。
たＮＰＮトランジスタ２７のエミッタには、わずか２個
のＮＰＮトランジスタ２５1、２５2しか接続されておら
ず、しかも、これら２個のＮＰＮトランジスタ２５1、
２５2には、それぞれ４個のＮＰＮトランジスタ６1〜６
4、６5〜６8しか接続されていない。
【００４２】この結果、この第１実施例によれば、出力
端子１２に加わるＮＰＮトランジスタのコレクタ・基板
間寄生容量は、ＮＰＮトランジスタ５1〜５8のコレクタ
・基板間寄生容量のみならず、ＮＰＮトランジスタ２４
1、２４2のコレクタ・基板間寄生容量の影響も受けず、
実質的に、１個のＮＰＮトランジスタ２６のコレクタ・
基板間寄生容量だけとなる。
端子１２に加わるＮＰＮトランジスタのコレクタ・基板
間寄生容量は、ＮＰＮトランジスタ５1〜５8のコレクタ
・基板間寄生容量のみならず、ＮＰＮトランジスタ２４
1、２４2のコレクタ・基板間寄生容量の影響も受けず、
実質的に、１個のＮＰＮトランジスタ２６のコレクタ・
基板間寄生容量だけとなる。
【００４３】また、出力端子１３に加わるＮＰＮトラン
ジスタのコレクタ・基板間寄生容量は、ＮＰＮトランジ
スタ６1〜６8のコレクタ・基板間寄生容量のみならず、
ＮＰＮトランジスタ２５1、２５2のコレクタ・基板間寄
生容量の影響も受けず、実質的に、１個のＮＰＮトラン
ジスタ２７のコレクタ・基板間寄生容量だけとなる。
ジスタのコレクタ・基板間寄生容量は、ＮＰＮトランジ
スタ６1〜６8のコレクタ・基板間寄生容量のみならず、
ＮＰＮトランジスタ２５1、２５2のコレクタ・基板間寄
生容量の影響も受けず、実質的に、１個のＮＰＮトラン
ジスタ２７のコレクタ・基板間寄生容量だけとなる。
【００４４】したがって、この第１実施例によれば、出
力端子１２、１３に加わる寄生容量を減らし、図８に示
す従来の差動増幅回路のみならず、図３及び図４に示す
差動増幅回路よりも広帯域の周波数特性を得て、磁気デ
ィスクから読出したデータの転送速度を高めることがで
きると共に、差動トランジスタ対４1〜４8を増加して
も、出力端子１２、１３に加わる寄生容量を増大させ
ず、良好な周波数特性を得ることができ、入力信号の多
チャンネル化に対応させることもできる。
力端子１２、１３に加わる寄生容量を減らし、図８に示
す従来の差動増幅回路のみならず、図３及び図４に示す
差動増幅回路よりも広帯域の周波数特性を得て、磁気デ
ィスクから読出したデータの転送速度を高めることがで
きると共に、差動トランジスタ対４1〜４8を増加して
も、出力端子１２、１３に加わる寄生容量を増大させ
ず、良好な周波数特性を得ることができ、入力信号の多
チャンネル化に対応させることもできる。
【００４５】ちなみに、図５は、周波数特性図であり、
実線３１は第１実施例の差動増幅回路の場合、二点鎖線
３２は図８に示す従来の差動増幅回路の場合、破線３３
は図３の差動増幅回路の場合、一点鎖線３４は図４の差
動増幅回路の場合である。
実線３１は第１実施例の差動増幅回路の場合、二点鎖線
３２は図８に示す従来の差動増幅回路の場合、破線３３
は図３の差動増幅回路の場合、一点鎖線３４は図４の差
動増幅回路の場合である。
【００４６】第２実施例・・図６ 図６は本発明の第２実施例を示す回路図である。この第
２実施例は、ＮＰＮトランジスタ５1〜５8のエミッタを
それぞれダイオード３５1〜３５8のアノードに接続し、
これらダイオード３５1〜３５8のカソードをそれぞれＮ
ＰＮトランジスタ７1〜７8のコレクタに接続すると共
に、ＮＰＮトランジスタ６1〜６8のエミッタをそれぞれ
ダイオード３６1〜３６8のアノードに接続し、これらダ
イオード３６1〜３６8のカソードをそれぞれＮＰＮトラ
ンジスタ７1〜７8のコレクタに接続し、その他について
は、第１実施例と同様に構成したものである。この第２
実施例においても、第１実施例の場合と同様の作用効果
を得ることができる。
２実施例は、ＮＰＮトランジスタ５1〜５8のエミッタを
それぞれダイオード３５1〜３５8のアノードに接続し、
これらダイオード３５1〜３５8のカソードをそれぞれＮ
ＰＮトランジスタ７1〜７8のコレクタに接続すると共
に、ＮＰＮトランジスタ６1〜６8のエミッタをそれぞれ
ダイオード３６1〜３６8のアノードに接続し、これらダ
イオード３６1〜３６8のカソードをそれぞれＮＰＮトラ
ンジスタ７1〜７8のコレクタに接続し、その他について
は、第１実施例と同様に構成したものである。この第２
実施例においても、第１実施例の場合と同様の作用効果
を得ることができる。
【００４７】第３実施例・・図７ 図７は本発明の第３実施例を示す回路図である。この第
３実施例は、ＮＰＮトランジスタ５1〜５8のエミッタを
それぞれ抵抗３７1〜３７8を介してＮＰＮトランジスタ
７1〜７8のコレクタに接続すると共に、ＮＰＮトランジ
スタ６1〜６8のエミッタをそれぞれ抵抗３８1〜３８8を
介してＮＰＮトランジスタ７1〜７8のコレクタに接続
し、その他については、第１実施例と同様に構成したも
のである。この第３実施例においても、第１実施例の場
合と同様の作用効果を得ることができる。
３実施例は、ＮＰＮトランジスタ５1〜５8のエミッタを
それぞれ抵抗３７1〜３７8を介してＮＰＮトランジスタ
７1〜７8のコレクタに接続すると共に、ＮＰＮトランジ
スタ６1〜６8のエミッタをそれぞれ抵抗３８1〜３８8を
介してＮＰＮトランジスタ７1〜７8のコレクタに接続
し、その他については、第１実施例と同様に構成したも
のである。この第３実施例においても、第１実施例の場
合と同様の作用効果を得ることができる。
【００４８】
【発明の効果】本発明によれば、増幅信号が出力される
出力端子に加わるトランジスタのコレクタ・基板間寄生
容量を、実質的に、１個のベース接地トランジスタ対を
構成するトランジスタのコレクタ・基板間寄生容量又は
１個のゲート接地トランジスタ対を構成するトランジス
タのドレイン・基板間寄生容量とすることができるの
で、出力端子に加わる寄生容量を減らし、広帯域の周波
数特性を得て、データの転送速度を高めることができる
と共に、差動トランジスタ対を増加しても、出力端子に
加わる寄生容量を増大させず、良好な周波数特性を得る
ことができ、入力信号の多チャンネル化に対応させるこ
ともできる。
出力端子に加わるトランジスタのコレクタ・基板間寄生
容量を、実質的に、１個のベース接地トランジスタ対を
構成するトランジスタのコレクタ・基板間寄生容量又は
１個のゲート接地トランジスタ対を構成するトランジス
タのドレイン・基板間寄生容量とすることができるの
で、出力端子に加わる寄生容量を減らし、広帯域の周波
数特性を得て、データの転送速度を高めることができる
と共に、差動トランジスタ対を増加しても、出力端子に
加わる寄生容量を増大させず、良好な周波数特性を得る
ことができ、入力信号の多チャンネル化に対応させるこ
ともできる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例を示す回路図である。
【図３】本発明の第１実施例と比較すべき差動増幅回路
の一例を示す回路図である。
の一例を示す回路図である。
【図４】本発明の第１実施例と比較すべき差動増幅回路
の他の例を示す回路図である。
の他の例を示す回路図である。
【図５】本発明の第１実施例などの周波数特性を示す図
である。
である。
【図６】本発明の第２実施例を示す回路図である。
【図７】本発明の第３実施例を示す回路図である。
【図８】従来の差動増幅回路の一例を示す回路図であ
る。
る。
１４1〜１４m+n 差動トランジスタ対 １５1〜１５m、１６ ベース接地トランジスタ対 １７ 電源線 １８ 負荷回路 １９、２０ 出力端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特許2982246（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72
Claims (1)
- 【請求項１】それぞれ、異なる信号出力源からの被増幅
信号が入力され、選択によって一の差動トランジスタ対
が活性化される複数の差動トランジスタ対（１４1、１
４2・・・１４m+n）を複数のグループ（２１1、２１2・
・・２１m）に区分し、 各グループ（２１1、２１2・・・２１m）ごとに１個の
第１のベース接地トランジスタ対（１５1、１５2・・・
１５m）又は１個の第１のゲート接地トランジスタ対を
設け、各グループ（２１1、２１2・・・２１m）内の全
ての差動トランジスタ対（１４1〜１４n、１４n+1〜１
４2n、・・・、１４m+1〜１４m+n）の出力端をそれぞれ
各グループ（２１1、２１2・・・２１m）ごとに設けら
れた前記第１のベース接地トランジスタ対（１５1、１
５2・・・１５m）又は前記第１のゲート接地トランジス
タ対の入力端に共通接続すると共に、 各グループ（２１1、２１2・・・２１m）ごとに設けら
れた複数の前記第１のベース接地トランジスタ対（１５
1、１５2・・・１５m）又は複数の前記第１のゲート接
地トランジスタ対に対応して、１個の第２のベース接地
トランジスタ対（１６）又は１個の第２のゲート接地ト
ランジスタ対を設け、複数の前記第１のベース接地トラ
ンジスタ対（１５1、１５2・・・１５m）又は複数の前
記第１のゲート接地トランジスタ対の出力端を１個の前
記第２のベース接地トランジスタ対（１６）又は１個の
前記第２のゲート接地トランジスタ対の入力端に共通接
続し、 前記複数の差動トランジスタ対（１４1、１４2・・・１
４m+n）のいずれかを選択的に活性化し、該活性化した
差動トランジスタ対に入力される被増幅信号を増幅した
増幅信号を前記第２のベース接地トランジスタ対（１
６）又は前記第２のゲート接地トランジスタ対の出力側
に得るように構成されていることを特徴とする差動増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03304893A JP3089761B2 (ja) | 1991-11-20 | 1991-11-20 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03304893A JP3089761B2 (ja) | 1991-11-20 | 1991-11-20 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05145351A JPH05145351A (ja) | 1993-06-11 |
| JP3089761B2 true JP3089761B2 (ja) | 2000-09-18 |
Family
ID=17938554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03304893A Expired - Fee Related JP3089761B2 (ja) | 1991-11-20 | 1991-11-20 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3089761B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5479044A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
| JP2000156616A (ja) * | 1998-11-19 | 2000-06-06 | Sony Corp | 多入力差動増幅回路 |
-
1991
- 1991-11-20 JP JP03304893A patent/JP3089761B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05145351A (ja) | 1993-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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