JPH0685567A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH0685567A JPH0685567A JP23097992A JP23097992A JPH0685567A JP H0685567 A JPH0685567 A JP H0685567A JP 23097992 A JP23097992 A JP 23097992A JP 23097992 A JP23097992 A JP 23097992A JP H0685567 A JPH0685567 A JP H0685567A
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- transistors
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- amplifier circuit
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Abstract
(57)【要約】
【目的】 本発明は差動増幅回路に関し、低電圧電源で
動作する、低雑音、かつ、高利得な差動増幅回路を提供
することを目的としている。 【構成】 エミッタを共通接続し、ベースを入力端とす
る一対のトランジスタＱ１，Ｑ２の各コレクタに、ベー
スを共通接続してなる一対のトランジスタＱ３，Ｑ４の
エミッタをそれぞれ接続するとともに、該トランジスタ
Ｑ３，Ｑ４の各コレクタに負荷抵抗Ｒ１，Ｒ２を接続
し、該トランジスタＱ３，Ｑ４の各コレクタと負荷抵抗
Ｒ１，Ｒ２との接続点Ｏ１，Ｏ２を出力端とする差動増
幅回路において、前記トランジスタＱ１のコレクタと前
記トランジスタＱ３のエミッタとの接続点Ｎ１、及び前
記トランジスタＱ２のコレクタと前記トランジスタＱ４
のエミッタとの接続点Ｎ２に所定電流を流す電流供給手
段１を設けるように構成する。
動作する、低雑音、かつ、高利得な差動増幅回路を提供
することを目的としている。 【構成】 エミッタを共通接続し、ベースを入力端とす
る一対のトランジスタＱ１，Ｑ２の各コレクタに、ベー
スを共通接続してなる一対のトランジスタＱ３，Ｑ４の
エミッタをそれぞれ接続するとともに、該トランジスタ
Ｑ３，Ｑ４の各コレクタに負荷抵抗Ｒ１，Ｒ２を接続
し、該トランジスタＱ３，Ｑ４の各コレクタと負荷抵抗
Ｒ１，Ｒ２との接続点Ｏ１，Ｏ２を出力端とする差動増
幅回路において、前記トランジスタＱ１のコレクタと前
記トランジスタＱ３のエミッタとの接続点Ｎ１、及び前
記トランジスタＱ２のコレクタと前記トランジスタＱ４
のエミッタとの接続点Ｎ２に所定電流を流す電流供給手
段１を設けるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、差動増幅回路に係り、
詳しくは、例えば、データ読み出し用のプリアンプ等に
用いて好適な、低電圧電源で動作する差動増幅回路に関
する。［発明の背景］近年、コンピュータシステム等の
低消費電力化に伴い、そのオプション機器に対しても低
消費電力なものが求められている。
詳しくは、例えば、データ読み出し用のプリアンプ等に
用いて好適な、低電圧電源で動作する差動増幅回路に関
する。［発明の背景］近年、コンピュータシステム等の
低消費電力化に伴い、そのオプション機器に対しても低
消費電力なものが求められている。
【０００２】例えば、ワークステーションやパーソナル
コンピュータに搭載される外部記憶装置としてのハード
ディスク装置等では、大容量化とともに消費電力を下げ
るために、従来、＋５Ｖ，＋１２Ｖで動作していたもの
から、＋５Ｖ単一電源で動作するものが主流となってき
ている。しかし、単に電源電圧を下げただけでは、ハー
ドディスク装置の読み出し用の増幅回路（以下、プリア
ンプという）のＳＮ比（信号対雑音比）が劣化する。
コンピュータに搭載される外部記憶装置としてのハード
ディスク装置等では、大容量化とともに消費電力を下げ
るために、従来、＋５Ｖ，＋１２Ｖで動作していたもの
から、＋５Ｖ単一電源で動作するものが主流となってき
ている。しかし、単に電源電圧を下げただけでは、ハー
ドディスク装置の読み出し用の増幅回路（以下、プリア
ンプという）のＳＮ比（信号対雑音比）が劣化する。
【０００３】そこで、このような低消費電力化の流れに
伴い、ハードディスク装置に使用されるプリアンプに、
＋５Ｖ単一で動作する低雑音で高利得な半導体集積回路
（以下、ＩＣ：Integrated Circuitという）が要求され
ている。
伴い、ハードディスク装置に使用されるプリアンプに、
＋５Ｖ単一で動作する低雑音で高利得な半導体集積回路
（以下、ＩＣ：Integrated Circuitという）が要求され
ている。
【０００４】
【従来の技術】従来のこの種の差動増幅回路としては、
例えば、図７に示すようなものがある。図７に＋５Ｖ，
＋１２Ｖで動作する従来のプリアンプ用ＩＣの差動増幅
回路を示す。
例えば、図７に示すようなものがある。図７に＋５Ｖ，
＋１２Ｖで動作する従来のプリアンプ用ＩＣの差動増幅
回路を示す。
【０００５】この差動増幅回路は、バイポーラトランジ
スタＱ１，Ｑ２、負荷抵抗Ｒ１，Ｒ２、電流源ＩO から
なるエミッタ接地回路と、バイポーラトランジスタＱ
３，Ｑ４からなるベース接地回路とから構成されてい
る。なお、図７中、Ｅは定電圧源、ＶCCは電源である。
ここで、バイポーラトランジスタ（以下、単にトランジ
スタという）ｈfeは十分大きく、ベース電流は無視でき
るものとし、トランジスタＱ１及びＱ２、トランジスタ
Ｑ３及びＱ４、負荷抵抗Ｒ１及びＲ２がそれぞれ等しい
ものとして差動増幅回路の利得Ｇを考えると、本差動増
幅回路の利得Ｇは、負荷抵抗Ｒ１とトランジスタＱ１及
びＱ３のそれぞれの相互コンダクタンスｇｍの逆数であ
るエミッタ抵抗ｒｅ１，ｒｅ３から、おおよそ次式で求
められる。
スタＱ１，Ｑ２、負荷抵抗Ｒ１，Ｒ２、電流源ＩO から
なるエミッタ接地回路と、バイポーラトランジスタＱ
３，Ｑ４からなるベース接地回路とから構成されてい
る。なお、図７中、Ｅは定電圧源、ＶCCは電源である。
ここで、バイポーラトランジスタ（以下、単にトランジ
スタという）ｈfeは十分大きく、ベース電流は無視でき
るものとし、トランジスタＱ１及びＱ２、トランジスタ
Ｑ３及びＱ４、負荷抵抗Ｒ１及びＲ２がそれぞれ等しい
ものとして差動増幅回路の利得Ｇを考えると、本差動増
幅回路の利得Ｇは、負荷抵抗Ｒ１とトランジスタＱ１及
びＱ３のそれぞれの相互コンダクタンスｇｍの逆数であ
るエミッタ抵抗ｒｅ１，ｒｅ３から、おおよそ次式で求
められる。
【０００６】
【数１】
【０００７】なお、ｇｍ＝エミッタ電流／ＶＴ〔１／
Ω〕、ＶＴ：トランジスタの熱雑音［Ｖ］、ｒｅ１：ト
ランジスタＱ１のエミッタ抵抗、ｒｅ３：トランジスタ
Ｑ３のエミッタ抵抗である。すなわち、ハードディスク
装置の大容量化のためにプリアンプ用ＩＣも低雑音で、
かつ、高利得とするためには、上式［数１］に示すよう
に、定電流源ＩO 、または、負荷抵抗Ｒ１の値を大きく
すればよい。
Ω〕、ＶＴ：トランジスタの熱雑音［Ｖ］、ｒｅ１：ト
ランジスタＱ１のエミッタ抵抗、ｒｅ３：トランジスタ
Ｑ３のエミッタ抵抗である。すなわち、ハードディスク
装置の大容量化のためにプリアンプ用ＩＣも低雑音で、
かつ、高利得とするためには、上式［数１］に示すよう
に、定電流源ＩO 、または、負荷抵抗Ｒ１の値を大きく
すればよい。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の差動増幅回路にあっては、近時における低消
費電力化の流れから＋５Ｖ単一電源やそれ以下の電源電
圧時に動作させる用途が出てきたため、以下に述べるよ
うな問題点が新たに発生した。すなわち、前述したよう
に、低雑音・高利得化を実現するためには、定電流源Ｉ
O や負荷抵抗Ｒ１の値を大きくするとよいが、＋５Ｖ単
一電源やそれ以下の電源電圧時に、定電流源ＩO や負荷
抵抗Ｒ１の値を大きくした場合、負荷抵抗Ｒ１，Ｒ２と
定電流源ＩO ／２とによって生じる電圧降下（Ｒ１×Ｉ
O ／２）が非常に大きくなるため、トランジスタＱ３，
Ｑ４のコレクタ電位がベース電位より下がることにな
り、ベース−コレクタ間のｐｎ接合が順方向バイアスと
なってトランジスタＱ３，Ｑ４は飽和領域（トランジス
タの活性領域から外れる領域）となり、正常な増幅動作
をしなくなってしまう。
うな従来の差動増幅回路にあっては、近時における低消
費電力化の流れから＋５Ｖ単一電源やそれ以下の電源電
圧時に動作させる用途が出てきたため、以下に述べるよ
うな問題点が新たに発生した。すなわち、前述したよう
に、低雑音・高利得化を実現するためには、定電流源Ｉ
O や負荷抵抗Ｒ１の値を大きくするとよいが、＋５Ｖ単
一電源やそれ以下の電源電圧時に、定電流源ＩO や負荷
抵抗Ｒ１の値を大きくした場合、負荷抵抗Ｒ１，Ｒ２と
定電流源ＩO ／２とによって生じる電圧降下（Ｒ１×Ｉ
O ／２）が非常に大きくなるため、トランジスタＱ３，
Ｑ４のコレクタ電位がベース電位より下がることにな
り、ベース−コレクタ間のｐｎ接合が順方向バイアスと
なってトランジスタＱ３，Ｑ４は飽和領域（トランジス
タの活性領域から外れる領域）となり、正常な増幅動作
をしなくなってしまう。
【０００９】したがって、低電圧電源動作時において
は、低雑音で、かつ、高利得のプリアンプ用ＩＣの実現
は困難であった。 ［目的］そこで本発明は、低電圧電源で動作する、低雑
音、かつ、高利得な差動増幅回路を提供することを目的
としている。
は、低雑音で、かつ、高利得のプリアンプ用ＩＣの実現
は困難であった。 ［目的］そこで本発明は、低電圧電源で動作する、低雑
音、かつ、高利得な差動増幅回路を提供することを目的
としている。
【００１０】
【課題を解決するための手段】本発明による差動増幅回
路は上記目的達成のため、その原理図を図１に示すよう
に、エミッタを共通接続し、ベースを入力端とする一対
の第一，第二トランジスタＱ１，Ｑ２と、該第一，第二
トランジスタＱ１，Ｑ２の各コレクタにエミッタをそれ
ぞれ接続したベースを共通接続してなる一対の第三，第
四トランジスタＱ３，Ｑ４と、該第三，第四トランジス
タＱ３，Ｑ４の各コレクタに接続される第一，第二負荷
抵抗Ｒ１，Ｒ２とを備え、該第三，第四トランジスタＱ
３，Ｑ４の各コレクタと該第一，第二負荷抵抗Ｒ１，Ｒ
２との接続点Ｏ１，Ｏ２を出力端とする差動増幅回路に
おいて、前記第一トランジスタＱ１のコレクタと前記第
三トランジスタＱ３のエミッタとの接続点Ｎ１、及び前
記第二トランジスタＱ２のコレクタと前記第四トランジ
スタＱ４のエミッタとの接続点Ｎ２に所定電流を供給す
る電流供給手段を設けるように構成している。
路は上記目的達成のため、その原理図を図１に示すよう
に、エミッタを共通接続し、ベースを入力端とする一対
の第一，第二トランジスタＱ１，Ｑ２と、該第一，第二
トランジスタＱ１，Ｑ２の各コレクタにエミッタをそれ
ぞれ接続したベースを共通接続してなる一対の第三，第
四トランジスタＱ３，Ｑ４と、該第三，第四トランジス
タＱ３，Ｑ４の各コレクタに接続される第一，第二負荷
抵抗Ｒ１，Ｒ２とを備え、該第三，第四トランジスタＱ
３，Ｑ４の各コレクタと該第一，第二負荷抵抗Ｒ１，Ｒ
２との接続点Ｏ１，Ｏ２を出力端とする差動増幅回路に
おいて、前記第一トランジスタＱ１のコレクタと前記第
三トランジスタＱ３のエミッタとの接続点Ｎ１、及び前
記第二トランジスタＱ２のコレクタと前記第四トランジ
スタＱ４のエミッタとの接続点Ｎ２に所定電流を供給す
る電流供給手段を設けるように構成している。
【００１１】この場合、前記電流供給手段は、第三，第
四負荷抵抗Ｒ３，Ｒ４の一端を高電位電源線に接続し、
他端を前記接続点Ｎ１，Ｎ２にそれぞれ接続して構成す
るものや、高電位電源線にコレクタを接続し、エミッタ
を前記接続点Ｎ１，Ｎ２にそれぞれ接続してなる第五，
第六トランジスタＱ５，Ｑ６で構成するもの等が考えら
れる。
四負荷抵抗Ｒ３，Ｒ４の一端を高電位電源線に接続し、
他端を前記接続点Ｎ１，Ｎ２にそれぞれ接続して構成す
るものや、高電位電源線にコレクタを接続し、エミッタ
を前記接続点Ｎ１，Ｎ２にそれぞれ接続してなる第五，
第六トランジスタＱ５，Ｑ６で構成するもの等が考えら
れる。
【００１２】
【作用】本発明では、電流供給手段１によって第一トラ
ンジスタＱ１のコレクタと第三トランジスタＱ３のエミ
ッタとの接続点Ｎ１、及び第二トランジスタＱ２のコレ
クタと第四トランジスタＱ４のエミッタとの接続点Ｎ２
に所定量の電流が流されることにより、第一，第二トラ
ンジスタＱ１，Ｑ２に流れる電流を減らすことなく第
一，第二負荷抵抗Ｒ１，Ｒ２に流れる電流が低減され
る。
ンジスタＱ１のコレクタと第三トランジスタＱ３のエミ
ッタとの接続点Ｎ１、及び第二トランジスタＱ２のコレ
クタと第四トランジスタＱ４のエミッタとの接続点Ｎ２
に所定量の電流が流されることにより、第一，第二トラ
ンジスタＱ１，Ｑ２に流れる電流を減らすことなく第
一，第二負荷抵抗Ｒ１，Ｒ２に流れる電流が低減され
る。
【００１３】すなわち、第一，第二負荷抵抗Ｒ１，Ｒ２
による電圧降下が小さく抑えられるため、第一，第二負
荷抵抗Ｒ１，Ｒ２の値を大きくすることによって低電圧
電源で動作する、低雑音、かつ、高利得な差動増幅回路
が得られる。
による電圧降下が小さく抑えられるため、第一，第二負
荷抵抗Ｒ１，Ｒ２の値を大きくすることによって低電圧
電源で動作する、低雑音、かつ、高利得な差動増幅回路
が得られる。
【００１４】
【実施例】以下、本発明を図面に基づいて説明する。図
２は本発明に係る差動増幅回路の実施例１を示す図であ
り、その要部構成を示す回路図である。まず、構成を説
明する。
２は本発明に係る差動増幅回路の実施例１を示す図であ
り、その要部構成を示す回路図である。まず、構成を説
明する。
【００１５】なお、図２において、図１に示す原理図に
付された番号と同一番号は同一部分を示す。図２中、Ｑ
１，Ｑ２はエミッタ接地回路からなる差動対を構成する
低雑音のｎｐｎトランジスタ、Ｑ３，Ｑ４はベース接地
回路を構成するｎｐｎトランジスタであり、Ｒ１，Ｒ２
は本実施例における差動増幅回路の利得を決定する負荷
抵抗である。
付された番号と同一番号は同一部分を示す。図２中、Ｑ
１，Ｑ２はエミッタ接地回路からなる差動対を構成する
低雑音のｎｐｎトランジスタ、Ｑ３，Ｑ４はベース接地
回路を構成するｎｐｎトランジスタであり、Ｒ１，Ｒ２
は本実施例における差動増幅回路の利得を決定する負荷
抵抗である。
【００１６】本実施例の電流供給手段１は、抵抗Ｒ３，
Ｒ４からなり、抵抗Ｒ３，Ｒ４は負荷抵抗Ｒ１，Ｒ２に
流れる電流を制御するものである。そして、電流供給手
段１は、トランジスタＱ３，Ｑ４のエミッタ抵抗ｒｅ
３，ｒｅ４と比較して、大きなインピーダンスを持つも
ので構成されている。次に作用を説明する。
Ｒ４からなり、抵抗Ｒ３，Ｒ４は負荷抵抗Ｒ１，Ｒ２に
流れる電流を制御するものである。そして、電流供給手
段１は、トランジスタＱ３，Ｑ４のエミッタ抵抗ｒｅ
３，ｒｅ４と比較して、大きなインピーダンスを持つも
ので構成されている。次に作用を説明する。
【００１７】トランジスタのｈfeが十分大きく、ベース
電流を無視できるとすると、負荷抵抗Ｒ１、Ｒ２に流れ
る電流Ｉ１，Ｉ２は、定電流源ＩO ／２から抵抗Ｒ３、
Ｒ４に流れる電流Ｉ３，Ｉ４を引いた値となり、下式
［数２］で求められる。
電流を無視できるとすると、負荷抵抗Ｒ１、Ｒ２に流れ
る電流Ｉ１，Ｉ２は、定電流源ＩO ／２から抵抗Ｒ３、
Ｒ４に流れる電流Ｉ３，Ｉ４を引いた値となり、下式
［数２］で求められる。
【００１８】
【数２】
【００１９】この場合、差動増幅回路の利得Ｇ’は、
【００２０】
【数３】
【００２１】なお、ｒｅ１：トランジスタＱ１のエミッ
タ抵抗、ｒｅ３：トランジスタＱ３のエミッタ抵抗、ｒ
ｅ３／／Ｒ３：ｒｅ３とＲ３との並列の意味である。す
なわち、ｒｅ３とＲ１との関係をｒｅ３＜＜Ｒ１となる
ように保っておけば、ｒｅ３／／Ｒ３≒ｒｅ３であるか
ら、上式［数３］における利得Ｇ’は、
タ抵抗、ｒｅ３：トランジスタＱ３のエミッタ抵抗、ｒ
ｅ３／／Ｒ３：ｒｅ３とＲ３との並列の意味である。す
なわち、ｒｅ３とＲ１との関係をｒｅ３＜＜Ｒ１となる
ように保っておけば、ｒｅ３／／Ｒ３≒ｒｅ３であるか
ら、上式［数３］における利得Ｇ’は、
【００２２】
【数４】
【００２３】となり従来例における利得Ｇの式と同様と
なる。したがって、負荷抵抗Ｒ１，Ｒ２に流す電流Ｉ
１，Ｉ２を減らしても利得Ｇ’は変わらないため、電流
Ｉ１，Ｉ２を低減することができるので、負荷抵抗Ｒ
１，Ｒ２で生じる電圧降下は小さくなり、低電源電圧で
も低雑音で高利得な差動増幅回路が実現できる。
なる。したがって、負荷抵抗Ｒ１，Ｒ２に流す電流Ｉ
１，Ｉ２を減らしても利得Ｇ’は変わらないため、電流
Ｉ１，Ｉ２を低減することができるので、負荷抵抗Ｒ
１，Ｒ２で生じる電圧降下は小さくなり、低電源電圧で
も低雑音で高利得な差動増幅回路が実現できる。
【００２４】図３は本発明に係る差動増幅回路の実施例
２を示す図、図４は本発明に係る差動増幅回路の実施例
３を示す図であり、それぞれその要部構成を示す回路図
である。なお、図３，４において、図２に示す実施例１
に付された番号と同一番号は同一部分を示す。
２を示す図、図４は本発明に係る差動増幅回路の実施例
３を示す図であり、それぞれその要部構成を示す回路図
である。なお、図３，４において、図２に示す実施例１
に付された番号と同一番号は同一部分を示す。
【００２５】図３に示す実施例２の電流供給手段１は、
電流源Ｊ１，Ｊ２で構成され、図４に示す実施例３の電
流供給手段１は、電流源Ｊ３，Ｊ４、トランジスタＱ
５，Ｑ６から構成されるものであり、その作用は前述の
実施例１と同様である。図５は本発明に係る差動増幅回
路の実施例４を示す図であり、その要部構成を示す回路
図である。
電流源Ｊ１，Ｊ２で構成され、図４に示す実施例３の電
流供給手段１は、電流源Ｊ３，Ｊ４、トランジスタＱ
５，Ｑ６から構成されるものであり、その作用は前述の
実施例１と同様である。図５は本発明に係る差動増幅回
路の実施例４を示す図であり、その要部構成を示す回路
図である。
【００２６】なお、図５において、図２に示す実施例１
に付された番号と同一番号は同一部分を示す。本実施例
の差動増幅回路は、複数チャネルの入力に対応させたも
のであり、入力数に応じてエミッタ接地回路を構成する
一対のトランジスタＱ（ｎ−１），Ｑｎを設け、セレク
タ信号をベースに受けるトランジスタＱＳ１，・・・，
ＱＳｎによって、いずれかのトランジスタ対が選択され
て動作するものである。
に付された番号と同一番号は同一部分を示す。本実施例
の差動増幅回路は、複数チャネルの入力に対応させたも
のであり、入力数に応じてエミッタ接地回路を構成する
一対のトランジスタＱ（ｎ−１），Ｑｎを設け、セレク
タ信号をベースに受けるトランジスタＱＳ１，・・・，
ＱＳｎによって、いずれかのトランジスタ対が選択され
て動作するものである。
【００２７】すなわち、例えば、ハードディスク装置の
読み出し用プリアンプに本実施例の差動増幅回路を用い
る場合、通常、ハードディスク装置は複数の金属ディス
クを備え、各ディスクに対して読み出し用ヘッドを有す
るので、対応するチャネル数に合わせて入力段を増やす
ことができる。このように本実施例では、＋５Ｖ単一電
源、あるいはそれよりも低い電源電圧でも低雑音、高利
得な差動増幅回路ができ、例えば、ハードディスク装置
の高性能化、省消費電力化に寄与することができる。
読み出し用プリアンプに本実施例の差動増幅回路を用い
る場合、通常、ハードディスク装置は複数の金属ディス
クを備え、各ディスクに対して読み出し用ヘッドを有す
るので、対応するチャネル数に合わせて入力段を増やす
ことができる。このように本実施例では、＋５Ｖ単一電
源、あるいはそれよりも低い電源電圧でも低雑音、高利
得な差動増幅回路ができ、例えば、ハードディスク装置
の高性能化、省消費電力化に寄与することができる。
【００２８】なお、上記実施例はトランジスタとして、
ｎｐｎタイプのバイポーラトランジスタを用いた場合を
例に採り説明しているが、これに限らず、ｐｎｐタイプ
のバイポーラトランジスタを用いてもよく、この場合、
極性を逆に設定すればよい。また、エミッタ接地回路と
しては、図６（ａ）に示すように、トランジスタＱ１，
Ｑ２のエミッタを単に共通接続したもの以外に、図６
（ｂ）に示すように、ダイオードＤ１，Ｄ２を介挿した
ものや、図６（ｃ）に示すように、負荷抵抗ＲＲ１，Ｒ
Ｒ２を介挿したものも考えられる。
ｎｐｎタイプのバイポーラトランジスタを用いた場合を
例に採り説明しているが、これに限らず、ｐｎｐタイプ
のバイポーラトランジスタを用いてもよく、この場合、
極性を逆に設定すればよい。また、エミッタ接地回路と
しては、図６（ａ）に示すように、トランジスタＱ１，
Ｑ２のエミッタを単に共通接続したもの以外に、図６
（ｂ）に示すように、ダイオードＤ１，Ｄ２を介挿した
ものや、図６（ｃ）に示すように、負荷抵抗ＲＲ１，Ｒ
Ｒ２を介挿したものも考えられる。
【００２９】
【発明の効果】本発明では、電流供給手段によってトラ
ンジスタＱ１のコレクタとトランジスタＱ３のエミッタ
との接続点Ｎ１、及びトランジスタＱ２のコレクタとト
ランジスタＱ４のエミッタとの接続点Ｎ２に所定量の電
流を流すことによって、トランジスタＱ１，Ｑ２に流れ
る電流を減らすことなく負荷抵抗Ｒ１，Ｒ２に流れる電
流を低減することができる。
ンジスタＱ１のコレクタとトランジスタＱ３のエミッタ
との接続点Ｎ１、及びトランジスタＱ２のコレクタとト
ランジスタＱ４のエミッタとの接続点Ｎ２に所定量の電
流を流すことによって、トランジスタＱ１，Ｑ２に流れ
る電流を減らすことなく負荷抵抗Ｒ１，Ｒ２に流れる電
流を低減することができる。
【００３０】したがって、負荷抵抗Ｒ１，Ｒ２による電
圧降下を小さく抑えることができ、負荷抵抗Ｒ１，Ｒ２
の値を大きくすることによって低電圧電源で動作する、
低雑音、かつ、高利得な差動増幅回路を得ることができ
る。
圧降下を小さく抑えることができ、負荷抵抗Ｒ１，Ｒ２
の値を大きくすることによって低電圧電源で動作する、
低雑音、かつ、高利得な差動増幅回路を得ることができ
る。
【図１】本発明の差動増幅回路の原理図である。
【図２】実施例１の要部構成を示す回路図である。
【図３】実施例２の要部構成を示す回路図である。
【図４】実施例３の要部構成を示す回路図である。
【図５】実施例４の要部構成を示す回路図である。
【図６】差動増幅回路の入力段を構成するエミッタ接地
回路の回路例を示す図である。
回路の回路例を示す図である。
【図７】従来例の要部構成を示す回路図である。
１ 電流供給手段 ＩO 電流源 Ｑ１〜Ｑ４ バイポーラトランジスタ Ｒ１，Ｒ２ 負荷抵抗 Ｒ３，Ｒ４ 抵抗（電流供給手段） Ｊ１，Ｊ２ 電流源（電流供給手段） Ｊ２，Ｊ３ 電流源（電流供給手段） Ｑ５，Ｑ６ バイポーラトランジスタ（電流供給手
段） ＱＳ１，・・・，ＱＳｎ バイポーラトランジスタ Ｄ１，Ｄ２ ダイオード ＲＲ１，ＲＲ２ 抵抗
段） ＱＳ１，・・・，ＱＳｎ バイポーラトランジスタ Ｄ１，Ｄ２ ダイオード ＲＲ１，ＲＲ２ 抵抗
Claims (3)
- 【請求項１】エミッタを共通接続し、ベースを入力端と
する一対の第一，第二トランジスタＱ１，Ｑ２と、 該第一，第二トランジスタＱ１，Ｑ２の各コレクタにエ
ミッタをそれぞれ接続したベースを共通接続してなる一
対の第三，第四トランジスタＱ３，Ｑ４と、 該第三，第四トランジスタＱ３，Ｑ４の各コレクタに接
続される第一，第二負荷抵抗Ｒ１，Ｒ２とを備え、 該第三，第四トランジスタＱ３，Ｑ４の各コレクタと該
第一，第二負荷抵抗Ｒ１，Ｒ２との接続点Ｏ１，Ｏ２を
出力端とする差動増幅回路において、 前記第一トランジスタＱ１のコレクタと前記第三トラン
ジスタＱ３のエミッタとの接続点Ｎ１、及び前記第二ト
ランジスタＱ２のコレクタと前記第四トランジスタＱ４
のエミッタとの接続点Ｎ２に所定電流を供給する電流供
給手段を設けることを特徴とする差動増幅回路。 - 【請求項２】前記電流供給手段は、第三，第四負荷抵抗
Ｒ３，Ｒ４の一端を高電位電源線に接続し、他端を前記
接続点Ｎ１，Ｎ２にそれぞれ接続して構成することを特
徴とする請求項１記載の差動増幅回路。 - 【請求項３】前記電流供給手段は、高電位電源線にコレ
クタを接続し、エミッタを前記接続点Ｎ１，Ｎ２にそれ
ぞれ接続してなる第五，第六トランジスタＱ５，Ｑ６で
構成することを特徴とする請求項１記載の差動増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23097992A JPH0685567A (ja) | 1992-08-31 | 1992-08-31 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23097992A JPH0685567A (ja) | 1992-08-31 | 1992-08-31 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685567A true JPH0685567A (ja) | 1994-03-25 |
Family
ID=16916327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23097992A Pending JPH0685567A (ja) | 1992-08-31 | 1992-08-31 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685567A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011082894A (ja) * | 2009-10-09 | 2011-04-21 | Nec Corp | クロック信号増幅回路、クロック信号増幅回路の制御方法及びクロック信号分配回路 |
| US8390900B2 (en) | 2009-06-12 | 2013-03-05 | Kyocera Mita Corporation | Image reading device, image reading device shading correction method, and image forming apparatus |
| JP2019033399A (ja) * | 2017-08-08 | 2019-02-28 | ローム株式会社 | 差動回路 |
| JP2019033398A (ja) * | 2017-08-08 | 2019-02-28 | ローム株式会社 | 差動回路 |
-
1992
- 1992-08-31 JP JP23097992A patent/JPH0685567A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8390900B2 (en) | 2009-06-12 | 2013-03-05 | Kyocera Mita Corporation | Image reading device, image reading device shading correction method, and image forming apparatus |
| JP2011082894A (ja) * | 2009-10-09 | 2011-04-21 | Nec Corp | クロック信号増幅回路、クロック信号増幅回路の制御方法及びクロック信号分配回路 |
| JP2019033399A (ja) * | 2017-08-08 | 2019-02-28 | ローム株式会社 | 差動回路 |
| JP2019033398A (ja) * | 2017-08-08 | 2019-02-28 | ローム株式会社 | 差動回路 |
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