JPWO2019142317A1 - 薄層キャパシタおよび薄層キャパシタの製造方法 - Google Patents
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Abstract
半導体装置のＭＩＭキャパシタもしくはＭＩＳキャパシタにおいて、キャパシタの構成要素である上部電極（１）と下部電極（２）間に、非晶質高誘電率絶縁膜（６、６ａ、６ｂ）と、複数のＳｉＯ２等の非晶質高耐圧膜（３、３ａ、３ｃ）と、非晶質高誘電率緩衝膜（５、５ａ、５ｂ）とを含む誘電体層を、総膜厚１００ｎｍ未満の薄層として構成するとともに、この薄層の高信頼化と半導体装置内での占有面積の縮小化のため、前記非晶質高誘電率絶縁膜（６、６ａ、６ｂ）の特性をリーク電流が大きく耐圧が低いものとした。
Description
この発明は、半導体装置の構成素子であるＭＩＭキャパシタもしくはＭＩＳキャパシタの高信頼化と半導体装置内での占有面積を縮小することが可能な薄層キャパシタ、及び薄層キャパシタの製造方法に関するものである。
半導体装置、もしくはその構成素子であるＭＩＭ(Metal Insulator Metal)キャパシタの従来構造の一例の断面図を図１０に示す（例えば特許文献１参照）。 ＭＩＭキャパシタは、例えばＭＭＩＣ(Microwave Monolithic IC)などの半導体装置の構成素子であるが、通常、この占有面積（半導体基板に対向する面の面積）は大きく、半導体装置全体の２０〜３０％を占める。従って、このＭＩＭキャパシタの占有面積が大きいことが、半導体装置全体の面積を縮小する際の阻害要因となる。つまり、このＭＩＭキャパシタの占有面積を縮小することは、製造コスト削減に大きく寄与するため、ＭＩＭキャパシタが使用する面積を半導体装置内で有効利用することは重要な課題となる。
ＭＩＭキャパシタの面積（半導体基板表面に対向する面）を縮小するには誘電体層を薄層化し、単位面積あたりの静電容量を上げることが有効である。例えば、誘電体層の膜厚を１／２にすれば静電容量は２倍になるので、ＭＩＭキャパシタの面積を１／２にすることが可能となる。
一般的に、誘電体としては、耐圧が高く、必要な信頼性を得ることができるキャパシタの製造が容易な、窒化シリコン（窒化ケイ素とも呼ぶ。以下同様）や酸化シリコン（酸化ケイ素とも呼ぶ。以下同様）が使用されている。しかしながら、窒化シリコンや酸化シリコンの膜厚を１００ｎｍ未満まで薄層化すると、ＭＩＭキャパシタの信頼性(平均故障時間ＭＴＴＦ) が急速に悪化するため、適用できないという問題がある。
従来の薄層キャパシタでは、平均故障時間ＭＴＴＦ(以下ではＭＴＴＦ(Mean Time To Failure)と略記する)を求めるためのＴＤＤＢ(Time Dependent Dielectric Breakdown)試験における長時間の電圧印加により、図１０中に矢印で示したように（矢印の長さは進行した欠陥の大きさを示す）、上部電極あるいは下部電極のいずれの側からも、通常それぞれの界面で発生した欠陥が誘電体層３０を貫通しやすいため、短時間で破壊し故障に至る。
本発明は、これらの問題点を解消する薄層キャパシタ、及び薄層キャパシタの製造方法の提供を目的とする。
この発明に係る薄層キャパシタは、
上部電極と下部電極との間に、複数の電気特性の異なる誘電体膜を積層した誘電体層が配置された半導体装置における薄層キャパシタであって、
前記誘電体層は、
中央部分に配置され、
窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜である非晶質高誘電率絶縁膜と、この非晶質高誘電率絶縁膜を挟む誘電体膜であって８ＭＶ／ｃｍ以上の耐圧を有する非晶質高耐圧膜と、を有する中央部誘電体層、
および、
前記中央部誘電体層の外側に配置され、
前記上部電極および前記下部電極のいずれか１つまたは双方に接し、窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜である非晶質高誘電率緩衝膜、
を備えたものである。
上部電極と下部電極との間に、複数の電気特性の異なる誘電体膜を積層した誘電体層が配置された半導体装置における薄層キャパシタであって、
前記誘電体層は、
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および、
前記中央部誘電体層の外側に配置され、
前記上部電極および前記下部電極のいずれか１つまたは双方に接し、窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜である非晶質高誘電率緩衝膜、
を備えたものである。
ＳｉＯ２等の高耐圧層間に非晶質高誘電率絶縁膜を挿入することで、欠陥の貫通を抑制することにより、実用レベルのＭＴＴＦ（１Ｅ＋０６ｈｒ、すなわち１００万時間以上）を実現することができる。
実施の形態１．
図１に本発明の実施の形態１に係る薄層キャパシタの断面図を示す。この薄層キャパシタは、上部電極１と下部電極２間に誘電体層が挟まれた構造のＭＩＭキャパシタの一例である。具体的には、上部電極１および下部電極２のそれぞれに、非晶質高誘電率絶縁膜が接するように構成されている。これは、非晶質高耐圧膜３が上部電極１、あるいは下部電極２に直接、接触している構成にした場合には、電極表面の微小な凹凸（表面荒れとも言い換えることができる）部分に相当する電極表面と誘電体層との界面４に電界集中が起こることで、欠陥が生成され、非晶質高耐圧膜３中に破壊が進行しやすくなるため、非晶質高耐圧膜３が、上部電極１あるいは下部電極２に、直接、接触する構成にせず、破壊に強い非晶質高誘電率絶縁膜を上部電極１および下部電極２に接触させることにより、破壊を抑制するものである。上記において、非晶質高誘電率絶縁膜における高誘電率とは、窒化ケイ素の持つ誘電率（比誘電率で通常７程度の値）より高い誘電率をいうものとする。
図１に本発明の実施の形態１に係る薄層キャパシタの断面図を示す。この薄層キャパシタは、上部電極１と下部電極２間に誘電体層が挟まれた構造のＭＩＭキャパシタの一例である。具体的には、上部電極１および下部電極２のそれぞれに、非晶質高誘電率絶縁膜が接するように構成されている。これは、非晶質高耐圧膜３が上部電極１、あるいは下部電極２に直接、接触している構成にした場合には、電極表面の微小な凹凸（表面荒れとも言い換えることができる）部分に相当する電極表面と誘電体層との界面４に電界集中が起こることで、欠陥が生成され、非晶質高耐圧膜３中に破壊が進行しやすくなるため、非晶質高耐圧膜３が、上部電極１あるいは下部電極２に、直接、接触する構成にせず、破壊に強い非晶質高誘電率絶縁膜を上部電極１および下部電極２に接触させることにより、破壊を抑制するものである。上記において、非晶質高誘電率絶縁膜における高誘電率とは、窒化ケイ素の持つ誘電率（比誘電率で通常７程度の値）より高い誘電率をいうものとする。
さらに、非晶質高耐圧膜３中を破壊が進行したときに、欠陥が上部電極１と下部電極２間を貫通しないように、非晶質高耐圧膜３中に、破壊に強い非晶質高誘電率絶縁膜６を挿入する。このような構成にすることにより、欠陥による破壊は、図中矢印で示す方向に進行したとしても、記号×で示した欠陥進行停止点（以下では、単に停止点と呼ぶ）で止まり、それ以上進行することはない。すなわち、非晶質高誘電率絶縁膜６が低耐圧層であったとしても、欠陥による破壊は、この非晶質高誘電率絶縁膜６内を進行することはない。なお、上部電極１および下部電極２のそれぞれに、接するように構成されている非晶質高誘電率絶縁膜を、以降、非晶質高誘電率緩衝膜５と呼ぶ。そして、上述の誘電体層のうち、この非晶質高誘電率緩衝膜以外の膜で構成されている部分を中央部分と呼び、この中央部分に配置されている膜の集合を総称して、中央部誘電体層と呼ぶ。
このように、界面で欠陥が発生しても、この欠陥による破壊が誘電体層を貫通することはなく、非晶質高耐圧膜３の良好な耐圧、低リーク電流特性を維持したまま、薄層キャパシタの信頼性向上が実現される。
この理由は、非晶質Ｔａ２Ｏ５等の非晶質高誘電率絶縁膜（ここで高誘電率とは窒化ケイ素の誘電率を基準として、それ以上の誘電率をもつものを言う。比誘電率として７以上を目安として、より好ましくは１０以上の値をもつもの）は、リーク電流が大きく、そのため、耐圧が低く算出される（３ＭＶ／ｃｍ未満）が、絶縁破壊は発生し難いという特徴があり、ＳｉＯ２等の高耐圧層（ここで高耐圧とは、通常、８ＭＶ／ｃｍ以上の値をいう）間に非晶質高誘電率絶縁膜を挿入することで、欠陥の貫通を抑制するためである。ここで、耐圧は、リーク電流が０．１Ａ／ｃｍ２流れたときの印加電圧値で定義する。なお、誘電体の材料は、多結晶では粒界で破壊しやすいため、非晶質である必要がある。
なお、下部電極２の表面は、図１のような平面型（プレーナ構造）でなくてもよく、（図示しない）トレンチ構造のような凹凸を有しているものでも良い。
なお、下部電極２の表面は、図１のような平面型（プレーナ構造）でなくてもよく、（図示しない）トレンチ構造のような凹凸を有しているものでも良い。
ここで、本実施の形態１に係る薄層キャパシタの製造方法としては、図２に示すフローによるものが望ましい。
この製造方法について、以下、この図を用いて説明する。
この製造方法について、以下、この図を用いて説明する。
（１）まず、ガリウム砒素（ＧａＡｓ）等の半絶縁性半導体基板１００を準備する（図２（ａ））。
（２）次に、上記の半絶縁性半導体基板上に、リフトオフ法を用い、蒸着やスパッタ法で成膜したチタン（Ｔｉ）、金（Ａｕ）、プラチナ（Ｐｔ）等の金属をパターニングすることにより、下部電極２を形成する（図２（ｂ））。
（３）次に、ＡＬＤ(Atomic Layer Deposition)法を用いて、非晶質高誘電率絶縁膜６、非晶質高誘電率緩衝膜５、および非晶質高耐圧膜３を成膜する。ここでは、上述の下部電極２の上側から、非晶質高誘電率緩衝膜５、非晶質高耐圧膜３、非晶質高誘電率絶縁膜６、非晶質高耐圧膜３、非晶質高誘電率緩衝膜５の順に、大気開放することなく、同一の成膜室で連続して成膜する（図２（ｃ））。この手法を採用することにより、非晶質高誘電率絶縁膜６および非晶質高誘電率緩衝膜５と非晶質高耐圧膜３との界面に、欠陥や不純物が侵入し難くなるため、薄層キャパシタの信頼性が向上する。
（４）次に、上記（３）で形成した誘電体層である非晶質高誘電率緩衝膜５、非晶質高耐圧膜３、非晶質高誘電率絶縁膜６、非晶質高耐圧膜３、非晶質高誘電率緩衝膜５の順にコンタクトホール１０１をドライエッチャ等により、形成する（図２（ｄ））。
（５）リフトオフ法を用い、蒸着やスパッタ法で成膜したチタン（Ｔｉ）、金（Ａｕ）、プラチナ（Ｐｔ）等の金属をパターニングすることにより、上部電極１、および配線１０２を形成する（図２（ｅ））。
（２）次に、上記の半絶縁性半導体基板上に、リフトオフ法を用い、蒸着やスパッタ法で成膜したチタン（Ｔｉ）、金（Ａｕ）、プラチナ（Ｐｔ）等の金属をパターニングすることにより、下部電極２を形成する（図２（ｂ））。
（３）次に、ＡＬＤ(Atomic Layer Deposition)法を用いて、非晶質高誘電率絶縁膜６、非晶質高誘電率緩衝膜５、および非晶質高耐圧膜３を成膜する。ここでは、上述の下部電極２の上側から、非晶質高誘電率緩衝膜５、非晶質高耐圧膜３、非晶質高誘電率絶縁膜６、非晶質高耐圧膜３、非晶質高誘電率緩衝膜５の順に、大気開放することなく、同一の成膜室で連続して成膜する（図２（ｃ））。この手法を採用することにより、非晶質高誘電率絶縁膜６および非晶質高誘電率緩衝膜５と非晶質高耐圧膜３との界面に、欠陥や不純物が侵入し難くなるため、薄層キャパシタの信頼性が向上する。
（４）次に、上記（３）で形成した誘電体層である非晶質高誘電率緩衝膜５、非晶質高耐圧膜３、非晶質高誘電率絶縁膜６、非晶質高耐圧膜３、非晶質高誘電率緩衝膜５の順にコンタクトホール１０１をドライエッチャ等により、形成する（図２（ｄ））。
（５）リフトオフ法を用い、蒸着やスパッタ法で成膜したチタン（Ｔｉ）、金（Ａｕ）、プラチナ（Ｐｔ）等の金属をパターニングすることにより、上部電極１、および配線１０２を形成する（図２（ｅ））。
実施の形態２．
図３に本発明の実施の形態２に係る薄層キャパシタの断面図を示す。実施の形態２の薄層キャパシタは、非晶質高誘電率緩衝膜５が、電極表面と誘電体層との界面４を境にして、下部電極２にのみ接触している構造のＭＩＭキャパシタであり、それ以外は実施の形態１で説明した薄層キャパシタと同じである。
図３に本発明の実施の形態２に係る薄層キャパシタの断面図を示す。実施の形態２の薄層キャパシタは、非晶質高誘電率緩衝膜５が、電極表面と誘電体層との界面４を境にして、下部電極２にのみ接触している構造のＭＩＭキャパシタであり、それ以外は実施の形態１で説明した薄層キャパシタと同じである。
本実施の形態２に係る薄層キャパシタでは、上部電極１と非晶質高耐圧膜３の界面での欠陥生成は抑制できないが、誘電体層数を少なくできるというメリットがある。また、上記では、非晶質高誘電率緩衝膜５が下部電極２にのみ接触している構造のもので説明したが、これに限らず、非晶質高誘電率緩衝膜５が上部電極１にのみ接触している構造のものでも良い。
実施の形態３．
図４に本発明の実施の形態３に係る薄層キャパシタの断面図を示す。本実施の形態においては、実施の形態１における下部電極２に替えて、半導体７が構成されている。すなわち、本実施の形態の薄層キャパシタは、ＭＩＳ(Metal Insulator Semiconductor)キャパシタ構造となっている。これ以外は実施の形態１の薄層キャパシタと同じ構成である。
この構造を採用した場合も、実施の形態１と同様の破壊抑制効果を得ることができる。さらに、新たな効果として、この構造を採用することにより、ＭＩＳ型トランジスタのゲート構造にも適用可能となる。さらに、このことにより、信頼性の高いＭＩＳ型トランジスタを実現できる。
図４に本発明の実施の形態３に係る薄層キャパシタの断面図を示す。本実施の形態においては、実施の形態１における下部電極２に替えて、半導体７が構成されている。すなわち、本実施の形態の薄層キャパシタは、ＭＩＳ(Metal Insulator Semiconductor)キャパシタ構造となっている。これ以外は実施の形態１の薄層キャパシタと同じ構成である。
この構造を採用した場合も、実施の形態１と同様の破壊抑制効果を得ることができる。さらに、新たな効果として、この構造を採用することにより、ＭＩＳ型トランジスタのゲート構造にも適用可能となる。さらに、このことにより、信頼性の高いＭＩＳ型トランジスタを実現できる。
実施の形態４．
図５に本発明の実施の形態４に係る薄層キャパシタの一例の断面図を示す。本実施の形態においては、実施の形態１に係る薄層キャパシタの構成において、上部電極及び下部電極との界面での欠陥の成長をさらに確実に抑制するため、すでに説明した、上下２つの非晶質高耐圧膜３の間に配置された非晶質高誘電率絶縁膜６に加え、さらに別の非晶質高誘電率絶縁膜６と８ＭＶ／ｃｍ以上の耐圧を有する誘電体膜である非晶質高耐圧膜３とで構成される組合せ誘電体層８を含む構成としたことを特徴とする。なお、この図５では、実施の形態１で示した薄層キャパシタに対して、組合せ誘電体層８をさらに１個だけ加えて構成した薄層キャパシタを示したが、これに限らず、組合せ誘電体層８を２個以上加えた構成としてもよい。追加する個数が多い程、欠陥の成長を抑制する効果が増す。
図５に本発明の実施の形態４に係る薄層キャパシタの一例の断面図を示す。本実施の形態においては、実施の形態１に係る薄層キャパシタの構成において、上部電極及び下部電極との界面での欠陥の成長をさらに確実に抑制するため、すでに説明した、上下２つの非晶質高耐圧膜３の間に配置された非晶質高誘電率絶縁膜６に加え、さらに別の非晶質高誘電率絶縁膜６と８ＭＶ／ｃｍ以上の耐圧を有する誘電体膜である非晶質高耐圧膜３とで構成される組合せ誘電体層８を含む構成としたことを特徴とする。なお、この図５では、実施の形態１で示した薄層キャパシタに対して、組合せ誘電体層８をさらに１個だけ加えて構成した薄層キャパシタを示したが、これに限らず、組合せ誘電体層８を２個以上加えた構成としてもよい。追加する個数が多い程、欠陥の成長を抑制する効果が増す。
上記のように構成された本実施の形態４の薄層キャパシタにおいては、大抵の欠陥は、例えば、図中の点線の矢印Ｑ及び×で示した停止点で示したように、一番上に示した非晶質高耐圧膜３と上記の非晶質高誘電率絶縁膜６の界面で、または、図中の点線の矢印Ｒ及び×で示した停止点で示したように、一番下に示した非晶質高耐圧膜３と非晶質高誘電率絶縁膜６の界面で進行を停止する。
そして、まれに、一番上または一番下の非晶質高耐圧膜３と非晶質高誘電率絶縁膜６の界面で進行を停止せず、さらに進行する欠陥であっても、欠陥の進行方向で次の非晶質高誘電率絶縁膜６に該当する「先の」非晶質高誘電率絶縁膜６に侵入する手前の点、すなわち、２つの非晶質高誘電率絶縁膜６に挟まれた（中央位置の）非晶質高耐圧膜３と前述の「先の」非晶質高誘電率絶縁膜６との界面（図中の点線の矢印Ｐ及び×で示した停止点、および図中の点線の矢印Ｓ及び×で示した停止点参照）で、それぞれ進行を停止する。
このように、非晶質高誘電率絶縁膜６の層数が多いほど、欠陥が上部電極と下部電極間（上部電極から下部電極へ欠陥が進行する場合および下部電極から上部電極へ欠陥が進行する場合の両方）を貫通しにくくなるため、信頼性をより高くできる。
なお、２つの非晶質高誘電率絶縁膜６に挟まれた（中央位置の）非晶質高耐圧膜３があることにより、誘電体層全体としての耐圧性を増すことができる効果も加わる。
なお、２つの非晶質高誘電率絶縁膜６に挟まれた（中央位置の）非晶質高耐圧膜３があることにより、誘電体層全体としての耐圧性を増すことができる効果も加わる。
実施の形態５．
図６に本発明の実施の形態５に係る薄層キャパシタの断面図を示す。本実施の形態においては、非晶質高誘電率緩衝膜５、非晶質高誘電率絶縁膜６を、ともに３ＭＶ／ｃｍ未満の耐圧を有する非晶質高誘電率緩衝膜５ａ、及び非晶質高誘電率絶縁膜６ａで構成し、非晶質高耐圧膜３を、８ＭＶ／ｃｍ以上の耐圧を有する非晶質高耐圧膜３ａで構成した点が、実施の形態１の薄層キャパシタと異なる。
図６に本発明の実施の形態５に係る薄層キャパシタの断面図を示す。本実施の形態においては、非晶質高誘電率緩衝膜５、非晶質高誘電率絶縁膜６を、ともに３ＭＶ／ｃｍ未満の耐圧を有する非晶質高誘電率緩衝膜５ａ、及び非晶質高誘電率絶縁膜６ａで構成し、非晶質高耐圧膜３を、８ＭＶ／ｃｍ以上の耐圧を有する非晶質高耐圧膜３ａで構成した点が、実施の形態１の薄層キャパシタと異なる。
本実施の形態の薄層キャパシタにおいては、非晶質高誘電率緩衝膜５ａ、および非晶質高誘電率絶縁膜６ａは、３ＭＶ／ｃｍ未満の耐圧の場合、破壊に対して特に強くなるため、耐圧８ＭＶ／ｃｍ以上の非晶質高耐圧膜を有する薄層キャパシタの高信頼化にさらに有利な構造となる。
実施の形態６．
図７に本発明の実施の形態６に係る薄層キャパシタの断面図を示す。本実施の形態においては、実施の形態１において、非晶質高誘電率絶縁膜を、酸化タンタル（ＴａｘＯｙ）、酸化ハフニウム（ＨｆｘＯｙ）、酸化ジルコニウム（ＺｒｘＯｙ）、酸化チタン（ＴｉｘＯｙ）、酸化ランタン（ＬａｘＯｙ）、酸化ニオブ（ＮｂｘＯｙ）、酸化アルミニウム（ＡｌｘＯｙ）、酸化イットリウム（ＹｘＯｙ）、チタン酸ストロンチウム（ＳｒｘＴｉｙＯｚ）、チタン酸バリウムストロンチウム（ＢａｗＳｒｘＴｉｙＯｚ） の中から選択された材料とした非晶質高誘電率緩衝膜５ｂ、あるいは非晶質高誘電率絶縁膜６ｂであり、非晶質高耐圧膜を、窒化シリコン（ＳｉｘＮｙ）、酸化シリコン（ＳｉｘＯｙ）、酸窒化シリコン（ＳｉｘＯｙＮｚ） の中から選択された材料に限定した非晶質高耐圧膜３ｃで構成した薄層キャパシタであることが特徴である。ここで、ｗ、ｘ、ｙ、ｚは組成比を表し、（組成比から決定される）任意の数値とする。
図７に本発明の実施の形態６に係る薄層キャパシタの断面図を示す。本実施の形態においては、実施の形態１において、非晶質高誘電率絶縁膜を、酸化タンタル（ＴａｘＯｙ）、酸化ハフニウム（ＨｆｘＯｙ）、酸化ジルコニウム（ＺｒｘＯｙ）、酸化チタン（ＴｉｘＯｙ）、酸化ランタン（ＬａｘＯｙ）、酸化ニオブ（ＮｂｘＯｙ）、酸化アルミニウム（ＡｌｘＯｙ）、酸化イットリウム（ＹｘＯｙ）、チタン酸ストロンチウム（ＳｒｘＴｉｙＯｚ）、チタン酸バリウムストロンチウム（ＢａｗＳｒｘＴｉｙＯｚ） の中から選択された材料とした非晶質高誘電率緩衝膜５ｂ、あるいは非晶質高誘電率絶縁膜６ｂであり、非晶質高耐圧膜を、窒化シリコン（ＳｉｘＮｙ）、酸化シリコン（ＳｉｘＯｙ）、酸窒化シリコン（ＳｉｘＯｙＮｚ） の中から選択された材料に限定した非晶質高耐圧膜３ｃで構成した薄層キャパシタであることが特徴である。ここで、ｗ、ｘ、ｙ、ｚは組成比を表し、（組成比から決定される）任意の数値とする。
上記の非晶質高誘電率絶縁膜の材料は破壊に対して強い材料であり、上記の非晶質高耐圧膜の材料と組み合わせたときに、特に薄層キャパシタの信頼性が向上する。なお、実施の形態４で説明したように、非晶質高誘電率緩衝膜５、非晶質高誘電率絶縁膜６、非晶質高耐圧膜３が薄層キャパシタ構成中に複数ある場合、同一の材料や同一の組成比の材料を選択しても良いし、異なる材料や異なる組成比の材料をそれぞれ選択しても良い。
実施の形態７．
図８に本発明の実施の形態７に係る薄層キャパシタの断面図を示す。本実施の形態においては、実施の形態１における非晶質高誘電率絶縁膜の膜厚Ｔ２（図８参照）が４．５ｎｍ以上であり、誘電体層の総膜厚Ｌｔ（図８参照）が１００ｎｍ未満薄層キャパシタである。
図８に本発明の実施の形態７に係る薄層キャパシタの断面図を示す。本実施の形態においては、実施の形態１における非晶質高誘電率絶縁膜の膜厚Ｔ２（図８参照）が４．５ｎｍ以上であり、誘電体層の総膜厚Ｌｔ（図８参照）が１００ｎｍ未満薄層キャパシタである。
図９に、実施の形態１、４〜７に該当する薄層キャパシタのＭＴＴＦの測定値を表にして示す。非晶質高誘電率絶縁膜６の膜厚が４．５ｎｍ以上のときに１００ｎｍ未満の薄層キャパシタにおいては、実用的なＭＴＴＦ値である１Ｅ＋６ｈｒ（１００万時間）以上を得ることができる。さらに、非晶質高誘電率絶縁膜６の膜厚が厚くなるほど信頼性（ＭＴＴＦの値）が高くなる。
また、図９に示す通り、誘電体層の総膜厚５０ｎｍにおいて、従来のＳｉＮ膜単層では２Ｅ＋２ｈｒ（２００時間）と非常に短いＭＴＴＦであるが、非晶質高誘電率絶縁膜６の膜厚を９ｎｍにした場合の本発明の薄層キャパシタ構造では５Ｅ＋１１ｈｒ（５×１０１１時間）と非常に長いＭＴＴＦが得られていることがわかる。
以上説明したいずれの実施の形態においても、上部電極１、下部電極２の材料には、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）などを含有する導体、もしくはこれらの積層構造を適用することができる。
また、実施の形態３で説明した半導体には、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、インジウム燐（ＩｎＰ）、窒化ガリウム（ＧａＮ）、炭化シリコン（ＳｉＣ）、アルミガリウム砒素（ＡｌＧａＡｓ）、窒化アルミガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、シリコンゲルマニウム（ＳｉＧｅ）などが適用される。
なお、誘電体層の成膜法としては、ＡＬＤ法が望ましいが、これ以外のＣＶＤ（Chemical Vapor Deposition）法、蒸着法、スパッタ法であっても良い。また、誘電体層のドライエッチング法としては、ＲＩＥ(Reactive Ion Etching)法、ＩＣＰ−ＲＩＥ(Inductive Coupled Plasma-RIE)法などが挙げられる。
なお、本発明はその実施の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 上部電極、２ 下部電極、３、３ａ、３ｃ 非晶質高耐圧膜、４ 電極表面と誘電体層との界面、５、５ａ、５ｂ 非晶質高誘電率緩衝膜、６、６ａ、６ｂ 非晶質高誘電率絶縁膜、７ 半導体、８ 組合せ誘電体層、Ｌｔ 誘電体層の総膜厚、Ｔ２ 非晶質高誘電率絶縁膜の膜厚
この発明に係る薄層キャパシタは、
上部電極と下部電極との間に、複数の電気特性の異なる誘電体膜を積層した誘電体層が配置された半導体装置における薄層キャパシタであって、
前記誘電体層は、
中央部分に配置され、
窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜であって３ＭＶ／ｃｍ未満の耐圧を有する非晶質高誘電率絶縁膜と、この非晶質高誘電率絶縁膜を挟む誘電体膜であって８ＭＶ／ｃｍ以上の耐圧を有する非晶質高耐圧膜と、を有する中央部誘電体層、
および、
前記中央部誘電体層の外側に配置され、
前記上部電極および前記下部電極のいずれか１つまたは双方に接し、窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜であって３ＭＶ／ｃｍ未満の耐圧を有する非晶質高誘電率緩衝膜、
を備えたものである。
上部電極と下部電極との間に、複数の電気特性の異なる誘電体膜を積層した誘電体層が配置された半導体装置における薄層キャパシタであって、
前記誘電体層は、
中央部分に配置され、
窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜であって３ＭＶ／ｃｍ未満の耐圧を有する非晶質高誘電率絶縁膜と、この非晶質高誘電率絶縁膜を挟む誘電体膜であって８ＭＶ／ｃｍ以上の耐圧を有する非晶質高耐圧膜と、を有する中央部誘電体層、
および、
前記中央部誘電体層の外側に配置され、
前記上部電極および前記下部電極のいずれか１つまたは双方に接し、窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜であって３ＭＶ／ｃｍ未満の耐圧を有する非晶質高誘電率緩衝膜、
を備えたものである。
この発明に係る薄層キャパシタは、
上部電極と下部電極との間に、複数の電気特性の異なる誘電体膜を積層した誘電体層が配置された半導体装置における薄層キャパシタであって、
前記誘電体層は、
中央部分に配置され、
窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜であって３ＭＶ／ｃｍ未満の耐圧を有する非晶質高誘電率絶縁膜と、この非晶質高誘電率絶縁膜を挟む誘電体膜であって８ＭＶ／ｃｍ以上の耐圧を有し、窒化シリコン（ＳｉｘＮｙ）、酸化シリコン（ＳｉｘＯｙ）、酸窒化シリコン（ＳｉｘＯｙＮｚ）の中から選択された材料で構成された非晶質高耐圧膜と、を有する中央部誘電体層、
および、
前記中央部誘電体層の外側に配置され、
前記上部電極および前記下部電極のいずれか１つまたは双方に接し、窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜であって３ＭＶ／ｃｍ未満の耐圧を有する非晶質高誘電率緩衝膜、
を備えたものである。
上部電極と下部電極との間に、複数の電気特性の異なる誘電体膜を積層した誘電体層が配置された半導体装置における薄層キャパシタであって、
前記誘電体層は、
中央部分に配置され、
窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜であって３ＭＶ／ｃｍ未満の耐圧を有する非晶質高誘電率絶縁膜と、この非晶質高誘電率絶縁膜を挟む誘電体膜であって８ＭＶ／ｃｍ以上の耐圧を有し、窒化シリコン（ＳｉｘＮｙ）、酸化シリコン（ＳｉｘＯｙ）、酸窒化シリコン（ＳｉｘＯｙＮｚ）の中から選択された材料で構成された非晶質高耐圧膜と、を有する中央部誘電体層、
および、
前記中央部誘電体層の外側に配置され、
前記上部電極および前記下部電極のいずれか１つまたは双方に接し、窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜であって３ＭＶ／ｃｍ未満の耐圧を有する非晶質高誘電率緩衝膜、
を備えたものである。
この発明に係る薄層キャパシタは、
上部電極と下部電極との間に、複数の電気特性の異なる誘電体膜を積層した総膜厚が１００ｎｍ未満の誘電体層が配置された半導体装置における薄層キャパシタであって、
前記誘電体層は、
中央部分に配置され、
窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜であって３ＭＶ／ｃｍ未満の耐圧を有する非晶質高誘電率絶縁膜と、この非晶質高誘電率絶縁膜を挟む誘電体膜であって８ＭＶ／ｃｍ以上の耐圧を有し、窒化シリコン（ＳｉｘＮｙ）、酸化シリコン（ＳｉｘＯｙ）、酸窒化シリコン（ＳｉｘＯｙＮｚ）の中から選択された材料で構成された非晶質高耐圧膜と、を有する中央部誘電体層、
および、
前記中央部誘電体層の外側に配置され、
前記上部電極および前記下部電極のいずれか１つまたは双方に接し、窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜であって３ＭＶ／ｃｍ未満の耐圧を有する非晶質高誘電率緩衝膜、
を備えたものである。
上部電極と下部電極との間に、複数の電気特性の異なる誘電体膜を積層した総膜厚が１００ｎｍ未満の誘電体層が配置された半導体装置における薄層キャパシタであって、
前記誘電体層は、
中央部分に配置され、
窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜であって３ＭＶ／ｃｍ未満の耐圧を有する非晶質高誘電率絶縁膜と、この非晶質高誘電率絶縁膜を挟む誘電体膜であって８ＭＶ／ｃｍ以上の耐圧を有し、窒化シリコン（ＳｉｘＮｙ）、酸化シリコン（ＳｉｘＯｙ）、酸窒化シリコン（ＳｉｘＯｙＮｚ）の中から選択された材料で構成された非晶質高耐圧膜と、を有する中央部誘電体層、
および、
前記中央部誘電体層の外側に配置され、
前記上部電極および前記下部電極のいずれか１つまたは双方に接し、窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜であって３ＭＶ／ｃｍ未満の耐圧を有する非晶質高誘電率緩衝膜、
を備えたものである。
Claims (8)
- 上部電極と下部電極との間に、複数の電気特性の異なる誘電体膜を積層した誘電体層が配置された半導体装置における薄層キャパシタであって、
前記誘電体層は、
中央部分に配置され、
窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜である非晶質高誘電率絶縁膜と、この非晶質高誘電率絶縁膜を挟む誘電体膜であって８ＭＶ／ｃｍ以上の耐圧を有する非晶質高耐圧膜と、を有する中央部誘電体層、
および、
前記中央部誘電体層の外側に配置され、
前記上部電極および前記下部電極のいずれか１つまたは双方に接し、窒化ケイ素の持つ誘電率より高い誘電率を有する誘電体膜である非晶質高誘電率緩衝膜、
を備えたことを特徴とする薄層キャパシタ。 - 前記上部電極および前記下部電極のいずれかに接する前記非晶質高誘電率緩衝膜のみを有する請求項１に記載の薄層キャパシタ。
- 前記中央部誘電体層は、
前記非晶質高誘電率絶縁膜を挟む非晶質高耐圧膜の間に積層された、前記非晶質高誘電率絶縁膜と８ＭＶ／ｃｍ以上の耐圧を有する誘電体膜である非晶質高耐圧膜とで構成される組合せ誘電体層をさらに含むことを特徴とする請求項１または請求項２に記載の薄層キャパシタ。 - 前記非晶質高誘電率緩衝膜、および前記非晶質高誘電率絶縁膜は、３ＭＶ／ｃｍ未満の耐圧を有することを特徴とする請求項１から３のいずれか１項に記載の薄層キャパシタ。
- 前記非晶質高誘電率絶縁膜、および前記非晶質高誘電率緩衝膜は、酸化タンタル（ＴａｘＯｙ）、酸化ハフニウム（ＨｆｘＯｙ）、酸化ジルコニウム（ＺｒｘＯｙ）、酸化チタン（ＴｉｘＯｙ）、酸化ランタン（ＬａｘＯｙ）、酸化ニオブ（ＮｂｘＯｙ）、酸化アルミニウム（ＡｌｘＯｙ）、酸化イットリウム（ＹｘＯｙ）、チタン酸ストロンチウム（ＳｒｘＴｉｙＯｚ）、チタン酸バリウムストロンチウム（ＢａｗＳｒｘＴｉｙＯｚ）の中から選択された材料で構成され、前記非晶質高耐圧膜は、窒化シリコン（ＳｉｘＮｙ）、酸化シリコン（ＳｉｘＯｙ）、酸窒化シリコン（ＳｉｘＯｙＮｚ）の中から選択された材料で構成されていることを特徴とする請求項１から４のいずれか１項に記載の薄層キャパシタ。
- 前記誘電体層の総膜厚は１００ｎｍ未満であり、
前記非晶質高誘電率絶縁膜は、その膜厚が４．５ｎｍ以上のものを含むことを特徴とする請求項１から５のいずれか１項に記載の薄層キャパシタ。 - 前記下部電極は半導体であることを特徴とする請求項１から６のいずれか１項に記載の薄層キャパシタ。
- 請求項１から７のいずれか１項に記載の前記非晶質高誘電率絶縁膜、前記非晶質高誘電率緩衝膜、および前記非晶質高耐圧膜を含む誘電体層を、ＡＬＤ法を用い、大気開放することなく連続して成膜することを特徴とする薄層キャパシタの製造方法。
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