JP2008103419A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】積層構造の容量絶縁膜を有するキャパシタの形成に際して、酸化金属膜と下部電極を構成する多結晶シリコン膜との間に介在させる酸窒化シリコン膜の厚みの制御性を高める。
【解決手段】下地１１上に下部電極１２を構成する多結晶シリコン膜を形成する工程と、下部電極１２上に、酸窒化シリコン膜１５を形成する工程と、酸窒化シリコン膜１５上に、酸化タンタル膜１６を形成する工程と、酸化タンタル膜１６を熱処理する工程と、酸化タンタル膜１６上に、上部電極１４を構成するＴｉＮ膜を形成する工程とを有する。酸化タンタル膜１６を熱処理する工程は、酸窒化シリコン膜１５を形成する工程で使用する最も高い基板温度よりも低い基板温度で行う。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、更に詳細には、キャパシタを備える半導体装置の製造方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）は、情報の記憶単位として、メモリセルを備える。メモリセルは、半導体基板の表面部分に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、このＭＯＳＦＥＴに接続されたキャパシタとで構成され、ＭＯＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶を行う。近年、ＤＲＡＭの微細化に伴い、１つのメモリセルが半導体基板上で占有可能な面積が縮小されている。従って、限られた占有面積で、所要の静電容量を確保する必要がある。

小さな占有面積で静電容量を確保する技術として、容量絶縁膜に高い誘電率を有する酸化タンタル膜を用いる技術がある。容量絶縁膜の誘電率を高めることによって、キャパシタの静電容量を増大できる。酸化タンタル膜の形成に際しては、一般に、ＣＶＤ（Chemical Vapor Deposition）法等を用いて、下部電極を構成する多結晶シリコン膜上に酸化タンタル膜を成膜した後、酸化性雰囲気中での熱処理によって、成膜した酸化タンタル膜を結晶化させている。

ところで、上記結晶化された酸化タンタル膜は、リーク電流を抑制する機能を有していない。従って、酸化タンタル膜を容量絶縁膜として用いる際に、キャパシタの電荷保持機能を維持するためには、酸化タンタル膜と下部電極又は上部電極との界面に、リーク電流を抑制する機能を有する絶縁膜を配設することが必須である。このため、従来は、例えば下部電極シリコン膜と酸化タンタル膜との界面に、リーク電流の抑制機能を有する絶縁膜を形成するために、酸化タンタル膜を結晶化させる熱処理を７５０℃以上の高い基板温度で行い、酸化タンタル膜を介して下部電極シリコン膜の表面で固相の酸化反応を生じさせ、酸化シリコン膜を形成している。この酸化反応は、雰囲気中又は酸化タンタル膜中の酸素の下部電極シリコン膜側への拡散によって生じる。

ところで、酸化シリコン膜は誘電率が低いため、その厚みが必要以上に大きくなることは、キャパシタの静電容量を確保する観点から望ましくない。従って、下部電極シリコン膜の表面における過度の酸化を防ぐために、酸化タンタル膜の成膜に先立って、下部電極シリコン膜上に窒化シリコン膜を薄く形成している。しかし、この薄く形成された窒化シリコン膜は前述の下部電極シリコン膜の表面における酸化反応によって、高い酸素含有率を有する厚い酸窒化シリコン膜に変化する。

容量絶縁膜に酸化タンタル膜を用いたキャパシタについては、例えば特許文献１、２に記載されている。
特開平７−１６９９１７号公報 特開昭６１−３６９６３号公報

上記の製造方法では、酸化タンタル膜を通して拡散する酸素によって下部電極シリコン膜の表面の酸化を行うため、酸化後の酸窒化シリコン膜の厚みの制御性が低く、その厚みがばらつく問題があった。酸窒化シリコン膜の厚みがばらつくと、リーク電流の大きさがばらつくので、情報保持特性を所定以上に維持するためには、酸窒化シリコン膜の厚みの平均値を大きめに設定することが必要になる。しかし、小さな占有面積でキャパシタの静電容量を確保するためには、酸窒化シリコン膜の厚みのばらつきを抑えることによって、容量絶縁膜の厚みをリーク電流の抑制に充分な最小の厚みに形成することが望ましい。

本発明は、上記に鑑み、キャパシタを備える半導体装置の製造方法であって、酸化金属膜と下部電極を構成する多結晶シリコン膜との間に介在させる酸窒化シリコン膜の厚みの制御性を高め、これによって、小さな占有面積で所有の静電容量を確保できる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、本発明に係る半導体装置の製造方法は、積層構造の容量絶縁膜を有するキャパシタを備える半導体装置の製造方法において、
下部電極を構成するシリコン膜を形成する工程と、
前記シリコン膜上に、酸化シリコン膜又は酸窒化シリコン膜から成る第１容量絶縁膜を形成する工程と、
前記第１容量絶縁膜上に、酸化金属膜から成る第２容量絶縁膜を形成する工程と、
少なくとも前記第２容量絶縁膜を熱処理する工程と、
前記第２容量絶縁膜上に、上部電極を構成する金属膜を形成する工程とを有し、
前記熱処理する工程は、前記第１容量絶縁膜を形成する工程で使用する最も高い基板温度よりも低い基板温度で行うことを特徴とする。

本発明によれば、第２容量絶縁膜を熱処理する工程を、第１容量絶縁膜を形成する工程で使用する最も高い基板温度よりも低い基板温度で行うことによって、下部電極を構成するシリコン膜の表面における固相の酸化反応を抑制できる。これによって、第１容量絶縁膜の厚みの制御性を高め、リーク電流の抑制に充分な最小の厚みに形成できる。従って、小さな占有面積で所有の静電容量を確保できる。

本発明では、前記熱処理する工程は、前記酸化金属膜を結晶化する工程であってもよい。熱処理する工程は、また、酸化性雰囲気中で行うことが好ましく、酸化金属膜中の酸素の脱離を抑制してもよい。

本発明の好適な態様では、前記熱処理する工程は、７５０℃未満の基板温度で行う。下部電極を構成するシリコン膜の表面における固相の酸化反応を効果的に抑制できる。熱処理する工程は、より好ましくは、７００℃以下の基板温度で行う。

本発明の好適な態様では、前記第１容量絶縁膜を形成する工程は、酸化シリコン膜又は酸窒化シリコン膜を堆積する工程と、該堆積した酸化シリコン膜又は酸窒化シリコン膜を酸素雰囲気下で熱処理する工程とを含む。下部電極を構成するシリコン膜と、第１容量絶縁膜を構成する酸化シリコン膜又は酸窒化シリコン膜との界面の準位を低減できる。この場合、前記第１容量絶縁膜を形成する工程は、前記酸化シリコン膜又は酸窒化シリコン膜を酸化性雰囲気下で熱処理する工程に先だって又は後続して、前記酸化シリコン膜又は酸窒化シリコン膜を、非酸化性雰囲気下で熱処理する工程を更に含むことも好ましい。非酸化性雰囲気には、窒素、アルゴン、又は、ヘリウムなどを含む雰囲気を用いることができる。第１容量絶縁膜を構成する酸化シリコン膜又は酸窒化シリコン膜中の固定電荷を低減できる。

上記に代えて、前記第１容量絶縁膜を形成する工程は、熱酸化法によって前記シリコン膜の表面に酸化シリコン膜を形成する工程を含んでもよい。或いは、前記第１容量絶縁膜を形成する工程は、熱酸化法によって前記シリコン膜の表面に酸化シリコン膜を形成する工程と、該形成した酸化シリコン膜に窒素をドープする工程とを含んでもよい。後者の場合には、シリコン膜の表面を直接に熱窒化する方法に比して、シリコン膜と第１容量絶縁膜との界面の窒素量を低減でき、界面の準位を低減できる。また、酸窒化シリコン膜は、窒化シリコン膜に比して分子を拡散させ易いため、酸素雰囲気や窒素雰囲気下での熱処理に際して、酸素や窒素を効率的に拡散させることが出来る。形成した酸化シリコン膜に窒素をドープする工程は、熱窒化法で行ってもよい。

熱酸化法で酸化シリコン膜を形成した場合、又は、熱酸化法で形成した酸化シリコン膜に更に窒素をドープして酸窒化シリコン膜に形成した場合にも、好ましくは、前記第１容量絶縁膜を形成する工程は、形成した酸化シリコン膜又は酸窒化シリコン膜を酸素雰囲気下で熱処理する工程とを含む。また、更に好ましくは、第１容量絶縁膜を形成する工程は、酸化シリコン膜又は酸窒化シリコン膜を酸化性雰囲気下で熱処理する工程に先だって又は後続して、酸化シリコン膜又は酸窒化シリコン膜を、非酸化性雰囲気下で熱処理する工程を更に含む。

本発明では、前記酸化金属膜が、酸化タンタル膜、酸化ジルコニウム膜、又は、酸化ハフニウム膜であってもよい。容量絶縁膜の誘電率を高めることによって、キャパシタの静電容量を増大できる。

以下に、添付図面を参照して、本発明の実施形態を更に詳細に説明する。図１は、本発明の一実施形態に係る半導体装置の製造方法で形成されるキャパシタの層構造を模式的に示す断面図である。半導体装置１０は、例えばＤＲＡＭであり、半導体基板の表面部分に形成されたＭＯＳＦＥＴと、このＭＯＳＦＥＴに接続されたキャパシタとを備える。

半導体装置１０のキャパシタは、同図に示すように、下地１１となる絶縁膜上に順次に形成された、下部電極１２、容量絶縁膜１３、及び、上部電極１４から成る。下部電極１２は、リンが高濃度にドープされた多結晶シリコン膜から成り、容量絶縁膜１３は、下部電極１２上に順次に積層された厚さが２ｎｍの酸窒化シリコン（ＳｉＯＮ）膜１５、及び、厚さが９ｎｍの酸化タンタル（Ｔａ_２Ｏ_５）膜１６から成る。図示しないが、下部電極１２を構成する多結晶シリコン膜の表面には、半球状の多結晶シリコン粒（ＨＳＧ−Ｓｉ：Hemi-Spherical Grained Poly-Si）が形成されている。上部電極１４は、窒化チタン（ＴｉＮ）膜から成る。なお、図には示していないが、下地１１には、下部電極１２と半導体基板とを接続するコンタクトプラグが適宜に配設される。

図２、３は、図１のキャパシタを形成する手順を示すフローチャートである。先ず、減圧ＣＶＤ法を用い、モノシラン（ＳｉＨ_４）及びホスフィン（ＰＨ_３）を原料ガスとし、下地１１となる絶縁膜上に、下部電極１２として、リンが高濃度にドープされた非晶質シリコン膜を形成する（ステップＳ１１）。次いで、公知の方法を用いて、下部電極１２の表面にＨＳＧ−Ｓｉを形成すると共に、非晶質シリコン膜を多結晶シリコン膜に変化させる（ステップＳ１２）。引き続き、下部電極１２を構成する多結晶シリコン膜の空乏化の抑制を目的とし、減圧ＣＶＤ用の炉を用い、基板温度を７５０℃としてＰＨ_３ガスを供給し、下部電極１２の表面から内部にリンを更にドープする（ステップＳ１３）。更に、下部電極１２表面をアンモニア水と過酸化水素水を含有する溶液で洗浄する（ステップＳ１４）。

次いで、熱酸化法により、下部電極１２を構成する多結晶シリコン膜の表面に２ｎｍの厚みを有する酸化シリコン膜を形成する（ステップＳ１５）。この熱処理では、例えば酸素雰囲気中でランプアニール装置を用いて基板表面を８００℃に加熱する。引き続き、酸化シリコン膜の比誘電率の向上を目的として、例えばアンモニア（ＮＨ_３）雰囲気中で基板温度を８００℃とする熱処理を２分間行い、酸化シリコン膜の表面から内部に窒素をドープし、酸窒化シリコン膜１５に形成する。酸窒化シリコン膜１５にドープされた窒素は、酸窒化シリコン膜１５と下部電極１２との界面付近、又は、酸窒化シリコン膜１５の表面付近に局在する（ステップＳ１６）。

次いで、下部電極１２を構成する多結晶シリコン膜と酸窒化シリコン膜１５との界面の準位の低減を目的として、酸素雰囲気中での熱処理を行う（ステップＳ１７）。この熱処理では、ランプアニール装置を用いて基板表面を８００℃に加熱し、６０秒間保持する。酸窒化シリコン膜１５中を酸素が拡散し、下部電極１２を構成する多結晶シリコン膜の表面を適度に酸化することによって、界面の準位が低減する。

引き続き、酸窒化シリコン膜１５中の固定電荷の低減を目的として、窒素雰囲気中での熱処理を行う（ステップＳ１８）。この熱処理では、ランプアニール装置を用いて基板表面を８００℃に加熱し、６０秒間保持する。窒素雰囲気に代えてアルゴンやヘリウムなどを含む非酸化性雰囲気を用いてもよい。

酸窒化シリコン膜１５の形成、酸素雰囲気中での熱処理、及び、窒素雰囲気中での熱処理の際の基板温度は、より高温にした方が、酸窒化シリコン膜１５の膜質向上や、界面準位低減、固定電荷低減の点でより良好な効果が期待できると考えられる。しかし、基板温度を高くし過ぎると、形成済みのＭＯＳＦＥＴの特性に影響を与えるおそれがある。従って、本実施形態では、これらを考慮して８００℃に設定した。なお、酸素雰囲気中での熱処理、及び、窒素雰囲気中での熱処理は、順序を逆にして行っても構わない。

硫酸と過酸化水素水を含有する溶液を用いて酸窒化シリコン膜１５の表面を洗浄した後（ステップＳ１９）、減圧ＣＶＤ法を用い、基板温度を４３０℃、圧力を０．５Torrとし、ペンタエトキシタンタル（Ｔａ（ＯＣ_２Ｈ_５）_５）及び酸素（Ｏ_２）を原料ガスとして、酸窒化シリコン膜１５上に酸化タンタル膜１６を９ｎｍの厚みに成膜する（ステップＳ２０）。引き続き、酸化タンタル膜１６の結晶化を目的とする酸化性雰囲気下での熱処理を行う（ステップＳ２１）。

ステップＳ２１の酸化性雰囲気下での熱処理に際しては、下部電極１２を構成する多結晶シリコン膜の表面における酸化反応の抑制を目的として、酸窒化シリコン膜１５の形成、酸素雰囲気中での熱処理、又は、窒素雰囲気中での熱処理に際しての基板温度よりも低い基板温度で行う。本実施形態では、７００℃の基板温度で行う。また、炉体を用い、酸素雰囲気中で１０分間行う。これによって、酸窒化シリコン膜１５、及び、結晶化された酸化タンタル膜１６から成る容量絶縁膜１３が形成される。

引き続き、ＴｉＣｌ_４及びＮＨ_３を原料ガスとして、容量絶縁膜１３上に窒化チタンから成る上部電極１４を成膜する（ステップＳ２２）。これによって、図１に示した、下部電極１２、容量絶縁膜１３、及び、上部電極１４から成るキャパシタを形成できる。

本実施形態によれば、酸化タンタル膜１６を結晶化させる熱処理の基板温度を、酸窒化シリコン膜１５の形成、酸素雰囲気中での熱処理、又は、窒素雰囲気中での熱処理に際しての基板温度よりも低くすることによって、下部電極１２を構成する多結晶シリコン膜の表面における固相の酸化反応を抑制できる。

酸化タンタル膜１６を結晶化させる熱処理に際して酸化反応が抑制されるので、酸窒化シリコン膜１５の厚みの制御性を高めることが出来る。このため、酸窒化シリコン膜１５の厚みの均一性が向上し、その厚みが局所的に小さくなるウイークスポットの発生を抑制できる。酸窒化シリコン膜１５の厚みのばらつきを抑えることによって、リーク電流を抑制しつつその厚みを小さく出来る。従って、製品の歩留りの低下を抑えつつ、キャパシタの静電容量を増大できる。

酸化反応を抑制することによって、酸窒化シリコン膜１５／下部電極１２の界面における界面準位、及び、酸窒化シリコン膜１５中の固定電荷を低減できる。また、酸化タンタル膜１６の成膜に先立って、酸素雰囲気中での熱処理、及び、窒素雰囲気中での熱処理を行うことによって、それぞれ、酸窒化シリコン膜１５／下部電極１２の界面における界面準位、及び、酸窒化シリコン膜１５中の固定電荷を更に低減できる。これらによって、電圧印加の際のフラットバンド電圧の変動を効果的に低減でき、キャパシタの動作を安定化できる。

なお、上記実施形態では、酸窒化シリコン膜１５の形成、酸素雰囲気中での熱処理、及び、窒素雰囲気中での熱処理の際の基板温度を何れも８００℃とした。酸窒化シリコン膜１５の熱処理に際しては、酸窒化シリコン膜１５の膜質が緻密化するが、基板温度が高いほどより緻密な膜質に変化する。従って、酸窒化シリコン膜１５の膜質は、最も高い温度で処理された状態で維持されると考えられる。

従って、上記工程のうちで最後に行う工程が、酸化タンタル膜１６を結晶化させる熱処理よりも高い基板温度であれば、酸化タンタル膜１６を結晶化させる熱処理に際して、酸窒化シリコン膜１５の膜質の変化を少なく出来ると共に、下部電極１２を構成する多結晶シリコン膜の表面における固相の酸化反応を抑制できる。膜中の不純物の濃度分布も、基板温度が高いほどより安定した濃度分布に変化すると考えられるため、酸化タンタル膜１６を結晶化させる熱処理に際して、不純物の再拡散も抑制できる。

上記実施形態の製造方法に従って半導体装置を製造し、実施例の半導体装置とした。また、従来の製造方法に従って半導体装置を製造し、比較例の半導体装置とした。比較例の半導体装置の製造に際しては、酸窒化シリコン膜１５の形成に際して、熱窒化法を用いて、下部電極１２を構成する多結晶シリコン膜上に酸窒化シリコン膜１５を直接に形成する。この酸窒化シリコン膜１５の形成に際しては、アンモニア雰囲気中で基板温度を７５０℃として１分間保持することによって、厚みが１．５ｎｍの酸窒化シリコン膜１５を形成する。

比較例の半導体装置の製造に際しては、また、酸化タンタル膜１６を結晶化させる熱処理に際して、一酸化二窒素（Ｎ_２Ｏ）雰囲気中で熱処理を行い、基板温度を、酸窒化シリコン膜１５形成の際と同様に７５０℃とする。この熱処理によって、下部電極１２を構成する多結晶シリコン膜の表面で酸化反応が生じ、厚みが３．５〜４．０ｎｍで、酸素含有率が高い酸窒化シリコン膜１５が形成される。

図４は、実施例及び比較例の半導体装置のＴＥＧ（Test Element Group）について得られた、リーク電流Ｉ_Ｌと静電容量Ｃ_Ｓとの関係を示すグラフである。酸化タンタル膜１６の厚みを変化させ、Ｃｓを意識的に変化させた場合の結果である。同図中、グラフ（ｉ）が実施例の半導体装置のデータを、グラフ（ii）が比較例の半導体装置のデータをそれぞれ示している。実施例及び比較例の半導体装置では、各々のＣｓ値における酸化タンタル膜１６の厚みは同一である。静電容量Ｃ_Ｓは、容量絶縁膜１３の厚みの縮小に伴って増大する。一方、リーク電流Ｉ_Ｌも、容量絶縁膜１３の厚みの縮小に伴って増大する傾向があるため、リーク電流Ｉ_Ｌと静電容量Ｃ_Ｓとはトレードオフの関係にある。

同図のグラフにおいて、リーク電流Ｉ_Ｌの平均値は、実施例及び比較例の半導体装置の双方について同様の傾向を示しているものの、実施例の半導体装置では、比較例の半導体装置に比して、各Ｃｓ値におけるリーク電流Ｉ_Ｌのばらつきが低減している。これは、上記実施形態の製造方法によって、酸窒化シリコン膜１５の厚みの制御性が高まり、そのばらつきが効果的に抑制されているためと考えられる。

図５は、実施例及び比較例の半導体装置のＴＥＧについて得られた、良品率と静電容量Ｃ_Ｓとの関係を示すグラフである。同図中、グラフ（ｉ）が実施例の半導体装置のデータを、グラフ（ii）が比較例の半導体装置のデータをそれぞれ示している。良品率は、キャパシタにおける“０”状態の情報保持時間の許容範囲を１２８ｍｓ以上として算出した。

同図のグラフにおいて、比較例の半導体装置では、静電容量Ｃ_Ｓの増大に伴って、情報保持時間が許容範囲よりも短いサンプルが急激に増加し、良品率が大きく低減している。これに対して、実施例の半導体装置では、静電容量Ｃ_Ｓの増大に伴う良品率の低下が抑えられている。従って、上記実施形態の製造方法は、従来の製造方法に比して、製品の歩留り低下を抑えつつ、キャパシタの静電容量Ｃ_Ｓを増大できるものと評価できる。

本実施形態の製造方法では、上記のように情報保持特性に優れたキャパシタを形成できるので、従来の製造方法で製造されたものに比して、リフレッシュサイクルを長くして、消費電力の少ない半導体装置を製造できる。従って、消費電力低減の要求が高い携帯型の電子機器用の半導体装置の製造に好適に適用できる。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の一実施形態に係る半導体装置の製造方法で形成される、キャパシタの層構造を模式的に示す断面図である。 図１の半導体装置を形成する手順を示すフローチャートである。 図２に後続する手順を示すフローチャートである。 実施例及び比較例の半導体装置について、リーク電流Ｉ_Ｌと静電容量Ｃ_Ｓとの関係を示すグラフである。 実施例及び比較例の半導体装置について、良品率と静電容量Ｃ_Ｓとの関係を示すグラフである。

符号の説明

１０：半導体装置
１１：下地
１２：下部電極
１３：容量絶縁膜
１４：上部電極
１５：酸窒化シリコン膜
１６：酸化タンタル膜

Claims (7)

1. 積層構造の容量絶縁膜を有するキャパシタを備える半導体装置の製造方法において、
   下部電極を構成するシリコン膜を形成する工程と、
   前記シリコン膜上に、酸化シリコン膜又は酸窒化シリコン膜から成る第１容量絶縁膜を形成する工程と、
   前記第１容量絶縁膜上に、酸化金属膜から成る第２容量絶縁膜を形成する工程と、
   少なくとも前記第２容量絶縁膜を熱処理する工程と、
   前記第２容量絶縁膜上に、上部電極を構成する金属膜を形成する工程とを有し、
   前記熱処理する工程は、前記第１容量絶縁膜を形成する工程で使用する最も高い基板温度よりも低い基板温度で行うことを特徴とする半導体装置の製造方法。
2. 前記熱処理する工程は、前記酸化金属膜を結晶化する、請求項１に記載の半導体装置の製造方法。
3. 前記熱処理する工程は、７５０℃未満の基板温度で行う、請求項１又は２に記載の半導体装置の製造方法。
4. 前記第１容量絶縁膜を形成する工程は、酸化シリコン膜又は酸窒化シリコン膜を堆積する工程と、該堆積した酸化シリコン膜又は酸窒化シリコン膜を酸素雰囲気下で熱処理する工程とを含む、請求項１〜３の何れか一に記載の半導体装置の製造方法。
5. 前記第１容量絶縁膜を形成する工程は、前記酸化シリコン膜又は酸窒化シリコン膜を酸化性雰囲気下で熱処理する工程に先だって又は後続して、前記酸化シリコン膜又は酸窒化シリコン膜を、非酸化性雰囲気下で熱処理する工程を更に含む、請求項４に記載の半導体装置の製造方法。
6. 前記第１容量絶縁膜を形成する工程は、熱酸化法によって前記シリコン膜の表面に酸化シリコン膜を形成する工程と、該形成した酸化シリコン膜に窒素をドープする工程とを含む、請求項１〜３の何れか一に記載の半導体装置の製造方法。
7. 前記酸化金属膜が、酸化タンタル膜、酸化ジルコニウム膜、又は、酸化ハフニウム膜である、請求項１〜６の何れか一に記載の半導体装置の製造方法。

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