JPWO2019107130A1 - キャパシタ - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 94
- 239000004020 conductor Substances 0.000 claims abstract description 84
- 239000000463 material Substances 0.000 claims abstract description 72
- 239000012212 insulator Substances 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 40
- 239000004065 semiconductor Substances 0.000 description 26
- 239000002131 composite material Substances 0.000 description 24
- 239000000758 substrate Substances 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000001459 lithography Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01G4/002—Details
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- H01G4/08—Inorganic dielectrics
- H01G4/10—Metal-oxide dielectrics
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- H01G4/002—Details
- H01G4/005—Electrodes
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- Inorganic Chemistry (AREA)
- Semiconductor Integrated Circuits (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
キャパシタ（１）は、絶縁体からなり、互いに対向する第１主面（１１１）と第２主面（１１２）とを有する基材（１１）と、基材（１１）の第１主面（１１１）に形成された有底の第１トレンチ部（１４ａ）と、第１トレンチ部（１４ａ）内に形成された第１導体部（１４）と、基材（１１）の第１主面（１１１）側に形成され、第１導体部（１４）に接続された第１外部電極部（１２）と、基材（１１）の第２主面（１１２）に形成された有底の第２トレンチ部（１５ａ）と、第２トレンチ部（１５ａ）内に形成された第２導体部（１５）と、基材（１１）の第２主面（１１２）側に形成され、第２導体部（１５）に接続された第２外部電極部（１３）と、を有し、第１トレンチ部（１４ａ）と第２トレンチ部（１５ａ）とが重なっている。
Description
本発明はキャパシタに関し、特には、表裏面電極型のトレンチキャパシタに関する。
従来、半導体プロセスを用いて半導体基板に形成可能なキャパシタが周知である（例えば、特許文献１）。
特許文献１のキャパシタは、例えば、シリコン基板に複数の凹部（いわゆるトレンチ）を形成し、シリコン基板の前記複数の凹部を規定する部分を酸化させて酸化シリコンとし、隣り合う凹部の一方および他方に陽極および陰極をそれぞれ形成してなるものである。このような構成のキャパシタを、本明細書ではトレンチキャパシタと称する。
特許文献１のキャパシタは、半導体プロセスを用いて形成できるので、半導体集積回路内の１つの回路要素として形成するために適している。また、半導体プロセスの精度でトレンチの微細化および形状管理ができるため、キャパシタの容量密度（単位体積あたりの容量）および耐電圧を向上するために適している。
特許文献１のキャパシタでは、陽極配線および陰極配線が、いずれもシリコン基板の同一主面から取り出される構成となっている。
これに対し、特許文献２には、陽極配線および陰極配線が、基板の互いに対向する一方主面側および他方主面側からそれぞれ取り出される、いわゆる表裏面電極型のキャパシタが開示されている。表裏面電極型のキャパシタは、例えばキャパシタとレジスタとを直列に接続してなるＣＲスナバ素子などの複合素子を構成するために適している。
しかしながら、特許文献２のキャパシタは、弁金属の基材に陽極酸化にて複数の貫通孔を設け、貫通孔内に柱状電極を形成してなるものである。そのため、当該キャパシタを、半導体プロセスで半導体集積回路内に形成することは、容易ではない。
そこで、本発明は、半導体プロセスを用いて容易に形成可能な表裏面電極型のトレンチキャパシタを提供することを目的とする。
上記目的を達成するために、本発明の一態様に係るキャパシタは、絶縁体からなり、互いに対向する第１主面と第２主面とを有する基材と、前記基材の前記第１主面に形成された有底の第１トレンチ部と、前記第１トレンチ部内に形成された第１導体部と、前記基材の前記第１主面側に形成され、前記第１導体部に接続された第１外部電極部と、前記基材の前記第２主面に形成された有底の第２トレンチ部と、前記第２トレンチ部内に形成された第２導体部と、前記基材の前記第２主面側に形成され、前記第２導体部に接続された第２外部電極部と、を有し、前記第１トレンチ部と前記第２トレンチ部とが重なっている。
また、本発明の一態様に係るキャパシタは、絶縁体からなり、互いに対向する第１主面と第２主面とを有する基材と、前記基材の前記第１主面に形成された有底の第１トレンチ部と、前記基材を貫通するように形成された第２トレンチ部と、第１トレンチ部内に形成された第１導体部と、前記基材の前記第１主面側に形成され、前記第１導体部に接続された第１外部電極部と、前記第２トレンチ部内に形成された第２導体部と、前記基材の前記第２主面側に形成され、前記第２導体部に接続された第２外部電極部と、を有し、前記第１トレンチ部と前記第２トレンチ部とが重なっている。
本発明に係るキャパシタによれば、半導体プロセスを用いて容易に形成可能な表裏面電極型のトレンチキャパシタが得られる。
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップおよびステップの順序などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（実施の形態１）
実施の形態１に係るキャパシタは、半導体プロセスを用いて容易に形成可能な、表裏面電極型のトレンチキャパシタである。
実施の形態１に係るキャパシタは、半導体プロセスを用いて容易に形成可能な、表裏面電極型のトレンチキャパシタである。
（キャパシタの構造）
図１、図２、および図３は、それぞれ実施の形態１に係るキャパシタの構造の一例を示す斜視図、正面図、および側面図である。図２は、図１のＩＩ−ＩＩ切断線を含む切断面を矢印方向に見た断面に対応し、図３は、図１のＩＩＩ−ＩＩＩ切断線を含む切断面を矢印方向に見た断面に対応する。
図１、図２、および図３は、それぞれ実施の形態１に係るキャパシタの構造の一例を示す斜視図、正面図、および側面図である。図２は、図１のＩＩ−ＩＩ切断線を含む切断面を矢印方向に見た断面に対応し、図３は、図１のＩＩＩ−ＩＩＩ切断線を含む切断面を矢印方向に見た断面に対応する。
図１、図２、および図３に示されるように、キャパシタ１は、基材１１と、第１外部電極部１２と、第２外部電極部１３と、第１トレンチ部１４ａと、第１導体部１４と、第２トレンチ部１５ａと、第２導体部１５と、を有している。
基材１１は、絶縁体からなり、互いに対向する第１主面１１１と第２主面１１２とを有している。基材１１は、限定されない一例として、厚さが５０μｍのシリコン酸化物で形成されていてもよい。
第１外部電極部１２は、基材１１の第１主面１１１側に形成されている。第２外部電極部１３は、基材１１の第２主面１１２側に形成されている。第１外部電極部１２および第２外部電極部１３は、限定されない一例として、アルミニウムで形成されていてもよい。
第１トレンチ部１４ａは、基材１１の第１主面１１１に形成された有底の（つまり、基材１１の厚さよりも浅い）凹部である。第２トレンチ部１５ａは、基材１１の第２主面１１２に形成された有底の（つまり、基材１１の厚さよりも浅い）凹部である。第１トレンチ部１４ａおよび第２トレンチ部１５ａは、限定されない一例として、上面視での形状がＹ方向に長い矩形の溝であり、深さは３０μｍとしてもよい。なお、図１〜図４での第１トレンチ部１４ａおよび第２トレンチ部１５ａの深さは誇張されている。
第１トレンチ部１４ａおよび第２トレンチ部１５ａは、長手方向（Ｙ方向）を含む面（例えばＹＺ面）同士で互いに対向している。つまり、互いに重なっている。
第１導体部１４は、第１トレンチ部１４ａ内に形成され、第１外部電極部１２に接続されている。第２導体部１５は、第２トレンチ部１５ａ内に形成され、第２外部電極部１３に接続されている。第１導体部１４および第２導体部１５は、一例として、ポリシリコンで形成されていてもよい。
第１導体部１４、第２導体部１５、および基材１１の第１導体部１４と第２導体部１５とで挟まれた部分によって、容量発現部１７が形成される。
（キャパシタの製造方法）
次に、キャパシタ１の製造方法の一例について説明する。
次に、キャパシタ１の製造方法の一例について説明する。
図４は、キャパシタ１の製造方法の一例を示す工程図である。
厚さ５０μｍのシリコン基板１１ａを用意する（工程ａ）。シリコン基板１１ａを、温度１０００℃、酸素雰囲気での熱酸化処理により酸化させ、シリコン酸化物からなる基材１１を得る（工程ｂ）。
リソグラフィおよびドライエッチングにより、基材１１の第１主面１１１に、深さ３０μｍの溝状の第１トレンチ部１４ａを形成する（工程ｃ）。
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）処理により、第１トレンチ部１４ａ内にポリシリコンを充填することにより、第１導体部１４を形成する（工程ｄ）。
基材１１の第１主面１１１および第１導体部１４の上にアルミニウム電極を成膜し、第１外部電極部１２とする（工程ｅ）。
リソグラフィおよびドライエッチングにより、基材１１の第２主面１１２に、深さ３０μｍの溝状の第２トレンチ部１５ａを形成する（工程ｆ）。
ＣＶＤ処理により、第２トレンチ部１５ａ内にポリシリコンを充填し、ＣＭＰ処理により、第２導体部１５を形成する（工程ｇ）。
基材１１の第２主面１１２および第２導体部１５の上にアルミニウム電極を成膜し、第２外部電極部１３とする（工程ｈ）。
このように、キャパシタ１は、例えばシリコン基板１１ａを用いて、半導体プロセスにより表裏面電極型のトレンチキャパシタとして形成される。なお、キャパシタ１は、シリコン基板１１ａ上に複数個形成され、ダイシングカットによって個片化されてもよい。
キャパシタ１では、半導体プロセスの精度で第１トレンチ部１４ａおよび第２トレンチ部１５ａの微細化および形状管理ができるので、容量密度および耐電圧を向上することができる。また、キャパシタ１は、表裏面電極型のトレンチキャパシタとして構成されるので、トレンチキャパシタを含む表裏面電極型の複合素子を構成するために適している。複合素子の具体例については後述する。
また、キャパシタ１では、溝状の第１トレンチ部１４ａおよび第２トレンチ部１５ａを、溝の長手方向を含む面同士で互いに対向させている。そのため、例えば、トレンチ部を柱状に形成する場合と比べて、容量発現部を大面積に形成することができ、容量密度の大きなキャパシタが得られる。
（実施の形態２）
実施の形態２に係るキャパシタは、半導体プロセスを用いて容易に形成可能な、表裏面電極型のトレンチキャパシタである。
実施の形態２に係るキャパシタは、半導体プロセスを用いて容易に形成可能な、表裏面電極型のトレンチキャパシタである。
（キャパシタの構造）
図５、図６、および図７は、それぞれ実施の形態２に係るキャパシタの構造の一例を示す斜視図、正面図、および側面図である。図６は、図５のＶＩ−ＶＩ切断線を含む切断面を矢印方向に見た断面に対応し、図７は、図５のＶＩＩ−ＶＩＩ切断線を含む切断面を矢印方向に見た断面に対応する。
図５、図６、および図７は、それぞれ実施の形態２に係るキャパシタの構造の一例を示す斜視図、正面図、および側面図である。図６は、図５のＶＩ−ＶＩ切断線を含む切断面を矢印方向に見た断面に対応し、図７は、図５のＶＩＩ−ＶＩＩ切断線を含む切断面を矢印方向に見た断面に対応する。
図５、図６、および図７に示されるように、キャパシタ２は、基材２１と、第１外部電極部２２と、第２外部電極部２３と、第１トレンチ部２４ａと、第１導体部２４と、第２トレンチ部２５ａと、第２導体部２５と、を有している。
基材２１は、絶縁体からなり、互いに対向する第１主面２１１と第２主面２１２とを有している。基材２１は、限定されない一例として、厚さが５０μｍのシリコン酸化物で形成されていてもよい。
第１外部電極部２２は、基材２１の第１主面２１１側に形成されている。第１外部電極部２２の上面視で第２導体部２５と重なる部分には、開口２６が形成されている。第２外部電極部２３は、基材２１の第２主面２１２側に形成されている。第１外部電極部２２および第２外部電極部２３は、限定されない一例として、アルミニウムで形成されていてもよい。
第１トレンチ部２４ａは、基材２１の第１主面２１１に形成された有底の（つまり、基材２１の厚さよりも浅い）凹部である。第２トレンチ部２５ａは、基材２１を貫通する貫通孔である。第１トレンチ部２４ａおよび第２トレンチ部２５ａは、限定されない一例として、上面視での形状がＹ方向に長い矩形の溝および貫通孔であり、第１トレンチ部２４ａの深さは３０μｍとしてもよい。なお、図５〜８での第１トレンチ部２４ａの深さは誇張されている。
第１トレンチ部２４ａおよび第２トレンチ部２５ａは、長手方向（Ｙ方向）を含む面（例えばＹＺ面）同士で互いに対向している。つまり、互いに重なっている。
第１導体部２４は、第１トレンチ部２４ａ内に形成され、第１外部電極部２２に接続されている。第２導体部２５は、第２トレンチ部２５ａ内に形成され、第２外部電極部２３に接続されている。第２導体部２５は、第１外部電極部２２に設けられた開口２６のため、第１外部電極部２２とは接続しない。第１導体部２４および第２導体部２５は、一例として、ポリシリコンで形成されていてもよい。
第１導体部２４、第２導体部２５、および基材２１の第１導体部２４と第２導体部２５とで挟まれた部分によって、容量発現部２７が形成される。
（キャパシタの製造方法）
次に、キャパシタ２の製造方法の一例について説明する。
次に、キャパシタ２の製造方法の一例について説明する。
図８は、キャパシタ２の製造方法の一例を示す工程図である。
厚さ５０μｍのシリコン基板２１ａを用意する。シリコン基板２１ａを、温度１０００℃、酸素雰囲気での熱酸化処理により酸化させ、シリコン酸化物からなる基材２１を得る（工程ａ）。
リソグラフィおよびドライエッチングにより、基材２１の第１主面２１１に、深さ３０μｍの溝状の第１トレンチ部２４ａ、および基材２１を貫通する貫通孔である第２トレンチ部２５ａを形成する（工程ｂ）。
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）処理により、第１トレンチ部２４ａおよびトレンチ部２５ａ内にポリシリコンを充填することにより、第１導体部２４および第２導体部２５を形成する（工程ｃ）。
基材２１の第１主面２１１、第１導体部２４、および第２導体部２５の上にアルミニウム電極を成膜する。アルミニウム電極の上面視で第２導体部２５と重なる部分を、リソグラフィおよびエッチングにより除去して開口２６とし、第１外部電極部２２を形成する（工程ｄ）。
基材２１の第２主面２１２および第２導体部２５の上にアルミニウム電極を成膜し、第２外部電極部２３とする（工程ｅ）。
このように、キャパシタ２は、例えばシリコン基板２１ａを用いて、半導体プロセスにより表裏面電極型のトレンチキャパシタとして形成される。なお、キャパシタ２は、シリコン基板２１ａ上に複数個形成され、ダイシングカットによって個片化されてもよい。
キャパシタ２では、半導体プロセスの精度で第１トレンチ部２４ａおよび第２トレンチ部２５ａの微細化および形状管理ができるので、容量密度および耐電圧を向上することができる。また、キャパシタ２は、表裏面電極型のトレンチキャパシタとして構成されるので、トレンチキャパシタを含む表裏面電極型の複合素子を構成するために適している。複合素子の具体例については後述する。
また、キャパシタ２では、溝状の第１トレンチ部２４ａおよび第２トレンチ部２５ａを、溝の長手方向を含む面同士で互いに対向させている。そのため、例えば、トレンチ部を柱状に形成する場合と比べて、容量発現部を大面積に形成することができ、容量密度の大きなキャパシタが得られる。
（実施の形態３）
実施の形態３に係る複合素子は、半導体プロセスを用いて容易に形成可能な、トレンチキャパシタを含む表裏面電極型の複合素子である。実施の形態３では、そのような複合素子について、ＣＲスナバ素子の例を挙げて説明する。
実施の形態３に係る複合素子は、半導体プロセスを用いて容易に形成可能な、トレンチキャパシタを含む表裏面電極型の複合素子である。実施の形態３では、そのような複合素子について、ＣＲスナバ素子の例を挙げて説明する。
（複合素子の構造）
図９および図１０は、それぞれ実施の形態３に係る複合素子の構造の一例を示す斜視図および正面図である。図１０は、図９のＸ−Ｘ切断線を含む切断面を矢印方向に見た断面に対応する。
図９および図１０は、それぞれ実施の形態３に係る複合素子の構造の一例を示す斜視図および正面図である。図１０は、図９のＸ−Ｘ切断線を含む切断面を矢印方向に見た断面に対応する。
図９および図１０に示されるように、複合素子３は、絶縁基材３１と、第１外部電極部３２と、第２外部電極部３３と、第１トレンチ部３４ａと、第１導体部３４と、第２トレンチ部３５ａと、第２導体部３５と、導体基材３８と、を有している。
絶縁基材３１は、絶縁体からなり、互いに対向する第１主面３１１と第２主面３１２とを有している。絶縁基材３１は、限定されない一例として、厚さが５０μｍのシリコン酸化物で形成されていてもよい。
導体基材３８は、第２トレンチ部３５ａと第２外部電極部３３との間に形成された、抵抗成分を有する導電部である。導体基材３８は、限定されない一例として、抵抗率が１．０×１０１Ωｃｍ程度の低抵抗シリコンで形成されていてもよい。導体基材３８は、互いに対向する第１主面３８１と第２主面３８２とを有し、第１主面３８１が絶縁基材３１の第２主面３１２と接するように形成されていてもよい。
第１外部電極部３２は、絶縁基材３１の第１主面３１１側に形成されている。第１外部電極部３２の上面視で第２導体部３５と重なる部分には、開口３６が形成されている。第２外部電極部３３は、絶縁基材３１の第２主面３１２側に導体基材３８を介在して形成されている。第１外部電極部３２および第２外部電極部３３は、限定されない一例として、アルミニウムで形成されていてもよい。
第１トレンチ部３４ａは、絶縁基材３１の第１主面３１１に形成された有底の（つまり、絶縁基材３１の厚さよりも浅い）凹部である。第２トレンチ部３５ａは、絶縁基材３１を貫通し、底部が導体基材３８に到達する凹部である。第１トレンチ部３４ａおよび第２トレンチ部３５ａは、限定されない一例として、上面視での形状がＹ方向に長い矩形の溝および貫通孔であり、第１トレンチ部３４ａの深さは３０μｍとしてもよい。第２トレンチ部３５ａの深さは、絶縁基材３１の厚さ以上で、かつ絶縁基材３１と導体基材３８とを合わせた厚さよりも浅い。なお、図９〜１１での第１トレンチ部３４ａの深さは誇張されている。
第１トレンチ部３４ａおよび第２トレンチ部３５ａは、長手方向（Ｙ方向）を含む面（例えばＹＺ面）同士で互いに対向している。つまり、互いに重なっている。
第１導体部３４は、第１トレンチ部３４ａ内に形成され、第１外部電極部３２に接続されている。第２導体部３５は、第２トレンチ部３５ａ内に形成され、導体基材３８を介在して第２外部電極部３３に接続されている。第２導体部３５は、第１外部電極部３２に設けられた開口３６のため、第１外部電極部３２とは接続しない。第１導体部３４および第２導体部３５は、一例として、ポリシリコンで形成されていてもよい。
第１導体部３４、第２導体部３５、および絶縁基材３１の第１導体部３４と第２導体部３５とで挟まれた部分によって、容量発現部３７が形成される。また、導体基材３８の第２導体部３５と第２外部電極部３３とで挟まれた部分によって、抵抗発現部３９が形成される。
（複合素子の製造方法）
次に、複合素子３の製造方法の一例について説明する。
次に、複合素子３の製造方法の一例について説明する。
図１１は、複合素子３の製造方法の一例を示す工程図である。
厚さ６２５μｍのシリコン基板３１ａを用意する（工程ａ）。シリコン基板３１ａは、例えば、抵抗率が１．０×１０１Ωｃｍ程度の低抵抗シリコンで形成されている。シリコン基板３１ａを、温度１０００℃、酸素雰囲気での熱酸化処理により、一方主面側から５０μｍの深さまで酸化させ、酸化された部分をシリコン酸化物からなる絶縁基材３１とする。シリコン基板３１ａの他方主面側の酸化されていない部分が、導体基材３８となる（工程ｂ）。
リソグラフィおよびドライエッチングにより、絶縁基材３１の第１主面３１１に、深さ３０μｍの溝状の第１トレンチ部３４ａ、および絶縁基材３１を貫通する（つまり、深さが絶縁基材３１の厚さ以上で、かつ絶縁基材３１と導体基材３８とを合わせた厚さよりも浅い）溝状の第２トレンチ部３５ａを形成する（工程ｃ）。第２トレンチ部３５ａの深さは、一例として５０μｍとしてもよい。
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）処理により、第１トレンチ部３４ａおよびトレンチ部３５ａ内にポリシリコンを充填することにより、第１導体部３４および第２導体部３５を形成する（工程ｄ）。
絶縁基材３１の第１主面３１１、第１導体部３４、および第２導体部３５の上にアルミニウム電極を成膜する。アルミニウム電極の上面視で第２導体部３５と重なる部分を、リソグラフィおよびエッチングにより除去して開口３６とし、第１外部電極部３２を形成する（工程ｅ）。
導体基材３８の第２主面３８２の上にアルミニウム電極を成膜し、第２外部電極部３３とする（工程ｆ）。
このように、複合素子３は、シリコン基板３１ａを用いて、半導体プロセスにより、キャパシタと抵抗とが直列に接続された表裏面電極型の複合素子として形成される。なお、複合素子３は、シリコン基板３１ａ上に複数個形成され、ダイシングカットによって個片化されてもよい。
複合素子３では、半導体プロセスの精度で第１トレンチ部３４ａおよび第２トレンチ部３５ａの微細化および形状管理ができるので、キャパシタの容量密度および耐電圧を向上することができる。
また、複合素子３では、溝状の第１トレンチ部３４ａおよび第２トレンチ部３５ａを、溝の長手方向を含む面同士で互いに対向させている。そのため、例えば、トレンチ部を柱状に形成する場合と比べて、容量発現部を大面積に形成することができ、容量密度の大きなキャパシタが得られる。
また、複合素子３は、半導体プロセスを用いて容易に形成できるので、例えば、半導体集積回路において、ＣＲスナバ素子としてパワー半導体素子の直近に配置できる。これにより、配線のインダクタ成分の影響が軽減され、より優れたリンギングの低減効果が得られる。
（その他の実施の形態など）
以上、本発明の実施の形態に係るキャパシタおよび複合素子について説明したが、本発明は、個々の実施の形態には限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つ又は複数の態様の範囲内に含まれてもよい。
以上、本発明の実施の形態に係るキャパシタおよび複合素子について説明したが、本発明は、個々の実施の形態には限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つ又は複数の態様の範囲内に含まれてもよい。
（まとめ）
上記目的を達成するために、本発明の一態様に係るキャパシタは、絶縁体からなり、互いに対向する第１主面と第２主面とを有する基材と、前記基材の前記第１主面に形成された有底の第１トレンチ部と、前記第１トレンチ部内に形成された第１導体部と、前記基材の前記第１主面側に形成され、前記第１導体部に接続された第１外部電極部と、前記基材の前記第２主面に形成された有底の第２トレンチ部と、前記第２トレンチ部内に形成された第２導体部と、前記基材の前記第２主面側に形成され、前記第２導体部に接続された第２外部電極部と、を有し、前記第１トレンチ部と前記第２トレンチ部とが重なっている。
上記目的を達成するために、本発明の一態様に係るキャパシタは、絶縁体からなり、互いに対向する第１主面と第２主面とを有する基材と、前記基材の前記第１主面に形成された有底の第１トレンチ部と、前記第１トレンチ部内に形成された第１導体部と、前記基材の前記第１主面側に形成され、前記第１導体部に接続された第１外部電極部と、前記基材の前記第２主面に形成された有底の第２トレンチ部と、前記第２トレンチ部内に形成された第２導体部と、前記基材の前記第２主面側に形成され、前記第２導体部に接続された第２外部電極部と、を有し、前記第１トレンチ部と前記第２トレンチ部とが重なっている。
このように構成されるキャパシタは、例えばシリコン酸化物を基材に用いて、半導体プロセスで形成できる。これにより、半導体プロセスの精度でトレンチの微細化および形状管理ができるので、当該キャパシタの容量密度および耐電圧を向上することができる。また、当該キャパシタは、表裏面電極型のトレンチキャパシタとして構成されるので、トレンチキャパシタを含む表裏面電極型の複合素子を構成するために適している。
また、本発明の一態様に係るキャパシタは、絶縁体からなり、互いに対向する第１主面と第２主面とを有する基材と、前記基材の前記第１主面に形成された有底の第１トレンチ部と、前記基材を貫通するように形成された第２トレンチ部と、第１トレンチ部内に形成された第１導体部と、前記基材の前記第１主面側に形成され、前記第１導体部に接続された第１外部電極部と、前記第２トレンチ部内に形成された第２導体部と、前記基材の前記第２主面側に形成され、前記第２導体部に接続された第２外部電極部と、を有し、前記第１トレンチ部と前記第２トレンチ部とが重なっている。
このように構成されるキャパシタは、例えばシリコン酸化物を基材に用いて、半導体プロセスで形成できる。これにより、半導体プロセスの精度でトレンチの微細化および形状管理ができるので、当該キャパシタの容量密度および耐電圧を向上することができる。また、当該キャパシタは、表裏面電極型のトレンチキャパシタとして構成されるので、トレンチキャパシタを含む表裏面電極型の複合素子を構成するために適している。
また、前記キャパシタは、前記第２トレンチ部と前記第２外部電極部との間に抵抗成分を有する導体基材を、さらに有してもよい。
この構成によれば、抵抗成分を有する導体基材によってＣＲスナバ素子として機能する表裏面電極型のトレンチキャパシタが得られる。
また、前記第１トレンチ部および第２トレンチ部が溝状であり、かつ溝の長手方向を含む面同士で互いに対向していてもよい。
この構成によれば、溝状の第１および第２トレンチを、溝の長手方向を含む面同士で互いに対向させるので、容量発現部を大面積に形成することができ、容量密度の大きなキャパシタが得られる。
本発明は、半導体プロセスを用いて容易に形成可能な表裏面電極型のトレンチキャパシタとして、各種の電子機器に広く利用できる。
１、２ キャパシタ
３ 複合素子
１１、２１ 基材
１１ａ、２１ａ、３１ａ シリコン基板
１２、２２、３２ 第１外部電極部
１３、２３、３３ 第２外部電極部
１４、２４、３４ 第１導体部
１４ａ、２４ａ、３４ａ 第１トレンチ部
１５、２５、３５ 第２導体部
１５ａ、２５ａ、３５ａ 第２トレンチ部
１７、２７、３７ 容量発現部
２６、３６ 開口
３１ 絶縁基材
３８ 導体基材
３９ 抵抗発現部
１１１、２１１、３１１、３８１ 第１主面
１１２、２１２、３１２、３８２ 第２主面
３ 複合素子
１１、２１ 基材
１１ａ、２１ａ、３１ａ シリコン基板
１２、２２、３２ 第１外部電極部
１３、２３、３３ 第２外部電極部
１４、２４、３４ 第１導体部
１４ａ、２４ａ、３４ａ 第１トレンチ部
１５、２５、３５ 第２導体部
１５ａ、２５ａ、３５ａ 第２トレンチ部
１７、２７、３７ 容量発現部
２６、３６ 開口
３１ 絶縁基材
３８ 導体基材
３９ 抵抗発現部
１１１、２１１、３１１、３８１ 第１主面
１１２、２１２、３１２、３８２ 第２主面
Claims (4)
- 絶縁体からなり、互いに対向する第１主面と第２主面とを有する基材と、
前記基材の前記第１主面に形成された有底の第１トレンチ部と、
前記第１トレンチ部内に形成された第１導体部と、
前記基材の前記第１主面側に形成され、前記第１導体部に接続された第１外部電極部と、
前記基材の前記第２主面に形成された有底の第２トレンチ部と、
前記第２トレンチ部内に形成された第２導体部と、
前記基材の前記第２主面側に形成され、前記第２導体部に接続された第２外部電極部と、を有し、
前記第１トレンチ部と前記第２トレンチ部とが重なっている、
キャパシタ。 - 絶縁体からなり、互いに対向する第１主面と第２主面とを有する基材と、
前記基材の前記第１主面に形成された有底の第１トレンチ部と、
前記基材を貫通するように形成された第２トレンチ部と、
前記第１トレンチ部内に形成された第１導体部と、
前記基材の前記第１主面側に形成され、前記第１導体部に接続された第１外部電極部と、
前記第２トレンチ部内に形成された第２導体部と、
前記基材の前記第２主面側に形成され、前記第２導体部に接続された第２外部電極部と、を有し、
前記第１トレンチ部と前記第２トレンチ部とが重なっている、
キャパシタ。 - 前記第２トレンチ部と前記第２外部電極部との間に抵抗成分を有する導体基材を、さらに有する、
請求項２に記載のキャパシタ。 - 前記第１トレンチ部および第２トレンチ部が溝状であり、かつ溝の長手方向を含む面同士で互いに対向している、
請求項１から３のいずれか１項に記載のキャパシタ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017229930 | 2017-11-30 | ||
| JP2017229930 | 2017-11-30 | ||
| PCT/JP2018/041805 WO2019107130A1 (ja) | 2017-11-30 | 2018-11-12 | キャパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2019107130A1 true JPWO2019107130A1 (ja) | 2020-04-09 |
| JP6981476B2 JP6981476B2 (ja) | 2021-12-15 |
Family
ID=66665616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019557119A Active JP6981476B2 (ja) | 2017-11-30 | 2018-11-12 | キャパシタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US11605503B2 (ja) |
| JP (1) | JP6981476B2 (ja) |
| CN (1) | CN111033656A (ja) |
| DE (1) | DE112018006155T5 (ja) |
| WO (1) | WO2019107130A1 (ja) |
Families Citing this family (3)
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- 2018-11-12 CN CN201880053659.XA patent/CN111033656A/zh active Pending
- 2018-11-12 JP JP2019557119A patent/JP6981476B2/ja active Active
- 2018-11-12 WO PCT/JP2018/041805 patent/WO2019107130A1/ja active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| US20200176614A1 (en) | 2020-06-04 |
| WO2019107130A1 (ja) | 2019-06-06 |
| US11605503B2 (en) | 2023-03-14 |
| JP6981476B2 (ja) | 2021-12-15 |
| CN111033656A (zh) | 2020-04-17 |
| DE112018006155T5 (de) | 2020-09-10 |
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