JPWO2017154232A1 - 半導体装置及びリードフレーム - Google Patents

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Abstract

一態様に係る半導体装置は、装置本体、１つの電源配線板、複数の出力配線板、及び複数の半導体素子を備える。装置本体の長手方向において、互いに隣接するどの２つの出力配線板についても、一方の出力配線板の幅狭部が、他方の前記出力配線板の幅広部と向き合っている。装置本体の短手方向において、各出力配線板の幅狭部及び幅広部が、電源配線板の１組の幅広部及び幅狭部とそれぞれ向き合っている。装置本体の長手方向において、各出力配線板の幅が、電源配線板の１組の幅狭部及び幅広部それぞれの幅の合計よりも小さい。

Description

本発明は、半導体装置及びリードフレームに関する。
本願は、２０１６年３月１１日に日本に出願された国際出願ＰＣＴ／ＪＰ２０１６／０５７７６６号に基づき優先権を主張し、その内容をここに援用する。
従来、封止樹脂の下面に露出する電極板に、封止樹脂から突出する外部接続端子部（端子板）を一体に形成した半導体装置が知られている（例えば、特許文献１）。この半導体装置において、外部接続端子部の基端部は、電極板と平行に延びており、電極板の下面とともに放熱面として機能する。
特許第５６６９８６６号公報

しかしながら、上記の半導体装置では、外部接続端子部の幅寸法が、基端部から先端部に至るまで一定である。このため、外部接続端子部が複数配列される場合には、隣り合う外部接続端子部間のピッチ（特に、隣り合う外部接続端子部の先端部間のピッチ）を考慮して、外部接続端子部の幅寸法を設定する必要がある。その結果、半導体装置の放熱面積を増やすことに限界がある。
本発明は、上記問題を解決すべくなされたもので、その目的は、隣り合う端子板間のピッチを確保しながら放熱面積を増やすことができると共に、更なるコンパクト化を図ることができる半導体装置及び半導体装置用のリードフレームを提供することにある。
上記問題を解決するために、本発明の第１の態様に係る半導体装置は、装置本体と、１つの電源配線板と、複数の出力配線板と、複数の半導体素子とを備える。装置本体は、互いに対向する第一主面及び第二主面と、前記第一主面の短手方向において互いに対向する第一側面及び第二側面とを有する。前記１つの電源配線板は、前記第一主面の長手方向に交互に連結された幅狭部と幅広部を複数組有し、前記短手方向において前記幅広部が前記幅狭部に対して前記第一側面側に突出している。前記複数の出力配線板は、前記電源配線板に沿って前記長手方向に配置され、前記複数の出力配線板の数は前記電源配線板の前記幅狭部及び前記幅広部の組数と等しく、前記複数の出力配線板の各出力配線板は前記長手方向に連結された幅狭部と幅広部を有し、当該幅広部が当該幅狭部に対して前記第二側面側に突出している。前記複数の半導体素子は、前記電源配線板の各幅広部と、前記出力配線板の各幅広部とに１つずつ配置されている。前記長手方向において、互いに隣接するどの２つの前記出力配線板についても、一方の出力配線板の前記幅狭部が、他方の前記出力配線板の前記幅広部と向き合っている。前記短手方向において、前記各出力配線板の前記幅狭部及び前記幅広部が、前記電源配線板の１組の前記幅広部及び前記幅狭部とそれぞれ向き合っている。前記長手方向において、前記各出力配線板の幅が、前記電源配線板の１組の前記幅狭部及び前記幅広部それぞれの幅の合計よりも小さい。
本発明の第２の態様に係るリードフレームは、上記第１の態様に係る半導体装置用のリードフレームであって、複数の端子板と、前記複数の端子板を連結する連結部と、を備える。
本発明の態様に係る半導体装置によれば、隣り合う端子板間のピッチを確保しながら放熱面積を増やすことができると共に、半導体装置の更なるコンパクト化を図ることができる。
本実施形態による半導体装置の一例を示す平面構成図である。 本実施形態による半導体装置の一例を示す斜視図である。 本実施形態による半導体装置における回路図の一例である。 本実施形態による半導体装置の他の例を示す平面構成図である。 本実施形態による半導体装置における回路図の他の例である。 本実施形態によるリードフレームの一例を示す斜視図である。
［半導体装置］
以下、本発明の一実施形態による半導体装置について、図面を参照して説明する。
図１、２に示すように、本実施形態の半導体装置１０は、互いに対向する第一主面２０ａ及び第二主面２０ｂと、第一主面２０ａの短手方向Ｙ（図１の上下方向）において互いに対向する第一側面２０ｃ及び第二側面２０ｄとを有する装置本体２０、並びに、装置本体２０の第一側面２０ｃから外延する複数の端子板（電源端子板（リード）３１，３２，３３、及びグランド端子板（リード）３７，３８，３９）と、装置本体２０の第二側面２０ｄから外延する複数の端子板（出力端子板（リード）３４，３５，３６、及びゲート端子板（リード）６１〜６６）と、を備えている。
装置本体２０は、複数の回路ユニット４１，４２，４３のそれぞれに対応する装置単位２１，２２，２３が一体化されてなるものである。回路ユニット４１，４２，４３は、装置本体２０の長手方向Ｘ（図１の左右方向）に沿って、この順に配置されている。
装置単位２１，２２，２３は、互いに間隔を空けて配された複数の配線板（電源配線板２４、グランド配線板２５，２６，２７、出力配線板２８，２９，３０、ゲート配線板８１〜８６）と、一部の配線板の第一主面に配されて、配線板に電気接続される半導体素子９１〜９６とを有する。
半導体装置１０は、装置単位２１，２２，２３を被覆する封止樹脂５０を更に備える。
第一回路ユニット４１は、第一装置単位２１と、第一装置単位２１の第一側面２０ｃから突出する第一電源端子板３１及び第一グランド端子板３７と、第一装置単位２１の第二側面２０ｄから突出する第一出力端子板３４と、を有する。
第二回路ユニット４２は、第二装置単位２２と、第二装置単位２２の第一側面２０ｃから突出する第二電源端子板３２及び第二グランド端子板３８と、第二装置単位２２の第二側面２０ｄから突出する第二出力端子板３５と、を有する。
第三回路ユニット４３は、第三装置単位２３と、第三装置単位２３の第一側面２０ｃから突出する第三電源端子板３３及び第三グランド端子板３９と、第三装置単位２３の第二側面２０ｄから突出する第三出力端子板３６と、を有する。
第一回路ユニット４１と、第二回路ユニット４２と、第三回路ユニット４３とは、平面視した場合、略等しい形状を有している。
第一装置単位２１は、電源配線板２４の一単位と、第一グランド配線板２５と、第一出力配線板２８と、第一半導体素子９１と、第四半導体素子９４と、を有する。
第二装置単位２２は、電源配線板２４の一単位と、第二グランド配線板２６と、第二出力配線板２９と、第二半導体素子９２と、第五半導体素子９５と、を有する。
第三装置単位２３は、電源配線板２４の一単位と、第三グランド配線板２７と、第三出力配線板３０と、第三半導体素子９３と、第六半導体素子９６と、を有する。
封止樹脂５０は、電源配線板２４、グランド配線板２５，２６，２７及び出力配線板２８，２９，３０の第二主面が露出するように、電源配線板２４、グランド配線板２５，２６，２７及び出力配線板２８，２９，３０、半導体素子９１〜９６、並びに、電源端子板３１，３２，３３、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９を封止している。
例えば、図２に示すように、封止樹脂５０は、電源配線板２４の第二主面２４ｂ、グランド配線板２５，２６，２７の第二主面２５ｂ，２６ｂ，２７ｂ及び出力配線板２８，２９，３０の第二主面２８ｂ，２９ｂ，３０ｂが露出するように、電源配線板２４、グランド配線板２５，２６，２７及び出力配線板２８，２９，３０、半導体素子９１〜９６、並びに、電源端子板３１，３２，３３、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９を封止している。
電源配線板２４の第二主面２４ｂ、グランド配線板２５，２６，２７の第二主面２５ｂ，２６ｂ，２７ｂ及び出力配線板２８，２９，３０の第二主面２８ｂ，２９ｂ，３０ｂと、封止樹脂５０におけるこれらの第二主面側に露出する面（下面）５０ａとは、同一面上に配されている。
電源配線板２４の第二主面２４ｂ、グランド配線板２５，２６，２７の第二主面２５ｂ，２６ｂ，２７ｂ及び出力配線板２８，２９，３０の第二主面２８ｂ，２９ｂ，３０ｂは、装置本体２０の下面を構成する。
電源端子板３１，３２，３３、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９は、封止樹脂５０から突出している。
出力端子板３４，３５，３６とグランド端子板３７，３８，３９とは、装置本体２０の長手方向Ｘに沿う側面（封止樹脂５０の側面）から、その側面と垂直に、かつ互いに逆向きに突出している。具体的には、グランド端子板３７，３８，３９が装置本体２０の第一側面２０ｃからその側面と垂直に突出しているのに対し、出力端子板３４，３５，３６は装置本体２０の第二側面２０ｄからその側面と垂直に突出している。
電源端子板３１，３２，３３は、グランド端子板３７，３８，３９と同じ向きに突出している。具体的には、電源端子板３１，３２，３３、及びグランド端子板３７，３８，３９は、いずれも装置本体２０の第一側面２０ｃからその側面と垂直に突出している。
電源端子板３１，３２，３３は、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）に直交する方向（装置本体２０の長手方向Ｘ）にずれて位置する。
出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）とは、第一出力端子板３４から第一グランド端子板３７に向かう方向、第二出力端子板３５から第二グランド端子板３８に向かう方向、及び第三出力端子板３６から第三グランド端子板３９に向かう方向のことである。
すなわち、電源端子板３１，３２，３３が、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向に直交する方向（装置本体２０の長手方向Ｘ）にずれて位置するとは、電源端子板３１，３２，３３が、出力端子板３４，３５，３６とグランド端子板３７，３８，３９を結ぶ直線上にはないことを意味する。
回路ユニット４１，４２，４３は、装置本体２０（装置単位２１，２２，２３）の第二側面２０ｄから突出するゲート端子板６１〜６６を有していてもよい。
この場合、電源端子板３１，３２，３３とゲート端子板６１〜６６とは、装置本体２０の長手方向Ｘに沿う側面から、その側面と垂直に互いに逆向きに突出している。具体的には、電源端子板３１，３２，３３が装置本体２０の第一側面２０ｃからその側面と垂直に突出しているのに対し、ゲート端子板６１〜６６は装置本体２０の第二側面２０ｄからその側面と垂直に突出している。ゲート端子板６１〜６６は、封止樹脂５０から突出している。
装置本体２０の長手方向Ｘにおいて、電源端子板３１，３２，３３、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の幅は、ゲート端子板６１〜６６の幅よりも大きいことが好ましい。
複数の端子板（電源端子板３１，３２，３３、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９、ゲート端子板６１〜６６）は、その長手方向の中途部において折曲げられている。各端子板の長手方向の先端部（３１Ｂ〜３９Ｂ、６１Ｂ〜６６Ｂ）は、基端部（３１Ａ〜３９Ａ、６１Ａ〜６６Ａ）に対して略垂直に延びている。
また、複数の配線板から延びる各端子板の長手方向の先端部（３１Ｂ〜３９Ｂ、６１Ｂ〜６６Ｂ）は、複数の配線板の第二主面（電源配線板２４の第二主面２４ｂ、グランド配線板２５，２６，２７の第二主面２５ｂ，２６ｂ，２７ｂ及び出力配線板２８，２９，３０の第二主面２８ｂ，２９ｂ，３０ｂ）が向く方向と逆向きに延びている。
すなわち、複数の配線板から延びる各端子板の先端部は、配線板の第一主面（例えば、電源配線板２４の第一主面２４ａ）から突出するように配線板の厚み方向に延びている。
装置本体２０は、３つの装置単位２１，２２，２３において共通の電源配線板２４と、装置単位２１，２２，２３においてそれぞれ個別に設けられたグランド配線板２５，２６，２７と、装置単位２１，２２，２３においてそれぞれ個別に設けられた出力配線板２８，２９，３０とを有する。
電源配線板２４と、グランド配線板２５，２６，２７と、出力配線板２８，２９，３０とは、互いに間隔を空けて配置されている。
電源配線板２４は、装置本体２０の長手方向Ｘに延びている。電源配線板２４は、平面視した場合、装置本体２０の長手方向Ｘに沿って交互に連結された幅狭部２４Ａと幅広部２４Ｂを複数組有することにより、長手方向Ｘに周期的な凹凸形状を有している。
言い換えれば、電源配線板２４は、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）に直交する方向（装置本体２０の長手方向Ｘ）に連続する幅狭部２４Ａと幅広部２４Ｂとをそれぞれ３つ有する。
電源配線板２４の幅狭部２４Ａは、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）において幅広部２４Ｂよりも幅が狭い。
電源配線板２４の幅広部２４Ｂは、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）において、幅狭部２４Ａよりも幅が広い。
電源配線板２４の幅広部２４Ｂは、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）において、幅狭部２４Ａの一方側（図１の上側）に突出している。具体的には、装置本体２０の短手方向Ｙにおいて、電源配線板２４の幅広部２４Ｂがその幅狭部２４Ａに対して装置本体２０の第一側面２０ｃ側に突出している。
電源配線板２４は、３つの回路ユニット４１，４２，４３の全体にわたって延在している。３つの電源端子板３１，３２，３３は、電源配線板２４の各幅広部２４Ｂとそれぞれ一体的に接続され、平面視で各幅広部２４Ｂから装置本体２０の第一側面２０ｃ側へ突出している。すなわち、３つの電源端子板３１，３２，３３と電源配線板２４とが一体に形成されている。
グランド配線板２５，２６，２７は、電源配線板２４のうち幅広部２４Ｂが突出している第一側面２０ｃ側において、電源配線板２４の幅狭部２４Ａに隣接するように配置されている。
より具体的には、グランド配線板２５，２６，２７は、装置本体２０の長手方向Ｘにおいて互いに隣接する電源配線板２４の２つの幅広部２４Ｂと、当該２つの幅広部２４Ｂを連結する電源配線板２４の１つの幅狭部２４Ａとで囲まれる領域に１つずつ配置されている。
グランド端子板３７，３８，３９は、グランド配線板２５，２６，２７とそれぞれ一体的に接続され、平面視でグランド配線板２５，２６，２７から装置本体２０の前記第一側面２０ｃ側へ突出している。すなわち、グランド端子３７，３８，３９とグランド配線板２５，２６，２７とが一体に形成されている。
出力配線板２８，２９，３０は、電源配線板２４のうち幅広部２４Ｂが突出している装置本体２０の第一側面２０ｃとは反対の第二側面２０ｄ側に配置されている。
出力配線板２８，２９，３０は、電源配線板２４に沿って装置本体２０の長手方向Ｘに配置され、その数は電源配線板２４の幅狭部２４Ａ及び前記幅広部２４Ｂの組数、つまり、装置本体２０の回路ユニット数（半導体装置１０の装置単位数）と等しい。
また、出力配線板２８，２９，３０の各出力配線板は、装置本体２０の長手方向Ｘに連結された幅狭部２８Ａ，２９Ａ，３０Ａと幅広部２８Ｂ，２９Ｂ，３０Ｂを有する。
より具体的には、出力配線板２８，２９，３０は、平面視した場合、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）に直交する方向（装置本体２０の長手方向Ｘ）に連続する幅狭部２８Ａ，２９Ａ，３０Ａと幅広部２８Ｂ，２９Ｂ，３０Ｂとを有する。
出力配線板２８，２９，３０の幅狭部２８Ａ，２９Ａ，３０Ａは、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）において幅広部２８Ｂ，２９Ｂ，３０Ｂよりも幅が狭い。
出力配線板２８，２９，３０の幅広部２８Ｂ，２９Ｂ，３０Ｂは、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）において、幅狭部２８Ａ，２９Ａ，３０Ａよりも幅が広い。
出力配線板２８，２９，３０の幅広部２８Ｂ，２９Ｂ，３０Ｂは、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）において、幅狭部２８Ａ，２９Ａ，３０Ａの一方側（図１の下側）に突出している。つまり、各出力配線板の幅広部がその幅狭部に対して装置本体２０の第二側面２０ｂ側に突出している。
出力端子板３４，３５，３６は、出力配線板２８，２９，３０の幅広部２８Ｂ，２９Ｂ，３０Ｂとそれぞれ一体的に接続され、平面視で幅広部２８Ｂ，２９Ｂ，３０Ｂから前記装置本体２０の前記第二側面２０ｂ側へ突出している。すなわち、出力端子板３４，３５，３６と出力配線板２８，２９，３０とが一体に形成されている。
出力配線板２８，２９，３０は、装置本体２０の長手方向Ｘにおいて、互いに隣接するどの２つの出力配線板（例えば２８と２９）についても、一方の出力配線板（２８）の幅狭部（２８Ａ）が、他方の出力配線板（２９）の幅広部（２９Ｂ）と向き合っている。
また、装置本体２０の短手方向Ｙにおいて、各出力配線板の前記幅狭部（例えば２８Ａ）及び前記幅広部（２８Ｂ）が、前記電源配線板２４の１組の前記幅広部２４Ｂ及び前記幅狭部２４Ａとそれぞれ向き合っている。
また、長手方向Ｘにおいて、各出力配線板（例えば２８)の幅が、電源配線板２４の１組の幅狭部２４Ａ及び幅広部２４Ｂそれぞれの幅の合計よりも小さい。
グランド配線板２５，２６，２７は、装置本体２０の短手方向Ｙにおいて、電源配線板２４の幅狭部２４Ａを介して、出力配線板２８，２９，３０の幅広部２８Ｂ，２９Ｂ，３０Ｂとそれぞれ向かい合うように配置されている。
電源配線板２４の幅狭部２４Ａ及び幅広部２４Ｂは、装置本体２０の短手方向Ｙにおいて、出力配線板２８，２９，３０の各出力配線板の幅広部及び幅狭部とそれぞれ向かい合うように配置されている。
回路ユニット４１，４２，４３がゲート端子板６１〜６６を有する場合、装置本体２０は、装置単位２１，２２，２３において、ゲート端子板６１〜６６それぞれに対して設けられたゲート配線板８１〜８６を有する。
ゲート配線板８１〜８６は、装置本体２０の長手方向Ｘにおいて互いに隣接する２つの出力配線板（例えば２８と２９)の間に１つずつ配置された複数の第一ゲート配線板８２，８４，８６と、各第一ゲート配線板（例えば８２)と、当該第一ゲート配線板（８２）と隣接する１つの出力配線板(２８)の幅狭部(２８Ａ)及びこれに連結された幅広部（２８Ｂ）と、によって囲まれた領域に１つずつ配置された複数の第二ゲート配線板８１，８３，８５と、を含む。
ゲート端子板６１〜６６は、ゲート配線板８１〜８６とそれぞれ一体的に接続され、平面視でゲート配線板８１〜８６から装置本体２０の第二側面２０ｄ側へ突出している。
第一回路ユニット４１において、第二ゲート配線板８１は、第一出力配線板２８の幅狭部２８Ａに隣接するように配置されている。また、第一ゲート配線板８２は、第一出力配線板２８と第二出力配線板２９の間に配置されている。
これにより、第一回路ユニット４１は、電源配線板２４の１組の幅狭部２４Ａ及び幅広部２４Ｂと、１つの出力配線板２８と、１つのグランド配線板２５と、１つの第一ゲート配線板８２と、１つの第二ゲート配線板８１と、を含む。
第二回路ユニット４２において、第二ゲート配線板８３は、第二出力配線板２９の幅狭部２９Ａに隣接するように配置されている。また、第一ゲート配線板８４は、第二出力配線板２９と第三出力配線板３０の間に配置されている。
これにより、第二回路ユニット４２は、電源配線板２４の１組の幅狭部２４Ａ及び幅広部２４Ｂと、１つの出力配線板２９と、１つのグランド配線板２６と、１つの第一ゲート配線板８４と、１つの第二ゲート配線板８３と、を含む。
第三回路ユニット４３において、第二ゲート配線板８５は、第三出力配線板３０の幅狭部３０Ａに隣接するように配置されている。また、第一ゲート配線板８６は、第三出力配線板３０における、第三出力端子板３６及び第三グランド端子板３９の配列方向（装置本体２０の短手方向Ｙ）に沿って配置されている。
これにより、第三回路ユニット４３は、電源配線板２４の１組の幅狭部２４Ａ及び幅広部２４Ｂと、１つの出力配線板３０と、１つのグランド配線板２７と、１つの第一ゲート配線板８６と、１つの第二ゲート配線板８５と、を含む。
電源端子板３１，３２，３３の延出方向の基端部３１Ａ，３２Ａ，３３Ａは、電源端子板３１，３２，３３の他の部分（先端部３１Ｂ，３２Ｂ，３３Ｂ）よりも幅広に形成されている。
電源端子板３１，３２，３３の基端部３１Ａ，３２Ａ，３３Ａと、電源端子板３１，３２，３３の先端部３１Ｂ，３２Ｂ，３３Ｂとの間には段差が設けられていることが好ましい。
出力端子板３４，３５，３６の延出方向の基端部３４Ａ，３５Ａ，３６Ａは、出力端子板３４，３５，３６の他の部分（先端部３４Ｂ，３５Ｂ，３６Ｂ）よりも幅広に形成されている。
出力端子板３４，３５，３６の基端部３４Ａ，３５Ａ，３６Ａと、出力端子板３４，３５，３６の先端部３４Ｂ，３５Ｂ，３６Ｂとの間には段差が設けられていることが好ましい。
グランド端子板３７，３８，３９の延出方向の基端部３７Ａ，３８Ａ，３９Ａは、グランド端子板３７，３８，３９の他の部分（先端部３７Ｂ，３８Ｂ，３９Ｂ）よりも幅広に形成されている。
グランド端子板３７，３８，３９の基端部３７Ａ，３８Ａ，３９Ａと、グランド端子板３７，３８，３９の先端部３７Ｂ，３８Ｂ，３９Ｂとの間には段差が設けられていることが好ましい。
図示例において、ゲート端子板６１〜６６の延出方向の基端部６１Ａ〜６６Ａは、ゲート端子板６１〜６６の他の部分（先端部６１Ｂ〜６６Ｂ）よりも幅広に形成されているが、例えば、基端部６１Ａ〜６６Ａの幅寸法は先端部６１Ｂ〜６６Ｂと同等でもよい。
基端部６１Ａ〜６６Ａが先端部６１Ｂ〜６６Ｂよりも幅広である場合、ゲート端子板６１〜６６の基端部６１Ａ〜６６Ａと、ゲート端子板６１〜６６の先端部６１Ｂ〜６６Ｂとの間には段差が設けられていることが好ましい。
各端子板の基端部（３１Ａ〜３９Ａ、６１Ａ〜６６Ａ）と先端部（３１Ｂ〜３９Ｂ、６１Ｂ〜６６Ｂ）との間の段差は、各端子板の幅寸法が基端部（３１Ａ〜３９Ａ、６１Ａ〜６６Ａ）と先端部（３１Ｂ〜３９Ｂ、６１Ｂ〜６６Ｂ）との境界において急激に変化するような形状を意味する。
図示例においては、各端子板の基端部（３１Ａ〜３９Ａ、６１Ａ〜６６Ａ）と先端部（３１Ｂ〜３９Ｂ、６１Ｂ〜６６Ｂ）との間に段差が設けられることで、各端子板の先端部（３１Ｂ〜３９Ｂ、６１Ｂ〜６６Ｂ）の幅方向の両端が、各端子板の基端部（３１Ａ〜３９Ａ、６１Ａ〜６６Ａ）の幅方向の両端よりも内側に位置している。
電源端子板３１，３２，３３の基端部３１Ａ，３２Ａ，３３Ａの端子主面（下面）３１ｂ，３２ｂ，３３ｂ、出力端子板３４，３５，３６の基端部３４Ａ，３５Ａ，３６Ａの端子主面（下面）３４ｂ，３５ｂ，３６ｂ、グランド端子板３７，３８，３９の基端部３７Ａ，３８Ａ，３９Ａの端子主面（下面）３７ｂ，３８ｂ，３９ｂ及びゲート端子板６１〜６６の基端部６１Ａ〜６６Ａの下面６１ｂ〜６６ｂと、電源配線板２４の第二主面（下面）２４ｂ、グランド配線板２５，２６，２７の第二主面（下面）２５ｂ，２６ｂ，２７ｂ及び出力配線板２８，２９，３０の第二主面（下面）２８ｂ，２９ｂ，３０ｂとが、同一面上に配されている。
半導体素子９１〜９６は、電源配線板２４の各幅広部２４Ｂと、出力配線板２８〜３０の各幅広部２８Ｂ〜３０Ｂとに１つずつ配置されている。
より具体的には、電源配線板２４のうち、電源端子板３１，３２，３３の基端部３１Ａ，３２Ａ，３３Ａ近傍の部分（幅広部２４Ｂ）の第一主面２４ａには、半導体素子９１，９２，９３が実装されている。
これらの半導体素子９１，９２，９３は、接続子１０１，１０２，１０３を介して、出力配線板２８，２９，３０の幅狭部２８Ａ，２９Ａ，３０Ａとそれぞれ電気接続されている。半導体素子９１，９２，９３は、接続子１０４，１０５，１０６を介して、第一ゲート配線板８２，８４，８６とそれぞれ電気接続されている。
出力配線板２８，２９，３０のうち、出力端子板３４，３５，３６の基端部３４Ａ，３５Ａ，３６Ａ近傍の部分（幅広部２８Ｂ，２９Ｂ，３０Ｂ）の第一主面２８ａ，２９ａ，３０ａには、半導体素子９４，９５，９６が実装されている。
これらの半導体素子９４，９５，９６は、接続子１０７，１０８，１０９を介して、グランド配線板２５，２６，２７とそれぞれ電気接続されている。半導体素子９４，９５，９６は、接続子１１０，１１１，１１２を介して、第二ゲート配線板８１，８３，８５とそれぞれ電気接続されている。
図１に示すように、接続子１０１，１０２，１０３，１０７，１０８，１０９としては、ボンディングワイヤが用いられている。また、接続子１０４，１０５，１０６，１１０，１１１，１１２としては、ボンディングワイヤが用いられている。
第一回路ユニット４１において、第一電源端子板３１、電源配線板２４、第一半導体素子９１、第一接続子１０１、第一出力配線板２８及び第一出力端子板３４が、第一電流経路７１を形成している。ここで、接続子１０４は、第一半導体素子９１から第一ゲート配線板８２へ向かうに従って、第一電流経路７１から反れるように配置されている。
第二回路ユニット４２において、第二電源端子板３２、電源配線板２４、第二半導体素子９２、第二接続子１０２、第二出力配線板２９及び第二出力端子板３５が、第一電流経路７３を形成している。ここで、接続子１０５は、第二半導体素子９２から第一ゲート配線板８４へ向かうに従って、第一電流経路７３から反れるように配置されている。
第三回路ユニット４３において、第三電源端子板３３、電源配線板２４、第三半導体素子９３、第三接続子１０３、第三出力配線板３０及び第三出力端子板３６が第一電流経路７５を形成している。ここで、接続子１０６は、第三半導体素子９３から第一ゲート配線板８６へ向かうに従って、第一電流経路７５から反れるように配置されている。
第一回路ユニット４１において、第一出力端子板３４、第一出力配線板２８、第四半導体素子９４、第四接続子１０７、第一グランド配線板２５及び第一グランド端子板３７が、第二電流経路７２を形成している。ここで、接続子１１０は、第四半導体素子９４から第二ゲート配線板８１へ向かうに従って、第二電流経路７２から反れるように配置されている。
第二回路ユニット４２において、第二出力端子板３５、第二出力配線板２９、第五半導体素子９５、第五接続子１０８、第二グランド配線板２６及び第二グランド端子板３８が、第二電流経路７４を形成している。ここで、接続子１１１は、第五半導体素子９５から第二ゲート配線板８３へ向かうに従って、第二電流経路７４から反れるように配置されている。
第三回路ユニット４３において、第三出力端子板３６、第三出力配線板３０、第六半導体素子９６、第六接続子１０９、第三グランド配線板２７及び第三グランド端子板３９が、第二電流経路７６を形成している。ここで、接続子１１２は、第六半導体素子９６から第二ゲート配線板８５へ向かうに従って、第二電流経路７６から反れるように配置されている。
電源配線板２４の３つの幅広部２４Ｂにそれぞれ配置された半導体素子９１，９２，９３は、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）に直交する方向（装置本体２０の長手方向Ｘ）に間隔を空けて配列されて第一素子群を構成している。
一方、３つの出力配線板２８，２９，３０の幅広部２８Ｂ，２９Ｂ，３０Ｂにそれぞれ配置された半導体素子９４，９５，９６は、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）に直交する方向（装置本体２０の長手方向Ｘ）に間隔を空けて配列されて第二素子群を構成している。
第二素子群を構成する第五半導体素子９５の中心が、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）に直交する方向（装置本体２０の長手方向Ｘ）において第一素子群を構成する第一半導体素子９１と第二半導体素子９２の中心間に位置している。
また、第二素子群を構成する第六半導体素子９６の中心が、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）に直交する方向（装置本体２０の長手方向Ｘ）において第一素子群を構成する第二半導体素子９２と第三半導体素子９３の中心間に位置している。
封止樹脂５０は、電源配線板２４、出力配線板２８，２９，３０、及びグランド配線板２５，２６，２７の第二主面（第一主面とは反対側の面、つまり装置本体２０の下面２０ｂ）が露出するように、電源配線板２４、出力配線板２８，２９，３０、及びグランド配線板２５，２６，２７を封止する。
また、封止樹脂５０には、図１に示すように、電源配線板２４、出力配線板２８，２９，３０、及びグランド配線板２５，２６，２７の厚み方向に貫通する貫通孔５１，５１が形成されていてもよい。
封止樹脂５０の貫通孔５１，５１は、図１に示すように、封止樹脂５０における出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）に直交する方向（装置本体２０の長手方向Ｘ）の両端に形成されていることが好ましい。
電源配線板２４、グランド配線板２５，２６，２７、出力配線板２８，２９，３０、ゲート配線板８１〜８６、電源端子板３１，３２，３３、出力端子板３４，３５，３６、グランド端子板３７，３８，３９及びゲート端子板６１〜６６の材料は、特に限定されないが、例えば、銅等の一般的なリードフレームに用いられる材料であってよい。
封止樹脂５０は、特に限定されないが、例えば、一般的に半導体装置の封止に用いられる材料であってよい。
本実施形態の半導体装置１０の回路図は、例えば、図３に示すようになっている。
図１，３に示す態様では、第一半導体素子９１、第二半導体素子９２、第三半導体素子９３、第四半導体素子９４、第五半導体素子９５及び第六半導体素子９６が、ドレイン電極、ソース電極、ゲート電極を有するスイッチング素子である。この場合、本実施形態の半導体装置１０は、モータ（例えば、三相モータ）の動作制御に使用することができる。
本実施形態の半導体装置１０では、電源端子板３１，３２，３３が直流電源（不図示）に接続される。電源端子板３１，３２，３３に直流電流が流れ、スイッチング素子である半導体素子９１，９２，９３のゲート電極に対してゲート信号が断続的に印加されると、第一電流経路７１，７３，７５においては、電源端子板３１，３２，３３から出力端子板３４，３５，３６に向けて、断続的に直流電流が流れる。
一方、スイッチング素子である半導体素子９４，９５，９６のゲート電極に対してゲート信号が断続的に印加されると、第二電流経路７２，７４，７６においては、出力端子板３４，３５，３６とグランド端子板３７，３８，３９との間で交流電流が流れる。
なお、本実施形態では、３つの回路ユニット４１，４２，４３を備えた半導体装置１０を例示したが、本実施形態はこれに限定されない。本実施形態の半導体装置は、回路ユニットを少なくとも１つ備えていればよい。
本実施形態では、図１に示すように、接続子１０１，１０２，１０３，１０７，１０８，１０９として、ボンディングワイヤが用いられている場合を例示したが、本実施形態はこれに限定されない。本実施形態における接続子は、図４に示すように、接続子１０１，１０２，１０３，１０７，１０８，１０９が、導電性を有する板材であってもよい。
本実施形態の半導体装置１０は、図５に示すように、電源配線板２４と出力配線板２８，２９，３０とが第一コンデンサ１２１，１２２，１２３によって接続され、出力配線板２８，２９，３０とグランド配線板２５，２６，２７とが第二コンデンサ１２４，１２５，１２６によって接続されていてもよい。すなわち、本実施形態の回路ユニット４１，４２，４３は、コンデンサ１２１〜１２６を含んでもよい。
図５において、第一コンデンサ１２１〜１２３は、電源配線板２４と出力配線板２８〜３０との間において半導体素子９１〜９３と並列に接続されている。また、第二コンデンサ１２４〜１２６は、出力配線板２８，２９，３０とグランド配線板２５，２６，２７との間において半導体素子９４〜９６と並列に接続されている。
本実施形態によれば、半導体装置１０が、装置本体２０と、１つの電源配線板２４と、複数の出力配線板２８〜３０と、複数の半導体素子９１〜９６とを備える。装置本体２０は、互いに対向する第一主面２０ａ及び第二主面２０ｂと、第一主面２０ａの短手方向Ｙにおいて互いに対向する第一側面２０ｃ及び第二側面２０ｄとを有する。１つの電源配線板２４は、第一主面２０ａの長手方向Ｘに交互に連結された幅狭部２４Ａと幅広部２４Ｂを複数組有し、短手方向Ｙにおいて幅広部２４Ｂが幅狭部２４Ａに対して第一側面２０ｃ側に突出している。複数の出力配線板２８〜３０は、電源配線板２４に沿って長手方向Ｘに配置される。複数の出力配線板２８〜３０の数は、電源配線板２４の幅狭部２４Ａ及び幅広部２４Ｂの組数と等しい。複数の出力配線板２８〜３０の各出力配線板は長手方向Ｘに連結された幅狭部２８Ａと幅広部２８Ｂを有し、幅広部２８Ｂが幅狭部２８Ａに対して第二側面２０ｄ側に突出している。複数の半導体素子９１〜９６は、電源配線板２４の各幅広部２４Ｂと、出力配線板２８〜３０の各幅広部２８Ｂ〜３０Ｂとに１つずつ配置されている。長手方向Ｘにおいて、互いに隣接するどの２つの出力配線板（例えば２８,２９）についても、一方の出力配線板（２８）の幅狭部（２８Ａ）が、他方の前記出力配線板（２９）の幅広部（２９Ｂ）と向き合っている。短手方向Ｙにおいて、各出力配線板の幅狭部（２８Ａ）及び幅広部（２８Ｂ）が、電源配線板２４の１組の幅広部２４Ｂ及び幅狭部２４Ａとそれぞれ向き合っている。長手方向Ｘにおいて、各出力配線板（例えば２８）の幅が、電源配線板２４の１組の幅狭部２４Ａ及び幅広部２４Ｂそれぞれの幅の合計よりも小さい。
これにより、長手方向Ｘにおいて互いに隣接する電源配線板２４の２つの幅広部の間、つまり、短手方向Ｙにおいて電源配線板２４の各幅狭部２４Ａと装置本体２０の第一側面２０ｃとの間、に電源配線板及び出力配線板以外の配線板を設けるための領域を確保することができる。
更に、長手方向Ｘにおいて互いに隣接する２つの出力配線板（例えば２８と２９）の間と、各出力配線板の幅狭部と装置本体２０の第二側面２０ｄとの間と、にも電源配線板及び出力配線板以外の配線板を設けるための領域を確保することができる。
したがって、これらの領域に、上述のグランド配線板、第一ゲート配線板、及び第二ゲート配線板を、各配線板と接続させる端子板間のピッチを確保しながら配置することができる。したがって、これらの配線板を配置すれば、隣り合う端子板間のピッチを確保しながら放熱面積を増やすことができる。
また、このようにして確保される領域は、電源配線板２４と各出力配線板が互いに係合するように配置されている場合、つまり、電源配線板２４の幅広部２４Ｂが装置本体２０の第一側面２０ｃ側ではなく、第二側面２０ｄ側に突出しており、各出力配線板の幅広部が装置本体２０の第二側面２０ｄ側ではなく、第一側面２０ｃ側に突出している場合、には確保することができない領域である。
このことから、本実施形態に係る電源配線板２４と複数の出力配線板２８〜３０の配置構成によって、半導体装置１０の更なるコンパクト化を実現することができる。
また、本実施形態によれば、半導体装置１０が、長手方向Ｘにおいて互いに隣接する電源配線板２４の２つの幅広部２４Ｂと、当該２つの幅広部２４Ｂを連結する電源配線板２４の１つの幅狭部２４Ａとで囲まれる領域に１つずつ配置された複数のグランド配線板２５〜２７を更に備える。複数のグランド配線板２５〜２７の各グランド配線板（例えば２５）が、短手方向Ｙにおいて電源配線板２４の１つの幅狭部２４Ａを介して１つの出力配線板２８の幅広部２８Ｂと向き合っている。
これにより、上記と同様、隣り合う端子板間のピッチを確保しながら放熱面積を増やすことができると共に、半導体装置の更なるコンパクト化を図ることができる。
また、本実施形態によれば、半導体装置１０が、長手方向Ｘにおいて互いに隣接する２つの出力配線板（例えば２８と２９)の間に１つずつ配置された複数の第一ゲート配線板８２,８４,８６と、複数の第一ゲート配線板８２,８４,８６の各第一ゲート配線板（例えば８２）と、当該第一ゲート配線板（８２）と隣接する１つの出力配線板（２８）の幅狭部（２８Ａ）及びこれに連結された幅広部（２８Ｂ）と、によって囲まれた領域に１つずつ配置された複数の第二ゲート配線板８１,８３,８５と、を更に備える。
これにより、上記と同様、隣り合う端子板間のピッチを確保しながら放熱面積を増やすことができると共に、半導体装置の更なるコンパクト化を図ることができる。
また、本実施形態によれば、装置本体２０が、複数の回路ユニット４１,４２,４３から構成され、複数の回路ユニット４１,４２,４３の各回路ユニット（例えば４１）が、電源配線板（２４）の１組の幅狭部（２４Ａ）及び幅広部（２４Ｂ）と、１つの出力配線板（２８）と、１つのグランド配線板（２５）と、１つの第一ゲート配線板（８２）と、１つの第二ゲート配線板（８１）とを含む。
これにより、上記と同様、隣り合う端子板間のピッチを確保しながら放熱面積を増やすことができると共に、半導体装置の更なるコンパクト化を図ることができる。
また、各回路ユニットが同一の構成を有していることから、半導体装置１０の製造工程を簡素化することができる。より具体的には、各回路ユニット間で各配線板と各半導体素子の形状と配置が同一のため、電源配線板２４の各幅広部２４Ｂと、出力配線板２８〜３０の各幅広部２８Ｂ〜３０Ｂとに１つずつ半導体素子９１〜９６を実装する工程において、回路ユニット毎に半導体素子の位置決めを行う必要がなくなる。
また、本実施形態によれば、半導体装置１０が、各回路ユニット（例えば４１）において、電源配線板２４の幅広部２４Ｂに配置された第一半導体素子（９１）と１つの出力配線板（２８）の幅狭部（２８Ａ）とを電気接続する第一接続子（１０１）と、１つの出力配線板（２８）の幅広部（２８Ｂ）に配置された第二半導体素子（９４）と１つのグランド配線板（２５）とを電気接続する第二接続子（１０７）と、第一半導体素子（９１）と１つの第一ゲート配線板（８２）とを電気接続する第三接続子（１０４）と、第二半導体素子（９４）と１つの第二ゲート配線板（８１）とを電気接続する第四接続子（１１０）と、を更に備える。
これにより、隣り合う端子板間のピッチを確保しながら放熱面積を増やすことができると共に、半導体装置の更なるコンパクト化を図ることができる。
また、各回路ユニットが同一の構成を有していることから、半導体装置１０の製造工程を簡素化することができる。より具体的には、各回路ユニット間で各配線板と各半導体素子の形状と配置が同一のため、第一半導体素子と第一ゲート配線板を第一接続子で電気接続する工程と、第二半導体素子と第二ゲート配線板を第二接続子で電気接続する工程において、装置本体２０を回転移動させなくても精度良く電気接続することができる。
また、本実施形態によれば、半導体装置１０が、電源配線板２４の各幅広部２４Ｂとそれぞれ一体的に接続され、平面視で当該各幅広部２４Ｂから装置本体２０の第一側面２０ｃ側へ突出する複数の電源端子板３１〜３３と、複数のグランド配線板２５〜２７とそれぞれ一体的に接続され、平面視で当該複数のグランド配線板２５〜２７から装置本体２０の第一側面２０ｃ側へ突出する複数のグランド端子板３７〜３９と、複数の出力配線板２８〜３０の各幅広部２８Ｂ〜３０Ｂとそれぞれ一体的に接続され、平面視で各幅広部２８Ｂ〜３０Ｂから装置本体２０の第二側面２０ｄ側へ突出する複数の出力端子板３４〜３６と、複数の第一ゲート配線板８２,８４,８６とそれぞれ一体的に接続され、平面視で装置本体２０の第二側面２０ｄ側へ突出する複数の第一ゲート端子板６２,６４,６６と、複数の第二ゲート配線板８１,８３,８５とそれぞれ一体的に接続され、平面視で前記装置本体２０の第二側面２０ｄ側へ突出する複数の第二ゲート端子板６１,６３,６５と、を更に備える。複数の電源端子板３１〜３３及び複数の出力端子板３４〜３６が、複数の第一ゲート端子板６２,６４,６６及び複数の第二ゲート端子板６１,６３,６５よりも長手方向Ｘの幅が大きい。
これにより、上記と同様、隣り合う端子板間のピッチを確保しながら放熱面積を増やすことができると共に、半導体装置の更なるコンパクト化を図ることができる。
また、本実施形態によれば、前記各回路ユニット（例えば４１）において、第三接続子（１０４）は、第一半導体素子（９１）から１つの第一ゲート配線板（８２）へ向かうに従って、１つの電源端子板（３１）から、電源配線板２４、第一半導体素子（９１）、第一接続子（１０１）、及び１つの出力配線板（２８）を経て、１つの出力端子板（３４）へと至る第一電流経路（７１）から反れるように配置されている。各回路ユニット（例えば４１）において、第四接続子（１１０）は、第二半導体素子（９４）から１つの第二ゲート配線板（８１）へ向かうに従って、１つの第一出力端子板（３４）から、１つの出力配線板（２８）、第四半導体素子（９４）、第四接続子（１０７）、及び１つのグランド配線板（２５）を経て、１つのグランド端子板（３７）へと至る第二電流経路（７２）から反れるように配置されている。
これにより、上記と同様、隣り合う端子板間のピッチを確保しながら放熱面積を増やすことができると共に、半導体装置の更なるコンパクト化を図ることができる。
また、第一半導体素子（９１）と出力配線板（２８）の幅狭部（２８Ａ）とを第一接続子（１０１）で接続する工程と、第一半導体素子（９１）と第一ゲート配線板（８２）とを第三接続子（１０４）で接続する工程において、第一接続子（１０１）と第三接続子（１０４）との間の距離が近くても、第一接続子（１０１）と第三接続子（１０４）とが互いに平行に配置される場合と比べて、より接続不良を回避することができる。また、第一接続子（１０１）と第三接続子（１０４）とが互いに平行に配置される場合と比べて、より電流経路への電気的干渉を抑制することができる。
また、本実施形態によれば、複数の電源端子板３１〜３３、複数のグランド端子板３７〜３９、複数の出力端子板３４〜３６、複数の第一ゲート端子板６２,６４,６６、及び複数の第二ゲート端子板６１,６３,６５の各端子板の延出方向の基端部３１Ａ〜３９Ａ,６１Ａ〜６６Ａが、装置本体２０の第二主面２０ｂと同一平面をなす端子主面を有する。各端子板の基端部３１Ａ〜３９Ａ,６１Ａ〜６６Ａが、各端子板の他の部分３１Ｂ〜３９Ｂ,６１Ｂ〜６６Ｂよりも幅が広い。
これにより、上記と同様、隣り合う端子板間のピッチを確保しながら、放熱面積を増やすことができる。したがって、半導体素子９１〜９６で発生した熱を効率よく外部に逃がすことができる。更に、半導体装置の更なるコンパクト化を図ることができる。
また、本実施形態によれば、各端子板（電源端子板３１，３２，３３、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９、ゲート端子板６１〜６６）の基端部（３１Ａ〜３９Ａ，６１Ａ〜６６Ａ）と、端子板の他の部分（３１Ｂ〜３９Ｂ，６１Ｂ〜６６Ｂ）との間に段差が設けられている。
これにより、この段差を、端子板の折曲げ位置の目印とすることができる。
また、本実施形態によれば、複数の配線板（電源配線板２４、グランド配線板２５，２６，２７、出力配線板２８，２９，３０、ゲート配線板８１〜８６）がそれぞれ端子板（電源端子板３１，３２，３３、出力端子板３４，３５，３６、グランド端子板３７，３８，３９、ゲート端子板６１〜６６）と一体に形成されている。
このため、半導体装置１０における電気的な損失を抑えながら、半導体装置１０のコンパクト化を図ることができる。
また、本実施形態によれば、端子板（電源端子板３１，３２，３３、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９、ゲート端子板６１〜６６）の基端部（３１Ａ〜３９Ａ，６１Ａ〜６６Ａ）の下面（３１ｂ〜３９ｂ，６１ｂ〜６６ｂ）と、配線板の下面（電源配線板２４の第二主面２４ｂ、グランド配線板２５，２６，２７の第二主面２５ｂ，２６ｂ，２７ｂ及び出力配線板２８，２９，３０の第二主面２８ｂ，２９ｂ，３０ｂ）が同一面上に配されている。また、一部の配線板の第一主面に半導体素子９１〜９６が配されている。
このため、半導体素子９１〜９６で発生した熱を効率よく外部に逃がすことができる。
また、本実施形態によれば、複数の端子板には、電源端子板３１，３２，３３と、装置本体２０から電源端子板３１，３２，３３と逆向きに延びる出力端子板３４，３５，３６と、装置本体２０から電源端子板３１，３２，３３と同じ向きに延びるグランド端子板３７，３８，３９と、がある。複数の配線板には、電源端子板３１，３２，３３に接続された電源配線板２４と、グランド端子板３７，３８，３９に接続されたグランド配線板２５，２６，２７と、出力端子板３４，３５，３６に接続された出力配線板２８，２９，３０と、がある。電源配線板２４は、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向に直交する方向に連続する幅狭部２４Ａと幅広部２４Ｂを複数有する。
このため、電源配線板２４の幅広部２４Ｂに配された３つの半導体素子９１，９２，９３で発生した熱を、電源配線板２４全体で、均等に逃がすことができる。すなわち、放熱効率の向上を図ることができる。
また、本実施形態によれば、電源配線板２４の幅広部２４Ｂの第一主面２４ａに配された半導体素子９１，９２，９３と、出力配線板２８，２９，３０の幅狭部２８Ａ，２９Ａ，３０Ａとが接続子１０１，１０２，１０３で接続され、出力配線板２８，２９，３０の幅広部２８Ｂ，２９Ｂ，３０Ｂの第一主面２８ａ，２９ａ，３０ａに配された半導体素子９４，９５，９６と、グランド配線板２５，２６，２７とが接続子１０７，１０８，１０９で接続されている。
このため、半導体素子９１，９２，９３で発生した熱を、接続子１０１，１０２，１０３を通じて、出力配線板２８，２９，３０の幅狭部２８Ａ，２９Ａ，３０Ａに効率よく伝えることができる。また、半導体素子９４，９５，９６で発生した熱を、接続子１０７，１０８，１０９を通じて、グランド配線板２５，２６，２７に効率よく伝えることができる。したがって、半導体装置１０の放熱効率を向上することができる。
また、本実施形態によれば、接続子１０１，１０２，１０３，１０７，１０８，１０９が、導電性を有する板材である。
板材はボンディングワイヤと比較して電気抵抗が小さいため、半導体装置１０における電気的な損失を小さくできる。また、板材は、ボンディングワイヤと比較して熱伝導率が高いため、半導体装置１０の放熱効率の向上をさらに図ることができる。
また、本実施形態によれば、封止樹脂５０に電源配線板２４、出力配線板２８，２９，３０、グランド配線板２５，２６，２７の厚み方向に貫通する貫通孔５１，５１が形成されている。
このため、貫通孔５１，５１を利用して半導体装置１０をネジ止めによって放熱部材に固定できる。この固定により、電源配線板２４、出力配線板２８，２９，３０、グランド配線板２５，２６，２７の第二主面（装置本体２０の下面）を放熱部材に押し付けることができる。
これにより、電源配線板２４、出力配線板２８，２９，３０、グランド配線板２５，２６，２７の第二主面と放熱部材との接触を確保できるため、半導体素子９１〜９６で発生した熱を、これらの配線板の第二主面から放熱部材に効率よく逃がすことができる。
また、貫通孔５１，５１は、封止樹脂５０における出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向に直交する方向の両端に形成されている。
このため、電源配線板２４、出力配線板２８，２９，３０、グランド配線板２５，２６，２７の第二主面（装置本体２０の下面２０ｂ）と放熱部材との面接触を確保できる。
これにより、半導体素子９１〜９６で発生した熱を、これらの配線板の第二主面から放熱部材に、さらに効率よく逃がすことができる。
また、本実施形態によれば、複数の端子板には、装置本体１０から電源端子板３１，３２，３３と逆向きに延びるゲート端子板６１〜６６がある。
このため、電源端子板３１，３２，３３及びグランド端子板３７，３８，３９間の間隔と、出力端子板３４，３５，３６及びゲート端子板６１〜６６間の間隔を確保しながら、半導体装置１０を長手方向に小型化することができる。
また、本実施形態によれば、配線板には、ゲート配線板８１，８３，８５がある。端子板には、電源配線板２４に接続された電源端子板３１，３２，３３と、グランド配線板２５，２６，２７に接続されたグランド端子板３７，３８，３９と、出力配線板２８，２９，３０に接続された出力端子板３４，３５，３６と、ゲート配線板８１，８３，８５に接続されたゲート端子板６１〜６６と、がある。電源端子３１，３２，３３、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の幅は、ゲート端子６１〜６６の幅よりも大きい。
このため、半導体装置１０における電気的な損失を抑えながら、半導体装置１０のコンパクト化を図ることができる。電源端子板３１，３２，３３、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９には大電流が流れるため、これらの端子板を幅広とすることで、これらの端子板における電気抵抗を小さく抑えて、これらの端子板における電気的な損失を抑制できる。
一方、ゲート端子板６１〜６６には小さい電流しか流れないため、これらの端子板を幅狭としても、これらの端子板における電気的な損失を抑えることができる。
また、本実施形態によれば、電源配線板２４の複数の幅広部２４Ｂのそれぞれに配された半導体素子９１，９２，９３は、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）に直交する方向（装置本体２０の長手方向Ｘ）に間隔を空けて配列されて第一素子群を構成する。複数の出力配線板２８，２９，３０の幅広部２８Ｂ，２９Ｂ，３０Ｂのそれぞれに配された半導体素子９４，９５，９６は、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）に直交する方向（装置本体２０の長手方向Ｘ）に間隔を空けて配列されて第二素子群を構成している。第二素子群を構成する半導体素子板９５，９６の中心が、出力端子板３４，３５，３６及びグランド端子板３７，３８，３９の配列方向（装置本体２０の短手方向Ｙ）に直交する方向（装置本体２０の長手方向Ｘ）において第一素子群を構成する半導体素子９１，９２，９３のうちの２つの中心間に位置している。
このため、第一電流経路７１，７３，７５及び第二電流経路７２，７４，７６をより単純化することができる。また、複数の半導体素子９１〜９６において発生した熱に基づく装置本体２０での熱分布の均等化を図ることができる。すなわち、装置本体２０における熱の集中を防止できると共に、半導体装置１０の放熱効率向上を図ることもできる。
また、本実施形態によれば、電源配線板２４、出力配線板２８，２９，３０、グランド配線板２５，２６，２７から延びる電源端子３１，３２，３３、出力端子３４，３５，３６、グランド端子３７，３８，３９の先端部は、これらの配線板の第一主面から突出するように、これらの配線板の厚み方向に延びている。
このため、半導体装置１０の下面が接触する放熱部材から離れた位置において、半導体装置１０を回路基板などに接続することができる。
また、本実施形態によれば、電源配線板２４と出力配線板２８，２９，３０とがコンデンサ１２１，１２２，１２３によって接続され、出力配線板２８，２９，３０とグランド配線板２５，２６，２７とがコンデンサ１２４，１２５，１２６によって接続されている。
半導体素子９１〜９６が、車載用電装品に搭載されるＭＯＦ−ＦＥＴやＩＧＢＴ等のスイッチング素子である場合、半導体素子９１〜９６のスイッチングにより電流が間欠的に流れる。半導体装置１０において、コンデンサ１２１〜１２６を設けることにより、半導体素子９１〜９６のスイッチング時の電圧変動を緩和させることができる。
［リードフレーム］
以下、本発明の一実施形態によるリードフレームについて、図面を参照して説明する。
図６に示すように、本実施形態のリードフレーム２００は、複数の配線板（電源配線板２４、グランド配線板２５，２６，２７、出力配線板２８，２９，３０、ゲート配線板８１〜８６）と、複数の端子板（電源端子板（リード）３１，３２，３３、出力端子板（リード）３４，３５，３６、グランド端子板（リード）３７，３８，３９、ゲート端子板６１〜６６）とが一体に形成され、複数の端子板が連結部（タイバー２０１，２０２と枠体部２０３）によって連結されている。
本実施形態では、図６に示すリードフレーム２００において、図１に示す半導体装置１０と同一の構成要素には、同一の符号を付して、それらの構成要素に関する説明を省略する。
連結部のうちタイバー２０１，２０２は、複数の端子板の配列方向にわたって、複数の端子板における複数の配線板近傍の部分（基端部（３１Ａ〜３９Ａ、６１Ａ〜６６Ａ））を連結するように形成されている。
連結部のうち枠体部２０３は、複数の端子板における複数の配線板とは反対側の部分（先端部（３１Ｂ〜３９Ｂ、６１Ｂ〜６６Ｂ））と、タイバー２０１，２０２における複数の端子板から離隔する部分とを連結し、複数の配線板と複数の端子板を囲むように形成されている。
本実施形態のリードフレーム２００は、半導体装置１０用のリードフレームとして用いられる。
すなわち、本実施形態のリードフレーム２００は、半導体装置１０を構成する、複数の配線板（電源配線板２４、グランド配線板２５，２６，２７、出力配線板２８，２９，３０、ゲート配線板８１〜８６）と、複数の端子板（電源端子板（リード）３１，３２，３３、出力端子板（リード）３４，３５，３６、グランド端子板（リード）３７，３８，３９、ゲート端子板６１〜６６）として用いられる。
本実施形態のリードフレーム２００を用いて、前述した半導体装置１０を製造することができる。
１０ 半導体装置
２０ 装置本体
２１，２２，２３ 装置単位
２４ 電源配線板
２５，２６，２７ グランド配線板
２８，２９，３０ 出力配線板
３１，３２，３３ 電源端子板
３４，３５，３６ 出力端子板
３７，３８，３９ グランド端子板
４１，４２，４３ 回路ユニット
５０ 封止樹脂
５１ 貫通孔
６１，６２，６３，６４，６５，６６ ゲート端子板
７１，７３，７５ 第一電流経路
７２，７４，７６ 第二電流経路
８１，８２，８３，８４，８５，８６ ゲート配線板
９１，９２，９３，９４，９５，９６ 半導体素子
１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８，１０９，１１０，１１１，１１２ 接続子
１２１，１２２，１２３，１２４，１２５，１２６ コンデンサ
２００ リードフレーム
２０１，２０２ タイバー
２０３ 枠体部
また、本実施形態によれば、前記各回路ユニット（例えば４１）において、第三接続子（１０４）は、第一半導体素子（９１）から１つの第一ゲート配線板（８２）へ向かうに従って、１つの電源端子板（３１）から、電源配線板２４、第一半導体素子（９１）、第一接続子（１０１）、及び１つの出力配線板（２８）を経て、１つの出力端子板（３４）へと至る第一電流経路（７１）から反れるように配置されている。各回路ユニット（例えば４１）において、第四接続子（１１０）は、第二半導体素子（９４）から１つの第二ゲート配線板（８１）へ向かうに従って、１つの出力端子板（３４）から、１つの出力配線板（２８）、第二半導体素子（９４）、第二接続子（１０７）、及び１つのグランド配線板（２５）を経て、１つのグランド端子板（３７）へと至る第二電流経路（７２）から反れるように配置されている。

Claims (15)

  1. 互いに対向する第一主面及び第二主面と、前記第一主面の短手方向において互いに対向する第一側面及び第二側面とを有する装置本体と、
    前記第一主面の長手方向に交互に連結された幅狭部と幅広部を複数組有する１つの電源配線板であって、前記短手方向において前記幅広部が前記幅狭部に対して前記第一側面側に突出している、１つの電源配線板と、
    前記電源配線板に沿って前記長手方向に配置された複数の出力配線板であって、前記複数の出力配線板の数は前記電源配線板の前記幅狭部及び前記幅広部の組数と等しく、前記複数の出力配線板の各出力配線板は前記長手方向に連結された幅狭部と幅広部を有し、当該幅広部が当該幅狭部に対して前記第二側面側に突出している、複数の出力配線板と、
    前記電源配線板の各幅広部と、前記出力配線板の各幅広部とに１つずつ配置された複数の半導体素子と、
    を備え、
    前記長手方向において、互いに隣接するどの２つの前記出力配線板についても、一方の出力配線板の前記幅狭部が、他方の前記出力配線板の前記幅広部と向き合っており、
    前記短手方向において、前記各出力配線板の前記幅狭部及び前記幅広部が、前記電源配線板の１組の前記幅広部及び前記幅狭部とそれぞれ向き合っており、
    前記長手方向において、前記各出力配線板の幅が、前記電源配線板の１組の前記幅狭部及び前記幅広部それぞれの幅の合計よりも小さい、
    半導体装置。
  2. 前記長手方向において互いに隣接する前記電源配線板の２つの前記幅広部と、当該２つの前記幅広部を連結する前記電源配線板の１つの前記幅狭部とで囲まれる領域に１つずつ配置された複数のグランド配線板を更に備え、
    前記複数のグランド配線板の各グランド配線板が、前記短手方向において前記電源配線板の１つの前記幅狭部を介して１つの前記出力配線板の前記幅広部と向き合っている、
    請求項１に記載の半導体装置。
  3. 前記長手方向において互いに隣接する２つの前記出力配線板の間に１つずつ配置された複数の第一ゲート配線板と、
    前記複数の第一ゲート配線板の各第一ゲート配線板と、当該第一ゲート配線板と隣接する１つの前記出力配線板の前記幅狭部及びこれに連結された前記幅広部と、によって囲まれた領域に１つずつ配置された複数の第二ゲート配線板と、
    を更に備える請求項２に記載の半導体装置。
  4. 前記装置本体は、複数の回路ユニットから構成され、
    前記複数の回路ユニットの各回路ユニットが、前記電源配線板の１組の前記幅狭部及び前記幅広部と、１つの前記出力配線板と、１つの前記グランド配線板と、１つの前記第一ゲート配線板と、１つの前記第二ゲート配線板とを含む、
    請求項３に記載の半導体装置。
  5. 前記各回路ユニットにおいて、前記電源配線板の前記幅広部に配置された第一半導体素子と、前記１つの出力配線板の前記幅狭部とを電気接続する第一接続子と、
    前記１つの出力配線板の前記幅広部に配置された第二半導体素子と、前記１つのグランド配線板とを電気接続する第二接続子と、
    前記第一半導体素子と、前記１つの第一ゲート配線板とを電気接続する第三接続子と、
    前記第二半導体素子と、前記１つの第二ゲート配線板とを電気接続する第四接続子と、
    を更に備える請求項４に記載の半導体装置。
  6. 前記電源配線板の各幅広部とそれぞれ一体的に接続され、平面視で当該各幅広部から前記装置本体の前記第一側面側へ突出する複数の電源端子板と、
    前記複数のグランド配線板とそれぞれ一体的に接続され、平面視で当該複数のグランド配線板から前記装置本体の前記第一側面側へ突出する複数のグランド端子板と、
    前記複数の出力配線板の各幅広部とそれぞれ一体的に接続され、平面視で前記各幅広部から前記装置本体の前記第二側面側へ突出する複数の出力端子板と、
    前記複数の第一ゲート配線板とそれぞれ一体的に接続され、平面視で前記装置本体の前記第二側面側へ突出する複数の第一ゲート端子板と、
    前記複数の第二ゲート配線板とそれぞれ一体的に接続され、平面視で前記装置本体の前記第二側面側へ突出する複数の第二ゲート端子板と、
    を更に備え、
    前記複数の電源端子板及び前記複数の出力端子板が、前記複数の第一ゲート端子板及び前記複数の第二ゲート端子板よりも前記長手方向の幅が大きい、
    請求項３〜５のいずれか１項に記載の半導体装置。
  7. 前記各回路ユニットにおいて、前記第三接続子は、前記第一半導体素子から前記１つの第一ゲート配線板へ向かうに従って、前記１つの電源端子板から、前記電源配線板、前記第一半導体素子、前記第一接続子、及び前記１つの出力配線板を経て、前記１つの出力端子板へと至る第一電流経路から反れるように配置されており、
    前記各回路ユニットにおいて、前記第四接続子は、前記第二半導体素子から前記１つの第二ゲート配線板へ向かうに従って、前記１つの第一出力端子板から、前記１つの出力配線板、前記第四半導体素子、前記第四接続子、及び前記１つのグランド配線板を経て、前記１つのグランド端子板へと至る第二電流経路から反れるように配置されている、
    請求項５に記載の半導体装置。
  8. 前記複数の電源端子板、前記複数のグランド端子板、前記複数の出力端子板、前記複数の第一ゲート端子板、及び前記複数の第二ゲート端子板の各端子板の延出方向の基端部が、前記装置本体の第二主面と同一平面をなす端子主面を有し、
    前記各端子板の前記基端部が、前記各端子板の他の部分よりも幅が広い、
    請求項６に記載の半導体装置。
  9. 前記各端子板の基端部と、前記各端子板の前記他の部分との間に段差がある、
    請求項８に記載の半導体装置。
  10. 前記複数の半導体素子は、前記電源配線板及び前記複数の出力配線板の第一主面に配置され、
    前記各配線板の第二主面が、前記装置本体の第二主面を構成する、
    請求項８又は９に記載の半導体装置。
  11. 前記第一接続子から前記第四接続子が、導電性を有する板材である、
    請求項５に記載の半導体装置。
  12. 前記装置本体は、前記各配線板の前記第二主面が露出するように前記各配線板を封止する樹脂を更に備え、
    前記樹脂は、前記装置本体の前記長手方向の両端に前記各配線板の厚み方向に貫通する貫通孔を有する、
    請求項１０または１１に記載の半導体装置。
  13. 前記各端子板の先端部は、前記各配線板の厚み方向において前記第一主面側に突出するように延びている
    請求項１０から１２のいずれか１項に記載の半導体装置。
  14. 前記電源配線板と前記各出力配線板とを接続する第一コンデンサと、
    前記各出力配線板と前記各グランド配線板とを接続する第二コンデンサと、
    を更に備える請求項２から１３のいずれか１項に記載の半導体装置。
  15. 請求項６から１４のいずれか一項に記載の半導体装置用のリードフレームであって、
    前記複数の電源端子板、前記複数のグランド端子板、前記複数の出力端子板、前記複数の第一ゲート端子板、及び前記複数の第二ゲート端子板と、
    これらの複数の端子板を連結する連結部と、
    を備えるリードフレーム。
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