JPWO2012160755A1 - 高周波増幅回路 - Google Patents

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Abstract

入力端子と、出力端子と、接地端子とを有し、高周波信号を増幅する複数の低出力トランジスタ（１０１）と、低出力トランジスタ（１０１）ごとに配置され低出力トランジスタ（１０１）の出力端子に接続され増幅された高周波信号に含まれる２次の高調波を処理する高調波処理回路（１０３）と、低出力トランジスタ（１０１）の出力端子に接続された抵抗（１０２）とを備え、複数の低出力トランジスタ（１０１）の各々の入力端子は、インダクタ（１０４Ａ）を介して当該高周波増幅回路の入力端子に接続され、複数の低出力トランジスタ（１０１）の各々の出力端子は、抵抗（１０２）を介して互いに接続され、さらに、インダクタ（１０５Ａ）を介して当該高周波増幅回路の出力端子に接続されている。

Description

本発明は、高調波処理回路を用いた高周波増幅回路に関し、特にＦ級回路を用いた高周波増幅回路に関する。
高周波増幅回路の電力付加効率（ＰＡＥ：Ｐｏｗｅｒ Ａｄｄｅｄ Ｅｆｆｉｃｉｅｎｃｙ）向上は、デバイスの低消費電力に直結しており、非常に重要な特性である。さらに高出力増幅回路では消費電力に加えて、効率が低いことで入力した電力が熱に変わってしまい、放熱設計が困難となりデバイスの信頼性が低下する。
従来、高周波増幅回路を高効率動作させるための手段としては、Ｆ級回路および逆Ｆ級回路などを用いたものが一般的であり、それら高効率回路の原理は公知である。すなわち増幅回路において、効率が低下する原因は電力損失が増えることであるが、これを防ぐためには出力での電圧電流波形を調整して、最適な波形成形を行う必要がある。具体的には、電圧波形と電流波形とが重なる領域を減らすことが求められる。例えば、増幅回路に用いるトランジスタをＢ級動作にバイアスさせた場合、出力電流波形には基本波と偶数次高調波しか存在しない。よって、上記領域を減らすには、出力電圧波形を基本波と奇数次高調波のみとすればよい。そのためには、トランジスタの出力から見て、偶数次高調波をショート状態、奇数次高調波をオープン状態とすれば、理論上、効率は１００％となる。これがＦ級回路である。その逆に、偶数次高調波をオープン状態、奇数次高調波をショート状態とした場合が逆Ｆ級回路であり、用いるトランジスタのオン抵抗およびバイアス条件に応じて使い分けがなされている。
従来のＦ級回路を用いた高効率の高周波増幅回路は、特許文献１に開示されている。
図７Ａは、従来の高周波増幅回路の構成を示す等価回路である。この高周波増幅回路は、図７Ａに示されるように、トランジスタ７０１、集中定数素子から構成されるインダクタ７０２Ａ、キャパシタ７０２Ｂ、集中定数素子から構成される基本波整合用のインダクタ７０３Ａおよび７０３Ｂ、ならびに集中定数素子から構成される基本波整合用のキャパシタ７０３Ｃで構成される。回路としては、インダクタ７０２Ａとキャパシタ７０２Ｂから構成される２次高調波処理回路７０２がトランジスタ７０１の出力端子に並列に接続され、トランジスタ７０１の出力端子に対して直列に、基本波整合用のインダクタ７０３Ａおよび７０３Ｂが接続され、その間に並列に基本波整合用のキャパシタ７０３Ｃが接続された構成である。以上の回路構造によって、２次の高調波処理が行われ、高効率化が図られている。すなわち直列共振回路としての２次高調波処理回路７０２が基本波の２倍で共振するようにインダクタ７０２Ａとキャパシタ７０２Ｂとを設定することで、２次高調波では２次高調波処理回路７０２のインピーダンスが０となり、トランジスタ７０１の出力端子からから見ると２次高調波処理回路７０２がショート状態となる。さらに基本波整合用のインダクタ７０３Ａおよび７０３Ｂと基本波整合用のキャパシタ７０３Ｃとからなる基本波整合回路７０３が、トランジスタ７０１に接続されている。
図７Ｂは、図７Ａに記載された従来の高周波増幅回路を実現するためのレイアウトの一例を示す図である。高周波増幅回路において高出力を実現するため、一般に、低出力トランジスタを並列接続して高出力を得る構成がとられる。図７Ｂに示されるように、低出力トランジスタが並列接続されたトランジスタ７０１の複数の出力端子（ドレイン端子）と、キャパシタ７０２Ｂとが、２次高調波処理回路７０２を構成するインダクタ７０２Ａに相当する複数のワイヤによって接続されている。一方、トランジスタ７０１の複数の出力端子と、基本波整合用のキャパシタ７０３Ｃとが基本波整合回路７０３を構成するインダクタ７０３Ａに相当する複数のワイヤによって接続され、さらにトランジスタ７０１の出力端子を外部回路７０５へ接続するためにインダクタ７０３Ｂに相当するワイヤが形成されている。ここでキャパシタ７０２Ｂと基本波整合用キャパシタの７０３Ｃとは、誘電体基板７０４上にパターン形成されている。
また、特許文献２では、基本波に対する高調波反射量を相対的に増加させるため、トランジスタをセル単位に分割して並列動作させ、分割されたトランジスタセルごとに、その出力端子側に３次高調波処理回路、２次高調波処理回路および出力側基本波整合を直列接続させ、上記直列接続された複数の出力信号経路が、電力合成回路で一つに合成された高周波増幅回路が開示されている。これにより、トランジスタを分割せずに高調波処理回路を形成した場合に比べて、各トランジスタセルからみた高調波負荷のばらつきを抑えつつ高効率な動作を実現できるとしている。
特許第２７３８７０１号公報 特開２００２−１６４７５３号公報
しかしながら、トランジスタの出力を高くするために、低出力トランジスタの出力端子同士を短絡させて、低出力トランジスタを並列接続した構成の高出力トランジスタでは、特許文献１の技術をそのまま適用しても、十分に高効率化を図ることは困難である。
また、特許文献２の高周波増幅回路では、出力信号の干渉による発振が懸念される。
そこで、本発明は、かかる問題点に鑑み、高効率かつ安定動作可能な高周波増幅回路を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る高周波増幅回路は、入力端子と、出力端子と、接地端子とを有し、高周波信号を増幅する複数の第１のトランジスタと、前記複数の第１のトランジスタの各々に対して配置され、前記複数の第１のトランジスタの各々の出力端子に接続され、増幅された高周波信号に含まれる偶数次または奇数次の高調波を処理し、Ｆ級または逆Ｆ級動作する出力側高調波処理回路と、前記複数の第１のトランジスタの各々の出力端子に接続された出力側抵抗とを備え、前記複数の第１のトランジスタの各々の入力端子は、入力整合素子を介して当該高周波増幅回路の入力端子に接続され、前記複数の第１のトランジスタの各々の出力端子は、前記出力側抵抗を介して互いに接続され、さらに、出力整合素子を介して当該高周波増幅回路の出力端子に接続されていることを特徴とする。
本発明は、高調波処理回路を用いた高周波増幅回路に関して、複数の低出力トランジスタの出力端子同士を、抵抗を介して接続し、低出力トランジスタごとに、高次の周波数においてインピーダンスが理想的にはショートとなる高調波処理回路を接続した構成とする。これにより、Ｆ級や逆Ｆ級動作のための高調波処理を、より高効率にかつ安定に行うことが可能となる。
図１は、本発明の実施の形態１に係る高周波増幅回路の回路図である。 図２は、本発明の実施の形態１に係る高周波増幅回路のレイアウト図である。 図３は、本発明の実施の形態２に係る高周波増幅回路の回路図である。 図４は、本発明の実施の形態２に係る高周波増幅回路のレイアウト図である。 図５は、本発明の実施の形態３に係る高周波増幅回路の回路図である。 図６は、本発明の実施の形態３に係る高周波増幅回路のレイアウト図である。 図７Ａは、従来の高周波増幅回路の構成を示す等価回路である。 図７Ｂは、図７Ａに記載された従来の高周波増幅回路を実現するためのレイアウトの一例を示す図である。
（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載した高周波増幅回路に関し、以下の問題が生じることを見出した。
図７Ｂに記載された従来の高周波増幅回路では、複数の低出力トランジスタを並列接続するに従い、等価的に容量性が並列接続されたように動作するために、トランジスタ全体としての出力インピーダンスは低下していく。ここで出力インピーダンスとは、Ｓパラメータの測定によって得られるＳ２２のことであり、Ｓ２２＝Ｒｅ±ｊＩｍといった複素数となる。この低い出力インピーダンスを有するトランジスタの出力に対して、例えばＦ級動作として２次高調波がショートとなるような共振回路を接続したとしても、相対的にインピーダンスが十分低くはならない。よって、上記共振回路のショートとしての機能は乏しく、接続した共振回路の損失が必ず存在することから、高効率化ができるとは限らない。この改善手段としては、共振回路のインピーダンスをトランジスタの出力インピーダンスよりも、相対的に大幅に低くすることが必要で、理想的には完全なショート（０＋ｊ０）Ωとする必要がある。しかし、特に実部を０とするためには、無損失なインダクタ７０２Ａやキャパシタ７０２Ｂを実現しなければならないため、現実的ではない。
また、各低出力トランジスタの出力端子は高調波処理回路を構成する共通のキャパシタ７０２Ｂにインダクタ７０２Ａを介して接続されているが、インダクタ７０２Ａとキャパシタ７０２Ｂとの接続点は、低出力トランジスタごとに異なる。よって、各低出力トランジスタから高調波処理回路までの電気長が低出力トランジスタごとに異なるので、各低出力トランジスタから見た高調波処理回路は、位相が異なっているために全て均一には機能しない。このため、各低出力トランジスタを並列接続して高出力を得るという効果が十分に得られない。
また、特許文献２の高周波増幅回路では、電気長を揃えることは可能であるが、トランジスタセル、３次高調波処理回路、２次高調波処理回路および出力側基本波整合回路という出力信号経路が複数存在し、各出力信号経路は電力合成回路までそれぞれ独立となっているため、これらの複数の信号経路の間で不要な電流ループが形成され、出力信号の干渉による発振が懸念される。
このような問題を解決するために、本発明の一態様に係る高周波増幅回路は、入力端子と、出力端子と、接地端子とを有し、高周波信号を増幅する複数の第１のトランジスタと、前記複数の第１のトランジスタの各々に対して配置され、前記複数の第１のトランジスタの各々の出力端子に接続され、増幅された高周波信号に含まれる偶数次または奇数次の高調波を処理し、Ｆ級または逆Ｆ級動作する出力側高調波処理回路と、前記複数の第１のトランジスタの各々の出力端子に接続された出力側抵抗とを備え、前記複数の第１のトランジスタの各々の入力端子は、入力整合素子を介して当該高周波増幅回路の入力端子に接続され、前記複数の第１のトランジスタの各々の出力端子は、前記出力側抵抗を介して互いに接続され、さらに、出力整合素子を介して当該高周波増幅回路の出力端子に接続されていることを特徴とする。
この態様によれば、複数の第１のトランジスタの出力端子を、抵抗を介して並列接続することで、第１のトランジスタの出力端子同士が短絡接続された従来の構成と比較して、第１のトランジスタ間のアイソレーションを高めることができる。よって、第１のトランジスタの各々は、高い出力インピーダンス状態を維持することが可能となる。
よって、第１のトランジスタごとに、その出力端子に出力側高調波処理回路を接続することで、従来よりも高いトランジスタの出力インピーダンスと、偶数次または奇数次の高調波における出力側高調波処理回路の低インピーダンスとの差異により、出力側高調波処理回路の高調波処理機能がより効率的に発揮され、高周波増幅回路の高効率化が可能となる。
一方、第１のトランジスタの出力端子同士が接続されていない従来の構成と比較して、第１のトランジスタ、出力側高調波処理回路および出力側整合回路という信号経路において、発振を誘発させるような不要な電流ループの形成が回避される。
これにより、Ｆ級や逆Ｆ級動作のための高調波処理を、より高効率にかつ安定に行うことが可能となる。
なお、出力側高調波処理回路をＦ級動作させる場合には、２次高調波およびそれ以上の偶数次においてショート状態とし、逆Ｆ級動作させる場合には、３次高調波およびそれ以上の奇数次においてにおいてショート状態とする。
また、例えば、前記高周波信号の周波数帯域における前記出力側抵抗のインピーダンスは、前記出力側抵抗を介さずに互いに並列接続された場合の前記複数の第１のトランジスタの出力インピーダンスの実部よりも高い。
これにより、第１のトランジスタの出力端子同士が短絡接続された従来の構成と比較して、第１のトランジスタ間のアイソレーションを適切に高めることができる。
また、例えば、前記出力側高調波処理回路は、一端が前記第１のトランジスタの出力端子に接続された第１のインダクタと、一端が前記第１のインダクタの他端に接続され、他端が接地された第１のキャパシタとで構成され、前記第１のトランジスタの基本周波数の２倍の周波数で共振する直列共振回路であってもよい。
これにより、複数の出力側高調波処理回路のそれぞれは、第１のインダクタと第１のキャパシタとで構成された直列共振回路となり、２次の高調波に対してショート状態を示す。この出力側高調波処理回路が、第１のトランジスタごとに配置されているので、２次高調波の周波数における第１のトランジスタの出力インピーダンスと出力側高調波処理回路のインピーダンスとの差異が確保され、高周波増幅回路の高効率なＦ級動作が実現される。
また、例えば、前記高周波増幅回路は、さらに、前記第１のトランジスタの出力端子および前記出力側高調波処理回路に接続され、増幅された高周波信号に含まれる基本波を選択的に通過させる出力側基本波整合回路を備え、前記出力側基本波整合回路は、前記出力整合素子であり、一端が前記第１のトランジスタの出力端子に接続され、他端同士が接続された第２のインダクタと、一端が、前記第２のインダクタの前記他端に接続され、他端が接地された第２のキャパシタとを備えてもよい。
これにより、複数の第１のトランジスタで増幅された高周波信号の基本波を選択的に通過させ、また、出力先の外部回路へ当該増幅された高周波信号を効率よく出力させることが可能となる。
また、例えば、前記第１のトランジスタと前記出力側抵抗とは、同一のチップ上に形成され、前記出力側高調波処理回路は、前記チップを実装するパッケージ内に搭載されていてもよい。
これにより、実装工程などを簡略化することが可能となる。
また、例えば、さらに、前記複数の第１のトランジスタの各々に対して配置され、前記複数の第１のトランジスタの各々の入力端子に接続され、増幅された高周波信号に含まれる偶数次または奇数次の高調波を処理し、Ｆ級または逆Ｆ級動作する入力側高調波処理回路と、前記複数の第１のトランジスタの各々の入力端子に接続された入力側抵抗とを備え、前記複数の第１のトランジスタの各々の入力端子は、前記入力側抵抗を介して互いに接続されていてもよい。
高調波処理技術は、出力の電圧電流波形を制御する技術であるため、一般的には出力側に高調波処理回路が設けられる。本構成によれば、入力側および出力側の両者で高調波処理を行うことにより、さらなる高効率化を実現できる。
なお、入力側高調波処理回路をＦ級動作させる場合には、出力側と同様に２次高調波およびそれ以上の偶数次においてショート状態とし、逆Ｆ級動作させる場合には、３次高調波およびそれ以上の奇数次においてにおいてショート状態とする。あるいは、出力側で所望のインピーダンスとなるように、入力側のインピーダンスを調整することもできる。
また、例えば、前記高周波信号の周波数帯域における前記入力側抵抗のインピーダンスは、互いに並列接続された前記複数の第１のトランジスタの入力インピーダンスよりも高い。
これにより、第１のトランジスタの入力端子同士が短絡接続された従来の構成と比較して、第１のトランジスタ間のアイソレーションを適切に高めることができる。
また、例えば、前記入力側高調波処理回路は、一端が前記第１のトランジスタの入力端子に接続された第３のインダクタと、一端が前記第３のインダクタの他端に接続され、他端が接地された第３のキャパシタとで構成され、前記第１のトランジスタの基本周波数の２倍の周波数で共振する直列共振回路であってもよい。
これにより、複数の入力側高調波処理回路のそれぞれは、第３のインダクタと第３のキャパシタとで構成された直列共振回路となり、２次の高調波に対してショート状態を示す。この入力側高調波処理回路が、第１のトランジスタごとに配置されているので、２次高調波の周波数における第１のトランジスタの入力インピーダンスと入力側高調波処理回路のインピーダンスとの差異が確保され、高周波増幅回路の高効率なＦ級動作が実現される。
また、例えば、前記高周波増幅回路は、さらに、前記第１のトランジスタの入力端子および前記入力側高調波処理回路に接続され、増幅された高周波信号に含まれる基本波を選択的に通過させる入力側基本波整合回路を備え、前記入力側基本波整合回路は、前記入力整合素子であり、一端が前記第１のトランジスタの入力端子に接続され、他端同士が接続された第４のインダクタと、一端が、前記第４のインダクタの前記他端に接続され、他端が接地された第４のキャパシタとを備えてもよい。
これにより、複数の第１のトランジスタで増幅された高周波信号の基本波を選択的に通過させ、また、入力先の外部回路から高周波信号を効率よく入力させることが可能となる。
また、例えば、前記入力側抵抗、前記第１のトランジスタおよび前記出力側抵抗は、同一のチップ上に形成され、前記入力側高調波処理回路および前記出力側高調波処理回路は、前記チップを実装するパッケージ内に搭載されていてもよい。
これにより、実装工程などを簡略化することが可能となる。
また、例えば、さらに、入力端子と、出力端子と、接地端子とを有し、高周波信号を増幅する複数の第２のトランジスタを備え、前記複数の第２のトランジスタの各々の入力端子は、当該高周波増幅回路の入力端子に入力整合素子を介して接続され、前記複数の第２のトランジスタの各々の出力端子は、当該高周波増幅回路の出力端子に出力整合素子を介して接続され、さらに、隣接する前記第１のトランジスタの出力端子と短絡接続されていてもよい。
これにより、第１および第２のトランジスタのサイズによっては、各々のトランジスタの出力端子に対して抵抗を配置することが困難である場合が想定される。かかる場合には、第１および第２のトランジスタを並列接続してまとめた状態で１つの抵抗を接続してもよい。
本構成によれば、トランジスタごとにその出力端子に抵抗を接続した場合と比較して、効率改善効果はわずかに低下すると考えられるが、従来のように抵抗が全く無い状態で複数のトランジスタが接続された構成よりも効率改善に有利である。
また、例えば、前記第２のトランジスタ、前記第１のトランジスタおよび前記出力側抵抗は、同一のチップ上に形成され、前記出力側高調波処理回路は、前記チップを実装するパッケージ内に搭載されていてもよい。
これにより、実装工程などを簡略化することが可能となる。
以下、本発明の一態様に係る高周波増幅回路について、図面を参照しながら説明する。また、以下の図面において同一の構成要素には同一の符号を用いている。
なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
（実施の形態１）
図１は、本発明の実施の形態１に係る高周波増幅回路の回路図である。同図に記載された高周波増幅回路は、並列配置された複数の低出力トランジスタ１０１と、隣接する低出力トランジスタ１０１のドレイン出力端子の間に配置された抵抗１０２と、複数の低出力トランジスタ１０１の各々の出力端子に接続された高調波処理回路１０３と、入力側基本波整合回路１０４と、出力側基本波整合回路１０５とで構成される。
低出力トランジスタ１０１は、ゲート幅Ｗｇが狭く、増幅した高周波信号を出力する第１のトランジスタである。増幅された高周波信号は、出力側基本波整合回路１０５を経て集約されて高出力となり、高周波増幅回路の出力端子から出力される。
抵抗１０２は、低出力トランジスタ１０１のドレイン出力端子同士を接続する出力側抵抗である。この抵抗１０２の配置により、低出力トランジスタ１０１のドレイン出力端子同士が短絡接続された構成と比較して、低出力トランジスタ１０１間のアイソレーションを高めることができる。よって、各低出力トランジスタ１０１の出力インピーダンスは、高い状態で維持されることが可能となる。また、低出力トランジスタ１０１のドレイン出力端子同士が接続されていない構成と比較して、低出力トランジスタ１０１、高調波処理回路１０３および出力側基本波整合回路１０５という信号経路において、発振を誘発させるような不要な電流ループの形成が回避される。
複数の高調波処理回路１０３は、互いに並列に配置され、それぞれが高周波信号に含まれる２次の高調波を処理する出力側高調波処理回路である。複数の高調波処理回路１０３のそれぞれは、２次の高調波に対してショート状態を示す処理回路である。
複数の高調波処理回路１０３のそれぞれは、直列接続されたインダクタ１０３Ａ及びキャパシタ１０３Ｂで構成される。第１のインダクタであるインダクタ１０３Ａの一端は、低出力トランジスタ１０１のドレイン出力端子に接続され、その他端は、第１のキャパシタであるキャパシタ１０３Ｂの一端に接続され、キャパシタ１０３Ｂの他端は、接地されている。インダクタ１０３Ａとキャパシタ１０３Ｂとで構成された直列共振回路は、２次高調波の周波数で共振し、ショート状態を示す。
上記構成では、低出力トランジスタ１０１のドレイン出力端子間には抵抗１０２が形成されていることから、各低出力トランジスタ１０１の出力インピーダンスが維持される。一方、２次高調波の周波数でショート状態となる高調波処理回路１０３が、低出力トランジスタ１０１ごとに配置されているので、２次高調波の周波数における低出力トランジスタ１０１の出力インピーダンスと高調波処理回路１０３のインピーダンスとの差異が確保され、高調波処理回路１０３の高調波処理機能がより効率的に発揮され、高周波増幅回路の高効率なＦ級動作が実現される。
入力側基本波整合回路１０４は、低出力トランジスタ１０１ごとに配置された入力整合素子であるインダクタ１０４Ａ及び複数の低出力トランジスタ１０１に共通して配置されたキャパシタ１０４Ｂで構成される。第４のインダクタであるインダクタ１０４Ａの一端は、低出力トランジスタ１０１のゲートに接続され、その他端は高周波増幅回路の入力端子に接続されている。つまり、低出力トランジスタ１０１のゲート入力端子は、インダクタ１０４Ａを介して互いに接続されている。また、第４のキャパシタであるキャパシタ１０４Ｂの一端は、高周波増幅回路の入力端子に接続され、その他端は、接地されている。
入力側基本波整合回路１０４は、低出力トランジスタ１０１と整合をとることで、入力された信号における基本波を選択的に低出力トランジスタ１０１に通過させる整合回路である。
出力側基本波整合回路１０５は、低出力トランジスタ１０１ごとに配置されたインダクタ１０５Ａ及び複数の低出力トランジスタ１０１に共通して配置されたキャパシタ１０５Ｂで構成される。第２のインダクタであるインダクタ１０５Ａの一端は、低出力トランジスタ１０１のドレイン出力端子に接続され、その他端は高周波増幅回路の出力端子に接続されている。つまり、低出力トランジスタ１０１のドレイン出力端子は、インダクタ１０５Ａを介して互いに接続されている。また、第２のキャパシタであるキャパシタ１０５Ｂの一端は、高周波増幅回路の出力端子に接続され、その他端は、接地されている。
出力側基本波整合回路１０５は、高調波処理回路１０３の後段に接続され、低出力トランジスタ１０１で増幅された高周波信号に含まれる基本波を選択的に高周波増幅回路の出力端子へと通過させる整合回路である。
キャパシタ１０４Ｂおよび１０５Ｂは、全ての低出力トランジスタ１０１に対して共通化されている。入力側基本波整合回路１０４は、入力された信号をそれぞれの低出力トランジスタ１０１に分岐させ、出力側基本波整合回路１０５はそれぞれの低出力トランジスタ１０１から出力された信号を合成する機能を備えている。なお、図面では低出力トランジスタ１０１が３個並列接続された構成であるが、さらに多段接続されていても、同様の構成である。また、入力側基本波整合回路１０４および出力側基本波整合回路１０５は、一例としてＬＣ１段の構成であるが、これに限るものではない。
なお、分布定数素子によって２次高調波を処理する高調波処理回路１０３を構成することも可能であるが、図１の構成とした理由は、分布定数素子を用いた場合には高調波処理回路１０３の小型化に不利であるからである。
また、増幅回路の効率に与える波形成形の効果は、高次の高調波になれば小さくなる。一方で高次の高調波処理回路を付加することで２次の高調波処理回路にも影響が及ぼされ、高調波処理回路の回路構造が複雑になって増幅回路の小型化および低コスト化が困難となる。従って、図１の高周波増幅回路は２次高調波の処理までを考慮して構成されている。
また、高調波処理回路１０３により２次高調波でショート状態となるＦ級回路が形成されるとした。しかし、２次高調波でオープン状態となる逆Ｆ級回路が形成されてもよい。
また、低出力トランジスタ１０１は、シリコン（Ｓｉ）、ガリウム砒素(ＧａＡｓ)、および窒化ガリウム（ＧａＮ）などに構成材料が限定されるものでもないし、バイポーラトランジスタおよび電界効果トランジスタなどに種類が限定されるものでもない。さらに低出力トランジスタ１０１は、個別のディスクリート部品が複数個実装されて構成されていてもよい。
図２は、本発明の実施の形態１に係る高周波増幅回路のレイアウト図である。同図において、破線で囲まれた部分は低出力トランジスタ２０１であり、図１の回路図における低出力トランジスタ１０１に相当する。抵抗２０２は、図１の回路図における抵抗１０２に相当する。高調波処理回路２０３は、図１の回路図における高調波処理回路１０３に相当し、ボンディングワイヤ２０３Ａと容量パッド２０３Ｂとで構成される。入力側基本波整合回路２０４は、図１の回路図における入力側基本波整合回路１０４に相当し、ボンディングワイヤ２０４Ａと容量パッド２０４Ｂとで構成される。同様に、出力側基本波整合回路２０５は、図１の回路図における出力側基本波整合回路１０５に相当し、ボンディングワイヤ２０５Ａと容量パッド２０５Ｂとで構成される。
図２において、容量パッド２０３Ｂは、低出力トランジスタ２０１ごとに個別部品として示しているが、例えば、セラミック基板に複数の導体をパターニングして部品点数は１つとなる構成にしてもよい。また高調波処理回路２０３は、１つの高調波に対する処理回路のみを示しているが、さらに高次まで処理する回路を備えていてもよい。
以上の構成が、１つのパッケージ内に搭載されており、パッケージ外への信号の取り出しは、入力側の容量パッド２０４Ｂと出力側の容量パッド２０５Ｂとから、それぞれボンディングワイヤ（図示せず）等でリード端子（図示せず）に接続される。ただし、入力側の容量パッド２０４Ｂや出力側の容量パッド２０５Ｂは、パッケージの外に配置されていてもよい。
さらにバイアスの印加はパッケージの外から行っている。その方法としては、基本波の波長をλとしてλ／４ショートスタブ（図示せず）によるバイアスラインで引き回す構成が一般的である。動作としては、直流成分に対しては導通となり、基本波から見たインピーダンスはオープンとなるため、バイアスラインを形成した場合でもデバイスの特性に影響はしない。
低出力トランジスタ２０１は、ゲート２０６、ドレイン２０７、ソース２０８から構成され、ソース２０８はビア２０９によって接地されている。そして各低出力トランジスタ２０１の出力端子であるドレイン２０７同士が、抵抗２０２で接続されており、低出力トランジスタ２０１（ゲート２０６、ドレイン２０７、ソース２０８、ビア２０９）と抵抗２０２とが１チップ２１０上に形成されることで、工程を簡略化することができる。
低出力トランジスタ２０１は、例えば、ゲート幅Ｗｇが４００μｍのダブルゲート型となっており、出力は２Ｗ程度である。この低出力トランジスタ２０１の仕様より、低出力トランジスタ２０１を４５個並列接続することにより、本実施の形態に係る高周波増幅器は、１００Ｗクラスの高出力を実現することができる。このとき、４５個の低出力トランジスタ２０１が並列接続されたトランジスタの総ゲート幅は、３６ｍｍ（４００μｍ×２×４５個）となり、チップサイズは、例えば、横寸法０．７ｍｍ、縦寸法４．５ｍｍ程度となる。
図２のレイアウトでは、幅方向に並んで複数設けられたフィンガー状のソース２０８と、幅方向に並んで複数設けられたフィンガー状のドレイン２０７との間には、ゲート２０６が設けられている。
低出力トランジスタ２０１のゲート２０６は、入力側基本波整合回路２０４のボンディングワイヤ２０４Ａと接続されている。
低出力トランジスタ２０１のドレイン２０７は、高調波処理回路２０３と接続されている。
高調波処理回路２０３は、低出力トランジスタ２０１ごとに配置されている。
抵抗２０２は、低出力トランジスタ２０１のドレイン２０７と出力パッド２０７Ａとの接続部の間に形成されている。
以上のように、低出力トランジスタ２０１を、抵抗２０２を介して複数個並列配置することで、低出力トランジスタ２０１のドレイン出力端子同士が短絡接続された構成と比較して、低出力トランジスタ２０１間のアイソレーションを高めることができる。よって、各低出力トランジスタ２０１の出力インピーダンスは、高い状態を維持することが可能となる。
よって、それぞれの低出力トランジスタ２０１のドレイン出力端子に高調波処理回路２０３を接続することで、従来よりも高いトランジスタの出力インピーダンスと、２次高調波においてショート状態となる高調波処理回路２０３の低インピーダンスとの差異により、高調波処理回路がより効率的に機能でき、高周波増幅回路の高効率化が可能となる。また逆Ｆ級動作させる場合は、３次高調波でショートとなる回路を接続すればよく、同様にショートとしての機能を向上させることができる。
一方、低出力トランジスタ２０１のドレイン出力端子同士が接続されていない構成と比較して、低出力トランジスタ２０１、高調波処理回路２０３および出力側基本波整合回路２０５という信号経路において、発振を誘発させるような不要な電流ループの形成が回避される。
これにより、Ｆ級や逆Ｆ級動作のための高調波処理を、より高効率にかつ安定に行うことが可能となる。
なお、高周波信号の周波数帯域における抵抗２０２のインピーダンスは、抵抗２０２を介さずに互いに並列接続された低出力トランジスタ２０１の出力インピーダンスよりも高いことが好ましい。上述した、低出力トランジスタ２０１の寸法例において、各低出力トランジスタ２０１の出力インピーダンスは、基本周波数２．４５ＧＨｚにおいて１００Ω程度となる。これに対し、互いに並列接続された５０個の低出力トランジスタ２０１の出力インピーダンスは、基本周波数２．４５ＧＨｚにおいて約２Ωとなる。かかる場合には、抵抗２０２のインピーダンスは、２Ω以上であることが好ましく、さらに好ましくは、１０Ω〜１ｋΩである。
これにより、低出力トランジスタ２０１の出力端子同士が短絡接続された従来の構成と比較して、低出力トランジスタ２０１間のアイソレーションを適切に高めることができる。
なお、低出力トランジスタ２０１は、ＧａＮ／ＡｌＧａＮによるＨＦＥＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を想定しているが、材料はこれに限るものではなく、ＳｉやＧａＡｓでもよい。さらにＦＥＴやバイポーラトランジスタなど、トランジスタの種類も限定されるものではない。
また、高調波処理回路２０３、入力側基本波整合回路２０４および出力側基本波整合回路２０５を構成するボンディングワイヤ２０３Ａ、２０４Ａおよび２０５Ａは、このような集中定数素子だけではなく、分布定数素子によって構成することも可能である。例えば、高調波処理回路２０３に分布定数素子を用いた場合、Ｆ級動作として２次高調波に対してショートを作るためには、２次高調波の波長をλ２とすると、分布定数線路の長さをλ２／４、基本波の波長λで表わすとλ／８とすればよい。逆Ｆ級動作の場合も同様に、３次高調波の波長をλ３とすると、線路長はλ３／４、λで表わすと線路長はλ／１２とすればよい。なお分布定数素子で構成する場合は、高調波処理回路２０３や入力側基本波整合回路２０４および出力側基本波整合回路２０５も含めて１チップ上に形成する方が、実装工程などを省略することができるため好ましい。
（実施の形態２）
図３は、本発明の実施の形態２に係る高周波増幅回路の回路図である。同図に記載された高周波増幅回路は、並列接続された複数の低出力トランジスタ３０１と、隣接する低出力トランジスタ３０１のドレイン出力端子の間に配置された抵抗３０２と、複数の低出力トランジスタ３０１の各々のドレイン出力端子に接続された高調波処理回路３０３と、入力側基本波整合回路３０４と、出力側基本波整合回路３０５と、隣接する低出力トランジスタ３０１のゲート入力端子の間に配置された抵抗３１１と、複数の低出力トランジスタ３０１の各々のゲート入力端子に接続された高調波処理回路３１２とで構成される。
図３に記載された本実施の形態に係る高周波増幅回路において、図１の高周波増幅回路と異なる点は、入力側にも抵抗３１１と高調波処理回路３１２とを備えていることである。以下、実施の形態１の高周波増幅回路と同じ点は説明を省略し、異なる点を中心に説明をする。
複数の高調波処理回路３１２は、互いに並列に配置され、それぞれが高周波信号に含まれる２次の高調波を処理する入力側高調波処理回路である。複数の高調波処理回路３１２のそれぞれは、２次の高調波に対してショート状態を示す処理回路である。
複数の高調波処理回路３１２のそれぞれは、直列接続されたインダクタ３１２Ａ及びキャパシタ３１２Ｂで構成される。第３のインダクタであるインダクタ３１２Ａの一端は、低出力トランジスタ１０１のゲート入力端子に接続され、その他端は、第３のキャパシタであるキャパシタ３１２Ｂの一端に接続され、キャパシタ３１２Ｂの他端は、接地されている。インダクタ３１２Ａとキャパシタ３１２Ｂとで構成された直列共振回路は、２次高調波の周波数で共振し、ショート状態を示す。
複数の高調波処理回路３０３のそれぞれは、図１に示された高調波処理回路１０３と同じ構成であり、直列接続されたインダクタ１０３Ａ及びキャパシタ１０３Ｂで構成される。インダクタ３０３Ａとキャパシタ３０３Ｂとで構成された直列共振回路は、２次高調波の周波数で共振し、ショート状態を示す。
入力側基本波整合回路３０４は、図１に示された入力側基本波整合回路１０４と同じ構成であり、低出力トランジスタ３０１ごとに配置された入力整合素子であるインダクタ３０４Ａ及び複数の低出力トランジスタ３０１に共通して配置されたキャパシタ３０４Ｂで構成される。
出力側基本波整合回路３０５は、図１に示された出力側基本波整合回路１０５と同じ構成であり、低出力トランジスタ３０１ごとに配置されたインダクタ３０５Ａ及び複数の低出力トランジスタ３０１に共通して配置されたキャパシタ３０５Ｂで構成される。
Ｆ級／逆Ｆ級回路は、出力の電圧電流波形を制御する技術であるため、一般的には出力側に高調波処理回路が設けられるが、本構成によれば、入力側および出力側の両者で高調波処理を行うことにより、さらなる高効率化を実現できる。
抵抗３１１は、低出力トランジスタ３０１のゲート入力端子同士を接続する入力側抵抗である。この抵抗３１１の配置により、低出力トランジスタ３０１のゲート入力端子同士が短絡接続された構成と比較して、低出力トランジスタ３０１間のアイソレーションを高めることができる。よって、各低出力トランジスタ３０１の入力インピーダンスは、高い状態で維持することが可能となる。また、低出力トランジスタ３０１のゲート入力端子同士が接続されていない構成と比較して、低出力トランジスタ３０１、高調波処理回路３１２および入力側基本波整合回路３０４という信号経路において、発振を誘発させるような不要な電流ループの形成が回避される。
高出力なトランジスタを得るために低出力トランジスタ３０１を多段並列接続した場合には、出力側と同様に、入力インピーダンスも低くなるため、各低出力トランジスタ３０１のゲート入力端子に高調波処理回路３１２を単純に接続しただけでは高効率化は困難である。実施の形態１で示したように、低出力トランジスタ３０１同士のアイソレーションを確保するために抵抗３１１を介して、それぞれの低出力トランジスタ３０１のゲート入力端子同士を接続すればよい。これにより、低出力トランジスタ３０１の高い入力インピーダンスに対して、例えばＦ級動作として、２次高調波で理想的にはショートとなる低インピーダンスの高調波処理回路３１２を接続することで、高調波処理動作がより効率的に行われ、高効率化が達成される。逆Ｆ級動作をさせる場合の３次高調波についても同様の効果が奏される。
図４は、本発明の実施の形態２に係る高周波増幅回路のレイアウト図である。同図において、破線で囲まれた部分は低出力トランジスタ４０１であり、図３の回路図における低出力トランジスタ３０１に相当する。抵抗４０２は、図３の回路図における抵抗３０２に相当する。高調波処理回路４０３は、図３の回路図における高調波処理回路３０３に相当し、ボンディングワイヤ４０３Ａと容量パッド４０３Ｂとで構成される。抵抗４１１は、図３の回路図における抵抗３１１に相当する。高調波処理回路４１２は、図３の回路図における高調波処理回路３１２に相当し、ボンディングワイヤ４１２Ａと容量パッド４１２Ｂとで構成される。入力側基本波整合回路４０４は、図３の回路図における入力側基本波整合回路３０４に相当し、ボンディングワイヤ４０４Ａと容量パッド４０４Ｂとで構成される。同様に、出力側基本波整合回路４０５は、図３の回路図における出力側基本波整合回路３０５に相当し、ボンディングワイヤ４０５Ａと容量パッド４０５Ｂとで構成される。
低出力トランジスタ４０１のゲート４０６は、高調波処理回路４１２と接続されている。
高調波処理回路４１２は、低出力トランジスタ４０１ごとに配置されている。
抵抗４１１は、低出力トランジスタ４０１のゲート４０６と入力パッド４０６Ａとの接続部の間に形成されている。
図４において、容量パッド４０３Ｂは、低出力トランジスタ４０１ごとに個別部品として示しているが、例えば、セラミック基板に複数の導体をパターニングして部品点数は１つとなる構成にしてもよい。また高調波処理回路４０３は、１つの高調波に対する処理回路のみを示しているが、さらに高次まで処理する回路を備えていてもよい。
以上の構成が、１つのパッケージ内に搭載されており、パッケージ外への信号の取り出しは、入力側の容量パッド４０４Ｂと出力側の容量パッド４０５Ｂとから、それぞれボンディングワイヤ（図示せず）等でリード端子（図示せず）に接続される。ただし、入力側の容量パッド４０４Ｂや出力側の容量パッド４０５Ｂは、パッケージの外に配置されていてもよい。
低出力トランジスタ４０１は、ゲート４０６、ドレイン４０７、ソース４０８から構成され、ソース４０８はビア４０９によって接地されている。そして各低出力トランジスタ４０１の出力端であるドレイン４０７同士が、抵抗４０２で接続されており、低出力トランジスタ４０１（ゲート４０６、ドレイン４０７、ソース４０８、ビア４０９）と抵抗４０２とが１チップ４１０上に形成されることで、工程を簡略化することができる。
なお、出力側の高調波処理回路４０３と入力側の高調波処理回路４１２とは、図中では同一のサイズで示しているが、これに限るものではない。それぞれの高調波処理回路は、理論的には２次高調波においてショート状態となる共振回路であるが、実際に最適なインピーダンスを計算するとショート状態のインピーダンスから若干ずれる可能性があり、それぞれの高調波処理回路で素子値が異なる場合がある。
また入力側基本波整合回路４０４および出力側基本波整合回路４０５を構成するボンディングワイヤ４０４Ａおよび４０５Ａと、高調波処理回路４０３および４１２を構成するボンディングワイヤ４０３Ａおよび４１２Ａとを比較すると、前者が長くなっている例を示しているが、逆の関係になる場合も想定される。さらにワイヤの本数も１本だけではなく、複数本並列して形成してもよい。
従来の、低出力トランジスタを並列接続して各々の出力端子を短絡接続した高出力トランジスタの構成では、出力インピーダンスが大幅に低下することで、高調波でショートとなる処理回路を出力に接続しても、トランジスタから処理回路を見るとショートとして機能しにくくなり、結果として高効率化が困難であった。これに対し、本発明の実施の形態に係る高周波増幅回路の構成では、低出力トランジスタを複数個並列接続して高出力トランジスタを構成する際に、低出力トランジスタのドレイン出力端子同士およびゲート入力端子同士を、抵抗を介して接続することで、入出力インピーダンスを高く維持することができる。よって、トランジスタから見た高調波処理回路のインピーダンスは十分に低いとみなせるため、高調波処理回路のショートとしての機能を高めることができ、高効率化が可能となる。
一方、低出力トランジスタのドレイン出力端子同士およびゲート入力端子同士が接続されていない構成と比較して、入力側基本波整合回路４０４、高調波処理回路４１２、低出力トランジスタ４０１、高調波処理回路４０３および出力側基本波整合回路４０５という信号経路において、発振を誘発させるような不要な電流ループの形成が回避される。
これにより、Ｆ級や逆Ｆ級動作のための高調波処理を、より高効率にかつ安定に行うことが可能となる。
（実施の形態３）
図５は、本発明の実施の形態３に係る高周波増幅回路の回路図である。同図に記載された高周波増幅回路は、並列接続された複数の低出力トランジスタ５０１Ａおよび５０１Ｂと、隣接する低出力トランジスタ５０１Ａおよび５０１Ｂのドレイン出力端子の間に配置された抵抗５０２と、複数の低出力トランジスタ５０１Ｂの各々のドレイン出力端子に接続された高調波処理回路５０３と、入力側基本波整合回路５０４と、出力側基本波整合回路５０５とで構成される。
図５に記載された本実施の形態に係る高周波増幅回路において、図１の高周波増幅回路と異なる点は、出力側に設けられた抵抗５０２および高調波処理回路５０３が、低出力トランジスタごとに接続されてはおらず、２つまとめたもの同士に対して接続されている点が異なる。以下、実施の形態１の高周波増幅回路と同じ点は説明を省略し、異なる点を中心に説明をする。
第２のトランジスタである、複数の低出力トランジスタ５０１Ｂの各々の入力端子は、インダクタ５０４Ａを介して高周波増幅回路の入力端子と接続され、複数の低出力トランジスタ５０１Ｂの各々の出力端子は、インダクタ５０５Ａを介して高周波増幅回路の出力端子と接続され、さらに、隣接する低出力トランジスタ５０１Ａの出力端子と短絡接続されている。
複数の高調波処理回路５０３のそれぞれは、図１に示された高調波処理回路１０３と同じ構成であり、直列接続されたインダクタ５０３Ａ及びキャパシタ５０３Ｂで構成される。インダクタ５０３Ａとキャパシタ５０３Ｂとで構成された直列共振回路は、２次高調波の周波数で共振し、ショート状態を示す。
入力側基本波整合回路５０４は、図１に示された入力側基本波整合回路１０４と同じ構成であり、低出力トランジスタ５０１Ａおよび５０１Ｂごとに配置された入力整合素子であるインダクタ５０４Ａ及び複数の低出力トランジスタ５０１Ａおよび５０１Ｂに共通して配置されたキャパシタ５０４Ｂで構成される。
出力側基本波整合回路５０５は、図１に示された出力側基本波整合回路１０５と同じ構成であり、低出力トランジスタ５０１Ａおよび５０１Ｂごとに配置されたインダクタ５０５Ａ及び複数の低出力トランジスタ５０１Ａおよび５０１Ｂに共通して配置されたキャパシタ５０５Ｂで構成される。
本実施の形態に係る高周波増幅回路では、第１のトランジスタである低出力トランジスタ５０１Ａと第２のトランジスタである低出力トランジスタ５０１Ｂとは並列配置され、当該並列配置された２つのトランジスタが合成されたトランジスタ５０１としての出力インピーダンスは１／２となるため、それぞれの低出力トランジスタ５０１Ａまたは５０１Ｂに対して抵抗を接続した場合よりも、効率改善効果は低下してしまう。しかし、低出力トランジスタ５０１Ａおよび５０１Ｂのサイズによっては、それぞれに対して抵抗５０２を配置することが困難である場合も考えられる。かかる場合には、例えば、本実施の形態のように２つの低出力トランジスタ５０１Ａおよび５０１Ｂを並列接続してまとめた状態で抵抗５０２を接続することもあり得る。
図６は、本発明の実施の形態３に係る高周波増幅回路のレイアウト図である。同図において、破線で囲まれた部分は低出力トランジスタ６０１Ａおよび６０１Ｂであり、それぞれ、図５の回路図における低出力トランジスタ５０１Ａおよび５０１Ｂに相当する。抵抗６０２は、図５の回路図における抵抗５０２に相当する。高調波処理回路６０３は、図５の回路図における高調波処理回路５０３に相当し、ボンディングワイヤ６０３Ａと容量パッド６０３Ｂとで構成される。入力側基本波整合回路６０４は、図５の回路図における入力側基本波整合回路５０４に相当し、ボンディングワイヤ６０４Ａと容量パッド６０４Ｂとで構成される。同様に、出力側基本波整合回路６０５は、図５の回路図における出力側基本波整合回路５０５に相当し、ボンディングワイヤ６０５Ａと容量パッド６０５Ｂとで構成される。
図６において、容量パッド６０３Ｂは、低出力トランジスタ６０１Ａおよび６０１Ｂのセットごとに個別部品として示しているが、例えば、セラミック基板に複数の導体をパターニングして部品点数は１つとなる構成にしてもよい。また高調波処理回路６０３は、１つの高調波に対する処理回路のみを示しているが、さらに高次まで処理する回路を備えていてもよい。
以上の構成が、１つのパッケージ内に搭載されており、パッケージ外への信号の取り出しは、入力側の容量パッド６０４Ｂと出力側の容量パッド６０５Ｂとから、それぞれボンディングワイヤ（図示せず）等でリード端子（図示せず）に接続される。ただし、入力側の容量パッド６０４Ｂや出力側の容量パッド６０５Ｂは、パッケージの外に配置されていてもよい。
低出力トランジスタ６０１Ａおよび６０１Ｂは、それぞれ、ゲート６０６、ドレイン６０７、ソース６０８から構成され、ソース６０８はビア６０９によって接地されている。そして低出力トランジスタ６０１Ａのドレイン出力端子同士が、抵抗６０２を介して接続されており、低出力トランジスタ６０１Ｂのドレイン出力端子同士が、ボンディングワイヤ６０５Ａを介して接続され、さらに、隣接する低出力トランジスタ６０１Ａの出力端子と短絡接続されている。これらの低出力トランジスタ６０１Ａおよび６０１Ｂと抵抗６０２とが１チップ６１０上に形成されることで、工程を簡略化することができる。
本実施の形態に係る高周波増幅回路では、実施の形態１及び２に係る高周波増幅回路のように、各低出力トランジスタに対して抵抗を接続した場合と比較して、効率改善効果はわずかに低下すると考えられるが、従来のように抵抗が全く無い状態で複数個の低出力トランジスタが接続された構成よりも効率改善に有利であることは明白である。
なお、本実施の形態では、一例として、低出力トランジスタ５０１Ａ及び５０１Ｂのゲート入力端子ごとにインダクタ５０４Ａが接続され、低出力トランジスタ５０１Ａ及び５０１Ｂのドレイン出力端子ごとにインダクタ５０５Ａが接続された回路構成を挙げたが、必ずしも、低出力トランジスタごとに整合用のインダクタ５０４Ａ及び５０５Ａが配置されている必要はない。例えば、図６に記載された高周波増幅回路のレイアウト図において、チップ６１０上に形成された低出力トランジスタ６０１Ａのゲート入力パッドと低出力トランジスタ６０１Ｂのゲート入力パッドとがチップ６１０上の配線で短絡接続され、当該短絡接続された配線部から容量パッド６０４Ｂへ、一組の低出力トランジスタ６０１Ａおよび６１０Ｂごとに、ボンディングワイヤ６０４Ａが配置されていてもよい。また、チップ６１０上に形成された低出力トランジスタ６０１Ａのドレイン出力パッドと低出力トランジスタ６０１Ｂのドレイン出力パッドとの短絡接続部から容量パッド６０５Ｂへ、一組の低出力トランジスタ６０１Ａおよび６１０Ｂごとに、ボンディングワイヤ６０５Ａが配置されていてもよい。
かかる構成における高周波増幅回路の等価回路は、図５に記載された回路図において、一組の低出力トランジスタ５０１Ａ及び５０１Ｂのゲート入力端子同士が短絡接続され、当該短絡接続された共通のゲート入力端子と高周波増幅回路の入力端子との間にインダクタ５０４Ａが直列接続される。また、低出力トランジスタ５０１Ａ及び５０１Ｂのドレイン出力端子ごとにインダクタ５０５Ａが直列接続されているのではなく、短絡接続されている一組の低出力トランジスタ５０１Ａ及び５０１Ｂの共通のドレイン出力端子と高周波増幅回路の出力端子との間にインダクタ５０５Ａが直列接続される。
上記回路構成を有する高周波増幅回路も、本発明の範囲内であり、実施の形態３に係る高周波増幅回路と同様の効果が奏される。
なお、本実施の形態では、一例として、２つの低出力トランジスタ５０１Ａおよび５０１Ｂをまとめた、並列合成されたトランジスタ５０１ごとに抵抗５０２を接続した例を示したが、低出力トランジスタが３つ並列合成されたトランジスタごとに、あるいは４つ並列合成されたトランジスタごとに、というように、並列合成するトランジスタの数が増えたとしても、同じ技術的思想によって、効率改善効果が得られる。さらに、実施の形態２における高周波増幅回路のように、入力側に抵抗が配置される場合でも、低出力トランジスタがいくつか並列合成されたトランジスタごとに抵抗を介して接続されてもよい。
以上、本発明の高周波増幅回路について、実施の形態に基づいて説明したが、本発明は、上述した実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
なお、低出力トランジスタのゲート入力端子およびドレイン出力端子に接続される抵抗は、回路部品としての抵抗素子でなくてもよく、チップ上に抵抗材料をパターニングすることで形成される抵抗領域を、抵抗として利用してもよい。
本発明の高周波増幅回路は、移動体通信用の端末および基地局、ならびに電子レンジなどのマイクロ波家電に適用可能な高出力パワーアンプとして利用できる。
１０１、２０１、３０１、４０１、５０１Ａ、５０１Ｂ、６０１Ａ、６０１Ｂ 低出力トランジスタ
１０２、２０２、３０２、３１１、４０２、４１１、５０２、６０２ 抵抗
１０３、２０３、３０３、３１２、４０３、４１２、５０３、６０３ 高調波処理回路
１０３Ａ、１０４Ａ、１０５Ａ、３０３Ａ、３０４Ａ、３０５Ａ、３１２Ａ、５０３Ａ、５０４Ａ、５０５Ａ、７０２Ａ、７０３Ａ、７０３Ｂ インダクタ
１０３Ｂ、１０４Ｂ、１０５Ｂ、３０３Ｂ、３０４Ｂ、３０５Ｂ、３１２Ｂ、５０３Ｂ、５０４Ｂ、５０５Ｂ、７０２Ｂ、７０３Ｃ キャパシタ
１０４、２０４、３０４、４０４、５０４、６０４ 入力側基本波整合回路
１０５、２０５、３０５、４０５、５０５、６０５ 出力側基本波整合回路
２０３Ａ、２０４Ａ、２０５Ａ、４０３Ａ、４０４Ａ、４０５Ａ、４１２Ａ、６０３Ａ、６０４Ａ、６０５Ａ ボンディングワイヤ
２０３Ｂ、２０４Ｂ、２０５Ｂ、４０３Ｂ、４０４Ｂ、４０５Ｂ、４１２Ｂ、６０３Ｂ、６０４Ｂ、６０５Ｂ 容量パッド
２０６、４０６、６０６ ゲート
２０７、４０７、６０７ ドレイン
２０７Ａ 出力パッド
２０８、４０８、６０８ ソース
２０９、４０９、６０９ ビア
２１０、４１０、６１０ チップ
４０６Ａ 入力パッド
５０１、７０１ トランジスタ
７０２ ２次高調波処理回路
７０３ 基本波整合回路
７０４ 誘電体基板
７０５ 外部回路
上記課題を解決するために、本発明の一態様に係る高周波増幅回路は、入力端子と、出力端子と、接地端子とを有し、高周波信号を増幅する複数の第１のトランジスタと、前記複数の第１のトランジスタの各々に対して配置され、前記複数の第１のトランジスタの各々の出力端子に接続され、増幅された高周波信号に含まれる偶数次または奇数次の高調波を処理する出力側高調波処理回路と、前記複数の第１のトランジスタの各々の出力端子に接続され、前記第１のトランジスタの出力インピーダンスを高い状態で維持するための出力側抵抗とを備え、前記複数の第１のトランジスタの各々の入力端子は、入力整合素子を介して当該高周波増幅回路の入力端子に接続され、前記複数の第１のトランジスタの各々の出力端子は、前記出力側抵抗を介して互いに接続され、さらに、出力整合素子を介して当該高周波増幅回路の出力端子に接続されていることを特徴とする。
このような問題を解決するために、本発明の一態様に係る高周波増幅回路は、入力端子と、出力端子と、接地端子とを有し、高周波信号を増幅する複数の第１のトランジスタと、前記複数の第１のトランジスタの各々に対して配置され、前記複数の第１のトランジスタの各々の出力端子に接続され、増幅された高周波信号に含まれる偶数次または奇数次の高調波を処理する出力側高調波処理回路と、前記複数の第１のトランジスタの各々の出力端子に接続され、前記第１のトランジスタの出力インピーダンスを高い状態で維持するための出力側抵抗とを備え、前記複数の第１のトランジスタの各々の入力端子は、入力整合素子を介して当該高周波増幅回路の入力端子に接続され、前記複数の第１のトランジスタの各々の出力端子は、前記出力側抵抗を介して互いに接続され、さらに、出力整合素子を介して当該高周波増幅回路の出力端子に接続されていることを特徴とする。

Claims (12)

  1. 入力端子と、出力端子と、接地端子とを有し、高周波信号を増幅する複数の第１のトランジスタと、
    前記複数の第１のトランジスタの各々に対して配置され、前記複数の第１のトランジスタの各々の出力端子に接続され、増幅された高周波信号に含まれる偶数次または奇数次の高調波を処理し、Ｆ級または逆Ｆ級動作する出力側高調波処理回路と、
    前記複数の第１のトランジスタの各々の出力端子に接続された出力側抵抗とを備え、
    前記複数の第１のトランジスタの各々の入力端子は、入力整合素子を介して当該高周波増幅回路の入力端子に接続され、
    前記複数の第１のトランジスタの各々の出力端子は、前記出力側抵抗を介して互いに接続され、さらに、出力整合素子を介して当該高周波増幅回路の出力端子に接続されている
    高周波増幅回路。
  2. 前記高周波信号の周波数帯域における前記出力側抵抗のインピーダンスは、前記出力側抵抗を介さずに互いに並列接続された場合の前記複数の第１のトランジスタの出力インピーダンスの実部よりも高い
    請求項１に記載の高周波増幅回路。
  3. 前記出力側高調波処理回路は、
    一端が前記第１のトランジスタの出力端子に接続された第１のインダクタと、
    一端が前記第１のインダクタの他端に接続され、他端が接地された第１のキャパシタとで構成され、
    前記第１のトランジスタの基本周波数の２倍の周波数で共振する直列共振回路である
    請求項１に記載の高周波増幅回路。
  4. 前記高周波増幅回路は、さらに、
    前記第１のトランジスタの出力端子および前記出力側高調波処理回路に接続され、増幅された高周波信号に含まれる基本波を選択的に通過させる出力側基本波整合回路を備え、
    前記出力側基本波整合回路は、
    前記出力整合素子であり、一端が前記第１のトランジスタの出力端子に接続され、他端同士が接続された第２のインダクタと、
    一端が、前記第２のインダクタの前記他端に接続され、他端が接地された第２のキャパシタとを備える
    請求項１に記載の高周波増幅回路。
  5. 前記第１のトランジスタと前記出力側抵抗とは、同一のチップ上に形成され、
    前記出力側高調波処理回路は、前記チップを実装するパッケージ内に搭載されている
    請求項１に記載の高周波増幅回路。
  6. さらに、
    前記複数の第１のトランジスタの各々に対して配置され、前記複数の第１のトランジスタの各々の入力端子に接続され、増幅された高周波信号に含まれる偶数次または奇数次の高調波を処理し、Ｆ級または逆Ｆ級動作する入力側高調波処理回路と、
    前記複数の第１のトランジスタの各々の入力端子に接続された入力側抵抗とを備え、
    前記複数の第１のトランジスタの各々の入力端子は、前記入力側抵抗を介して互いに接続されている
    請求項１に記載の高周波増幅回路。
  7. 前記高周波信号の周波数帯域における前記入力側抵抗のインピーダンスは、互いに並列接続された前記複数の第１のトランジスタの入力インピーダンスよりも高い
    請求項６に記載の高周波増幅回路。
  8. 前記入力側高調波処理回路は、
    一端が前記第１のトランジスタの入力端子に接続された第３のインダクタと、
    一端が前記第３のインダクタの他端に接続され、他端が接地された第３のキャパシタとで構成され、
    前記第１のトランジスタの基本周波数の２倍の周波数で共振する直列共振回路である
    請求項６に記載の高周波増幅回路。
  9. 前記高周波増幅回路は、さらに、
    前記第１のトランジスタの入力端子および前記入力側高調波処理回路に接続され、増幅された高周波信号に含まれる基本波を選択的に通過させる入力側基本波整合回路を備え、
    前記入力側基本波整合回路は、
    前記入力整合素子であり、一端が前記第１のトランジスタの入力端子に接続され、他端同士が接続された第４のインダクタと、
    一端が、前記第４のインダクタの前記他端に接続され、他端が接地された第４のキャパシタとを備える
    請求項６に記載の高周波増幅回路。
  10. 前記入力側抵抗、前記第１のトランジスタおよび前記出力側抵抗は、同一のチップ上に形成され、
    前記入力側高調波処理回路および前記出力側高調波処理回路は、前記チップを実装するパッケージ内に搭載されている
    請求項６に記載の高周波増幅回路。
  11. さらに、
    入力端子と、出力端子と、接地端子とを有し、高周波信号を増幅する複数の第２のトランジスタを備え、
    前記複数の第２のトランジスタの各々の入力端子は、当該高周波増幅回路の入力端子に入力整合素子を介して接続され、
    前記複数の第２のトランジスタの各々の出力端子は、当該高周波増幅回路の出力端子に出力整合素子を介して接続され、さらに、隣接する前記第１のトランジスタの出力端子と短絡接続されている
    請求項１〜１０のうちいずれか１項に記載の高周波増幅回路。
  12. 前記第２のトランジスタ、前記第１のトランジスタおよび前記出力側抵抗は、同一のチップ上に形成され、
    前記出力側高調波処理回路は、前記チップを実装するパッケージ内に搭載されている
    請求項１１に記載の高周波増幅回路。
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