JPWO2012118102A1 - 半導体集積回路および半導体物理量センサ装置 - Google Patents

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Abstract

補助メモリ回路（１２）は、複数のフリップフロップがカスケード接続されたシフトレジスタと、各Ｄフリップフロップの出力（Ｑ０）〜（Ｑｎ）を反転させて出力する複数の反転回路とで構成される。主メモリ回路（１３）は、補助メモリ回路（１２）からの信号で動作するスイッチ（ＳＷａ）と、スイッチ（ＳＷａ）に直列接続し書込み電圧（１）で駆動するＥＰＲＯＭとで構成される。可変抵抗回路（１９）は、補助メモリ回路（１２）からの信号で動作するスイッチ（ＳＷｂ）と、スイッチ（ＳＷｂ）に直列接続する抵抗（Ｒａ）とで構成される。これにより、書込み電圧（１）と書込み電圧（２）との端子を共通化することができる。また、ＥＰＲＯＭの書込み時の電圧を一定にして電気的トリミングをおこなうことができる低コストの半導体集積回路および半導体物理量センサ装置を提供することができる。

Description

この発明は、半導体集積回路および半導体物理量センサ装置に関する。
従来、物理量センサの出力特性を調整する手法として、レーザートリミング手法が公知である。従来のレーザートリミング手法には、トリミング後のアセンブリ工程で物理量センサの出力特性に変動が生じても再調整ができないという欠点がある。
そのため、近年、アセンブリ工程終了後に物理量センサの出力特性を調整可能な電気的トリミング手法が用いられている。しかしながら、電気的トリミングでは、トリミングデータの入出力や、ＥＰＲＯＭへのデータ書込み等のために多数の制御端子を必要とする。そのため、ワイヤボンディング数が増えるなどの要因により製造コストが増大するという問題がある。
そこで、このような問題を解消した装置として、抵抗分圧とバイポーラトランジスタとを用いて端子の動作閾値電圧を複数個設けることにより端子数を削減し、少ない端子数で電気的トリミングをおこなう装置が提案されている（例えば、下記特許文献７参照）。
また、別の装置として、ＥＰＲＯＭを記憶装置として用いた装置であって、ＥＰＲＯＭを含む記憶回路にデータを書込むための電圧を供給する１または２個の書込み端子のうちの一つが外部クロックの入力端子を兼ねることによって端子数を削減した装置が提案されている（例えば、下記特許文献６参照）。
また、下記特許文献６では、ＥＰＲＯＭの書込み端子から供給される書込み電圧を変圧し異なる書込み電圧を発生させる変圧回路を設けることによって、さらに２個の書込み端子を共通化し端子数を削減することが提案されている。また、ＣＭＯＳプロセスで半導体物理量センサ装置を製造可能な下記特許文献６に関して、外部クロック入力端子（５．０Ｖ以下）と高電圧（２０Ｖ程度）を必要とする書込み端子とが共通化されている。そして、信号判別手段（回路）を用いて、入力される電圧の大きさによって、記憶回路への書込み電圧であるか外部クロックであるかが判別されている。
そのため、下記特許文献６を適用する場合、この信号判別手段の回路は高耐圧のＣＭＯＳ素子等で構成する必要がある。また、出力電圧を発生させる回路として、低電圧かつ低消費電力の負荷において負荷電流が素子のリーク電流に対応するような小さな値になっても出力トランジスタの特性のばらつきに影響されることなく、安定な出力電圧を発生させることができる安定化電源回路が提案されている（例えば、下記特許文献１参照）。
また、別の回路として、回路電流がバックゲートとソースとの間に介挿された抵抗により制限され、所定の値以上に増加することが無いＣＭＯＳ型のトランジスタを用いるため、短絡状態においても絶縁破壊を防止する電源回路が提案されている（例えば、下記特許文献２参照）。
また、別の回路として、一部に昇圧型のスイッチング電源回路を含んで構成される電源回路が提案されている（例えば、下記特許文献３参照）。また、別の回路として、補正点が多くて高精度の出力電圧が得られる回路面積の小さな内部電圧発生回路および定電位発生回路の出力が一時的に低下しても再び内部電圧が確実に発生される内部電圧発生回路が提案されている（例えば、下記特許文献４参照）。
また、別の回路として、電圧供給回路が、電源昇圧部と、前記電源昇圧部によって生成された電圧を電源電圧として動作し、センサにバイアス電圧を供給する増幅器と、前記増幅器に対する帰還抵抗部を有し、該帰還抵抗部の抵抗値が前記センサのバイアス電圧の設定値に応じて決定される出力電圧設定回路とを有する装置が提案されている（例えば、下記特許文献５参照）。下記特許文献５では、センサ装置、例えばコンデンサマイクユニットごとに感度にばらつきが生じてしまう場合に、その感度を調整することができる。
特開２０００−１９４４３１号公報 特許第３０６８５４０号公報 特許第３４８０３８９号公報 特開２００１−２４２９４９号公報 特開２００６−１９１３５９号公報 特開２００３−３０２３０１号公報 特開平６−２９５５５号公報
しかしながら、上記特許文献６では、書込み端子から供給される書込み電圧を変圧し、異なる書込み電圧を発生させる変圧回路について具体的な回路例が開示されていない。図１０は、従来の半導体物理量センサ装置の構成を示すブロック図である。図１０は、ＥＰＲＯＭを主メモリ回路とした半導体物理量センサ装置であり、上記特許文献６の図１０に相当する。変圧回路１８ａは、上記特許文献６の図１０に符号１１８で示される変圧回路に相当し、書込み電圧１を変圧することにより書込み電圧２を生成するが、上記特許文献６にはその具体的な回路図は示されていない。また、上記特許文献６の図１０では、書込み電圧１と書込み電圧２との伝送線は１本の矢印で示されている。
この半導体物理量センサ装置５は、動作選択回路１１、補助メモリ回路１２、主メモリ回路１３、調整回路１４、ホイートストンブリッジなどのセンサ素子１５、増幅回路１６、信号判別手段１７、変圧回路１８ａおよび第１から第５までの５個の端子２１〜２５を備えている。また、上記特許文献６には、補助メモリ回路１２および主メモリ回路１３についても具体的な回路例は示されていない。
主メモリ回路１３を構成する図示しないＥＰＲＯＭにデータを書込むためには、まず、コントロールゲートに２０Ｖ程度の電圧（書込み電圧１）を印加した状態で、ソース−ドレイン間に１０Ｖ程度の電圧（書込み電圧２）を印加する。そして、ソース−ドレイン間に電流を流し、ドレイン−ゲート間に生じた電界によってフローティングゲートに電荷がトラップされる必要がある。
一般的にＥＰＲＯＭへの書込みでは、書込み時の素子へのダメージを防止し、コントロールゲートへの電荷注入量をほぼ一定にする（書込み電圧を一定にする）ために、書込み電圧および書込み回数は、一定の値とすることが望ましい。よって、上述した書込み電圧１および書込み電圧２は一定にする必要がある。
また、ＥＰＲＯＭへの書込みは、１ビットごとにおこなうのではなく、全ビット同時にもしくは、いくつかのブロックごとにおこなうことが一般的である。全ビット同時にもしくはあるブロック内のＥＰＲＯＭに同時に書込む場合、各ＥＰＲＯＭのドレインと書込み電圧２との間にスイッチを設ける。そして、書込むビットのスイッチはＯＮさせてソース−ドレイン間に電流が流れるようにする。一方、書込まないビットのスイッチはＯＦＦさせてソース−ドレイン間に電流が流れないようにする。
そのブロック内の書込むビットと書込まないビットの割合は調整値（トリミング条件）によって異なる。そのため、一回の書込みで同時に電流が流れるＥＰＲＯＭの数は一定とはならない。よって、例えば、書込み電圧１から抵抗分割（分圧）によって書込み電圧２を作った場合は、電流の流れるＥＰＲＯＭの数によって負荷（抵抗値）が変わる。そして、抵抗分割に用いる抵抗との合成抵抗が変わってしまうため、書込み電圧２を一定に保つことができない。
書込み電圧２を一定に保つためには、書込み電圧１から書込み電圧２を作る際の変圧回路１８ａの負荷依存性が少ないことが必要となる。すなわち、変圧回路１８ａは主メモリ回路１３を構成するＥＰＲＯＭの導通数に依存しないようにする必要がある。
また、上記特許文献１〜３では、その電源回路を半導体物理量センサ装置に適用することについては記載がない。また、上記特許文献４，５では、抵抗分圧回路の抵抗値を変えることにより、出力電圧を変える電源回路については記載されているが、出力電圧（書込み電圧２）を複数のＥＰＲＯＭの書込み電圧に使用することについては記載されていない。
また、上記特許文献７では、バイポーラトランジスタとＣＭＯＳプロセスで作製するＥＰＲＯＭとが混在するため、ＢｉＣＭＯＳプロセスが必要になる。そのため、ＣＭＯＳのみのプロセスよりも工程増となり、コスト増を招くという問題点がある。また、上記特許文献６の場合は、ＣＭＯＳプロセスのみで製造可能であるが、信号判別手段の回路は高耐圧のＣＭＯＳ素子等で構成する必要があるため、素子サイズが増大し、回路面積が増大するという問題点がある。
また、書込み端子のような高電圧端子にＺＤ（ツェナーダイオード）等のＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子を設ける場合は、ＺＤを複数個直列接続する必要があり、低電圧の信号端子よりも保護素子の面積が大きくなるという問題点がある。
また、高電圧端子と低電圧端子とを共通化した場合でも、共通化された端子は高電圧端子と同じ保護素子が必要となるため、面積削減効果は面積の小さい低耐圧端子の保護素子分を削除することができるだけである。したがって、上記特許文献６では、高耐圧の信号判別回路の追加による面積増により、端子の共通化による面積削減効果は低く、大幅なコストダウンが見込めないという問題点がある。
この発明は、上述した従来技術による問題点を解消するため、電気的トリミングにおいて、主メモリ回路を構成するＥＰＲＯＭの書込み電圧を一定にすることができる低コストの半導体集積回路および半導体物理量センサ装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路は、次の特徴を有する。直列ディジタルデータを入力するデータ入力端子と、接地電位を供給する接地端子と、電源電圧を供給する電源端子と、前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、前記補助メモリ回路に記憶されたトリミングデータを電気的な再書込み動作によって記憶する再書込み可能な読み出し専用の主メモリ回路と、外部クロックを入力するか、または前記主メモリ回路にデータを書込むための、前記電源電圧以上の第１の書込み電圧を供給する書込み端子と、前記書込み端子から入力された第１の書込み電圧に基づいて、前記主メモリ回路にデータを書込むための、前記電源電圧以上で、かつ前記第１の書込み電圧を前記主メモリ回路の抵抗との分圧により第２の書込み電圧を生成して前記主メモリ回路に供給する可変抵抗回路と、前記書込み端子に印加された電圧が外部クロックであるかまたは第１の書込み電圧であるかを判別し、前記補助メモリ回路に外部クロックを供給し、前記主メモリ回路に第１の書込み電圧を供給する信号判別手段と、を具備する。そして、前記補助メモリ回路は、複数のフリップフロップをカスケード接続したシフトレジスタで構成される。前記主メモリ回路は、前記各フリップフロップに対応して、第１のスイッチと当該第１のスイッチに直列接続し前記第１の書込み電圧で駆動するＥＰＲＯＭとからなる第１の直列回路を備える。前記可変抵抗回路は、前記各フリップフロップに対応して、第２のスイッチと当該第２のスイッチに直列接続する抵抗とからなる第２の直列回路を備える。複数の前記第１の直列回路と複数の前記第２の直列回路とが直列接続されている。前記第１の書込み電圧が印加された際に、前記第１のスイッチがＯＮする数と同数の前記第２のスイッチがＯＮする。
また、この発明にかかる半導体集積回路は、上述した発明において、前記第１のスイッチおよび前記第２のスイッチがｐチャネル型ＭＯＳＦＥＴからなる。また、前記第１の書込み電圧が印加された際に、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第１の直列回路の前記第１のスイッチのＯＮ／ＯＦＦを制御し、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第２の直列回路の前記第２のスイッチのＯＮ／ＯＦＦを制御することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路は、次の特徴を有する。直列ディジタルデータを入力するデータ入力端子と、接地電位を供給する接地端子と、電源電圧を供給する電源端子と、前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、前記補助メモリ回路に記憶されたトリミングデータを電気的な再書込み動作によって記憶する再書込み可能な読み出し専用の主メモリ回路と、外部クロックを入力するか、または前記主メモリ回路にデータを書込むための、前記電源電圧以上の第１の書込み電圧を供給する書込み端子と、前記書込み端子から入力された第１の書込み電圧に基づいて、前記主メモリ回路にデータを書込むための、前記電源電圧以上で、かつ前記第１の書込み電圧を前記主メモリ回路の抵抗との分圧により第２の書込み電圧を生成して前記主メモリ回路に供給する定抵抗回路と、前記書込み端子に印加された電圧が外部クロックであるかまたは第１の書込み電圧であるかを判別し、前記補助メモリ回路に外部クロックを供給し、前記主メモリ回路に第１の書込み電圧を供給する信号判別手段と、を具備する。そして、前記補助メモリ回路は、複数のフリップフロップをカスケード接続したシフトレジスタで構成される。前記主メモリ回路は、前記各フリップフロップに対応して、第１のスイッチと当該第１のスイッチに直列接続し前記第１の書込み電圧で駆動するＥＰＲＯＭとからなる第１の直列回路と、前記各フリップフロップに対応して、第２のスイッチと当該第２のスイッチと直列接続する抵抗とからなる第２の直列回路と、を備える。複数の前記第１の直列回路と複数の前記第２の直列回路とは並列接続されている。かつ、複数の前記第１の直列回路および複数の前記第２の直列回路と前記定抵抗回路とが直列接続されている。前記第１の書込み電圧が印加された際に、同じ前記フリップフロップに対応する前記第１の直列回路と前記第２の直列回路において、前記第１のスイッチがＯＮのとき前記第２のスイッチがＯＦＦとなり、前記第１のスイッチがＯＦＦのとき前記第２のスイッチがＯＮとなる。
また、この発明にかかる半導体集積回路は、上述した発明において、前記第１のスイッチおよび前記第２のスイッチがｐチャネル型ＭＯＳＦＥＴからなる。また、前記第１の書込み電圧が印加された際に、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第１の直列回路の前記第１のスイッチのＯＮ／ＯＦＦを制御し、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第２の直列回路の前記第２のスイッチのＯＮ／ＯＦＦを制御することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体物理量センサ装置は、次の特徴を有する。検知した物理量に応じた電気信号を生成するセンサ素子と、前記センサ素子により生成された電気信号を外部へ出力する出力端子と、前記センサ素子の出力特性を調整するためのトリミングデータとなる直列ディジタルデータを入力するデータ入力端子と、接地電位を供給する接地端子と、電源電圧を供給する電源端子と、前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、前記補助メモリ回路に記憶されたトリミングデータを電気的な再書込み動作によって記憶する再書込み可能な読み出し専用の主メモリ回路と、外部クロックを入力するか、または前記主メモリ回路にデータを書込むための、前記電源電圧以上の第１の書込み電圧を供給する書込み端子と、前記書込み端子から入力された第１の書込み電圧に基づいて、前記主メモリ回路にデータを書込むための、前記電源電圧以上で、かつ前記第１の書込み電圧を前記主メモリ回路の抵抗との分圧により第２の書込み電圧を生成して前記主メモリ回路に供給する可変抵抗回路と、前記補助メモリ回路に記憶されたディジタルデータの一部に基づいて前記補助メモリ回路および前記主メモリ回路の動作を制御する動作選択回路と、前記書込み端子に印加された電圧が外部クロックであるかまたは第１の書込み電圧であるかを判別し、前記補助メモリ回路に外部クロックを供給し、前記主メモリ回路に第１の書込み電圧を供給する信号判別手段と、前記補助メモリ回路に記憶されたトリミングデータ、または前記主メモリ回路に記憶されたトリミングデータに基づいて前記センサ素子の出力特性を調整する調整回路と、を具備する。そして、前記補助メモリ回路は、複数のフリップフロップをカスケード接続したシフトレジスタで構成される。前記主メモリ回路は、前記各フリップフロップに対応して、第１のスイッチと当該第１のスイッチに直列接続し前記第１の書込み電圧で駆動するＥＰＲＯＭとからなる第１の直列回路を備える。前記可変抵抗回路は、前記各フリップフロップに対応して、第２のスイッチと当該第２のスイッチに直列接続する抵抗とからなる第２の直列回路を備える。複数の前記第１の直列回路と複数の前記第２の直列回路とが直列接続されている。前記第１の書込み電圧が印加された際に、前記第１のスイッチがＯＮする数と同数の前記第２のスイッチがＯＮする。
また、この発明にかかる半導体物理量センサ装置は、上述した発明において、前記第１のスイッチおよび前記第２のスイッチがｐチャネル型ＭＯＳＦＥＴからなる。また、前記第１の書込み電圧が印加された際に、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第１の直列回路の前記第１のスイッチのＯＮ／ＯＦＦを制御し、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第２の直列回路の前記第２のスイッチのＯＮ／ＯＦＦを制御することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体物理量センサ装置は、次の特徴を有する。検知した物理量に応じた電気信号を生成するセンサ素子と、前記センサ素子により生成された電気信号を外部へ出力する出力端子と、前記センサ素子の出力特性を調整するためのトリミングデータとなる直列ディジタルデータを入力するデータ入力端子と、接地電位を供給する接地端子と、電源電圧を供給する電源端子と、前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、前記補助メモリ回路に記憶されたトリミングデータを電気的な再書込み動作によって記憶する再書込み可能な読み出し専用の主メモリ回路と、外部クロックを入力するか、または前記主メモリ回路にデータを書込むための、前記電源電圧以上の第１の書込み電圧を供給する書込み端子と、前記書込み端子から入力された第１の書込み電圧に基づいて、前記主メモリ回路にデータを書込むための、前記電源電圧以上で、かつ前記第１の書込み電圧を前記主メモリ回路の抵抗との分圧により第２の書込み電圧を生成して前記主メモリ回路に供給する定抵抗回路と、前記補助メモリ回路に記憶されたディジタルデータの一部に基づいて前記補助メモリ回路および前記主メモリ回路の動作を制御する動作選択回路と、前記書込み端子に印加された電圧が外部クロックであるかまたは第１の書込み電圧であるかを判別し、前記補助メモリ回路に外部クロックを供給し、前記主メモリ回路に第１の書込み電圧を供給する信号判別手段と、前記補助メモリ回路に記憶されたトリミングデータ、または前記主メモリ回路に記憶されたトリミングデータに基づいて前記センサ素子の出力特性を調整する調整回路と、を具備する。そして、前記補助メモリ回路は、複数のフリップフロップをカスケード接続したシフトレジスタで構成される。前記主メモリ回路は、前記各フリップフロップに対応して、第１のスイッチと当該第１のスイッチに直列接続し前記第１の書込み電圧で駆動するＥＰＲＯＭとからなる第１の直列回路と、前記各フリップフロップに対応して、第２のスイッチと当該第２のスイッチと直列接続する抵抗とからなる第２の直列回路と、を備える。複数の前記第１の直列回路と複数の前記第２の直列回路とが並列接続されている。かつ、複数の前記第１の直列回路および複数の前記第２の直列回路と前記定抵抗回路とが直列接続されている。前記第１の書込み電圧が印加された際に、同じ前記フリップフロップに対応する前記第１の直列回路と前記第２の直列回路とにおいて、前記第１のスイッチがＯＮのとき前記第２のスイッチがＯＦＦとなり、前記第１のスイッチがＯＦＦのとき前記第２のスイッチがＯＮとなる。
また、この発明にかかる半導体物理量センサ装置は、上述した発明において、前記第１のスイッチおよび前記第２のスイッチがｐチャネル型ＭＯＳＦＥＴからなる。また、前記第１の書込み電圧が印加された際に、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第１の直列回路の前記第１のスイッチのＯＮ／ＯＦＦを制御し、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第２の直列回路の前記第２のスイッチのＯＮ／ＯＦＦを制御することを特徴とする。
また、この発明にかかる半導体物理量センサ装置は、上述した発明において、同一半導体チップ上に形成され、ＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成されることを特徴とする。
上述した発明によれば、第１の書込み電圧と第２の書込み電圧との端子を共通化した場合でも、ＥＰＲＯＭへの書込み時の電圧を一定にして電気的トリミングが可能となる。また、上述した発明によれば、第１の書込み電圧と第２の書込み電圧との端子を共通化することができるので、製造コストを低減することができる。
本発明にかかる半導体集積回路および半導体物理量センサ装置によれば、主メモリ回路を構成するＥＰＲＯＭへの書込み電圧を一定にして電気的トリミングをおこなうことができる低コストの半導体集積回路および半導体物理量センサ装置を提供することができるという効果を奏する。
図１は、この発明の実施の形態１にかかる半導体物理量センサ装置の構成を示すブロック図である。 図２は、図１のメモリ回路の要部を示す回路図である。 図３は、図１の可変抵抗回路を詳細に示す回路図である。 図４は、この発明の実施の形態２にかかる半導体物理量センサ装置の構成を示すブロック図である。 図５は、図４のメモリ回路の要部を示す回路図である。 図６は、この発明の実施の形態３にかかる半導体物理量センサ装置の構成を示すブロック図である。 図７は、図６の変圧回路を詳細に示す回路図である。 図８は、この発明の実施の形態４にかかる半導体物理量センサ装置の構成を示すブロック図である。 図９は、図８の変圧回路を詳細に示す回路図である。 図１０は、従来の半導体物理量センサ装置の構成を示すブロック図である。
以下に添付図面を参照して、この発明にかかる半導体集積回路および半導体物理量センサ装置の好適な実施の形態を詳細に説明する。ここで説明する半導体物理量センサ装置の具体例は、車載用の半導体圧力センサなどである。しかし、半導体物理量センサ装置に関わらず他のアナログ回路の調整用にＥＰＲＯＭを備えた半導体集積回路であれば同様に適用可能でありまた同様の効果を奏する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、図中の符号は従来と同一部位には同一の符号を付した。
（実施の形態１）
図１は、この発明の実施の形態１にかかる半導体物理量センサ装置の構成を示すブロック図である。図１の本発明の実施の形態１にかかる半導体物理量センサ装置１が図１０の従来の半導体物理量センサ装置５と異なるのは、従来の半導体物理量センサ装置５の変圧回路１８ａを可変抵抗回路１９に置き換えた点である。
図１に示すように、半導体物理量センサ装置１は、動作選択回路１１、補助メモリ回路１２、主メモリ回路１３、調整回路１４、ホイートストンブリッジなどのセンサ素子１５、増幅回路１６、信号判別手段１７、可変抵抗回路１９および第１から第５までの５個の端子２１〜２５を備えている。
第１端子２１は、半導体物理量センサ装置１の接地電位を供給する接地端子（ＧＮＤ端子）である。第２端子２２は、半導体物理量センサ装置１の電源電圧を供給する電源端子（Ｖｃｃ端子）である。第３端子２３は、直列ディジタルデータ（シリアルデータ）の入出力をおこなう端子（ＤＳ端子）である。第４端子２４は、半導体物理量センサ装置１の信号を外部へ出力する出力端子（Ｖｏｕｔ端子）である。第５端子２５は、第２端子２２に印加される電源電圧よりも高い電圧を供給する書込み端子である。また、第５端子２５は、外部クロックを入力する端子を兼ねる（ＣＧ／ＣＬＫ端子）。
センサ素子１５は、検知した物理量に応じた電気信号を生成する。補助メモリ回路１２は、外部クロック（ＣＬＫ）に基づく動作タイミングで、外部から供給された直列ディジタルデータを内部で使用するために並列ディジタルデータ（パラレルデータ）に変換する。また、補助メモリ回路１２は、内部で使用している並列ディジタルデータを外部へ出力するために直列ディジタルデータに変換する。また、補助メモリ回路１２は、動作選択回路１１に制御データを供給する。すなわち、補助メモリ回路１２はＤＳ端子２３から入力されたトリミングデータを一時的に記憶する機能を有する。
主メモリ回路１３は、第５端子２５の印加電圧に応じて、補助メモリ回路１２から供給された並列ディジタルデータよりなるトリミングデータをＥＰＲＯＭで記憶する。すなわち、主メモリ回路１３は、補助メモリ回路１２に記憶されたトリミングデータを電気的な再書込み動作によって記憶する再書込み可能な読み出し専用のＥＰＲＯＭなどのメモリ回路である。
動作選択回路１１は、補助メモリ回路１２から供給された制御データに基づいて、補助メモリ回路１２および主メモリ回路１３にデータの入出力を制御する信号を供給する。すなわち、動作選択回路１１は、補助メモリ回路１２に記憶されたディジタルデータの一部に基づいて、補助メモリ回路１２および主メモリ回路１３の動作を制御する機能を有する。
増幅回路１６は、センサ素子１５の出力信号を増幅し、それを第４端子２４を介して外部へ出力する。調整回路１４は、補助メモリ回路１２または主メモリ回路１３から供給されたトリミングデータに基づいて、センサ素子１５に対して温度特性を考慮した感度調整をおこない、また増幅回路１６に対して温度特性を考慮したオフセット調整をおこなう。すなわち、調整回路１４は、補助メモリ回路１２に記憶されたトリミングデータ、または主メモリ回路１３に記憶されたトリミングデータに基づいて、センサ素子１５の出力特性を調整する。
信号判別手段１７は、第５端子２５に印加された電圧が、外部から供給されたクロックのものであるのか、主メモリ回路１３にトリミングデータを書込むための書込み電圧であるのかを判別する。そして、信号判別手段１７は、判別した結果、外部クロックである場合には、そのクロックを補助メモリ回路１２に供給する。
可変抵抗回路１９は、第５端子２５の電圧である書込み電圧１と書込み電圧１を分圧した書込み電圧（第２の書込み電圧）２とを主メモリ回路１３に供給する。すなわち、可変抵抗回路１９は、書込み端子から入力された書込み電圧１に基づいて、主メモリ回路１３にデータを書込むための、電源電圧以上で、かつ書込み電圧１を分圧した書込み電圧２を生成して主メモリ回路１３に供給する機能を有する。主メモリ回路１３は、０Ｖ〜５Ｖの「１」または「０」の信号であるクロックに比べてはるかに高い書込み電圧が供給されたときにデータの書込み動作を行う。このため、第５端子２５を介して主メモリ回路１３に外部クロックが入力されたとしても、主メモリ回路１３は書込み動作を行わない。
図２は、図１のメモリ回路の要部を示す回路図である。メモリ回路には、図１に示す主メモリ回路１３および補助メモリ回路１２が含まれる。図２は、おもに主メモリ回路１３にデータを書込む際の回路構成について示している。また、図３は、図１の可変抵抗回路を詳細に示す回路図である。補助メモリ回路１２は、複数のフリップフロップがカスケード接続されたシフトレジスタと、各Ｄフリップフロップの出力Ｑ０〜Ｑｎがそれぞれ入力され、当該出力Ｑ０〜ＱｎをスイッチＳＷａ（０）〜ＳＷａ（ｎ）へそれぞれ反転させて出力する複数の反転回路とで構成される。補助メモリ回路１２を構成するフリップフロップは、例えばＤフリップフロップとしてもよい。
この反転回路は、スイッチＳＷａ（０）〜ＳＷａ（ｎ）であるｐチャネルＭＯＳＦＥＴを駆動するために必要となる。フリップフロップの出力Ｑ０〜Ｑｎが「Ｈ」のとき、反転回路から「Ｌ」が反転出力されてスイッチＳＷａ（０）〜ＳＷａ（ｎ）がＯＮする。フリップフロップの出力Ｑ０〜Ｑｎが「Ｌ」のときにスイッチＳＷａ（０）〜ＳＷａ（ｎ）をＯＮする構成とする場合には、反転回路を設けない構成とするか、フリップフロップの出力Ｑ０〜ＱｎとスイッチＳＷａ（０）〜ＳＷａ（ｎ）との間にさらに反転回路を追加した構成とすることになる。
主メモリ回路１３は、補助メモリ回路１２の各フリップフロップの出力Ｑ０〜Ｑｎに基づいてＯＮ／ＯＦＦするスイッチＳＷａ（０）〜ＳＷａ（ｎ）と、それらのスイッチＳＷａ（０）〜ＳＷａ（ｎ）にそれぞれ直列に接続され、書込み電圧１が印加されることにより書込みがおこなわれるＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）とで構成される。
補助メモリ回路１２の出力は、反転回路を介して主メモリ回路１３と図３で示す可変抵抗回路１９とに入力される。可変抵抗回路１９については後述する。図２に示すメモリ回路においては、ＤＳ端子からデータが入力され、ＣＧ／ＣＬＫ端子からクロック信号が入力されることでシフトレジスタからなる補助メモリ回路１２にデータが入力される。シフトレジスタ内の各フリップフロップの出力Ｑ０〜Ｑｎに基づいて、スイッチＳＷａ（０）〜ＳＷａ（ｎ）がＯＮ／ＯＦＦする。例えば、出力Ｑ１が“Ｈ”のときは、スイッチＳＷａ（１）のゲート電圧は“Ｌ（０Ｖ）”となるため、スイッチＳＷａ（１）はＯＮする。逆にＱ１が“Ｌ”のときは、スイッチＳＷａ（１）のゲート電圧は“Ｈ（５Ｖ）”となるため、スイッチＳＷａ（１）はＯＦＦする。
このようにシフトレジスタにデータが入った状態で、書込み電圧１および書込み電圧２が主メモリ回路１３に印加されると、ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）のうち、スイッチＳＷａ（０）〜ＳＷａ（ｎ）がＯＮしているビットのＥＰＲＯＭに電流が流れる。そして、書込み電圧１による電界によって、ＳＷａ（０）〜ＳＷａ（ｎ）がＯＮしているビットのＥＰＲＯＭのフローティングゲートに電荷がトラップされる。
フローティングゲートに電荷がトラップされたＥＰＲＯＭでは、閾値電圧が上がる。ＥＰＲＯＭに書込まれたデータを読み出す際のＥＰＲＯＭのコントロールゲートに印加される電圧は、例えば、電源電圧を分圧して作成する４Ｖ程度の電圧となるように設定されている。このため、コントロールゲートに電荷がトラップされていないＥＰＲＯＭは、コントロールゲートに４Ｖ程度の電圧がかかるだけでＯＮ状態になる。一方、フローティングゲートに電荷がトラップされているＥＰＲＯＭは、閾値電圧が上がっているために４Ｖ程度の電圧ではＯＮせずにＯＦＦ状態となっている。また、ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）に書込まれたデータを読み出す際は、スイッチＳＷａ（０）〜ＳＷａ（ｎ）の全てがＯＦＦ状態となるように制御される（図示せず）。
これにより、各ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）のドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）は、ＧＮＤ電位またはフローティング電位となる。このドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）をそれぞれ電源電圧（５Ｖ）に抵抗でプルアップすることによって（図示せず）、ドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）は０Ｖまたは５Ｖに固定される。
これらのドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）の値が調整回路１４に入力され、センサ素子１５および増幅回路１６の特性が調整される。図３に示すように、可変抵抗回路１９は、補助メモリ回路１２の各フリップフロップの出力Ｑ０〜Ｑｎに対応してＯＮ／ＯＦＦするスイッチＳＷｂ（０）〜ＳＷｂ（ｎ）と、スイッチＳＷｂ（０）〜ＳＷｂ（ｎ）にそれぞれ直列接続する抵抗Ｒａ（０）〜Ｒａ（ｎ）から構成される。図３に示す補助メモリ回路１２は、図２に示す補助メモリ回路１２である。
可変抵抗回路１９には、主メモリ回路１３の全ビット数の抵抗Ｒａ（０）〜Ｒａ（ｎ）を設けるか、またはＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）のうち同時に書込みを実施するＥＰＲＯＭに対応するビット数分の抵抗Ｒａ（０）〜Ｒａ（ｎ）を設ける。このような各抵抗Ｒａ（０）〜Ｒａ（ｎ）に対応して直列にそれぞれスイッチＳＷｂ（０）〜ＳＷｂ（ｎ）が設けられている。こうすることで、主メモリ回路１３の各ビットに対応する補助メモリ回路１２の各フリップフロップの出力Ｑ０〜Ｑｎが「Ｈ」となるビット数分、すなわち主メモリ回路１３の書込むＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）と同数のスイッチＳＷｂ（０）〜ＳＷｂ（ｎ）がＯＮするようになる。
これにより、書込み電圧２はＮビット分に書込む場合には、ＮビットのＥＰＲＯＭのＯＮ抵抗値（１個のＥＰＲＯＭのＯＮ抵抗値の１／Ｎ）および可変抵抗回路１９のＯＮ抵抗値（１個の抵抗の抵抗値の１／Ｎ）で分圧されるため、Ｎ数がいくつであっても、同じ割合（１個のＥＰＲＯＭのＯＮ抵抗値と１個の抵抗の抵抗値の割合）で分圧されることとなる。これによって、書込み電圧２は、書込むビット数に関係なく（トリミング条件に依存せず）、一定となる。
ここで、書込み電圧１と書込み電圧２との関係について説明する。尚、書込み電圧２とＧＮＤ電位との間の抵抗値をＲｘ、書込み電圧１と書込み電圧２との間の抵抗値をＲｙとする。例えば、図２の主メモリ回路１３内の３ビット分のＥＰＲＯＭ（０）〜ＥＰＲＯＭ（２）に「１」を書込む場合、補助メモリ回路１２の出力Ｑ０〜Ｑｎのうち３つの出力Ｑ０〜Ｑ２によって、主メモリ回路１３に設けた３ビット分のスイッチＳＷａ（０）〜ＳＷａ（２）がＯＮする。
このとき、１ビット分のＥＰＲＯＭ（ｍ）およびスイッチＳＷａ（ｍ）の直列抵抗値をαとした場合（ｍ＝０，１，・・・，ｎ）、主メモリ回路１３の合成抵抗値は、直列抵抗値αが３個並列接続されるためα／３となり、書込み電圧２とＧＮＤ電位との間の抵抗値Ｒｘは、α／３となる。
一方、書込み電圧１と書込み電圧２との間に設けた図３の可変抵抗回路１９内のスイッチＳＷｂ（０）〜ＳＷｂ（ｎ）も補助メモリ回路１２の出力に応じて、３ビット分のスイッチＳＷｂ（０）〜ＳＷｂ（２）がＯＮするようになる。１ビット分のスイッチＳＷｂ（ｍ）と抵抗Ｒａ（ｍ）との直列抵抗値をβとすると（ｍ＝０，１，・・・，ｎ）、可変抵抗回路１９の合成抵抗値はβ／３となり、書込み電圧１と書込み電圧２との間の抵抗値Ｒｙは、β／３となる。このとき、書込み電圧２は、下記（１）式の通りである。
書込み電圧２＝Ｒｘ／（Ｒｘ＋Ｒｙ）×書込み電圧１
＝（α／３）／｛（α／３）＋（β／３）｝×書込み電圧１
＝α／（α＋β）×書込み電圧１ ・・・（１）
主メモリ回路１３内の５ビット分のＥＰＲＯＭ（０）〜ＥＰＲＯＭ（４）に「１」を書込む場合には、書込み電圧２は、下記（２）式となり、上記（１）式に示す３ビット分のＥＰＲＯＭ（０）〜ＥＰＲＯＭ（２）に「１」を書込む場合と同じになる。
Ｒｘ／（Ｒｘ＋Ｒｙ）＝（α／５）／｛（α／５）＋（β／５）｝＝α／（α＋β） ・・・（２）
このように、書込むビット数によって変わる主メモリ回路１３の合成抵抗値に合わせて可変抵抗値を変えることによって、書込むビット数に関係なく、下記（３）式のように書込み電圧２を一定にすることができる。
書込み電圧２＝α／（α＋β）×書込み電圧１ ・・・（３）
このとき、α＝βとすれば、書込み電圧２は書込み電圧１の半分になり、α＝２βとすれば、書込み電圧２を書込み電圧１の２／３とすることができる。
すなわち、書込み電圧２は、１ビット分のＥＰＲＯＭ（ｍ）およびスイッチＳＷａ（ｍ）の直列抵抗値αと、１ビット分のスイッチＳＷｂ（ｍ）および抵抗Ｒａ（ｍ）の直列抵抗値βとの関係により任意の電圧にすることができる。前記のように、書込み電圧１と書込み電圧２との端子を共通化した場合でも電気的トリミングにおいて、主メモリ回路を構成するＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）の書込み電圧を一定にすることができる。
また、書込み電圧１と書込み電圧２との端子を共通化したため、端子数が減少し、さらに、同一半導体チップ上にＣＭＯＳ製造プロセスにより能動素子および受動素子を製造することができるので、製造コストを低減することができる。
本発明は、半導体物理量センサ装置１に関わらず他のアナログ回路の調整用にＥＰＲＯＭを備えた半導体集積回路であれば同様に適用可能でありまた同様の効果を奏することができるものである。したがって、実施の形態１によれば、上述したように補助メモリ回路１２、主メモリ回路１３、信号判別手段１７、可変抵抗回路１９、ＧＮＤ端子２１、Ｖｃｃ端子２２、ＤＳ端子２３、ＣＧ／ＣＬＫ端子２５を備えていることで、主メモリ回路を構成するＥＰＲＯＭの書込み電圧を一定にすることができる安価な半導体集積回路および半導体物理量センサ装置を提供することができる。
（実施の形態２）
図４は、この発明の実施の形態２にかかる半導体物理量センサ装置２の構成を示すブロック図である。図４の本発明の実施の形態２にかかる半導体物理量センサ装置２が図１０の従来の半導体物理量センサ装置５と異なるのは、従来の半導体物理量センサ装置５の変圧回路１８ａを定抵抗２０に代えて、主メモリ回路１３を図５のような回路構成とした点である。
図４に示すように、半導体物理量センサ装置２は、動作選択回路１１、補助メモリ回路１２、主メモリ回路１３、調整回路１４、ホイートストンブリッジなどのセンサ素子１５、増幅回路１６、信号判別手段１７、定抵抗２０および第１から第５までの５個の端子２１〜２５を備えている。
図５は、図４のメモリ回路の要部を示す回路図である。メモリ回路には、主メモリ回路１３および補助メモリ回路１２が含まれる。主メモリ回路１３は、図２のスイッチＳＷａ（ｍ）とＥＰＲＯＭ（ｍ）との直列接続回路（第１の直列回路）に、スイッチＳＷｃ（ｍ）と抵抗Ｒｂ（ｍ）との直列接続回路（第２の直列回路）を並列接続した構成である（ｍ＝０，１，・・・，ｎ）。スイッチＳＷｃ（０）〜ＳＷｃ（ｎ）は、補助メモリ回路１２のフリップフロップの出力Ｑ０〜Ｑｎに対応してＯＮ／ＯＦＦする。スイッチＳＷａ（０）〜ＳＷ（ｎ）は、補助メモリ回路１２の出力Ｑ０〜Ｑｎを反転回路で反転した出力に対応してＯＮ／ＯＦＦする。そのため、スイッチＳＷａ（ｍ）がＯＮ状態のときに、スイッチＳＷｃ（ｍ）はＯＦＦ状態となり、スイッチＳＷａ（ｍ）がＯＦＦ状態のときに、スイッチＳＷｃ（ｍ）はＯＮ状態になる。フリップフロップの出力Ｑ０〜Ｑｎが「Ｌ」のときにスイッチＳＷａ（０）〜ＳＷａ（ｎ）をＯＮする場合は、実施の形態１と同様に、補助メモリ回路１２に反転回路を設けない構成とするか、さらに反転回路を追加した構成とすることになる。このときスイッチＳＷｃ（０）〜ＳＷｃ（ｎ）に入力されるフリップフロップの出力Ｑ０〜Ｑｎは反転させるために、フリップフロップの出力Ｑ０〜ＱｎとスイッチＳＷｃ（０）〜ＳＷｃ（ｎ）との間にそれぞれ反転回路を追加することになる。
主メモリ回路１３の全ビットにスイッチＳＷｃ（０）〜ＳＷｃ（ｎ）および抵抗Ｒｂ（０）〜Ｒｂ（ｎ）が設けられ、これらは各ビットに対応している。スイッチＳＷａ（ｍ）とスイッチＳＷｃ（ｍ）とは同サイズのＭＯＳＦＥＴで構成されており、また抵抗Ｒｂ（ｍ）の抵抗値とＥＰＲＯＭ（ｍ）のＯＮ抵抗値とが同じになるようにしてある。スイッチＳＷａ（ｍ）とスイッチＳＷｃ（ｍ）とはシフトレジスタからなる補助メモリ回路１２内の各ビット（各フリップフロップ）の出力Ｑｍ（ｍ＝０，１，・・・，ｎ）によって、スイッチＳＷａ（ｍ）とスイッチＳＷｃ（ｍ）とのどちらか一方のスイッチが必ずＯＮするように制御される。
これによって、主メモリ回路１３の各ビットの書込み電圧２とＧＮＤ電圧との間の抵抗値はスイッチＳＷａ（０）〜ＳＷａ（ｎ）がＯＮとなった場合でもスイッチＳＷｃ（０）〜ＳＷｃ（ｎ）がＯＮとなった場合でも同じになる。これにより、書込み電圧２は書込むビット数に関係なく、全ビット分のＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）のＯＮ抵抗値の合成抵抗値と同等の抵抗値となる主メモリ回路１３と定抵抗２０とによって分圧されるため、同じ割合で分圧されることとなる。これによって、書込み電圧２は書込むビット数に関係なく、一定となる。
書込み電圧２が書込むビット数に関係なく一定となることについて、さらに説明する。ここで、書込み電圧１と書込み電圧２との関係について説明する。尚、書込み電圧２とＧＮＤ電位との間の抵抗値をＲｘ、書込み電圧１と書込み電圧２との間の抵抗値をＲｙとする。
図５の主メモリ回路のビット数を、例えば、１０とする。また、スイッチＳＷａ（ｍ）とＥＰＲＯＭ（ｍ）との直列抵抗値をγとし、スイッチＳＷｃ（ｍ）と抵抗Ｒｂ（ｍ）との直列抵抗値もγとなるようにする。但し、抵抗Ｒｂ（０）〜Ｒｂ（ｎ）は、半導体基板上に絶縁膜を介して形成されるポリシリコン抵抗やＭＯＳＦＥＴを抵抗として使うものなどが考えられるが、ＥＰＲＯＭ（ｍ）と同じ大きさのＭＯＳＦＥＴを抵抗Ｒｂ（ｍ）として使うことが望ましい。このような構成とすることにより、ＥＰＲＯＭ（ｍ）と抵抗Ｒｂ（ｍ）との抵抗値を容易に同じにすることができる。
３ビット分のＥＰＲＯＭ（０）〜ＥＰＲＯＭ（２）に「１」を書込みたい場合、３ビット分のスイッチＳＷａ（０）〜ＳＷａ（２）がＯＮし、７ビット分のスイッチＳＷｃ（０）〜ＳＷｃ（６）がＯＮする。このとき、主メモリ回路１３の合成抵抗値は、スイッチＳＷａ（０）〜ＳＷａ（２）がＯＮしている３ビット分の合成抵抗値γ／３とスイッチＳＷｃ（０）〜ＳＷｃ（６）がＯＮしている７ビット分の合成抵抗値γ／７との合成抵抗値となるので、Ｒｘ＝γ／１０となる。
５ビット分のＥＰＲＯＭ（０）〜ＥＰＲＯＭ（４）に「１」を書込む場合もＲｘ＝γ／１０となり、３ビット分のＥＰＲＯＭ（０）〜ＥＰＲＯＭ（２）に「１」を書込む場合と同じになる。よって、書込むＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）のビット数に関係なく、Ｒｘは一定となり、書込み電圧２は下記（４）式のようになる。
書込み電圧２＝Ｒｘ／（Ｒｘ＋Ｒｙ）×書込み電圧１ ・・・（４）
上記（４）式のように、ビット数に関係なくＲｘ＝γ／１０で一定となる。このため、Ｒｙが定抵抗の場合でも、書込み電圧２は、常に書込み電圧１のＲｘ／（Ｒｘ＋Ｒｙ）倍となり、一定となる。
このとき、Ｒｘ＝Ｒｙとすれば、書込み電圧２は書込み電圧１の半分になり、Ｒｘ＝３×Ｒｙとすれば、書込み電圧２は書込み電圧１の３／４倍とすることができる。
すなわち、書込みのビット数に関係なく、書込み電圧２はＲｘとＲｙの関係により任意の一定電圧にすることができる。また、書込み電圧１と書込み電圧２との書込み端子を共通化したため、端子数が減少し、さらに、同一半導体チップ上にＣＭＯＳ製造プロセスにより能動素子および受動素子を製造できるので、製造コストを低減することができる。
本発明は、半導体物理量センサ装置に関わらず他のアナログ回路の調整用にＥＰＲＯＭを備えた半導体集積回路であれば同様に適用可能でありまた同様の効果を奏することができるものである。したがって、実施の形態２によれば、上述したように補助メモリ回路１２、主メモリ回路１３、信号判別手段１７、定抵抗２０、ＧＮＤ端子２１、Ｖｃｃ端子２２、ＤＳ端子２３、ＣＧ／ＣＬＫ端子２５を備えていることで実施の形態１と同様の効果を得ることができる。
（実施の形態３）
図６は、この発明の実施の形態３にかかる半導体物理量センサ装置の構成を示すブロック図である。図６の本発明の実施の形態３にかかる半導体物理量センサ装置３が図１０の従来の半導体物理量センサ装置５と異なるのは、従来の半導体物理量センサ装置５の変圧回路１８ａの回路構成を、図７の変圧回路１８の回路構成に代えた点である。主メモリ回路１３の構成は、実施の形態１の主メモリ回路と同様である。
図６の半導体物理量センサ装置３は、例えば、動作選択回路１１、補助メモリ回路１２、主メモリ回路１３、調整回路１４、ホイートストンブリッジなどのセンサ素子１５、増幅回路１６、信号判別手段１７、変圧回路１８および第１から第５までの５個の端子２１〜２５を備えている。
主メモリ回路１３にＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）を用い、補助メモリ回路１２にシフトレジスタを用いた場合の書込み動作について説明する。尚、図６の主メモリ回路１３および補助メモリ回路１２を含むメモリ回路は図２に示すメモリ回路と同じである。
前記したように、ＤＳ端子からデータが入力されＣＧ／ＣＬＫ端子からクロック信号が入力されることでシフトレジスタからなる補助メモリ回路１２にデータが入力される。シフトレジスタ内の各フリップフロップの出力Ｑ０〜Ｑｎに応じて、スイッチＳＷａ（０）〜ＳＷａ（ｎ）がＯＮ／ＯＦＦする。例えば、出力Ｑ１が「Ｈ」のときは、スイッチＳＷａ（１）のゲート電圧は「Ｌ（０Ｖ）」となるため、スイッチＳＷａ（１）はＯＮする。逆にＱ１が「Ｌ」のときは、スイッチＳＷａ（１）のゲート電圧は「Ｈ（５Ｖ）」となるため、スイッチＳＷａ（１）はＯＦＦする。フリップフロップの出力Ｑ０〜Ｑｎが「Ｌ」のときスイッチＳＷａ（０）〜ＳＷａ（ｎ）をＯＮする場合は、補助メモリ回路１２に反転回路を設けない構成とするまたはさらに反転回路を追加した構成とすることになる。
このようにシフトレジスタにデータが入った状態で、書込み電圧１および書込み電圧２が主メモリ回路１３に印加されると、ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）のうち、スイッチＳＷａ（０）〜ＳＷａ（ｎ）がＯＮしているビットのＥＰＲＯＭに電流が流れる。そして、書込み電圧１による電界によって、スイッチＳＷａ（０）〜ＳＷａ（ｎ）がＯＮしているビットのＥＰＲＯＭのフローティングゲートに電荷がトラップされる。
フローティングゲートに電荷がトラップされたＥＰＲＯＭでは、閾値電圧が上がる。ＥＰＲＯＭに書込まれたデータを読み出す際のＣＧ端子に印加されるＥＰＲＯＭコントロールゲートへの印加電圧は、電源電圧を分圧して形成した、例えば４Ｖ程度の電圧となるように設定されている。このため、コントロールゲートに電荷がトラップされていないＥＰＲＯＭは、コントロールゲートに４Ｖ程度の電圧がかかるだけでＯＮ状態になる。一方、フローティングゲートに電荷がトラップされているＥＰＲＯＭは、閾値電圧が上がっているために４Ｖ程度の電圧ではＯＮせずにＯＦＦ状態となっている。ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）に書込まれたデータを読み出す際は、スイッチＳＷａ（０）〜ＳＷａ（ｎ）の全てがＯＦＦ状態となるように制御される（図示せず）。
これにより、各ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）のドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）は、ＧＮＤ電位またはフローティング電位となる。このドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）をそれぞれ電源電圧（５Ｖ）に抵抗でプルアップすることによって、ドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）は０Ｖまたは５Ｖに固定される（図示せず）。
これらのドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）の値が調整回路１４に入力され、センサ素子１５および増幅回路１６に特性が調整される。図７は、図６の変圧回路を詳細に示す回路図である。図７には、書込み電圧１から書込み電圧２を作るための図６の変圧回路１８の構成を示す。
図７において、書込み電圧１と書込み電圧２との間にＭＯＳＦＥＴを設ける。書込み電圧２設定用抵抗Ｒｃ（１），Ｒｃ（２）で分圧された書込み電圧２（＝Ｒｃ（１）／（Ｒｃ（１）＋Ｒｃ（２））×書込み電圧２）を増幅回路の非反転入力端子に入力し、電源電圧ＶＣＣ（不図示）から作られる内部基準電圧ＶＲＥＦを増幅回路の反転入力端子に入力する。増幅回路の出力を書込み電圧１と書込み電圧２との間に設けたＭＯＳＦＥＴに入力する。これによって、書込み電圧２が下記（５）式となるように、ＭＯＳＦＥＴのゲート電圧が決まる。
書込み電圧２＝（Ｒｃ（２）＋Ｒｃ（１））／Ｒｃ（１）×ＶＲＥＦ ・・・（５）
この変圧回路１８を用いた場合、ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）の書込みビット数が変わることにより書込み電圧２の負荷抵抗が変化した場合でも、書込み電圧２が所定の電圧になるようにＭＯＳＦＥＴのゲート電圧が変わることによってＭＯＳＦＥＴのＯＮ抵抗が変わる。
よって、ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）の書込みビット数が変わった場合でも、書込み電圧２は所定の電圧になる。したがって、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態４）
図８は、この発明の実施の形態４にかかる半導体物理量センサ装置の構成を示すブロック図である。図８の本発明の実施の形態４にかかる半導体物理量センサ装置４が図１０の従来の半導体物理量センサ装置５と異なるのは、従来の半導体物理量センサ装置５の変圧回路１８ａの回路構成を、図９の変圧回路１８の回路構成に代えた点である。主メモリ回路１３の構成は、実施の形態１の主メモリ回路と同様である。
この半導体物理量センサ装置４は、動作選択回路１１、補助メモリ回路１２、主メモリ回路１３、調整回路１４、ホイートストンブリッジなどのセンサ素子１５、増幅回路１６、信号判別手段１７、変圧回路１８および第１から第５までの５個の端子２１〜２５を備えている。
図９は、図８の変圧回路１８を詳細に示す回路図である。図９には、書込み電圧１から書込み電圧２を作るための図８の変圧回路１８の構成を示す。変圧回路１８内の増幅回路の正転入力端子への入力電圧を、書込み電圧２設定用抵抗Ｒｄ（１）〜Ｒｄ（４）の分割位置を、２個以上から選択できるように、スイッチＳＷｄ（１）〜ＳＷｄ（３）を設け、そのスイッチＳＷｄ（１）〜ＳＷｄ（３）のＯＮ／ＯＦＦを補助メモリ回路１２の出力に応じて、選択可能とすることによって、複数の書込み電圧を設定することが可能となる。
以上の実施の形態１〜４において、スイッチＳＷａ（ｍ）、スイッチＳＷｂ（ｍ）およびスイッチＳＷｃ（ｍ）は全てｐチャネル型ＭＯＳＦＥＴで示したが、少なくとも一部をｎチャネル型ＭＯＳやｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴからなるトランスミッションゲートなど他の構成としてもよい。この場合、反転回路は必要に応じて設ける。例えば、スイッチＳＷａ（ｍ）、スイッチＳＷｂ（ｍ）およびスイッチＳＷｃ（ｍ）の全てをｐチャネル型ＭＯＳＦＥＴの代わりにｎチャネル型ＭＯＳＦＥＴを用いる場合を考える。この場合、図２および図３で示したメモリ回路および可変抵抗回路１９では、シフトレジスタとスイッチＳＷａ（ｍ）、およびシフトレジスタとスイッチＳＷｂ（ｍ）との間に反転回路を設けないまたはさらに反転回路を追加して設ける構成とすることで達成することができる。また、図５で示したメモリ回路では、シフトレジスタとスイッチＳＷａ（ｍ）との間に反転回路を設けないまたはさらに反転回路を追加して設け、シフトレジスタとスイッチＳＷｃ（ｍ）との間に反転回路を挿入することで達成することができる。
以上のように、本発明にかかる半導体集積回路は、メモリ回路を備えた半導体集積回路に関し、特に、ＥＰＲＯＭを用いた電気的トリミングにより、アナログ回路の特性を調整する構成を備えた半導体集積回路に有用である。また、本発明にかかる半導体物理量センサ装置は、ＥＰＲＯＭを用いた電気的トリミングにより、自動車用、医療用または産業用などの各種装置等に用いる圧力センサや加速度センサなど半導体物理量センサの感度調整や温度特性調整、オフセット調整をおこなう半導体物理量センサ装置に有用である。
１，２，３，４，５ 半導体物理量センサ装置
１１ 動作選択回路
１２ 補助メモリ回路
１３ 主メモリ回路
１４ 調整回路
１５ センサ素子
１６ 増幅回路
１７ 信号判別手段
１８ 変圧回路
１９ 可変抵抗回路
２０ 定抵抗
この発明は、半導体集積回路および半導体物理量センサ装置に関する。
従来、物理量センサの出力特性を調整する手法として、レーザートリミング手法が公知である。従来のレーザートリミング手法には、トリミング後のアセンブリ工程で物理量センサの出力特性に変動が生じても再調整ができないという欠点がある。
そのため、近年、アセンブリ工程終了後に物理量センサの出力特性を調整可能な電気的トリミング手法が用いられている。しかしながら、電気的トリミングでは、トリミングデータの入出力や、ＥＰＲＯＭへのデータ書込み等のために多数の制御端子を必要とする。そのため、ワイヤボンディング数が増えるなどの要因により製造コストが増大するという問題がある。
そこで、このような問題を解消した装置として、抵抗分圧とバイポーラトランジスタとを用いて端子の動作閾値電圧を複数個設けることにより端子数を削減し、少ない端子数で電気的トリミングをおこなう装置が提案されている（例えば、下記特許文献７参照）。
また、別の装置として、ＥＰＲＯＭを記憶装置として用いた装置であって、ＥＰＲＯＭを含む記憶回路にデータを書込むための電圧を供給する１または２個の書込み端子のうちの一つが外部クロックの入力端子を兼ねることによって端子数を削減した装置が提案されている（例えば、下記特許文献６参照）。
また、下記特許文献６では、ＥＰＲＯＭの書込み端子から供給される書込み電圧を変圧し異なる書込み電圧を発生させる変圧回路を設けることによって、さらに２個の書込み端子を共通化し端子数を削減することが提案されている。また、ＣＭＯＳプロセスで半導体物理量センサ装置を製造可能な下記特許文献６に関して、外部クロック入力端子（５．０Ｖ以下）と高電圧（２０Ｖ程度）を必要とする書込み端子とが共通化されている。そして、信号判別手段（回路）を用いて、入力される電圧の大きさによって、記憶回路への書込み電圧であるか外部クロックであるかが判別されている。
そのため、下記特許文献６を適用する場合、この信号判別手段の回路は高耐圧のＣＭＯＳ素子等で構成する必要がある。また、出力電圧を発生させる回路として、低電圧かつ低消費電力の負荷において負荷電流が素子のリーク電流に対応するような小さな値になっても出力トランジスタの特性のばらつきに影響されることなく、安定な出力電圧を発生させることができる安定化電源回路が提案されている（例えば、下記特許文献１参照）。
また、別の回路として、回路電流がバックゲートとソースとの間に介挿された抵抗により制限され、所定の値以上に増加することが無いＣＭＯＳ型のトランジスタを用いるため、短絡状態においても絶縁破壊を防止する電源回路が提案されている（例えば、下記特許文献２参照）。
また、別の回路として、一部に昇圧型のスイッチング電源回路を含んで構成される電源回路が提案されている（例えば、下記特許文献３参照）。また、別の回路として、補正点が多くて高精度の出力電圧が得られる回路面積の小さな内部電圧発生回路および定電位発生回路の出力が一時的に低下しても再び内部電圧が確実に発生される内部電圧発生回路が提案されている（例えば、下記特許文献４参照）。
また、別の回路として、電圧供給回路が、電源昇圧部と、前記電源昇圧部によって生成された電圧を電源電圧として動作し、センサにバイアス電圧を供給する増幅器と、前記増幅器に対する帰還抵抗部を有し、該帰還抵抗部の抵抗値が前記センサのバイアス電圧の設定値に応じて決定される出力電圧設定回路とを有する装置が提案されている（例えば、下記特許文献５参照）。下記特許文献５では、センサ装置、例えばコンデンサマイクユニットごとに感度にばらつきが生じてしまう場合に、その感度を調整することができる。
特開２０００−１９４４３１号公報 特許第３０６８５４０号公報 特許第３４８０３８９号公報 特開２００１−２４２９４９号公報 特開２００６−１９１３５９号公報 特開２００３−３０２３０１号公報 特開平６−２９５５５号公報
しかしながら、上記特許文献６では、書込み端子から供給される書込み電圧を変圧し、異なる書込み電圧を発生させる変圧回路について具体的な回路例が開示されていない。図１０は、従来の半導体物理量センサ装置の構成を示すブロック図である。図１０は、ＥＰＲＯＭを主メモリ回路とした半導体物理量センサ装置であり、上記特許文献６の図１０に相当する。変圧回路１８ａは、上記特許文献６の図１０に符号１１８で示される変圧回路に相当し、書込み電圧１を変圧することにより書込み電圧２を生成するが、上記特許文献６にはその具体的な回路図は示されていない。また、上記特許文献６の図１０では、書込み電圧１と書込み電圧２との伝送線は１本の矢印で示されている。
この半導体物理量センサ装置５は、動作選択回路１１、補助メモリ回路１２、主メモリ回路１３、調整回路１４、ホイートストンブリッジなどのセンサ素子１５、増幅回路１６、信号判別手段１７、変圧回路１８ａおよび第１から第５までの５個の端子２１〜２５を備えている。また、上記特許文献６には、補助メモリ回路１２および主メモリ回路１３についても具体的な回路例は示されていない。
主メモリ回路１３を構成する図示しないＥＰＲＯＭにデータを書込むためには、まず、コントロールゲートに２０Ｖ程度の電圧（書込み電圧１）を印加した状態で、ソース−ドレイン間に１０Ｖ程度の電圧（書込み電圧２）を印加する。そして、ソース−ドレイン間に電流を流し、ドレイン−ゲート間に生じた電界によってフローティングゲートに電荷がトラップされる必要がある。
一般的にＥＰＲＯＭへの書込みでは、書込み時の素子へのダメージを防止し、コントロールゲートへの電荷注入量をほぼ一定にする（書込み電圧を一定にする）ために、書込み電圧および書込み回数は、一定の値とすることが望ましい。よって、上述した書込み電圧１および書込み電圧２は一定にする必要がある。
また、ＥＰＲＯＭへの書込みは、１ビットごとにおこなうのではなく、全ビット同時にもしくは、いくつかのブロックごとにおこなうことが一般的である。全ビット同時にもしくはあるブロック内のＥＰＲＯＭに同時に書込む場合、各ＥＰＲＯＭのドレインと書込み電圧２との間にスイッチを設ける。そして、書込むビットのスイッチはＯＮさせてソース−ドレイン間に電流が流れるようにする。一方、書込まないビットのスイッチはＯＦＦさせてソース−ドレイン間に電流が流れないようにする。
そのブロック内の書込むビットと書込まないビットの割合は調整値（トリミング条件）によって異なる。そのため、一回の書込みで同時に電流が流れるＥＰＲＯＭの数は一定とはならない。よって、例えば、書込み電圧１から抵抗分割（分圧）によって書込み電圧２を作った場合は、電流の流れるＥＰＲＯＭの数によって負荷（抵抗値）が変わる。そして、抵抗分割に用いる抵抗との合成抵抗が変わってしまうため、書込み電圧２を一定に保つことができない。
書込み電圧２を一定に保つためには、書込み電圧１から書込み電圧２を作る際の変圧回路１８ａの負荷依存性が少ないことが必要となる。すなわち、変圧回路１８ａは主メモリ回路１３を構成するＥＰＲＯＭの導通数に依存しないようにする必要がある。
また、上記特許文献１〜３では、その電源回路を半導体物理量センサ装置に適用することについては記載がない。また、上記特許文献４，５では、抵抗分圧回路の抵抗値を変えることにより、出力電圧を変える電源回路については記載されているが、出力電圧（書込み電圧２）を複数のＥＰＲＯＭの書込み電圧に使用することについては記載されていない。
また、上記特許文献７では、バイポーラトランジスタとＣＭＯＳプロセスで作製するＥＰＲＯＭとが混在するため、ＢｉＣＭＯＳプロセスが必要になる。そのため、ＣＭＯＳのみのプロセスよりも工程増となり、コスト増を招くという問題点がある。また、上記特許文献６の場合は、ＣＭＯＳプロセスのみで製造可能であるが、信号判別手段の回路は高耐圧のＣＭＯＳ素子等で構成する必要があるため、素子サイズが増大し、回路面積が増大するという問題点がある。
また、書込み端子のような高電圧端子にＺＤ（ツェナーダイオード）等のＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子を設ける場合は、ＺＤを複数個直列接続する必要があり、低電圧の信号端子よりも保護素子の面積が大きくなるという問題点がある。
また、高電圧端子と低電圧端子とを共通化した場合でも、共通化された端子は高電圧端子と同じ保護素子が必要となるため、面積削減効果は面積の小さい低耐圧端子の保護素子分を削除することができるだけである。したがって、上記特許文献６では、高耐圧の信号判別回路の追加による面積増により、端子の共通化による面積削減効果は低く、大幅なコストダウンが見込めないという問題点がある。
この発明は、上述した従来技術による問題点を解消するため、電気的トリミングにおいて、主メモリ回路を構成するＥＰＲＯＭの書込み電圧を一定にすることができる低コストの半導体集積回路および半導体物理量センサ装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路は、次の特徴を有する。直列ディジタルデータを入力するデータ入力端子と、接地電位を供給する接地端子と、電源電圧を供給する電源端子と、前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、前記補助メモリ回路に記憶されたトリミングデータを電気的な再書込み動作によって記憶する再書込み可能な読み出し専用の主メモリ回路と、外部クロックを入力するか、または前記主メモリ回路にデータを書込むための、前記電源電圧以上の第１の書込み電圧を供給する書込み端子と、前記書込み端子から入力された第１の書込み電圧に基づいて、前記主メモリ回路にデータを書込むための、前記電源電圧以上で、かつ前記第１の書込み電圧を前記主メモリ回路の抵抗との分圧により第２の書込み電圧を生成して前記主メモリ回路に供給する可変抵抗回路と、前記書込み端子に印加された電圧が外部クロックであるかまたは第１の書込み電圧であるかを判別し、前記補助メモリ回路に外部クロックを供給し、前記主メモリ回路に第１の書込み電圧を供給する信号判別手段と、を具備する。そして、前記補助メモリ回路は、複数のフリップフロップをカスケード接続したシフトレジスタで構成される。前記主メモリ回路は、前記各フリップフロップに対応して、第１のスイッチと当該第１のスイッチに直列接続し前記第１の書込み電圧で駆動するＥＰＲＯＭとからなる第１の直列回路を備える。前記可変抵抗回路は、前記各フリップフロップに対応して、第２のスイッチと当該第２のスイッチに直列接続する抵抗とからなる第２の直列回路を備える。複数の前記第１の直列回路と複数の前記第２の直列回路とが直列接続されている。前記第１の書込み電圧が印加された際に、前記第１のスイッチがＯＮする数と同数の前記第２のスイッチがＯＮする。
また、この発明にかかる半導体集積回路は、上述した発明において、前記第１のスイッチおよび前記第２のスイッチがｐチャネル型ＭＯＳＦＥＴからなる。また、前記第１の書込み電圧が印加された際に、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第１の直列回路の前記第１のスイッチのＯＮ／ＯＦＦを制御し、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第２の直列回路の前記第２のスイッチのＯＮ／ＯＦＦを制御することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路は、次の特徴を有する。直列ディジタルデータを入力するデータ入力端子と、接地電位を供給する接地端子と、電源電圧を供給する電源端子と、前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、前記補助メモリ回路に記憶されたトリミングデータを電気的な再書込み動作によって記憶する再書込み可能な読み出し専用の主メモリ回路と、外部クロックを入力するか、または前記主メモリ回路にデータを書込むための、前記電源電圧以上の第１の書込み電圧を供給する書込み端子と、前記書込み端子から入力された第１の書込み電圧に基づいて、前記主メモリ回路にデータを書込むための、前記電源電圧以上で、かつ前記第１の書込み電圧を前記主メモリ回路の抵抗との分圧により第２の書込み電圧を生成して前記主メモリ回路に供給する定抵抗回路と、前記書込み端子に印加された電圧が外部クロックであるかまたは第１の書込み電圧であるかを判別し、前記補助メモリ回路に外部クロックを供給し、前記主メモリ回路に第１の書込み電圧を供給する信号判別手段と、を具備する。そして、前記補助メモリ回路は、複数のフリップフロップをカスケード接続したシフトレジスタで構成される。前記主メモリ回路は、前記各フリップフロップに対応して、第１のスイッチと当該第１のスイッチに直列接続し前記第１の書込み電圧で駆動するＥＰＲＯＭとからなる第１の直列回路と、前記各フリップフロップに対応して、第２のスイッチと当該第２のスイッチと直列接続する抵抗とからなる第２の直列回路と、を備える。複数の前記第１の直列回路と複数の前記第２の直列回路とは並列接続されている。かつ、複数の前記第１の直列回路および複数の前記第２の直列回路と前記定抵抗回路とが直列接続されている。前記第１の書込み電圧が印加された際に、同じ前記フリップフロップに対応する前記第１の直列回路と前記第２の直列回路において、前記第１のスイッチがＯＮのとき前記第２のスイッチがＯＦＦとなり、前記第１のスイッチがＯＦＦのとき前記第２のスイッチがＯＮとなる。
また、この発明にかかる半導体集積回路は、上述した発明において、前記第１のスイッチおよび前記第２のスイッチがｐチャネル型ＭＯＳＦＥＴからなる。また、前記第１の書込み電圧が印加された際に、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第１の直列回路の前記第１のスイッチのＯＮ／ＯＦＦを制御し、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第２の直列回路の前記第２のスイッチのＯＮ／ＯＦＦを制御することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体物理量センサ装置は、次の特徴を有する。検知した物理量に応じた電気信号を生成するセンサ素子と、前記センサ素子により生成された電気信号を外部へ出力する出力端子と、前記センサ素子の出力特性を調整するためのトリミングデータとなる直列ディジタルデータを入力するデータ入力端子と、接地電位を供給する接地端子と、電源電圧を供給する電源端子と、前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、前記補助メモリ回路に記憶されたトリミングデータを電気的な再書込み動作によって記憶する再書込み可能な読み出し専用の主メモリ回路と、外部クロックを入力するか、または前記主メモリ回路にデータを書込むための、前記電源電圧以上の第１の書込み電圧を供給する書込み端子と、前記書込み端子から入力された第１の書込み電圧に基づいて、前記主メモリ回路にデータを書込むための、前記電源電圧以上で、かつ前記第１の書込み電圧を前記主メモリ回路の抵抗との分圧により第２の書込み電圧を生成して前記主メモリ回路に供給する可変抵抗回路と、前記補助メモリ回路に記憶されたディジタルデータの一部に基づいて前記補助メモリ回路および前記主メモリ回路の動作を制御する動作選択回路と、前記書込み端子に印加された電圧が外部クロックであるかまたは第１の書込み電圧であるかを判別し、前記補助メモリ回路に外部クロックを供給し、前記主メモリ回路に第１の書込み電圧を供給する信号判別手段と、前記補助メモリ回路に記憶されたトリミングデータ、または前記主メモリ回路に記憶されたトリミングデータに基づいて前記センサ素子の出力特性を調整する調整回路と、を具備する。そして、前記補助メモリ回路は、複数のフリップフロップをカスケード接続したシフトレジスタで構成される。前記主メモリ回路は、前記各フリップフロップに対応して、第１のスイッチと当該第１のスイッチに直列接続し前記第１の書込み電圧で駆動するＥＰＲＯＭとからなる第１の直列回路を備える。前記可変抵抗回路は、前記各フリップフロップに対応して、第２のスイッチと当該第２のスイッチに直列接続する抵抗とからなる第２の直列回路を備える。複数の前記第１の直列回路と複数の前記第２の直列回路とが直列接続されている。前記第１の書込み電圧が印加された際に、前記第１のスイッチがＯＮする数と同数の前記第２のスイッチがＯＮする。
また、この発明にかかる半導体物理量センサ装置は、上述した発明において、前記第１のスイッチおよび前記第２のスイッチがｐチャネル型ＭＯＳＦＥＴからなる。また、前記第１の書込み電圧が印加された際に、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第１の直列回路の前記第１のスイッチのＯＮ／ＯＦＦを制御し、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第２の直列回路の前記第２のスイッチのＯＮ／ＯＦＦを制御することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体物理量センサ装置は、次の特徴を有する。検知した物理量に応じた電気信号を生成するセンサ素子と、前記センサ素子により生成された電気信号を外部へ出力する出力端子と、前記センサ素子の出力特性を調整するためのトリミングデータとなる直列ディジタルデータを入力するデータ入力端子と、接地電位を供給する接地端子と、電源電圧を供給する電源端子と、前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、前記補助メモリ回路に記憶されたトリミングデータを電気的な再書込み動作によって記憶する再書込み可能な読み出し専用の主メモリ回路と、外部クロックを入力するか、または前記主メモリ回路にデータを書込むための、前記電源電圧以上の第１の書込み電圧を供給する書込み端子と、前記書込み端子から入力された第１の書込み電圧に基づいて、前記主メモリ回路にデータを書込むための、前記電源電圧以上で、かつ前記第１の書込み電圧を前記主メモリ回路の抵抗との分圧により第２の書込み電圧を生成して前記主メモリ回路に供給する定抵抗回路と、前記補助メモリ回路に記憶されたディジタルデータの一部に基づいて前記補助メモリ回路および前記主メモリ回路の動作を制御する動作選択回路と、前記書込み端子に印加された電圧が外部クロックであるかまたは第１の書込み電圧であるかを判別し、前記補助メモリ回路に外部クロックを供給し、前記主メモリ回路に第１の書込み電圧を供給する信号判別手段と、前記補助メモリ回路に記憶されたトリミングデータ、または前記主メモリ回路に記憶されたトリミングデータに基づいて前記センサ素子の出力特性を調整する調整回路と、を具備する。そして、前記補助メモリ回路は、複数のフリップフロップをカスケード接続したシフトレジスタで構成される。前記主メモリ回路は、前記各フリップフロップに対応して、第１のスイッチと当該第１のスイッチに直列接続し前記第１の書込み電圧で駆動するＥＰＲＯＭとからなる第１の直列回路と、前記各フリップフロップに対応して、第２のスイッチと当該第２のスイッチと直列接続する抵抗とからなる第２の直列回路と、を備える。複数の前記第１の直列回路と複数の前記第２の直列回路とが並列接続されている。かつ、複数の前記第１の直列回路および複数の前記第２の直列回路と前記定抵抗回路とが直列接続されている。前記第１の書込み電圧が印加された際に、同じ前記フリップフロップに対応する前記第１の直列回路と前記第２の直列回路とにおいて、前記第１のスイッチがＯＮのとき前記第２のスイッチがＯＦＦとなり、前記第１のスイッチがＯＦＦのとき前記第２のスイッチがＯＮとなる。
また、この発明にかかる半導体物理量センサ装置は、上述した発明において、前記第１のスイッチおよび前記第２のスイッチがｐチャネル型ＭＯＳＦＥＴからなる。また、前記第１の書込み電圧が印加された際に、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第１の直列回路の前記第１のスイッチのＯＮ／ＯＦＦを制御し、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第２の直列回路の前記第２のスイッチのＯＮ／ＯＦＦを制御することを特徴とする。
また、この発明にかかる半導体物理量センサ装置は、上述した発明において、同一半導体チップ上に形成され、ＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成されることを特徴とする。
上述した発明によれば、第１の書込み電圧と第２の書込み電圧との端子を共通化した場合でも、ＥＰＲＯＭへの書込み時の電圧を一定にして電気的トリミングが可能となる。また、上述した発明によれば、第１の書込み電圧と第２の書込み電圧との端子を共通化することができるので、製造コストを低減することができる。
本発明にかかる半導体集積回路および半導体物理量センサ装置によれば、主メモリ回路を構成するＥＰＲＯＭへの書込み電圧を一定にして電気的トリミングをおこなうことができる低コストの半導体集積回路および半導体物理量センサ装置を提供することができるという効果を奏する。
図１は、この発明の実施の形態１にかかる半導体物理量センサ装置の構成を示すブロック図である。 図２は、図１のメモリ回路の要部を示す回路図である。 図３は、図１の可変抵抗回路を詳細に示す回路図である。 図４は、この発明の実施の形態２にかかる半導体物理量センサ装置の構成を示すブロック図である。 図５は、図４のメモリ回路の要部を示す回路図である。 図６は、この発明の実施の形態３にかかる半導体物理量センサ装置の構成を示すブロック図である。 図７は、図６の変圧回路を詳細に示す回路図である。 図８は、この発明の実施の形態４にかかる半導体物理量センサ装置の構成を示すブロック図である。 図９は、図８の変圧回路を詳細に示す回路図である。 図１０は、従来の半導体物理量センサ装置の構成を示すブロック図である。
以下に添付図面を参照して、この発明にかかる半導体集積回路および半導体物理量センサ装置の好適な実施の形態を詳細に説明する。ここで説明する半導体物理量センサ装置の具体例は、車載用の半導体圧力センサなどである。しかし、半導体物理量センサ装置に関わらず他のアナログ回路の調整用にＥＰＲＯＭを備えた半導体集積回路であれば同様に適用可能でありまた同様の効果を奏する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、図中の符号は従来と同一部位には同一の符号を付した。
（実施の形態１）
図１は、この発明の実施の形態１にかかる半導体物理量センサ装置の構成を示すブロック図である。図１の本発明の実施の形態１にかかる半導体物理量センサ装置１が図１０の従来の半導体物理量センサ装置５と異なるのは、従来の半導体物理量センサ装置５の変圧回路１８ａを可変抵抗回路１９に置き換えた点である。
図１に示すように、半導体物理量センサ装置１は、動作選択回路１１、補助メモリ回路１２、主メモリ回路１３、調整回路１４、ホイートストンブリッジなどのセンサ素子１５、増幅回路１６、信号判別手段１７、可変抵抗回路１９および第１から第５までの５個の端子２１〜２５を備えている。
第１端子２１は、半導体物理量センサ装置１の接地電位を供給する接地端子（ＧＮＤ端子）である。第２端子２２は、半導体物理量センサ装置１の電源電圧を供給する電源端子（Ｖｃｃ端子）である。第３端子２３は、直列ディジタルデータ（シリアルデータ）の入出力をおこなう端子（ＤＳ端子）である。第４端子２４は、半導体物理量センサ装置１の信号を外部へ出力する出力端子（Ｖｏｕｔ端子）である。第５端子２５は、第２端子２２に印加される電源電圧よりも高い電圧を供給する書込み端子である。また、第５端子２５は、外部クロックを入力する端子を兼ねる（ＣＧ／ＣＬＫ端子）。
センサ素子１５は、検知した物理量に応じた電気信号を生成する。補助メモリ回路１２は、外部クロック（ＣＬＫ）に基づく動作タイミングで、外部から供給された直列ディジタルデータを内部で使用するために並列ディジタルデータ（パラレルデータ）に変換する。また、補助メモリ回路１２は、内部で使用している並列ディジタルデータを外部へ出力するために直列ディジタルデータに変換する。また、補助メモリ回路１２は、動作選択回路１１に制御データを供給する。すなわち、補助メモリ回路１２はＤＳ端子２３から入力されたトリミングデータを一時的に記憶する機能を有する。
主メモリ回路１３は、第５端子２５の印加電圧に応じて、補助メモリ回路１２から供給された並列ディジタルデータよりなるトリミングデータをＥＰＲＯＭで記憶する。すなわち、主メモリ回路１３は、補助メモリ回路１２に記憶されたトリミングデータを電気的な再書込み動作によって記憶する再書込み可能な読み出し専用のＥＰＲＯＭなどのメモリ回路である。
動作選択回路１１は、補助メモリ回路１２から供給された制御データに基づいて、補助メモリ回路１２および主メモリ回路１３にデータの入出力を制御する信号を供給する。すなわち、動作選択回路１１は、補助メモリ回路１２に記憶されたディジタルデータの一部に基づいて、補助メモリ回路１２および主メモリ回路１３の動作を制御する機能を有する。
増幅回路１６は、センサ素子１５の出力信号を増幅し、それを第４端子２４を介して外部へ出力する。調整回路１４は、補助メモリ回路１２または主メモリ回路１３から供給されたトリミングデータに基づいて、センサ素子１５に対して温度特性を考慮した感度調整をおこない、また増幅回路１６に対して温度特性を考慮したオフセット調整をおこなう。すなわち、調整回路１４は、補助メモリ回路１２に記憶されたトリミングデータ、または主メモリ回路１３に記憶されたトリミングデータに基づいて、センサ素子１５の出力特性を調整する。
信号判別手段１７は、第５端子２５に印加された電圧が、外部から供給されたクロックのものであるのか、主メモリ回路１３にトリミングデータを書込むための書込み電圧であるのかを判別する。そして、信号判別手段１７は、判別した結果、外部クロックである場合には、そのクロックを補助メモリ回路１２に供給する。
可変抵抗回路１９は、第５端子２５の電圧である書込み電圧１と書込み電圧１を分圧した書込み電圧（第２の書込み電圧）２とを主メモリ回路１３に供給する。すなわち、可変抵抗回路１９は、書込み端子から入力された書込み電圧１に基づいて、主メモリ回路１３にデータを書込むための、電源電圧以上で、かつ書込み電圧１を分圧した書込み電圧２を生成して主メモリ回路１３に供給する機能を有する。主メモリ回路１３は、０Ｖ〜５Ｖの「１」または「０」の信号であるクロックに比べてはるかに高い書込み電圧が供給されたときにデータの書込み動作を行う。このため、第５端子２５を介して主メモリ回路１３に外部クロックが入力されたとしても、主メモリ回路１３は書込み動作を行わない。
図２は、図１のメモリ回路の要部を示す回路図である。メモリ回路には、図１に示す主メモリ回路１３および補助メモリ回路１２が含まれる。図２は、おもに主メモリ回路１３にデータを書込む際の回路構成について示している。また、図３は、図１の可変抵抗回路を詳細に示す回路図である。補助メモリ回路１２は、複数のフリップフロップがカスケード接続されたシフトレジスタと、各Ｄフリップフロップの出力Ｑ０〜Ｑｎがそれぞれ入力され、当該出力Ｑ０〜ＱｎをスイッチＳＷａ（０）〜ＳＷａ（ｎ）へそれぞれ反転させて出力する複数の反転回路とで構成される。補助メモリ回路１２を構成するフリップフロップは、例えばＤフリップフロップとしてもよい。
この反転回路は、スイッチＳＷａ（０）〜ＳＷａ（ｎ）であるｐチャネルＭＯＳＦＥＴを駆動するために必要となる。フリップフロップの出力Ｑ０〜Ｑｎが「Ｈ」のとき、反転回路から「Ｌ」が反転出力されてスイッチＳＷａ（０）〜ＳＷａ（ｎ）がＯＮする。フリップフロップの出力Ｑ０〜Ｑｎが「Ｌ」のときにスイッチＳＷａ（０）〜ＳＷａ（ｎ）をＯＮする構成とする場合には、反転回路を設けない構成とするか、フリップフロップの出力Ｑ０〜ＱｎとスイッチＳＷａ（０）〜ＳＷａ（ｎ）との間にさらに反転回路を追加した構成とすることになる。
主メモリ回路１３は、補助メモリ回路１２の各フリップフロップの出力Ｑ０〜Ｑｎに基づいてＯＮ／ＯＦＦするスイッチＳＷａ（０）〜ＳＷａ（ｎ）と、それらのスイッチＳＷａ（０）〜ＳＷａ（ｎ）にそれぞれ直列に接続され、書込み電圧１が印加されることにより書込みがおこなわれるＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）とで構成される。
補助メモリ回路１２の出力は、反転回路を介して主メモリ回路１３と図３で示す可変抵抗回路１９とに入力される。可変抵抗回路１９については後述する。図２に示すメモリ回路においては、ＤＳ端子からデータが入力され、ＣＧ／ＣＬＫ端子からクロック信号が入力されることでシフトレジスタからなる補助メモリ回路１２にデータが入力される。シフトレジスタ内の各フリップフロップの出力Ｑ０〜Ｑｎに基づいて、スイッチＳＷａ（０）〜ＳＷａ（ｎ）がＯＮ／ＯＦＦする。例えば、出力Ｑ１が"Ｈ"のときは、スイッチＳＷａ（１）のゲート電圧は"Ｌ（０Ｖ）"となるため、スイッチＳＷａ（１）はＯＮする。逆にＱ１が"Ｌ"のときは、スイッチＳＷａ（１）のゲート電圧は"Ｈ（５Ｖ）"となるため、スイッチＳＷａ（１）はＯＦＦする。
このようにシフトレジスタにデータが入った状態で、書込み電圧１および書込み電圧２が主メモリ回路１３に印加されると、ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）のうち、スイッチＳＷａ（０）〜ＳＷａ（ｎ）がＯＮしているビットのＥＰＲＯＭに電流が流れる。そして、書込み電圧１による電界によって、ＳＷａ（０）〜ＳＷａ（ｎ）がＯＮしているビットのＥＰＲＯＭのフローティングゲートに電荷がトラップされる。
フローティングゲートに電荷がトラップされたＥＰＲＯＭでは、閾値電圧が上がる。ＥＰＲＯＭに書込まれたデータを読み出す際のＥＰＲＯＭのコントロールゲートに印加される電圧は、例えば、電源電圧を分圧して作成する４Ｖ程度の電圧となるように設定されている。このため、フローティングゲートに電荷がトラップされていないＥＰＲＯＭは、コントロールゲートに４Ｖ程度の電圧がかかるだけでＯＮ状態になる。一方、フローティングゲートに電荷がトラップされているＥＰＲＯＭは、閾値電圧が上がっているために４Ｖ程度の電圧ではＯＮせずにＯＦＦ状態となっている。また、ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）に書込まれたデータを読み出す際は、スイッチＳＷａ（０）〜ＳＷａ（ｎ）の全てがＯＦＦ状態となるように制御される（図示せず）。
これにより、各ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）のドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）は、ＧＮＤ電位またはフローティング電位となる。このドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）をそれぞれ電源電圧（５Ｖ）に抵抗でプルアップすることによって（図示せず）、ドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）は０Ｖまたは５Ｖに固定される。
これらのドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）の値が調整回路１４に入力され、センサ素子１５および増幅回路１６の特性が調整される。図３に示すように、可変抵抗回路１９は、補助メモリ回路１２の各フリップフロップの出力Ｑ０〜Ｑｎに対応してＯＮ／ＯＦＦするスイッチＳＷｂ（０）〜ＳＷｂ（ｎ）と、スイッチＳＷｂ（０）〜ＳＷｂ（ｎ）にそれぞれ直列接続する抵抗Ｒａ（０）〜Ｒａ（ｎ）から構成される。図３に示す補助メモリ回路１２は、図２に示す補助メモリ回路１２である。
可変抵抗回路１９には、主メモリ回路１３の全ビット数の抵抗Ｒａ（０）〜Ｒａ（ｎ）を設けるか、またはＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）のうち同時に書込みを実施するＥＰＲＯＭに対応するビット数分の抵抗Ｒａ（０）〜Ｒａ（ｎ）を設ける。このような各抵抗Ｒａ（０）〜Ｒａ（ｎ）に対応して直列にそれぞれスイッチＳＷｂ（０）〜ＳＷｂ（ｎ）が設けられている。こうすることで、主メモリ回路１３の各ビットに対応する補助メモリ回路１２の各フリップフロップの出力Ｑ０〜Ｑｎが「Ｈ」となるビット数分、すなわち主メモリ回路１３の書込むＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）と同数のスイッチＳＷｂ（０）〜ＳＷｂ（ｎ）がＯＮするようになる。
これにより、書込み電圧２はＮビット分に書込む場合には、ＮビットのＥＰＲＯＭのＯＮ抵抗値（１個のＥＰＲＯＭのＯＮ抵抗値の１／Ｎ）および可変抵抗回路１９のＯＮ抵抗値（１個の抵抗の抵抗値の１／Ｎ）で分圧されるため、Ｎ数がいくつであっても、同じ割合（１個のＥＰＲＯＭのＯＮ抵抗値と１個の抵抗の抵抗値の割合）で分圧されることとなる。これによって、書込み電圧２は、書込むビット数に関係なく（トリミング条件に依存せず）、一定となる。
ここで、書込み電圧１と書込み電圧２との関係について説明する。尚、書込み電圧２とＧＮＤ電位との間の抵抗値をＲｘ、書込み電圧１と書込み電圧２との間の抵抗値をＲｙとする。例えば、図２の主メモリ回路１３内の３ビット分のＥＰＲＯＭ（０）〜ＥＰＲＯＭ（２）に「１」を書込む場合、補助メモリ回路１２の出力Ｑ０〜Ｑｎのうち３つの出力Ｑ０〜Ｑ２によって、主メモリ回路１３に設けた３ビット分のスイッチＳＷａ（０）〜ＳＷａ（２）がＯＮする。
このとき、１ビット分のＥＰＲＯＭ（ｍ）およびスイッチＳＷａ（ｍ）の直列抵抗値をαとした場合（ｍ＝０，１，・・・，ｎ）、主メモリ回路１３の合成抵抗値は、直列抵抗値αが３個並列接続されるためα／３となり、書込み電圧２とＧＮＤ電位との間の抵抗値Ｒｘは、α／３となる。
一方、書込み電圧１と書込み電圧２との間に設けた図３の可変抵抗回路１９内のスイッチＳＷｂ（０）〜ＳＷｂ（ｎ）も補助メモリ回路１２の出力に応じて、３ビット分のスイッチＳＷｂ（０）〜ＳＷｂ（２）がＯＮするようになる。１ビット分のスイッチＳＷｂ（ｍ）と抵抗Ｒａ（ｍ）との直列抵抗値をβとすると（ｍ＝０，１，・・・，ｎ）、可変抵抗回路１９の合成抵抗値はβ／３となり、書込み電圧１と書込み電圧２との間の抵抗値Ｒｙは、β／３となる。このとき、書込み電圧２は、下記（１）式の通りである。
書込み電圧２＝Ｒｘ／（Ｒｘ＋Ｒｙ）×書込み電圧１
＝（α／３）／｛（α／３）＋（β／３）｝×書込み電圧１
＝α／（α＋β）×書込み電圧１ ・・・（１）
主メモリ回路１３内の５ビット分のＥＰＲＯＭ（０）〜ＥＰＲＯＭ（４）に「１」を書込む場合には、書込み電圧２は、下記（２）式となり、上記（１）式に示す３ビット分のＥＰＲＯＭ（０）〜ＥＰＲＯＭ（２）に「１」を書込む場合と同じになる。
Ｒｘ／（Ｒｘ＋Ｒｙ）＝（α／５）／｛（α／５）＋（β／５）｝＝α／（α＋β） ・・・（２）
このように、書込むビット数によって変わる主メモリ回路１３の合成抵抗値に合わせて可変抵抗値を変えることによって、書込むビット数に関係なく、下記（３）式のように書込み電圧２を一定にすることができる。
書込み電圧２＝α／（α＋β）×書込み電圧１ ・・・（３）
このとき、α＝βとすれば、書込み電圧２は書込み電圧１の半分になり、α＝２βとすれば、書込み電圧２を書込み電圧１の２／３とすることができる。
すなわち、書込み電圧２は、１ビット分のＥＰＲＯＭ（ｍ）およびスイッチＳＷａ（ｍ）の直列抵抗値αと、１ビット分のスイッチＳＷｂ（ｍ）および抵抗Ｒａ（ｍ）の直列抵抗値βとの関係により任意の電圧にすることができる。前記のように、書込み電圧１と書込み電圧２との端子を共通化した場合でも電気的トリミングにおいて、主メモリ回路を構成するＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）の書込み電圧を一定にすることができる。
また、書込み電圧１と書込み電圧２との端子を共通化したため、端子数が減少し、さらに、同一半導体チップ上にＣＭＯＳ製造プロセスにより能動素子および受動素子を製造することができるので、製造コストを低減することができる。
本発明は、半導体物理量センサ装置１に関わらず他のアナログ回路の調整用にＥＰＲＯＭを備えた半導体集積回路であれば同様に適用可能でありまた同様の効果を奏することができるものである。したがって、実施の形態１によれば、上述したように補助メモリ回路１２、主メモリ回路１３、信号判別手段１７、可変抵抗回路１９、ＧＮＤ端子２１、Ｖｃｃ端子２２、ＤＳ端子２３、ＣＧ／ＣＬＫ端子２５を備えていることで、主メモリ回路を構成するＥＰＲＯＭの書込み電圧を一定にすることができる安価な半導体集積回路および半導体物理量センサ装置を提供することができる。
（実施の形態２）
図４は、この発明の実施の形態２にかかる半導体物理量センサ装置の構成を示すブロック図である。図４の本発明の実施の形態２にかかる半導体物理量センサ装置２が図１０の従来の半導体物理量センサ装置５と異なるのは、従来の半導体物理量センサ装置５の変圧回路１８ａを定抵抗２０に代えて、主メモリ回路１３を図５のような回路構成とした点である。
図４に示すように、半導体物理量センサ装置２は、動作選択回路１１、補助メモリ回路１２、主メモリ回路１３、調整回路１４、ホイートストンブリッジなどのセンサ素子１５、増幅回路１６、信号判別手段１７、定抵抗２０および第１から第５までの５個の端子２１〜２５を備えている。
図５は、図４のメモリ回路の要部を示す回路図である。メモリ回路には、主メモリ回路１３および補助メモリ回路１２が含まれる。主メモリ回路１３は、図２のスイッチＳＷａ（ｍ）とＥＰＲＯＭ（ｍ）との直列接続回路（第１の直列回路）に、スイッチＳＷｃ（ｍ）と抵抗Ｒｂ（ｍ）との直列接続回路（第２の直列回路）を並列接続した構成である（ｍ＝０，１，・・・，ｎ）。スイッチＳＷｃ（０）〜ＳＷｃ（ｎ）は、補助メモリ回路１２のフリップフロップの出力Ｑ０〜Ｑｎに対応してＯＮ／ＯＦＦする。スイッチＳＷａ（０）〜ＳＷ（ｎ）は、補助メモリ回路１２の出力Ｑ０〜Ｑｎを反転回路で反転した出力に対応してＯＮ／ＯＦＦする。そのため、スイッチＳＷａ（ｍ）がＯＮ状態のときに、スイッチＳＷｃ（ｍ）はＯＦＦ状態となり、スイッチＳＷａ（ｍ）がＯＦＦ状態のときに、スイッチＳＷｃ（ｍ）はＯＮ状態になる。フリップフロップの出力Ｑ０〜Ｑｎが「Ｌ」のときにスイッチＳＷａ（０）〜ＳＷａ（ｎ）をＯＮする場合は、実施の形態１と同様に、補助メモリ回路１２に反転回路を設けない構成とするか、さらに反転回路を追加した構成とすることになる。このときスイッチＳＷｃ（０）〜ＳＷｃ（ｎ）に入力されるフリップフロップの出力Ｑ０〜Ｑｎは反転させるために、フリップフロップの出力Ｑ０〜ＱｎとスイッチＳＷｃ（０）〜ＳＷｃ（ｎ）との間にそれぞれ反転回路を追加することになる。
主メモリ回路１３の全ビットにスイッチＳＷｃ（０）〜ＳＷｃ（ｎ）および抵抗Ｒｂ（０）〜Ｒｂ（ｎ）が設けられ、これらは各ビットに対応している。スイッチＳＷａ（ｍ）とスイッチＳＷｃ（ｍ）とは同サイズのＭＯＳＦＥＴで構成されており、また抵抗Ｒｂ（ｍ）の抵抗値とＥＰＲＯＭ（ｍ）のＯＮ抵抗値とが同じになるようにしてある。スイッチＳＷａ（ｍ）とスイッチＳＷｃ（ｍ）とはシフトレジスタからなる補助メモリ回路１２内の各ビット（各フリップフロップ）の出力Ｑｍ（ｍ＝０，１，・・・，ｎ）によって、スイッチＳＷａ（ｍ）とスイッチＳＷｃ（ｍ）とのどちらか一方のスイッチが必ずＯＮするように制御される。
これによって、主メモリ回路１３の各ビットの書込み電圧２とＧＮＤ電圧との間の抵抗値はスイッチＳＷａ（０）〜ＳＷａ（ｎ）がＯＮとなった場合でもスイッチＳＷｃ（０）〜ＳＷｃ（ｎ）がＯＮとなった場合でも同じになる。これにより、書込み電圧２は書込むビット数に関係なく、全ビット分のＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）のＯＮ抵抗値の合成抵抗値と同等の抵抗値となる主メモリ回路１３の抵抗値と定抵抗２０とによって分圧されるため、同じ割合で分圧されることとなる。これによって、書込み電圧２は書込むビット数に関係なく、一定となる。
書込み電圧２が書込むビット数に関係なく一定となることについて、さらに説明する。ここで、書込み電圧１と書込み電圧２との関係について説明する。尚、書込み電圧２とＧＮＤ電位との間の抵抗値をＲｘ、書込み電圧１と書込み電圧２との間の抵抗値をＲｙとする。
図５の主メモリ回路のビット数を、例えば、１０とする。また、スイッチＳＷａ（ｍ）とＥＰＲＯＭ（ｍ）との直列抵抗値をγとし、スイッチＳＷｃ（ｍ）と抵抗Ｒｂ（ｍ）との直列抵抗値もγとなるようにする。但し、抵抗Ｒｂ（０）〜Ｒｂ（ｎ）は、半導体基板上に絶縁膜を介して形成されるポリシリコン抵抗やＭＯＳＦＥＴを抵抗として使うものなどが考えられるが、ＥＰＲＯＭ（ｍ）と同じ大きさのＭＯＳＦＥＴを抵抗Ｒｂ（ｍ）として使うことが望ましい。このような構成とすることにより、ＥＰＲＯＭ（ｍ）と抵抗Ｒｂ（ｍ）との抵抗値を容易に同じにすることができる。
３ビット分のＥＰＲＯＭ（０）〜ＥＰＲＯＭ（２）に「１」を書込みたい場合、３ビット分のスイッチＳＷａ（０）〜ＳＷａ（２）がＯＮし、７ビット分のスイッチＳＷｃ（０）〜ＳＷｃ（６）がＯＮする。このとき、主メモリ回路１３の合成抵抗値は、スイッチＳＷａ（０）〜ＳＷａ（２）がＯＮしている３ビット分の合成抵抗値γ／３とスイッチＳＷｃ（０）〜ＳＷｃ（６）がＯＮしている７ビット分の合成抵抗値γ／７との合成抵抗値となるので、Ｒｘ＝γ／１０となる。
５ビット分のＥＰＲＯＭ（０）〜ＥＰＲＯＭ（４）に「１」を書込む場合もＲｘ＝γ／１０となり、３ビット分のＥＰＲＯＭ（０）〜ＥＰＲＯＭ（２）に「１」を書込む場合と同じになる。よって、書込むＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）のビット数に関係なく、Ｒｘは一定となり、書込み電圧２は下記（４）式のようになる。
書込み電圧２＝Ｒｘ／（Ｒｘ＋Ｒｙ）×書込み電圧１ ・・・（４）
上記（４）式のように、ビット数に関係なくＲｘ＝γ／１０で一定となる。このため、Ｒｙが定抵抗の場合でも、書込み電圧２は、常に書込み電圧１のＲｘ／（Ｒｘ＋Ｒｙ）倍となり、一定となる。
このとき、Ｒｘ＝Ｒｙとすれば、書込み電圧２は書込み電圧１の半分になり、Ｒｘ＝３×Ｒｙとすれば、書込み電圧２は書込み電圧１の３／４倍とすることができる。
すなわち、書込みのビット数に関係なく、書込み電圧２はＲｘとＲｙの関係により任意の一定電圧にすることができる。また、書込み電圧１と書込み電圧２との書込み端子を共通化したため、端子数が減少し、さらに、同一半導体チップ上にＣＭＯＳ製造プロセスにより能動素子および受動素子を製造できるので、製造コストを低減することができる。
本発明は、半導体物理量センサ装置に関わらず他のアナログ回路の調整用にＥＰＲＯＭを備えた半導体集積回路であれば同様に適用可能でありまた同様の効果を奏することができるものである。したがって、実施の形態２によれば、上述したように補助メモリ回路１２、主メモリ回路１３、信号判別手段１７、定抵抗２０、ＧＮＤ端子２１、Ｖｃｃ端子２２、ＤＳ端子２３、ＣＧ／ＣＬＫ端子２５を備えていることで実施の形態１と同様の効果を得ることができる。
（実施の形態３）
図６は、この発明の実施の形態３にかかる半導体物理量センサ装置の構成を示すブロック図である。図６の本発明の実施の形態３にかかる半導体物理量センサ装置３が図１０の従来の半導体物理量センサ装置５と異なるのは、従来の半導体物理量センサ装置５の変圧回路１８ａの回路構成を、図７の変圧回路１８の回路構成に代えた点である。主メモリ回路１３の構成は、実施の形態１の主メモリ回路と同様である。
図６の半導体物理量センサ装置３は、例えば、動作選択回路１１、補助メモリ回路１２、主メモリ回路１３、調整回路１４、ホイートストンブリッジなどのセンサ素子１５、増幅回路１６、信号判別手段１７、変圧回路１８および第１から第５までの５個の端子２１〜２５を備えている。
主メモリ回路１３にＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）を用い、補助メモリ回路１２にシフトレジスタを用いた場合の書込み動作について説明する。尚、図６の主メモリ回路１３および補助メモリ回路１２を含むメモリ回路は図２に示すメモリ回路と同じである。
前記したように、ＤＳ端子からデータが入力されＣＧ／ＣＬＫ端子からクロック信号が入力されることでシフトレジスタからなる補助メモリ回路１２にデータが入力される。シフトレジスタ内の各フリップフロップの出力Ｑ０〜Ｑｎに応じて、スイッチＳＷａ（０）〜ＳＷａ（ｎ）がＯＮ／ＯＦＦする。例えば、出力Ｑ１が「Ｈ」のときは、スイッチＳＷａ（１）のゲート電圧は「Ｌ（０Ｖ）」となるため、スイッチＳＷａ（１）はＯＮする。逆にＱ１が「Ｌ」のときは、スイッチＳＷａ（１）のゲート電圧は「Ｈ（５Ｖ）」となるため、スイッチＳＷａ（１）はＯＦＦする。フリップフロップの出力Ｑ０〜Ｑｎが「Ｌ」のときスイッチＳＷａ（０）〜ＳＷａ（ｎ）をＯＮする場合は、補助メモリ回路１２に反転回路を設けない構成とするまたはさらに反転回路を追加した構成とすることになる。
このようにシフトレジスタにデータが入った状態で、書込み電圧１および書込み電圧２が主メモリ回路１３に印加されると、ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）のうち、スイッチＳＷａ（０）〜ＳＷａ（ｎ）がＯＮしているビットのＥＰＲＯＭに電流が流れる。そして、書込み電圧１による電界によって、スイッチＳＷａ（０）〜ＳＷａ（ｎ）がＯＮしているビットのＥＰＲＯＭのフローティングゲートに電荷がトラップされる。
フローティングゲートに電荷がトラップされたＥＰＲＯＭでは、閾値電圧が上がる。ＥＰＲＯＭに書込まれたデータを読み出す際のＥＰＲＯＭコントロールゲートへの印加電圧は、電源電圧を分圧して形成した、例えば４Ｖ程度の電圧となるように設定されている。このため、フローティングゲートに電荷がトラップされていないＥＰＲＯＭは、コントロールゲートに４Ｖ程度の電圧がかかるだけでＯＮ状態になる。一方、フローティングゲートに電荷がトラップされているＥＰＲＯＭは、閾値電圧が上がっているために４Ｖ程度の電圧ではＯＮせずにＯＦＦ状態となっている。ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）に書込まれたデータを読み出す際は、スイッチＳＷａ（０）〜ＳＷａ（ｎ）の全てがＯＦＦ状態となるように制御される（図示せず）。
これにより、各ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）のドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）は、ＧＮＤ電位またはフローティング電位となる。このドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）をそれぞれ電源電圧（５Ｖ）に抵抗でプルアップすることによって、ドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）は０Ｖまたは５Ｖに固定される（図示せず）。
これらのドレイン電圧Ｄａｔａ（０）〜Ｄａｔａ（ｎ）の値が調整回路１４に入力され、センサ素子１５および増幅回路１６に特性が調整される。図７は、図６の変圧回路を詳細に示す回路図である。図７には、書込み電圧１から書込み電圧２を作るための図６の変圧回路１８の構成を示す。
図７において、書込み電圧１と書込み電圧２との間にＭＯＳＦＥＴを設ける。書込み電圧２設定用抵抗Ｒｃ（１），Ｒｃ（２）で分圧された書込み電圧２（＝Ｒｃ（１）／（Ｒｃ（１）＋Ｒｃ（２））×書込み電圧２）を増幅回路の非反転入力端子に入力し、電源電圧ＶＣＣ（不図示）から作られる内部基準電圧ＶＲＥＦを増幅回路の反転入力端子に入力する。増幅回路の出力を書込み電圧１と書込み電圧２との間に設けたＭＯＳＦＥＴに入力する。これによって、書込み電圧２が下記（５）式となるように、ＭＯＳＦＥＴのゲート電圧が決まる。
書込み電圧２＝（Ｒｃ（２）＋Ｒｃ（１））／Ｒｃ（１）×ＶＲＥＦ ・・・（５）
この変圧回路１８を用いた場合、ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）の書込みビット数が変わることにより書込み電圧２の負荷抵抗が変化した場合でも、書込み電圧２が所定の電圧になるようにＭＯＳＦＥＴのゲート電圧が変わることによってＭＯＳＦＥＴのＯＮ抵抗が変わる。
よって、ＥＰＲＯＭ（０）〜ＥＰＲＯＭ（ｎ）の書込みビット数が変わった場合でも、書込み電圧２は所定の電圧になる。したがって、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態４）
図８は、この発明の実施の形態４にかかる半導体物理量センサ装置の構成を示すブロック図である。図８の本発明の実施の形態４にかかる半導体物理量センサ装置４が図１０の従来の半導体物理量センサ装置５と異なるのは、従来の半導体物理量センサ装置５の変圧回路１８ａの回路構成を、図９の変圧回路１８の回路構成に代えた点である。主メモリ回路１３の構成は、実施の形態１の主メモリ回路と同様である。
この半導体物理量センサ装置４は、動作選択回路１１、補助メモリ回路１２、主メモリ回路１３、調整回路１４、ホイートストンブリッジなどのセンサ素子１５、増幅回路１６、信号判別手段１７、変圧回路１８および第１から第５までの５個の端子２１〜２５を備えている。
図９は、図８の変圧回路を詳細に示す回路図である。図９には、書込み電圧１から書込み電圧２を作るための図８の変圧回路１８の構成を示す。変圧回路１８内の増幅回路の正転入力端子への入力電圧を、書込み電圧２設定用抵抗Ｒｄ（１）〜Ｒｄ（４）の分割位置を、２個以上から選択できるように、スイッチＳＷｄ（１）〜ＳＷｄ（３）を設け、そのスイッチＳＷｄ（１）〜ＳＷｄ（３）のＯＮ／ＯＦＦを補助メモリ回路１２の出力に応じて、選択可能とすることによって、複数の書込み電圧を設定することが可能となる。
以上の実施の形態１〜４において、スイッチＳＷａ（ｍ）、スイッチＳＷｂ（ｍ）およびスイッチＳＷｃ（ｍ）は全てｐチャネル型ＭＯＳＦＥＴで示したが、少なくとも一部をｎチャネル型ＭＯＳやｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴからなるトランスミッションゲートなど他の構成としてもよい。この場合、反転回路は必要に応じて設ける。例えば、スイッチＳＷａ（ｍ）、スイッチＳＷｂ（ｍ）およびスイッチＳＷｃ（ｍ）の全てをｐチャネル型ＭＯＳＦＥＴの代わりにｎチャネル型ＭＯＳＦＥＴを用いる場合を考える。この場合、図２および図３で示したメモリ回路および可変抵抗回路１９では、シフトレジスタとスイッチＳＷａ（ｍ）、およびシフトレジスタとスイッチＳＷｂ（ｍ）との間に反転回路を設けないまたはさらに反転回路を追加して設ける構成とすることで達成することができる。また、図５で示したメモリ回路では、シフトレジスタとスイッチＳＷａ（ｍ）との間に反転回路を設けないまたはさらに反転回路を追加して設け、シフトレジスタとスイッチＳＷｃ（ｍ）との間に反転回路を挿入することで達成することができる。
以上のように、本発明にかかる半導体集積回路は、メモリ回路を備えた半導体集積回路に関し、特に、ＥＰＲＯＭを用いた電気的トリミングにより、アナログ回路の特性を調整する構成を備えた半導体集積回路に有用である。また、本発明にかかる半導体物理量センサ装置は、ＥＰＲＯＭを用いた電気的トリミングにより、自動車用、医療用または産業用などの各種装置等に用いる圧力センサや加速度センサなど半導体物理量センサの感度調整や温度特性調整、オフセット調整をおこなう半導体物理量センサ装置に有用である。
１，２，３，４，５ 半導体物理量センサ装置
１１ 動作選択回路
１２ 補助メモリ回路
１３ 主メモリ回路
１４ 調整回路
１５ センサ素子
１６ 増幅回路
１７ 信号判別手段
１８ 変圧回路
１９ 可変抵抗回路
２０ 定抵抗

Claims (9)

  1. 直列ディジタルデータを入力するデータ入力端子と、
    接地電位を供給する接地端子と、
    電源電圧を供給する電源端子と、
    前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、
    前記補助メモリ回路に記憶されたトリミングデータを電気的な再書込み動作によって記憶する再書込み可能な読み出し専用の主メモリ回路と、
    外部クロックを入力するか、または前記主メモリ回路にデータを書込むための、前記電源電圧以上の第１の書込み電圧を供給する書込み端子と、
    前記書込み端子から入力された第１の書込み電圧に基づいて、前記主メモリ回路にデータを書込むための、前記電源電圧以上で、かつ前記第１の書込み電圧を前記主メモリ回路の抵抗との分圧により第２の書込み電圧を生成して前記主メモリ回路に供給する可変抵抗回路と、
    前記書込み端子に印加された電圧が外部クロックであるかまたは第１の書込み電圧であるかを判別し、前記補助メモリ回路に外部クロックを供給し、前記主メモリ回路に第１の書込み電圧を供給する信号判別手段と、
    を具備し、
    前記補助メモリ回路が、複数のフリップフロップをカスケード接続したシフトレジスタで構成され、
    前記主メモリ回路が、前記各フリップフロップに対応して、第１のスイッチと当該第１のスイッチに直列接続し前記第１の書込み電圧で駆動するＥＰＲＯＭとからなる第１の直列回路を備え、
    前記可変抵抗回路が、前記各フリップフロップに対応して、第２のスイッチと当該第２のスイッチに直列接続する抵抗とからなる第２の直列回路を備え、
    複数の前記第１の直列回路と複数の前記第２の直列回路とが直列接続され、
    前記第１の書込み電圧が印加された際に、前記第１のスイッチがＯＮする数と同数の前記第２のスイッチがＯＮすることを特徴とする半導体集積回路。
  2. 前記第１のスイッチおよび前記第２のスイッチがｐチャネル型ＭＯＳＦＥＴからなり、
    前記第１の書込み電圧が印加された際に、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第１の直列回路の前記第１のスイッチのＯＮ／ＯＦＦを制御し、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第２の直列回路の前記第２のスイッチのＯＮ／ＯＦＦを制御することを特徴とする請求項１に記載の半導体集積回路。
  3. 直列ディジタルデータを入力するデータ入力端子と、
    接地電位を供給する接地端子と、
    電源電圧を供給する電源端子と、
    前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、
    前記補助メモリ回路に記憶されたトリミングデータを電気的な再書込み動作によって記憶する再書込み可能な読み出し専用の主メモリ回路と、
    外部クロックを入力するか、または前記主メモリ回路にデータを書込むための、前記電源電圧以上の第１の書込み電圧を供給する書込み端子と、
    前記書込み端子から入力された第１の書込み電圧に基づいて、前記主メモリ回路にデータを書込むための、前記電源電圧以上で、かつ前記第１の書込み電圧を前記主メモリ回路の抵抗との分圧により第２の書込み電圧を生成して前記主メモリ回路に供給する定抵抗回路と、
    前記書込み端子に印加された電圧が外部クロックであるかまたは第１の書込み電圧であるかを判別し、前記補助メモリ回路に外部クロックを供給し、前記主メモリ回路に第１の書込み電圧を供給する信号判別手段と、
    を具備し、
    前記補助メモリ回路が、複数のフリップフロップをカスケード接続したシフトレジスタで構成され、
    前記主メモリ回路が、前記各フリップフロップに対応して、第１のスイッチと当該第１のスイッチに直列接続し前記第１の書込み電圧で駆動するＥＰＲＯＭとからなる第１の直列回路と、前記各フリップフロップに対応して、第２のスイッチと当該第２のスイッチと直列接続する抵抗とからなる第２の直列回路と、を備え、
    複数の前記第１の直列回路と複数の前記第２の直列回路とが並列接続され、
    複数の前記第１の直列回路および複数の前記第２の直列回路と前記定抵抗回路とが直列接続され、
    前記第１の書込み電圧が印加された際に、同じ前記フリップフロップに対応する前記第１の直列回路と前記第２の直列回路とにおいて、前記第１のスイッチがＯＮのとき前記第２のスイッチがＯＦＦとなり、前記第１のスイッチがＯＦＦのとき前記第２のスイッチがＯＮとなることを特徴とする半導体集積回路。
  4. 前記第１のスイッチおよび前記第２のスイッチがｐチャネル型ＭＯＳＦＥＴからなり、
    前記第１の書込み電圧が印加された際に、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第１の直列回路の前記第１のスイッチのＯＮ／ＯＦＦを制御し、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第２の直列回路の前記第２のスイッチのＯＮ／ＯＦＦを制御することを特徴とする請求項３に記載の半導体集積回路。
  5. 検知した物理量に応じた電気信号を生成するセンサ素子と、
    前記センサ素子により生成された電気信号を外部へ出力する出力端子と、
    前記センサ素子の出力特性を調整するためのトリミングデータとなる直列ディジタルデータを入力するデータ入力端子と、
    接地電位を供給する接地端子と、
    電源電圧を供給する電源端子と、
    前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、
    前記補助メモリ回路に記憶されたトリミングデータを電気的な再書込み動作によって記憶する再書込み可能な読み出し専用の主メモリ回路と、
    外部クロックを入力するか、または前記主メモリ回路にデータを書込むための、前記電源電圧以上の第１の書込み電圧を供給する書込み端子と、
    前記書込み端子から入力された第１の書込み電圧に基づいて、前記主メモリ回路にデータを書込むための、前記電源電圧以上で、かつ前記第１の書込み電圧を前記主メモリ回路の抵抗との分圧により第２の書込み電圧を生成して前記主メモリ回路に供給する可変抵抗回路と、
    前記補助メモリ回路に記憶されたディジタルデータの一部に基づいて前記補助メモリ回路および前記主メモリ回路の動作を制御する動作選択回路と、
    前記書込み端子に印加された電圧が外部クロックであるかまたは第１の書込み電圧であるかを判別し、前記補助メモリ回路に外部クロックを供給し、前記主メモリ回路に第１の書込み電圧を供給する信号判別手段と、
    前記補助メモリ回路に記憶されたトリミングデータ、または前記主メモリ回路に記憶されたトリミングデータに基づいて前記センサ素子の出力特性を調整する調整回路と、
    を具備し、
    前記補助メモリ回路が、複数のフリップフロップをカスケード接続したシフトレジスタで構成され、
    前記主メモリ回路が、前記各フリップフロップに対応して、第１のスイッチと当該第１のスイッチに直列接続し前記第１の書込み電圧で駆動するＥＰＲＯＭとからなる第１の直列回路を備え、
    前記可変抵抗回路が、前記各フリップフロップに対応して、第２のスイッチと当該第２のスイッチに直列接続する抵抗とからなる第２の直列回路を備え、
    複数の前記第１の直列回路と複数の前記第２の直列回路とが直列接続され、
    前記第１の書込み電圧が印加された際に、前記第１のスイッチがＯＮする数と同数の前記第２のスイッチがＯＮすることを特徴とする半導体物理量センサ装置。
  6. 前記第１のスイッチおよび前記第２のスイッチがｐチャネル型ＭＯＳＦＥＴからなり、
    前記第１の書込み電圧が印加された際に、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第１の直列回路の前記第１のスイッチのＯＮ／ＯＦＦを制御し、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第２の直列回路の前記第２のスイッチのＯＮ／ＯＦＦを制御することを特徴とする請求項５に記載の半導体物理量センサ装置。
  7. 検知した物理量に応じた電気信号を生成するセンサ素子と、
    前記センサ素子により生成された電気信号を外部へ出力する出力端子と、
    前記センサ素子の出力特性を調整するためのトリミングデータとなる直列ディジタルデータを入力するデータ入力端子と、
    接地電位を供給する接地端子と、
    電源電圧を供給する電源端子と、
    前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、
    前記補助メモリ回路に記憶されたトリミングデータを電気的な再書込み動作によって記憶する再書込み可能な読み出し専用の主メモリ回路と、
    外部クロックを入力するか、または前記主メモリ回路にデータを書込むための、前記電源電圧以上の第１の書込み電圧を供給する書込み端子と、
    前記書込み端子から入力された第１の書込み電圧に基づいて、前記主メモリ回路にデータを書込むための、前記電源電圧以上で、かつ前記第１の書込み電圧を前記主メモリ回路の抵抗との分圧により第２の書込み電圧を生成して前記主メモリ回路に供給する定抵抗回路と、
    前記補助メモリ回路に記憶されたディジタルデータの一部に基づいて前記補助メモリ回路および前記主メモリ回路の動作を制御する動作選択回路と、
    前記書込み端子に印加された電圧が外部クロックであるかまたは第１の書込み電圧であるかを判別し、前記補助メモリ回路に外部クロックを供給し、前記主メモリ回路に第１の書込み電圧を供給する信号判別手段と、
    前記補助メモリ回路に記憶されたトリミングデータ、または前記主メモリ回路に記憶されたトリミングデータに基づいて前記センサ素子の出力特性を調整する調整回路と、
    を具備し、
    前記補助メモリ回路が、複数のフリップフロップをカスケード接続したシフトレジスタで構成され、
    前記主メモリ回路が、前記各フリップフロップに対応して、第１のスイッチと当該第１のスイッチに直列接続し前記第１の書込み電圧で駆動するＥＰＲＯＭとからなる第１の直列回路と、前記各フリップフロップに対応して、第２のスイッチと当該第２のスイッチと直列接続する抵抗とからなる第２の直列回路と、を備え、
    複数の前記第１の直列回路と複数の前記第２の直列回路とが並列接続され、
    複数の前記第１の直列回路および複数の前記第２の直列回路と前記定抵抗回路とが直列接続され、
    前記第１の書込み電圧が印加された際に、同じ前記フリップフロップに対応する前記第１の直列回路と前記第２の直列回路とにおいて、前記第１のスイッチがＯＮのとき前記第２のスイッチがＯＦＦとなり、前記第１のスイッチがＯＦＦのとき前記第２のスイッチがＯＮとなることを特徴とする半導体物理量センサ装置。
  8. 前記第１のスイッチおよび前記第２のスイッチがｐチャネル型ＭＯＳＦＥＴからなり、
    前記第１の書込み電圧が印加された際に、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第１の直列回路の前記第１のスイッチのＯＮ／ＯＦＦを制御し、前記フリップフロップの出力に基づいて当該フリップフロップに対応する前記第２の直列回路の前記第２のスイッチのＯＮ／ＯＦＦを制御することを特徴とする請求項７に記載の半導体物理量センサ装置。
  9. 同一半導体チップ上に形成され、ＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成されていることを特徴とする請求項５〜８のいずれか一つに記載の半導体物理量センサ装置。
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