JPWO2011071143A1 - 積層型セラミック電子部品 - Google Patents

Abstract

小型であり、耐電圧性が高く、セラミック層間で剥がれが生じ難い積層型セラミック電子部品を提供する。積層型セラミック電子部品は、直方体状のセラミック焼結体１０と、複数の第１及び第２の内部電極１１，１２とを備えている。複数の第１及び第２の内部電極１１，１２は、セラミック焼結体１０の内部に、互いに対向するように交互に設けられている。第１及び第２の内部電極１１，１２は、第１及び第２の面１０ａに平行である。第１及び第２の内部電極１１，１２は、第５及び第６の面の少なくとも一方に露出している一方、第３及び第４の面１０ｃ、１０ｄには露出しないように設けられている。第１及び第２の内部電極１１，１２のそれぞれの第３及び第４の面１０ｃ、１０ｄ側の端部の全てには、屈曲部が存在しない。

Description

本発明は、積層型セラミック電子部品に関する。特に、本発明は、直方体状のセラミック焼結体と、セラミック焼結体の内部に、互いに対向するように交互に設けられている複数の第１及び第２の内部電極とを備える積層型セラミック電子部品に関する。

従来、携帯電話やノート型パソコンなどの電子機器において、積層型セラミック電子部品の代表例として、例えば積層セラミックコンデンサが多用されている。

近年、積層セラミックコンデンサの小型、大容量化が進んできている。従来、アルミ電解コンデンサやタンタルコンデンサが用いられていた電源回路等でも、１０〜１００μＦの大容量積層セラミックコンデンサが使用されている。一般的に、静電容量は、比誘電率、内部電極の対向面積、内部電極の積層枚数に比例し、誘電体層の厚みに反比例する。このため、決められた寸法内で大きな静電容量を得るために、様々な工夫がなされている。大容量積層セラミックコンデンサは、その誘電体層が厚み１μｍ以下にまで達し、チタン酸バリウムなどの誘電体材料には、高い結晶性を維持しつつ粒子径を１μｍ以下に微細化することが求められる。また、内部電極の積層枚数は１０００層にまで達するものもあり、平滑でカバレッジの良い電極が求められる。さらに、製造過程でセラミック層と内部電極は一体に焼結されてモノリシック構造とされるが、焼結時の膨張、収縮によって発生する内部応力を低減させ、構造欠陥の無い構造体が求められる。それに伴い、例えば下記の特許文献１などにおいて、セラミックグリーンシートおよび内部電極を薄層化し高積層化しても焼成後にクラックやデラミネーション等の欠陥を防止できる積層セラミック電子部品及びその製造方法が種々提案されている。

特開２００３−３１８０６０号公報

積層型セラミック電子部品を高機能化する方法のひとつとして、高い機能を有するセラミック材料を開発する方法が挙げられる。しかしながら、高い機能を有するセラミック材料の開発には、時間と労力が必要となる。

積層型セラミック電子部品を高機能化する他の方法としては、セラミック層を薄層化し、積層数を増大させると共に、内部電極の対向面積を増大させる方法が挙げられる。

しかしながら、セラミック層が薄く、積層数が多く、かつ内部電極の対向面積が大きな積層型セラミック電子部品は、耐電圧性が低いという問題があった。

本発明は、かかる点に鑑みてなされたものであり、その目的は、小型でありつつ、耐電圧性が高い積層型セラミック電子部品を提供することにある。

本発明者らは、鋭意研究した結果、内部電極の端部に生じている、屈曲部の存在が耐電圧性を低下させていることを見出し、その結果、本発明をなすに至った。すなわち、内部電極を形成するための導体パターンが形成されているセラミックグリーンシートを積層した場合、グリーンシートの積層位置ずれや内部電極との密度差、内部電極の形成時の滲みに起因して、図２３に示すように、導体パターン２の端部に、微少な屈曲部２ａが形成される。この屈曲部２ａが生じると、屈曲部２ａ（特に内側）に電界が集中しやすいため、積層型セラミック電子部品の耐電圧性が低下していることが見出された。

本発明に係る積層型セラミック電子部品は、直方体状のセラミック焼結体と、複数の第１及び第２の内部電極とを備えている。セラミック焼結体は、セラミック材料を含む。セラミック焼結体は、第１及び第２の面と、第３及び第４の面と、第５及び第６の面とを有する。第１及び第２の面は、第１の方向と第２の方向とに沿って延びている。第２の方向は、第１の方向に垂直である。第３及び第４の面は、第３の方向と第１の方向とに沿って延びている。第３の方向は、第１及び第２の方向の両方に垂直である。第５及び第６の面は、第２及び第３の方向に沿って延びている。複数の第１及び第２の内部電極は、セラミック焼結体の内部に、互いに対向するように交互に設けられている。第１及び第２の内部電極は、第１及び第２の面に平行である。第１及び第２の内部電極は、第３及び第４の面の少なくとも一方に露出している一方、第５及び第６の面には露出しないように設けられている。第１及び第２の内部電極のそれぞれの第５及び第６の面側の端部の全てには、屈曲部が存在しない。第２の方向において、複数の第１及び第２の内部電極のそれぞれの両端の位置がそろっている。

なお、本発明において、「屈曲部が存在しない」には、屈曲部の長さがゼロである場合のみならず、屈曲部の長さが１μｍ以下である場合を含むものとする。

本発明に係る積層型セラミック電子部品のある特定の局面では、前記セラミック焼結体が、長さ方向及び幅方向に沿って延びる第１，第２の主面と、幅方向及び厚み方向に沿って延びる第１，第２の端面と、長さ方向及び厚み方向に沿って延びる第１，第２の側面とを有し、前記第１の方向が長さ方向であり、前記第２の方向が幅方向であり、前記第３の方向が厚み方向であり、前記第１及び第２の面が第１及び第２の主面であり、前記第３及び第４の面が第１及び第２の側面であり、前記第５及び第６の面が第１及び第２の端面である。

本発明に係る積層型セラミック電子部品の他の特定の局面では、前記第１の方向が長さ方向であり、前記第２の方向が厚み方向であり、前記第３の方向が幅方向であり、前記第１及び第２の面が第１及び第２の側面であり、前記第３及び第４の面が第１及び第２の主面であり、前記第５及び第６の面が第１及び第２の端面である。

本発明に係る積層型セラミック電子部品のさらに他の特定の局面では、前記複数の第１の内部電極が前記第３の面に露出しており、第４の面側の端部が第４の面に露出しておらず、前記複数の第２の内部電極が、前記第４の面に露出しており、前記第３の面側には端部が露出していない。前記複数の第１の内部電極及び前記複数の第２の内部電極のうち少なくとも一方において、前記第４の面または前記第３の面側の端部に、当該内部電極の残りの部分よりも厚みの厚いサドル部が形成されている。前記複数の第１の内部電極の複数のサドル部及び前記第２の内部電極の前記複数のサドル部の少なくとも一方において、該複数のサドル部のうちの少なくとも１つのサドル部が残りのサドル部に対し前記第３の方向において重なり合わないように形成されている。この場合には、セラミック焼結体の製造に際し、第１，第２の内部電極積層方向に未焼成のセラミック積層体を加圧しセラミック層同士を密着させた場合、サドル部の全てが重ねられている場合に比べて、セラミック積層体において段差が生じ難い。従って、焼成後にデラミネーションなどが生じ難い。また、耐電圧性を高めることができる。

本発明に係る積層型セラミック電子部品のさらに他の特定の局面では、互いに対向する第１及び第２の内部電極の間に位置するセラミック層の層厚は、０．３μｍ〜２μｍの範囲内にある。この場合、複数の屈曲点を有する屈曲部が存在すると耐電圧性が大きく低下するため、本発明が特に有効である。

本発明に係る積層型セラミック電子部品のさらに別の特定の局面では、互いに対向する第１及び第２の内部電極の間に位置するセラミック層の層厚は、第１及び第２の内部電極の厚みの１倍〜３倍の範囲内にある。この場合、複数の屈曲点を有する屈曲部が存在すると耐電圧性が大きく低下するため、本発明が特に有効である。

本発明では、第１及び第２の内部電極のそれぞれの第５及び第６の面側の端部には、屈曲点を複数有する屈曲部が存在しない。このため、第１及び第２の内部電極間のセラミック層を薄くし、積層数を多くした場合であっても、耐電圧性の低下を抑制できる。従って、小型化と、高い耐電圧性との両立を図ることができる。

図１は、本発明の一実施形態に係るセラミック電子部品の略図的斜視図ある。 図２は、図１のＩＩ−ＩＩ線に沿う断面図である。 図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図である。 図４は、図２のＩＶ−ＩＶ線に沿う断面図である。 図５は、図１のＶ−Ｖ線に沿う断面の部分拡大断面図である。 図６は、導体パターンが印刷されたセラミックグリーンシートの略図的平面図である。 図７は、セラミック部材の略図的斜視図である。 図８は、両側面上にセラミック層を形成する工程を表す略図的斜視図である。 図９は、第１の実施形態の積層型セラミック電子部品の変形例を説明するための部分拡大正面図である。 図１０は、実施例１、比較例１及び比較例２の積層型セラミック電子部品における屈局部の数と絶縁破壊電圧ＢＤＶとを示す図である。 図１１は、本発明の他の実施形態に係るセラミック電子部品の略図的斜視図である。 図１２は、図１１の線ＩＩＩ−ＩＩＩにおける略図的断面図である。 図１３は、図１１の線ＩＶ−ＩＶにおける略図的断面図である。 図１４は、導体パターンが印刷されたセラミックグリーンシートの略図的斜視図である。 図１５は、積層体を形成する工程を説明するための略図的正面図である。 図１６は、セラミック部材の略図的斜視図である。 図１７は、両端面上にセラミック層を形成する工程を表す略図的斜視図である。 図１８は、セラミック焼結体の略図的斜視図である。 図１９は、実施形態に記載の方法により作成された積層型セラミック電子部品の断面写真である。 図２０は、第１の変形例に係るセラミック電子部品の略図的断面図である。 図２１は、第２の変形例に係るセラミック電子部品の略図的断面図である。 図２２は、図２１の線ＸＶＩ−ＸＶＩにおける略図的断面図である。 図２３は、屈曲部が生じた内部電極の端部の模式的拡大図である。

以下、図面を参照しつつ本発明の積層型セラミック電子部品の具体的な実施形態を説明する。但し、本発明のセラミック電子部品は、積層型セラミック電子部品１に何ら限定されるものではない。

（第１の実施形態）
図１は、本実施形態に係るセラミック電子部品の略図的斜視図である。図２は、図１の線ＩＩ−ＩＩにおける略図的断面図である。図３は、図２の線ＩＩＩ−ＩＩＩにおける略図的断面図である。図４は、図２の線ＩＶ−ＩＶにおける略図的断面図である。図５は、図１の線Ｖ−Ｖ線に沿う部分の部分拡大断面図である。図６は、図５のＶＩ部分の拡大略図的断面図である。

図１に示すように、本実施形態の積層型セラミック電子部品２は、直方体状のセラミック焼結体１０を備えている。セラミック焼結体１０は、第１及び第２の主面１０ａ、１０ｂ（第１及び第２の面）と、第１及び第２の側面１０ｃ、１０ｄ（第３及び第４の面）と、第１及び第２の端面１０ｅ、１０ｆ（第５及び第６の面）とを備えている。第１及び第２の主面１０ａ、１０ｂ（第１及び第２の面）は、長さ方向Ｌ（第１の方向）及び幅方向Ｗ（第２の方向）に沿って延びている。第１及び第２の側面１０ｃ、１０ｄ（第３及び第４の面）は、長さ方向Ｌ（第１の方向）及び厚み方向Ｔ（第３の方向）に沿って延びている。第１及び第２の端面１０ｅ、１０ｆ（第５及び第６の面）は、幅方向Ｗ（第２の方向）及び厚み方向Ｔ（第３の方向）に沿って延びている。

セラミック焼結体１０は、セラミック材料を含む。本実施形態では、セラミック焼結体１０には、セラミック材料の他に、Ｓｉやガラス成分などの焼成助剤などが含まれている。焼成助剤としてのガラス成分の具体例としては、アルカリ金属成分やアルカリ土類金属成分を含む珪酸塩ガラス、硼酸塩ガラス、ホウ珪酸ガラス、リン酸塩ガラス等が挙げられる。

セラミック材料の種類は、積層型セラミック電子部品２に要求される機能等に応じて適宜選択することができる。

例えば、製造しようとする積層型セラミック電子部品２がコンデンサである場合は、誘電体セラミックによりセラミック焼結体１０を形成することができる。誘電体セラミックの具体例としては、例えば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３などが挙げられる。誘電体セラミックには、例えば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を適宜添加してもよい。

例えば、製造しようとする積層型セラミック電子部品２がセラミック圧電素子である場合は、圧電セラミックによりセラミック焼結体１０を形成することができる。圧電セラミックの具体例としては、例えば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミックなどが挙げられる。

例えば、製造しようとする積層型セラミック電子部品２がサーミスタ素子である場合は、半導体セラミックによりセラミック焼結体１０を形成することができる。半導体セラミックの具体例としては、例えば、スピネル系セラミックなどが挙げられる。

例えば、製造しようとする積層型セラミック電子部品２がインダクタ素子である場合は、磁性体セラミックによりセラミック焼結体１０を形成することができる。磁性体セラミックの具体例としては、例えば、フェライトセラミックなどが挙げられる。

図２〜図５に示すように、セラミック焼結体１０の内部には、複数の第１及び第２の内部電極１１，１２が設けられている。第１及び第２の内部電極１１，１２のそれぞれは、第１及び第２の主面１０ａ、１０ｂに対して平行に設けられている。第１及び第２の内部電極１１，１２のそれぞれの平面形状は、矩形である。複数の第１及び第２の内部電極１１，１２は、厚み方向Ｔにおいて互いに対向するように交互に配置されている。すなわち、第１及び第２の内部電極１１，１２は、厚み方向Ｔにおいて、セラミック焼結体１０に複数設けられたセラミック層１５を介して対向するように配置されている。

なお、セラミック層１５の層厚は、例えば、０．３μｍ〜２μｍの範囲内にあることが好ましい。また、第１及び第２の内部電極１１，１２の厚みは、例えば、０．２μｍ〜１μｍの範囲内にあることが好ましい。セラミック層１５の層厚は、第１及び第２の内部電極１１，１２の厚みの１倍〜３倍の範囲内にあることが好ましい。

第１の内部電極１１は、第１の端面１０ｅに露出している一方、第２の端面１０ｆ、第１及び第２の主面１０ａ、１０ｂ並びに第１及び第２の側面１０ｃ、１０ｄには露出していない。一方、第２の内部電極１２は、第２の端面１０ｆに露出している一方、第１の端面１０ｅ、第１及び第２の主面１０ａ、１０ｂ並びに第１及び第２の側面１０ｃ、１０ｄには露出していない。

第１の端面１０ｅ上には、第１の外部電極１３が設けられている。第１の外部電極１３は、第１の内部電極１１に接続されている。一方、第２の端面１０ｆ上には、第２の外部電極１４が設けられている。第２の外部電極１４は、第２の内部電極１２に接続されている。

なお、第１及び第２の内部電極１１，１２並びに第１及び第２の外部電極１３，１４の形成材料は、導電材料である限りにおいて特に限定されない。第１及び第２の内部電極１１，１２並びに第１及び第２の外部電極１３，１４は、例えば、Ａｇ，Ａｕ、Ｐｔ，Ｐｄ，Ｎｉ，Ｃｒ，Ａｌ，Ｃｕなどの金属や、それらの金属のうちの一種以上を含む合金により形成することができる。また、第１及び第２の内部電極１１，１２並びに第１及び第２の外部電極１３，１４は、複数の導電膜の積層体により構成されていてもよい。

図２及び図３に示すように、セラミック焼結体１０には、第１及び第２の外層部１０Ａ，１０Ｂと、第１及び第２のサイドギャップ部１０Ｃ，１０Ｄと、内層部１０Ｅとが設けられている。

第１及び第２の外層部１０Ａ，１０Ｂは、第１及び第２の内部電極の対向方向（＝厚み方向Ｔ）において、第１及び第２の内部電極１１，１２が設けられている部分よりも外側に位置する部分である。具体的には本実施形態では、第１及び第２の外層部１０Ａ，１０Ｂは、セラミック焼結体１０の厚み方向Ｔにおける両端部に設けられている。

第１及び第２のサイドギャップ部１０Ｃ，１０Ｄは、対向方向（＝厚み方向Ｔ）から視た際に第１及び第２の内部電極１１，１２のいずれもが設けられていない部分である。具体的には本実施形態では、第１及び第２のサイドギャップ部１０Ｃ，１０Ｄは、セラミック焼結体１０の幅方向Ｗにおける両端部に設けられている。

内層部１０Ｅは、セラミック焼結体１０の第１及び第２の外層部１０Ａ，１０Ｂ並びに第１及び第２のサイドギャップ部１０Ｃ，１０Ｄを除いた部分である。具体的には本実施形態では、セラミック焼結体１０の厚み方向Ｔの両端部と幅方向Ｗの両端部を除いた領域に設けられている。内層部１０Ｅは、厚み方向Ｔにおいて第１及び第２の内部電極１１，１２が互いに対向している部分と、厚み方向Ｔから視たときに第１または第２の内部電極１１，１２のみが設けられている部分とを含んでいる。

本実施形態では、例えば、５００倍の光学顕微鏡で観察した場合においても、第１及び第２の内部電極１１，１２のそれぞれの第１及び第２の側面１０ｃ、１０ｄ（第３及び第４の面）側の端部には、屈曲点を複数有する屈曲部（図２３を参照）が存在しない。すなわち、図５に部分拡大断面図で示すように、複数の第１の内部電極１１及び複数の第２の内部電極１２のそれぞれの上記第１，第２の側面１０ｃ，１０ｄ側の端部には、上記屈曲部は存在しない。

次に、本実施形態の積層型セラミック電子部品２の製造方法の一例について、図６〜図８を参照しながら詳細に説明する。

まず、図６に示すセラミックグリーンシート２０を成形する。セラミックグリーンシート２０の成形方法は特に限定されない。セラミックグリーンシート２０の成形は、例えば、ダイコーター、グラビアコーター、マイクログラビアコーター等により行うことができる。

次に、セラミックグリーンシート２０の上に、導体パターン２１を形成する。この導体パターン２１は、第１及び第２の内部電極１１，１２を形成するためのものである。導体パターン２１の形成方法は、特に限定されない。導体パターン２１は、例えば、スクリーン印刷法、インクジェット法、グラビア印刷法などにより形成することができる。

次に、導体パターン２１が形成された複数のセラミックグリーンシート２０を積層することにより積層体を形成する。具体的には、具体的には、まず、導体パターン２１を形成していないセラミックグリーンシート２０を複数枚積層した後に、導体パターン２１が形成されているセラミックグリーンシート２０を、ｘ方向の一方側と他方側とに交互にずらして複数枚積層する。さらに、その上に、導体パターン２１を形成していないセラミックグリーンシート２０を複数枚積層し積層体を完成させる。ここで、最初と最後に積層する、導体パターン２１を形成していないセラミックグリーンシート２０は、第１及び第２の外層部１０Ａ，１０Ｂを形成するためのものである。

次に、積層体を図６に示す仮想カットラインＬに沿って切断することにより、図７に示す直方体状のセラミック部材２３を複数形成する。なお、積層体の切断は、ダイシングや押切りにより行うことができる。また、レーザーを用いて積層体２２を切断してもよい。

次に、図８に示すように、セラミック部材２３の側面２３ｅ、２３ｆの上に、側面２３ｅ、２３ｆを覆うように、セラミック層２４，２５を形成する。このセラミック層２４，２５は、第１及び第２のサイドギャップ部１０Ｃ，１０Ｄを形成するためのものである。

なお、セラミック層２４，２５の形成方法は特に限定されず、スクリーン印刷法等の印刷法、インクジェット法、グラビアコート法等のコート法、噴霧法等により行うことができる。

次に、セラミック層２４，２５を形成したセラミック部材２３を焼結する。これにより、セラミック焼結体１０を完成させる。

そして、最後に、第１及び第２の外部電極１３，１４を形成することにより積層型セラミック電子部品２を完成させる。なお、第１及び第２の外部電極１３，１４の形成方法は、特に限定されない。第１及び第２の外部電極１３，１４は、例えば、導電性ペーストを塗布した後に焼き付けることにより形成してもよい。その場合、上記セラミック部材２３の焼成前に導電性ペーストを塗布し、焼成と同時に第１及び第２の外部電極１３，１４を形成してもよい。また、第１及び第２の外部電極１３，１４は、例えば、めっき等により形成してもよい。

（実験例）
上記実施形態の積層型セラミック電子部品２を具体的に作製し、評価した。積層型セラミック電子部品として、以下の条件で積層セラミックコンデンサを作製した。

長さ方向寸法＝１．０２ｍｍ、幅方向寸法＝０．５３ｍｍ、厚み方向寸法＝０．５３ｍｍ。サイドギャップ部の幅＝０．０５ｍｍ。エンドギャップ部の寸法＝０．０９ｍｍ。なお、エンドギャップ部の寸法とは、内部電極の先端、すなわち上記長さ方向Ｌに沿う内部電極１１，１２の先端と、該先端が露出していない第１または第２の端面１０ｅ，１０ｆとの間の寸法をいうものとする。第１，第２の内部電極１１，１２間に挟まれたセラミック層の厚み＝１．１μｍ。外側セラミック層の厚み＝０．０５ｍｍ。なお、外側セラミック層とは、第１，第２の内部電極が重なり合っている部分の外側に位置している外層セラミック層をいうものとする。内部電極厚み＝０．６μｍ。内部電極積層枚数＝２２０枚。

実施例１として、上記実施形態に従って、セラミック層の形成によりサイドギャップ部を後で形成してなる積層型セラミック電子部品２を用意した。なお、生の積層体をプレスするに際し、金型と積層体との間に弾性体を配置する、ラバープレス法を用いた。

比較のために、以下の第１，第２の比較例を用意した。

第１の比較例では、サイドギャップ部を後加工により形成せず、従来法に従い、マザーのセラミック積層体をカットした後に、内部電極パターンが側面に露出しないようにして、個々の積層型セラミック電子部品単位の積層体を得た。その他は、実施例１と同様とした。生の積層体をプレスする際には、実施例１と同様に、ラバープレス法を用いた。

比較例２：比較例１と同様にして、生の積層体を得た。ただし、生の積層体をプレスするに際し、金型と積層体とを直接密着させる剛体プレス法を用いた。その他は、比較例１と同様とした。

１）上記のようにして用意した実施例１、比較例１及び比較例２の各積層型セラミック電子部品を、セラミック焼結体１０の一方端面１０ｅ側から研磨し、内部電極１１，１２が見え始めたら研磨を停止した。そして、内部電極１１，１２の幅方向両端に前述した屈曲部があるか否かを光学顕微鏡により確認した。

２）また、別途、セラミック焼結体１０を他方端面１０ｆ側から研磨し、第１，第２の内部電極１１，１２が見え始めたら研磨を停止した。そして、内部電極の幅方向両端に屈曲部が存在するか否かを光学顕微鏡で確認した。

３）さらに、上記一方端面１０ｅ側からセラミック焼結体１０の長さ方向中央まで研磨した。第１，第２の内部電極１１，１２の幅方向両端に屈曲部があるか否かを光学顕微鏡で確認した。

すなわち、上記１）〜３）の方法により、セラミック焼結体の３ヶ所のＷＴ方向に沿う端面において屈曲部の有無を確認した。

なお、研磨面に不純物や研磨により延ばされた内部電極部分が残存すると、屈曲部と混同するおそれがある。従って、研磨面にイオンミリング処理を施し、不純物や研磨により延ばされた内部電極部分を除去して上記のように屈曲部の有無を確認した。

光学顕微鏡としては、ニコン社製、ＭＥＡＳＵＲＥＳＣＯＰＥ ＭＭ−１０（倍率５００倍、精度±０．１μｍ）を用いた。

上記のようにして、３通りの方法で観察して認められた屈曲部の総数を求めた。すなわち、内部電極積層数が２２０であるため、仮に全ての内部電極の幅方向両端に屈曲部が存在する場合、４４０個の屈曲部が存在することとなる。

また、上記実施例１、比較例１及び比較例２の各積層型セラミック電子部品３０個を用意し、ＢＤＶ（絶縁破壊電圧）試験を行った。すなわち、積層型セラミック電子部品に、１００Ｖ／秒の条件で直流電圧を印加し、ＢＤＶを測定した。

図１０に、上記のようにして求められた屈曲部の数と、ＢＤＶ試験の結果を示す。

図１０から明らかなように、実施例１では、ＢＤＶは約１２０Ｖ程度と高く、また屈曲部の数は、４４０個あたりほぼ０であった。これに対して、比較例１では、屈曲部の数が約４０程度であり、ＢＤＶは約８０Ｖであった。さらに、比較例２では、屈曲部の数は平均で４４０個あたり約２２０と多く、ＢＤＶも約５０Ｖ程度と低かった。

従って、屈曲部がほとんど存在しない実施例１では、屈曲部が存在しないことによって、耐電圧性が大幅に高められることがわかる。

（変形例）
図９は、第１の実施形態の積層型セラミック電子部品１の変形例を説明するための部分拡大正面図である。本変形例では、複数の第１の内部電極１１の先端にサドル部１１ａが形成されている。このようなサドル部１１ａは、内部電極を導電ペーストの印刷により形成する際に、内部電極端縁部分において生じる。

サドル部１１ａは、内部電極１１の残りの部分１１ｂよりも厚みが厚い。

従って、サドル部１１ａが、厚み方向において重なり合う位置に存在すると、焼成前に、生の積層体を厚み方向に加圧した場合、サドル部１１ａの両側のセラミック層すなわちセラミックグリーンシート間の密着性が低下するおそれがある。また、加圧により加わる力が、サドル部１１ａ同士が重なり合っている部分と、サドル部１１ａが存在しない部分とで大きく異なることになる。そのため、焼成後のセラミック焼結体においてデラミネーションが生じるおそれがある。

上記のように、少なくとも１つのサドル部１１ａ１が、残りのサドル部１１ａと上記長さ方向においてずらされている場合、デラミネーションを抑制し得るだけでなく、サドル部と隣り合う異なる電位に接続される内部電極との間の距離を短くすることができる。そのため、耐電圧特性も高めることができる。

このため、第１及び第２の内部電極１１，１２間のセラミック層１５を薄くし、積層数を多くした場合であっても、耐電圧性の低下を抑制できる。具体的には、屈曲点を複数有する屈曲部を存在しないようにする（すなわち、屈曲部の長さを実質的にゼロ（１μｍ以下）とする）ことにより、高い絶縁破壊電圧（ＢＤＶ）と、長い平均故障寿命（ＭＴＴＦ）を実現することができる。従って、小型及び高性能と、高い耐電圧性及び信頼性との両立を図ることができる。なお、屈曲部が存在するとＢＤＶが低下し、ＭＴＴＦが短くなるのは、屈曲部と、屈曲部と隣り合う内部電極との間に位置するセラミック層に局所的に薄い部分が形成され、その部分に電界が集中するためである。

これに対して、本変形例では、図９に示すように、少なくとも１つの内部電極１１のサドル部１１ａ１が、他のサドル部１１ａと厚み方向において重なり合わないように配置されている。言い換えれば、本発明における第３の方向において、少なくとも１つのサドル部１１ａ１が、他のサドル部１１ａとずらされている。このずれ量は、サドル部１１ａ１と、サドル部１１ａの両点との間の距離をＰとした場合、サドル部１１ａの上記長さ方向寸法Ｓの１／２以上であることが好ましい。より好ましくは、Ｐは、寸法Ｓ以上であることが望ましい。

また、より好ましくは、複数の第１の内部電極１１の複数のサドル部１１ａの全てが、上記厚み方向において重なり合わないように配置されていることが望ましい。

また、寸法Ｓは、１００〜２００μｍであることが好ましい。寸法Ｐは２０〜４０μｍであることが好ましい。サドル部１１ａ１のうち内部電極１１から突出した部分の厚みは、内部電極１１の厚み（サドルがない部分）に対して、１０％以上であることが好ましい。

また、図９では、複数の第１の内部電極１１について説明したが、複数の第２の内部電極１２においても、同様に、複数のサドル部のうち少なくとも１つのサドル部を、上記長さ方向において残りのサドル部とずらすことが好ましい。それによって、同様に、第２の内部電極の先端側において、セラミック焼結体のデラミネーションを抑制することができる。

なお、上記複数の第１の内部電極１１及び複数の第２の内部電極１２のうち、少なくとも一方において、上記のように少なくとも１つのサドル部が、残りのサドル部と、厚み方向に重なり合わないように配置されておればよい。

なお、本実施形態では、幅方向Ｗに沿った内部電極両端部にはほとんどサドル部が発生しないため、幅方向Ｗには内部電極をずらす必要がない。このため、幅方向Ｗにおける内部電極の対向面積を最大にすることが可能となり、大容量化の面で優れている。

（第２の実施形態）
図１１は、本実施形態のセラミック電子部品の略図的斜視図である。図１２は、図２の線ＩＩＩ−ＩＩＩにおける略図的断面図である。図１３は、図２の線ＩＶ−ＩＶにおける略図的断面図である。

図１１に示すように、本実施形態の積層型セラミック電子部品１は、直方体状のセラミック焼結体１０を備えている。セラミック焼結体１０は、第１及び第２の主面１０ａ、１０ｂと、第１及び第２の側面１０ｃ、１０ｄと、第１及び第２の端面１０ｅ、１０ｆとを備えている。第１及び第２の主面１０ａ、１０ｂは、長さ方向Ｌ及び幅方向Ｗに沿って延びている。第１及び第２の側面１０ｃ、１０ｄは、長さ方向Ｌ及び厚み方向Ｔに沿って延びている。第１及び第２の端面１０ｅ、１０ｆは、幅方向Ｗ及び厚み方向Ｔに沿って延びている。本実施形態では、第１及び第２の側面１０ｃ、１０ｄが第１及び第２の面に相当する。第１及び第２の主面１０ａ、１０ｂが第３及び第４の面に相当する。第１及び第２の端面１０ｅ、１０ｆが第５及び第６の面に相当する。長さ方向Ｌが第１の方向に相当する。厚み方向Ｔが第２の方向に相当する。幅方向Ｗが第３の方向に相当する。

セラミック焼結体１０は、第１の実施形態のセラミック焼結体１０と同様の材料からなる。

図１２及び図１３に示すように、セラミック焼結体１０の内部には、複数の第１及び第２の内部電極１１，１２が設けられている。複数の第１及び第２の内部電極１１，１２は、幅方向Ｗにおいて、セラミック層１５を介して互いに対向するように、交互に配置されている。第１及び第２の内部電極１１，１２のそれぞれは、第１及び第２の側面１０ｃ、１０ｄに対して平行に設けられている。第１及び第２の内部電極１１，１２のそれぞれの平面形状は、矩形である。

なお、セラミック層１５の層厚は、例えば、０．３μｍ〜２μｍの範囲内にあることが好ましい。また、第１及び第２の内部電極１１，１２の厚みは、例えば、０．２μｍ〜１μｍの範囲内にあることが好ましい。セラミック層１５の層厚は、第１及び第２の内部電極１１，１２の厚みの１倍〜３倍の範囲内にあることが好ましい。

第１の内部電極１１は、第１の主面１０ａ（第３の面）に露出している一方、第２の主面１０ｂ（第４の面）、第１及び第２の側面１０ｃ、１０ｄ（第１及び第２の面）並びに第１及び第２の端面１０ｅ、１０ｆ（第５及び第６の面）には露出していない。一方、第２の内部電極１２は、第２の主面１０ｂ（第４の面）に露出している一方、第１の主面１０ａ（第３の面）、第１及び第２の側面１０ｃ、１０ｄ（第１及び第２の面）並びに第１及び第２の端面１０ｅ、１０ｆ（第５及び第６の面）には露出していない。

第１の主面１０ａ上には、第１の外部電極１３が設けられている。第１の外部電極１３は、第１の内部電極１１に接続されている。一方、第２の主面１０ｂ上には、第２の外部電極１４が設けられている。第２の外部電極１４は、第２の内部電極１２に接続されている。

なお、第１及び第２の内部電極１１，１２並びに第１及び第２の外部電極１３，１４は、第１の実施形態と同様の材料により形成することができる。

図１２及び図１３に示すように、セラミック焼結体１０には、第１及び第２の外層部１０Ａ，１０Ｂと、第１及び第２のサイドギャップ部１０Ｃ，１０Ｄと、内層部１０Ｅとが設けられている。

第１及び第２の外層部１０Ａ，１０Ｂは、第１及び第２の内部電極の対向方向（＝幅方向Ｗ）において、第１及び第２の内部電極が設けられている部分よりも外側に位置する部分である。具体的には本実施形態では、第１及び第２の外層部１０Ａ，１０Ｂは、セラミック焼結体１０の幅方向Ｗにおける両端部に設けられている。

第１及び第２のサイドギャップ部１０Ｃ，１０Ｄは、対向方向（＝幅方向Ｗ）から視た際に第１及び第２の内部電極１１，１２のいずれもが設けられていない部分である。具体的には本実施形態では、第１及び第２のサイドギャップ部１０Ｃ，１０Ｄは、セラミック焼結体１０の長さ方向Ｌにおける両端部に設けられている。

内層部１０Ｅは、セラミック焼結体１０の第１及び第２の外層部１０Ａ，１０Ｂ並びに第１及び第２のサイドギャップ部１０Ｃ，１０Ｄを除いた部分である。具体的には本実施形態では、セラミック焼結体１０の長さ方向Ｌの両端部と幅方向Ｗの両端部を除いた領域に設けられている。内層部１０Ｅには、幅方向Ｗにおいて第１及び第２の内部電極１１，１２が互いに対向している部分と、幅方向Ｗから視たときに第１または第２の内部電極１１，１２のみが設けられている部分とを含んでいる。

本実施形態では、例えば、５００倍の光学顕微鏡で観察した場合においても、第１及び第２の内部電極１１，１２のそれぞれの第１及び第２の端面１０ｅ、１０ｆ（第５及び第６の面）側の端部には、屈曲点を複数有する屈曲部（図２３を参照）が存在しない。このため、第１及び第２の内部電極１１，１２間のセラミック層１５を薄くし、積層数を多くした場合であっても、耐電圧性の低下を抑制できる。具体的には、屈曲点を複数有する屈曲部を存在しないようにする（すなわち、屈曲部の長さを実質的にゼロ（１μｍ以下）とする）ことにより、高い絶縁破壊電圧（ＢＤＶ）と、長い平均故障寿命（ＭＴＴＦ）を実現することができる。従って、小型及び高性能と、高い耐電圧性及び信頼性との両立を図ることができる。なお、屈曲部が存在するとＢＤＶが低下し、ＭＴＴＦが短くなるのは、屈曲部と、屈曲部と隣り合う内部電極との間に位置するセラミック層に局所的に薄い部分が形成され、その部分に電界が集中するためである。

次に、本実施形態の積層型セラミック電子部品１の製造方法の一例について、図１４〜図１８を参照しながら詳細に説明する。

まず、図１４に示すセラミックグリーンシート２０を成形する。セラミックグリーンシート２０の成形方法は特に限定されない。セラミックグリーンシート２０の成形は、例えば、ダイコーター、グラビアコーター、マイクログラビアコーター等により行うことができる。

次に、セラミックグリーンシート２０の上に、第１の方向ｘに沿って互いに平行に延びる複数の線状の導体パターン２１を形成する。この導体パターン２１は、第１及び第２の内部電極１１，１２を形成するためのものである。導体パターン２１の形成方法は、特に限定されない。導体パターン２１は、例えば、スクリーン印刷法、インクジェット法、グラビア印刷法などにより形成することができる。

次に、図１５に示すように、積層体２２を形成する。具体的には、具体的には、まず、導体パターン２１を形成していないセラミックグリーンシート２０を複数枚積層した後に、導体パターン２１が形成されているセラミックグリーンシート２０を、第１の方向ｘと直交する第２の方向ｙの一方側ｙ１と他方側ｙ２とに交互にずらして複数枚積層する。さらに、その上に、導体パターン２１を形成していないセラミックグリーンシート２０を複数枚積層し積層体２２を完成させる。

次に、得られた積層体２２を静水圧プレス法などにより積層方向ｚにプレスする。

次に、プレス後の積層体２２を第１の方向ｘ及び第２の方向ｙに沿って切断することにより、図１６に示す直方体状のセラミック部材２３を複数形成する。なお、積層体２２の切断は、ダイシングや押切りにより行うことができる。また、レーザーを用いて積層体２２を切断してもよい。なかでも、ダイシングまたはレーザーにより積層体２２を切断することが好ましい。切断時に積層体２２に応力がかかりにくく、屈曲部が生じにくいためである。

次に、図１７に示すように、セラミック部材２３の端面２３ｅ、２３ｆの上に、端面２３ｅ、２３ｆを覆うように、セラミック層２４，２５を形成する。このセラミック層２４，２５は、第１及び第２のサイドギャップ部１０Ｃ，１０Ｄを形成するためのものである。

なお、セラミック層２４，２５の形成方法は特に限定されず、スクリーン印刷法等の印刷法、インクジェット法、グラビアコート法等のコート法、噴霧法等により行うことができる。

次に、セラミック層２４，２５を形成したセラミック部材２３を焼結する。これにより、図１８に示すセラミック焼結体１０を完成させる。

そして、最後に、第１及び第２の外部電極１３，１４を形成することにより、図１１〜１３に示す積層型セラミック電子部品１を完成させる。なお、第１及び第２の外部電極１３，１４の形成方法は、特に限定されない。第１及び第２の外部電極１３，１４は、例えば、導電性ペーストを塗布した後に焼き付けることにより形成してもよい。その場合、上記セラミック部材２３の焼成前に導電性ペーストを塗布し、焼成と同時に第１及び第２の外部電極１３，１４を形成してもよい。また、第１及び第２の外部電極１３，１４は、例えば、めっき等により形成してもよい。

上記製造方法では、導体パターン２１がストライプ状に形成され、積層体２２を切断する際に、導体パターン２１を切断することにより、第１及び第２の内部電極１１，１２の厚み方向Ｔにおける両端部が形成される。従って、図１９に示すように、第１及び第２の内部電極１１，１２の厚み方向Ｔにおける両端部には、屈曲点を複数有する屈曲部は発生しない。なお、図１９は、上記製造方法により製造された積層型セラミック電子部品１の一部の断面写真である。図１９に示す写真には、図１９において横方向に延びる複数の内部電極が写されている。

なお、第１の内部電極１１の厚み方向Ｔにおける第２の外部電極１４側端部（図１２を参照）や、第２の内部電極１２の厚み方向Ｔにおける第１の外部電極１３側端部は、切断によって形成されない。しかしながら、例えば、セラミックグリーンシート２０の積層工程において、図１５に示すｙ方向にセラミックグリーンシート２０の積層位置ずれが生じたとしても、よほど大きな位置ずれが生じない限り、上下に略同一厚みのセラミックグリーンシート２０及び導体パターン２１が位置する。従って、第１の内部電極１１の厚み方向Ｔにおける第２の外部電極１４側端部（図１２を参照）や、第２の内部電極１２の厚み方向Ｔにおける第１の外部電極１３側端部には、屈曲点を複数有する屈曲部は生じ難い。

なお、屈曲部を生じさせないようにする方法は、上記製造方法に特に限定されない。例えば、セラミックグリーンシート２０を非常に高い位置精度で積層することによっても、屈曲部の発生を抑止することができる。

ところで、上記製造方法のように、セラミックグリーンシート２０上に導体パターン２１を印刷した場合、例えば、特開２００６−３３５０４５号公報に記載のように、導体パターン２１の端部に、他の部分よりも厚みが大きな所謂サドル部が形成される場合がある。このため、例えば、導体パターンのサドル部が積層方向に重なると、プレス時等においてサドル部が重なっている領域に大きな応力が加わる。このため、プレス時等において、導体パターン２１が変形し、所望の形状の内部電極１１，１２が形成されない場合がある。また、焼成時等においてクラックが発生する場合もある。

しかしながら、幅方向Ｗ（積層方向）に重なる第１及び第２の内部電極１１，１２の長さ方向Ｌにおける端部は、導体パターン２１が切断することにより形成される。このため、第１及び第２の内部電極１１，１２の長さ方向Ｌにおける端部には、サドル部が形成されない。従って、焼成時等におけるクラックの発生を効果的に抑制することができる。また、所望の形状寸法の第１及び第２の内部電極１１，１２が得やすい。

それに対して、第１及び第２の内部電極１１，１２の厚み方向Ｔの端部には、サドル部が形成されるおそれがある。しかしながら、第１の内部電極１１の厚み方向Ｔにおける端部と、第２の内部電極１２の厚み方向Ｔにおける端部とは、幅方向Ｗ（積層方向）に重ならない。従って、たとえ第１及び第２の内部電極１１，１２の厚み方向Ｔの端部にサドル部が形成されたとしても、焼成時等にクラックは生じ難い。また、所望の形状寸法の第１及び第２の内部電極１１，１２が得やすい。

但し、例えば図２０に示すように、少なくとも積層方向（幅方向Ｗ）において近接する第１または第２の内部電極１１，１２の積層方向に直交する方向Ｔにおける端部に形成されたサドル部１１ａ、１２ａの位置を、方向Ｔにおいて異ならせることがより好ましい。このようにすることにより、サドル部１１ａ、１２ａが発生した場合にも、サドル部１１ａ、１２ａの位置が積層方向に重ならないため、サドル部１１ａ、１２ａが設けられた領域に大きな応力が集中しにくい。従って、クラックの発生を抑制でき、かつ、所望の形状寸法の第１及び第２の内部電極１１，１２を容易に形成することができる。

また、サドル１１ａ、１２ａの方向Ｔにおける端部は、外側に向かって幅方向Ｗにおける幅が狭くなる形状とされている。このため、例えば、サドル１１ａ、１２ａの方向Ｔに沿った端部の断面形状が矩形状である場合と比較して、セラミック層１５の剥がれが生じ難いという効果も得られる。

なお、サドル部１１ａ、１２ａは、方向Ｔから視たときに完全に重なっていないようにする必要は必ずしもない。例えば、サドル部１１ａ、１２ａは、最も厚みが厚い部分の位置が方向Ｔから視たときに異なるように設けられていればよい。

上記実施形態では、第１及び第２の内部電極１１，１２が第１及び第２の側面１０ｃ、１０ｄに平行であり、かつ、第１の内部電極１１が第１の主面１０ａに引き出されている一方、第２の内部電極１２が第２の主面１０ｂに引き出されている例について説明した。但し、本発明では、第１及び第２の内部電極の配置は上記配置に限定されない。

例えば、第１及び第２の内部電極は、第１及び第２の主面もしくは第１及び第２の端面に平行に形成されていてもよい。

図２１は、第２の変形例に係るセラミック電子部品の略図的断面図である。図２２は、第２の変形例に係るセラミック電子部品の図２１の線ＸＶＩ−ＸＶＩにおける略図的断面図である。図２１に示すように、本変形例では、第１及び第２の内部電極１１，１２は、第１及び第２の主面１０ａ，１０ｂに平行に形成されている。第１の内部電極１１は、第１の端面１０ｅに引き出されており、第１の端面１０ｅ上に形成されている第１の外部電極１３に接続されている。第２の内部電極１２は、第２の端面１０ｆに引き出されており、第２の端面１０ｆ上に形成されている第２の外部電極１４に接続されている。本変形例においては、サイドギャップ部１０Ｃ，１０Ｄは、セラミック焼結体１０の第１，第２の側面１０ｃ，１０ｄ側の端部に位置している。

１，２…積層型セラミック電子部品
１０…セラミック焼結体
１０Ａ，１０Ｂ…外層部
１０Ｃ，１０Ｄ…サイドギャップ部
１０Ｅ…内層部
１０ａ…第１の主面
１０ｂ…第２の主面
１０ｃ…第１の側面
１０ｄ…第２の側面
１０ｅ…第１の端面
１０ｆ…第２の端面
１１…第１の内部電極
１１ａ，１１ａ１…サドル部
１２…第２の内部電極
１２ａ…サドル部
１３…第１の外部電極
１４…第２の外部電極
１５…セラミック層
２０…セラミックグリーンシート
２１…導体パターン
２２…積層体
２３…セラミック部材
２３ｅ、２３ｆ…セラミック部材の端面
２４，２５…セラミック層

本発明に係る積層型セラミック電子部品は、直方体状のセラミック焼結体と、複数の第１及び第２の内部電極とを備えている。セラミック焼結体は、セラミック材料を含む。セラミック焼結体は、第１及び第２の面と、第３及び第４の面と、第５及び第６の面とを有する。第１及び第２の面は、第１の方向と第２の方向とに沿って延びている。第２の方向は、第１の方向に垂直である。第３及び第４の面は、第３の方向と第１の方向とに沿って延びている。第３の方向は、第１及び第２の方向の両方に垂直である。第５及び第６の面は、第２及び第３の方向に沿って延びている。複数の第１及び第２の内部電極は、セラミック焼結体の内部に、互いに対向するように交互に設けられている。互いに対向する第１及び第２の内部電極の間に位置するセラミック層の層厚は、０．３μｍ〜２μｍの範囲内にある。第１及び第２の内部電極は、第１及び第２の面に平行である。第１及び第２の内部電極は、第３及び第４の面の少なくとも一方に露出している一方、第５及び第６の面には露出しないように設けられている。第１及び第２の内部電極のそれぞれの第５及び第６の面側の端部の全てには、屈曲部が存在しない。第２の方向において、複数の第１及び第２の内部電極のそれぞれの両端の位置がそろっている。

本発明では、互いに対向する第１及び第２の内部電極の間に位置するセラミック層の層厚は、０．３μｍ〜２μｍの範囲内にある。この場合、複数の屈曲点を有する屈曲部が存在すると耐電圧性が大きく低下するため、本発明が特に有効である。

Claims (6)

1. 第１の方向と前記第１の方向に垂直な第２の方向とに沿って延びる第１及び第２の面と、前記第１及び第２の方向の両方に垂直な第３の方向と前記第１の方向とに沿って延びる第３及び第４の面と、前記第２及び第３の方向に沿って延びる第５及び第６の面とを有する直方体状のセラミック焼結体と、
   前記セラミック焼結体の内部に、互いに対向するように交互に設けられている複数の第１及び第２の内部電極とを備え、
   前記第１及び第２の内部電極は、前記第１及び第２の面に平行であり、かつ、前記第３または第４の面に露出している一方、前記第５及び第６の面には露出しないように設けられており、
   前記第１及び第２の内部電極のそれぞれの前記第５及び第６の面側の端部の全てには、屈曲部が存在していない、積層型セラミック電子部品。
2. 前記セラミック焼結体が、長さ方向及び幅方向に沿って延びる第１，第２の主面と、幅方向及び厚み方向に沿って延びる第１，第２の端面と、長さ方向及び厚み方向に沿って延びる第１，第２の側面とを有し、
   前記第１の方向が長さ方向であり、前記第２の方向が幅方向であり、前記第３の方向が厚み方向であり、前記第１及び第２の面が第１及び第２の主面であり、前記第３及び第４の面が第１及び第２の側面であり、前記第５及び第６の面が第１及び第２の端面である、請求項１に記載の積層型セラミック電子部品。
3. 前記第１の方向が長さ方向であり、前記第２の方向が厚み方向であり、前記第３の方向が幅方向であり、前記第１及び第２の面が第１及び第２の側面であり、前記第３及び第４の面が第１及び第２の主面であり、前記第５及び第６の面が第１及び第２の端面である、請求項１に記載の積層型セラミック電子部品。
4. 前記複数の第１の内部電極が前記第３の面に露出しており、第４の面側の端部が第４の面に露出しておらず、前記複数の第２の内部電極が、前記第４の面に露出しており、前記第３の面側には端部が露出しておらず、
   前記複数の第１の内部電極及び前記複数の第７の内部電極のうち少なくとも一方において、前記第４の面または前記第３の面側の端部に、当該内部電極の残りの部分よりも厚みの厚いサドル部が形成されており、
   前記複数の第１の内部電極の複数のサドル部及び前記第２の内部電極の前記複数のサドル部の少なくとも一方において、該複数のサドル部のうちの少なくとも１つのサドル部が残りのサドル部に対し前記第３の方向において重なり合わないように形成されている、請求項１〜３のいずれか１項に記載の積層型セラミック電子部品。
5. 互いに対向する前記第１及び第２の内部電極の間に位置するセラミック層の層厚は、０.３μｍ〜２μｍの範囲内にある、請求項１に記載の積層型セラミック電子部品。
6. 互いに対向する前記第１及び第２の内部電極の間に位置するセラミック層の層厚は、前記第１及び第２の内部電極の厚みの１倍〜３倍の範囲内にある、請求項１または２に記載の積層型セラミック電子部品。

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