JP2015088640A - 複合シート及び積層セラミック電子部品及びその製造方法 - Google Patents

複合シート及び積層セラミック電子部品及びその製造方法 Download PDF

Info

Publication number
JP2015088640A
JP2015088640A JP2013226496A JP2013226496A JP2015088640A JP 2015088640 A JP2015088640 A JP 2015088640A JP 2013226496 A JP2013226496 A JP 2013226496A JP 2013226496 A JP2013226496 A JP 2013226496A JP 2015088640 A JP2015088640 A JP 2015088640A
Authority
JP
Japan
Prior art keywords
region
electronic component
conductor film
multilayer ceramic
ceramic electronic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013226496A
Other languages
English (en)
Inventor
好春 久保田
Yoshiharu Kubota
好春 久保田
啓恭 堤
Hirotaka Tsutsumi
啓恭 堤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2013226496A priority Critical patent/JP2015088640A/ja
Priority to US14/524,064 priority patent/US9842692B2/en
Priority to CN201420635930.XU priority patent/CN204270876U/zh
Priority to CN201410594323.8A priority patent/CN104599838B/zh
Priority to KR1020140149430A priority patent/KR101739332B1/ko
Publication of JP2015088640A publication Critical patent/JP2015088640A/ja
Priority to US15/807,691 priority patent/US10181379B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • H01G4/012Form of non-self-supporting electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • H01G4/008Selection of materials
    • H01G4/0085Fried electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/43Electric condenser making

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)
  • Structural Engineering (AREA)
  • Organic Chemistry (AREA)

Abstract

【課題】導体膜とセラミックグリーンシートとの密着性を高め、積層ずれを解消し得る複合シートを提供する。
【解決手段】長さ方向を有するセラミックグリーンシート13と、前記セラミックグリーンシート13上に印刷された導体膜14とを備え、前記導体膜14が、前記長さ方向に延びる長手方向と、長手方向と直交する短手方向とを有する形状を有し、前記導体膜14において、前記長さ方向に延びる列をなすように、長さ方向に沿って分散配置されておりかつ残りの部分14aとは厚みが異なる複数の異厚み領域14bが設けられている、複合シート11。
【選択図】図1

Description

本発明は、セラミックグリーンシート上に導体膜が印刷されている複合シート、並びに該複合シートを用いて構成された積層セラミック電子部品及びその製造方法に関する。
従来、積層セラミックコンデンサなどの積層セラミック電子部品の製造に際しては、セラミックグリーンシート上に内部電極を印刷していた。しかる後、内部電極が印刷されたセラミックグリーンシート、すなわち複合シートを積層していた。積層セラミック電子部品の小型化に伴って、セラミックグリーンシートや内部電極の積層数が増大してきている。そのため、積層に長時間を要してきている。積層時間を短縮すると、層間の密着力が低くなる。層間の密着力が低くなると、積層工程において積層ずれが生じやすくなる。
下記の特許文献1には、内部電極端縁部分に、厚み方向に突出したサドル部を設けた積層セラミック電子部品が開示されている。サドル部同士が厚み方向に重ならないように複数の内部電極が積層されている。それによって、デラミネーションの抑制が図られている。
WO2011/071143
特許文献1に記載のように、内部電極にサドル部を設けた構造では、デラミネーションの発生を抑制し、かつ内部電極端縁部分における内部電極とセラミックグリーンシートとの密着力を高めることができる。従って、上記積層ずれを抑制することができると考えられる。
しかしながら、積層セラミック電子部品のより一層の小型化に伴って、内部電極とセラミックグリーンシートとの密着力をより一層高めることが求められている。
本発明の目的は、導体膜とセラミックグリーンシートとの密着力をより一層高め、積層ずれを効果的に防止し得る複合シートを提供することにある。本発明の他の目的は、セラミック層と内部電極との密着性が高められている、積層セラミック電子部品及びその製造方法を提供することにある。
本発明に係る複合シートは、長さ方向を有するセラミックグリーンシートと、前記セラミックグリーンシート上に印刷された導体膜とを備え、前記導体膜が、前記長さ方向に延びる長手方向と、長手方向と直交する短手方向とを有する形状を有し、前記導体膜において、前記長さ方向に延びる列をなすように、長さ方向に沿って分散配置されておりかつ残りの部分と厚みが異なる複数の異厚み領域が設けられている。
本発明に係る複合シートのある特定の局面では、平面視した場合、前記異厚み領域がドット状の形状を有する。
本発明に係る複合シートの他の特定の局面では、複数の前記異厚み領域が、複数の前記列を構成するように設けられている。
本発明に係る複合シートの別の特定の局面では、前記異厚み領域が、残りの部分よりも厚みが薄い薄肉領域である。
本発明に係る複合シートの他の特定の局面では、前記異厚み領域が厚肉領域である。
本発明に係る複合シートのさらに他の特定の局面では、前記厚肉領域内に、該厚肉領域よりも厚みが薄い中央薄肉領域が設けられている。
本発明に係る積層セラミック電子部品は、セラミック焼結体と、前記セラミック焼結体内において、セラミック層を介して重なり合うように配置された複数の内部電極とを備え、前記内部電極が、長手方向と、長手方向と直交する短手方向とを有する平面形状を有し、前記内部電極が、前記長手方向に延びる列を構成するように分散配置されておりかつ残りの部分に比べて密度が異なる複数の異密度領域を有する。
本発明に係る積層セラミック電子部品のある特定の局面では、前記異密度領域が、平面視した場合ドット状の形状を有する。
本発明に係る積層セラミック電子部品の他の特定の局面では、複数の前記異密度領域が、複数の前記列を構成するように設けられている。
本発明に係る積層セラミック電子部品のさらに他の特定の局面では、前記異密度領域が、残りの部分よりも厚みが低い低密度領域である。
本発明に係る積層セラミック電子部品のさらに別の特定の局面では、前記異密度領域が高密度領域である。
本発明に係る積層セラミック電子部品の他の特定の局面では、前記高密度領域内に、該高密度領域よりも密度が低い中央低密度領域が設けられている。
本発明に係る積層セラミック電子部品のさらに別の特定の局面では、積層セラミックコンデンサとしての積層セラミック電子部品が提供される。
本発明に係る積層セラミック電子部品の製造方法は、本発明に従って構成された複合シートを用意する工程と、複数枚の前記複合シートを積層し、積層体を得る工程と、前記積層体を、個々の積層セラミック電子部品単位の積層体に切断する工程と、個々の積層セラミック電子部品単位の積層体を焼成し、導体膜が焼成された形成された複数の内部電極を有するセラミック焼結体を得る工程とを備える。
本発明に係る複合シートでは、導体膜に複数の異厚み領域が長さ方向に延びる列をなすように設けられているため、複数枚の該複合シートを積層するに際し、積層ずれを効果的に抑制することができる。また、導体膜とセラミックグリーンシートとの密着性を効果的に高めることができる。
よって、上記本発明の複合シートを用いて本発明の積層セラミック電子部品の製造方法を実施することにより、本発明の積層セラミック電子部品を提供することができる。本発明の積層セラミック電子部品では、内部電極とセラミックスとの密着性が効果的に高められ、かつ積層ずれも生じ難い。
(a)は、本発明の第1の実施形態で用意される複合シートの平面図であり、(b)は導体膜の模式的平面図であり、(c)は導体膜の要部を示す部分拡大断面図である。 (a)は、本発明の第1の実施形態で導体膜の印刷に用いられるグラビア版を説明するための略図的斜視図であり、(b)は該グラビア版の1つの印刷部を説明するための模式的平面図である。 本発明の第1の実施形態で導体膜が焼成された後の内部電極の構造を説明するための模式的拡大断面図である。 (a)及び(b)は本発明の第1の実施形態の積層セラミック電子部品の製造方法において用意される第1,第2の複合シートを示す正面断面図である。 本発明の第1の実施形態で作製したマザーの積層体を示す模式的正面図である。 本発明の第1の実施形態で得られた積層セラミック電子部品としての積層セラミックコンデンサを示す正面断面図である。 (a)〜(c)は、グラビア版から導電ペーストがセラミックグリーンシートに転写される工程を説明するための部分切欠き拡大断面図である。 本発明の他の実施形態において、グラビア版から導電ペーストがセラミックグリーンシートに転写される工程を説明するための部分切欠き断面図である。 本発明の他の実施形態において、グラビア版から導電ペーストがセラミックグリーンシートに転写される工程を説明するための部分切欠き断面図である。 本発明の第2の実施形態で形成される導体膜を説明するための模式的平面図である。 本発明の第3の実施形態で形成される導体膜を説明するための模式的平面図である。 本発明の第4の実施形態において、導体膜を得るのに用いられるグラビア版の印刷部の形状を示す略図的平面図である。 本発明の第5の実施形態において、導体膜を得るのに用いられるグラビア版の印刷部の形状を示す略図的平面図である。 本発明の第6の実施形態における導体膜の構造を示す模式的平面図である。 第6の実施形態において、導体膜を印刷するのに用いられるグラビア版の印刷部を示す模式的平面図である。 本発明の第7の実施形態における導体膜の模式的平面図である。 本発明の第8の実施形態における導体膜の模式的平面図である。 本発明の第9の実施形態において、導体膜を得るのに用いられるグラビア版の平面図である。
以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。
(第1の実施形態)
本発明の第1の実施形態は、積層セラミック電子部品としての積層セラミックコンデンサの製造方法及び積層セラミックコンデンサである。
第1の実施形態では、導体膜を印刷により形成するのに、図2(a)に示すグラビア版1を用いる。グラビア版1は、導電ペーストをセラミックグリーンシートにグラビア印刷するために用いられる。グラビア刷1は、円筒状の形状を有する。グラビア版1は、ステンレスなどの適宜の金属からなる。
グラビア版1の外周面には、複数のセル2が設けられている。この複数のセル2から転写される導電ペースト同士が繋がり、1つの印刷図形を形成する。従って、図2(b)に略図的に示すように、1つの印刷図形を形成する1つの印刷部3は、複数のセル2からなる。
各セル2は、グラビア版1の表面1aに設けられた凹部である。隣り合う凹部間は、隣り合うセル2を区画する土手1bとして機能する。
なお、後述するように、複数のセル2は土手により完全に分離されている必要は必ずしもない。
第1の実施形態では、図4(a)に示す第1の複合シート11と、図4(b)に示す第2の複合シート12とを用意する。第1の複合シート11は、マザーのセラミックグリーンシート13上に、上記グラビア版1を用いて複数の導体膜14を印刷することにより得られる。
上記セラミックグリーンシート13を構成するセラミックス材料については特に限定されず、BaTiO、CaTiO、SrTiO、CaZrOなどの主成分からなる誘電体セラミックスを用いることができる。もっとも、積層セラミック電子部品として、積層セラミック圧電装置や積層セラミックインダクタなどを構成する場合には、機能に応じて、圧電セラッミクスや磁性体セラミックスなどを用いてもよい。
複数の導体膜14は、図1(a)に示すように、セラミックグリーンシート13上においてマトリクス状に配置されている。
図4(b)に示す第2の複合シート12においても、マザーのセラミックグリーンシート13上に、複数の導体膜15が印刷されている。複数の導体膜15は、複数の導体膜14と同じ材料により、同様に構成されている。
本実施形態の特徴は、上記導体膜14,導体膜15が、厚み分布を有することにある。これを、図1(b)及び(c)を参照して、導体膜14を代表して説明することとする。
導体膜14は、前述した図2(b)に示されている1つの印刷部3により構成される。すなわち、1つの印刷部3内の複数のセル2に導電ペーストが充填される。この導電ペーストが転写され、互いに繋がり、1つの導体膜14が形成される。
なお、図1(a)に示すセラミックグリーンシート13は長尺状のセラミックグリーンシートであり、この長さ方向を長さ方向Lとする。長さ方向と直交する方向が幅方向Wである。
図1(a)に示すように、複合シート11では、複数の導体膜14は、上記長さ方向L及び幅方向Wに沿ってマトリクス状に配置されている。また、導体膜14は、長さ方向と、幅方向とを有する矩形の形状を有する。導体膜14の長さ方向は上記長さ方向Lと同じ方向とされている。
図1(b)は、1つの導体膜14の厚み分布を略図的に示す模式的平面図である。図1(b)においては、導体膜14の最も厚みが大きい領域をクロスのハッチングを付して示す。導体膜14では、クロスのハッチングを付して示す第1の領域14a内において、ドット状の複数の第2の領域14bが設けられている。この第2の領域14bでは、第1の領域14aよりも厚みが薄い薄肉部14dが中央に設けられている。この薄肉部14dの外周縁から第1の領域14aに至るドーナツ型の領域が厚み変化領域14cとされている。第2の領域14bは、第1の領域14aよりも厚みが薄い薄肉領域であり、本発明の異厚み領域に相当する。
複数のドット状の第2の領域14bは、上記導体膜14において長さ方向に沿って分散配置されている。すなわち、複数のドット状の第2の領域14bが長さ方向に延びる列をなしている。そして、本実施形態では、複数本の列、具体的には3本の列が構成されている。また、幅方向両側に位置している列の複数の第2の領域14bと、幅方向中央に位置している列の複数の第2の領域14bとは千鳥状に配置されている。
図1(c)は上記導体膜14における隣り合う一対の第2の領域14bが位置している部分を拡大して示す部分拡大断面図である。
なお、図4(a)では、導体膜14の上記厚み分布の図示が困難であるため、厚み分布は略してあることを指摘しておく。図4(b)に示す導体膜15も、上記導体膜14と同様に厚み分布を有する。
本実施形態では、第1の複合シート11と第2の複合シート12とを交互に複数枚積層する。下方の第1の複合シート11の導体膜14,14間に積層方向において上方の導体膜15が位置するように、第1の複合シート11と第2の複合シート12とが積層されている。
しかる後、上下に無地のセラミックグリーンシートを適宜の枚数積層する。このようにして得られた積層体を厚み方向に圧着する。それによって、図5に示すマザーの積層体16を得る。
マザーの積層体16では、圧着により、積層されている複合シート11,12同士が強固に密着される。特に、導体膜14,15が上記厚み分布を有するため、密着性を効果的に高めることができる。また、複合シート11と複合シート12との積層ずれも効果的に抑制することができる。これは、導体膜14を例に取ると、上記のように、厚みが異なるドット状の第2の領域14bが設けられているため、導体膜14が、該導体膜14上に積層される複合シート12のセラミックグリーンシート13と、圧着により強固に密着される。同様に導体膜15についても導体膜15上に積層される複合シート11のセラミックグリーンシート13,13と強固に密着されることになる。従って、導体膜14,15とセラミックグリーンシート13との密着力を高めることができると共に、積層に際しての積層方向と直交する方向の位置ずれ、すなわち積層ずれも効果的に抑制することができる。
上記のような厚み分布を有する導体膜14,15の形成方法については後程詳述することとする。
次に、図5の破線Bで示すように、マザーの積層体16を厚み方向に切断し、個々の積層セラミックコンデンサ単位の積層体を得る。この個々の積層セラミックコンデンサ単位の積層体を焼成する。それによって、図6に示すセラミック焼結体17を得る。
セラミック焼結体17においては、第1の内部電極14Aと、第2の内部電極15Aとが交互にセラミック層を介して積層されている。第1の内部電極14Aは、第1の導体膜14が分割されて形成されている。第2の内部電極15Aは、第2の導体膜15が分割されて形成されている。
複数の第1の内部電極14Aは、第1の端面17aに引き出されている。複数の第2の内部電極15Aは、第1の端面17aとは反対側の第2の端面17bに引き出されている。第1,第2の端面17a,17bを覆うように第1,第2の外部電極18,19を形成する。それによって積層セラミックコンデンサ20を得る。
第1,第2の外部電極18,19は、導電ペーストの塗布・焼き付け等の適宜の方法により形成することができる。
このようにして得られた積層セラミックコンデンサ20では、マザーの積層体16の段階で、導体膜14,15とセラミックグリーンシート13との密着性が高められており、かつ積層ずれが生じ難くされている。従って、得られたセラミック焼結体17においても、第1,第2の内部電極14A,15Aのセラミック層との密着性が効果的に高められており、デラミネーションが生じ難い。加えて、積層ずれも抑制されていたため、所望通りの特性の積層セラミックコンデンサ20を容易にかつ確実に提供することができる。
なお、上記のように焼成して得られた第1の内部電極14A及び第2の内部電極15Aでは、導体膜14,15の段階での厚み分布に応じて、内部電極を構成している導電性粒子の密度が分布を有することとなる。これを、図3を参照して説明する。図3は、第1の内部電極14Aの焼成後の断面を模式的に拡大して示す断面図である。第1の内部電極14Aでは、多数の導電性粒子21が焼結により合着されている。そして、矢印B1,B2,B3で示す部分においては、空隙が形成されている。もっとも、空隙の主面及び斜辺方向には別の導電性粒子が位置している。上記空隙の周縁では、複数の導電性粒子21の密度が相対的に低くなっており、低密度領域が構成されている。そして、この低密度領域の周囲は、複数の導電性粒子21が多数存在する高密度領域とされている。
上記高密度領域は、前述した導体膜14の第1の領域14aで形成される。他方、前述したドット状の第2の領域14bにより、上記低密度領域が構成されることとなる。これは、上記厚み分布を有する導体膜14を焼き付けると、厚みの薄い部分では、焼き付けにより形成された内部電極中の導電性粒子の密度が低い低密度領域となり、厚みの厚い部分は高密度領域となることによる。
従って、上記のようにして得られた積層セラミックコンデンサ20の第1,第2の内部電極14A,15Aは、前述した長さ方向に沿って列をなす複数の異密度領域としての低密度領域を有することとなる。この長さ方向は、第1の端面17aと第2の端面17bとを結ぶ方向に相当する。
また、図1(b)では、導体膜14は、複数の第2の領域14bが形成されている列が幅方向において3列形成されていた。従って、このようにして得られた積層セラミックコンデンサ20では、上記複数の低密度領域からなる長さ方向に延びる列が、幅方向に3列形成されていることになる。
本願発明者の実験によれば、焼成前の導体膜14,15の厚みを第1の領域において0.3〜1.2μmとし、第2の領域の薄肉領域において第1の領域の−1.0%〜−20%以内の厚みとした場合、内部電極14A,15Aにおいて、上述した低密度領域及び高密度領域を確実に形成し得ることが確かめられた。このように、本実施形態では、上記第1の領域と、薄肉領域を有するドット状の第2の領域を形成するに際し、用意する導電ペーストにおける導電性粒子の粒径は、好ましくは0.4μm以下とすることが望ましく、0.3μm程度とした。それによって、より薄く、かつ厚み分布を有する上記実施形態の導体膜14,15を容易に形成することができる。
上記実施形態では、異密度領域としての低密度領域が内部電極14A,15Aに設けられていたが、異密度領域は、相対的に低密度の領域である必要は必ずしもなく、後述する他の実施形態からも明らかなように、異密度領域は相対的に残りの部分よりも密度が高い高密度領域であってもよい。また、高密度領域内に、該高密度領域よりも密度が低い中央低密度領域が設けられていてもよい。
次に、上記導体膜14の形成方法を、図7〜図9を参照して説明する。
図7(a)〜(c)は、上記第2の領域を有しない、ほぼ均一な厚みの従来の導体膜を形成する工程を説明するための部分拡大断面図である。図7(a)に示すように、グラビア版1の表面には、複数のセル2が形成されている。このセル2,2間が土手1bである。セル2内に、導電ペースト101が付与されている。このグラビア版1の表面にセラミックグリーンシート102を圧接させる。その結果、導電ペースト101がセラミックグリーンシート102の片面に転写されていく。この場合、導電ペースト101は流動性を有する。従って、図7(a)に示す状態から図7(b)に示すように、導電ペースト101が徐々に土手1bから土手1b,1b間の領域に移動する。すなわち、図7(b)で示すようにセラミックグリーンシート102の一方面上において、土手1bから外側に拡がるように導電ペースト101が移動する。
さらに、図7(c)に示すように、時間の経過と共に、導電ペースト101がセラミックグリーンシート102の一方面において拡がり、ほぼ均一な膜厚となる。このようにして得られた複合シートを焼き付けると、均一な膜厚の電極を形成することができる。
しかしながら、ほぼ均一な導体膜を用いた場合、該導体膜上に積層されるセラミックグリーンシートとの密着性が十分でないことがあった。そのため、前述したように積層ずれが生じるおそれがあった。
これに対して、本実施形態では、図8に示すように、セル2内に付与されていた導電ペースト14xが、矢印E,Eで示すように、土手1bを伝ってセラミックグリーンシート13の一方面に転写される。そして、図7(b)に示した場合と同様に、土手1bから遠ざかるように導電ペースト14xが拡がる。もっとも、本実施形態では、図8に示す状態で、グラビア版1からセラミックグリーンシート13を分離する。すなわち、印刷速度を10〜30mm/min程度早くして、版離れを早くすることにより、導電ペースト14xに厚み分布を与えることができる。
また、上記厚み分布を与えるには、版離れを早くするだけでなく、導電ペースト14xにおける流動性を調整してもよい。すなわち、導電ペースト14xとして、流動性が低く、直ちには、図7(c)に示したような均一な膜厚となりにくい組成の導電ペーストを用いればよい。あるいは、上記版離れを早くすることと、導電ペーストの流動性の制御の双方を併用してもよい。
また、導電ペースト14x中に含有されている導電性粒子の粒径を小さくすることが望ましい。粒径を小さくすると、導電ペースト14xの粘度を高めることができ、流動性を低下させることができる。好ましくは、導電性粒子の粒径として、0.4μm以下であることが望ましい。それによって、厚み分布を確実にかつ容易に形成することができる。
また、本実施形態のように、薄肉領域を導体膜14に形成するには、隣り合う土手1bと土手1bとの間の間隔、すなわちセル2の幅Gを大きくすることが望ましい。それによって、導電ペースト14xにおける厚みの薄い部分を容易に形成することができる。
逆に、導体膜において、ドット状の厚肉領域を形成してもよい。その場合には、厚肉領域を形成するために、土手1bの幅方向寸法を大きくし、土手1bと土手1bとの間の距離、すなわちセルの幅Gを狭くすればよい。
また、後述するように、ドット状の厚肉領域内に、中央薄肉領域を設ける場合には、上記セル2の幅Gと、土手1bの幅Fの双方を広くすればよい。
図9に示すように、土手1bと、土手1bとの間隔を拡げることにより、セラミックグリーンシート13において、ドット状の領域の中央に中央薄肉部Hを形成することができる。すなわち、厚肉部の中央に中央薄肉部Hを形成することができる。
なお、上記のようにしてセラミックグリーンシート13上に設けられた導体膜14の厚み分布は、透過光を観察することにより確認することができる。すなわち、透過光の強度の測定により、厚肉部及び薄肉部を確認することができる。従って、光学的に、得られたセラミックグリーンシート上の導体膜の厚み分布及び形状を確認することができる。
また、最終的に得られた積層セラミック電子部品中の内部電極の厚み分布を確認するには、焼結体を研磨し、内部電極を露出させればよい。内部電極を露出させた後、水酸化カリウム水溶液中にセラミック焼結体を浸漬し、電圧を印加すればよい。この電圧の印加により層間剥離が生じる。層間剥離したサンプルにおいて、顕微鏡等により、内部電極の断面の導電性粒子の密度分布を確認すればよい。すなわち、密度が高い部分及び密度が低い部分が内部電極に存在するか否かを目視により、あるいは画像処理装置により確認することができる。
なお、導体膜の厚み分布は、接触式または非接触式の粗さ計により表面状態を計測することによっても確認することができる。
(第2の実施形態〜第9の実施形態)
本発明の複合シートは、上記第1の実施形態の複合シート11,12に限定されるものではない。
図10は、本発明の第2の実施形態に係る複合シートの導体膜の厚み分布を示す模式的平面図である。第2の実施形態では、導体膜31は、長さ方向と幅方向とを有する矩形の形状を有する。なお、以下の第3の実施形態以下においても、導体膜は長さ方向を有し、長さ方向が前述したセラミックグリーンシート13の長さ方向と平行である矩形の形状とされている。
また、第2の実施形態〜第9の実施形態においても第1の実施形態と同様に、導体膜において、厚みが最も薄い部分をハッチングを付さず、その次に薄い領域については斜めのハッチングを付し、最も厚みの厚み部分についてクロスのハッチングを付して示すこととする。
図10に示すように、導体膜31では、長さ方向に延びる複数のドット状の第2の領域33が列をなすように設けられている。本実施形態においても、複数のドット状の領域33が長さ方向に延びる列を構成しており、該列が短手方向に3列並設されている。上記複数のドット状の第2の領域33以外は、ハッチングを付していない第1の領域32となる。
本実施形態では、第1の領域32の厚みが最も薄くされている。他方、ドット状の第2の領域33は、第1の領域32よりも厚みが厚く、厚肉領域とされている。加えて、第2の領域33において、中央部分が最も厚みの厚い円形の厚肉領域33bとされている。この厚肉領域33bの外周縁から第1の領域32に至る部分がドーナツ状の厚み変化領域33aとされている。本実施形態のように、異厚み領域としてのドット状の第2の領域33は、第1の領域32よりも厚みが厚い厚肉領域とされてもよい。本実施形態のような厚み分布を得るためには、土手幅を10〜20μm、土手間隔を30〜200μmにすることが好ましい。
図11は、第3の実施形態に係る導体膜34の模式的平面図である。導体膜34では、第2の実施形態と同様に、最も厚みが薄い第1の領域32内において、複数のドット状の第2の領域35からなる長さ方向に延びる列が構成されている。本実施形態においても、短手方向に3つの列が並設されている。
第3の実施形態が第2の実施形態と異なるところは、異厚み領域としての厚肉領域33bの中央に円形の中央薄肉領域33dが設けられていることにある。中央薄肉領域33dの外周縁から厚肉領域33bに至るようにドーナツ状の厚み変化領域33cが設けられている。このように中央薄肉領域33dが厚肉領域33b内に設けられてもよい。本実施形態のような厚み分布を得るためには、土手幅を3〜20μm、セルを両側から挟む土手間隔を80〜200μmにすることが好ましい。
なお、上記第1〜第3の実施形態の各導体膜14,31,34を印刷するためのグラビア版のセルのパターンは適宜変形することができる。例えば、図12に示す第4の実施形態では、グラビア版1の表面に、矩形の印刷図形を構成するために、六角形状の複数のセル41,41が長さ方向に沿って列をなすように土手を介して連ねられている。土手42は、この六角形のセル41を囲んでいる。また、中央のセル41を囲んでいる土手42において、短手方向両端に位置している部分から、印刷部3の長辺に向かって短手方向に延びるリブ42a,42aが設けられている。このリブ42aは、印刷部3において長さ方向に隣接しているリブ42aと共に、また土手42の一部と共に、六角形を1/2に切断した形状を囲むように設けられている。
言い換えれば、千鳥状に複数の六角形状のセル41が配置された構造から、中央のセル41のみを残し、短手方向両側に位置するセルの短手方向外側半分を切断した形状が、印刷部3におけるセルパターンである。
なお、リブ42aの先端は、印刷部3の長辺には至らないようにギャップ43を隔てられている。このギャップ43は設けられておらずともよい。
また図12では、上記のように、六角形のセル41を有するセルパターンを示したが、図13に示す第5の実施形態のように、矩形のセル51を囲むように土手52を形成してもよい。ここでも、矩形の複数のセル51が長さ方向Lに沿って列をなすように設けられている。また、各セル51を囲むように、土手52が設けられている。土手52の長辺に平行な部分の中央から長辺に向かってリブ52aが設けられている。それによって、中央のセル51が長手方向に並んでいる列の短手方向両側に、同様に複数の矩形のセルが列をなすように設けられることになる。
図13においても、図12と同様に、中央の列に設けられているセル51と、短手方向両側に配置されている複数のセル51とが千鳥状に配置されていることになる。
図14は、本発明の第6の実施形態に係る導体膜を示す模式的平面図である。導体膜61では、第2の実施形態と同様に、最も厚みの薄い領域がハッチングを付されておらず、次に厚みの薄い領域が斜めのハッチングを付して示されており、最も厚い領域がクロスのハッチングを付して示されている。ここでは、導体膜61において、長さ方向に延びる列を形成するように複数のドット状の第2の領域62が形成されている。各ドット状の第2の領域62は、第1の実施形態と同様に、中央が薄肉領域62bであり、円形の薄肉領域62bの周囲にドーナツ状の厚み変化領域62aが設けられている。残りの領域が第1の領域62cである。第1の領域62cが最も厚みの厚い領域となる。
本実施形態の導体膜61が、第1の実施形態と異なるところは、3列ではなく、複数のドット状の第2の領域62が、短手方向に2列並設されていることにある。このように、本発明において、長さ方向に複数のドット状の領域により構成される列は、3列に限定されず、2列であってもよく、4列以上の適宜の数の列が設けられていてもよい。
図15は、本実施形態の導体膜61を得るのに用いられるセルパターンの一例を示す模式的平面図である。ここでは、六角形を半分に分割した形状の複数のセル63が長さ方向に沿って土手64を介して隔てられている。この複数のセル63からなる列が、短手方向に2列形成されている。
図16は、第7の実施形態に係る導体膜71の模式的平面図である。第7の実施形態の導体膜71は、第1の実施形態の導体膜14と、ドット状の第2の領域の配置が異なることを除いては同一である。従って同一部分については同一の参照番号を付することとする。第1の領域14a内に、複数のドット状の第2の領域14bが設けられている。第2の領域14bは、中央に円形の薄肉領域14dを有する。薄肉領域14dの外周縁から第1の領域14aに向かって厚みが変化するドーナツ状の厚み変化領域14cが設けられている。本実施形態が第1の実施形態と異なるのは、複数の第2の領域14bが、千鳥状ではなく、マトリクス状に配置されていることにある。すなわち、図16の細線Gで示すように、各列を構成している第2の領域14bが、短手方向において整列されている。
このように、第2の領域14bは、千鳥状ではなく、マトリクス状に配置されていてもよい。
図17は、第8の実施形態に係る導体膜の模式的平面図である。第8の実施形態に係る導体膜81では、導体膜81の各長辺に隣接するように、第7の実施形態の導体膜71と同様に、ドット状の複数の第2の領域14bが列を構成している。もっとも、図16に示した中央の列に代えて、ジクザグ状の厚みの薄い薄肉領域82が長さ方向に延びるように設けられている。このように、薄肉領域82を長さ方向にジグザグに延びるように設けてもよい。それによって、導体膜81とセラミックグリーンシートの密着力をより一層高めることができる。
図18は、第9の実施形態で用いられるグラビア版のセルパターンを示す模式的平面図である。セルパターン91では、複数の矩形のセル92がマトリクス状に配置されている。より具体的には、複数のセル92が土手93を介して隔てられているが、複数のセル92が長さ方向に延びる列をなすように3列形成されている。また、複数のセル92はマトリクス状に配置されている。ここでは、L字状の土手93とI字状の土手94が適宜組み合わされ、土手93,94で挟まれたセル92が構成されている。たとえば、第9の実施形態で用いられるグラビア版のセルパターンを用いることで、第8の実施形態に係る導体膜を得ることが可能である。第8の実施形態に係る導体膜を得るには、セル92間が繋がるようにしてセル92を隔てる土手93の一部が欠落させた部分の幅が、セルを両側から土手間隔の50〜80%とすることが好ましい。
第2〜第9の実施形態から明らかなように、本発明においては、グラビア版のセルパターン及び導体膜における薄肉領域及び厚肉領域の配置パターンは種々変形することができ、図示した実施形態に限定されるものではない。
また、上記実施形態では、積層セラミックコンデンサの製造方法につき説明したが、本発明は、積層セラミックコンデンサ以外の積層セラミック圧電部品、積層セラミックインダクタ、積層セラミック多層基板などの様々な積層セラミック電子部品に適用することができる。
1…グラビア版
1a…表面
1b…土手
2…セル
3…印刷部
11,12…第1,第2の複合シート
13…セラミックグリーンシート
14,15…第1,第2の導体膜
14A,15A…第1,第2の内部電極
14a…第1の領域
14b…第2の領域
14c…厚み変化領域
14d…薄肉領域
14x…導電ペースト
16…マザーの積層体
17…セラミック焼結体
17a,17b…第1,第2の端面
18,19…第1,第2の外部電極
20…積層セラミックコンデンサ
21…導電性粒子
31…導体膜
32,33…第1,第2の領域
33a,33c…厚み変化領域
33b…厚肉領域
33d…中央薄肉領域
34…導体膜
35…第2の領域
41,51…セル
42,52…土手
42a,52a…リブ
43…ギャップ
61,71,81…導体膜
62…第2の領域
62a…厚み変化領域
62b,82…薄肉領域
62c…第1の領域
63…セル
64…土手
91…セルパターン
92…セル
93,94…土手
本発明に係る複合シートは、長さ方向を有するセラミックグリーンシートと、前記セラミックグリーンシート上に印刷された導体膜とを備え、前記導体膜において、前記長さ方向に延びる列をなすように、長さ方向に沿って分散配置されておりかつ残りの部分と厚みが異なる複数の異厚み領域が設けられている。
本発明に係る複合シートの他の特定の局面では、前記異厚み領域が、残りの部分よりも厚みが厚い厚肉領域である。
本発明に係る積層セラミック電子部品のさらに他の特定の局面では、前記異密度領域が、残りの部分よりも密度が低い低密度領域である。
本発明に係る積層セラミック電子部品のさらに別の特定の局面では、前記異密度領域が、残りの部分よりも密度が高い高密度領域である。
本発明に係る積層セラミック電子部品の製造方法は、本発明に従って構成された複合シートを用意する工程と、複数枚の前記複合シートを積層し、積層体を得る工程と、前記積層体を、個々の積層セラミック電子部品単位の積層体に切断する工程と、個々の積層セラミック電子部品単位の積層体を焼成し、導体膜が焼成され形成された複数の内部電極を有するセラミック焼結体を得る工程とを備える。

Claims (14)

  1. 長さ方向を有するセラミックグリーンシートと、
    前記セラミックグリーンシート上に印刷された導体膜とを備え、
    前記導体膜が、前記長さ方向に延びる長手方向と、長手方向と直交する短手方向とを有する形状を有し、
    前記導体膜において、前記長さ方向に延びる列をなすように、長さ方向に沿って分散配置されておりかつ残りの部分と厚みが異なる複数の異厚み領域が設けられている、複合シート。
  2. 平面視した場合、前記異厚み領域が、ドット状の形状を有する、請求項1に記載の複合シート。
  3. 複数の前記異厚み領域が、複数の前記列を構成するように設けられている、請求項1または2に記載の複合シート。
  4. 前記異厚み領域が、残りの部分よりも厚みが薄い薄肉領域である、請求項1〜3のいずれか1項に記載の複合シート。
  5. 前記異厚み領域が厚肉領域である、請求項1〜4のいずれか1項に記載の複合シート。
  6. 前記厚肉領域内に、該厚肉領域よりも厚みが薄い中央薄肉領域が設けられている、請求項5に記載の複合シート。
  7. セラミック焼結体と、
    前記セラミック焼結体内において、セラミック層を介して重なり合うように配置された複数の内部電極とを備え、
    前記内部電極が、長手方向と、長手方向と直交する短手方向とを有する平面形状を有し、
    前記内部電極が、前記長手方向に延びる列を構成するように分散配置されておりかつ残りの部分に比べて密度が異なる複数の異密度領域を有する、積層セラミック電子部品。
  8. 前記異密度領域が、平面視した場合ドット状の形状を有する、請求項7に記載の積層セラミック電子部品。
  9. 複数の前記異密度領域が、複数の前記列を構成するように設けられている、請求項7または8に記載の積層セラミック電子部品。
  10. 前記異密度領域が、残りの部分よりも厚みが低い低密度領域である、請求項7〜9のいずれか1項に記載の積層セラミック電子部品。
  11. 前記異密度領域が高密度領域である、請求項7〜10のいずれか1項に記載の積層セラミック電子部品。
  12. 前記高密度領域内に、該高密度領域よりも密度が低い中央低密度領域が設けられている、請求項11に記載の積層セラミック電子部品。
  13. 積層セラミックコンデンサである、請求項7〜12のいずれか1項に記載の積層セラミック電子部品。
  14. 請求項1〜6のいずれか1項に記載の複合シートを用意する工程と、
    複数枚の前記複合シートを積層し、積層体を得る工程と、
    前記積層体を、個々の積層セラミック電子部品単位の積層体に切断する工程と、
    個々の積層セラミック電子部品単位の積層体を焼成し、導体膜が焼成された形成された複数の内部電極を有するセラミック焼結体を得る工程とを備える、積層セラミック電子部品の製造方法。
JP2013226496A 2013-10-31 2013-10-31 複合シート及び積層セラミック電子部品及びその製造方法 Pending JP2015088640A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2013226496A JP2015088640A (ja) 2013-10-31 2013-10-31 複合シート及び積層セラミック電子部品及びその製造方法
US14/524,064 US9842692B2 (en) 2013-10-31 2014-10-27 Composite sheet, multilayer ceramic electronic component, and method for manufacturing the multilayer ceramic electronic component
CN201420635930.XU CN204270876U (zh) 2013-10-31 2014-10-29 复合薄片以及层叠陶瓷电子部件
CN201410594323.8A CN104599838B (zh) 2013-10-31 2014-10-29 复合薄片、层叠陶瓷电子部件以及其制造方法
KR1020140149430A KR101739332B1 (ko) 2013-10-31 2014-10-30 복합 시트 및 적층 세라믹 전자부품 및 그 제조방법
US15/807,691 US10181379B2 (en) 2013-10-31 2017-11-09 Composite sheet, multilayer ceramic electronic component, and method for manufacturing the multilayer ceramic electronic component

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013226496A JP2015088640A (ja) 2013-10-31 2013-10-31 複合シート及び積層セラミック電子部品及びその製造方法

Publications (1)

Publication Number Publication Date
JP2015088640A true JP2015088640A (ja) 2015-05-07

Family

ID=52805729

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013226496A Pending JP2015088640A (ja) 2013-10-31 2013-10-31 複合シート及び積層セラミック電子部品及びその製造方法

Country Status (4)

Country Link
US (2) US9842692B2 (ja)
JP (1) JP2015088640A (ja)
KR (1) KR101739332B1 (ja)
CN (2) CN104599838B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015088640A (ja) * 2013-10-31 2015-05-07 株式会社村田製作所 複合シート及び積層セラミック電子部品及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5101319A (en) * 1990-04-03 1992-03-31 Vistatech Corporation Pre-engineered electrode/dielectric composite film and related manufacturing process for multilayer ceramic chip capacitors
US20040209197A1 (en) * 2003-04-17 2004-10-21 Murata Manufacturing Co., Ltd. Photogravure press and method for manufacturing multilayer-ceramic electronic component
JP2005285801A (ja) * 2004-03-26 2005-10-13 Kyocera Corp 積層型電子部品の製法
TWI309203B (en) * 2004-07-08 2009-05-01 Murata Manufacturing Co Photogravure printing machine, manufacturing method of multilayer ceramic electronic device using the photogravure printing machine and gravure roll
KR101070095B1 (ko) 2009-12-10 2011-10-04 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
JP5246347B2 (ja) 2009-12-11 2013-07-24 株式会社村田製作所 積層型セラミック電子部品
JP5629409B2 (ja) * 2010-09-07 2014-11-19 株式会社ノリタケカンパニーリミテド グラビア印刷版
KR101141417B1 (ko) * 2010-11-22 2012-05-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
JP2012142451A (ja) 2010-12-29 2012-07-26 Murata Mfg Co Ltd グラビア印刷装置およびそれを用いた積層セラミック電子部品の製造方法
KR20130007300A (ko) * 2011-06-30 2013-01-18 삼성전기주식회사 적층 세라믹 전자부품의 내부전극용 도전성 페이스트 및 이를 포함하는 제조된 적층 세라믹 전자부품
JP5910606B2 (ja) * 2013-10-22 2016-04-27 株式会社村田製作所 グラビア印刷版およびその製造方法、グラビア印刷機、ならびに積層セラミック電子部品の製造方法
JP2015088640A (ja) * 2013-10-31 2015-05-07 株式会社村田製作所 複合シート及び積層セラミック電子部品及びその製造方法

Also Published As

Publication number Publication date
CN104599838A (zh) 2015-05-06
KR101739332B1 (ko) 2017-05-24
CN104599838B (zh) 2018-03-27
US9842692B2 (en) 2017-12-12
KR20150050491A (ko) 2015-05-08
US20150116903A1 (en) 2015-04-30
US20180068789A1 (en) 2018-03-08
US10181379B2 (en) 2019-01-15
CN204270876U (zh) 2015-04-15

Similar Documents

Publication Publication Date Title
JP5590055B2 (ja) 積層セラミックコンデンサの製造方法及び積層セラミックコンデンサ
JP5751080B2 (ja) 積層セラミック電子部品
KR101669502B1 (ko) 적층 세라믹 전자부품의 제조방법 및 적층 세라믹 전자부품
JP4992523B2 (ja) 積層セラミック電子部品およびその製造方法
US10224147B2 (en) Multilayer ceramic capacitor
JPWO2006043350A1 (ja) 積層型セラミック電子部品の製造方法および複合積層体
KR102415350B1 (ko) 적층 세라믹 전자부품, 및 적층 세라믹 전자부품의 제조 방법
CN113140405B (zh) 层叠陶瓷电容器
KR20130091270A (ko) 적층 세라믹 전자부품의 제조방법
KR101630741B1 (ko) 적층 세라믹 전자부품 및 머더 세라믹 적층체
JP6787016B2 (ja) 積層コイル部品の製造方法
JP2020167198A (ja) 積層セラミックコンデンサ
JP2015154044A (ja) 積層セラミックコンデンサの製造方法及び積層セラミックコンデンサ
JP2021086972A (ja) 積層セラミックコンデンサ
KR20220040994A (ko) 적층 세라믹 콘덴서
JP2013165181A (ja) 積層電子部品
JP2015088640A (ja) 複合シート及び積層セラミック電子部品及びその製造方法
JP6086269B2 (ja) セラミック電子部品およびその製造方法
JP5810956B2 (ja) 積層セラミックコンデンサの製造方法及び積層セラミックコンデンサ
TWI543416B (zh) A piezoelectric element and an ink jet apparatus using the same, and a coating method therefor
JP2013165211A (ja) 積層セラミックコンデンサの製造方法及び積層セラミックコンデンサ
JP6029491B2 (ja) 積層セラミック電子部品の製造方法
TW202322161A (zh) 積層陶瓷電子零件及其製造方法
JP2018060904A (ja) コイル内蔵基板およびモジュール
JP2013172094A (ja) 積層型圧電アクチュエータおよびその製造方法