KR20120080652A

KR20120080652A - 적층형 세라믹 전자부품

Info

Publication number: KR20120080652A
Application number: KR1020127014582A
Authority: KR
Inventors: 야스하루 야마시타; 켄이치 오카지마; 히데아키 타나카; 나오토 무라니시; 다이키 후쿠나가; 나가토 오모리
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2009-12-11
Filing date: 2010-12-10
Publication date: 2012-07-17
Also published as: US20120250220A1; JPWO2011071143A1; CN102652343B; US8773839B2; CN102652343A; WO2011071143A1; KR101379874B1; JP5246347B2

Abstract

소형이고 내전압성이 높으며 세라믹층 사이에서 박리가 생기기 어려운 적층형 세라믹 전자부품을 제공한다.
적층형 세라믹 전자부품은 직육면체형상의 세라믹 소결체(10)와, 복수의 제1 및 제2 내부전극(11, 12)을 구비하고 있다. 복수의 제1 및 제2 내부전극(11, 12)은 세라믹 소결체(10)의 내부에 서로 대향하도록 번갈아 마련되어 있다. 제1 및 제2 내부전극(11, 12)은 제1 및 제2면(10a)에 평행이다. 제1 및 제2 내부전극(11, 12)은 제5 및 제6면 중 적어도 한쪽에 노출되어 있는 한편, 제3 및 제4면(10c, 10d)에는 노출되지 않도록 마련되어 있다. 제1 및 제2 내부전극(11, 12) 각각의 제3 및 제4면(10c, 10d)측의 단부 모두에는 굴곡부가 존재하지 않는다.

Description

적층형 세라믹 전자부품{LAMINATION TYPE CERAMIC ELECTRONIC PART}

본 발명은 적층형 세라믹 전자부품에 관한 것이다. 특히 본 발명은 직육면체형상의 세라믹 소결체와, 세라믹 소결체의 내부에, 서로 대향하도록 번갈아 마련되어 있는 복수의 제1 및 제2 내부전극을 구비하는 적층형 세라믹 전자부품에 관한 것이다.

종래, 휴대전화나 노트북 컴퓨터 등의 전자기기에 있어서, 적층형 세라믹 전자부품의 대표예로서 예를 들면 적층 세라믹 콘덴서가 많이 이용되고 있다.

최근, 적층 세라믹 콘덴서의 소형, 대용량화가 진행되고 있다. 종래, 알루미늄 전해 콘덴서나 탄탈 콘덴서가 이용되고 있던 전원회로 등에서도 10~100㎌의 대용량 적층 세라믹 콘덴서가 사용되고 있다. 일반적으로 정전용량은 비유전율, 내부전극의 대향 면적, 내부전극의 적층 매수에 비례하고, 유전체층의 두께에 반비례한다. 이 때문에, 정해진 치수 내에서 큰 정전용량을 얻기 위해 다양한 연구가 이루어지고 있다. 대용량 적층 세라믹 콘덴서는 그 유전체층이 두께 1㎛ 이하에까지 달해, 티탄산 바륨 등의 유전체 재료에는 높은 결정성을 유지하면서 입자경을 1㎛ 이하로 미세화할 것이 요구된다. 또한 내부전극의 적층 매수는 1000층에 달하는 것도 있어, 평활하고 커버리지가 좋은 전극이 요구된다. 또, 제조 과정에서 세라믹층과 내부전극은 일체로 소결되어 모놀리식(monolithic) 구조로 되는데, 소결시의 팽창, 수축에 의해 발생하는 내부 응력을 저감시켜 구조 결함이 없는 구조체가 요구된다. 그에 따라, 예를 들면 하기 특허문헌 1 등에 있어서, 세라믹 그린시트 및 내부전극을 박층화하여 고(高)적층화해도 소성 후에 크랙이나 디라미네이션(delamination) 등의 결함을 방지할 수 있는 적층 세라믹 전자부품 및 그 제조방법이 다양하게 제안되어 있다.

일본국 공개특허공보 2003-318060호

적층형 세라믹 전자부품을 고기능화하는 방법 중 하나로서, 높은 기능을 가지는 세라믹 재료를 개발하는 방법을 들 수 있다. 그러나 높은 기능을 가지는 세라믹 재료의 개발에는 시간과 노력이 필요하게 된다.

적층형 세라믹 전자부품을 고기능화하는 다른 방법으로는 세라믹층을 박층화하고 적층수를 증대시키는 동시에, 내부전극의 대향 면적을 증대시키는 방법을 들 수 있다.

그러나 세라믹층이 얇고 적층수가 많으면서 내부전극의 대향 면적이 큰 적층형 세라믹 전자부품은 내(耐)전압성이 낮다는 문제가 있었다.

본 발명은 이러한 점을 감안하여 이루어진 것으로, 그 목적은 소형이면서 내전압성이 높은 적층형 세라믹 전자부품을 제공하는 것에 있다.

본 발명자들은 예의 연구한 결과, 내부전극의 단부에 생겨 있는 굴곡부의 존재가 내전압성을 저하시키고 있음을 발견하고, 그 결과 본 발명을 달성하기에 이르렀다. 즉, 내부전극을 형성하기 위한 도체 패턴이 형성되어 있는 세라믹 그린시트를 적층했을 경우, 그린시트의 적층 위치 어긋남이나 내부전극과의 밀도차, 내부전극 형성시의 번짐에 기인하여, 도 23에 나타내는 바와 같이, 도체 패턴(2)의 단부에 미소한 굴곡부(2a)가 형성된다. 이 굴곡부(2a)가 생기면 굴곡부(2a)(특히 안쪽)에 전계가 집중되기 쉽기 때문에, 적층형 세라믹 전자부품의 내전압성이 저하되는 것이 발견되었다.

본 발명에 따른 적층형 세라믹 전자부품은 직육면체형상의 세라믹 소결체와, 복수의 제1 및 제2 내부전극을 구비하고 있다. 세라믹 소결체는 세라믹 재료를 포함한다. 세라믹 소결체는 제1 및 제2면과, 제3 및 제4면과, 제5 및 제6면을 가진다. 제1 및 제2면은 제1방향과 제2방향을 따라 연장되어 있다. 제2방향은 제1방향에 수직이다. 제3 및 제4면은 제3방향과 제1방향을 따라 연장되어 있다. 제3방향은 제1 및 제2방향 양쪽에 수직이다. 제5 및 제6면은 제2 및 제3방향을 따라 연장되어 있다. 복수의 제1 및 제2 내부전극은 세라믹 소결체의 내부에 서로 대향하도록 번갈아 마련되어 있다. 제1 및 제2 내부전극은 제1 및 제2면에 평행이다. 제1 및 제2 내부전극은 제3 및 제4면 중 적어도 한쪽에 노출되어 있는 한편, 제5 및 제6면에는 노출하지 않도록 마련되어 있다. 제1 및 제2 내부전극 각각의 제5 및 제6면측의 단부 모두에는 굴곡부가 존재하지 않는다. 제2방향에 있어서, 복수의 제1 및 제2 내부전극 각각의 양 끝의 위치가 맞춰져 있다.

한편, 본 발명에서 "굴곡부가 존재하지 않는다"에는, 굴곡부의 길이가 제로인 경우뿐만 아니라 굴곡부의 길이가 1㎛ 이하인 경우를 포함하기로 한다.

본 발명에 따른 적층형 세라믹 전자부품의 어느 특정한 국면에서는, 상기 세라믹 소결체가, 길이방향 및 폭방향을 따라 연장되는 제1, 제2주면(主面)과, 폭방향 및 두께방향을 따라 연장되는 제1, 제2단면과, 길이방향 및 두께방향을 따라 연장되는 제1, 제2측면을 가지며, 상기 제1방향이 길이방향이고, 상기 제2방향이 폭방향이고, 상기 제3방향이 두께방향이며, 상기 제1 및 제2면이 제1 및 제2주면이고, 상기 제3 및 제4면이 제1 및 제2측면이고, 상기 제5 및 제6면이 제1 및 제2단면이다.

본 발명에 따른 적층형 세라믹 전자부품의 다른 특정한 국면에서는, 상기 제1방향이 길이방향이고, 상기 제2방향이 두께방향이고, 상기 제3방향이 폭방향이며, 상기 제1 및 제2면이 제1 및 제2측면이고, 상기 제3 및 제4면이 제1 및 제2주면이고, 상기 제5 및 제6면이 제1 및 제2단면이다.

본 발명에 따른 적층형 세라믹 전자부품의 또 다른 특정한 국면에서는, 상기 복수의 제1 내부전극이 상기 제3면에 노출되어 있고, 제4면측의 단부가 제4면에 노출되어 있지 않으며, 상기 복수의 제2 내부전극이 상기 제4면에 노출되어 있고, 상기 제3면측에는 단부가 노출되어 있지 않다. 상기 복수의 제1 내부전극 및 상기 복수의 제2 내부전극 중 적어도 한쪽에 있어서, 상기 제4면 또는 상기 제3면측의 단부에, 당해 내부전극의 나머지 부분보다 두께가 두꺼운 새들(saddle)부가 형성되어 있다. 상기 복수의 제1 내부전극의 복수의 새들부 및 상기 제2 내부전극의 상기 복수의 새들부 중 적어도 한쪽에 있어서, 상기 복수의 새들부 중 적어도 1개의 새들부가 나머지 새들부에 대하여 상기 제3방향에 있어서 겹치지 않도록 형성되어 있다. 이 경우에는 세라믹 소결체의 제조 시에 제1, 제2 내부전극 적층방향으로 미소성 세라믹 적층체를 가압하여 세라믹층끼리 밀착시켰을 경우, 새들부 모두가 겹쳐 있는 경우에 비해 세라믹 적층체에 있어서 단차가 생기기 어렵다. 따라서 소성 후에 디라미네이션 등이 생기기 어렵다. 또한 내전압성을 높일 수 있다.

본 발명에 따른 적층형 세라믹 전자부품의 또 다른 특정한 국면에서는, 서로 대향하는 제1 및 제2 내부전극 사이에 위치하는 세라믹층의 층 두께는 0.3㎛~2㎛의 범위 내에 있다. 이 경우, 복수의 굴곡점을 가지는 굴곡부가 존재하면 내전압성이 크게 저하하기 때문에 본 발명이 특히 유효하다.

본 발명에 따른 적층형 세라믹 전자부품의 또 다른 특정한 국면에서는, 서로 대향하는 제1 및 제2 내부전극 사이에 위치하는 세라믹층의 층 두께는 제1 및 제2 내부전극 두께의 1배~3배의 범위 내에 있다. 이 경우, 복수의 굴곡점을 가지는 굴곡부가 존재하면 내전압성이 크게 저하하기 때문에 본 발명이 특히 유효하다.

본 발명에서는 제1 및 제2 내부전극 각각의 제5 및 제6면측의 단부에는 굴곡점을 복수개 가지는 굴곡부가 존재하지 않는다. 이 때문에, 제1 및 제2 내부전극 사이의 세라믹층을 얇게 하고 적층수를 많게 했을 경우에도 내전압성의 저하를 억제할 수 있다. 따라서 소형화와 높은 내전압성의 양립을 꾀할 수 있다.

도 1은 본 발명의 한 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다.
도 2는 도 1의 II-II선을 따라 자른 단면도이다.
도 3은 도 2의 III-III선을 따라 자른 단면도이다.
도 4는 도 2의 IV-IV선을 따라 자른 단면도이다.
도 5는 도 1의 V-V선을 따라 자른 단면의 부분 확대 단면도이다.
도 6은 도체 패턴이 인쇄된 세라믹 그린시트의 약도적 평면도이다.
도 7은 세라믹 부재의 약도적 사시도이다.
도 8은 양 측면상에 세라믹층을 형성하는 공정을 나타내는 약도적 사시도이다.
도 9는 제1 실시형태의 적층형 세라믹 전자부품의 변형예를 설명하기 위한 부분 확대 정면도이다.
도 10은 실시예 1, 비교예 1 및 비교예 2의 적층형 세라믹 전자부품에 있어서의 굴곡부의 수와 절연 파괴 전압(BDV)을 나타내는 도면이다.
도 11은 본 발명의 다른 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다.
도 12는 도 11의 선III-III을 따라 자른 약도적 단면도이다.
도 13은 도 11의 선IV-IV을 따라 자른 약도적 단면도이다.
도 14는 도체 패턴이 인쇄된 세라믹 그린시트의 약도적 사시도이다.
도 15는 적층체를 형성하는 공정을 설명하기 위한 약도적 정면도이다.
도 16은 세라믹 부재의 약도적 사시도이다.
도 17은 양 단면상에 세라믹층을 형성하는 공정을 나타내는 약도적 사시도이다.
도 18은 세라믹 소결체의 약도적 사시도이다.
도 19는 실시형태에 기재된 방법으로 작성된 적층형 세라믹 전자부품의 단면 사진이다.
도 20은 제1 변형예에 따른 세라믹 전자부품의 약도적 단면도이다.
도 21은 제2 변형예에 따른 세라믹 전자부품의 약도적 단면도이다.
도 22는 도 21의 선XVI-XVI을 따라 자른 약도적 단면도이다.
도 23은 굴곡부가 생긴 내부전극의 단부의 모식적 확대도이다.

이하, 도면을 참조하면서 본 발명의 적층형 세라믹 전자부품의 구체적인 실시형태를 설명한다. 단, 본 발명의 세라믹 전자부품은 적층형 세라믹 전자부품(1)에 전혀 한정되지 않는다.

(제1 실시형태)

도 1은 본 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다. 도 2는 도 1의 선II-II를 따라 자른 약도적 단면도이다. 도 3은 도 2의 선III-III을 따라 자른 약도적 단면도이다. 도 4는 도 2의 선IV-IV을 따라 자른 약도적 단면도이다. 도 5는 도 1의 선V-V을 따라 자른 부분의 부분 확대 단면도이다. 도 6은 도 5의 VI 부분의 확대 약도적 단면도이다.

도 1에 나타내는 바와 같이, 본 실시형태의 적층형 세라믹 전자부품(2)은 직육면체형상의 세라믹 소결체(10)를 구비하고 있다. 세라믹 소결체(10)는 제1 및 제2주면(10a, 10b)(제1 및 제2면)과, 제1 및 제2측면(10c, 10d)(제3 및 제4면)과, 제1 및 제2단면(10e, 10f)(제5 및 제6면)을 구비하고 있다. 제1 및 제2주면(10a, 10b)(제1 및 제2면)은 길이방향(L)(제1방향) 및 폭방향(W)(제2방향)을 따라 연장되어 있다. 제1 및 제2측면(10c, 10d)(제3 및 제4면)은 길이방향(L)(제1방향) 및 두께방향(T)(제3방향)을 따라 연장되어 있다. 제1 및 제2단면(10e, 10f)(제5 및 제6면)은 폭방향(W)(제2방향) 및 두께방향(T)(제3방향)을 따라 연장되어 있다.

세라믹 소결체(10)는 세라믹 재료를 포함한다. 본 실시형태에서는, 세라믹 소결체(10)에는 세라믹 재료 외에, Si나 유리 성분 등의 소성 조제 등이 포함되어 있다. 소성 조제로서의 유리 성분의 구체예로는 알칼리 금속 성분이나 알칼리 토류 금속 성분을 포함하는 규산염 유리, 붕산염 유리, 붕규산 유리, 인산염 유리 등을 들 수 있다.

세라믹 재료의 종류는 적층형 세라믹 전자부품(2)에 요구되는 기능 등에 따라 적절히 선택할 수 있다.

예를 들어 제조하고자 하는 적층형 세라믹 전자부품(2)이 콘덴서일 경우에는 유전체 세라믹으로 세라믹 소결체(10)를 형성할 수 있다. 유전체 세라믹의 구체예 로는 예를 들면 BaTiO₃, CaTiO₃, SrTiO₃, CaZrO₃ 등을 들 수 있다. 유전체 세라믹에는 예를 들면 Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물 등의 부성분을 적절히 첨가해도 된다.

예를 들어 제조하고자 하는 적층형 세라믹 전자부품(2)이 세라믹 압전소자일 경우에는 압전 세라믹으로 세라믹 소결체(10)를 형성할 수 있다. 압전 세라믹의 구체예로는 예를 들면 PZT(티탄산 지르콘산납)계 세라믹 등을 들 수 있다.

예를 들어 제조하고자 하는 적층형 세라믹 전자부품(2)이 서미스터 소자일 경우에는 반도체 세라믹으로 세라믹 소결체(10)를 형성할 수 있다. 반도체 세라믹의 구체예로는 예를 들면 스피넬계 세라믹 등을 들 수 있다.

예를 들어 제조하고자 하는 적층형 세라믹 전자부품(2)이 인덕터 소자일 경우에는 자성체 세라믹으로 세라믹 소결체(10)를 형성할 수 있다. 자성체 세라믹의 구체예로는 예를 들면 페라이트 세라믹 등을 들 수 있다.

도 2~도 5에 나타내는 바와 같이, 세라믹 소결체(10)의 내부에는 복수의 제1 및 제2 내부전극(11, 12)이 마련되어 있다. 제1 및 제2 내부전극(11, 12) 각각은 제1 및 제2주면(10a, 10b)에 대하여 평행하게 마련되어 있다. 제1 및 제2 내부전극(11, 12) 각각의 평면형상은 직사각형이다. 복수의 제1 및 제2 내부전극(11, 12)은 두께방향(T)에 있어서 서로 대향하도록 번갈아 배치되어 있다. 즉, 제1 및 제2 내부전극(11, 12)은 두께방향(T)에 있어서, 세라믹 소결체(10)에 복수개 마련된 세라믹층(15)을 개재하여 대향하도록 배치되어 있다.

한편, 세라믹층(15)의 층 두께는 예를 들면 0.3㎛~2㎛의 범위 내에 있는 것이 바람직하다. 또한 제1 및 제2 내부전극(11, 12)의 두께는 예를 들면 0.2㎛~1㎛의 범위 내에 있는 것이 바람직하다. 세라믹층(15)의 층 두께는 제1 및 제2 내부전극(11, 12) 두께의 1배~3배의 범위 내에 있는 것이 바람직하다.

제1 내부전극(11)은 제1단면(10e)에 노출되어 있는 한편, 제2단면(10f), 제1 및 제2주면(10a, 10b)과 제1 및 제2측면(10c, 10d)에는 노출되어 있지 않다. 한편 제2 내부전극(12)은 제2단면(10f)에 노출되어 있는 한편, 제1단면(10e), 제1 및 제2주면(10a, 10b)과 제1 및 제2측면(10c, 10d)에는 노출되어 있지 않다.

제1단면(10e)상에는 제1 외부전극(13)이 마련되어 있다. 제1 외부전극(13)은 제1 내부전극(11)에 접속되어 있다. 한편 제2단면(10f)상에는 제2 외부전극(14)이 마련되어 있다. 제2 외부전극(14)은 제2 내부전극(12)에 접속되어 있다.

한편, 제1 및 제2 내부전극(11, 12)과 제1 및 제2 외부전극(13, 14)의 형성 재료는 도전 재료인 한 특별히 한정되지 않는다. 제1 및 제2 내부전극(11, 12)과 제1 및 제2 외부전극(13, 14)은 예를 들면 Ag, Au, Pt, Pd, Ni, Cr, Al, Cu 등의 금속이나, 그 금속들 중 1종 이상을 포함하는 합금으로 형성할 수 있다. 또 제1 및 제2 내부전극(11, 12)과 제1 및 제2 외부전극(13, 14)은 복수의 도전막의 적층체로 구성되어 있어도 된다.

도 2 및 도 3에 나타내는 바와 같이, 세라믹 소결체(10)에는 제1 및 제2 외층부(10A, 10B)와, 제1 및 제2 사이드 갭부(10C, 10D)와, 내층부(10E)가 마련되어 있다.

제1 및 제2 외층부(10A, 10B)는 제1 및 제2 내부전극의 대향방향(=두께방향(T))에 있어서, 제1 및 제2 내부전극(11, 12)이 마련되어 있는 부분보다도 외측에 위치하는 부분이다. 구체적으로는 본 실시형태에서는, 제1 및 제2 외층부(10A, 10B)는 세라믹 소결체(10)의 두께방향(T)에 있어서의 양 단부에 마련되어 있다.

제1 및 제2 사이드 갭부(10C, 10D)는 대향방향(=두께방향(T))에서 봤을 때에 제1 및 제2 내부전극(11, 12)이 모두 마련되어 있지 않은 부분이다. 구체적으로는 본 실시형태에서는, 제1 및 제2 사이드 갭부(10C, 10D)는 세라믹 소결체(10)의 폭방향(W)에 있어서의 양 단부에 마련되어 있다.

내층부(10E)는 세라믹 소결체(10)의 제1 및 제2 외층부(10A, 10B)와 제1 및 제2 사이드 갭부(10C, 10D)를 제외한 부분이다. 구체적으로는 본 실시형태에서는 세라믹 소결체(10)의 두께방향(T)의 양 단부와 폭방향(W)의 양 단부를 제외한 영역에 마련되어 있다. 내층부(10E)는 두께방향(T)에 있어서 제1 및 제2 내부전극(11, 12)이 서로 대향하고 있는 부분과, 두께방향(T)에서 봤을 때에 제1 또는 제2 내부전극(11, 12)만 마련되어 있는 부분을 포함하고 있다.

본 실시형태에서는 예를 들면 500배의 광학 현미경으로 관찰했을 경우에도, 제1 및 제2 내부전극(11, 12) 각각의 제1 및 제2측면(10c, 10d)(제3 및 제4면)측의 단부에는 굴곡점을 복수개 가지는 굴곡부(도 23 참조)가 존재하지 않는다. 즉, 도 5에 부분 확대 단면도로 나타내는 바와 같이, 복수의 제1 내부전극(11) 및 복수의 제2 내부전극(12) 각각의 상기 제1, 제2측면(10c, 10d)측의 단부에는 상기 굴곡부가 존재하지 않는다.

다음으로 본 실시형태의 적층형 세라믹 전자부품(2)의 제조방법의 일례에 대하여, 도 6~도 8을 참조하면서 상세하게 설명한다.

먼저 도 6에 나타내는 세라믹 그린시트(20)를 성형한다. 세라믹 그린시트(20)의 성형방법은 특별히 한정되지 않는다. 세라믹 그린시트(20)의 성형은 예를 들면 다이 코터, 그라비어 코터, 마이크로 그라비어 코터 등으로 실시할 수 있다.

다음으로 세라믹 그린시트(20) 위에 도체 패턴(21)을 형성한다. 이 도체 패턴(21)은 제1 및 제2 내부전극(11, 12)을 형성하기 위한 것이다. 도체 패턴(21)의 형성방법은 특별히 한정되지 않는다. 도체 패턴(21)은 예를 들면 스크린 인쇄법, 잉크젯법, 그라비어 인쇄법 등으로 형성할 수 있다.

다음으로 도체 패턴(21)이 형성된 복수의 세라믹 그린시트(20)를 적층함으로써 적층체를 형성한다. 구체적으로는, 구체적으로는, 먼저 도체 패턴(21)을 형성하지 않은 세라믹 그린시트(20)를 복수장 적층한 후에, 도체 패턴(21)이 형성되어 있는 세라믹 그린시트(20)를, x방향의 한쪽과 다른쪽에 번갈아 비켜 놓아서 복수장 적층한다. 또 그 위에, 도체 패턴(21)을 형성하지 않은 세라믹 그린시트(20)를 복수장 적층하여 적층체를 완성시킨다. 여기서 처음과 마지막에 적층하는, 도체 패턴(21)을 형성하지 않은 세라믹 그린시트(20)는 제1 및 제2 외층부(10A, 10B)를 형성하기 위한 것이다.

다음으로 적층체를 도 6에 나타내는 가상 커트 라인(L)을 따라 절단함으로써, 도 7에 나타내는 직육면체형상의 세라믹 부재(23)를 복수개 형성한다. 한편 적층체의 절단은 다이싱이나 푸쉬 커팅(push cutting)에 의해 실시할 수 있다. 또 레이저를 이용하여 적층체(22)를 절단해도 된다.

다음으로 도 8에 나타내는 바와 같이, 세라믹 부재(23)의 측면(23e, 23f) 위에, 측면(23e, 23f)을 덮도록 세라믹층(24, 25)을 형성한다. 이 세라믹층(24, 25)은 제1 및 제2 사이드 갭부(10C, 10D)를 형성하기 위한 것이다.

한편, 세라믹층(24, 25)의 형성방법은 특별히 한정되지 않으며, 스크린 인쇄법 등의 인쇄법, 잉크젯법, 그라비어 코팅법 등의 코팅법, 분무법 등으로 실시할 수 있다.

다음으로 세라믹층(24, 25)을 형성한 세라믹 부재(23)를 소결한다. 이로써 세라믹 소결체(10)를 완성시킨다.

그리고 마지막으로 제1 및 제2 외부전극(13, 14)을 형성함으로써 적층형 세라믹 전자부품(2)을 완성시킨다. 한편 제1 및 제2 외부전극(13, 14)의 형성방법은 특별히 한정되지 않는다. 제1 및 제2 외부전극(13, 14)은 예를 들면 도전성 페이스트를 도포한 후에 베이킹함으로써 형성해도 된다. 그 경우, 상기 세라믹 부재(23)의 소성 전에 도전성 페이스트를 도포하고, 소성과 동시에 제1 및 제2 외부전극(13, 14)을 형성해도 된다. 또 제1 및 제2 외부전극(13, 14)은 예를 들면 도금 등으로 형성해도 된다.

(실험예)

상기 실시형태의 적층형 세라믹 전자부품(2)을 구체적으로 제작하여 평가하였다. 적층형 세라믹 전자부품으로서, 이하의 조건으로 적층 세라믹 콘덴서를 제작하였다.

길이방향 치수=1.02mm, 폭방향 치수=0.53mm, 두께방향 치수=0.53mm. 사이드 갭부의 폭=0.05mm. 엔드 갭부의 치수=0.09mm. 한편 엔드 갭부의 치수란, 내부전극의 선단, 즉 상기 길이방향(L)을 따르는 내부전극(11, 12)의 선단과, 상기 선단이 노출되어 있지 않은 제1 또는 제2단면(10e, 10f)과의 사이의 치수를 말하는 것으로 한다. 제1, 제2 내부전극(11, 12) 사이에 끼인 세라믹층의 두께=1.1㎛. 외측 세라믹층의 두께=0.05mm. 한편 외측 세라믹층이란, 제1, 제2 내부전극이 겹쳐 있는 부분의 외측에 위치해 있는 외층 세라믹층을 말하는 것으로 한다. 내부전극 두께=0.6㎛. 내부전극 적층 매수=220장.

실시예 1로서, 상기 실시형태에 따라, 세라믹층의 형성에 의해 사이드 갭부를 나중에 형성하여 이루어지는 적층형 세라믹 전자부품(2)을 준비하였다. 한편 소성 전의 적층체를 프레스할 때에, 금형과 적층체 사이에 탄성체를 배치하는 러버 프레스법(rubber pressing)을 이용하였다.

비교를 위해 이하의 제1, 제2 비교예를 준비하였다.

제1 비교예에서는 사이드 갭부를 후가공에 의해 형성하지 않고, 종래법에 따라 마더 세라믹 적층체를 자른 후에, 내부전극 패턴이 측면에 노출하지 않도록 해서, 각각의 적층형 세라믹 전자부품 단위의 적층체를 얻었다. 그 밖의 것은 실시예 1과 동일하게 하였다. 소성 전의 적층체를 프레스할 때에는 실시예 1과 마찬가지로 러버 프레스법을 이용하였다.

비교예 2: 비교예 1과 동일하게 해서 소성 전의 적층체를 얻었다. 단, 소성 전의 적층체를 프레스할 때에, 금형과 적층체를 직접 밀착시키는 강체(rigid body) 프레스법을 이용하였다. 그 밖의 것은 비교예 1과 동일하게 하였다.

1)상기와 같이 해서 준비한 실시예 1, 비교예 1 및 비교예 2의 각 적층형 세라믹 전자부품을, 세라믹 소결체(10)의 한쪽 단면(10e)측에서 연마하고, 내부전극(11, 12)이 보이기 시작하면 연마를 정지하였다. 그리고 내부전극(11, 12)의 폭방향 양 끝에 상술한 굴곡부가 있는지 여부를 광학 현미경으로 확인하였다.

2)또한 별도로 세라믹 소결체(10)를 다른쪽 단면(10f)측에서 연마하고, 제1, 제2 내부전극(11, 12)이 보이기 시작하면 연마를 정지하였다. 그리고 내부전극의 폭방향 양 끝에 굴곡부가 존재하는지 여부를 광학 현미경으로 확인하였다.

3)또, 상기 한쪽 단면(10e)측에서 세라믹 소결체(10)의 길이방향 중앙까지 연마하였다. 제1, 제2 내부전극(11, 12)의 폭방향 양 끝에 굴곡부가 있는지 여부를 광학 현미경으로 확인하였다.

즉, 상기 1)~3)의 방법으로 세라믹 소결체의 3군데의 WT방향을 따르는 단면(端面)에 있어서 굴곡부의 유무를 확인하였다.

한편, 연마면에 불순물이나 연마에 의해 연장된 내부전극 부분이 잔존하면 굴곡부와 혼동될 우려가 있다. 따라서 연마면에 이온 밀링(ion milling) 처리를 실시하여, 불순물이나 연마에 의해 연장된 내부전극 부분을 제거하여 상기와 같이 굴곡부 유무를 확인하였다.

광학 현미경으로는 니콘사 제품, MEASURESCOPE MM-10(배율 500배, 정밀도 ±0.1㎛)을 이용하였다.

상기와 같이 해서, 세 가지 방법으로 관찰하여 확인된 굴곡부의 총 수를 구하였다. 즉, 내부전극 적층 수가 220이기 때문에, 만일 모든 내부전극의 폭방향 양 끝에 굴곡부가 존재할 경우, 440개의 굴곡부가 존재하게 된다.

또한 상기 실시예 1, 비교예 1 및 비교예 2의 각 적층형 세라믹 전자부품 30개를 준비하여, BDV(절연 파괴 전압) 시험을 하였다. 즉, 적층형 세라믹 전자부품에 100V/초의 조건으로 직류 전압을 인가하고 BDV를 측정하였다.

도 10에, 상기와 같이 해서 구한 굴곡부의 수와 BDV 시험 결과를 나타낸다.

도 10으로부터 명백한 바와 같이, 실시예 1에서는 BDV가 약 120V 정도로 높고, 또 굴곡부의 수는 440개당 거의 0이었다. 이에 반해 비교예 1에서는 굴곡부의 수가 약 40 정도이고, BDV는 약 80V이었다. 또 비교예 2에서는 굴곡부의 수가 평균해서 440개당 약 220으로 많고, BDV도 약 50V 정도로 낮았다.

따라서 굴곡부가 거의 존재하지 않는 실시예 1에서는 굴곡부가 존재하지 않는 것에 의해, 내전압성이 대폭으로 높아짐을 알 수 있다.

(변형예)

도 9는 제1 실시형태의 적층형 세라믹 전자부품(1)의 변형예를 설명하기 위한 부분 확대 정면도이다. 본 변형예에서는 복수의 제1 내부전극(11)의 선단에 새들부(11a)가 형성되어 있다. 이러한 새들부(11a)는 내부전극을 도전 페이스트의 인쇄에 의해 형성할 때에 내부전극 끝가장자리 부분에서 생긴다.

새들부(11a)는 내부전극(11)의 나머지 부분(11b)보다 두께가 두껍다.

따라서 새들부(11a)가, 두께방향에 있어서 겹치는 위치에 존재하면, 소성 전에, 소성 전의 적층체를 두께방향으로 가압했을 경우, 새들부(11a)의 양측 세라믹층, 즉 세라믹 그린시트간의 밀착성이 저하될 우려가 있다. 또한 가압에 의해 가해지는 힘이 새들부(11a)끼리 겹쳐 있는 부분과, 새들부(11a)가 존재하지 않는 부분에서 크게 달라진다. 그 때문에, 소성 후의 세라믹 소결체에 있어서 디라미네이션이 생길 우려가 있다.

상기와 같이, 적어도 1개의 새들부(11a1)가 나머지 새들부(11a)와 상기 길이방향에 있어서 어긋나 있을 경우, 디라미네이션을 억제할 수 있을 뿐만 아니라, 새들부와 이웃하는 다른 전위에 접속되는 내부전극과의 사이의 거리를 짧게 할 수 있다. 그로 인해 내전압 특성도 높일 수 있다.

이 때문에, 제1 및 제2 내부전극(11, 12) 사이의 세라믹층(15)을 얇게 하고, 적층수를 많게 했을 경우에도 내전압성의 저하를 억제할 수 있다. 구체적으로는 굴곡점을 복수개 가지는 굴곡부가 존재하지 않도록(즉, 굴곡부의 길이를 실질적으로 제로(1㎛이하)로) 함으로써, 높은 절연 파괴 전압(BDV)과 긴 평균 고장 수명(MTTF)을 실현할 수 있다. 따라서 소형 및 고성능과, 높은 내전압성 및 신뢰성과의 양립을 꾀할 수 있다. 한편 굴곡부가 존재하면 BDV가 저하되고 MTTF가 짧아지는 것은 굴곡부와, 굴곡부와 이웃하는 내부전극과의 사이에 위치하는 세라믹층에 국소적으로 얇은 부분이 형성되어 그 부분에 전계가 집중되기 때문이다.

이에 반해, 본 변형예에서는 도 9에 나타내는 바와 같이, 적어도 1개의 내부전극(11)의 새들부(11a1)가, 다른 새들부(11a)와 두께방향에 있어서 겹치지 않도록 배치되어 있다. 바꿔 말하면, 본 발명에서의 제3방향에 있어서, 적어도 1개의 새들부(11a1)가 다른 새들부(11a)와 어긋나 있다. 이 어긋남량은 새들부(11a1)와, 새들부(11a)의 양쪽 점과의 사이의 거리를 P로 했을 경우, 새들부(11a)의 상기 길이방향 치수(S)의 1/2 이상인 것이 바람직하다. 보다 바람직하게는, P는 치수(S) 이상인 것이 바람직하다.

또한 보다 바람직하게는, 복수의 제1 내부전극(11)의 복수의 새들부(11a) 모두가, 상기 두께방향에 있어서 겹치지 않도록 배치되어 있는 것이 바람직하다.

또한 치수(S)는 100~200㎛인 것이 바람직하다. 치수(P)는 20~40㎛인 것이 바람직하다. 새들부(11a1) 중 내부전극(11)으로부터 돌출한 부분의 두께는 내부전극(11)의 두께(새들이 없는 부분)에 대하여 10% 이상인 것이 바람직하다.

또 도 9에서는 복수의 제1 내부전극(11)에 대하여 설명했지만, 복수의 제2 내부전극(12)에서도 마찬가지로, 복수의 새들부 중 적어도 1개의 새들부를 상기 길이방향에 있어서 나머지 새들부와 어긋나게 하는 것이 바람직하다. 그로 인해, 마찬가지로 제2 내부전극의 선단측에 있어서 세라믹 소결체의 디라미네이션을 억제할 수 있다.

한편, 상기 복수의 제1 내부전극(11) 및 복수의 제2 내부전극(12) 중 적어도 한쪽에 있어서, 상기와 같이 적어도 1개의 새들부가 나머지 새들부와 두께방향으로 겹치지 않도록 배치되어 있으면 된다.

한편, 본 실시형태에서는 폭방향(W)을 따른 내부전극 양 단부에는 거의 새들부가 발생하지 않기 때문에, 폭방향(W)으로는 내부전극을 어긋나게 할 필요가 없다. 이 때문에, 폭방향(W)에서의 내부전극의 대향 면적을 최대로 할 수 있게 되어 대용량화의 면에서 뛰어나다.

(제2 실시형태)

도 11은 본 실시형태의 세라믹 전자부품의 약도적 사시도이다. 도 12는 도 2의 선III-III을 따라 자른 약도적 단면도이다. 도 13은 도 2의 선IV-IV을 따라 자른 약도적 단면도이다.

도 11에 나타내는 바와 같이, 본 실시형태의 적층형 세라믹 전자부품(1)은 직육면체형상의 세라믹 소결체(10)를 구비하고 있다. 세라믹 소결체(10)는 제1 및 제2주면(10a, 10b)과, 제1 및 제2측면(10c, 10d)과, 제1 및 제2단면(10e, 10f)을 구비하고 있다. 제1 및 제2주면(10a, 10b)은 길이방향(L) 및 폭방향(W)을 따라 연장되어 있다. 제1 및 제2측면(10c, 10d)은 길이방향(L) 및 두께방향(T)을 따라 연장되어 있다. 제1 및 제2단면(10e, 10f)은 폭방향(W) 및 두께방향(T)을 따라 연장되어 있다. 본 실시형태에서는 제1 및 제2측면(10c, 10d)이 제1 및 제2면에 상당한다. 제1 및 제2주면(10a, 10b)이 제3 및 제4면에 상당한다. 제1 및 제2단면(10e, 10f)이 제5 및 제6면에 상당한다. 길이방향(L)이 제1방향에 상당한다. 두께방향(T)이 제2방향에 상당한다. 폭방향(W)이 제3방향에 상당한다.

세라믹 소결체(10)는 제1 실시형태의 세라믹 소결체(10)와 동일한 재료로 이루어진다.

도 12 및 도 13에 나타내는 바와 같이, 세라믹 소결체(10)의 내부에는 복수의 제1 및 제2 내부전극(11, 12)이 마련되어 있다. 복수의 제1 및 제2 내부전극(11, 12)은 폭방향(W)에 있어서, 세라믹층(15)을 개재하여 서로 대향하도록 번갈아 배치되어 있다. 제1 및 제2 내부전극(11, 12) 각각은 제1 및 제2측면(10c, 10d)에 대하여 평행하게 마련되어 있다. 제1 및 제2 내부전극(11, 12) 각각의 평면형상은 직사각형이다.

제1 내부전극(11)은 제1주면(10a)(제3면)에 노출되어 있는 한편, 제2주면(10b)(제4면), 제1 및 제2측면(10c, 10d)(제1 및 제2면)과 제1 및 제2단면(10e, 10f)(제5 및 제6면)에는 노출되어 있지 않다. 한편 제2 내부전극(12)은 제2주면(10b)(제4면)에 노출되어 있는 한편, 제1주면(10a)(제3면), 제1 및 제2측면(10c, 10d)(제1 및 제2면)과 제1 및 제2단면(10e, 10f)(제5 및 제6면)에는 노출되어 있지 않다.

제1주면(10a)상에는 제1 외부전극(13)이 마련되어 있다. 제1 외부전극(13)은 제1 내부전극(11)에 접속되어 있다. 한편 제2주면(10b)상에는 제2 외부전극(14)이 마련되어 있다. 제2 외부전극(14)은 제2 내부전극(12)에 접속되어 있다.

한편, 제1 및 제2 내부전극(11, 12)과 제1 및 제2 외부전극(13, 14)은 제1 실시형태와 동일한 재료로 형성할 수 있다.

도 12 및 도 13에 나타내는 바와 같이, 세라믹 소결체(10)에는 제1 및 제2 외층부(10A, 10B)와, 제1 및 제2 사이드 갭부(10C, 10D)와, 내층부(10E)가 마련되어 있다.

제1 및 제2 외층부(10A, 10B)는 제1 및 제2 내부전극의 대향방향(=폭방향(W))에 있어서, 제1 및 제2 내부전극이 마련되어 있는 부분보다도 외측에 위치하는 부분이다. 구체적으로는 본 실시형태에서는, 제1 및 제2 외층부(10A, 10B)는 세라믹 소결체(10)의 폭방향(W)에 있어서의 양 단부에 마련되어 있다.

제1 및 제2 사이드 갭부(10C, 10D)는 대향방향(=폭방향(W))에서 봤을 때에 제1 및 제2 내부전극(11, 12)이 모두 마련되어 있지 않은 부분이다. 구체적으로는 본 실시형태에서는, 제1 및 제2 사이드 갭부(10C, 10D)는 세라믹 소결체(10)의 길이방향(L)에 있어서의 양 단부에 마련되어 있다.

내층부(10E)는 세라믹 소결체(10)의 제1 및 제2 외층부(10A, 10B)와 제1 및 제2 사이드 갭부(10C, 10D)를 제외한 부분이다. 구체적으로는 본 실시형태에서는 세라믹 소결체(10)의 길이방향(L)의 양 단부와 폭방향(W)의 양 단부를 제외한 영역에 마련되어 있다. 내층부(10E)에는 폭방향(W)에 있어서 제1 및 제2 내부전극(11, 12)이 서로 대향하고 있는 부분과, 폭방향(W)에서 봤을 때에 제1 또는 제2 내부전극(11, 12)만 마련되어 있는 부분을 포함하고 있다.

본 실시형태에서는 예를 들면 500배의 광학 현미경으로 관찰했을 경우에도, 제1 및 제2 내부전극(11, 12) 각각의 제1 및 제2단면(10e, 10f)(제5 및 제6면)측의 단부에는 굴곡점을 복수개 가지는 굴곡부(도 23 참조)가 존재하지 않는다. 이 때문에 제1 및 제2 내부전극(11, 12) 사이의 세라믹층(15)을 얇게 하고, 적층수를 많게 했을 경우에도 내전압성의 저하를 억제할 수 있다. 구체적으로는, 굴곡점을 복수개 가지는 굴곡부가 존재하지 않도록 함으로써(즉, 굴곡부의 길이를 실질적으로 제로(1㎛이하)로 함으로써), 높은 절연 파괴 전압(BDV)과 긴 평균 고장 수명(MTTF)을 실현할 수 있다. 따라서 소형 및 고성능과, 높은 내전압성 및 신뢰성과의 양립을 꾀할 수 있다. 한편 굴곡부가 존재하면 BDV가 저하되고, MTTF가 짧아지는 것은 굴곡부와, 굴곡부와 이웃하는 내부전극과의 사이에 위치하는 세라믹층에 국소적으로 얇은 부분이 형성되어 그 부분에 전계가 집중되기 때문이다.

다음으로 본 실시형태의 적층형 세라믹 전자부품(1)의 제조방법의 일례에 대하여, 도 14~도 18을 참조하면서 상세하게 설명한다.

먼저, 도 14에 나타내는 세라믹 그린시트(20)를 성형한다. 세라믹 그린시트(20)의 성형방법은 특별히 한정되지 않는다. 세라믹 그린시트(20)의 성형은 예를 들면 다이 코터, 그라비어 코터, 마이크로 그라비어 코터 등으로 실시할 수 있다.

다음으로 세라믹 그린시트(20) 위에, 제1방향(x)을 따라 서로 평행하게 연장되는 복수의 선형상 도체 패턴(21)을 형성한다. 이 도체 패턴(21)은 제1 및 제2 내부전극(11, 12)을 형성하기 위한 것이다. 도체 패턴(21)의 형성방법은 특별히 한정되지 않는다. 도체 패턴(21)은 예를 들면 스크린 인쇄법, 잉크젯법, 그라비어 인쇄법 등으로 형성할 수 있다.

다음으로 도 15에 나타내는 바와 같이 적층체(22)를 형성한다. 구체적으로는, 구체적으로는, 먼저 도체 패턴(21)을 형성하지 않은 세라믹 그린시트(20)를 복수장 적층한 후에, 도체 패턴(21)이 형성되어 있는 세라믹 그린시트(20)를, 제1방향(x)과 직교하는 제2방향(y)의 한쪽(y1)과 다른쪽(y2)에 번갈아 비켜 놓아서 복수장 적층한다. 또 그 위에, 도체 패턴(21)을 형성하지 않은 세라믹 그린시트(20)를 복수장 적층하여 적층체(22)를 완성시킨다.

다음으로 얻어진 적층체(22)를 정수압 프레스법 등에 의해 적층방향(z)으로 프레스한다.

다음으로 프레스 후의 적층체(22)를 제1방향(x) 및 제2방향(y)을 따라 절단함으로써, 도 16에 나타내는 직육면체형상의 세라믹 부재(23)를 복수개 형성한다. 한편 적층체(22)의 절단은 다이싱이나 푸쉬 커팅(push cutting)에 의해 실시할 수 있다. 또 레이저를 이용하여 적층체(22)를 절단해도 된다. 그 중에서도 다이싱 또는 레이저에 의해 적층체(22)를 절단하는 것이 바람직하다. 절단시에 적층체(22)에 응력이 걸리기 어려워, 굴곡부가 생기기 어렵기 때문이다.

다음으로 도 17에 나타내는 바와 같이, 세라믹 부재(23)의 단면(23e, 23f) 위에, 단면(23e, 23f)을 덮도록 세라믹층(24, 25)을 형성한다. 이 세라믹층(24, 25)은 제1 및 제2 사이드 갭부(10C, 10D)를 형성하기 위한 것이다.

다음으로 세라믹층(24, 25)을 형성한 세라믹 부재(23)를 소결한다. 이로써 도 18에 나타내는 세라믹 소결체(10)를 완성시킨다.

그리고 마지막으로 제1 및 제2 외부전극(13, 14)을 형성함으로써, 도 11~13에 나타내는 적층형 세라믹 전자부품(1)을 완성시킨다. 한편 제1 및 제2 외부전극(13, 14)의 형성방법은 특별히 한정되지 않는다. 제1 및 제2 외부전극(13, 14)은 예를 들면 도전성 페이스트를 도포한 후에 베이킹함으로써 형성해도 된다. 그 경우, 상기 세라믹 부재(23)의 소성 전에 도전성 페이스트를 도포하고, 소성과 동시에 제1 및 제2 외부전극(13, 14)을 형성해도 된다. 또 제1 및 제2 외부전극(13, 14)은 예를 들면 도금 등으로 형성해도 된다.

상기 제조방법에서는 도체 패턴(21)이 스트라이프형상으로 형성되고, 적층체(22)를 절단할 때에 도체 패턴(21)을 절단함으로써 제1 및 제2 내부전극(11, 12)의 두께방향(T)에 있어서의 양 단부가 형성된다. 따라서 도 19에 나타내는 바와 같이, 제1 및 제2 내부전극(11, 12)의 두께방향(T)에 있어서의 양 단부에는 굴곡점을 복수개 가지는 굴곡부가 발생하지 않는다. 한편 도 19는 상기 제조방법으로 제조된 적층형 세라믹 전자부품(1)의 일부의 단면 사진이다. 도 19에 나타내는 사진에는 도 19에서 가로방향으로 연장되는 복수의 내부전극이 찍혀 있다.

한편, 제1 내부전극(11)의 두께방향(T)에서의 제2 외부전극(14)측 단부(도 12 참조)나, 제2 내부전극(12)의 두께방향(T)에서의 제1 외부전극(13)측 단부는 절단에 의해 형성되지 않는다. 그러나 예를 들어 세라믹 그린시트(20)의 적층 공정에서, 도 15에 나타내는 y방향으로 세라믹 그린시트(20)의 적층 위치 어긋남이 생겼다고 해도, 어지간히 큰 위치 어긋남이 생기지 않는 한, 위아래로 거의 동일한 두께의 세라믹 그린시트(20) 및 도체 패턴(21)이 위치한다. 따라서 제1 내부전극(11)의 두께방향(T)에서의 제2 외부전극(14)측 단부(도 12 참조)나, 제2 내부전극(12)의 두께방향(T)에서의 제1 외부전극(13)측 단부에는 굴곡점을 복수개 가지는 굴곡부가 생기기 어렵다.

한편, 굴곡부를 발생시키지 않는 방법은 상기 제조방법에 특별히 한정되지 않는다. 예를 들어 세라믹 그린시트(20)를 매우 높은 위치 정밀도로 적층함으로써도 굴곡부의 발생을 억제할 수 있다.

그런데 상기 제조방법과 같이, 세라믹 그린시트(20)상에 도체 패턴(21)을 인쇄했을 경우, 예를 들면 일본국 공개특허공보 2006-335045호에 기재된 바와 같이, 도체 패턴(21)의 단부에, 다른 부분보다 두께가 큰 소위 새들부가 형성되는 경우가 있다. 이 때문에, 예를 들어 도체 패턴의 새들부가 적층방향으로 겹치면, 프레스 시 등에 새들부가 겹쳐 있는 영역에 큰 응력이 가해진다. 이 때문에, 프레스 시 등에 도체 패턴(21)이 변형되어 원하는 형상의 내부전극(11, 12)이 형성되지 않는 경우가 있다. 또한 소성 시 등에 크랙이 발생하는 경우도 있다.

그러나 폭방향(W)(적층방향)으로 겹치는 제1 및 제2 내부전극(11, 12)의 길이방향(L)에서의 단부는 도체 패턴(21)이 절단됨으로써 형성된다. 이 때문에, 제1 및 제2 내부전극(11, 12)의 길이방향(L)에서의 단부에는 새들부가 형성되지 않는다. 따라서, 소성 시 등의 크랙의 발생을 효과적으로 억제할 수 있다. 또한 원하는 형상 치수의 제1 및 제2 내부전극(11, 12)을 얻기 쉽다.

그에 반해, 제1 및 제2 내부전극(11, 12)의 두께방향(T)의 단부에는 새들부가 형성될 우려가 있다. 그러나 제1 내부전극(11)의 두께방향(T)에서의 단부와, 제2 내부전극(12)의 두께방향(T)에서의 단부는, 폭방향(W)(적층방향)으로 겹치지 않는다. 따라서 가령 제1 및 제2 내부전극(11, 12)의 두께방향(T)의 단부에 새들부가 형성되었다고 해도, 소성 시 등에 크랙은 생기기 어렵다. 또한 원하는 형상 치수의 제1 및 제2 내부전극(11, 12)을 얻기 쉽다.

단, 예를 들면 도 20에 나타내는 바와 같이, 적어도 적층방향(폭방향(W))에 있어서 근접하는 제1 또는 제2 내부전극(11, 12)의 적층방향에 직교하는 방향(T)에 있어서의 단부에 형성된 새들부(11a, 12a)의 위치를, 방향(T)에 있어서 다르게 하는 것이 보다 바람직하다. 이렇게 함으로써 새들부(11a, 12a)가 발생했을 경우에도 새들부(11a, 12a)의 위치가 적층방향으로 겹치지 않기 때문에, 새들부(11a, 12a)가 마련된 영역에 큰 응력이 집중되기 어렵다. 따라서 크랙의 발생을 억제할 수 있는 동시에, 원하는 형상 치수의 제1 및 제2 내부전극(11, 12)을 용이하게 형성할 수 있다.

또한 새들부(11a, 12a)의 방향(T)에 있어서의 단부는 외측을 향해 폭방향(W)에 있어서의 폭이 좁아지는 형상으로 되어 있다. 이 때문에, 예를 들면 새들부(11a, 12a)의 방향(T)을 따른 단부의 단면형상이 직사각형상인 경우에 비해서, 세라믹층(15)의 박리가 생기기 어렵다는 효과도 얻어진다.

한편, 새들부(11a, 12a)는 방향(T)에서 봤을 때에 반드시 완전히 겹치지 않게 할 필요는 없다. 예를 들면 새들부(11a, 12a)는 가장 두께가 두꺼운 부분의 위치가 방향(T)에서 봤을 때에 다르도록 마련되어 있으면 된다.

상기 실시형태에서는 제1 및 제2 내부전극(11, 12)이 제1 및 제2측면(10c, 10d)에 평행하면서, 제1 내부전극(11)이 제1주면(10a)에 인출되어 있는 한편, 제2 내부전극(12)이 제2주면(10b)에 인출되어 있는 예에 대하여 설명하였다. 단, 본 발명에서는 제1 및 제2 내부전극의 배치는 상기 배치에 한정되지 않는다.

예를 들면 제1 및 제2 내부전극은 제1 및 제2주면 혹은 제1 및 제2단면에 평행하게 형성되어 있어도 된다.

도 21은 제2 변형예에 따른 세라믹 전자부품의 약도적 단면도이다. 도 22는 제2 변형예에 따른 세라믹 전자부품의 도 21의 선XVI-XVI을 따라 자른 약도적 단면도이다. 도 21에 나타내는 바와 같이, 본 변형예에서는 제1 및 제2 내부전극(11, 12)은 제1 및 제2주면(10a, 10b)에 평행하게 형성되어 있다. 제1 내부전극(11)은 제1단면(10e)에 인출되어 있으며, 제1단면(10e)상에 형성되어 있는 제1 외부전극(13)에 접속되어 있다. 제2 내부전극(12)은 제2단면(10f)에 인출되어 있으며, 제2단면(10f)상에 형성되어 있는 제2 외부전극(14)에 접속되어 있다. 본 변형예에서는 사이드 갭부(10C, 10D)는 세라믹 소결체(10)의 제1, 제2측면(10c, 10d)측의 단부에 위치해 있다.

1, 2 적층형 세라믹 전자부품
10 세라믹 소결체
10A, 10B 외층부
10C, 10D 사이드 갭부
10E 내층부
10a 제1주면
10b 제2주면
10c 제1측면
10d 제2측면
10e 제1단면
10f 제2단면
11 제1 내부전극
11a, 11a1 새들부
12 제2 내부전극
12a 새들부
13 제1 외부전극
14 제2 외부전극
15 세라믹층
20 세라믹 그린시트
21 도체 패턴
22 적층체
23 세라믹 부재
23e, 23f 세라믹 부재의 단면
24, 25 세라믹층

Claims

제1방향과 상기 제1방향에 수직인 제2방향을 따라 연장되는 제1 및 제2면과, 상기 제1 및 제2방향 양쪽에 수직인 제3방향과 상기 제1방향을 따라 연장되는 제3 및 제4면과, 상기 제2 및 제3방향을 따라 연장되는 제5 및 제6면을 가지는 직육면체형상의 세라믹 소결체와,
상기 세라믹 소결체의 내부에, 서로 대향하도록 번갈아 마련되어 있는 복수의 제1 및 제2 내부전극을 포함하고,
상기 제1 및 제2 내부전극은 상기 제1 및 제2면에 평행하면서, 상기 제3 또는 제4면에 노출되어 있는 한편, 상기 제5 및 제6면에는 노출되지 않도록 마련되어 있으며,
상기 제1 및 제2 내부전극 각각의 상기 제5 및 제6면측의 단부 모두에는 굴곡부가 존재하지 않는 것을 특징으로 하는 적층형 세라믹 전자부품.
제1항에 있어서,
상기 세라믹 소결체가, 길이방향 및 폭방향을 따라 연장되는 제1, 제2주면(主面)과, 폭방향 및 두께방향을 따라 연장되는 제1, 제2단면과, 길이방향 및 두께방향을 따라 연장되는 제1, 제2측면을 가지며,
상기 제1방향이 길이방향이고, 상기 제2방향이 폭방향이고, 상기 제3방향이 두께방향이며, 상기 제1 및 제2면이 제1 및 제2주면이고, 상기 제3 및 제4면이 제1 및 제2측면이고, 상기 제5 및 제6면이 제1 및 제2단면인 것을 특징으로 하는 적층형 세라믹 전자부품.
제1항에 있어서,
상기 제1방향이 길이방향이고, 상기 제2방향이 두께방향이고, 상기 제3방향이 폭방향이며, 상기 제1 및 제2면이 제1 및 제2측면이고, 상기 제3 및 제4면이 제1 및 제2주면이고, 상기 제5 및 제6면이 제1 및 제2단면인 것을 특징으로 하는 적층형 세라믹 전자부품.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 복수의 제1 내부전극이 상기 제3면에 노출되어 있고, 제4면측의 단부가 제4면에 노출되어 있지 않으며, 상기 복수의 제2 내부전극이 상기 제4면에 노출되어 있고, 상기 제3면측에는 단부가 노출되어 있지 않으며,
상기 복수의 제1 내부전극 및 상기 복수의 제7 내부전극 중 적어도 한쪽에 있어서, 상기 제4면 또는 상기 제3면측의 단부에, 당해 내부전극의 나머지 부분보다 두께가 두꺼운 새들(saddle)부가 형성되어 있으며,
상기 복수의 제1 내부전극의 복수의 새들부 및 상기 제2 내부전극의 상기 복수의 새들부 중 적어도 한쪽에 있어서, 상기 복수의 새들부 중 적어도 1개의 새들부가 나머지 새들부에 대하여 상기 제3방향에 있어서 겹치지 않도록 형성되어 있는 것을 특징으로 하는 적층형 세라믹 전자부품.
제1항에 있어서,
서로 대향하는 상기 제1 및 제2 내부전극 사이에 위치하는 세라믹층의 층 두께는 0.3㎛~2㎛의 범위 내에 있는 것을 특징으로 하는 적층형 세라믹 전자부품.
제1항 또는 제2항에 있어서,
서로 대향하는 상기 제1 및 제2 내부전극 사이에 위치하는 세라믹층의 층 두께는 상기 제1 및 제2 내부전극 두께의 1배~3배의 범위 내에 있는 것을 특징으로 하는 적층형 세라믹 전자부품.