JPWO2010100938A1 - 画像表示装置 - Google Patents

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Abstract

駆動回路の出力負荷が低減され、表示品質が向上した画像表示装置を提供する。複数の発光画素を有する画像表示装置は、発光画素列ごとに配置された第１信号線（１５１）及び第２信号線（１５２）と、発光画素行ごとに配置された第１制御線（１３２）とを備え、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、各発光画素は、駆動トランジスタと、第１容量素子と、発光素子と、第１スイッチ素子と、第２容量素子とを備え、ｋ番目の駆動ブロックに属する発光画素（１１Ａ）は、さらに、第１信号線（１５１）と駆動トランジスタのゲートとの間に挿入された第２スイッチ素子を備え、（ｋ＋１）番目の駆動ブロックに属する発光画素（１１Ｂ）は、さらに、第２信号線（１５２）と駆動トランジスタのゲートとの間に挿入された第４スイッチ素子を備え、第１制御線（１３２）は、同一駆動ブロック内の全発光画素でのみ共通化されている。

Description

本発明は、画像表示装置およびその駆動方法に関し、特に電流駆動型の発光素子を用いた画像表示装置およびその駆動方法に関する。
電流駆動型の発光素子を用いた画像表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた画像表示装置が知られている。この自発光する有機ＥＬ素子を用いた有機ＥＬ表示装置は、液晶表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。
有機ＥＬ表示装置では、通常、画素を構成する有機ＥＬ素子がマトリクス状に配置される。複数の行電極（走査線）と複数の列電極（データ線）との交点に有機ＥＬ素子を設け、選択した行電極と複数の列電極との間にデータ信号に相当する電圧を印加するようにして有機ＥＬ素子を駆動するものをパッシブマトリクス型の有機ＥＬディスプレイと呼ぶ。
一方、複数の走査線と複数のデータ線との交点にスイッチング薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を設け、このスイッチングＴＦＴに駆動素子のゲートを接続し、選択した走査線を通じてこのスイッチングＴＦＴをオンさせて信号線からデータ信号を駆動素子に入力する。この駆動素子によって有機ＥＬ素子を駆動するものをアクティブマトリクス型の有機ＥＬ表示装置と呼ぶ。
アクティブマトリクス型の有機ＥＬ表示装置は、各行電極（走査線）を選択している期間のみ、それに接続された有機ＥＬ素子が発光するパッシブマトリクス型の有機ＥＬ表示装置とは異なり、次の走査（選択）まで有機ＥＬ素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。従って、アクティブマトリクス型の有機ＥＬ表示装置は、低電圧で駆動でき、低消費電力化が可能となる。しかしながら、アクティブマトリクス型の有機ＥＬディスプレイでは、駆動トランジスタの特性のばらつきに起因して、同じデータ信号を与えても、各画素において有機ＥＬ素子の輝度が異なり、輝度むらが発生するという欠点がある。
この問題に対し、例えば、特許文献１では、駆動トランジスタの特性のばらつきによる輝度ムラの補償方法として、簡単な画素回路で、画素ごとの特性バラツキを補償する方法が開示されている。
図１８は、特許文献１に記載された従来の画像表示装置の構成を示すブロック図である。同図に記載された画像表示装置５００は、画素アレイ部５０２と、これを駆動する駆動部からなる。画素アレイ部５０２は、行ごとに配置された走査線７０１〜７０ｍと、列ごとに配置された信号線６０１〜６０ｎと、両者が交差する部分に配置された行列状の発光画素５０１と、行ごとに配置された給電線８０１〜８０ｍとを備える。また、駆動部は、信号セレクタ５０３と、走査線駆動部５０４と、給電線駆動部５０５とを備える。
走査線駆動部５０４は、各走査線７０１〜７０ｍに水平周期（１Ｈ）で順次制御信号を供給して発光画素５０１を行単位で線順次走査する。給電線駆動部５０５は、この線順次走査に合わせて各給電線８０１〜８０ｍに第１電圧と第２電圧で切換る電源電圧を供給する。信号セレクタ５０３は、この線順次走査に合わせて映像信号となる輝度信号電圧と基準電圧とを切換えて列状の信号線６０１〜６０ｎに供給する。
ここで、列状の信号線６０１〜６０ｎは、それぞれ、列ごとに２本配置されており、一方の信号線は奇数行の発光画素５０１に基準電圧及び信号電圧を供給し、他方の信号線は偶数行の発光画素５０１に基準電圧及び信号電圧を供給している。
図１９は、特許文献１に記載された従来の画像表示装置の有する発光画素の回路構成図である。なお、同図には１行目かつ１列目の発光画素５０１を記載している。この発光画素５０１に対して走査線７０１、給電線８０１及び信号線６０１が配されている。なお、信号線６０１は２本あるうちの１本が、発光画素５０１に接続されている。発光画素５０１は、スイッチングトランジスタ５１１と、駆動トランジスタ５１２と、保持容量５１３と、発光素子５１４とを備える。スイッチングトランジスタ５１１は、ゲートが走査線７０１に、ソース及びドレインの一方が信号線６０１に、その他方が駆動トランジスタ５１２のゲートにそれぞれ接続されている。駆動トランジスタ５１２は、ソースが発光素子５１４のアノードに、ドレインが給電線８０１にそれぞれ接続されている。発光素子５１４は、カソードが接地配線５１５に接続されている。保持容量５１３は、駆動トランジスタ５１２のソース及びゲートに接続されている。
上記構成において、給電線駆動部５０５は、信号線６０１が基準電圧である状態で、給電線８０１を第１電圧（高電圧）から第２電圧（低電圧）に切り換える。走査線駆動部５０４は、同じく信号線６０１が基準電圧である状態で、走査線７０１の電圧を“Ｈ”レベルにしてスイッチングトランジスタ５１１を導通させ、基準電圧を駆動トランジスタ５１２のゲートに印加するとともに、駆動トランジスタ５１２のソースを第２電圧に設定する。以上の動作により、駆動トランジスタ５１２の閾値電圧Ｖｔｈの補正のための準備が完了する。続いて、給電線駆動部５０５は、信号線６０１の電圧が基準電圧から信号電圧に切り換わる前の補正期間で、給電線８０１の電圧を第２電圧から第１電圧に切り換えて、駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧を保持容量５１３に保持させる。次に、スイッチングトランジスタ５１１の電圧を“Ｈ”レベルにして信号電圧を保持容量５１３に保持させる。つまり、この信号電圧は、先に保持された駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧に加算されて保持容量５１３に書き込まれる。そして、駆動トランジスタ５１２は、第１電圧にある給電線８０１から電流の供給を受け、上記保持電圧に応じた駆動電流を発光素子５１４に流す。
上述した動作では、信号線６０１は列ごとに２本配置されていることにより、各信号線が基準電圧にある時間帯を長くしている。よって、駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧を保持容量５１３に保持するための補正期間を確保するようにしている。
図２０は、特許文献１に記載された画像表示装置の動作タイミングチャートである。同図には、上から順に、１ライン目の走査線７０１及び給電線８０１、２ライン目の走査線７０２及び給電線８０２、３ライン目の走査線７０３及び給電線８０３、奇数行の発光画素に割り当てられた信号線、偶数行の発光画素に割り当てられた信号線の信号波形が記載されている。走査線に印加される走査信号は、１水平期間（１Ｈ）ずつ順次１ラインごとにシフトしていく。１ライン分の走査線に印加される走査信号は、２個のパルスを含んでいる。１番目のパルスは時間幅が長く１Ｈ以上である。２番目のパルスは時間幅が狭く、１Ｈの一部である。１番目のパルスは上述した閾値補正期間に対応し、２番目のパルスは信号電圧サンプリング期間及び移動度補正期間に対応している。また、給電線に供給される電源パルスも１Ｈ周期で１ラインごとにシフトしていく。これに対して、各信号線は２Ｈに１回、信号電圧が印加され、基準電圧にある時間帯を１Ｈ以上確保することが可能となる。
以上のように、特許文献１に記載された従来の画像表示装置では、発光画素ごとに駆動トランジスタ５１２の閾値電圧Ｖｔｈがばらついても、十分な閾値補正期間が確保されることにより、発光画素ごとに当該ばらつきはキャンセルされ、画像の輝度ムラ抑止が図られる。
特開２００８−１２２６３３号公報
しかしながら、特許文献１に記載された従来の画像表示装置は、発光画素行ごとに配置された走査線及び給電線の信号レベルのオンオフが多い。例えば、閾値補正期間を発光画素行ごとに設定しなければならない。また、信号線からスイッチングトランジスタを介して輝度信号電圧がサンプリングされると、引き続いて発光期間を設けなければならない。よって、画素行ごとの閾値補正タイミング及び発光タイミングを設定する必要がある。このため、表示パネルが大面積化されるにつれ、行数も増加するので、各駆動回路から出力される信号が多くなり、また、その信号切り換えの周波数が高くなり、走査線駆動回路及び給電線駆動回路の信号出力負荷が大きくなる。
また、特許文献１に記載された従来の画像表示装置は、駆動トランジスタの閾値電圧Ｖｔｈの補正期間は２Ｈ未満であり、高精度の補正が要求される画像表示装置としては限界がある。
上記課題に鑑み、本発明は、駆動回路の出力負荷が低減され、表示品質が向上した画像表示装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された第１制御線を備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、少なくとも、前記第１電源線、前記発光素子の他方の端子及び前記第１制御線に接続され、前記信号電圧を前記信号電流に変換する電流制御部と、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第１信号線と前記電流制御部との導通及び非導通を切り換える第１スイッチ素子を備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第２信号線と前記電流制御部との導通及び非導通を切り換える第２スイッチ素子を備え、前記第１制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立していることを特徴とする。
本発明の画像表示装置およびその駆動方法によれば、駆動トランジスタの閾値電圧補正期間及びタイミングを駆動ブロック内で一致させることが可能となるので信号レベルのオンからオフもしくはオフからオンへの切替え回数を減らすことができ、発光画素の回路を駆動する駆動回路の負荷が低減する。上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を１フレーム期間に対して大きくとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。
図１は、本発明の実施の形態１に係る画像表示装置の電気的な構成を示すブロック図である。 図２Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の回路構成図である。 図２Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の回路構成図である。 図３Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図３Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図４Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図４Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図５は、本発明の実施の形態１に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。 図６Ａは、本発明の実施の形態１に係る画像表示装置の駆動方法の動作タイミングチャートである。 図６Ｂは、本発明の実施の形態１に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図７は、本発明の実施の形態１に係る画像表示装置の有する発光画素の状態遷移図である。 図８は、本発明の実施の形態１に係る画像表示装置の動作フローチャートである。 図９は、走査線及び信号線の波形特性を説明する図である。 図１０は、本発明の実施の形態２に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。 図１１Ａは、本発明の実施の形態２に係る画像表示装置の駆動方法の動作タイミングチャートである。 図１１Ｂは、本発明の実施の形態２に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図１２Ａは、本発明の実施の形態３に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図１２Ｂは、本発明の実施の形態３に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図１３は、本発明の実施の形態３に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。 図１４Ａは、本発明の実施の形態３に係る画像表示装置の駆動方法の動作タイミングチャートである。 図１４Ｂは、本発明の実施の形態３に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図１５は、本発明の実施の形態３に係る画像表示装置の有する発光画素の状態遷移図である。 図１６は、本発明の実施の形態３に係る画像表示装置の動作フローチャートである。 図１７は、本発明の画像表示装置を内蔵した薄型フラットＴＶの外観図である。 図１８は、特許文献１に記載された従来の画像表示装置の構成を示すブロック図である。 図１９は、特許文献１に記載された従来の画像表示装置の有する発光画素の回路構成図である。 図２０は、特許文献１に記載された画像表示装置の動作タイミングチャートである。
本発明の一態様に係る画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された第１制御線を備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、少なくとも、前記第１電源線、前記発光素子の他方の端子及び前記第１制御線に接続され、前記信号電圧を前記信号電流に変換する電流制御部と、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第１信号線と前記電流制御部との導通及び非導通を切り換える第１スイッチ素子を備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第２信号線と前記電流制御部との導通及び非導通を切り換える第２スイッチ素子を備え、前記第１制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。
上記構成により、第１制御線信号のタイミングを駆動ブロック内で一致させることが可能となる。よって、発光素子に流れる駆動電流を制御する信号を出力する駆動回路の負荷が低減する。また、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、第１制御線による電流制御部の制御動作期間を１フレーム期間の中で長くとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質を向上させることが可能となる。
また、本発明の一態様に係る画像表示装置は、前記電流制御部は、ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧をソース−ドレイン間電流である前記信号電流に変換する駆動トランジスタを備え、前記第１スイッチ素子は、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されたスイッチングトランジスタであり、前記第２スイッチ素子は、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されたスイッチングトランジスタであり、前記電流制御部は、さらに、一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソースに接続された第１容量素子と、一方の端子が前記駆動トランジスタのソースに接続され、他方の端子が前記第１制御線に接続された第２容量素子とを備えるものである。
上記構成により、駆動トランジスタの閾値電圧補正期間及びタイミングを駆動ブロック内で一致させることが可能となる。また、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を１フレーム期間の中で長くとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。
また、本発明の一態様に係る画像表示装置は、さらに、発光画素行ごとに配置された第２制御線を備え、前記電流制御部は、さらに、ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記第１容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第３スイッチ素子を備えるものである。
本態様によれば、第３スイッチ素子、第１容量素子及び第２容量素子が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置により、駆動トランジスタの閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
また、本発明の一態様に係る画像表示装置は、さらに、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路を具備し、前記駆動回路は、前記第１信号線から基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加することにより、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にし、前記第１制御線から初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第１信号線から前記基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第２制御線から前記第３スイッチ素子をオフ状態とする電圧を印加することにより、前記第１容量素子とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記走査線から前記第１スイッチ素子をオフ状態とする電圧を印加することにより、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にし、前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加することにより、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にし、前記第１制御線から初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第２制御線から前記第３スイッチ素子をオフ状態とする電圧を印加することにより、前記第１容量素子と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記走査線から前記第２スイッチ素子をオフ状態とする電圧を印加することにより、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にするものである。
本態様によれば、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線の電圧を制御する駆動回路が、上記閾値補正期間、信号電圧書き込み期間及び発光期間を制御する。
また、本発明の一態様に係る画像表示装置は、さらに、発光画素行ごとに配置された第２制御線を備え、前記電流制御部は、さらに、ゲートが前記第２制御線に接続され、ソース及びドレインが前記第１電源線と前記発光素子の他方の端子との間に挿入され、前記駆動トランジスタのソース−ドレイン間電流のオンオフを切り換える第４スイッチ素子を備えるものである。
これにより、駆動トランジスタのソース−ドレイン電流のオンオフを制御することが可能となるので、駆動トランジスタへの信号電圧印加タイミングと独立して発光素子の発光動作を行うことが可能となる。
また、本発明の一態様に係る画像表示装置は、さらに、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路とを具備し、前記駆動回路は、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止し、前記第１信号線から基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第１制御線から初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第２制御線から前記第４スイッチ素子をオン状態とする電圧を印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加し、前記第２制御線から前記第４スイッチ素子をオフ状態とする電圧を印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記走査線から前記第１スイッチ素子をオフ状態とする電圧を印加することにより、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にし、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止し、前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第１制御線から、前記初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第２制御線に対し、前記第４スイッチ素子をオン状態とする電圧を印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加し、前記第２制御線から前記第４スイッチ素子をオフ状態とする電圧を印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記走査線から前記第１スイッチ素子をオフ状態とする電圧を印加することにより、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にするものである。
本態様によれば、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線の電圧を制御する駆動回路が、上記閾値補正期間、信号電圧書き込み期間及び発光期間を制御する。
また、本発明の一態様に係る画像表示装置は、前記第２制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。
これにより、第２制御線により第４スイッチ素子を同一ブロック内で同時制御することにより、同一ブロック内での同時発光を実現することが可能となり、第２制御線からの信号を出力する駆動回路の負荷が低減する。
また、本発明の一態様に係る画像表示装置は、前記第４スイッチ素子は、ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記駆動トランジスタのソース及びドレインの他方に接続され、ソース及びドレインの他方が前記第１電源線と接続されたスイッチングトランジスタである。
上記構成により、駆動トランジスタの閾値電圧補正期間及びタイミングを駆動ブロック内で一致させることが可能となる。また、第４スイッチ素子及び第２容量素子の配置により、発光期間及びタイミングも駆動ブロック内で一致させることが可能となる。よって、各スイッチ素子の導通及び非導通を制御する信号及び駆動トランジスタのドレインへの電圧印加のオンオフを制御する信号を出力する駆動回路の負荷が低減する。また、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を１フレーム期間の中で長くとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。
また、本発明の一態様に係る画像表示装置は、前記信号電圧は、前記発光素子を発光させるための輝度信号電圧、及び、前記駆動トランジスタの閾値電圧に対応した電圧を前記第１容量素子に記憶させるための基準電圧からなり、前記画像表示装置は、さらに、前記信号電圧を前記第１信号線及び前記第２信号線に出力する信号線駆動回路と、前記信号線駆動回路が前記信号電圧を出力するタイミングを制御するタイミング制御回路とを備え、前記タイミング制御回路は、前記第１信号線及び前記第２信号線に対し前記輝度信号電圧及び前記基準電圧を互いに排他的に出力させるものである。
本態様によれば、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられる。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されるほど、相対的な閾値電圧補正期間を長く設けることが可能となる。
また、本発明の一態様に係る画像表示装置は、全ての前記発光画素を書き換える時間をＴｆとし、前記駆動ブロックの総数をＮとすると、前記駆動トランジスタの閾値電圧を検出する時間は、最大でＴｆ／Ｎである。
また、本発明は、このような特徴的な手段を備える画像表示装置として実現することができるだけでなく、画像表示装置に含まれる特徴的な手段をステップとする画像表示装置の駆動方法として実現することができる。
（実施の形態１）
本実施の形態における画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置された第１信号線及び第２信号線と、発光画素行ごとに配置された第１制御線とを備え、複数の発光画素は、複数の発光画素行を一単位とした２以上の駆動ブロックを構成し、複数の発光画素のそれぞれは、駆動トランジスタと、両端子が駆動トランジスタのゲート及びソースに接続された第１容量素子と、駆動トランジスタのソースに接続された発光素子と、駆動トランジスタのソース−ドレイン間電流のオンオフを切り換える第４スイッチ素子と、駆動トランジスタのソースと前記第１制御線との間に挿入された第２容量素子とを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する発光画素は、さらに、第１信号線と前記駆動トランジスタのゲートとの間に挿入された第１スイッチ素子を備え、（ｋ＋１）番目の駆動ブロックに属する発光画素は、さらに、第２信号線と駆動トランジスタのゲートとの間に挿入された第２スイッチ素子を備え、第１制御線は、同一駆動ブロックの全発光画素では共通化されている。これにより、駆動トランジスタの閾値電圧補正期間及び発光期間を駆動ブロック内で一致させることが可能となる。よって、駆動回路の負担負荷が低減する。また、閾値電圧補正期間を１フレーム期間に対して大きくとることができるので、画像表示品質が向上する。
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の実施の形態１に係る画像表示装置の電気的な構成を示すブロック図である。同図における画像表示装置１は、表示パネル１０と、タイミング制御回路２０と、電圧制御回路３０とを備える。表示パネル１０は、複数の発光画素１１Ａ及び１１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５とを備える。
発光画素１１Ａ及び１１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素１１Ａ及び１１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素１１Ａは、奇数番目の駆動ブロックを構成し、また、発光画素１１Ｂは偶数番目の駆動ブロックを構成する。
信号線群１２は、発光画素列ごとに配置された複数の信号線からなる。ここで、各発光画素列につき２本の信号線が配置されており、奇数番目の駆動ブロックの発光画素は一方の信号線に接続され、偶数番目の駆動ブロックの発光画素は他方の信号線に接続されている。
制御線群１３は、発光画素ごとに配置された走査線及び制御線からなる。
走査／制御線駆動回路１４は、制御線群１３の各走査線へ走査信号を、また、各制御線へ制御信号を出力することにより、発光画素の有する回路素子を駆動する。
信号線駆動回路１５は、信号線群１２の各信号線へ輝度信号または基準信号を出力することにより、発光画素の有する回路素子を駆動する。
タイミング制御回路２０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の出力タイミングを制御する。また、タイミング制御回路２０は、信号線駆動回路１５から出力される輝度信号または基準信号を出力するタイミングを制御する。
電圧制御回路３０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の電圧レベルを制御する。
図２Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の回路構成図であり、図２Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の回路構成図である。図２Ａ及び図２Ｂに記載された発光画素１１Ａ及び１１Ｂは、いずれも、有機ＥＬ（エレクトロルミネッセンス）素子１１３と、駆動トランジスタ１１４を含む電流制御部１００と、スイッチングトランジスタ１１５と、第２制御線１３１と、第１制御線１３２と、走査線１３３と、第１信号線１５１と、第２信号線１５２とを備える。
電流制御部１００は、第１電源線である電源線１１０、有機ＥＬ素子１１３のアノード、第２制御線１３１、第１制御線１３２及びスイッチングトランジスタ１１５のソース及びドレインの一方の端子に接続されている。この構成により、電流制御部１００は、第１信号線１５１又は第２信号線１５２から供給される信号電圧を駆動トランジスタ１１４のソースドレイン電流である信号電流に変換する機能を有する。
有機ＥＬ素子１１３は、例えば、カソードが第２電源線である電源線１１２に接続されアノードが電流制御部１００に接続された発光素子であり、駆動トランジスタ１１４の駆動電流が流れることにより発光する。
駆動トランジスタ１１４は、ゲート−ソース間に信号電圧に対応した電圧が印加されることにより、当該電圧に対応したソース−ドレイン間電流を変換する。そして、このソース−ドレイン間電流は、駆動電流として有機ＥＬ素子１１３に供給される。駆動トランジスタ１１４は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
スイッチングトランジスタ１１５は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が電流制御部１００に接続されている。また、そのソース及びドレインの他方は、奇数駆動ブロックの発光画素１１Ａにおいては、第１信号線１５１に接続され、第１スイッチ素子として機能し、偶数駆動ブロックの発光画素１１Ｂにおいては、第２信号線１５２に接続され、第２スイッチ素子として機能する。
また、電流制御部１００は、上記信号電流をオンオフする機能を有することが好ましい。図３Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図３Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図３Ａ及び図３Ｂに記載された電流制御部１００は、図２Ａ及び図２Ｂに記載された電流制御部１００と比較して、スイッチングトランジスタ１１６が電流制御部１００の構成要素として具体化されている点が異なる。以下、図２Ａ及び図２Ｂに記載された画像表示装置の構成と重複する点は説明を省略する。
図３Ａ及び図３Ｂにおいて、スイッチングトランジスタ１１６は、ゲートが第２制御線１３１に接続され、ソース及びドレインの他方が正電源線である電源線１１０に接続された第４スイッチ素子である。スイッチングトランジスタ１１６は、駆動トランジスタ１１４のソース−ドレイン間電流をオンオフさせる機能を有する。
なお、スイッチングトランジスタ１１６は、そのソース及びドレインが電源線１１０と有機ＥＬ素子のアノードとの間に接続されていればよい。この配置により、駆動トランジスタ１１４のソース−ドレイン間電流をオンオフさせることが可能となる。スイッチングトランジスタ１１５及び１１６は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
また、電流制御部１００は、上記信号電圧に対応した電圧を保持する機能、及び、駆動トランジスタ１１４の閾値電圧を検出し保持する機能を有することが好ましい。
図４Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図４Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図４Ａ及び図４Ｂに記載された電流制御部１００は、図３Ａ及び図３Ｂに記載された電流制御部１００と比較して、静電保持容量１１７及び１１８が電流制御部１００の構成要素として具体化されている点が異なる。以下、図３Ａ及び図３Ｂに記載された画像表示装置の構成と重複する点は説明を省略する。
図４Ａ及び図４Ｂにおいて、有機ＥＬ素子１１３は、例えば、カソードが負電源線である電源線１１２に接続されアノードが駆動トランジスタ１１４のソースに接続された発光素子であり、駆動トランジスタ１１４の駆動電流が流れることにより発光する。
駆動トランジスタ１１４は、ドレインがスイッチングトランジスタ１１６のソース又はドレインの一方に接続され、ソースが有機ＥＬ素子１１３のアノードに接続された駆動トランジスタである。駆動トランジスタ１１４は、ゲート−ソース間に印加された信号電圧に対応したソース−ドレイン間電流に変換する。そして、このソース−ドレイン間電流を駆動電流として有機ＥＬ素子１１３に供給する。
スイッチングトランジスタ１１５は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が駆動トランジスタ１１４のゲートに接続されている。
静電保持容量１１７は、一方の端子が駆動トランジスタ１１４のゲートに接続され、他方の端子が駆動トランジスタ１１４のソースに接続された第１容量素子である。静電保持容量１１７は、第１信号線１５１または第２信号線１５２から供給された信号電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ１１５がオフ状態となった後に、駆動トランジスタ１１４から有機ＥＬ素子１１３へ供給する信号電流を制御する機能を有する。
静電保持容量１１８は、静電保持容量１１７の他方の端子と第１制御線１３２との間に接続された第２容量素子である。静電保持容量１１８は、まず、定常状態において駆動トランジスタ１１４のソース電位を記憶し、輝度信号電圧がスイッチングトランジスタ１１５から印加された場合でもそのソース電位の情報は静電保持容量１１７と静電保持容量１１８との間のノードに残る。なおこのタイミングでのソース電位とは駆動トランジスタ１１４の閾値電圧である。その後、上記信号電圧の保持から発光までのタイミングが発光画素行ごとに異なっても、静電保持容量１１７の他方の端子の電位が確定されるので駆動トランジスタ１１４のゲート電圧が確定される。一方、駆動トランジスタ１１４のソース電位は既に定常状態であるので、静電保持容量１１８は、結果的に駆動トランジスタ１１４のソース電位を保持する機能を有する。
第２制御線１３１は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第２制御線１３１は、駆動トランジスタ１１４のソース−ドレイン間電流をオンオフするタイミングを供給する機能を有する。
第１制御線１３２は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第１制御線１３２は、電圧レベルを切り換えることにより、駆動トランジスタ１１４の閾値電圧を検出する環境を整える機能を有する。
走査線１３３は、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素へ輝度信号電圧または基準電圧である信号電圧を書き込むタイミングを供給する機能を有する。
第１信号線１５１及び第２信号線１５２は、信号線駆動回路１５に接続され、それぞれ、発光画素１１Ａ及び１１Ｂを含む画素列に属する各発光画素へ接続され、駆動ＴＦＴの閾値電圧を検出するための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。
なお、図２Ａ〜図４Ｂには記載されていないが、電源線１１０及び電源線１１２は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。
次に、第２制御線１３１、第１制御線１３２、走査線１３３、第１信号線１５１及び第２信号線１５２の発光画素間における接続関係について説明する。
図５は、本発明の実施の形態１に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。
前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図５に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
図５の上段に記載されたｋ番目の駆動ブロックでは、第２制御線１３１（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１６のゲートに共通して接続されている。また、第１制御線１３２（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有する静電保持容量１１８に共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。また、図５の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第２制御線１３１（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第２制御線１３１（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。また、ｋ番目の駆動ブロックに接続された第１制御線１３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線１３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。
上記駆動ブロック化により、駆動トランジスタ１１４のドレインへの電圧印加のオンオフを制御する第２制御線１３１の本数が削減される。また、駆動トランジスタ１１４の閾値電圧Ｖｔｈを検出するＶｔｈ検出回路を制御する第１制御線１３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の出力本数が低減し、回路規模の削減を可能にする。
次に、本実施の形態に係る画像表示装置１の駆動方法について図６Ａを用いて説明する。なお、ここでは、図４Ａ及び図４Ｂに記載された具体的回路構成を有する画像表示装置についての駆動方法を詳細に説明する。
図６Ａは、本発明の実施の形態１に係る画像表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１、第２制御線１３１（ｋ）及び第１制御線１３２（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２、第２制御線１３１（ｋ＋１）及び第１制御線１３２（ｋ＋１）に発生する電圧の波形図が示されている。また、図７は、本発明の実施の形態１に係る画像表示装置の有する発光画素の状態遷移図である。また、図８は、本発明の実施の形態１に係る画像表示装置の動作フローチャートである。
まず、時刻ｔ０の直前では、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ）及び第２制御線１３１（ｋ）もＬＯＷである。図７（ａ）のように、第２制御線１３１（ｋ）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、ｋブロックにおける発光画素の一斉発光が終了する。同時に、ｋブロックにおける非発光期間が開始する。
次に、時刻ｔ０において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３１（ｋ）はＬＯＷとなってスイッチングトランジスタ１１６はオフとなっており（図８のＳ１１）、信号線駆動回路１５は、第１信号線１５１の信号電圧を、輝度信号電圧から駆動トランジスタ１１４がオフとなる基準電圧に変化させてある（図８のＳ１２）。これにより、基準信号電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ１において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ２においてＬＯＷに変化させる（図８のＳ１３）。また、このとき、第２制御線１３１（ｋ）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。ここで、例えば、基準信号電圧及び電源線１１２電位を０Ｖとし、第１制御線１３２（ｋ）のＨＩＧＨ電圧レベル（ＶｇＨ）とＬＯＷ電圧レベル（ＶｇＬ）の電位差（ＶｇＨ−ＶｇＬ）をΔＶｒｅｓｅｔ、静電保持容量１１８の静電容量値をＣ２、有機ＥＬ素子１１３の静電容量及び閾値電圧を、それぞれＣＥＬ及びＶＴ（ＥＬ）とする。このとき、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨにした瞬間、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）の電位Ｖｓは、Ｃ２とＣＥＬとで分配される電圧と、ＶＴ（ＥＬ）との和とほぼ等しく、
Figure 2010100938
 （式１）
となる。その後、図７（ｂ）に示すように、有機ＥＬ素子１１３の自己放電がなされることにより、上記Ｖｓは、定常状態では、ＶＴ（ＥＬ）に漸近していく。すなわち、Ｖｓ→ＶＴ（ＥＬ）となる。
その後、時刻ｔ２において、走査／制御線駆動回路１４が第１制御線１３２（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、Ｖｓがバイアスされ、
Figure 2010100938
 （式２）
となる。この第１制御線１３２（ｋ）のＨＩＧＨからＬＯＷへの変化により、駆動トランジスタ１１４のゲートソース間電圧であるＶｇｓには、駆動トランジスタ１１４の閾値電圧Ｖｔｈよりも大きな電圧が発生するようにΔＶresetを設定している。つまり、静電保持容量１１７に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、図７（ｃ）に示すように、駆動トランジスタ１１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子１１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、このとき、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタのソース電極電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣＥＬとして機能する。
時刻ｔ３〜時刻ｔ４の期間、発光画素１１Ａの回路は定常状態となり、静電保持容量１１７および１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１７および１１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１７に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ４において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させる（図８のＳ１４）。これにより、駆動トランジスタ１１４への電流供給が停止される。このとき、ｋ番目の駆動ブロックの全発光画素１１Ａの有する静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ５において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする。
以上、時刻ｔ０〜時刻ｔ５の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ５〜時刻ｔ７の期間において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させる（図８のＳ１５）。これにより、図７（ｄ）に示すように、駆動トランジスタ１１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量１１７及び１１８の接点Ｍにおける電位ＶＭ（＝Ｖｓ）は、信号電圧の変化量ΔＶｄａｔａがＣ１及びＣ２で分配された電圧と、時刻ｔ４におけるＶｓ電位である−Ｖｔｈとの和となり、
Figure 2010100938
 （式３）
となる。
つまり、静電保持容量１１７に保持される電位差Ｖｇｓは、Ｖｄａｔａと上記式３で規定された電位との差分であり、
Figure 2010100938
 （式４）
となる。つまり、静電保持容量１１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
以上、時刻ｔ５〜時刻ｔ７の期間では、補正された輝度信号電圧の書き込みが、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
次に、時刻ｔ７以降において、第２制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図８のＳ１６）。これにより、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れる。つまり、ｋ番目の駆動ブロック内の全発光画素１１Ａでは、同時に発光が開始される。
以上、時刻ｔ７以降の期間では、有機ＥＬ素子１１３の発光が、ｋ番目の駆動ブロック内において同時に実行されている。ここで、駆動トランジスタ１１４を流れるドレイン電流ｉｄは、式４で規定されたＶｇｓから、駆動トランジスタ１１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、
Figure 2010100938
 （式５）
と表される。ここで、βは移動度に関する特性パラメータである。式５から、有機ＥＬ素子１１３を発光させるためのドレイン電流ｉｄは、駆動トランジスタ１１４の閾値電圧Ｖｔｈに依存しない電流となっていることが解る。
以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。また、有機ＥＬ素子１１３の発光も駆動ブロック内で同時に実行される。これにより、駆動トランジスタ１１４の駆動電流のオンオフの制御を駆動ブロック内で同期でき、また、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線１３２及び第２制御線１３１を駆動ブロック内で共通化できる。
また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
上述した、駆動回路の出力負荷の小さい駆動方法は、特許文献１に記載された従来の画像表示装置５００では実現困難である。図１９に記載された画素回路図においても、駆動トランジスタ５１２の閾値電圧Ｖｔｈを補償しているが、当該閾値電圧に相当する電圧が保持容量５１３に保持された後、駆動トランジスタ５１２のソース電位は変動し確定しない。このため、画像表示装置５００では、閾値電圧Ｖｔｈを保持した後、続いて輝度信号電圧が加算された加算電圧の書き込みを即座に実行しなければならない。また、上記加算電圧もソース電位の変動の影響を受けるため、続いて発光動作を即座に実行しなければならない。つまり、従来の画像表示装置５００では、発光画素行ごとに、上述した閾値電圧補償、輝度信号電圧書き込み及び発光を実行しなければならず、図１９に記載された発光画素５０１では駆動ブロック化はできない。
これに対し、本発明の画像表示装置１の有する発光画素１１Ａ及び１１Ｂは、前述したように、駆動トランジスタ１１４のドレインにスイッチングトランジスタ１１６が付加されている。これにより、駆動トランジスタ１１４のゲート及びソース電位が安定化されるので、閾値電圧補正による電圧の書き込みから輝度信号電圧の加算書き込みまでの時間、または、当該加算書き込みから発光までの時間を、発光画素行ごとに任意に設定することが可能となる。この回路構成により、駆動ブロック化が可能となり、同一駆動ブロック内での閾値電圧補正期間及び発光期間を一致させることが可能となる。
ここで、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と、本発明の駆動ブロック化された画像表示装置とで、閾値電圧検出期間により規定される発光デューティの比較を行う。
図９は、走査線及び信号線の波形特性を説明する図である。同図において、各画素行の１水平期間ｔ１Ｈにおける閾値電圧Ｖｔｈの検出期間は、走査線がオン状態の期間であるＰＷＳに相当する。また、信号線においては、１水平期間ｔ１Ｈは、信号電圧を供給する期間であるＰＷＤと、基準電圧を供給する期間であるｔＤとを含む。また、ＰＷＳの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔＲ（Ｓ）及びｔＦ（Ｓ）とし、ＰＷＤの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔＲ（Ｄ）及びｔＦ（Ｄ）とすると、１水平期間ｔ１Ｈは以下のように表される。
Figure 2010100938
 さらに、ＰＷＤ＝ｔＤと仮定すると、
Figure 2010100938
 となる。式６及び式７より、
Figure 2010100938
 となる。また、Ｖｔｈ検出期間は基準電圧発生期間内に開始し終了しなければならないので、Ｖｔｈ検出時間を最大で確保したとして、
Figure 2010100938
 となり、式８及び式９より、
Figure 2010100938
 が得られる。
上記式１０に対して、例として、走査線本数が１０８０本（＋ブランキング３０本）の垂直解像度を有し、１２０Ｈｚ駆動するパネルの発光デューティを比較する。
従来の画像表示装置において、２本の信号線を有する場合の１水平期間ｔ１Ｈは、１本の信号線を有する場合の２倍であるから、
ｔ１Ｈ＝｛１秒／（１２０Ｈｚ×１１１０本）｝×２＝７．５μＳ×２＝１５μＳ
となる。ここで、ｔＲ（Ｄ）＝ｔＦ（Ｄ）＝ ２μＳ、ｔＲ（Ｓ）＝ｔＦ（Ｓ）＝１．５μＳとし、これらを式１０に代入すると、Ｖｔｈの検出期間であるＰＷＳは、２．５μＳとなる。
ここで、十分な精度を有するためのＶｔｈ検出期間が１０００μＳ必要であるとすると、当該Ｖｔｈ検出に必要な水平期間は、１０００μＳ／２．５μＳ＝４００水平期間、が少なくとも非発光期間として必要となる。よって、２本の信号線を用いた従来の画像表示装置の発光デューティは、（１１１０水平期間−４００水平期間）／１１１０水平期間＝６４％以下となる。
次に、本発明の駆動ブロック化された画像表示装置の発光デューティを求める。上記条件と同様に、十分な精度を有するためのＶｔｈ検出期間が１０００μＳ必要であるとすると、ブロック駆動の場合には、図６Ａに記載された期間Ａ（閾値検出準備期間＋閾値検出期間）が上記１０００μＳに相当する。この場合、１フレームの非発光期間は、上記期間Ａと書き込み期間とを含むことから、少なくとも１０００μＳ×２＝２０００μＳとなる。よって、本発明の駆動ブロック化された画像表示装置の発光デューティは、（１フレーム時間−２０００μＳ）／１フレーム時間であり、１フレーム時間として（１秒／１２０Ｈｚ）を代入して、７６％以下となる。
以上の比較結果より、２本の信号線を用いた従来の画像表示装置に対して、本発明のようにブロック駆動を組み合わせることにより、同じ閾値検出期間を設置したとしても発光デューティをより長く確保することができる。よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の画像表示装置を実現することが可能となる。
逆に言えば、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた画像表示装置とを同じ発光デューティに設定した場合、本発明の画像表示装置の方が、閾値検出期間を長く確保することが解る。
再び、本実施の形態に係る画像表示装置１の駆動方法について説明する。
一方、時刻ｔ８では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ１１４の閾値電圧補正が開始される。
まず、時刻ｔ８の直前では、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ＋１）及び第２制御線１３１（ｋ＋１）もＬＯＷである。第２制御線１３１（ｋ＋１）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、（ｋ＋１）ブロックにおける発光画素の一斉発光が終了する。同時に、（ｋ＋１）ブロックにおける非発光期間が開始する。
まず、時刻ｔ８において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３１（ｋ＋１）はＬＯＷとなってスイッチングトランジスタ１１６はオフとなっており（図８のＳ２１）、信号線駆動回路１５は、第２信号線１５２の信号電圧は輝度信号電圧から基準電圧に変化させてある（図８のＳ２２）。これにより、基準電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ９において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ１０においてＬＯＷに変化させる（図８のＳ２３）。また、このとき、第２制御線１３１（ｋ＋１）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。これにより、電流制御部１００の静電保持容量１１７に蓄えられる電位差を、駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ１１において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、駆動トランジスタ１１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子へと流す。このとき、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、このとき、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタのソース電極電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣＥＬとして機能する。
時刻ｔ１１〜時刻ｔ１２の期間、発光画素１１Ｂの回路は定常状態となり、静電保持容量１１７および１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、この期間が長いほど、静電保持容量１１７および１１８に保持される閾値電圧Ｖｔｈの検出精度が向上する。よって、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ１２において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする（図８のＳ２４）。これにより、駆動トランジスタ１１４はオフ状態となる。このとき、（ｋ＋１）番目の駆動ブロックの全発光画素１１Ｂの有する静電保持容量１１７には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ１３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させる。
以上、時刻ｔ１１〜時刻ｔ１２の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ１３以降において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とすることを開始する。また、この時、信号線駆動回路１５は、第２信号線１５２の信号電圧を基準電圧から輝度信号電圧に変化させる（図８のＳ２５）。これにより、駆動トランジスタ１１４のゲートに輝度信号電圧が印加される。このとき、静電保持容量１１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
以上、時刻ｔ１３以降の期間では、補正された輝度信号電圧の書き込みが、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
次に、時刻ｔ１５以降において、第２制御線１３１（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図８のＳ２６）。これにより、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れる。つまり、（ｋ＋１）番目の駆動ブロック内の全発光画素１１Ｂでは、一斉に発光が開始される。
以上、時刻ｔ１５以降の期間では、有機ＥＬ素子１１３の発光が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
図６Ｂは、本発明の実施の形態１に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値電圧補正期間及び輝度信号電圧の書き込み期間を含む。
本発明の実施の形態１に係る画像表示装置の駆動方法によれば、発光期間は、同一駆動ブロックで一斉に設定される。よって、駆動ブロック間では、行走査方向に対して発光期間が階段状に現れる。
以上、スイッチングトランジスタ１１６及び静電保持容量１１８が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。また、さらに、発光期間及びそのタイミングも同一駆動ブロック内で一致させることが可能となる。よって、各スイッチ素子の導通及び非導通を制御する信号や電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されても走査／制御線駆動回路１４の出力数をさほど増大させることなく、かつ、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。これに対し、発光画素行ごとに異なるタイミングで閾値電圧補正期間を設定する場合、発光画素行がＭ行（Ｍ＞＞Ｎ）であるとすると、最大Ｔｆ／Ｍとなる。また、特許文献１に記載されたような信号線を発光画素列ごとに２本配置した場合でも、最大２Ｔｆ／Ｍである。
また、駆動ブロック化により、駆動トランジスタ１１４のドレインへの電圧印加のオンオフを制御する第２制御線、また、当該駆動電流のソース以降の電流経路を制御する第１制御線を駆動ブロック内で共通化できる。よって、走査／制御線駆動回路１４から出力される制御線の本数が削減される。よって、駆動回路の負荷が低減する。
例えば、特許文献１に記載された従来の画像表示装置５００では、発光画素行あたり２本の制御線（給電線及び走査線）が配置されている。画像表示装置５００がＭ行の発光画素行から構成されているとすると、制御線は合計２Ｍ本となる。
これに対し、本発明の実施の形態１に係る画像表示装置１では、走査／制御線駆動回路１４から、発光画素行あたり１本の走査線、駆動ブロックごとに２本の制御線が出力される。よって、画像表示装置１がＭ行の発光画素行から構成されているとすると、制御線（走査線を含む）の合計は（Ｍ＋２Ｎ）本となる。
大面積化がなされ、発光画素の行数が大きい場合、Ｍ＞＞Ｎが実現されるので、この場合には、本発明に係る画像表示装置１の制御線本数は、従来の画像表示装置５００の制御線本数に比べ、約１／２に削減することができる。
（実施の形態２）
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１０は、本発明の実施の形態２に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。
同図に記載された画像表示装置は、図５に記載された画像表示装置１と比較して、各発光画素の回路構成は同様であるが、第２制御線１３１が駆動ブロックごとに共通化されておらず、発光画素行ごとに図示されていない走査／制御線駆動回路１４に接続されている点のみが異なる。以下、図５に記載された実施の形態１に係る画像表示装置１と同じ点は説明を省略し、異なる点のみ説明する。
図１０の上段に記載されたｋ番目の駆動ブロックでは、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）が当該駆動ブロック内の発光画素行ごとに配置されており、各発光画素１１Ａの有するスイッチングトランジスタ１１６のゲートに個別に接続されている。また、第１制御線１３２（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有する静電保持容量１１８に共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。また、図５の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第１制御線１３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線１３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。
上記駆動ブロック化により、Ｖｔｈ検出回路を制御する第１制御線１３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の負荷が低減する。
次に、本実施の形態に係る画像表示装置の駆動方法について図１１Ａを用いて説明する。
図１１Ａは、本発明の実施の形態２に係る画像表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１、第２制御線１３１（ｋ、１）及び１３１（ｋ、ｍ）、及び第１制御線１３２（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２、第２制御線１３１（ｋ＋１、１）及び１３１（ｋ＋１、ｍ）、及び第１制御線１３２（ｋ＋１）に発生する電圧の波形図が示されている。
本実施の形態に係る駆動方法は、図６Ａに記載された実施の形態１に係る駆動方法と比較して、駆動ブロック内での発光期間を一致させず、発光画素行ごとに信号電圧の書き込み期間と発光期間を設定している点のみが異なる。
まず、時刻ｔ２０の直前では、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ）及び第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）もＬＯＷである。図７（ａ）のように、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、ｋブロックにおける発光画素の画素行ごとの発光が終了する。同時に、ｋブロックにおける非発光期間が開始する。
次に、時刻ｔ２０において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）はＬＯＷとなってスイッチングトランジスタ１１６はオフ状態となっており（図８のＳ１１）、信号線駆動回路１５は、第１信号線１５１の信号電圧を輝度信号電圧から基準電圧に変化させている（図８のＳ１２）。これにより、基準信号電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ２１において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ２２においてＬＯＷに変化させる（図８のＳ１３）。また、このとき、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。このとき、時刻ｔ２２において、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）の電位Ｖｓは、実施の形態１で記載した式２で規定される。これにより、電流制御部１００の静電保持容量１１７に発生する電位差を、駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ２３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルを一斉にＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、駆動トランジスタ１１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子１１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、このとき、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタのソース電極電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣＥＬとして機能する。
時刻ｔ２３〜時刻ｔ２４の期間、発光画素１１Ａの回路は定常状態となり、静電保持容量１１７および１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１７および１１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１７および１１８に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ２４において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルを一斉にＨＩＧＨからＬＯＷに変化させる（図８のＳ１４）。これにより、駆動トランジスタ１１４への電流供給が停止される。このとき、ｋ番目の駆動ブロックの全発光画素１１Ａの有する静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ２５において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする。
以上、時刻ｔ２０〜時刻ｔ２５の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ２５以降では、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させる（図８のＳ１５）。これにより、駆動トランジスタ１１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量１１７に保持される電位差Ｖｇｓは、Ｖｄａｔａと実施の形態１で記載した式３で規定された電位との差分となり、式４の関係で規定される。つまり、静電保持容量１１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）の電圧レベルが上記ＬＯＷ→ＨＩＧＨ→ＬＯＷと変化した後、つづいて第２制御線１３１（ｋ、１）の電圧レベルをＬＯＷからＨＩＧＨへ変化させる。この動作を、順次、発光画素行ごとに繰り返す。
以上、時刻ｔ２５以降では、補正された輝度信号電圧の書き込み及び発光が、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
以上、時刻ｔ２６以降の期間では、有機ＥＬ素子１１３の発光が、ｋ番目の駆動ブロック内において発光画素行ごとに実行されている。ここで、駆動トランジスタ１１４を流れるドレイン電流ｉｄは、実施の形態１で記載した式４で規定されたＶｇｓから、駆動トランジスタ１１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、式５で規定される。式５から、有機ＥＬ素子１１３を発光させるためのドレイン電流ｉｄは、駆動トランジスタ１１４の閾値電圧Ｖｔｈに依存しない電流となっていることが解る。
以上、上述したように、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。これにより、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線１３２を駆動ブロック内で共通化できる。
また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の画像表示装置を実現することが可能となる。
また、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた画像表示装置とを同じ発光デューティに設定した場合、本発明の画像表示装置の方が、閾値検出期間を長く確保することが解る。
再び、本実施の形態に係る画像表示装置の駆動方法について説明する。
一方、時刻ｔ２８では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ１１４の閾値電圧補正が開始される。
まず、時刻ｔ２８の直前では、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ＋１）及び第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）もＬＯＷである。図７（ａ）のように、第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、（ｋ＋１）ブロックにおける発光画素の画素行ごとの発光が終了する。同時に、（ｋ＋１）ブロックにおける非発光期間が開始する。
次に、時刻ｔ２８において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）はＬＯＷとなってスイッチングトランジスタ１１６はオフ状態となっており（図８のＳ２１）、信号線駆動回路１５は、第２信号線１５２の信号電圧を、輝度信号電圧から基準電圧に変化させている（図８のＳ２２）。これにより、基準電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ２９において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、ｔ３０においてＬＯＷに変化させる（図８のＳ２３）。これにより、電流制御部１００の静電保持容量１１７に発生する電位差を、駆動トランジスタの閾値電圧Ｖｔｈが検出できる電位差とし、閾値電圧Ｖｔｈの検出過程への準備が完了する。
次に、時刻ｔ３１において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）の電圧レベルを一斉にＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、駆動トランジスタ１１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量１１７および１１８へと流す。このとき、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が保持される。
時刻ｔ３１〜時刻ｔ３２の期間、発光画素１１Ａの回路は定常状態となり、静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１７および１１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１７および１１８に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ３２において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）の電圧レベルを一斉にＨＩＧＨからＬＯＷに変化させる（図８のＳ２５）。これにより、駆動トランジスタ１１４への電流供給が停止される。このとき、（ｋ＋１）番目の駆動ブロックの全発光画素１１Ａの有する静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ３３において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする。
以上、時刻ｔ２８〜時刻ｔ３３の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ３３以降では、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第２信号線１５２の信号電圧を基準電圧から輝度信号電圧に変化させる（図８のＳ２５）。これにより、駆動トランジスタ１１４のゲートに輝度信号電圧が印加される。このとき、静電保持容量１１７には、この輝度信号電圧に応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）の電圧レベルが上記ＬＯＷ→ＨＩＧＨ→ＬＯＷと変化した後、つづいて第２制御線１３１（ｋ＋１、１）の電圧レベルをＬＯＷからＨＩＧＨへ変化させる。この動作を、順次、発光画素行ごとに繰り返す。
以上、時刻ｔ３４以降では、補正された輝度信号電圧の書き込み及び発光が、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
図１１Ｂは、本発明の実施の形態２に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値電圧補正期間を含む。
本発明の実施の形態２に係る画像表示装置の駆動方法によれば、発光期間は、同一駆動ブロック内でも発光画素行ごとに順次設定される。よって、駆動ブロック内においても、行走査方向に対して発光期間が連続的に現れる。
以上、実施の形態２においても、スイッチングトランジスタ１１６及び静電保持容量１１８が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。
（実施の形態３）
本実施の形態における画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置された第１信号線及び第２信号線と、発光画素行ごとに配置された第１制御線とを備え、複数の発光画素は、複数の発光画素行を一単位とした２以上の駆動ブロックを構成し、複数の発光画素のそれぞれは、駆動トランジスタと、二つの端子を備え一方の端子が駆動トランジスタのゲートに接続された第１容量素子と、駆動トランジスタのソースに接続された発光素子と、ソース及びドレインの一方が第１容量素子の他方の端子と接続されソース及びドレインの他方が駆動トランジスタのソースと接続された第３スイッチ素子と、二つの端子を備え一方の端子が第１容量素子の他方の端子と接続され他方の端子が第１制御線と接続された第２容量素子とを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する発光画素は、さらに、第１信号線と駆動トランジスタのゲートとの間に挿入された第１スイッチ素子を備え、（ｋ＋１）番目の駆動ブロックに属する発光画素は、さらに、第２信号線と駆動トランジスタのゲートとの間に挿入された第２スイッチ素子を備え、第１制御線は、同一駆動ブロックの全発光画素では共通化されている。これにより、駆動トランジスタの閾値電圧補正期間及び発光期間を駆動ブロック内で一致させることが可能となる。よって、駆動回路の回路規模を小さくすることができる。また、閾値電圧補正期間を１フレーム期間に対して大きくとることができるので、画像表示品質が向上する。
以下、本発明の実施の形態について、図面を参照しながら説明する。
本実施の形態に係る画像表示装置の電気的な構成は、発光画素の回路構成を除き、図１に記載された構成と同様である。つまり、本実施の形態に係る画像表示装置は、表示パネル１０と、タイミング制御回路２０と、電圧制御回路３０とを備える。表示パネル１０は、後述する複数の発光画素２１Ａ及び２１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５とを備える。
以下、実施の形態１及び２と重複する構成については、説明を省略し、発光画素２１Ａ及び２１Ｂに関連する構成のみ説明を行う。
発光画素２１Ａ及び２１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素２１Ａ及び２１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素２１Ａは、奇数番目の駆動ブロックを構成し、また、発光画素２１Ｂは偶数番目の駆動ブロックを構成する。
図１２Ａは、本発明の実施の形態３に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図１２Ｂは、本発明の実施の形態３に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図１２Ａ及び図１２Ｂに記載された電流制御部２００は、実施の形態１における図２Ａ及び図２Ｂに記載された電流制御部１００と比較して、静電保持容量２１７、２１８、及びスイッチングトランジスタ２１６が電流制御部２００の構成要素として具体化されている点が異なる。以下、図２Ａ及び図２Ｂに記載された画像表示装置の構成と重複する点は説明を省略する。
図１２Ａ及び図１２Ｂにおいて、有機ＥＬ素子２１３は、例えば、カソードが負電源線である電源線１１２に接続されアノードが駆動トランジスタ２１４のソースに接続された発光素子であり、駆動トランジスタ２１４の駆動電流が流れることにより発光する。
駆動トランジスタ２１４は、ドレインが電源線に接続され、ソースが有機ＥＬ素子２１３のアノードに接続された駆動トランジスタである。駆動トランジスタ２１４は、信号電圧に対応してゲート−ソース間に印加された電圧をソース−ドレイン間電流に変換する。そして、このソース−ドレイン間電流を駆動電流として有機ＥＬ素子２１３に供給する。
スイッチングトランジスタ２１５は、ゲートが走査線２３３に接続され、ソース及びドレインの一方が駆動トランジスタ２１４のゲートに接続され、ソース及びドレインの他方が第１信号線もしくは第２信号線に接続されており、１フレーム期間内に基準電圧及び信号電圧を画素内ノードに印加する機能を有する。
スイッチングトランジスタ２１６は、ゲートが第２制御線２３１に接続され、ソース及びドレインの一方が静電保持容量２１７の他方の端子に接続され、ソース及びドレインの他方が駆動トランジスタ２１４のソースに接続されている。スイッチングトランジスタ２１６は、信号線からの信号電圧書き込み期間においてはオフ状態となることにより、静電保持容量２１７に正確な信号電圧に対応した電圧を保持させる機能を有する。一方、閾値電圧検出期間及び発光期間においてはオン状態となることにより、駆動トランジスタ２１４のソースを静電保持容量２１７及び２１８に接続し、正確に静電保持容量２１７に閾値電圧と信号電圧に対応した電荷を保持させ、駆動トランジスタ２１４が静電保持容量２１７に保持された電圧を反映した駆動電流を発光素子に供給させる機能を有する。
静電保持容量２１７は、一方の端子が駆動トランジスタ２１４のゲートに接続され、他方の端子が静電保持容量２１８の一方の端子に接続された第１容量素子である。静電保持容量２１７は、第１信号線２５１または第２信号線２５２から供給された信号電圧と駆動トランジスタ２１４の閾値電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ２１５がオフ状態となった後に、駆動トランジスタ２１４から有機ＥＬ素子２１３へ供給する信号電流を制御する機能を有する。
静電保持容量２１８は、静電保持容量２１７の他方の端子と第１制御線２３２との間に接続された第２容量素子である。静電保持容量２１８は、まず、スイッチングトランジスタ２１６の導通により、定常状態において駆動トランジスタ２１４のソース電位を記憶し、輝度信号電圧がスイッチングトランジスタ２１５から印加された際に、第１信号線もしくは第２信号線における輝度信号電圧の基準電圧に対する電圧差が、静電保持容量２１７に印加される電圧を決定する機能を有する。なお定常状態でのソース電位とは駆動トランジスタ２１４の閾値電圧である。その後、上記信号電圧の保持から信号電圧書き込みまでのタイミングが発光画素行ごとに異なっても、静電保持容量２１７の他方の端子の電位が静電保持容量２１８により確定されるので静電保持容量２１７の一方の端子の電位も確定され、駆動トランジスタ２１４のゲート電圧が確定される。一方、駆動トランジスタ２１４のソース電位は既に定常状態であるので、静電保持容量２１８は、結果的に駆動トランジスタ２１４のソース電位を保持する機能をも有する。
第２制御線２３１は、走査／制御線駆動回路１４に接続され、発光画素２１Ａ及び２１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第２制御線２３１は、駆動トランジスタ２１４のソースと静電保持容量２１７及び静電保持容量２１８間のノードとを導通または非導通とする状態を発生する機能を有する。
第１制御線２３２は、走査／制御線駆動回路１４に接続され、発光画素２１Ａ及び２１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第１制御線２３２は、電圧レベルを切り換えることにより、駆動トランジスタ２１４の閾値電圧を検出する環境を整える機能を有する。
走査線２３３は、発光画素２１Ａ及び２１Ｂを含む画素行に属する各発光画素へ輝度信号電圧または基準電圧である信号電圧を書き込むタイミングを供給する機能を有する。
第１信号線２５１及び第２信号線２５２は、信号線駆動回路１５に接続され、それぞれ、発光画素２１Ａ及び２１Ｂを含む画素列に属する各発光画素へ接続され、駆動ＴＦＴの閾値電圧を検出するための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。
なお、図１２Ａ〜図１２Ｂには記載されていないが、電源線１１０及び１１２は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。
次に、第２制御線２３１、第１制御線２３２、走査線２３３、第１信号線２５１及び第２信号線２５２の発光画素間における接続関係について説明する。
図１３は、本発明の実施の形態３に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。
前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図１３に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
図１３の上段に記載されたｋ番目の駆動ブロックでは、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）が当該駆動ブロック内の発光画素行ごとに配置されており、各発光画素２１Ａの有するスイッチングトランジスタ２１６のゲートに個別に接続されている。また、第１制御線２３２（ｋ）が当該駆動ブロック内の全発光画素２１Ａの有する静電保持容量２１８に共通して接続されている。一方、走査線２３３（ｋ、１）〜走査線２３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。
また、図１３の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第１制御線２３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線２３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線２５１が当該駆動ブロック内の全発光画素２１Ａの有するスイッチングトランジスタ２１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線２５２が当該駆動ブロック内の全発光画素２１Ｂの有するスイッチングトランジスタ２１５のソース及びドレインの他方に接続されている。
上記駆動ブロック化により、Ｖｔｈ検出回路を制御する第１制御線２３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の回路規模が低減する。またＶｔｈの検出時間を長く確保することができ、Ｖｔｈの検出精度が高くなり、結果表示品位が向上する。
次に、本実施の形態に係る画像表示装置の駆動方法について図１４Ａを用いて説明する。なお、ここでは、図１２Ａ及び図１２Ｂに記載された具体的回路構成を有する画像表示装置についての駆動方法を詳細に説明する。
図１４Ａは、本発明の実施の形態３に係る画像表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線２３３（ｋ、１）、２３３（ｋ、２）及び２３３（ｋ、ｍ）、第２制御線２３１（ｋ、１）、２３１（ｋ、２）及び２３１（ｋ、ｍ）、第１制御線２３２（ｋ）及び第１信号線２５１に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線２３３（ｋ＋１、１）、２３３（ｋ＋１、２）及び２３３（ｋ＋１、ｍ）、第２制御線２３１（ｋ＋１、１）、２３１（ｋ＋１、２）及び２３１（ｋ＋１、ｍ）、第１制御線２３２（ｋ＋１）及び第２信号線２５２に発生する電圧の波形図が示されている。
また、図１５は、本発明の実施の形態３に係る画像表示装置の有する発光画素の状態遷移図である。また、図１６は、本発明の実施の形態３に係る画像表示装置の動作フローチャートである。
まず、時刻ｔ４０において、走査線２３３（ｋ、１）の電圧レベルをＨＩＧＨに変化させ、第１信号線２５１から基準電圧を、駆動トランジスタ２１４のゲートに印加する（図１６のＳ３１）。このとき、図１５（ａ）に示すように、基準電圧は、例えば０Ｖである。また、時刻ｔ４０の直前においては発光モードであったので、この定常状態における駆動トランジスタ２１４のソース電位Ｖｓを、ＶＥＬとする。これと、第２制御線２３１（ｋ、１）の電圧レベルがＨＩＧＨ状態によりスイッチングトランジスタ２１６が導通状態であることから、Ｖｇｓ＝−ＶＥＬ＜ＶＴ（ＴＦＴ）となり、駆動トランジスタ２１４はオフ状態へと変化する。
その後、時刻ｔ４１において、走査線２３３（ｋ、１）の電圧レベルをＬＯＷに変化させ、以下、ｋブロック内において第１信号線２５１を基準電圧に維持したまま、走査線２３３の電圧レベルを、画素行順にＬＯＷ→ＨＩＧＨ→ＬＯＷとすることにより、有機ＥＬ素子２１３は画素行順に消光する。つまり、ｋブロックにおける発光画素の発光が画素行順に終了する。同時に、ｋブロックにおける非発光期間が画素行順に開始する。
次に、時刻ｔ４２において、走査／制御線駆動回路１４は、第１制御線２３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、ＬＯＷに変化させる（図１６のＳ３２）。また、このとき、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）の電圧レベルはＨＩＧＨに維持されている。ここで、スイッチングトランジスタ２１５がオフ状態で、第１制御線２３２（ｋ）をΔＶｒｅｓｅｔ（＞０）だけ変化させ、静電保持容量２１８の静電容量値をＣ２、有機ＥＬ素子２１３の静電容量及び閾値電圧を、それぞれＣＥＬ及びＶＴ（ＥＬ）とする。このとき、第１制御線２３２（ｋ）の電圧レベルをＨＩＧＨにした瞬間、駆動トランジスタ２１４のソース電極Ｓ（Ｍ）の電位Ｖｓは、Ｃ２とＣＥＬとで分配される電圧と、ＶＴ（ＥＬ）との和となり、
Figure 2010100938
 （式１１）
となる。その後、図１５（ｂ）に示すように、有機ＥＬ素子２１３の自己放電がなされることにより、上記Ｖｓは、定常状態では、ＶＴ（ＥＬ）に漸近していく。
次に、時刻ｔ４３において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを一斉にＨＩＧＨに変化させる。
続いて、走査／制御線駆動回路１４が第１制御線２３２（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、Ｖｓがバイアスされ、
Figure 2010100938
 （式１２）
となる。この第１制御線２３２（ｋ）のＨＩＧＨからＬＯＷへの変化により、駆動トランジスタ２１４のゲートソース間電圧であるＶｇｓには、駆動トランジスタ２１４の閾値電圧Ｖｔｈよりも大きな電圧を発生させている。つまり、静電保持容量２１７に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。これと同時に、図１５（ｃ）に示すように、駆動トランジスタ２１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量２１７、２１８及び有機ＥＬ素子２１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量２１７、２１８には駆動トランジスタ２１４のＶｔｈが記録される。なお、このとき、有機ＥＬ素子２１３へ流れる電流は、アノード電極電位が−Ｖｔｈよりも低電位であり、カソード電位が０Ｖであるので有機ＥＬ素子２１３は逆バイアス状態となっているため、有機ＥＬ素子２１３を発光させるための電流とはならない。
時刻ｔ４３〜時刻ｔ４４の期間、発光画素２１Ａの回路は定常状態となり、静電保持容量２１７および２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量２１７および２１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量２１７に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ４４において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを、一斉にＨＩＧＨからＬＯＷに変化させる（図１６のＳ３３）。これにより、静電保持容量２１７、２１８への駆動トランジスタ２１４のＶｔｈの記録が完了する。このとき、ｋ番目の駆動ブロックの全発光画素２１Ａの有する静電保持容量２１７及び２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。なお、時刻ｔ４４の直前において、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）も一斉にＬＯＷレベルとされており、スイッチングトランジスタ２１６はオフ状態となっている。これによりＶｔｈ検出後の駆動トランジスタ２１４のリーク電流が静電保持容量２１７、２１８へ流れ込み、静電保持容量２１７、２１８に記録された駆動トランジスタ２１４の閾値電圧Ｖｔｈの値がずれることを抑制している。
以上、時刻ｔ４３〜時刻ｔ４４の期間では、駆動トランジスタ２１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ４４以降の期間において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ２１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線２５１の信号電圧を各画素の輝度値に応じた輝度信号電圧Ｖｄａｔａに変化させる（図１６のＳ３４）。これにより、図１５（ｄ）に示すように、駆動トランジスタ２１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量２１７及び２１８の接点Ｍにおける電位ＶＭは、ＶｄａｔａがＣ１及びＣ２で分配された電圧と、時刻ｔ４４におけるＶｓ電位である−Ｖｔｈとの和となり、
Figure 2010100938
 （式１３）
となる。
つまり、静電保持容量２１７に保持される電位差ＶｇＭは、Ｖｄａｔａと上記式１３で規定された電位との差分であり、
Figure 2010100938
 （式１４）
となる。つまり、静電保持容量２１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、時刻ｔ４６以降の期間において、走査／制御線駆動回路１４は、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ２１６を、発光画素行ごとに順次オン状態とする（図１６のＳ３５）。これにより、駆動トランジスタ２１４のゲート−ソース間に式１３で示された電圧が印加され、図１５（ｅ）に示されたドレイン電流が流れることにより、閾値補正された信号電圧に対応した発光が、画素行ごとになされる。
以上、時刻ｔ４６以降の期間では、補正された輝度信号電圧の書き込み及び発光、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
ここで、駆動トランジスタ２１４を流れるドレイン電流ｉｄは、式４で規定されたＶｇＭから、駆動トランジスタ２１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、
Figure 2010100938
 （式１５）
と表される。ここで、βは移動度に関する特性パラメータである。式１５から、有機ＥＬ素子２１３を発光させるためのドレイン電流ｉｄは、駆動トランジスタ２１４の閾値電圧Ｖｔｈに依存せず、さらに有機ＥＬ素子２１３の容量成分に関係しない電流となっていることが解る。
以上、上述したように、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ２１４の閾値電圧Ｖｔｈ補償が同時に実行される。これにより、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線２３２を駆動ブロック内で共通化できる。
また、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の画像表示装置を実現することが可能となる。
また、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた画像表示装置とを同じ発光デューティに設定した場合、本発明の画像表示装置の方が、閾値検出期間を長く確保することが解る。
再び、本実施の形態に係る画像表示装置の駆動方法について説明する。
一方、時刻ｔ５０では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ２１４の閾値電圧補正が開始される。
まず、時刻ｔ５０において、走査線２３３（ｋ＋１、１）の電圧レベルをＨＩＧＨに変化させ、第２信号線２５２から基準電圧を、駆動トランジスタ２１４のゲートに印加する（図１６のＳ４１）。
その後、時刻ｔ５１において、走査線２３３（ｋ＋１、１）の電圧レベルをＬＯＷに変化させ、以下、（ｋ＋１）ブロック内において第２信号線２５２を基準電圧に維持したまま、走査線２３３の電圧レベルを、画素行順にＬＯＷ→ＨＩＧＨ→ＬＯＷとすることにより、有機ＥＬ素子２１３は画素行順に消光する。つまり、（ｋ＋１）ブロックにおける発光画素の発光が画素行順に終了する。同時に、（ｋ＋１）ブロックにおける非発光期間が画素行順に開始する。
次に、時刻ｔ５２において、走査／制御線駆動回路１４は、第１制御線２３２（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、ＬＯＷに変化させる（図１６のＳ４２）。また、このとき、第２制御線２３１（ｋ＋１、１）〜２３１（ｋ＋１、ｍ）の電圧レベルはＨＩＧＨに維持されている。
次に、時刻ｔ５３において、走査／制御線駆動回路１４は、走査線２３３（ｋ＋１、１）〜２３３（ｋ＋１、ｍ）の電圧レベルを一斉にＨＩＧＨに変化させる。
続いて、走査／制御線駆動回路１４が第１制御線２３２（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、Ｖｓがバイアスされる。この第１制御線２３２（ｋ）のＨＩＧＨからＬＯＷへの変化により、駆動トランジスタ２１４のゲートソース間電圧であるＶｇｓには、駆動トランジスタ２１４の閾値電圧Ｖｔｈよりも大きな電圧を発生させている。つまり、静電保持容量２１７に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。
これと同時に、図１５（ｃ）に示すように、駆動トランジスタ２１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量２１７、２１８及び有機ＥＬ素子２１３へと流す。このとき、Ｖｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量２１７、２１８には駆動トランジスタ２１４のＶｔｈが記録される。なお、このとき、有機ＥＬ素子２１３へ流れる電流は、アノード電極電位が−Ｖｔｈよりも低電位であり、カソード電位が０Ｖであるので有機ＥＬ素子２１３は逆バイアス状態となっているため、有機ＥＬ素子２１３を発光させるための電流とはならない。
時刻ｔ５３〜時刻ｔ５４の期間、発光画素２１Ａの回路は定常状態となり、静電保持容量２１７および２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量２１７および２１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量２１７に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ５４において、走査／制御線駆動回路１４は、走査線２３３（ｋ＋１、１）〜２３３（ｋ＋１、ｍ）の電圧レベルを、一斉にＨＩＧＨからＬＯＷに変化させる（図１６のＳ４３）。これにより、静電保持容量２１７、２１８への駆動トランジスタ２１４のＶｔｈの記録が完了する。このとき、ｋ番目の駆動ブロックの全発光画素２１Ａの有する静電保持容量２１７及び２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。なお、時刻ｔ４４の直前において、第２制御線２３１（ｋ＋１、１）〜２３１（ｋ＋１、ｍ）も一斉にＬＯＷレベルとされており、スイッチングトランジスタ２１６はオフ状態となっている。これによりＶｔｈ検出後の駆動トランジスタ２１４のリーク電流が静電保持容量２１７、２１８へ流れ込み、静電保持容量２１７、２１８に記録された駆動トランジスタ２１４の閾値電圧Ｖｔｈの値がずれることを抑制している。
以上、時刻ｔ５３〜時刻ｔ５４の期間では、駆動トランジスタ２１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ５４以降の期間において、走査／制御線駆動回路１４は、走査線２３３（ｋ＋１、１）〜２３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ２１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第２信号線２５２の信号電圧を各画素の輝度値に応じた輝度信号電圧Ｖｄａｔａに変化させる（図１６のＳ４４）。これにより、図１５（ｄ）に示すように、駆動トランジスタ２１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。
ここで、静電保持容量２１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、時刻ｔ５６以降の期間において、走査／制御線駆動回路１４は、第２制御線２３１（ｋ＋１、１）〜２３１（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ２１６を、発光画素行ごとに順次オン状態とする（図１６のＳ４５）。これにより、駆動トランジスタ２１４のゲート−ソース間に式１３で示された電圧が印加され、図１５（ｅ）に示されたドレイン電流が流れることにより、閾値補正された信号電圧に対応した発光が、画素行ごとになされる。
以上、時刻ｔ５６以降の期間では、補正された輝度信号電圧の書き込み及び発光、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
図１４Ｂは、本発明の実施の形態３に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値電圧補正期間を含む。
本発明の実施の形態３に係る画像表示装置の駆動方法によれば、発光期間は、同一駆動ブロック内でも発光画素行ごとに順次設定される。よって、駆動ブロック内においても、行走査方向に対して発光期間が連続的に現れる。
以上、実施の形態３においても、スイッチングトランジスタ２１６及び静電保持容量２１８が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ２１４の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ２１４の閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。
以上、実施の形態１〜３について説明したが、本発明に係る画像表示装置は、上述した実施の形態に限定されるものではない。実施の形態１〜３における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１〜３に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る画像表示装置を内蔵した各種機器も本発明に含まれる。
なお、以上述べた実施の形態では、スイッチングトランジスタのゲートの電圧レベルがＨＩＧＨの場合にオン状態になるｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成し、走査線の極性を反転させた画像表示装置でも、上述した各実施の形態と同様の効果を奏する。
また、以上に述べた実施の形態では、有機ＥＬ素子はカソード側を他の画素と共通化して接続されているが、アノード側を共通化して、カソード側を画素回路と接続した画像表示装置でも、上述した各実施の形態と同様の効果を奏する。
また、例えば、本発明に係る画像表示装置は、図１７に記載されたような薄型フラットＴＶに内蔵される。本発明に係る画像表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットＴＶが実現される。
本発明は、特に、画素信号電流により画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。
１、５００ 画像表示装置
１０ 表示パネル
１１Ａ、１１Ｂ、２１Ａ、２１Ｂ、５０１ 発光画素
１２ 信号線群
１３ 制御線群
１４ 走査／制御線駆動回路
１５ 信号線駆動回路
２０ タイミング制御回路
３０ 電圧制御回路
１１０、１１２ 電源線
１１３、２１３ 有機ＥＬ素子
１１４、２１４、５１２ 駆動トランジスタ
１１５、１１６、２１５、２１６、５１１ スイッチングトランジスタ
１１７、１１８、２１７、２１８ 静電保持容量
１３１、２３１ 第２制御線
１３２、２３２ 第１制御線
１３３、２３３、７０１、７０２、７０３ 走査線
１５１、２５１ 第１信号線
１５２、２５２ 第２信号線
５０２ 画素アレイ部
５０３ 信号セレクタ
５０４ 走査線駆動部
５０５ 給電線駆動部
５１３ 保持容量
５１４ 発光素子
５１５ 接地配線
６０１ 信号線
８０１、８０２、８０３ 給電線
本発明は、画像表示装置およびその駆動方法に関し、特に電流駆動型の発光素子を用いた画像表示装置およびその駆動方法に関する。
電流駆動型の発光素子を用いた画像表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた画像表示装置が知られている。この自発光する有機ＥＬ素子を用いた有機ＥＬ表示装置は、液晶表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。
有機ＥＬ表示装置では、通常、画素を構成する有機ＥＬ素子がマトリクス状に配置される。複数の行電極（走査線）と複数の列電極（データ線）との交点に有機ＥＬ素子を設け、選択した行電極と複数の列電極との間にデータ信号に相当する電圧を印加するようにして有機ＥＬ素子を駆動するものをパッシブマトリクス型の有機ＥＬディスプレイと呼ぶ。
一方、複数の走査線と複数のデータ線との交点にスイッチング薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を設け、このスイッチングＴＦＴに駆動素子のゲートを接続し、選択した走査線を通じてこのスイッチングＴＦＴをオンさせて信号線からデータ信号を駆動素子に入力する。この駆動素子によって有機ＥＬ素子を駆動するものをアクティブマトリクス型の有機ＥＬ表示装置と呼ぶ。
アクティブマトリクス型の有機ＥＬ表示装置は、各行電極（走査線）を選択している期間のみ、それに接続された有機ＥＬ素子が発光するパッシブマトリクス型の有機ＥＬ表示装置とは異なり、次の走査（選択）まで有機ＥＬ素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。従って、アクティブマトリクス型の有機ＥＬ表示装置は、低電圧で駆動でき、低消費電力化が可能となる。しかしながら、アクティブマトリクス型の有機ＥＬディスプレイでは、駆動トランジスタの特性のばらつきに起因して、同じデータ信号を与えても、各画素において有機ＥＬ素子の輝度が異なり、輝度むらが発生するという欠点がある。
この問題に対し、例えば、特許文献１では、駆動トランジスタの特性のばらつきによる輝度ムラの補償方法として、簡単な画素回路で、画素ごとの特性バラツキを補償する方法が開示されている。
図１８は、特許文献１に記載された従来の画像表示装置の構成を示すブロック図である。同図に記載された画像表示装置５００は、画素アレイ部５０２と、これを駆動する駆動部からなる。画素アレイ部５０２は、行ごとに配置された走査線７０１〜７０ｍと、列ごとに配置された信号線６０１〜６０ｎと、両者が交差する部分に配置された行列状の発光画素５０１と、行ごとに配置された給電線８０１〜８０ｍとを備える。また、駆動部は、信号セレクタ５０３と、走査線駆動部５０４と、給電線駆動部５０５とを備える。
走査線駆動部５０４は、各走査線７０１〜７０ｍに水平周期（１Ｈ）で順次制御信号を供給して発光画素５０１を行単位で線順次走査する。給電線駆動部５０５は、この線順次走査に合わせて各給電線８０１〜８０ｍに第１電圧と第２電圧で切換る電源電圧を供給する。信号セレクタ５０３は、この線順次走査に合わせて映像信号となる輝度信号電圧と基準電圧とを切換えて列状の信号線６０１〜６０ｎに供給する。
ここで、列状の信号線６０１〜６０ｎは、それぞれ、列ごとに２本配置されており、一方の信号線は奇数行の発光画素５０１に基準電圧及び信号電圧を供給し、他方の信号線は偶数行の発光画素５０１に基準電圧及び信号電圧を供給している。
図１９は、特許文献１に記載された従来の画像表示装置の有する発光画素の回路構成図である。なお、同図には１行目かつ１列目の発光画素５０１を記載している。この発光画素５０１に対して走査線７０１、給電線８０１及び信号線６０１が配されている。なお、信号線６０１は２本あるうちの１本が、発光画素５０１に接続されている。発光画素５０１は、スイッチングトランジスタ５１１と、駆動トランジスタ５１２と、保持容量５１３と、発光素子５１４とを備える。スイッチングトランジスタ５１１は、ゲートが走査線７０１に、ソース及びドレインの一方が信号線６０１に、その他方が駆動トランジスタ５１２のゲートにそれぞれ接続されている。駆動トランジスタ５１２は、ソースが発光素子５１４のアノードに、ドレインが給電線８０１にそれぞれ接続されている。発光素子５１４は、カソードが接地配線５１５に接続されている。保持容量５１３は、駆動トランジスタ５１２のソース及びゲートに接続されている。
上記構成において、給電線駆動部５０５は、信号線６０１が基準電圧である状態で、給電線８０１を第１電圧（高電圧）から第２電圧（低電圧）に切り換える。走査線駆動部５０４は、同じく信号線６０１が基準電圧である状態で、走査線７０１の電圧を“Ｈ”レベルにしてスイッチングトランジスタ５１１を導通させ、基準電圧を駆動トランジスタ５１２のゲートに印加するとともに、駆動トランジスタ５１２のソースを第２電圧に設定する。以上の動作により、駆動トランジスタ５１２の閾値電圧Ｖｔｈの補正のための準備が完了する。続いて、給電線駆動部５０５は、信号線６０１の電圧が基準電圧から信号電圧に切り換わる前の補正期間で、給電線８０１の電圧を第２電圧から第１電圧に切り換えて、駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧を保持容量５１３に保持させる。次に、スイッチングトランジスタ５１１の電圧を“Ｈ”レベルにして信号電圧を保持容量５１３に保持させる。つまり、この信号電圧は、先に保持された駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧に加算されて保持容量５１３に書き込まれる。そして、駆動トランジスタ５１２は、第１電圧にある給電線８０１から電流の供給を受け、上記保持電圧に応じた駆動電流を発光素子５１４に流す。
上述した動作では、信号線６０１は列ごとに２本配置されていることにより、各信号線が基準電圧にある時間帯を長くしている。よって、駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧を保持容量５１３に保持するための補正期間を確保するようにしている。
図２０は、特許文献１に記載された画像表示装置の動作タイミングチャートである。同図には、上から順に、１ライン目の走査線７０１及び給電線８０１、２ライン目の走査線７０２及び給電線８０２、３ライン目の走査線７０３及び給電線８０３、奇数行の発光画素に割り当てられた信号線、偶数行の発光画素に割り当てられた信号線の信号波形が記載されている。走査線に印加される走査信号は、１水平期間（１Ｈ）ずつ順次１ラインごとにシフトしていく。１ライン分の走査線に印加される走査信号は、２個のパルスを含んでいる。１番目のパルスは時間幅が長く１Ｈ以上である。２番目のパルスは時間幅が狭く、１Ｈの一部である。１番目のパルスは上述した閾値補正期間に対応し、２番目のパルスは信号電圧サンプリング期間及び移動度補正期間に対応している。また、給電線に供給される電源パルスも１Ｈ周期で１ラインごとにシフトしていく。これに対して、各信号線は２Ｈに１回、信号電圧が印加され、基準電圧にある時間帯を１Ｈ以上確保することが可能となる。
以上のように、特許文献１に記載された従来の画像表示装置では、発光画素ごとに駆動トランジスタ５１２の閾値電圧Ｖｔｈがばらついても、十分な閾値補正期間が確保されることにより、発光画素ごとに当該ばらつきはキャンセルされ、画像の輝度ムラ抑止が図られる。
特開２００８−１２２６３３号公報
しかしながら、特許文献１に記載された従来の画像表示装置は、発光画素行ごとに配置された走査線及び給電線の信号レベルのオンオフが多い。例えば、閾値補正期間を発光画素行ごとに設定しなければならない。また、信号線からスイッチングトランジスタを介して輝度信号電圧がサンプリングされると、引き続いて発光期間を設けなければならない。よって、画素行ごとの閾値補正タイミング及び発光タイミングを設定する必要がある。このため、表示パネルが大面積化されるにつれ、行数も増加するので、各駆動回路から出力される信号が多くなり、また、その信号切り換えの周波数が高くなり、走査線駆動回路及び給電線駆動回路の信号出力負荷が大きくなる。
また、特許文献１に記載された従来の画像表示装置は、駆動トランジスタの閾値電圧Ｖｔｈの補正期間は２Ｈ未満であり、高精度の補正が要求される画像表示装置としては限界がある。
上記課題に鑑み、本発明は、駆動回路の出力負荷が低減され、表示品質が向上した画像表示装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された第１制御線を備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、少なくとも、前記第１電源線、前記発光素子の他方の端子及び前記第１制御線に接続され、前記信号電圧を前記信号電流に変換する電流制御部と、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第１信号線と前記電流制御部との導通及び非導通を切り換える第１スイッチ素子を備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第２信号線と前記電流制御部との導通及び非導通を切り換える第２スイッチ素子を備え、前記第１制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立していることを特徴とする。
本発明の画像表示装置およびその駆動方法によれば、駆動トランジスタの閾値電圧補正期間及びタイミングを駆動ブロック内で一致させることが可能となるので信号レベルのオンからオフもしくはオフからオンへの切替え回数を減らすことができ、発光画素の回路を駆動する駆動回路の負荷が低減する。上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を１フレーム期間に対して大きくとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。
図１は、本発明の実施の形態１に係る画像表示装置の電気的な構成を示すブロック図である。 図２Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の回路構成図である。 図２Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の回路構成図である。 図３Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図３Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図４Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図４Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図５は、本発明の実施の形態１に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。 図６Ａは、本発明の実施の形態１に係る画像表示装置の駆動方法の動作タイミングチャートである。 図６Ｂは、本発明の実施の形態１に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図７は、本発明の実施の形態１に係る画像表示装置の有する発光画素の状態遷移図である。 図８は、本発明の実施の形態１に係る画像表示装置の動作フローチャートである。 図９は、走査線及び信号線の波形特性を説明する図である。 図１０は、本発明の実施の形態２に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。 図１１Ａは、本発明の実施の形態２に係る画像表示装置の駆動方法の動作タイミングチャートである。 図１１Ｂは、本発明の実施の形態２に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図１２Ａは、本発明の実施の形態３に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図１２Ｂは、本発明の実施の形態３に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図１３は、本発明の実施の形態３に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。 図１４Ａは、本発明の実施の形態３に係る画像表示装置の駆動方法の動作タイミングチャートである。 図１４Ｂは、本発明の実施の形態３に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図１５は、本発明の実施の形態３に係る画像表示装置の有する発光画素の状態遷移図である。 図１６は、本発明の実施の形態３に係る画像表示装置の動作フローチャートである。 図１７は、本発明の画像表示装置を内蔵した薄型フラットＴＶの外観図である。 図１８は、特許文献１に記載された従来の画像表示装置の構成を示すブロック図である。 図１９は、特許文献１に記載された従来の画像表示装置の有する発光画素の回路構成図である。 図２０は、特許文献１に記載された画像表示装置の動作タイミングチャートである。
本発明の一態様に係る画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された第１制御線を備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、少なくとも、前記第１電源線、前記発光素子の他方の端子及び前記第１制御線に接続され、前記信号電圧を前記信号電流に変換する電流制御部と、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第１信号線と前記電流制御部との導通及び非導通を切り換える第１スイッチ素子を備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第２信号線と前記電流制御部との導通及び非導通を切り換える第２スイッチ素子を備え、前記第１制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。
上記構成により、第１制御線信号のタイミングを駆動ブロック内で一致させることが可能となる。よって、発光素子に流れる駆動電流を制御する信号を出力する駆動回路の負荷が低減する。また、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、第１制御線による電流制御部の制御動作期間を１フレーム期間の中で長くとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質を向上させることが可能となる。
また、本発明の一態様に係る画像表示装置は、前記電流制御部は、ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧をソース−ドレイン間電流である前記信号電流に変換する駆動トランジスタを備え、前記第１スイッチ素子は、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されたスイッチングトランジスタであり、前記第２スイッチ素子は、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されたスイッチングトランジスタであり、前記電流制御部は、さらに、一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソースに接続された第１容量素子と、一方の端子が前記駆動トランジスタのソースに接続され、他方の端子が前記第１制御線に接続された第２容量素子とを備えるものである。
上記構成により、駆動トランジスタの閾値電圧補正期間及びタイミングを駆動ブロック内で一致させることが可能となる。また、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を１フレーム期間の中で長くとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。
また、本発明の一態様に係る画像表示装置は、さらに、発光画素行ごとに配置された第２制御線を備え、前記電流制御部は、さらに、ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記第１容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第３スイッチ素子を備えるものである。
本態様によれば、第３スイッチ素子、第１容量素子及び第２容量素子が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置により、駆動トランジスタの閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
また、本発明の一態様に係る画像表示装置は、さらに、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路を具備し、前記駆動回路は、前記第１信号線から基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加することにより、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にし、前記第１制御線から初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第１信号線から前記基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第２制御線から前記第３スイッチ素子をオフ状態とする電圧を印加することにより、前記第１容量素子とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記走査線から前記第１スイッチ素子をオフ状態とする電圧を印加することにより、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にし、前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加することにより、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にし、前記第１制御線から初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第２制御線から前記第３スイッチ素子をオフ状態とする電圧を印加することにより、前記第１容量素子と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記走査線から前記第２スイッチ素子をオフ状態とする電圧を印加することにより、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にするものである。
本態様によれば、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線の電圧を制御する駆動回路が、上記閾値補正期間、信号電圧書き込み期間及び発光期間を制御する。
また、本発明の一態様に係る画像表示装置は、さらに、発光画素行ごとに配置された第２制御線を備え、前記電流制御部は、さらに、ゲートが前記第２制御線に接続され、ソース及びドレインが前記第１電源線と前記発光素子の他方の端子との間に挿入され、前記駆動トランジスタのソース−ドレイン間電流のオンオフを切り換える第４スイッチ素子を備えるものである。
これにより、駆動トランジスタのソース−ドレイン電流のオンオフを制御することが可能となるので、駆動トランジスタへの信号電圧印加タイミングと独立して発光素子の発光動作を行うことが可能となる。
また、本発明の一態様に係る画像表示装置は、さらに、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路とを具備し、前記駆動回路は、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止し、前記第１信号線から基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第１制御線から初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第２制御線から前記第４スイッチ素子をオン状態とする電圧を印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加し、前記第２制御線から前記第４スイッチ素子をオフ状態とする電圧を印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記走査線から前記第１スイッチ素子をオフ状態とする電圧を印加することにより、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にし、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止し、前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第１制御線から、前記初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第２制御線に対し、前記第４スイッチ素子をオン状態とする電圧を印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加し、前記第２制御線から前記第４スイッチ素子をオフ状態とする電圧を印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記走査線から前記第１スイッチ素子をオフ状態とする電圧を印加することにより、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にするものである。
本態様によれば、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線の電圧を制御する駆動回路が、上記閾値補正期間、信号電圧書き込み期間及び発光期間を制御する。
また、本発明の一態様に係る画像表示装置は、前記第２制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。
これにより、第２制御線により第４スイッチ素子を同一ブロック内で同時制御することにより、同一ブロック内での同時発光を実現することが可能となり、第２制御線からの信号を出力する駆動回路の負荷が低減する。
また、本発明の一態様に係る画像表示装置は、前記第４スイッチ素子は、ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記駆動トランジスタのソース及びドレインの他方に接続され、ソース及びドレインの他方が前記第１電源線と接続されたスイッチングトランジスタである。
上記構成により、駆動トランジスタの閾値電圧補正期間及びタイミングを駆動ブロック内で一致させることが可能となる。また、第４スイッチ素子及び第２容量素子の配置により、発光期間及びタイミングも駆動ブロック内で一致させることが可能となる。よって、各スイッチ素子の導通及び非導通を制御する信号及び駆動トランジスタのドレインへの電圧印加のオンオフを制御する信号を出力する駆動回路の負荷が低減する。また、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を１フレーム期間の中で長くとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。
また、本発明の一態様に係る画像表示装置は、前記信号電圧は、前記発光素子を発光させるための輝度信号電圧、及び、前記駆動トランジスタの閾値電圧に対応した電圧を前記第１容量素子に記憶させるための基準電圧からなり、前記画像表示装置は、さらに、前記信号電圧を前記第１信号線及び前記第２信号線に出力する信号線駆動回路と、前記信号線駆動回路が前記信号電圧を出力するタイミングを制御するタイミング制御回路とを備え、前記タイミング制御回路は、前記第１信号線及び前記第２信号線に対し前記輝度信号電圧及び前記基準電圧を互いに排他的に出力させるものである。
本態様によれば、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられる。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されるほど、相対的な閾値電圧補正期間を長く設けることが可能となる。
また、本発明の一態様に係る画像表示装置は、全ての前記発光画素を書き換える時間をＴｆとし、前記駆動ブロックの総数をＮとすると、前記駆動トランジスタの閾値電圧を検出する時間は、最大でＴｆ／Ｎである。
また、本発明は、このような特徴的な手段を備える画像表示装置として実現することができるだけでなく、画像表示装置に含まれる特徴的な手段をステップとする画像表示装置の駆動方法として実現することができる。
（実施の形態１）
本実施の形態における画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置された第１信号線及び第２信号線と、発光画素行ごとに配置された第１制御線とを備え、複数の発光画素は、複数の発光画素行を一単位とした２以上の駆動ブロックを構成し、複数の発光画素のそれぞれは、駆動トランジスタと、両端子が駆動トランジスタのゲート及びソースに接続された第１容量素子と、駆動トランジスタのソースに接続された発光素子と、駆動トランジスタのソース−ドレイン間電流のオンオフを切り換える第４スイッチ素子と、駆動トランジスタのソースと前記第１制御線との間に挿入された第２容量素子とを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する発光画素は、さらに、第１信号線と前記駆動トランジスタのゲートとの間に挿入された第１スイッチ素子を備え、（ｋ＋１）番目の駆動ブロックに属する発光画素は、さらに、第２信号線と駆動トランジスタのゲートとの間に挿入された第２スイッチ素子を備え、第１制御線は、同一駆動ブロックの全発光画素では共通化されている。これにより、駆動トランジスタの閾値電圧補正期間及び発光期間を駆動ブロック内で一致させることが可能となる。よって、駆動回路の負担負荷が低減する。また、閾値電圧補正期間を１フレーム期間に対して大きくとることができるので、画像表示品質が向上する。
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の実施の形態１に係る画像表示装置の電気的な構成を示すブロック図である。同図における画像表示装置１は、表示パネル１０と、タイミング制御回路２０と、電圧制御回路３０とを備える。表示パネル１０は、複数の発光画素１１Ａ及び１１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５とを備える。
発光画素１１Ａ及び１１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素１１Ａ及び１１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素１１Ａは、奇数番目の駆動ブロックを構成し、また、発光画素１１Ｂは偶数番目の駆動ブロックを構成する。
信号線群１２は、発光画素列ごとに配置された複数の信号線からなる。ここで、各発光画素列につき２本の信号線が配置されており、奇数番目の駆動ブロックの発光画素は一方の信号線に接続され、偶数番目の駆動ブロックの発光画素は他方の信号線に接続されている。
制御線群１３は、発光画素ごとに配置された走査線及び制御線からなる。
走査／制御線駆動回路１４は、制御線群１３の各走査線へ走査信号を、また、各制御線へ制御信号を出力することにより、発光画素の有する回路素子を駆動する。
信号線駆動回路１５は、信号線群１２の各信号線へ輝度信号または基準信号を出力することにより、発光画素の有する回路素子を駆動する。
タイミング制御回路２０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の出力タイミングを制御する。また、タイミング制御回路２０は、信号線駆動回路１５から出力される輝度信号または基準信号を出力するタイミングを制御する。
電圧制御回路３０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の電圧レベルを制御する。
図２Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の回路構成図であり、図２Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の回路構成図である。図２Ａ及び図２Ｂに記載された発光画素１１Ａ及び１１Ｂは、いずれも、有機ＥＬ（エレクトロルミネッセンス）素子１１３と、駆動トランジスタ１１４を含む電流制御部１００と、スイッチングトランジスタ１１５と、第２制御線１３１と、第１制御線１３２と、走査線１３３と、第１信号線１５１と、第２信号線１５２とを備える。
電流制御部１００は、第１電源線である電源線１１０、有機ＥＬ素子１１３のアノード、第２制御線１３１、第１制御線１３２及びスイッチングトランジスタ１１５のソース及びドレインの一方の端子に接続されている。この構成により、電流制御部１００は、第１信号線１５１又は第２信号線１５２から供給される信号電圧を駆動トランジスタ１１４のソースドレイン電流である信号電流に変換する機能を有する。
有機ＥＬ素子１１３は、例えば、カソードが第２電源線である電源線１１２に接続されアノードが電流制御部１００に接続された発光素子であり、駆動トランジスタ１１４の駆動電流が流れることにより発光する。
駆動トランジスタ１１４は、ゲート−ソース間に信号電圧に対応した電圧が印加されることにより、当該電圧に対応したソース−ドレイン間電流を変換する。そして、このソース−ドレイン間電流は、駆動電流として有機ＥＬ素子１１３に供給される。駆動トランジスタ１１４は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
スイッチングトランジスタ１１５は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が電流制御部１００に接続されている。また、そのソース及びドレインの他方は、奇数駆動ブロックの発光画素１１Ａにおいては、第１信号線１５１に接続され、第１スイッチ素子として機能し、偶数駆動ブロックの発光画素１１Ｂにおいては、第２信号線１５２に接続され、第２スイッチ素子として機能する。
また、電流制御部１００は、上記信号電流をオンオフする機能を有することが好ましい。図３Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図３Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図３Ａ及び図３Ｂに記載された電流制御部１００は、図２Ａ及び図２Ｂに記載された電流制御部１００と比較して、スイッチングトランジスタ１１６が電流制御部１００の構成要素として具体化されている点が異なる。以下、図２Ａ及び図２Ｂに記載された画像表示装置の構成と重複する点は説明を省略する。
図３Ａ及び図３Ｂにおいて、スイッチングトランジスタ１１６は、ゲートが第２制御線１３１に接続され、ソース及びドレインの他方が正電源線である電源線１１０に接続された第４スイッチ素子である。スイッチングトランジスタ１１６は、駆動トランジスタ１１４のソース−ドレイン間電流をオンオフさせる機能を有する。
なお、スイッチングトランジスタ１１６は、そのソース及びドレインが電源線１１０と有機ＥＬ素子のアノードとの間に接続されていればよい。この配置により、駆動トランジスタ１１４のソース−ドレイン間電流をオンオフさせることが可能となる。スイッチングトランジスタ１１５及び１１６は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
また、電流制御部１００は、上記信号電圧に対応した電圧を保持する機能、及び、駆動トランジスタ１１４の閾値電圧を検出し保持する機能を有することが好ましい。
図４Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図４Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図４Ａ及び図４Ｂに記載された電流制御部１００は、図３Ａ及び図３Ｂに記載された電流制御部１００と比較して、静電保持容量１１７及び１１８が電流制御部１００の構成要素として具体化されている点が異なる。以下、図３Ａ及び図３Ｂに記載された画像表示装置の構成と重複する点は説明を省略する。
図４Ａ及び図４Ｂにおいて、有機ＥＬ素子１１３は、例えば、カソードが負電源線である電源線１１２に接続されアノードが駆動トランジスタ１１４のソースに接続された発光素子であり、駆動トランジスタ１１４の駆動電流が流れることにより発光する。
駆動トランジスタ１１４は、ドレインがスイッチングトランジスタ１１６のソース又はドレインの一方に接続され、ソースが有機ＥＬ素子１１３のアノードに接続された駆動トランジスタである。駆動トランジスタ１１４は、ゲート−ソース間に印加された信号電圧に対応したソース−ドレイン間電流に変換する。そして、このソース−ドレイン間電流を駆動電流として有機ＥＬ素子１１３に供給する。
スイッチングトランジスタ１１５は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が駆動トランジスタ１１４のゲートに接続されている。
静電保持容量１１７は、一方の端子が駆動トランジスタ１１４のゲートに接続され、他方の端子が駆動トランジスタ１１４のソースに接続された第１容量素子である。静電保持容量１１７は、第１信号線１５１または第２信号線１５２から供給された信号電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ１１５がオフ状態となった後に、駆動トランジスタ１１４から有機ＥＬ素子１１３へ供給する信号電流を制御する機能を有する。
静電保持容量１１８は、静電保持容量１１７の他方の端子と第１制御線１３２との間に接続された第２容量素子である。静電保持容量１１８は、まず、定常状態において駆動トランジスタ１１４のソース電位を記憶し、輝度信号電圧がスイッチングトランジスタ１１５から印加された場合でもそのソース電位の情報は静電保持容量１１７と静電保持容量１１８との間のノードに残る。なおこのタイミングでのソース電位とは駆動トランジスタ１１４の閾値電圧である。その後、上記信号電圧の保持から発光までのタイミングが発光画素行ごとに異なっても、静電保持容量１１７の他方の端子の電位が確定されるので駆動トランジスタ１１４のゲート電圧が確定される。一方、駆動トランジスタ１１４のソース電位は既に定常状態であるので、静電保持容量１１８は、結果的に駆動トランジスタ１１４のソース電位を保持する機能を有する。
第２制御線１３１は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第２制御線１３１は、駆動トランジスタ１１４のソース−ドレイン間電流をオンオフするタイミングを供給する機能を有する。
第１制御線１３２は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第１制御線１３２は、電圧レベルを切り換えることにより、駆動トランジスタ１１４の閾値電圧を検出する環境を整える機能を有する。
走査線１３３は、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素へ輝度信号電圧または基準電圧である信号電圧を書き込むタイミングを供給する機能を有する。
第１信号線１５１及び第２信号線１５２は、信号線駆動回路１５に接続され、それぞれ、発光画素１１Ａ及び１１Ｂを含む画素列に属する各発光画素へ接続され、駆動ＴＦＴの閾値電圧を検出するための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。
なお、図２Ａ〜図４Ｂには記載されていないが、電源線１１０及び電源線１１２は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。
次に、第２制御線１３１、第１制御線１３２、走査線１３３、第１信号線１５１及び第２信号線１５２の発光画素間における接続関係について説明する。
図５は、本発明の実施の形態１に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。
前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図５に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
図５の上段に記載されたｋ番目の駆動ブロックでは、第２制御線１３１（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１６のゲートに共通して接続されている。また、第１制御線１３２（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有する静電保持容量１１８に共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。また、図５の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第２制御線１３１（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第２制御線１３１（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。また、ｋ番目の駆動ブロックに接続された第１制御線１３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線１３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。
上記駆動ブロック化により、駆動トランジスタ１１４のドレインへの電圧印加のオンオフを制御する第２制御線１３１の本数が削減される。また、駆動トランジスタ１１４の閾値電圧Ｖｔｈを検出するＶｔｈ検出回路を制御する第１制御線１３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の出力本数が低減し、回路規模の削減を可能にする。
次に、本実施の形態に係る画像表示装置１の駆動方法について図６Ａを用いて説明する。なお、ここでは、図４Ａ及び図４Ｂに記載された具体的回路構成を有する画像表示装置についての駆動方法を詳細に説明する。
図６Ａは、本発明の実施の形態１に係る画像表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１、第２制御線１３１（ｋ）及び第１制御線１３２（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２、第２制御線１３１（ｋ＋１）及び第１制御線１３２（ｋ＋１）に発生する電圧の波形図が示されている。また、図７は、本発明の実施の形態１に係る画像表示装置の有する発光画素の状態遷移図である。また、図８は、本発明の実施の形態１に係る画像表示装置の動作フローチャートである。
まず、時刻ｔ０の直前では、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ）及び第２制御線１３１（ｋ）もＬＯＷである。図７（ａ）のように、第２制御線１３１（ｋ）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、ｋブロックにおける発光画素の一斉発光が終了する。同時に、ｋブロックにおける非発光期間が開始する。
次に、時刻ｔ０において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３１（ｋ）はＬＯＷとなってスイッチングトランジスタ１１６はオフとなっており（図８のＳ１１）、信号線駆動回路１５は、第１信号線１５１の信号電圧を、輝度信号電圧から駆動トランジスタ１１４がオフとなる基準電圧に変化させてある（図８のＳ１２）。これにより、基準信号電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ１において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ２においてＬＯＷに変化させる（図８のＳ１３）。また、このとき、第２制御線１３１（ｋ）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。ここで、例えば、基準信号電圧及び電源線１１２電位を０Ｖとし、第１制御線１３２（ｋ）のＨＩＧＨ電圧レベル（ＶｇＨ）とＬＯＷ電圧レベル（ＶｇＬ）の電位差（ＶｇＨ−ＶｇＬ）をΔＶｒｅｓｅｔ、静電保持容量１１８の静電容量値をＣ２、有機ＥＬ素子１１３の静電容量及び閾値電圧を、それぞれＣＥＬ及びＶＴ（ＥＬ）とする。このとき、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨにした瞬間、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）の電位Ｖｓは、Ｃ２とＣＥＬとで分配される電圧と、ＶＴ（ＥＬ）との和とほぼ等しく、
Figure 2010100938
 （式１）
となる。その後、図７（ｂ）に示すように、有機ＥＬ素子１１３の自己放電がなされることにより、上記Ｖｓは、定常状態では、ＶＴ（ＥＬ）に漸近していく。すなわち、Ｖｓ→ＶＴ（ＥＬ）となる。
その後、時刻ｔ２において、走査／制御線駆動回路１４が第１制御線１３２（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、Ｖｓがバイアスされ、
Figure 2010100938
 （式２）
となる。この第１制御線１３２（ｋ）のＨＩＧＨからＬＯＷへの変化により、駆動トランジスタ１１４のゲートソース間電圧であるＶｇｓには、駆動トランジスタ１１４の閾値電圧Ｖｔｈよりも大きな電圧が発生するようにΔＶresetを設定している。つまり、静電保持容量１１７に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、図７（ｃ）に示すように、駆動トランジスタ１１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子１１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、このとき、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタのソース電極電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣＥＬとして機能する。
時刻ｔ３〜時刻ｔ４の期間、発光画素１１Ａの回路は定常状態となり、静電保持容量１１７および１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１７および１１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１７に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ４において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させる（図８のＳ１４）。これにより、駆動トランジスタ１１４への電流供給が停止される。このとき、ｋ番目の駆動ブロックの全発光画素１１Ａの有する静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ５において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする。
以上、時刻ｔ０〜時刻ｔ５の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ５〜時刻ｔ７の期間において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させる（図８のＳ１５）。これにより、図７（ｄ）に示すように、駆動トランジスタ１１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量１１７及び１１８の接点Ｍにおける電位ＶＭ（＝Ｖｓ）は、信号電圧の変化量ΔＶｄａｔａがＣ１及びＣ２で分配された電圧と、時刻ｔ４におけるＶｓ電位である−Ｖｔｈとの和となり、
Figure 2010100938
 （式３）
となる。
つまり、静電保持容量１１７に保持される電位差Ｖｇｓは、Ｖｄａｔａと上記式３で規定された電位との差分であり、
Figure 2010100938
 （式４）
となる。つまり、静電保持容量１１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
以上、時刻ｔ５〜時刻ｔ７の期間では、補正された輝度信号電圧の書き込みが、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
次に、時刻ｔ７以降において、第２制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図８のＳ１６）。これにより、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れる。つまり、ｋ番目の駆動ブロック内の全発光画素１１Ａでは、同時に発光が開始される。
以上、時刻ｔ７以降の期間では、有機ＥＬ素子１１３の発光が、ｋ番目の駆動ブロック内において同時に実行されている。ここで、駆動トランジスタ１１４を流れるドレイン電流ｉｄは、式４で規定されたＶｇｓから、駆動トランジスタ１１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、
Figure 2010100938
 （式５）
と表される。ここで、βは移動度に関する特性パラメータである。式５から、有機ＥＬ素子１１３を発光させるためのドレイン電流ｉｄは、駆動トランジスタ１１４の閾値電圧Ｖｔｈに依存しない電流となっていることが解る。
以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。また、有機ＥＬ素子１１３の発光も駆動ブロック内で同時に実行される。これにより、駆動トランジスタ１１４の駆動電流のオンオフの制御を駆動ブロック内で同期でき、また、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線１３２及び第２制御線１３１を駆動ブロック内で共通化できる。
また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
上述した、駆動回路の出力負荷の小さい駆動方法は、特許文献１に記載された従来の画像表示装置５００では実現困難である。図１９に記載された画素回路図においても、駆動トランジスタ５１２の閾値電圧Ｖｔｈを補償しているが、当該閾値電圧に相当する電圧が保持容量５１３に保持された後、駆動トランジスタ５１２のソース電位は変動し確定しない。このため、画像表示装置５００では、閾値電圧Ｖｔｈを保持した後、続いて輝度信号電圧が加算された加算電圧の書き込みを即座に実行しなければならない。また、上記加算電圧もソース電位の変動の影響を受けるため、続いて発光動作を即座に実行しなければならない。つまり、従来の画像表示装置５００では、発光画素行ごとに、上述した閾値電圧補償、輝度信号電圧書き込み及び発光を実行しなければならず、図１９に記載された発光画素５０１では駆動ブロック化はできない。
これに対し、本発明の画像表示装置１の有する発光画素１１Ａ及び１１Ｂは、前述したように、駆動トランジスタ１１４のドレインにスイッチングトランジスタ１１６が付加されている。これにより、駆動トランジスタ１１４のゲート及びソース電位が安定化されるので、閾値電圧補正による電圧の書き込みから輝度信号電圧の加算書き込みまでの時間、または、当該加算書き込みから発光までの時間を、発光画素行ごとに任意に設定することが可能となる。この回路構成により、駆動ブロック化が可能となり、同一駆動ブロック内での閾値電圧補正期間及び発光期間を一致させることが可能となる。
ここで、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と、本発明の駆動ブロック化された画像表示装置とで、閾値電圧検出期間により規定される発光デューティの比較を行う。
図９は、走査線及び信号線の波形特性を説明する図である。同図において、各画素行の１水平期間ｔ１Ｈにおける閾値電圧Ｖｔｈの検出期間は、走査線がオン状態の期間であるＰＷＳに相当する。また、信号線においては、１水平期間ｔ１Ｈは、信号電圧を供給する期間であるＰＷＤと、基準電圧を供給する期間であるｔＤとを含む。また、ＰＷＳの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔＲ（Ｓ）及びｔＦ（Ｓ）とし、ＰＷＤの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔＲ（Ｄ）及びｔＦ（Ｄ）とすると、１水平期間ｔ１Ｈは以下のように表される。
Figure 2010100938
 さらに、ＰＷＤ＝ｔＤと仮定すると、
Figure 2010100938
 となる。式６及び式７より、
Figure 2010100938
 となる。また、Ｖｔｈ検出期間は基準電圧発生期間内に開始し終了しなければならないので、Ｖｔｈ検出時間を最大で確保したとして、
Figure 2010100938
 となり、式８及び式９より、
Figure 2010100938
 が得られる。
上記式１０に対して、例として、走査線本数が１０８０本（＋ブランキング３０本）の垂直解像度を有し、１２０Ｈｚ駆動するパネルの発光デューティを比較する。
従来の画像表示装置において、２本の信号線を有する場合の１水平期間ｔ１Ｈは、１本の信号線を有する場合の２倍であるから、
ｔ１Ｈ＝｛１秒／（１２０Ｈｚ×１１１０本）｝×２＝７．５μＳ×２＝１５μＳ
となる。ここで、ｔＲ（Ｄ）＝ｔＦ（Ｄ）＝ ２μＳ、ｔＲ（Ｓ）＝ｔＦ（Ｓ）＝１．５μＳとし、これらを式１０に代入すると、Ｖｔｈの検出期間であるＰＷＳは、２．５μＳとなる。
ここで、十分な精度を有するためのＶｔｈ検出期間が１０００μＳ必要であるとすると、当該Ｖｔｈ検出に必要な水平期間は、１０００μＳ／２．５μＳ＝４００水平期間、が少なくとも非発光期間として必要となる。よって、２本の信号線を用いた従来の画像表示装置の発光デューティは、（１１１０水平期間−４００水平期間）／１１１０水平期間＝６４％以下となる。
次に、本発明の駆動ブロック化された画像表示装置の発光デューティを求める。上記条件と同様に、十分な精度を有するためのＶｔｈ検出期間が１０００μＳ必要であるとすると、ブロック駆動の場合には、図６Ａに記載された期間Ａ（閾値検出準備期間＋閾値検出期間）が上記１０００μＳに相当する。この場合、１フレームの非発光期間は、上記期間Ａと書き込み期間とを含むことから、少なくとも１０００μＳ×２＝２０００μＳとなる。よって、本発明の駆動ブロック化された画像表示装置の発光デューティは、（１フレーム時間−２０００μＳ）／１フレーム時間であり、１フレーム時間として（１秒／１２０Ｈｚ）を代入して、７６％以下となる。
以上の比較結果より、２本の信号線を用いた従来の画像表示装置に対して、本発明のようにブロック駆動を組み合わせることにより、同じ閾値検出期間を設置したとしても発光デューティをより長く確保することができる。よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の画像表示装置を実現することが可能となる。
逆に言えば、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた画像表示装置とを同じ発光デューティに設定した場合、本発明の画像表示装置の方が、閾値検出期間を長く確保することが解る。
再び、本実施の形態に係る画像表示装置１の駆動方法について説明する。
一方、時刻ｔ８では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ１１４の閾値電圧補正が開始される。
まず、時刻ｔ８の直前では、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ＋１）及び第２制御線１３１（ｋ＋１）もＬＯＷである。第２制御線１３１（ｋ＋１）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、（ｋ＋１）ブロックにおける発光画素の一斉発光が終了する。同時に、（ｋ＋１）ブロックにおける非発光期間が開始する。
まず、時刻ｔ８において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３１（ｋ＋１）はＬＯＷとなってスイッチングトランジスタ１１６はオフとなっており（図８のＳ２１）、信号線駆動回路１５は、第２信号線１５２の信号電圧は輝度信号電圧から基準電圧に変化させてある（図８のＳ２２）。これにより、基準電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ９において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ１０においてＬＯＷに変化させる（図８のＳ２３）。また、このとき、第２制御線１３１（ｋ＋１）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。これにより、電流制御部１００の静電保持容量１１７に蓄えられる電位差を、駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ１１において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、駆動トランジスタ１１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子へと流す。このとき、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、このとき、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタのソース電極電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣＥＬとして機能する。
時刻ｔ１１〜時刻ｔ１２の期間、発光画素１１Ｂの回路は定常状態となり、静電保持容量１１７および１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、この期間が長いほど、静電保持容量１１７および１１８に保持される閾値電圧Ｖｔｈの検出精度が向上する。よって、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ１２において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする（図８のＳ２４）。これにより、駆動トランジスタ１１４はオフ状態となる。このとき、（ｋ＋１）番目の駆動ブロックの全発光画素１１Ｂの有する静電保持容量１１７には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ１３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させる。
以上、時刻ｔ１１〜時刻ｔ１２の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ１３以降において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とすることを開始する。また、この時、信号線駆動回路１５は、第２信号線１５２の信号電圧を基準電圧から輝度信号電圧に変化させる（図８のＳ２５）。これにより、駆動トランジスタ１１４のゲートに輝度信号電圧が印加される。このとき、静電保持容量１１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
以上、時刻ｔ１３以降の期間では、補正された輝度信号電圧の書き込みが、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
次に、時刻ｔ１５以降において、第２制御線１３１（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図８のＳ２６）。これにより、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れる。つまり、（ｋ＋１）番目の駆動ブロック内の全発光画素１１Ｂでは、一斉に発光が開始される。
以上、時刻ｔ１５以降の期間では、有機ＥＬ素子１１３の発光が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
図６Ｂは、本発明の実施の形態１に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値電圧補正期間及び輝度信号電圧の書き込み期間を含む。
本発明の実施の形態１に係る画像表示装置の駆動方法によれば、発光期間は、同一駆動ブロックで一斉に設定される。よって、駆動ブロック間では、行走査方向に対して発光期間が階段状に現れる。
以上、スイッチングトランジスタ１１６及び静電保持容量１１８が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。また、さらに、発光期間及びそのタイミングも同一駆動ブロック内で一致させることが可能となる。よって、各スイッチ素子の導通及び非導通を制御する信号や電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されても走査／制御線駆動回路１４の出力数をさほど増大させることなく、かつ、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。これに対し、発光画素行ごとに異なるタイミングで閾値電圧補正期間を設定する場合、発光画素行がＭ行（Ｍ＞＞Ｎ）であるとすると、最大Ｔｆ／Ｍとなる。また、特許文献１に記載されたような信号線を発光画素列ごとに２本配置した場合でも、最大２Ｔｆ／Ｍである。
また、駆動ブロック化により、駆動トランジスタ１１４のドレインへの電圧印加のオンオフを制御する第２制御線、また、当該駆動電流のソース以降の電流経路を制御する第１制御線を駆動ブロック内で共通化できる。よって、走査／制御線駆動回路１４から出力される制御線の本数が削減される。よって、駆動回路の負荷が低減する。
例えば、特許文献１に記載された従来の画像表示装置５００では、発光画素行あたり２本の制御線（給電線及び走査線）が配置されている。画像表示装置５００がＭ行の発光画素行から構成されているとすると、制御線は合計２Ｍ本となる。
これに対し、本発明の実施の形態１に係る画像表示装置１では、走査／制御線駆動回路１４から、発光画素行あたり１本の走査線、駆動ブロックごとに２本の制御線が出力される。よって、画像表示装置１がＭ行の発光画素行から構成されているとすると、制御線（走査線を含む）の合計は（Ｍ＋２Ｎ）本となる。
大面積化がなされ、発光画素の行数が大きい場合、Ｍ＞＞Ｎが実現されるので、この場合には、本発明に係る画像表示装置１の制御線本数は、従来の画像表示装置５００の制御線本数に比べ、約１／２に削減することができる。
（実施の形態２）
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１０は、本発明の実施の形態２に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。
同図に記載された画像表示装置は、図５に記載された画像表示装置１と比較して、各発光画素の回路構成は同様であるが、第２制御線１３１が駆動ブロックごとに共通化されておらず、発光画素行ごとに図示されていない走査／制御線駆動回路１４に接続されている点のみが異なる。以下、図５に記載された実施の形態１に係る画像表示装置１と同じ点は説明を省略し、異なる点のみ説明する。
図１０の上段に記載されたｋ番目の駆動ブロックでは、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）が当該駆動ブロック内の発光画素行ごとに配置されており、各発光画素１１Ａの有するスイッチングトランジスタ１１６のゲートに個別に接続されている。また、第１制御線１３２（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有する静電保持容量１１８に共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。また、図５の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第１制御線１３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線１３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。
上記駆動ブロック化により、Ｖｔｈ検出回路を制御する第１制御線１３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の負荷が低減する。
次に、本実施の形態に係る画像表示装置の駆動方法について図１１Ａを用いて説明する。
図１１Ａは、本発明の実施の形態２に係る画像表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１、第２制御線１３１（ｋ、１）及び１３１（ｋ、ｍ）、及び第１制御線１３２（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２、第２制御線１３１（ｋ＋１、１）及び１３１（ｋ＋１、ｍ）、及び第１制御線１３２（ｋ＋１）に発生する電圧の波形図が示されている。
本実施の形態に係る駆動方法は、図６Ａに記載された実施の形態１に係る駆動方法と比較して、駆動ブロック内での発光期間を一致させず、発光画素行ごとに信号電圧の書き込み期間と発光期間を設定している点のみが異なる。
まず、時刻ｔ２０の直前では、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ）及び第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）もＬＯＷである。図７（ａ）のように、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、ｋブロックにおける発光画素の画素行ごとの発光が終了する。同時に、ｋブロックにおける非発光期間が開始する。
次に、時刻ｔ２０において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）はＬＯＷとなってスイッチングトランジスタ１１６はオフ状態となっており（図８のＳ１１）、信号線駆動回路１５は、第１信号線１５１の信号電圧を輝度信号電圧から基準電圧に変化させている（図８のＳ１２）。これにより、基準信号電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ２１において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ２２においてＬＯＷに変化させる（図８のＳ１３）。また、このとき、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。このとき、時刻ｔ２２において、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）の電位Ｖｓは、実施の形態１で記載した式２で規定される。これにより、電流制御部１００の静電保持容量１１７に発生する電位差を、駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ２３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルを一斉にＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、駆動トランジスタ１１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子１１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、このとき、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタのソース電極電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣＥＬとして機能する。
時刻ｔ２３〜時刻ｔ２４の期間、発光画素１１Ａの回路は定常状態となり、静電保持容量１１７および１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１７および１１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１７および１１８に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ２４において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルを一斉にＨＩＧＨからＬＯＷに変化させる（図８のＳ１４）。これにより、駆動トランジスタ１１４への電流供給が停止される。このとき、ｋ番目の駆動ブロックの全発光画素１１Ａの有する静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ２５において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする。
以上、時刻ｔ２０〜時刻ｔ２５の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ２５以降では、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させる（図８のＳ１５）。これにより、駆動トランジスタ１１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量１１７に保持される電位差Ｖｇｓは、Ｖｄａｔａと実施の形態１で記載した式３で規定された電位との差分となり、式４の関係で規定される。つまり、静電保持容量１１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）の電圧レベルが上記ＬＯＷ→ＨＩＧＨ→ＬＯＷと変化した後、つづいて第２制御線１３１（ｋ、１）の電圧レベルをＬＯＷからＨＩＧＨへ変化させる。この動作を、順次、発光画素行ごとに繰り返す。
以上、時刻ｔ２５以降では、補正された輝度信号電圧の書き込み及び発光が、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
以上、時刻ｔ２６以降の期間では、有機ＥＬ素子１１３の発光が、ｋ番目の駆動ブロック内において発光画素行ごとに実行されている。ここで、駆動トランジスタ１１４を流れるドレイン電流ｉｄは、実施の形態１で記載した式４で規定されたＶｇｓから、駆動トランジスタ１１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、式５で規定される。式５から、有機ＥＬ素子１１３を発光させるためのドレイン電流ｉｄは、駆動トランジスタ１１４の閾値電圧Ｖｔｈに依存しない電流となっていることが解る。
以上、上述したように、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。これにより、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線１３２を駆動ブロック内で共通化できる。
また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の画像表示装置を実現することが可能となる。
また、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた画像表示装置とを同じ発光デューティに設定した場合、本発明の画像表示装置の方が、閾値検出期間を長く確保することが解る。
再び、本実施の形態に係る画像表示装置の駆動方法について説明する。
一方、時刻ｔ２８では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ１１４の閾値電圧補正が開始される。
まず、時刻ｔ２８の直前では、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ＋１）及び第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）もＬＯＷである。図７（ａ）のように、第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、（ｋ＋１）ブロックにおける発光画素の画素行ごとの発光が終了する。同時に、（ｋ＋１）ブロックにおける非発光期間が開始する。
次に、時刻ｔ２８において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）はＬＯＷとなってスイッチングトランジスタ１１６はオフ状態となっており（図８のＳ２１）、信号線駆動回路１５は、第２信号線１５２の信号電圧を、輝度信号電圧から基準電圧に変化させている（図８のＳ２２）。これにより、基準電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ２９において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、ｔ３０においてＬＯＷに変化させる（図８のＳ２３）。これにより、電流制御部１００の静電保持容量１１７に発生する電位差を、駆動トランジスタの閾値電圧Ｖｔｈが検出できる電位差とし、閾値電圧Ｖｔｈの検出過程への準備が完了する。
次に、時刻ｔ３１において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）の電圧レベルを一斉にＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、駆動トランジスタ１１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量１１７および１１８へと流す。このとき、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が保持される。
時刻ｔ３１〜時刻ｔ３２の期間、発光画素１１Ａの回路は定常状態となり、静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１７および１１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１７および１１８に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ３２において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）の電圧レベルを一斉にＨＩＧＨからＬＯＷに変化させる（図８のＳ２５）。これにより、駆動トランジスタ１１４への電流供給が停止される。このとき、（ｋ＋１）番目の駆動ブロックの全発光画素１１Ａの有する静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ３３において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする。
以上、時刻ｔ２８〜時刻ｔ３３の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ３３以降では、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第２信号線１５２の信号電圧を基準電圧から輝度信号電圧に変化させる（図８のＳ２５）。これにより、駆動トランジスタ１１４のゲートに輝度信号電圧が印加される。このとき、静電保持容量１１７には、この輝度信号電圧に応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）の電圧レベルが上記ＬＯＷ→ＨＩＧＨ→ＬＯＷと変化した後、つづいて第２制御線１３１（ｋ＋１、１）の電圧レベルをＬＯＷからＨＩＧＨへ変化させる。この動作を、順次、発光画素行ごとに繰り返す。
以上、時刻ｔ３４以降では、補正された輝度信号電圧の書き込み及び発光が、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
図１１Ｂは、本発明の実施の形態２に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値電圧補正期間を含む。
本発明の実施の形態２に係る画像表示装置の駆動方法によれば、発光期間は、同一駆動ブロック内でも発光画素行ごとに順次設定される。よって、駆動ブロック内においても、行走査方向に対して発光期間が連続的に現れる。
以上、実施の形態２においても、スイッチングトランジスタ１１６及び静電保持容量１１８が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。
（実施の形態３）
本実施の形態における画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置された第１信号線及び第２信号線と、発光画素行ごとに配置された第１制御線とを備え、複数の発光画素は、複数の発光画素行を一単位とした２以上の駆動ブロックを構成し、複数の発光画素のそれぞれは、駆動トランジスタと、二つの端子を備え一方の端子が駆動トランジスタのゲートに接続された第１容量素子と、駆動トランジスタのソースに接続された発光素子と、ソース及びドレインの一方が第１容量素子の他方の端子と接続されソース及びドレインの他方が駆動トランジスタのソースと接続された第３スイッチ素子と、二つの端子を備え一方の端子が第１容量素子の他方の端子と接続され他方の端子が第１制御線と接続された第２容量素子とを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する発光画素は、さらに、第１信号線と駆動トランジスタのゲートとの間に挿入された第１スイッチ素子を備え、（ｋ＋１）番目の駆動ブロックに属する発光画素は、さらに、第２信号線と駆動トランジスタのゲートとの間に挿入された第２スイッチ素子を備え、第１制御線は、同一駆動ブロックの全発光画素では共通化されている。これにより、駆動トランジスタの閾値電圧補正期間及び発光期間を駆動ブロック内で一致させることが可能となる。よって、駆動回路の回路規模を小さくすることができる。また、閾値電圧補正期間を１フレーム期間に対して大きくとることができるので、画像表示品質が向上する。
以下、本発明の実施の形態について、図面を参照しながら説明する。
本実施の形態に係る画像表示装置の電気的な構成は、発光画素の回路構成を除き、図１に記載された構成と同様である。つまり、本実施の形態に係る画像表示装置は、表示パネル１０と、タイミング制御回路２０と、電圧制御回路３０とを備える。表示パネル１０は、後述する複数の発光画素２１Ａ及び２１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５とを備える。
以下、実施の形態１及び２と重複する構成については、説明を省略し、発光画素２１Ａ及び２１Ｂに関連する構成のみ説明を行う。
発光画素２１Ａ及び２１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素２１Ａ及び２１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素２１Ａは、奇数番目の駆動ブロックを構成し、また、発光画素２１Ｂは偶数番目の駆動ブロックを構成する。
図１２Ａは、本発明の実施の形態３に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図１２Ｂは、本発明の実施の形態３に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図１２Ａ及び図１２Ｂに記載された電流制御部２００は、実施の形態１における図２Ａ及び図２Ｂに記載された電流制御部１００と比較して、静電保持容量２１７、２１８、及びスイッチングトランジスタ２１６が電流制御部２００の構成要素として具体化されている点が異なる。以下、図２Ａ及び図２Ｂに記載された画像表示装置の構成と重複する点は説明を省略する。
図１２Ａ及び図１２Ｂにおいて、有機ＥＬ素子２１３は、例えば、カソードが負電源線である電源線１１２に接続されアノードが駆動トランジスタ２１４のソースに接続された発光素子であり、駆動トランジスタ２１４の駆動電流が流れることにより発光する。
駆動トランジスタ２１４は、ドレインが電源線に接続され、ソースが有機ＥＬ素子２１３のアノードに接続された駆動トランジスタである。駆動トランジスタ２１４は、信号電圧に対応してゲート−ソース間に印加された電圧をソース−ドレイン間電流に変換する。そして、このソース−ドレイン間電流を駆動電流として有機ＥＬ素子２１３に供給する。
スイッチングトランジスタ２１５は、ゲートが走査線２３３に接続され、ソース及びドレインの一方が駆動トランジスタ２１４のゲートに接続され、ソース及びドレインの他方が第１信号線もしくは第２信号線に接続されており、１フレーム期間内に基準電圧及び信号電圧を画素内ノードに印加する機能を有する。
スイッチングトランジスタ２１６は、ゲートが第２制御線２３１に接続され、ソース及びドレインの一方が静電保持容量２１７の他方の端子に接続され、ソース及びドレインの他方が駆動トランジスタ２１４のソースに接続されている。スイッチングトランジスタ２１６は、信号線からの信号電圧書き込み期間においてはオフ状態となることにより、静電保持容量２１７に正確な信号電圧に対応した電圧を保持させる機能を有する。一方、閾値電圧検出期間及び発光期間においてはオン状態となることにより、駆動トランジスタ２１４のソースを静電保持容量２１７及び２１８に接続し、正確に静電保持容量２１７に閾値電圧と信号電圧に対応した電荷を保持させ、駆動トランジスタ２１４が静電保持容量２１７に保持された電圧を反映した駆動電流を発光素子に供給させる機能を有する。
静電保持容量２１７は、一方の端子が駆動トランジスタ２１４のゲートに接続され、他方の端子が静電保持容量２１８の一方の端子に接続された第１容量素子である。静電保持容量２１７は、第１信号線２５１または第２信号線２５２から供給された信号電圧と駆動トランジスタ２１４の閾値電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ２１５がオフ状態となった後に、駆動トランジスタ２１４から有機ＥＬ素子２１３へ供給する信号電流を制御する機能を有する。
静電保持容量２１８は、静電保持容量２１７の他方の端子と第１制御線２３２との間に接続された第２容量素子である。静電保持容量２１８は、まず、スイッチングトランジスタ２１６の導通により、定常状態において駆動トランジスタ２１４のソース電位を記憶し、輝度信号電圧がスイッチングトランジスタ２１５から印加された際に、第１信号線もしくは第２信号線における輝度信号電圧の基準電圧に対する電圧差が、静電保持容量２１７に印加される電圧を決定する機能を有する。なお定常状態でのソース電位とは駆動トランジスタ２１４の閾値電圧である。その後、上記信号電圧の保持から信号電圧書き込みまでのタイミングが発光画素行ごとに異なっても、静電保持容量２１７の他方の端子の電位が静電保持容量２１８により確定されるので静電保持容量２１７の一方の端子の電位も確定され、駆動トランジスタ２１４のゲート電圧が確定される。一方、駆動トランジスタ２１４のソース電位は既に定常状態であるので、静電保持容量２１８は、結果的に駆動トランジスタ２１４のソース電位を保持する機能をも有する。
第２制御線２３１は、走査／制御線駆動回路１４に接続され、発光画素２１Ａ及び２１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第２制御線２３１は、駆動トランジスタ２１４のソースと静電保持容量２１７及び静電保持容量２１８間のノードとを導通または非導通とする状態を発生する機能を有する。
第１制御線２３２は、走査／制御線駆動回路１４に接続され、発光画素２１Ａ及び２１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第１制御線２３２は、電圧レベルを切り換えることにより、駆動トランジスタ２１４の閾値電圧を検出する環境を整える機能を有する。
走査線２３３は、発光画素２１Ａ及び２１Ｂを含む画素行に属する各発光画素へ輝度信号電圧または基準電圧である信号電圧を書き込むタイミングを供給する機能を有する。
第１信号線２５１及び第２信号線２５２は、信号線駆動回路１５に接続され、それぞれ、発光画素２１Ａ及び２１Ｂを含む画素列に属する各発光画素へ接続され、駆動ＴＦＴの閾値電圧を検出するための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。
なお、図１２Ａ〜図１２Ｂには記載されていないが、電源線１１０及び１１２は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。
次に、第２制御線２３１、第１制御線２３２、走査線２３３、第１信号線２５１及び第２信号線２５２の発光画素間における接続関係について説明する。
図１３は、本発明の実施の形態３に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。
前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図１３に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
図１３の上段に記載されたｋ番目の駆動ブロックでは、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）が当該駆動ブロック内の発光画素行ごとに配置されており、各発光画素２１Ａの有するスイッチングトランジスタ２１６のゲートに個別に接続されている。また、第１制御線２３２（ｋ）が当該駆動ブロック内の全発光画素２１Ａの有する静電保持容量２１８に共通して接続されている。一方、走査線２３３（ｋ、１）〜走査線２３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。
また、図１３の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第１制御線２３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線２３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線２５１が当該駆動ブロック内の全発光画素２１Ａの有するスイッチングトランジスタ２１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線２５２が当該駆動ブロック内の全発光画素２１Ｂの有するスイッチングトランジスタ２１５のソース及びドレインの他方に接続されている。
上記駆動ブロック化により、Ｖｔｈ検出回路を制御する第１制御線２３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の回路規模が低減する。またＶｔｈの検出時間を長く確保することができ、Ｖｔｈの検出精度が高くなり、結果表示品位が向上する。
次に、本実施の形態に係る画像表示装置の駆動方法について図１４Ａを用いて説明する。なお、ここでは、図１２Ａ及び図１２Ｂに記載された具体的回路構成を有する画像表示装置についての駆動方法を詳細に説明する。
図１４Ａは、本発明の実施の形態３に係る画像表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線２３３（ｋ、１）、２３３（ｋ、２）及び２３３（ｋ、ｍ）、第２制御線２３１（ｋ、１）、２３１（ｋ、２）及び２３１（ｋ、ｍ）、第１制御線２３２（ｋ）及び第１信号線２５１に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線２３３（ｋ＋１、１）、２３３（ｋ＋１、２）及び２３３（ｋ＋１、ｍ）、第２制御線２３１（ｋ＋１、１）、２３１（ｋ＋１、２）及び２３１（ｋ＋１、ｍ）、第１制御線２３２（ｋ＋１）及び第２信号線２５２に発生する電圧の波形図が示されている。
また、図１５は、本発明の実施の形態３に係る画像表示装置の有する発光画素の状態遷移図である。また、図１６は、本発明の実施の形態３に係る画像表示装置の動作フローチャートである。
まず、時刻ｔ４０において、走査線２３３（ｋ、１）の電圧レベルをＨＩＧＨに変化させ、第１信号線２５１から基準電圧を、駆動トランジスタ２１４のゲートに印加する（図１６のＳ３１）。このとき、図１５（ａ）に示すように、基準電圧は、例えば０Ｖである。また、時刻ｔ４０の直前においては発光モードであったので、この定常状態における駆動トランジスタ２１４のソース電位Ｖｓを、ＶＥＬとする。これと、第２制御線２３１（ｋ、１）の電圧レベルがＨＩＧＨ状態によりスイッチングトランジスタ２１６が導通状態であることから、Ｖｇｓ＝−ＶＥＬ＜ＶＴ（ＴＦＴ）となり、駆動トランジスタ２１４はオフ状態へと変化する。
その後、時刻ｔ４１において、走査線２３３（ｋ、１）の電圧レベルをＬＯＷに変化させ、以下、ｋブロック内において第１信号線２５１を基準電圧に維持したまま、走査線２３３の電圧レベルを、画素行順にＬＯＷ→ＨＩＧＨ→ＬＯＷとすることにより、有機ＥＬ素子２１３は画素行順に消光する。つまり、ｋブロックにおける発光画素の発光が画素行順に終了する。同時に、ｋブロックにおける非発光期間が画素行順に開始する。
次に、時刻ｔ４２において、走査／制御線駆動回路１４は、第１制御線２３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、ＬＯＷに変化させる（図１６のＳ３２）。また、このとき、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）の電圧レベルはＨＩＧＨに維持されている。ここで、スイッチングトランジスタ２１５がオフ状態で、第１制御線２３２（ｋ）をΔＶｒｅｓｅｔ（＞０）だけ変化させ、静電保持容量２１８の静電容量値をＣ２、有機ＥＬ素子２１３の静電容量及び閾値電圧を、それぞれＣＥＬ及びＶＴ（ＥＬ）とする。このとき、第１制御線２３２（ｋ）の電圧レベルをＨＩＧＨにした瞬間、駆動トランジスタ２１４のソース電極Ｓ（Ｍ）の電位Ｖｓは、Ｃ２とＣＥＬとで分配される電圧と、ＶＴ（ＥＬ）との和となり、
Figure 2010100938
 （式１１）
となる。その後、図１５（ｂ）に示すように、有機ＥＬ素子２１３の自己放電がなされることにより、上記Ｖｓは、定常状態では、ＶＴ（ＥＬ）に漸近していく。
次に、時刻ｔ４３において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを一斉にＨＩＧＨに変化させる。
続いて、走査／制御線駆動回路１４が第１制御線２３２（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、Ｖｓがバイアスされ、
Figure 2010100938
 （式１２）
となる。この第１制御線２３２（ｋ）のＨＩＧＨからＬＯＷへの変化により、駆動トランジスタ２１４のゲートソース間電圧であるＶｇｓには、駆動トランジスタ２１４の閾値電圧Ｖｔｈよりも大きな電圧を発生させている。つまり、静電保持容量２１７に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。これと同時に、図１５（ｃ）に示すように、駆動トランジスタ２１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量２１７、２１８及び有機ＥＬ素子２１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量２１７、２１８には駆動トランジスタ２１４のＶｔｈが記録される。なお、このとき、有機ＥＬ素子２１３へ流れる電流は、アノード電極電位が−Ｖｔｈよりも低電位であり、カソード電位が０Ｖであるので有機ＥＬ素子２１３は逆バイアス状態となっているため、有機ＥＬ素子２１３を発光させるための電流とはならない。
時刻ｔ４３〜時刻ｔ４４の期間、発光画素２１Ａの回路は定常状態となり、静電保持容量２１７および２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量２１７および２１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量２１７に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ４４において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを、一斉にＨＩＧＨからＬＯＷに変化させる（図１６のＳ３３）。これにより、静電保持容量２１７、２１８への駆動トランジスタ２１４のＶｔｈの記録が完了する。このとき、ｋ番目の駆動ブロックの全発光画素２１Ａの有する静電保持容量２１７及び２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。なお、時刻ｔ４４の直前において、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）も一斉にＬＯＷレベルとされており、スイッチングトランジスタ２１６はオフ状態となっている。これによりＶｔｈ検出後の駆動トランジスタ２１４のリーク電流が静電保持容量２１７、２１８へ流れ込み、静電保持容量２１７、２１８に記録された駆動トランジスタ２１４の閾値電圧Ｖｔｈの値がずれることを抑制している。
以上、時刻ｔ４３〜時刻ｔ４４の期間では、駆動トランジスタ２１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ４４以降の期間において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ２１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線２５１の信号電圧を各画素の輝度値に応じた輝度信号電圧Ｖｄａｔａに変化させる（図１６のＳ３４）。これにより、図１５（ｄ）に示すように、駆動トランジスタ２１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量２１７及び２１８の接点Ｍにおける電位ＶＭは、ＶｄａｔａがＣ１及びＣ２で分配された電圧と、時刻ｔ４４におけるＶｓ電位である−Ｖｔｈとの和となり、
Figure 2010100938
 （式１３）
となる。
つまり、静電保持容量２１７に保持される電位差ＶｇＭは、Ｖｄａｔａと上記式１３で規定された電位との差分であり、
Figure 2010100938
 （式１４）
となる。つまり、静電保持容量２１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、時刻ｔ４６以降の期間において、走査／制御線駆動回路１４は、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ２１６を、発光画素行ごとに順次オン状態とする（図１６のＳ３５）。これにより、駆動トランジスタ２１４のゲート−ソース間に式１３で示された電圧が印加され、図１５（ｅ）に示されたドレイン電流が流れることにより、閾値補正された信号電圧に対応した発光が、画素行ごとになされる。
以上、時刻ｔ４６以降の期間では、補正された輝度信号電圧の書き込み及び発光、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
ここで、駆動トランジスタ２１４を流れるドレイン電流ｉｄは、式４で規定されたＶｇＭから、駆動トランジスタ２１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、
Figure 2010100938
 （式１５）
と表される。ここで、βは移動度に関する特性パラメータである。式１５から、有機ＥＬ素子２１３を発光させるためのドレイン電流ｉｄは、駆動トランジスタ２１４の閾値電圧Ｖｔｈに依存せず、さらに有機ＥＬ素子２１３の容量成分に関係しない電流となっていることが解る。
以上、上述したように、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ２１４の閾値電圧Ｖｔｈ補償が同時に実行される。これにより、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線２３２を駆動ブロック内で共通化できる。
また、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の画像表示装置を実現することが可能となる。
また、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた画像表示装置とを同じ発光デューティに設定した場合、本発明の画像表示装置の方が、閾値検出期間を長く確保することが解る。
再び、本実施の形態に係る画像表示装置の駆動方法について説明する。
一方、時刻ｔ５０では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ２１４の閾値電圧補正が開始される。
まず、時刻ｔ５０において、走査線２３３（ｋ＋１、１）の電圧レベルをＨＩＧＨに変化させ、第２信号線２５２から基準電圧を、駆動トランジスタ２１４のゲートに印加する（図１６のＳ４１）。
その後、時刻ｔ５１において、走査線２３３（ｋ＋１、１）の電圧レベルをＬＯＷに変化させ、以下、（ｋ＋１）ブロック内において第２信号線２５２を基準電圧に維持したまま、走査線２３３の電圧レベルを、画素行順にＬＯＷ→ＨＩＧＨ→ＬＯＷとすることにより、有機ＥＬ素子２１３は画素行順に消光する。つまり、（ｋ＋１）ブロックにおける発光画素の発光が画素行順に終了する。同時に、（ｋ＋１）ブロックにおける非発光期間が画素行順に開始する。
次に、時刻ｔ５２において、走査／制御線駆動回路１４は、第１制御線２３２（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、ＬＯＷに変化させる（図１６のＳ４２）。また、このとき、第２制御線２３１（ｋ＋１、１）〜２３１（ｋ＋１、ｍ）の電圧レベルはＨＩＧＨに維持されている。
次に、時刻ｔ５３において、走査／制御線駆動回路１４は、走査線２３３（ｋ＋１、１）〜２３３（ｋ＋１、ｍ）の電圧レベルを一斉にＨＩＧＨに変化させる。
続いて、走査／制御線駆動回路１４が第１制御線２３２（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、Ｖｓがバイアスされる。この第１制御線２３２（ｋ）のＨＩＧＨからＬＯＷへの変化により、駆動トランジスタ２１４のゲートソース間電圧であるＶｇｓには、駆動トランジスタ２１４の閾値電圧Ｖｔｈよりも大きな電圧を発生させている。つまり、静電保持容量２１７に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。
これと同時に、図１５（ｃ）に示すように、駆動トランジスタ２１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量２１７、２１８及び有機ＥＬ素子２１３へと流す。このとき、Ｖｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量２１７、２１８には駆動トランジスタ２１４のＶｔｈが記録される。なお、このとき、有機ＥＬ素子２１３へ流れる電流は、アノード電極電位が−Ｖｔｈよりも低電位であり、カソード電位が０Ｖであるので有機ＥＬ素子２１３は逆バイアス状態となっているため、有機ＥＬ素子２１３を発光させるための電流とはならない。
時刻ｔ５３〜時刻ｔ５４の期間、発光画素２１Ａの回路は定常状態となり、静電保持容量２１７および２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量２１７および２１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量２１７に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ５４において、走査／制御線駆動回路１４は、走査線２３３（ｋ＋１、１）〜２３３（ｋ＋１、ｍ）の電圧レベルを、一斉にＨＩＧＨからＬＯＷに変化させる（図１６のＳ４３）。これにより、静電保持容量２１７、２１８への駆動トランジスタ２１４のＶｔｈの記録が完了する。このとき、ｋ番目の駆動ブロックの全発光画素２１Ａの有する静電保持容量２１７及び２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。なお、時刻ｔ４４の直前において、第２制御線２３１（ｋ＋１、１）〜２３１（ｋ＋１、ｍ）も一斉にＬＯＷレベルとされており、スイッチングトランジスタ２１６はオフ状態となっている。これによりＶｔｈ検出後の駆動トランジスタ２１４のリーク電流が静電保持容量２１７、２１８へ流れ込み、静電保持容量２１７、２１８に記録された駆動トランジスタ２１４の閾値電圧Ｖｔｈの値がずれることを抑制している。
以上、時刻ｔ５３〜時刻ｔ５４の期間では、駆動トランジスタ２１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ５４以降の期間において、走査／制御線駆動回路１４は、走査線２３３（ｋ＋１、１）〜２３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ２１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第２信号線２５２の信号電圧を各画素の輝度値に応じた輝度信号電圧Ｖｄａｔａに変化させる（図１６のＳ４４）。これにより、図１５（ｄ）に示すように、駆動トランジスタ２１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。
ここで、静電保持容量２１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、時刻ｔ５６以降の期間において、走査／制御線駆動回路１４は、第２制御線２３１（ｋ＋１、１）〜２３１（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ２１６を、発光画素行ごとに順次オン状態とする（図１６のＳ４５）。これにより、駆動トランジスタ２１４のゲート−ソース間に式１３で示された電圧が印加され、図１５（ｅ）に示されたドレイン電流が流れることにより、閾値補正された信号電圧に対応した発光が、画素行ごとになされる。
以上、時刻ｔ５６以降の期間では、補正された輝度信号電圧の書き込み及び発光、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
図１４Ｂは、本発明の実施の形態３に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値電圧補正期間を含む。
本発明の実施の形態３に係る画像表示装置の駆動方法によれば、発光期間は、同一駆動ブロック内でも発光画素行ごとに順次設定される。よって、駆動ブロック内においても、行走査方向に対して発光期間が連続的に現れる。
以上、実施の形態３においても、スイッチングトランジスタ２１６及び静電保持容量２１８が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ２１４の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ２１４の閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。
以上、実施の形態１〜３について説明したが、本発明に係る画像表示装置は、上述した実施の形態に限定されるものではない。実施の形態１〜３における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１〜３に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る画像表示装置を内蔵した各種機器も本発明に含まれる。
なお、以上述べた実施の形態では、スイッチングトランジスタのゲートの電圧レベルがＨＩＧＨの場合にオン状態になるｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成し、走査線の極性を反転させた画像表示装置でも、上述した各実施の形態と同様の効果を奏する。
また、以上に述べた実施の形態では、有機ＥＬ素子はカソード側を他の画素と共通化して接続されているが、アノード側を共通化して、カソード側を画素回路と接続した画像表示装置でも、上述した各実施の形態と同様の効果を奏する。
また、例えば、本発明に係る画像表示装置は、図１７に記載されたような薄型フラットＴＶに内蔵される。本発明に係る画像表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットＴＶが実現される。
本発明は、特に、画素信号電流により画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。
１、５００ 画像表示装置
１０ 表示パネル
１１Ａ、１１Ｂ、２１Ａ、２１Ｂ、５０１ 発光画素
１２ 信号線群
１３ 制御線群
１４ 走査／制御線駆動回路
１５ 信号線駆動回路
２０ タイミング制御回路
３０ 電圧制御回路
１１０、１１２ 電源線
１１３、２１３ 有機ＥＬ素子
１１４、２１４、５１２ 駆動トランジスタ
１１５、１１６、２１５、２１６、５１１ スイッチングトランジスタ
１１７、１１８、２１７、２１８ 静電保持容量
１３１、２３１ 第２制御線
１３２、２３２ 第１制御線
１３３、２３３、７０１、７０２、７０３ 走査線
１５１、２５１ 第１信号線
１５２、２５２ 第２信号線
５０２ 画素アレイ部
５０３ 信号セレクタ
５０４ 走査線駆動部
５０５ 給電線駆動部
５１３ 保持容量
５１４ 発光素子
５１５ 接地配線
６０１ 信号線
８０１、８０２、８０３ 給電線
本発明は、画像表示装置およびその駆動方法に関し、特に電流駆動型の発光素子を用いた画像表示装置およびその駆動方法に関する。
電流駆動型の発光素子を用いた画像表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた画像表示装置が知られている。この自発光する有機ＥＬ素子を用いた有機ＥＬ表示装置は、液晶表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。
有機ＥＬ表示装置では、通常、画素を構成する有機ＥＬ素子がマトリクス状に配置される。複数の行電極（走査線）と複数の列電極（データ線）との交点に有機ＥＬ素子を設け、選択した行電極と複数の列電極との間にデータ信号に相当する電圧を印加するようにして有機ＥＬ素子を駆動するものをパッシブマトリクス型の有機ＥＬディスプレイと呼ぶ。
一方、複数の走査線と複数のデータ線との交点にスイッチング薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を設け、このスイッチングＴＦＴに駆動素子のゲートを接続し、選択した走査線を通じてこのスイッチングＴＦＴをオンさせて信号線からデータ信号を駆動素子に入力する。この駆動素子によって有機ＥＬ素子を駆動するものをアクティブマトリクス型の有機ＥＬ表示装置と呼ぶ。
アクティブマトリクス型の有機ＥＬ表示装置は、各行電極（走査線）を選択している期間のみ、それに接続された有機ＥＬ素子が発光するパッシブマトリクス型の有機ＥＬ表示装置とは異なり、次の走査（選択）まで有機ＥＬ素子を発光させることが可能であるため
、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。従って、アクティブマトリクス型の有機ＥＬ表示装置は、低電圧で駆動でき、低消費電力化が可能となる。しかしながら、アクティブマトリクス型の有機ＥＬディスプレイでは、駆動トランジスタの特性のばらつきに起因して、同じデータ信号を与えても、各画素において有機ＥＬ素子の輝度が異なり、輝度むらが発生するという欠点がある。
この問題に対し、例えば、特許文献１では、駆動トランジスタの特性のばらつきによる輝度ムラの補償方法として、簡単な画素回路で、画素ごとの特性バラツキを補償する方法が開示されている。
図１８は、特許文献１に記載された従来の画像表示装置の構成を示すブロック図である。同図に記載された画像表示装置５００は、画素アレイ部５０２と、これを駆動する駆動部からなる。画素アレイ部５０２は、行ごとに配置された走査線７０１〜７０ｍと、列ごとに配置された信号線６０１〜６０ｎと、両者が交差する部分に配置された行列状の発光画素５０１と、行ごとに配置された給電線８０１〜８０ｍとを備える。また、駆動部は、信号セレクタ５０３と、走査線駆動部５０４と、給電線駆動部５０５とを備える。
走査線駆動部５０４は、各走査線７０１〜７０ｍに水平周期（１Ｈ）で順次制御信号を供給して発光画素５０１を行単位で線順次走査する。給電線駆動部５０５は、この線順次走査に合わせて各給電線８０１〜８０ｍに第１電圧と第２電圧で切換る電源電圧を供給する。信号セレクタ５０３は、この線順次走査に合わせて映像信号となる輝度信号電圧と基準電圧とを切換えて列状の信号線６０１〜６０ｎに供給する。
ここで、列状の信号線６０１〜６０ｎは、それぞれ、列ごとに２本配置されており、一方の信号線は奇数行の発光画素５０１に基準電圧及び信号電圧を供給し、他方の信号線は偶数行の発光画素５０１に基準電圧及び信号電圧を供給している。
図１９は、特許文献１に記載された従来の画像表示装置の有する発光画素の回路構成図である。なお、同図には１行目かつ１列目の発光画素５０１を記載している。この発光画素５０１に対して走査線７０１、給電線８０１及び信号線６０１が配されている。なお、信号線６０１は２本あるうちの１本が、発光画素５０１に接続されている。発光画素５０１は、スイッチングトランジスタ５１１と、駆動トランジスタ５１２と、保持容量５１３と、発光素子５１４とを備える。スイッチングトランジスタ５１１は、ゲートが走査線７０１に、ソース及びドレインの一方が信号線６０１に、その他方が駆動トランジスタ５１２のゲートにそれぞれ接続されている。駆動トランジスタ５１２は、ソースが発光素子５１４のアノードに、ドレインが給電線８０１にそれぞれ接続されている。発光素子５１４は、カソードが接地配線５１５に接続されている。保持容量５１３は、駆動トランジスタ５１２のソース及びゲートに接続されている。
上記構成において、給電線駆動部５０５は、信号線６０１が基準電圧である状態で、給電線８０１を第１電圧（高電圧）から第２電圧（低電圧）に切り換える。走査線駆動部５０４は、同じく信号線６０１が基準電圧である状態で、走査線７０１の電圧を“Ｈ”レベルにしてスイッチングトランジスタ５１１を導通させ、基準電圧を駆動トランジスタ５１２のゲートに印加するとともに、駆動トランジスタ５１２のソースを第２電圧に設定する。以上の動作により、駆動トランジスタ５１２の閾値電圧Ｖｔｈの補正のための準備が完了する。続いて、給電線駆動部５０５は、信号線６０１の電圧が基準電圧から信号電圧に切り換わる前の補正期間で、給電線８０１の電圧を第２電圧から第１電圧に切り換えて、駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧を保持容量５１３に保持させる。次に、スイッチングトランジスタ５１１の電圧を“Ｈ”レベルにして信号電圧を保持容量５１３に保持させる。つまり、この信号電圧は、先に保持された駆動トランジスタ５１
２の閾値電圧Ｖｔｈに相当する電圧に加算されて保持容量５１３に書き込まれる。そして、駆動トランジスタ５１２は、第１電圧にある給電線８０１から電流の供給を受け、上記保持電圧に応じた駆動電流を発光素子５１４に流す。
上述した動作では、信号線６０１は列ごとに２本配置されていることにより、各信号線が基準電圧にある時間帯を長くしている。よって、駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧を保持容量５１３に保持するための補正期間を確保するようにしている。
図２０は、特許文献１に記載された画像表示装置の動作タイミングチャートである。同図には、上から順に、１ライン目の走査線７０１及び給電線８０１、２ライン目の走査線７０２及び給電線８０２、３ライン目の走査線７０３及び給電線８０３、奇数行の発光画素に割り当てられた信号線、偶数行の発光画素に割り当てられた信号線の信号波形が記載されている。走査線に印加される走査信号は、１水平期間（１Ｈ）ずつ順次１ラインごとにシフトしていく。１ライン分の走査線に印加される走査信号は、２個のパルスを含んでいる。１番目のパルスは時間幅が長く１Ｈ以上である。２番目のパルスは時間幅が狭く、１Ｈの一部である。１番目のパルスは上述した閾値補正期間に対応し、２番目のパルスは信号電圧サンプリング期間及び移動度補正期間に対応している。また、給電線に供給される電源パルスも１Ｈ周期で１ラインごとにシフトしていく。これに対して、各信号線は２Ｈに１回、信号電圧が印加され、基準電圧にある時間帯を１Ｈ以上確保することが可能となる。
以上のように、特許文献１に記載された従来の画像表示装置では、発光画素ごとに駆動トランジスタ５１２の閾値電圧Ｖｔｈがばらついても、十分な閾値補正期間が確保されることにより、発光画素ごとに当該ばらつきはキャンセルされ、画像の輝度ムラ抑止が図られる。
特開２００８−１２２６３３号公報
しかしながら、特許文献１に記載された従来の画像表示装置は、発光画素行ごとに配置された走査線及び給電線の信号レベルのオンオフが多い。例えば、閾値補正期間を発光画素行ごとに設定しなければならない。また、信号線からスイッチングトランジスタを介して輝度信号電圧がサンプリングされると、引き続いて発光期間を設けなければならない。よって、画素行ごとの閾値補正タイミング及び発光タイミングを設定する必要がある。このため、表示パネルが大面積化されるにつれ、行数も増加するので、各駆動回路から出力される信号が多くなり、また、その信号切り換えの周波数が高くなり、走査線駆動回路及び給電線駆動回路の信号出力負荷が大きくなる。
また、特許文献１に記載された従来の画像表示装置は、駆動トランジスタの閾値電圧Ｖｔｈの補正期間は２Ｈ未満であり、高精度の補正が要求される画像表示装置としては限界がある。
上記課題に鑑み、本発明は、駆動回路の出力負荷が低減され、表示品質が向上した画像表示装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された第１制御線を備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、少なくとも、前記第１電源線、前記発光素子の他方の端子及び前記第１制御線に接続され、前記信号電圧を前記信号電流に変換する電流制御部と、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第１信号線と前記電流制御部との導通及び非導通を切り換える第１スイッチ素子を備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第２信号線と前記電流制御部との導通及び非導通を切り換える第２スイッチ素子を備え、前記第１制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立していることを特徴とする。
本発明の画像表示装置およびその駆動方法によれば、駆動トランジスタの閾値電圧補正期間及びタイミングを駆動ブロック内で一致させることが可能となるので信号レベルのオンからオフもしくはオフからオンへの切替え回数を減らすことができ、発光画素の回路を駆動する駆動回路の負荷が低減する。上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を１フレーム期間に対して大きくとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。
図１は、本発明の実施の形態１に係る画像表示装置の電気的な構成を示すブロック図である。 図２Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の回路構成図である。 図２Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の回路構成図である。 図３Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図３Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図４Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図４Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図５は、本発明の実施の形態１に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。 図６Ａは、本発明の実施の形態１に係る画像表示装置の駆動方法の動作タイミングチャートである。 図６Ｂは、本発明の実施の形態１に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図７は、本発明の実施の形態１に係る画像表示装置の有する発光画素の状態遷移図である。 図８は、本発明の実施の形態１に係る画像表示装置の動作フローチャートである。 図９は、走査線及び信号線の波形特性を説明する図である。 図１０は、本発明の実施の形態２に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。 図１１Ａは、本発明の実施の形態２に係る画像表示装置の駆動方法の動作タイミングチャートである。 図１１Ｂは、本発明の実施の形態２に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図１２Ａは、本発明の実施の形態３に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図１２Ｂは、本発明の実施の形態３に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図１３は、本発明の実施の形態３に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。 図１４Ａは、本発明の実施の形態３に係る画像表示装置の駆動方法の動作タイミングチャートである。 図１４Ｂは、本発明の実施の形態３に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図１５は、本発明の実施の形態３に係る画像表示装置の有する発光画素の状態遷移図である。 図１６は、本発明の実施の形態３に係る画像表示装置の動作フローチャートである。 図１７は、本発明の画像表示装置を内蔵した薄型フラットＴＶの外観図である。 図１８は、特許文献１に記載された従来の画像表示装置の構成を示すブロック図である。 図１９は、特許文献１に記載された従来の画像表示装置の有する発光画素の回路構成図である。 図２０は、特許文献１に記載された画像表示装置の動作タイミングチャートである。
本発明の一態様に係る画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された第１制御線を備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、少なくとも、前記第１電源線、前記発光素子の他方の端子及び前記第１制御線に接続され、前記信号電圧を前記信号電流に変換する電流制御部と、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第１信号線と前記電流制御部との導通及び非導通を切り換える第１スイッチ素子を備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第２信号線と前記電流制御部との導通及び非導通を切り換える第２スイッチ素子を備え、前記第１制御線は、同一駆動ブロ
ック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。
上記構成により、第１制御線信号のタイミングを駆動ブロック内で一致させることが可能となる。よって、発光素子に流れる駆動電流を制御する信号を出力する駆動回路の負荷が低減する。また、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、第１制御線による電流制御部の制御動作期間を１フレーム期間の中で長くとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質を向上させることが可能となる。
また、本発明の一態様に係る画像表示装置は、前記電流制御部は、ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧をソース−ドレイン間電流である前記信号電流に変換する駆動トランジスタを備え、前記第１スイッチ素子は、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されたスイッチングトランジスタであり、前記第２スイッチ素子は、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されたスイッチングトランジスタであり、前記電流制御部は、さらに、一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソースに接続された第１容量素子と、一方の端子が前記駆動トランジスタのソースに接続され、他方の端子が前記第１制御線に接続された第２容量素子とを備えるものである。
上記構成により、駆動トランジスタの閾値電圧補正期間及びタイミングを駆動ブロック内で一致させることが可能となる。また、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を１フレーム期間の中で長くとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。
また、本発明の一態様に係る画像表示装置は、さらに、発光画素行ごとに配置された第２制御線を備え、前記電流制御部は、さらに、ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記第１容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第３スイッチ素子を備えるものである。
本態様によれば、第３スイッチ素子、第１容量素子及び第２容量素子が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置により、駆動トランジスタの閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
また、本発明の一態様に係る画像表示装置は、さらに、前記第１信号線、前記第２信号
線、前記第１制御線、前記第２制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路を具備し、前記駆動回路は、前記第１信号線から基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加することにより、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にし、前記第１制御線から初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第１信号線から前記基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第２制御線から前記第３スイッチ素子をオフ状態とする電圧を印加することにより、前記第１容量素子とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記走査線から前記第１スイッチ素子をオフ状態とする電圧を印加することにより、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にし、前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加することにより、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にし、前記第１制御線から初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第２制御線から前記第３スイッチ素子をオフ状態とする電圧を印加することにより、前記第１容量素子と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記走査線から前記第２スイッチ素子をオフ状態とする電圧を印加することにより、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にするものである。
本態様によれば、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線の電圧を制御する駆動回路が、上記閾値補正期間、信号電圧書き込み期間及び発光期間を制御する。
また、本発明の一態様に係る画像表示装置は、さらに、発光画素行ごとに配置された第２制御線を備え、前記電流制御部は、さらに、ゲートが前記第２制御線に接続され、ソース及びドレインが前記第１電源線と前記発光素子の他方の端子との間に挿入され、前記駆動トランジスタのソース−ドレイン間電流のオンオフを切り換える第４スイッチ素子を備えるものである。
これにより、駆動トランジスタのソース−ドレイン電流のオンオフを制御することが可能となるので、駆動トランジスタへの信号電圧印加タイミングと独立して発光素子の発光動作を行うことが可能となる。
また、本発明の一態様に係る画像表示装置は、さらに、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路とを具備し、前記駆動回路は、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止し、前記第１信号線から基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第１制御線から初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第２制御線から前記第４スイッチ素子をオン状態とする電圧を印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加し、前記第２制御線から前記第４スイッチ素子をオフ状態とする電圧を印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記走査線から前記第１スイッチ素子をオフ状態とする電圧を印加することにより、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にし、（ｋ＋１）番目の駆動
ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止し、前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第１制御線から、前記初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第２制御線に対し、前記第４スイッチ素子をオン状態とする電圧を印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加し、前記第２制御線から前記第４スイッチ素子をオフ状態とする電圧を印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記走査線から前記第１スイッチ素子をオフ状態とする電圧を印加することにより、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にするものである。
本態様によれば、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線の電圧を制御する駆動回路が、上記閾値補正期間、信号電圧書き込み期間及び発光期間を制御する。
また、本発明の一態様に係る画像表示装置は、前記第２制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。
これにより、第２制御線により第４スイッチ素子を同一ブロック内で同時制御することにより、同一ブロック内での同時発光を実現することが可能となり、第２制御線からの信号を出力する駆動回路の負荷が低減する。
また、本発明の一態様に係る画像表示装置は、前記第４スイッチ素子は、ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記駆動トランジスタのソース及びドレインの他方に接続され、ソース及びドレインの他方が前記第１電源線と接続されたスイッチングトランジスタである。
上記構成により、駆動トランジスタの閾値電圧補正期間及びタイミングを駆動ブロック内で一致させることが可能となる。また、第４スイッチ素子及び第２容量素子の配置により、発光期間及びタイミングも駆動ブロック内で一致させることが可能となる。よって、各スイッチ素子の導通及び非導通を制御する信号及び駆動トランジスタのドレインへの電圧印加のオンオフを制御する信号を出力する駆動回路の負荷が低減する。また、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を１フレーム期間の中で長くとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。
また、本発明の一態様に係る画像表示装置は、前記信号電圧は、前記発光素子を発光させるための輝度信号電圧、及び、前記駆動トランジスタの閾値電圧に対応した電圧を前記第１容量素子に記憶させるための基準電圧からなり、前記画像表示装置は、さらに、前記信号電圧を前記第１信号線及び前記第２信号線に出力する信号線駆動回路と、前記信号線駆動回路が前記信号電圧を出力するタイミングを制御するタイミング制御回路とを備え、前記タイミング制御回路は、前記第１信号線及び前記第２信号線に対し前記輝度信号電圧及び前記基準電圧を互いに排他的に出力させるものである。
本態様によれば、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられる。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されるほど、相対的な閾値電圧補正期間を長く設けることが可能となる。
また、本発明の一態様に係る画像表示装置は、全ての前記発光画素を書き換える時間をＴｆとし、前記駆動ブロックの総数をＮとすると、前記駆動トランジスタの閾値電圧を検出する時間は、最大でＴｆ／Ｎである。
また、本発明は、このような特徴的な手段を備える画像表示装置として実現することができるだけでなく、画像表示装置に含まれる特徴的な手段をステップとする画像表示装置の駆動方法として実現することができる。
本発明の一態様に係る画像表示装置の駆動方法は、複数の信号線のうち一の信号線から供給された輝度信号電圧または基準電圧を当該電圧に対応した信号電流に変換する駆動トランジスタを有する電流制御部と、前記信号電流が流れることにより発光する発光素子とを備える発光画素がマトリクス状に配置され、複数の前記発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成する画像表示装置の駆動方法であって、ｋ（ｋは自然数）番目の駆動ブロックの有する全ての前記電流制御部に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる第１閾値保持ステップと、前記第１閾値保持ステップの後、ｋ番目の駆動ブロックの有する前記発光画素において、前記電流制御部に、前記閾値電圧に対応した電圧に前記輝度信号電圧が加算された加算電圧を発光画素行順に保持させる第１輝度保持ステップと、前記第１閾値保持ステップの後、（ｋ＋１）番目の駆動ブロックの有する全ての前記電流制御部に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる第２閾値保持ステップとを含む。
また、本発明の一態様に係る画像表示装置の駆動方法は、前記第１閾値保持ステップでは、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに接続された第１容量素子に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させ、前記第１輝度保持ステップでは、ｋ番目の駆動ブロックの有する前記発光画素において、前記第１容量素子に、前記閾値電圧に対応した電圧に前記輝度信号電圧が加算された加算電圧を発光画素行順に保持させ、前記第２閾値保持ステップでは、（ｋ＋１）番目の駆動ブロックの有する全ての前記第１容量素子に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる。
また、本発明の一態様に係る画像表示装置の駆動方法は、前記第１輝度保持ステップの後、前記駆動トランジスタのドレイン−ソース間電流として、ｋ番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第１発光ステップを含む。
また、本発明の一態様に係る画像表示装置の駆動方法は、前記第２閾値保持ステップの後、（ｋ＋１）番目の駆動ブロックの有する前記発光画素において、前記第１容量素子に、前記閾値電圧に対応した電圧に前記輝度信号電圧が加算された加算電圧を発光画素行順に保持させる第２輝度保持ステップと、前記第２輝度保持ステップの後、前記駆動トランジスタのドレイン−ソース電流として、（ｋ＋１）番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第２発光ステップを含む。
また、本発明の一態様に係る画像表示装置の駆動方法は、前記第１閾値保持ステップでは、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止する第１電圧印加停止ステップと、前記第１電圧印加停止ステップの後、第１信号線から前記基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第１基準電圧印加ステップと、前記第１基準電圧印加ステップの後、発光画素行ごとに配置された第１制御線から、初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第１初期化電圧印加ステップと、前記第１初期化電圧印加ステップの後、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加する第１電圧印加ステップと、前記第１電圧印加ステップの後、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第１非導通ステップとを含み、前記第２閾値保持ステップでは、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止する第２電圧印加停止ステップと、前記第２電圧印加停止ステップの後、前記第１信号線と異なる第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第２基準電圧印加ステップと、前記第２基準電圧印加ステップの後、発光画素行ごとに配置された第１制御線から、初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第２初期化電圧印加ステップと、前記第２初期化電圧印加ステップの後、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加する第２電圧印加ステップと、前記第２電圧印加ステップの後、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第２非導通ステップとを含む。
また、本発明の一態様に係る画像表示装置の駆動方法は、前記発光素子は、一方の端子が第１電源線に接続され、他方の端子が前記駆動トランジスタのソースに接続され、前記第１電圧印加停止ステップ及び前記第２電圧印加停止ステップでは、ゲートが発光画素行ごとに配置された第２制御線に接続され、ソース及びドレインが前記所定の電圧を供給する第２電源線と前記駆動トランジスタのドレインとの間に挿入された第１スイッチングトランジスタを非導通にすることにより、前記駆動トランジスタのドレインへの電圧の印加を停止し、前記第１基準電圧印加ステップでは、ゲートが発光画素行ごとに配置された走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続された第２スイッチングトランジスタを導通させることにより、前記第１信号線から前記基準電圧を前記駆動トランジスタのゲートに印加し、前記第２基準電圧印加ステップでは、ゲートが発光画素行ごとに配置された走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続された第２スイッチングトランジスタを導通させることにより、前記第２信号線から前記基準電圧を前記駆動トランジスタのゲートに印加し、第１初期化電圧印加ステップ及び第２初期化電圧印加ステップでは、発光画素行ごとに配置された第１制御線から、初期化電圧を前記駆動トランジスタのソースに印加し、前記第１電圧印加ステップ及び前記第２電圧印加ステップでは、前記第１スイッチングトランジスタを導通させることにより、前記駆動トランジスタのドレインに所定の電圧を印加し、前記第１非導通ステップでは、前記第１スイッチングトランジスタを非導通にすることにより、前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第２スイッチングトランジスタを非導通にすることにより、前記第１信号線と前記駆動トランジスタのゲートとを非導通にし、前記第２非導通ステップでは、前記第１スイッチングトランジスタを非導通にすることにより、前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第２スイッチングトランジスタを非導通にすることにより、前記第２信号線と前記駆動トランジスタのゲートとを非導通にし、前記第１輝度保持ステップでは、前記第２スイッチングトランジスタを導通させることにより、前記第１信号線から前記輝度信号電圧を前記駆動トランジスタのゲートに印加し、前記第２輝度保持ステップでは、前記第２スイッチングトランジスタを導通させることにより、前記第２信号線から前記輝度信号電圧を前記駆動トランジスタのゲートに印加し、前記第１発光ステップ及び前記第２発光ステップでは、前記第１スイッチングトランジスタを導通させることにより、前記駆動トランジスタのドレインへの前記所定の電圧を印加し前記信号電流を前記発光素子に流す。
また、本発明の一態様に係る画像表示装置の駆動方法は、前記第１閾値保持ステップでは、第１信号線から前記基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加し、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にする第１基準電圧印加ステップと、前記第１基準電圧印加ステップの後、発光画素行ごとに配置された第１制御線から、初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第１初期化電圧印加ステップと、前記第１初期化電圧印加ステップの後、前記第１信号線から前記基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第１閾値検出ステップと、前記第１閾値検出ステップの後、前記第１容量素子とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第１非導通ステップとを含み、前記第２閾値保持ステップでは、第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加し、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にする第２基準電圧印加ステップと、前記第２基準電圧印加ステップの後、発光画素行ごとに配置された第１制御線から、初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第２初期化電圧印加ステップと、前記第２初期化電圧印加ステップの後、前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第２閾値検出ステップと、前記第２閾値検出ステップの後、前記第１容量素子と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第２非導通ステップとを含む。
（実施の形態１）
本実施の形態における画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置された第１信号線及び第２信号線と、発光画素行ごとに配置された第１制御線とを備え、複数の発光画素は、複数の発光画素行を一単位とした２以上の駆動ブロックを構成し、複数の発光画素のそれぞれは、駆動トランジスタと、両端子が駆動トランジスタのゲート及びソースに接続された第１容量素子と、駆動トランジスタのソースに接続された発光素子と、駆動トランジスタのソース−ドレイン間電流のオンオフを切り換える第４スイッチ素子と、駆動トランジスタのソースと前記第１制御線との間に挿入された第２容量素子とを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する発光画素は、さらに、第１信号線と前記駆動トランジスタのゲートとの間に挿入された第１スイッチ素子を備え、（ｋ＋１）番目の駆動ブロックに属する発光画素は、さらに、第２信号線と駆動トランジスタのゲートとの間に挿入された第２スイッチ素子を備え、第１制御線は、同一駆動ブロックの全発光画素では共通化されている。これにより、駆動トランジスタの閾値電圧補正期間及び発光期間を駆動ブロック内で一致させることが可能となる。よって、駆動回路の負担負荷が低減する。また、閾値電圧補正期間を１フレーム期間に対して大きくとることができるので、画像表示品質が向上する。
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の実施の形態１に係る画像表示装置の電気的な構成を示すブロック図である。同図における画像表示装置１は、表示パネル１０と、タイミング制御回路２０と、電圧制御回路３０とを備える。表示パネル１０は、複数の発光画素１１Ａ及び１１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５とを備える。
発光画素１１Ａ及び１１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素１１Ａ及び１１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素１１Ａは、奇数番目の駆動ブロックを構成し、また、発光画素１１Ｂは偶数番目の駆動ブロックを構成する。
信号線群１２は、発光画素列ごとに配置された複数の信号線からなる。ここで、各発光画素列につき２本の信号線が配置されており、奇数番目の駆動ブロックの発光画素は一方の信号線に接続され、偶数番目の駆動ブロックの発光画素は他方の信号線に接続されている。
制御線群１３は、発光画素ごとに配置された走査線及び制御線からなる。
走査／制御線駆動回路１４は、制御線群１３の各走査線へ走査信号を、また、各制御線へ制御信号を出力することにより、発光画素の有する回路素子を駆動する。
信号線駆動回路１５は、信号線群１２の各信号線へ輝度信号または基準信号を出力する
ことにより、発光画素の有する回路素子を駆動する。
タイミング制御回路２０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の出力タイミングを制御する。また、タイミング制御回路２０は、信号線駆動回路１５から出力される輝度信号または基準信号を出力するタイミングを制御する。
電圧制御回路３０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の電圧レベルを制御する。
図２Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の回路構成図であり、図２Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の回路構成図である。図２Ａ及び図２Ｂに記載された発光画素１１Ａ及び１１Ｂは、いずれも、有機ＥＬ（エレクトロルミネッセンス）素子１１３と、駆動トランジスタ１１４を含む電流制御部１００と、スイッチングトランジスタ１１５と、第２制御線１３１と、第１制御線１３２と、走査線１３３と、第１信号線１５１と、第２信号線１５２とを備える。
電流制御部１００は、第１電源線である電源線１１０、有機ＥＬ素子１１３のアノード、第２制御線１３１、第１制御線１３２及びスイッチングトランジスタ１１５のソース及びドレインの一方の端子に接続されている。この構成により、電流制御部１００は、第１信号線１５１又は第２信号線１５２から供給される信号電圧を駆動トランジスタ１１４のソースドレイン電流である信号電流に変換する機能を有する。
有機ＥＬ素子１１３は、例えば、カソードが第２電源線である電源線１１２に接続されアノードが電流制御部１００に接続された発光素子であり、駆動トランジスタ１１４の駆動電流が流れることにより発光する。
駆動トランジスタ１１４は、ゲート−ソース間に信号電圧に対応した電圧が印加されることにより、当該電圧に対応した電圧をソース−ドレイン間電流に変換する。そして、このソース−ドレイン間電流は、駆動電流として有機ＥＬ素子１１３に供給される。駆動トランジスタ１１４は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
スイッチングトランジスタ１１５は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が電流制御部１００に接続されている。また、そのソース及びドレインの他方は、奇数駆動ブロックの発光画素１１Ａにおいては、第１信号線１５１に接続され、第１スイッチ素子として機能し、偶数駆動ブロックの発光画素１１Ｂにおいては、第２信号線１５２に接続され、第２スイッチ素子として機能する。
また、電流制御部１００は、上記信号電流をオンオフする機能を有することが好ましい。図３Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図３Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図３Ａ及び図３Ｂに記載された電流制御部１００は、図２Ａ及び図２Ｂに記載された電流制御部１００と比較して、スイッチングトランジスタ１１６が電流制御部１００の構成要素として具体化されている点が異なる。以下、図２Ａ及び図２Ｂに記載された画像表示装置の構成と重複する点は説明を省略する。
図３Ａ及び図３Ｂにおいて、スイッチングトランジスタ１１６は、ゲートが第２制御線１３１に接続され、ソース及びドレインの他方が正電源線である電源線１１０に接続された第４スイッチ素子である。スイッチングトランジスタ１１６は、駆動トランジスタ１１４のソース−ドレイン間電流をオンオフさせる機能を有する。
なお、スイッチングトランジスタ１１６は、そのソース及びドレインが電源線１１０と有機ＥＬ素子のアノードとの間に接続されていればよい。この配置により、駆動トランジスタ１１４のソース−ドレイン間電流をオンオフさせることが可能となる。スイッチングトランジスタ１１５及び１１６は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
また、電流制御部１００は、上記信号電圧に対応した電圧を保持する機能、及び、駆動トランジスタ１１４の閾値電圧を検出し保持する機能を有することが好ましい。
図４Ａは、本発明の実施の形態１に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図４Ｂは、本発明の実施の形態１に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図４Ａ及び図４Ｂに記載された電流制御部１００は、図３Ａ及び図３Ｂに記載された電流制御部１００と比較して、静電保持容量１１７及び１１８が電流制御部１００の構成要素として具体化されている点が異なる。以下、図３Ａ及び図３Ｂに記載された画像表示装置の構成と重複する点は説明を省略する。
図４Ａ及び図４Ｂにおいて、有機ＥＬ素子１１３は、例えば、カソードが負電源線である電源線１１２に接続されアノードが駆動トランジスタ１１４のソースに接続された発光素子であり、駆動トランジスタ１１４の駆動電流が流れることにより発光する。
駆動トランジスタ１１４は、ドレインがスイッチングトランジスタ１１６のソース又はドレインの一方に接続され、ソースが有機ＥＬ素子１１３のアノードに接続された駆動トランジスタである。駆動トランジスタ１１４は、ゲート−ソース間に印加された信号電圧に対応したソース−ドレイン間電流に変換する。そして、このソース−ドレイン間電流を駆動電流として有機ＥＬ素子１１３に供給する。
スイッチングトランジスタ１１５は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が駆動トランジスタ１１４のゲートに接続されている。
静電保持容量１１７は、一方の端子が駆動トランジスタ１１４のゲートに接続され、他方の端子が駆動トランジスタ１１４のソースに接続された第１容量素子である。静電保持容量１１７は、第１信号線１５１または第２信号線１５２から供給された信号電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ１１５がオフ状態となった後に、駆動トランジスタ１１４から有機ＥＬ素子１１３へ供給する信号電流を制御する機能を有する。
静電保持容量１１８は、静電保持容量１１７の他方の端子と第１制御線１３２との間に接続された第２容量素子である。静電保持容量１１８は、まず、定常状態において駆動トランジスタ１１４のソース電位を記憶し、輝度信号電圧がスイッチングトランジスタ１１５から印加された場合でもそのソース電位の情報は静電保持容量１１７と静電保持容量１１８との間のノードに残る。なおこのタイミングでのソース電位とは駆動トランジスタ１１４の閾値電圧である。その後、上記信号電圧の保持から発光までのタイミングが発光画素行ごとに異なっても、静電保持容量１１７の他方の端子の電位が確定されるので駆動トランジスタ１１４のゲート電圧が確定される。一方、駆動トランジスタ１１４のソース電位は既に定常状態であるので、静電保持容量１１８は、結果的に駆動トランジスタ１１４のソース電位を保持する機能を有する。
第２制御線１３１は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第２制御線１３１は、駆動トランジスタ１１４のソース−ドレイン間電流をオンオフするタイミングを供給する機能を有する。
第１制御線１３２は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第１制御線１３２は、電圧レベルを切り換えることにより、駆動トランジスタ１１４の閾値電圧を検出する環境を整える機能を有する。
走査線１３３は、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素へ輝度信号電圧または基準電圧である信号電圧を書き込むタイミングを供給する機能を有する。
第１信号線１５１及び第２信号線１５２は、信号線駆動回路１５に接続され、それぞれ、発光画素１１Ａ及び１１Ｂを含む画素列に属する各発光画素へ接続され、駆動ＴＦＴの閾値電圧を検出するための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。
なお、図２Ａ〜図４Ｂには記載されていないが、電源線１１０及び電源線１１２は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。
次に、第２制御線１３１、第１制御線１３２、走査線１３３、第１信号線１５１及び第２信号線１５２の発光画素間における接続関係について説明する。
図５は、本発明の実施の形態１に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。
前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図５に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
図５の上段に記載されたｋ番目の駆動ブロックでは、第２制御線１３１（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１６のゲートに共通して接続されている。また、第１制御線１３２（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有する静電保持容量１１８に共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。また、図５の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第２制御線１３１（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第２制御線１３１（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。また、ｋ番目の駆動ブロックに接続された第１制御線１３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線１３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。
上記駆動ブロック化により、駆動トランジスタ１１４のドレインへの電圧印加のオンオフを制御する第２制御線１３１の本数が削減される。また、駆動トランジスタ１１４の閾値電圧Ｖｔｈを検出するＶｔｈ検出回路を制御する第１制御線１３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の出力本数が低減し、回路規模の削減を可能にする。
次に、本実施の形態に係る画像表示装置１の駆動方法について図６Ａを用いて説明する。なお、ここでは、図４Ａ及び図４Ｂに記載された具体的回路構成を有する画像表示装置についての駆動方法を詳細に説明する。
図６Ａは、本発明の実施の形態１に係る画像表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１、第２制御線１３１（ｋ）及び第１制御線１３２（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２、第２制御線１３１（ｋ＋１）及び第１制御線１３２（ｋ＋１）に発生する電圧の波形図が示されている。また、図７は、本発明の実施の形態１に係る画像表示装置の有する発光画素の状態遷移図である。また、図８は、本発明の実施の形態１に係る画像表示装置の動作フローチャートである。
まず、時刻ｔ０の直前では、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ）及び第２制御線１３１（ｋ）もＬＯＷである。図７（ａ）のように、第２制御線１３１（ｋ）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、ｋブロックにおける発光画素の一斉発光が終了する。同時に、ｋブロックにおける非発光期間が開始する。
次に、時刻ｔ０において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３１（ｋ）はＬＯＷとなってスイッチングトランジスタ１１６はオフとなっており（図８のＳ１１）、信号線駆動回路１５は、第１信号線１５１の信号電圧を、輝度信号電圧から駆動トランジスタ１１４がオフとなる基準電圧に変化させてある（図８のＳ１２）。これにより、基準信号電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ１において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ２においてＬＯＷに変化させる（図８のＳ１３）。また、このとき、第２制御線１３１（ｋ）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。ここで、例えば、基準信号電圧及び電源線１１２電位を０Ｖとし、第１制御線１３２（ｋ）のＨＩＧＨ電圧レベル（ＶｇＨ）とＬＯＷ電圧レベル（ＶｇＬ）の電位差（ＶｇＨ−ＶｇＬ）をΔＶｒｅｓｅｔ、静電保持容量１１８の静電容量値をＣ２、有機ＥＬ素子１１３の静電容量及び閾値電圧を、それぞれＣEL及びＶT（ＥＬ）とする。このとき、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨにした瞬間、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）の電位Ｖｓは、Ｃ２とＣELとで分配される電圧と、Ｖ
T（ＥＬ）との和とほぼ等しく、
Figure 2010100938
 （式１）
となる。その後、図７（ｂ）に示すように、有機ＥＬ素子１１３の自己放電がなされることにより、上記Ｖｓは、定常状態では、ＶT（ＥＬ）に漸近していく。すなわち、Ｖｓ→ＶT（ＥＬ）となる。
その後、時刻ｔ２において、走査／制御線駆動回路１４が第１制御線１３２（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、Ｖｓがバイアスされ、
Figure 2010100938
 （式２）
となる。この第１制御線１３２（ｋ）のＨＩＧＨからＬＯＷへの変化により、駆動トランジスタ１１４のゲートソース間電圧であるＶｇｓには、駆動トランジスタ１１４の閾値電圧Ｖｔｈよりも大きな電圧が発生するようにΔＶresetを設定している。つまり、静電保
持容量１１７に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、図７（ｃ）に示すように、駆動トランジスタ１１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子１１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、このとき、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタのソース電極電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣELとして機能する。
時刻ｔ３〜時刻ｔ４の期間、発光画素１１Ａの回路は定常状態となり、静電保持容量１１７および１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１７および１１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１７に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ４において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させる（図８のＳ１４）。これにより、駆動トランジスタ１１４への電流供給が停止される。このとき、ｋ番目の駆動ブロックの全発光画素
１１Ａの有する静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ５において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする。
以上、時刻ｔ０〜時刻ｔ５の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ５〜時刻ｔ７の期間において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させる（図８のＳ１５）。これにより、図７（ｄ）に示すように、駆動トランジスタ１１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量１１７及び１１８の接点Ｍにおける電位ＶM（＝Ｖｓ）は、信号電圧の変化量ΔＶｄａｔａがＣ１及びＣ２で分配された電圧と、時刻ｔ４におけるＶｓ電位である−Ｖｔｈとの和となり、
Figure 2010100938
 （式３）
となる。
つまり、静電保持容量１１７に保持される電位差Ｖｇｓは、Ｖｄａｔａと上記式３で規定された電位との差分であり、
Figure 2010100938
 （式４）
となる。つまり、静電保持容量１１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
以上、時刻ｔ５〜時刻ｔ７の期間では、補正された輝度信号電圧の書き込みが、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
次に、時刻ｔ７以降において、第２制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図８のＳ１６）。これにより、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れる。つまり、ｋ番目の駆動ブロック内の全発光画素１１Ａでは、同時に発光が開始される。
以上、時刻ｔ７以降の期間では、有機ＥＬ素子１１３の発光が、ｋ番目の駆動ブロック内において同時に実行されている。ここで、駆動トランジスタ１１４を流れるドレイン電流ｉdは、式４で規定されたＶｇｓから、駆動トランジスタ１１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、
Figure 2010100938
 （式５）
と表される。ここで、βは移動度に関する特性パラメータである。式５から、有機ＥＬ素子１１３を発光させるためのドレイン電流ｉdは、駆動トランジスタ１１４の閾値電圧Ｖｔｈに依存しない電流となっていることが解る。
以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。また、有機ＥＬ素子１１３の発光も駆動ブロック内で同時に実行される。これにより、駆動トランジスタ１１４の駆動電流のオンオフの制御を駆動ブロック内で同期でき、また、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線１３２及び第２制御線１３１を駆動ブロック内で共通化できる。
また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
上述した、駆動回路の出力負荷の小さい駆動方法は、特許文献１に記載された従来の画像表示装置５００では実現困難である。図１９に記載された画素回路図においても、駆動トランジスタ５１２の閾値電圧Ｖｔｈを補償しているが、当該閾値電圧に相当する電圧が保持容量５１３に保持された後、駆動トランジスタ５１２のソース電位は変動し確定しない。このため、画像表示装置５００では、閾値電圧Ｖｔｈを保持した後、続いて輝度信号電圧が加算された加算電圧の書き込みを即座に実行しなければならない。また、上記加算電圧もソース電位の変動の影響を受けるため、続いて発光動作を即座に実行しなければならない。つまり、従来の画像表示装置５００では、発光画素行ごとに、上述した閾値電圧補償、輝度信号電圧書き込み及び発光を実行しなければならず、図１９に記載された発光画素５０１では駆動ブロック化はできない。
これに対し、本発明の画像表示装置１の有する発光画素１１Ａ及び１１Ｂは、前述したように、駆動トランジスタ１１４のドレインにスイッチングトランジスタ１１６が付加されている。これにより、駆動トランジスタ１１４のゲート及びソース電位が安定化されるので、閾値電圧補正による電圧の書き込みから輝度信号電圧の加算書き込みまでの時間、または、当該加算書き込みから発光までの時間を、発光画素行ごとに任意に設定することが可能となる。この回路構成により、駆動ブロック化が可能となり、同一駆動ブロック内での閾値電圧補正期間及び発光期間を一致させることが可能となる。
ここで、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と、本発明の駆動ブロック化された画像表示装置とで、閾値電圧検出期間により規定される発光デ
ューティの比較を行う。
図９は、走査線及び信号線の波形特性を説明する図である。同図において、各画素行の１水平期間ｔ1Hにおける閾値電圧Ｖｔｈの検出期間は、走査線がオン状態の期間であるＰＷSに相当する。また、信号線においては、１水平期間ｔ1Hは、信号電圧を供給する期間であるＰＷDと、基準電圧を供給する期間であるｔDとを含む。また、ＰＷSの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔR(S)及びｔF(S)とし、ＰＷDの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔR(D)及びｔF(D)とすると、１水平期間ｔ1Hは以下のように表される。
Figure 2010100938
 さらに、ＰＷD＝ｔDと仮定すると、
Figure 2010100938
 となる。式６及び式７より、
Figure 2010100938
 となる。また、Ｖｔｈ検出期間は基準電圧発生期間内に開始し終了しなければならないので、Ｖｔｈ検出時間を最大で確保したとして、
Figure 2010100938
 となり、式８及び式９より、
Figure 2010100938
 が得られる。
上記式１０に対して、例として、走査線本数が１０８０本（＋ブランキング３０本）の垂直解像度を有し、１２０Ｈｚ駆動するパネルの発光デューティを比較する。
従来の画像表示装置において、２本の信号線を有する場合の１水平期間ｔ1Hは、１本の信号線を有する場合の２倍であるから、
ｔ1H＝｛１秒／（１２０Ｈｚ×１１１０本）｝×２＝７．５μＳ×２＝１５μＳ
となる。ここで、ｔR(D)＝ｔF(D)＝ ２μＳ、ｔR(S)＝ｔF(S)＝１．５μＳとし、これらを式１０に代入すると、Ｖｔｈの検出期間であるＰＷSは、２．５μＳとなる。
ここで、十分な精度を有するためのＶｔｈ検出期間が１０００μＳ必要であるとすると、当該Ｖｔｈ検出に必要な水平期間は、１０００μＳ／２．５μＳ＝４００水平期間、が少なくとも非発光期間として必要となる。よって、２本の信号線を用いた従来の画像表示装置の発光デューティは、（１１１０水平期間−４００水平期間）／１１１０水平期間＝６４％以下となる。
次に、本発明の駆動ブロック化された画像表示装置の発光デューティを求める。上記条件と同様に、十分な精度を有するためのＶｔｈ検出期間が１０００μＳ必要であるとすると、ブロック駆動の場合には、図６Ａに記載された期間Ａ（閾値検出準備期間＋閾値検出期間）が上記１０００μＳに相当する。この場合、１フレームの非発光期間は、上記期間Ａと書き込み期間とを含むことから、少なくとも１０００μＳ×２＝２０００μＳとなる。よって、本発明の駆動ブロック化された画像表示装置の発光デューティは、（１フレーム時間−２０００μＳ）／１フレーム時間であり、１フレーム時間として（１秒／１２０Ｈｚ）を代入して、７６％以下となる。
以上の比較結果より、２本の信号線を用いた従来の画像表示装置に対して、本発明のようにブロック駆動を組み合わせることにより、同じ閾値検出期間を設置したとしても発光デューティをより長く確保することができる。よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の画像表示装置を実現することが可能となる。
逆に言えば、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた画像表示装置とを同じ発光デューティに設定した場合、本発明の画像表示装置の方が、閾値検出期間を長く確保することが解る。
再び、本実施の形態に係る画像表示装置１の駆動方法について説明する。
一方、時刻ｔ８では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ１１４の閾値電圧補正が開始される。
まず、時刻ｔ８の直前では、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ＋１）及び第２制御線１３１（ｋ＋１）もＬＯＷである。第２制御線１３１（ｋ＋１）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、（ｋ＋１）ブロックにおける発光画素の一斉発光が終了する。同時に、（ｋ＋１）ブロックにおける非発光期間が開始する。
まず、時刻ｔ８において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３１（ｋ＋１）はＬＯＷとなってスイッチングトランジスタ１１６はオフとなっており（図８のＳ２１）、信号線駆動回路１５は、第２信号線１５２の信号電圧は輝度信号電圧から基準電圧に変化させてある（図８のＳ２２）。これにより、基準電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ９において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ１０においてＬＯＷに変化させる（図８のＳ２３）。また、このとき、第２制御線１３１（ｋ＋１）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。これにより、電流制御部１００の静電保持容量１１７に蓄えられる電
位差を、駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ１１において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、駆動トランジスタ１１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子へと流す。このとき、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、このとき、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタのソース電極電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣELとして機能する。
時刻ｔ１１〜時刻ｔ１２の期間、発光画素１１Ｂの回路は定常状態となり、静電保持容量１１７および１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、この期間が長いほど、静電保持容量１１７および１１８に保持される閾値電圧Ｖｔｈの検出精度が向上する。よって、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ１２において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする（図８のＳ２４）。これにより、駆動トランジスタ１１４はオフ状態となる。このとき、（ｋ＋１）番目の駆動ブロックの全発光画素１１Ｂの有する静電保持容量１１７には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ１３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させる。
以上、時刻ｔ１１〜時刻ｔ１２の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ１３以降において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とすることを開始する。また、この時、信号線駆動回路１５は、第２信号線１５２の信号電圧を基準電圧から輝度信号電圧に変化させる（図８のＳ２５）。これにより、駆動トランジスタ１１４のゲートに輝度信号電圧が印加される。このとき、静電保持容量１１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
以上、時刻ｔ１３以降の期間では、補正された輝度信号電圧の書き込みが、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
次に、時刻ｔ１５以降において、第２制御線１３１（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図８のＳ２６）。これにより、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れる。つまり、（ｋ＋１）番目の駆動ブロック内の全発光画素１１Ｂでは、一斉に発光が開始される。
以上、時刻ｔ１５以降の期間では、有機ＥＬ素子１１３の発光が、（ｋ＋１）番目の駆
動ブロック内において同時に実行されている。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
図６Ｂは、本発明の実施の形態１に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値電圧補正期間及び輝度信号電圧の書き込み期間を含む。
本発明の実施の形態１に係る画像表示装置の駆動方法によれば、発光期間は、同一駆動ブロックで一斉に設定される。よって、駆動ブロック間では、行走査方向に対して発光期間が階段状に現れる。
以上、スイッチングトランジスタ１１６及び静電保持容量１１８が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。また、さらに、発光期間及びそのタイミングも同一駆動ブロック内で一致させることが可能となる。よって、各スイッチ素子の導通及び非導通を制御する信号や電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されても走査／制御線駆動回路１４の出力数をさほど増大させることなく、かつ、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。これに対し、発光画素行ごとに異なるタイミングで閾値電圧補正期間を設定する場合、発光画素行がＭ行（Ｍ＞＞Ｎ）であるとすると、最大Ｔｆ／Ｍとなる。また、特許文献１に記載されたような信号線を発光画素列ごとに２本配置した場合でも、最大２Ｔｆ／Ｍである。
また、駆動ブロック化により、駆動トランジスタ１１４のドレインへの電圧印加のオンオフを制御する第２制御線、また、当該駆動電流のソース以降の電流経路を制御する第１制御線を駆動ブロック内で共通化できる。よって、走査／制御線駆動回路１４から出力される制御線の本数が削減される。よって、駆動回路の負荷が低減する。
例えば、特許文献１に記載された従来の画像表示装置５００では、発光画素行あたり２本の制御線（給電線及び走査線）が配置されている。画像表示装置５００がＭ行の発光画素行から構成されているとすると、制御線は合計２Ｍ本となる。
これに対し、本発明の実施の形態１に係る画像表示装置１では、走査／制御線駆動回路１４から、発光画素行あたり１本の走査線、駆動ブロックごとに２本の制御線が出力され
る。よって、画像表示装置１がＭ行の発光画素行から構成されているとすると、制御線（走査線を含む）の合計は（Ｍ＋２Ｎ）本となる。
大面積化がなされ、発光画素の行数が大きい場合、Ｍ＞＞Ｎが実現されるので、この場合には、本発明に係る画像表示装置１の制御線本数は、従来の画像表示装置５００の制御線本数に比べ、約１／２に削減することができる。
（実施の形態２）
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１０は、本発明の実施の形態２に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。
同図に記載された画像表示装置は、図５に記載された画像表示装置１と比較して、各発光画素の回路構成は同様であるが、第２制御線１３１が駆動ブロックごとに共通化されておらず、発光画素行ごとに図示されていない走査／制御線駆動回路１４に接続されている点のみが異なる。以下、図５に記載された実施の形態１に係る画像表示装置１と同じ点は説明を省略し、異なる点のみ説明する。
図５の上段に記載されたｋ番目の駆動ブロックでは、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）が当該駆動ブロック内の発光画素行ごとに配置されており、各発光画素１１Ａの有するスイッチングトランジスタ１１６のゲートに個別に接続されている。また、第１制御線１３２（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有する静電保持容量１１８に共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。また、図５の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第１制御線１３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線１３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。
上記駆動ブロック化により、Ｖｔｈ検出回路を制御する第１制御線１３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の負荷が低減する。
次に、本実施の形態に係る画像表示装置の駆動方法について図１１Ａを用いて説明する。
図１１Ａは、本発明の実施の形態２に係る画像表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１、第２制御線１３１（ｋ、１）及び１３１（ｋ、ｍ）、及び第１制
御線１３２（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２、第２制御線１３１（ｋ＋１、１）及び１３１（ｋ＋１、ｍ）、及び第１制御線１３２（ｋ＋１）に発生する電圧の波形図が示されている。
本実施の形態に係る駆動方法は、図６Ａに記載された実施の形態１に係る駆動方法と比較して、駆動ブロック内での発光期間を一致させず、発光画素行ごとに信号電圧の書き込み期間と発光期間を設定している点のみが異なる。
まず、時刻ｔ２０の直前では、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ）及び第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）もＬＯＷである。図７（ａ）のように、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、ｋブロックにおける発光画素の画素行ごとの発光が終了する。同時に、ｋブロックにおける非発光期間が開始する。
次に、時刻ｔ２０において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）はＬＯＷとなってスイッチングトランジスタ１１６はオフ状態となっており（図８のＳ１１）、信号線駆動回路１５は、第１信号線１５１の信号電圧を輝度信号電圧から基準電圧に変化させている（図８のＳ１２）。これにより、基準信号電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ２１において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ２２においてＬＯＷに変化させる（図８のＳ１３）。また、このとき、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。このとき、時刻ｔ２２において、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）の電位Ｖｓは、実施の形態１で記載した式２で規定される。これにより、電流制御部１００の静電保持容量１１７に発生する電位差を、駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ２３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルを一斉にＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、駆動トランジスタ１１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子１１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、このとき、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタのソース電極電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣELとして機能する。
時刻ｔ２３〜時刻ｔ２４の期間、発光画素１１Ａの回路は定常状態となり、静電保持容量１１７および１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１７および１１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１７および１１８に保持される電圧は安定し
、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ２４において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルを一斉にＨＩＧＨからＬＯＷに変化させる（図８のＳ１４）。これにより、駆動トランジスタ１１４への電流供給が停止される。このとき、ｋ番目の駆動ブロックの全発光画素１１Ａの有する静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ２５において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする。
以上、時刻ｔ２０〜時刻ｔ２５の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ２５以降では、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させる（図８のＳ１５）。これにより、駆動トランジスタ１１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量１１７に保持される電位差Ｖｇｓは、Ｖｄａｔａと実施の形態１で記載した式３で規定された電位との差分となり、式４の関係で規定される。つまり、静電保持容量１１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）の電圧レベルが上記ＬＯＷ→ＨＩＧＨ→ＬＯＷと変化した後、つづいて第２制御線１３１（ｋ、１）の電圧レベルをＬＯＷからＨＩＧＨへ変化させる。この動作を、順次、発光画素行ごとに繰り返す。
以上、時刻ｔ２５以降では、補正された輝度信号電圧の書き込み及び発光が、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
以上、時刻ｔ２６以降の期間では、有機ＥＬ素子１１３の発光が、ｋ番目の駆動ブロック内において発光画素行ごとに実行されている。ここで、駆動トランジスタ１１４を流れるドレイン電流ｉdは、実施の形態１で記載した式４で規定されたＶｇｓから、駆動トランジスタ１１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、式５で規定される。式５から、有機ＥＬ素子１１３を発光させるためのドレイン電流ｉdは、駆動トランジスタ１１４の閾値電圧Ｖｔｈに依存しない電流となっていることが解る。
以上、上述したように、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。これにより、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線１３２を駆動ブロック内で共通化できる。
また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の画像表示装置を実現することが可能となる。
また、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた画像表示装置とを同じ発光デューティに設定した場合、本発明の画像表示装置の方が、閾値検出期間を長く確保することが解る。
再び、本実施の形態に係る画像表示装置の駆動方法について説明する。
一方、時刻ｔ２８では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ１１４の閾値電圧補正が開始される。
まず、時刻ｔ２８の直前では、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ＋１）及び第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）もＬＯＷである。図７（ａ）のように、第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、（ｋ＋１）ブロックにおける発光画素の画素行ごとの発光が終了する。同時に、（ｋ＋１）ブロックにおける非発光期間が開始する。
次に、時刻ｔ２８において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）はＬＯＷとなってスイッチングトランジスタ１１６はオフ状態となっており（図８のＳ２１）、信号線駆動回路１５は、第２信号線１５２の信号電圧を、輝度信号電圧から基準電圧に変化させている（図８のＳ２２）。これにより、基準電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ２９において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、ｔ３０においてＬＯＷに変化させる（図８のＳ２３）。これにより、電流制御部１００の静電保持容量１１７に発生する電位差を、駆動トランジスタの閾値電圧Ｖｔｈが検出できる電位差とし、閾値電圧Ｖｔｈの検出過程への準備が完了する。
次に、時刻ｔ３１において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）の電圧レベルを一斉にＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、駆動トランジスタ１１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量１１７および１１８へと流す。このとき、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が保持される。
時刻ｔ３１〜時刻ｔ３２の期間、発光画素１１Ａの回路は定常状態となり、静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１７および１１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１７および１１８に保持される電圧は安定し、
この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ３２において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）の電圧レベルを一斉にＨＩＧＨからＬＯＷに変化させる（図８のＳ２５）。これにより、駆動トランジスタ１１４への電流供給が停止される。このとき、（ｋ＋１）番目の駆動ブロックの全発光画素１１Ａの有する静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ３３において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする。
以上、時刻ｔ２８〜時刻ｔ３３の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ３３以降では、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第２信号線１５２の信号電圧を基準電圧から輝度信号電圧に変化させる（図８のＳ２５）。これにより、駆動トランジスタ１１４のゲートに輝度信号電圧が印加される。このとき、静電保持容量１１７には、この輝度信号電圧に応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）の電圧レベルが上記ＬＯＷ→ＨＩＧＨ→ＬＯＷと変化した後、つづいて第２制御線１３１（ｋ＋１、１）の電圧レベルをＬＯＷからＨＩＧＨへ変化させる。この動作を、順次、発光画素行ごとに繰り返す。
以上、時刻ｔ３４以降では、補正された輝度信号電圧の書き込み及び発光が、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
図１１Ｂは、本発明の実施の形態２に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値電圧補正期間を含む。
本発明の実施の形態２に係る画像表示装置の駆動方法によれば、発光期間は、同一駆動ブロック内でも発光画素行ごとに順次設定される。よって、駆動ブロック内においても、行走査方向に対して発光期間が連続的に現れる。
以上、実施の形態２においても、スイッチングトランジスタ１１６及び静電保持容量１１８が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆
動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。
（実施の形態３）
本実施の形態における画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置された第１信号線及び第２信号線と、発光画素行ごとに配置された第１制御線とを備え、複数の発光画素は、複数の発光画素行を一単位とした２以上の駆動ブロックを構成し、複数の発光画素のそれぞれは、駆動トランジスタと、二つの端子を備え一方の端子が駆動トランジスタのゲートに接続された第１容量素子と、駆動トランジスタのソースに接続された発光素子と、ソース及びドレインの一方が第１容量素子の他方の端子と接続されソース及びドレインの他方が駆動トランジスタのソースと接続された第３スイッチ素子と、二つの端子を備え一方の端子が第１容量素子の他方の端子と接続され他方の端子が第１制御線と接続された第２容量素子とを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する発光画素は、さらに、第１信号線と駆動トランジスタのゲートとの間に挿入された第１スイッチ素子を備え、（ｋ＋１）番目の駆動ブロックに属する発光画素は、さらに、第２信号線と駆動トランジスタのゲートとの間に挿入された第２スイッチ素子を備え、第１制御線は、同一駆動ブロックの全発光画素では共通化されている。これにより、駆動トランジスタの閾値電圧補正期間及び発光期間を駆動ブロック内で一致させることが可能となる。よって、駆動回路の回路規模を小さくすることができる。また、閾値電圧補正期間を１フレーム期間に対して大きくとることができるので、画像表示品質が向上する。
以下、本発明の実施の形態について、図面を参照しながら説明する。
本実施の形態に係る画像表示装置の電気的な構成は、発光画素の回路構成を除き、図１に記載された構成と同様である。つまり、本実施の形態に係る画像表示装置は、表示パネル１０と、タイミング制御回路２０と、電圧制御回路３０とを備える。表示パネル１０は、後述する複数の発光画素２１Ａ及び２１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５とを備える。
以下、実施の形態１及び２と重複する構成については、説明を省略し、発光画素２１Ａ及び２１Ｂに関連する構成のみ説明を行う。
発光画素２１Ａ及び２１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素２１Ａ及び２１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素２１Ａは、奇数番目の駆動ブロックを構成し、また、発光画素２１Ｂは偶数番目の駆動ブロックを構成する。
図１２Ａは、本発明の実施の形態３に係る画像表示装置における奇数駆動ブロックの発
光画素の具体的な回路構成図であり、図１２Ｂは、本発明の実施の形態３に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図１２Ａ及び図１２Ｂに記載された電流制御部２００は、実施の形態１における図２Ａ及び図２Ｂに記載された電流制御部１００と比較して、静電保持容量２１７、２１８、及びスイッチングトランジスタ２１６が電流制御部２００の構成要素として具体化されている点が異なる。以下、図２Ａ及び図２Ｂに記載された画像表示装置の構成と重複する点は説明を省略する。
図１２Ａ及び図１２Ｂにおいて、有機ＥＬ素子２１３は、例えば、カソードが負電源線である電源線１１２に接続されアノードが駆動トランジスタ２１４のソースに接続された発光素子であり、駆動トランジスタ２１４の駆動電流が流れることにより発光する。
駆動トランジスタ２１４は、ドレインが電源線に接続され、ソースが有機ＥＬ素子２１３のアノードに接続された駆動トランジスタである。駆動トランジスタ２１４は、信号電圧に対応してゲート−ソース間に印加された電圧をソース−ドレイン間電流に変換する。そして、このソース−ドレイン間電流を駆動電流として有機ＥＬ素子２１３に供給する。
スイッチングトランジスタ２１５は、ゲートが走査線２３３に接続され、ソース及びドレインの一方が駆動トランジスタ２１４のゲートに接続され、ソース及びドレインの他方が第１信号線もしくは第２信号線に接続されており、１フレーム期間内に基準電圧及び信号電圧を画素内ノードに印加する機能を有する。
スイッチングトランジスタ２１６は、ゲートが第２制御線２３１に接続され、ソース及びドレインの一方が静電保持容量２１７の他方の端子に接続され、ソース及びドレインの他方が駆動トランジスタ２１４のソースに接続されている。スイッチングトランジスタ２１６は、信号線からの信号電圧書き込み期間においてはオフ状態となることにより、静電保持容量２１７に正確な信号電圧に対応した電圧を保持させる機能を有する。一方、閾値電圧検出期間及び発光期間においてはオン状態となることにより、駆動トランジスタ２１４のソースを静電保持容量２１７及び２１８に接続し、正確に静電保持容量２１７に閾値電圧と信号電圧に対応した電荷を保持させ、駆動トランジスタ２１４が静電保持容量２１７に保持された電圧を反映した駆動電流を発光素子に供給させる機能を有する。
静電保持容量２１７は、一方の端子が駆動トランジスタ２１４のゲートに接続され、他方の端子が静電保持容量２１８の一方の端子に接続された第１容量素子である。静電保持容量２１７は、第１信号線２５１または第２信号線２５２から供給された信号電圧と駆動トランジスタ２１４の閾値電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ２１５がオフ状態となった後に、駆動トランジスタ２１４から有機ＥＬ素子２１３へ供給する信号電流を制御する機能を有する。
静電保持容量２１８は、静電保持容量２１７の他方の端子と第１制御線２３２との間に接続された第２容量素子である。静電保持容量２１８は、まず、スイッチングトランジスタ２１６の導通により、定常状態において駆動トランジスタ２１４のソース電位を記憶し、輝度信号電圧がスイッチングトランジスタ２１５から印加された際に、第１信号線もしくは第２信号線における輝度信号電圧の基準電圧に対する電圧差が、静電保持容量２１７に印加される電圧を決定する機能を有する。なお定常状態でのソース電位とは駆動トランジスタ２１４の閾値電圧である。その後、上記信号電圧の保持から信号電圧書き込みまでのタイミングが発光画素行ごとに異なっても、静電保持容量２１７の他方の端子の電位が静電保持容量２１８により確定されるので静電保持容量２１７の一方の端子の電位も確定され、駆動トランジスタ２１４のゲート電圧が確定される。一方、駆動トランジスタ２１４のソース電位は既に定常状態であるので、静電保持容量２１８は、結果的に駆動トランジスタ２１４のソース電位を保持する機能をも有する。
第２制御線２３１は、走査／制御線駆動回路１４に接続され、発光画素２１Ａ及び２１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第２制御線２３１は、駆動トランジスタ２１４のソースと静電保持容量２１７及び静電保持容量２１８間のノードとを導通または非導通とする状態を発生する機能を有する。
第１制御線２３２は、走査／制御線駆動回路１４に接続され、発光画素２１Ａ及び２１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第１制御線２３２は、電圧レベルを切り換えることにより、駆動トランジスタ２１４の閾値電圧を検出する環境を整える機能を有する。
走査線２３３は、発光画素２１Ａ及び２１Ｂを含む画素行に属する各発光画素へ輝度信号電圧または基準電圧である信号電圧を書き込むタイミングを供給する機能を有する。
第１信号線２５１及び第２信号線２５２は、信号線駆動回路１５に接続され、それぞれ、発光画素２１Ａ及び２１Ｂを含む画素列に属する各発光画素へ接続され、駆動ＴＦＴの閾値電圧を検出するための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。
なお、図１２Ａ〜図１２Ｂには記載されていないが、電源線１１０及び１１２は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。
次に、第２制御線２３１、第１制御線２３２、走査線２３３、第１信号線２５１及び第２信号線２５２の発光画素間における接続関係について説明する。
図１３は、本発明の実施の形態３に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。
前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図１３に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
図１３の上段に記載されたｋ番目の駆動ブロックでは、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）が当該駆動ブロック内の発光画素行ごとに配置されており、各発光画素２１Ａの有するスイッチングトランジスタ２１６のゲートに個別に接続されている。また、第１制御線２３２（ｋ）が当該駆動ブロック内の全発光画素２１Ａの有する静電保持容量２１８に共通して接続されている。一方、走査線２３３（ｋ、１）〜走査線２３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。
また、図１３の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第１制御線２３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線２３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線２５１が当該駆動ブロック内の全発光画素２１Ａの有するスイッチングトランジスタ２１５のソース及びドレインの他方に接続さ
れている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線２５２が当該駆動ブロック内の全発光画素２１Ｂの有するスイッチングトランジスタ２１５のソース及びドレインの他方に接続されている。
上記駆動ブロック化により、Ｖｔｈ検出回路を制御する第１制御線２３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の回路規模が低減する。またＶｔｈの検出時間を長く確保することができ、Ｖｔｈの検出精度が高くなり、結果表示品位が向上する。
次に、本実施の形態に係る画像表示装置の駆動方法について図１４Ａを用いて説明する。なお、ここでは、図１２Ａ及び図１２Ｂに記載された具体的回路構成を有する画像表示装置についての駆動方法を詳細に説明する。
図１４Ａは、本発明の実施の形態３に係る画像表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線２３３（ｋ、１）、２３３（ｋ、２）及び２３３（ｋ、ｍ）、第２制御線２３１（ｋ、１）、２３１（ｋ、２）及び２３１（ｋ、ｍ）、第１制御線２３２（ｋ）及び第１信号線２５１に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線２３３（ｋ＋１、１）、２３３（ｋ＋１、２）及び２３３（ｋ＋１、ｍ）、第２制御線２３１（ｋ＋１、１）、２３１（ｋ＋１、２）及び２３１（ｋ＋１、ｍ）、第１制御線２３２（ｋ＋１）及び第２信号線２５２に発生する電圧の波形図が示されている。
また、図１５は、本発明の実施の形態３に係る画像表示装置の有する発光画素の状態遷移図である。また、図１６は、本発明の実施の形態３に係る画像表示装置の動作フローチャートである。
まず、時刻ｔ４０において、走査線２３３（ｋ、１）の電圧レベルをＨＩＧＨに変化させ、第１信号線２５１から基準電圧を、駆動トランジスタ２１４のゲートに印加する（図１６のＳ３１）。このとき、図１５（ａ）に示すように、基準電圧は、例えば０Ｖである。また、時刻ｔ４０の直前においては発光モードであったので、この定常状態における駆動トランジスタ２１４のソース電位Ｖｓを、ＶELとする。これと、第２制御線２３１（ｋ、１）の電圧レベルがＨＩＧＨ状態によりスイッチングトランジスタ２１６が導通状態であることから、Ｖｇｓ＝−ＶEL＜ＶT（ＴＦＴ）となり、駆動トランジスタ２１４はオフ状態へと変化する。
その後、時刻ｔ４１において、走査線２３３（ｋ、１）の電圧レベルをＬＯＷに変化させ、以下、ｋブロック内において第１信号線２５１を基準電圧に維持したまま、走査線２３３の電圧レベルを、画素行順にＬＯＷ→ＨＩＧＨ→ＬＯＷとすることにより、有機ＥＬ素子２１３は画素行順に消光する。つまり、ｋブロックにおける発光画素の発光が画素行順に終了する。同時に、ｋブロックにおける非発光期間が画素行順に開始する。
次に、時刻ｔ４２において、走査／制御線駆動回路１４は、第１制御線２３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、ＬＯＷに変化させる（図１６のＳ３２）。また、このとき、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）の電圧レベルはＨＩＧＨに維持されている。ここで、スイッチングトランジスタ２１５がオフ状態で、第１制御線２３２（ｋ）をΔＶｒｅｓｅｔ（＞０）だけ変化させ、静電保持容量２１８の静電容量値をＣ２、有機ＥＬ素子２１３の静電容量及び閾値電圧を、それぞれＣEL及びＶT（ＥＬ）とする。このとき、第１制御線２３２（ｋ）の電圧レベルをＨＩＧＨにした瞬間、駆動トランジスタ２１４のソース電極Ｓ（Ｍ）の電位Ｖｓは、Ｃ２とＣELとで分配される電圧と、ＶT（ＥＬ）との和となり、
Figure 2010100938
 （式１１）
となる。その後、図１５（ｂ）に示すように、有機ＥＬ素子２１３の自己放電がなされることにより、上記Ｖｓは、定常状態では、ＶT（ＥＬ）に漸近していく。
次に、時刻ｔ４３において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを一斉にＨＩＧＨに変化させる。
続いて、走査／制御線駆動回路１４が第１制御線２３２（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、Ｖｓがバイアスされ、
Figure 2010100938
 （式１２）
となる。この第１制御線２３２（ｋ）のＨＩＧＨからＬＯＷへの変化により、駆動トランジスタ２１４のゲートソース間電圧であるＶｇｓには、駆動トランジスタ２１４の閾値電圧Ｖｔｈよりも大きな電圧を発生させている。つまり、静電保持容量２１７に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。これと同時に、図１５（ｃ）に示すように、駆動トランジスタ２１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量２１７、２１８及び有機ＥＬ素子２１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量２１７、２１８には駆動トランジスタ２１４のＶｔｈが記録される。なお、このとき、有機ＥＬ素子２１３へ流れる電流は、アノード電極電位が−Ｖｔｈよりも低電位であり、カソード電位が０Ｖであるので有機ＥＬ素子２１３は逆バイアス状態となっているため、有機ＥＬ素子２１３を発光させるための電流とはならない。
時刻ｔ４３〜時刻ｔ４４の期間、発光画素２１Ａの回路は定常状態となり、静電保持容量２１７および２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量２１７および２１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量２１７に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ４４において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを、一斉にＨＩＧＨからＬＯＷに変化させる（図１６のＳ３３）。これにより、静電保持容量２１７、２１８への駆動トランジスタ２１４のＶｔｈの記録が完了する。このとき、ｋ番目の駆動ブロックの全発光画素２１Ａの有する静電保持容量２１７及び２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が
同時に保持される。なお、時刻ｔ４４の直前において、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）も一斉にＬＯＷレベルとされており、スイッチングトランジスタ２１６はオフ状態となっている。これによりＶｔｈ検出後の駆動トランジスタ２１４のリーク電流が静電保持容量２１７、２１８へ流れ込み、静電保持容量２１７、２１８に記録された駆動トランジスタ２１４の閾値電圧Ｖｔｈの値がずれることを抑制している。
以上、時刻ｔ４３〜時刻ｔ４４の期間では、駆動トランジスタ２１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ４４以降の期間において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ２１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線２５１の信号電圧を各画素の輝度値に応じた輝度信号電圧Ｖｄａｔａに変化させる（図１６のＳ３４）。これにより、図１５（ｄ）に示すように、駆動トランジスタ２１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量２１７及び２１８の接点Ｍにおける電位ＶMは、ＶｄａｔａがＣ１及びＣ２で分配された電圧と、時刻ｔ４４におけるＶｓ電位である−Ｖｔｈとの和となり、
Figure 2010100938
 （式１３）
となる。
つまり、静電保持容量２１７に保持される電位差ＶgMは、Ｖｄａｔａと上記式１３で規定された電位との差分であり、
Figure 2010100938
 （式１４）
となる。つまり、静電保持容量２１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、時刻ｔ４６以降の期間において、走査／制御線駆動回路１４は、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ２１６を、発光画素行ごとに順次オン状態とする（図１６のＳ３５）。これにより、駆動トランジスタ２１４のゲート−ソース間に式１３で示された電圧が印加され、図１５（ｅ）に示されたドレイン電流が流れることにより、閾値補正された信号電圧に対応した発光が、画素行ごとになされる。
以上、時刻ｔ４６以降の期間では、補正された輝度信号電圧の書き込み及び発光、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
ここで、駆動トランジスタ２１４を流れるドレイン電流ｉdは、式１４で規定されたＶgMから、駆動トランジスタ２１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、
Figure 2010100938
 （式１５）
と表される。ここで、βは移動度に関する特性パラメータである。式１５から、有機ＥＬ素子２１３を発光させるためのドレイン電流ｉdは、駆動トランジスタ２１４の閾値電圧Ｖｔｈに依存せず、さらに有機ＥＬ素子２１３の容量成分に関係しない電流となっていることが解る。
以上、上述したように、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ２１４の閾値電圧Ｖｔｈ補償が同時に実行される。これにより、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線２３２を駆動ブロック内で共通化できる。
また、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の画像表示装置を実現することが可能となる。
また、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた画像表示装置とを同じ発光デューティに設定した場合、本発明の画像表示装置の方が、閾値検出期間を長く確保することが解る。
再び、本実施の形態に係る画像表示装置の駆動方法について説明する。
一方、時刻ｔ５０では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ２１４の閾値電圧補正が開始される。
まず、時刻ｔ５０において、走査線２３３（ｋ＋１、１）の電圧レベルをＨＩＧＨに変化させ、第２信号線２５２から基準電圧を、駆動トランジスタ２１４のゲートに印加する（図１６のＳ４１）。
その後、時刻ｔ５１において、走査線２３３（ｋ＋１、１）の電圧レベルをＬＯＷに変化させ、以下、（ｋ＋１）ブロック内において第２信号線２５２を基準電圧に維持したまま、走査線２３３の電圧レベルを、画素行順にＬＯＷ→ＨＩＧＨ→ＬＯＷとすることにより、有機ＥＬ素子２１３は画素行順に消光する。つまり、（ｋ＋１）ブロックにおける発
光画素の発光が画素行順に終了する。同時に、（ｋ＋１）ブロックにおける非発光期間が画素行順に開始する。
次に、時刻ｔ５２において、走査／制御線駆動回路１４は、第１制御線２３２（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、ＬＯＷに変化させる（図１６のＳ４２）。また、このとき、第２制御線２３１（ｋ＋１、１）〜２３１（ｋ＋１、ｍ）の電圧レベルはＨＩＧＨに維持されている。
次に、時刻ｔ５３において、走査／制御線駆動回路１４は、走査線２３３（ｋ＋１、１）〜２３３（ｋ＋１、ｍ）の電圧レベルを一斉にＨＩＧＨに変化させる。
続いて、走査／制御線駆動回路１４が第１制御線２３２（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、Ｖｓがバイアスされる。この第１制御線２３２（ｋ）のＨＩＧＨからＬＯＷへの変化により、駆動トランジスタ２１４のゲートソース間電圧であるＶｇｓには、駆動トランジスタ２１４の閾値電圧Ｖｔｈよりも大きな電圧を発生させている。つまり、静電保持容量２１７に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。
これと同時に、図１５（ｃ）に示すように、駆動トランジスタ２１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量２１７、２１８及び有機ＥＬ素子２１３へと流す。このとき、Ｖｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量２１７、２１８には駆動トランジスタ２１４のＶｔｈが記録される。なお、このとき、有機ＥＬ素子２１３へ流れる電流は、アノード電極電位が−Ｖｔｈよりも低電位であり、カソード電位が０Ｖであるので有機ＥＬ素子２１３は逆バイアス状態となっているため、有機ＥＬ素子２１３を発光させるための電流とはならない。
時刻ｔ５３〜時刻ｔ５４の期間、発光画素２１Ａの回路は定常状態となり、静電保持容量２１７および２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量２１７および２１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量２１７に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ５４において、走査／制御線駆動回路１４は、走査線２３３（ｋ＋１、１）〜２３３（ｋ＋１、ｍ）の電圧レベルを、一斉にＨＩＧＨからＬＯＷに変化させる（図１６のＳ４３）。これにより、静電保持容量２１７、２１８への駆動トランジスタ２１４のＶｔｈの記録が完了する。このとき、（ｋ＋１）番目の駆動ブロックの全発光画素２１Ｂの有する静電保持容量２１７及び２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。なお、時刻ｔ４４の直前において、第２制御線２３１（ｋ＋１、１）〜２３１（ｋ＋１、ｍ）も一斉にＬＯＷレベルとされており、スイッチングトランジスタ２１６はオフ状態となっている。これによりＶｔｈ検出後の駆動トランジスタ２１４のリーク電流が静電保持容量２１７、２１８へ流れ込み、静電保持容量２１７、２１８に記録された駆動トランジスタ２１４の閾値電圧Ｖｔｈの値がずれることを抑制している。
以上、時刻ｔ５３〜時刻ｔ５４の期間では、駆動トランジスタ２１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ５４以降の期間において、走査／制御線駆動回路１４は、走査線２３３（ｋ＋１、１）〜２３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷ
に変化させ、スイッチングトランジスタ２１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第２信号線２５２の信号電圧を各画素の輝度値に応じた輝度信号電圧Ｖｄａｔａに変化させる（図１６のＳ４４）。これにより、図１５（ｄ）に示すように、駆動トランジスタ２１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。
ここで、静電保持容量２１７には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、時刻ｔ５６以降の期間において、走査／制御線駆動回路１４は、第２制御線２３１（ｋ＋１、１）〜２３１（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ２１６を、発光画素行ごとに順次オン状態とする（図１６のＳ４５）。これにより、駆動トランジスタ２１４のゲート−ソース間に式１３で示された電圧が印加され、図１５（ｅ）に示されたドレイン電流が流れることにより、閾値補正された信号電圧に対応した発光が、画素行ごとになされる。
以上、時刻ｔ５６以降の期間では、補正された輝度信号電圧の書き込み及び発光、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
図１４Ｂは、本発明の実施の形態３に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値電圧補正期間を含む。
本発明の実施の形態３に係る画像表示装置の駆動方法によれば、発光期間は、同一駆動ブロック内でも発光画素行ごとに順次設定される。よって、駆動ブロック内においても、行走査方向に対して発光期間が連続的に現れる。
以上、実施の形態３においても、スイッチングトランジスタ２１６及び静電保持容量２１８が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ２１４の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ２１４の閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。
以上、実施の形態１〜３について説明したが、本発明に係る画像表示装置は、上述した実施の形態に限定されるものではない。実施の形態１〜３における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１〜３に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る画像表示装置を内蔵した各種機器も本発明に含まれる。
なお、以上述べた実施の形態では、スイッチングトランジスタのゲートの電圧レベルがＨＩＧＨの場合にオン状態になるｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成し、走査線の極性を反転させた画像表示装置でも、上述した各実施の形態と同様の効果を奏する。
また、以上に述べた実施の形態では、有機ＥＬ素子はカソード側を他の画素と共通化して接続されているが、アノード側を共通化して、カソード側を画素回路と接続した画像表示装置でも、上述した各実施の形態と同様の効果を奏する。
また、例えば、本発明に係る画像表示装置は、図１７に記載されたような薄型フラットＴＶに内蔵される。本発明に係る画像表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットＴＶが実現される。
本発明は、特に、画素信号電流により画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。
１、５００ 画像表示装置
１０ 表示パネル
１１Ａ、１１Ｂ、２１Ａ、２１Ｂ、５０１ 発光画素
１２ 信号線群
１３ 制御線群
１４ 走査／制御線駆動回路
１５ 信号線駆動回路
２０ タイミング制御回路
３０ 電圧制御回路
１１０、１１２ 電源線
１１３、２１３ 有機ＥＬ素子
１１４、２１４、５１２ 駆動トランジスタ
１１５、１１６、２１５、２１６、５１１ スイッチングトランジスタ
１１７、１１８、２１７、２１８ 静電保持容量
１３１、２３１ 第２制御線
１３２、２３２ 第１制御線
１３３、２３３、７０１、７０２、７０３ 走査線
１５１、２５１ 第１信号線
１５２、２５２ 第２信号線
５０２ 画素アレイ部
５０３ 信号セレクタ
５０４ 走査線駆動部
５０５ 給電線駆動部
５１３ 保持容量
５１４ 発光素子
５１５ 接地配線
６０１ 信号線
８０１、８０２、８０３ 給電線
上記目的を達成するために、本発明の一態様に係る画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに全発光画素行に渡って配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された第１制御線及び第２制御線と、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路とを備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、ソースが前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧をソース−ドレイン間電流である前記信号電流に変換する駆動トランジスタと、第１容量素子と、第２容量素子と、第３スイッチングトランジスタとを備え、少なくとも、前記第１電源線、前記発光素子の他方の端子、前記第１制御線及び前記第２制御線に接続された電流制御部と、奇数番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続された第１スイッチングトランジスタを備え、偶数番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続された第２スイッチングトランジスタを備え、前記第１容量素子の一方の端子は前記駆動トランジスタのゲートに接続され、前記第２容量素子の一方の端子は前記第１容量素子の他方の端子に接続され、他方の端子は前記第１制御線に接続され、前記第３スイッチングトランジスタは、ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記第１容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続されており、前記第１制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立していることにより、前記駆動トランジスタの閾値電圧検出を準備するタイミングが、同一駆動ブロック内で一致させられており、前記駆動回路は、前記駆動トランジスタの閾値電圧検出期間が、同一駆動ブロック内で一致するように前記走査線を制御することを特徴とする。
また、本発明の別の一態様に係る画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに全発光画素行に渡って配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された第１制御線及び第２制御線と、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路とを備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、ソースが前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧をソース−ドレイン間電流である前記信号電流に変換する駆動トランジスタと、第１容量素子と、第２容量素子と、第４スイッチングトランジスタとを備え、少なくとも、前記第１電源線、前記発光素子の他方の端子、前記第１制御線及び前記第２制御線に接続された電流制御部と、奇数番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続された第１スイッチングトランジスタを備え、偶数番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続された第２スイッチングトランジスタを備え、前記第１容量素子の一方の端子は前記駆動トランジスタのゲートに接続され、他方の端子は前記駆動トランジスタのソースに接続され、前記第２容量素子の一方の端子は前記駆動トランジスタのソースに接続され、他方の端子は前記第１制御線に接続され、前記第４スイッチングトランジスタは、ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記駆動トランジスタのドレインに接続され、ソース及びドレインの他方が前記第１電源線と接続され、前記駆動トランジスタのソース−ドレイン間電流のオンオフを切り換え、前記第１制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立していることにより、前記駆動トランジスタの閾値電圧検出を準備するタイミングが、同一駆動ブロック内で一致させられており、前記駆動回路は、前記駆動トランジスタの閾値電圧検出期間が、同一駆動ブロック内で一致するように前記第２制御線を制御することを特徴とする。

Claims (17)

  1. マトリクス状に配置された複数の発光画素を有する画像表示装置であって、
    発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、
    第１電源線及び第２電源線と、
    発光画素行ごとに配置された走査線と、
    発光画素行ごとに配置された第１制御線を備え、
    前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、
    前記複数の発光画素のそれぞれは、
    一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、
    少なくとも、前記第１電源線、前記発光素子の他方の端子及び前記第１制御線に接続され、前記信号電圧を前記信号電流に変換する電流制御部と、
    ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、
    前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第１信号線と前記電流制御部との導通及び非導通を切り換える第１スイッチ素子を備え、
    （ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、
    前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第２信号線と前記電流制御部との導通及び非導通を切り換える第２スイッチ素子を備え、
    前記第１制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している
    画像表示装置。
  2. 前記電流制御部は、
    ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧をソース−ドレイン間電流である前記信号電流に変換する駆動トランジスタを備え、
    前記第１スイッチ素子は、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されたスイッチングトランジスタであり、
    前記第２スイッチ素子は、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されたスイッチングトランジスタであり、
    前記電流制御部は、さらに、
    一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソースに接続された第１容量素子と、
    一方の端子が前記駆動トランジスタのソースに接続され、他方の端子が前記第１制御線に接続された第２容量素子とを備える
    請求項１に記載の画像表示装置。
  3. さらに、発光画素行ごとに配置された第２制御線を備え、
    前記電流制御部は、さらに、
    ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記第１容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第３スイッチ素子を備える
    請求項２に記載の画像表示装置。
  4. さらに、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路を具備し、
    前記駆動回路は、
    前記第１信号線から基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加することにより、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にし、
    前記第１制御線から初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、
    前記第１信号線から前記基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、
    前記第２制御線から前記第３スイッチ素子をオフ状態とする電圧を印加することにより、前記第１容量素子とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、
    前記走査線から前記第１スイッチ素子をオフ状態とする電圧を印加することにより、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にし、
    前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加することにより、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にし、
    前記第１制御線から初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、
    前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、
    前記第２制御線から前記第３スイッチ素子をオフ状態とする電圧を印加することにより、前記第１容量素子と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、
    前記走査線から前記第２スイッチ素子をオフ状態とする電圧を印加することにより、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする
    請求項３に記載の画像表示装置。
  5. さらに、発光画素行ごとに配置された第２制御線を備え、
    前記電流制御部は、さらに、
    ゲートが前記第２制御線に接続され、ソース及びドレインが前記第１電源線と前記発光素子の他方の端子との間に挿入され、前記駆動トランジスタのソース−ドレイン間電流のオンオフを切り換える第４スイッチ素子を備える
    請求項２記載の画像表示装置。
  6. さらに、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路とを具備し、
    前記駆動回路は、
    ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止し、
    前記第１信号線から基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、
    前記第１制御線から初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、
    前記第２制御線から前記第４スイッチ素子をオン状態とする電圧を印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加し、
    前記第２制御線から前記第４スイッチ素子をオフ状態とする電圧を印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、
    前記走査線から前記第１スイッチ素子をオフ状態とする電圧を印加することにより、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にし、
    （ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止し、
    前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、
    前記第１制御線から、前記初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、
    前記第２制御線に対し、前記第４スイッチ素子をオン状態とする電圧を印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加し、
    前記第２制御線から前記第４スイッチ素子をオフ状態とする電圧を印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、
    前記走査線から前記第１スイッチ素子をオフ状態とする電圧を印加することにより、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする
    請求項５記載の画像表示装置。
  7. 前記第２制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している
    請求項５または６に記載の画像表示装置。
  8. 前記第４スイッチ素子は、ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記駆動トランジスタのソース及びドレインの他方に接続され、ソース及びドレインの他方が前記第１電源線と接続されたスイッチングトランジスタである
    請求項５〜７のうちいずれか１項に記載の画像表示装置。
  9. 前記信号電圧は、前記発光素子を発光させるための輝度信号電圧、及び、前記駆動トランジスタの閾値電圧に対応した電圧を前記第１容量素子に記憶させるための基準電圧からなり、
    前記画像表示装置は、さらに、
    前記信号電圧を前記第１信号線及び前記第２信号線に出力する信号線駆動回路と、
    前記信号線駆動回路が前記信号電圧を出力するタイミングを制御するタイミング制御回路とを備え、
    前記タイミング制御回路は、前記第１信号線及び前記第２信号線に対し前記輝度信号電圧及び前記基準電圧を互いに排他的に出力させる
    請求項１〜８のうちいずれか１項に記載の画像表示装置。
  10. 全ての前記発光画素を書き換える時間をＴｆとし、前記駆動ブロックの総数をＮとすると、
    前記駆動トランジスタの閾値電圧を検出する時間は、
    最大でＴｆ／Ｎである
    請求項１〜９のうちいずれか１項に記載の画像表示装置。
  11. 複数の信号線のうち一の信号線から供給された輝度信号電圧または基準電圧を当該電圧に対応した信号電流に変換する駆動トランジスタを有する電流制御部と、前記信号電流が流れることにより発光する発光素子とを備える発光画素がマトリクス状に配置され、複数の前記発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成する画像表示装置の駆動方法であって、
    ｋ（ｋは自然数）番目の駆動ブロックの有する全ての前記電流制御部に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる第１閾値保持ステップと、
    前記第１閾値保持ステップの後、ｋ番目の駆動ブロックの有する前記発光画素において、前記電流制御部に、前記閾値電圧に対応した電圧に前記輝度信号電圧が加算された加算電圧を発光画素行順に保持させる第１輝度保持ステップと、
    前記第１閾値保持ステップの後、（ｋ＋１）番目の駆動ブロックの有する全ての前記電流制御部に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる第２閾値保持ステップとを含む
    画像表示装置の駆動方法。
  12. 前記第１閾値保持ステップでは、
    ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに接続された第１容量素子に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させ、
    前記第１輝度保持ステップでは、
    ｋ番目の駆動ブロックの有する前記発光画素において、前記第１容量素子に、前記閾値電圧に対応した電圧に前記輝度信号電圧が加算された加算電圧を発光画素行順に保持させ、
    前記第２閾値保持ステップでは、
    （ｋ＋１）番目の駆動ブロックの有する全ての前記第１容量素子に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる
    請求項１１記載の画像表示装置の駆動方法。
  13. 前記第１輝度保持ステップの後、前記駆動トランジスタのドレイン−ソース間電流として、ｋ番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第１発光ステップを含む
    請求項１２記載の画像表示装置の駆動方法。
  14. 前記第２閾値保持ステップの後、（ｋ＋１）番目の駆動ブロックの有する前記発光画素において、前記第１容量素子に、前記閾値電圧に対応した電圧に前記輝度信号電圧が加算された加算電圧を発光画素行順に保持させる第２輝度保持ステップと、
    前記第２輝度保持ステップの後、前記駆動トランジスタのドレイン−ソース電流として、（ｋ＋１）番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第２発光ステップを含む
    請求項１３記載の画像表示装置の駆動方法。
  15. 前記第１閾値保持ステップでは、
    ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止する第１電圧印加停止ステップと、
    前記第１電圧印加停止ステップの後、第１信号線から前記基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第１基準電圧印加ステップと、
    前記第１基準電圧印加ステップの後、発光画素行ごとに配置された第１制御線から、初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第１初期化電圧印加ステップと、
    前記第１初期化電圧印加ステップの後、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加する第１電圧印加ステップと、
    前記第１電圧印加ステップの後、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第１非導通ステップとを含み、
    前記第２閾値保持ステップでは、
    （ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止する第２電圧印加停止ステップと、
    前記第２電圧印加停止ステップの後、前記第１信号線と異なる第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第２基準電圧印加ステップと、
    前記第２基準電圧印加ステップの後、発光画素行ごとに配置された第１制御線から、初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第２初期化電圧印加ステップと、
    前記第２初期化電圧印加ステップの後、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加する第２電圧印加ステップと、
    前記第２電圧印加ステップの後、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第２非導通ステップとを含む
    請求項１２〜１４のうちいずれか1項に記載の画像表示装置の駆動方法。
  16. 前記発光素子は、一方の端子が第１電源線に接続され、他方の端子が前記駆動トランジスタのソースに接続され、
    前記第１電圧印加停止ステップ及び前記第２電圧印加停止ステップでは、
    ゲートが発光画素行ごとに配置された第２制御線に接続され、ソース及びドレインが前記所定の電圧を供給する第２電源線と前記駆動トランジスタのドレインとの間に挿入された第１スイッチングトランジスタを非導通にすることにより、前記駆動トランジスタのドレインへの電圧の印加を停止し、
    前記第１基準電圧印加ステップでは、
    ゲートが発光画素行ごとに配置された走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続された第２スイッチングトランジスタを導通させることにより、前記第１信号線から前記基準電圧を前記駆動トランジスタのゲートに印加し、
    前記第２基準電圧印加ステップでは、
    ゲートが発光画素行ごとに配置された走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続された第２スイッチングトランジスタを導通させることにより、前記第２信号線から前記基準電圧を前記駆動トランジスタのゲートに印加し、
    第１初期化電圧印加ステップ及び第２初期化電圧印加ステップでは、
    発光画素行ごとに配置された第１制御線から、初期化電圧を前記駆動トランジスタのソースに印加し、
    前記第１電圧印加ステップ及び前記第２電圧印加ステップでは、
    前記第１スイッチングトランジスタを導通させることにより、前記駆動トランジスタのドレインに所定の電圧を印加し、
    前記第１非導通ステップでは、
    前記第１スイッチングトランジスタを非導通にすることにより、前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第２スイッチングトランジスタを非導通にすることにより、前記第１信号線と前記駆動トランジスタのゲートとを非導通にし、
    前記第２非導通ステップでは、
    前記第１スイッチングトランジスタを非導通にすることにより、前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第２スイッチングトランジスタを非導通にすることにより、前記第２信号線と前記駆動トランジスタのゲートとを非導通にし、
    前記第１輝度保持ステップでは、
    前記第２スイッチングトランジスタを導通させることにより、前記第１信号線から前記輝度信号電圧を前記駆動トランジスタのゲートに印加し、
    前記第２輝度保持ステップでは、
    前記第２スイッチングトランジスタを導通させることにより、前記第２信号線から前記輝度信号電圧を前記駆動トランジスタのゲートに印加し、
    前記第１発光ステップ及び前記第２発光ステップでは、
    前記第１スイッチングトランジスタを導通させることにより、前記駆動トランジスタのドレインへの前記所定の電圧を印加し前記信号電流を前記発光素子に流す
    請求項１５記載の画像表示装置の駆動方法。
  17. 前記第１閾値保持ステップでは、
    第１信号線から前記基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加し、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にする第１基準電圧印加ステップと、
    前記第１基準電圧印加ステップの後、発光画素行ごとに配置された第１制御線から、初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第１初期化電圧印加ステップと、
    前記第１初期化電圧印加ステップの後、前記第１信号線から前記基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第１閾値検出ステップと、
    前記第１閾値検出ステップの後、前記第１容量素子とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第１非導通ステップとを含み、
    前記第２閾値保持ステップでは、
    第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加し、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にする第２基準電圧印加ステップと、
    前記第２基準電圧印加ステップの後、発光画素行ごとに配置された第１制御線から、初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第２初期化電圧印加ステップと、
    前記第２初期化電圧印加ステップの後、前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第２閾値検出ステップと、
    前記第２閾値検出ステップの後、前記第１容量素子と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第２非導通ステップとを含む、
    請求項１２に記載の画像表示装置の駆動方法。
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