WO2012128073A1 - 表示装置およびその駆動方法 - Google Patents

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WO2012128073A1
WO2012128073A1 PCT/JP2012/056090 JP2012056090W WO2012128073A1 WO 2012128073 A1 WO2012128073 A1 WO 2012128073A1 JP 2012056090 W JP2012056090 W JP 2012056090W WO 2012128073 A1 WO2012128073 A1 WO 2012128073A1
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宣孝 岸
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シャープ株式会社
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    • G09G3/3275—Details of drivers for data electrodes
    • G09G3/3283—Details of drivers for data electrodes in which the data driver supplies a variable data current for setting the current through, or the voltage across, the light-emitting elements

Definitions

  • the present invention relates to a display device, and more particularly, to a current-driven display device such as an organic EL display and a driving method thereof.
  • An organic EL (Electro Luminescence) display is known as a thin, high image quality, low power consumption display device.
  • the organic EL display includes a plurality of pixel circuits including an organic EL element and a driving transistor. In order to perform high-quality display on an organic EL display, it is necessary to compensate for variations in threshold voltage of driving transistors and deterioration with time of the organic EL element.
  • Patent Document 1 describes a pixel circuit 90 shown in FIG.
  • the pixel circuit 90 includes TFTs (Thin Film Transistors) 91 to 93, a capacitor 94, and an organic EL element 95.
  • the TFT 93 is first controlled to be in an off state.
  • a low level potential is applied to the power supply line VL
  • a reference potential for threshold detection is applied to the data signal line SL
  • the TFTs 91 and 93 are controlled to be in an on state.
  • a high level potential is applied to the power supply line VL.
  • the TFT 93 is controlled to be turned off, and then a data potential is applied to the data signal line SL.
  • Patent Document 2 describes that a data signal line driving circuit is provided with a selector that selects either a data potential or a reference potential, and the output of the selector is connected to the data signal line.
  • Patent Document 3 describes that an offset cancel circuit including a capacitor and a switching element is added to the buffer circuit.
  • the liquid crystal display device performs polarity inversion driving for switching the polarity of the potential written in the pixel circuit in units of frames. Therefore, even if the output buffer characteristics in the data signal line drive circuit vary, the output buffer offset is canceled by outputting the positive potential in one frame and outputting the negative potential in the next frame. can do.
  • the organic EL display does not perform polarity inversion driving. For this reason, in the organic EL display, when there is variation in the characteristics of the output buffer in the data signal line driving circuit, there is a problem that streaky luminance unevenness occurs in the display image and the image quality of the display image is deteriorated. . This problem occurs not only in the organic EL display but also in other display devices that do not perform polarity inversion driving.
  • an object of the present invention is to provide a display device that performs high-quality display even when there is variation in the characteristics of the output buffer in the data signal line driving circuit, by a method different from the conventional method.
  • a first aspect of the present invention is a current-driven display device, A plurality of pixel circuits each including a light emitting element and arranged in a row direction and a column direction; A plurality of scanning signal lines commonly connected to pixel circuits arranged in the same row; A plurality of data signal lines commonly connected to pixel circuits arranged in the same column; A scanning signal line driving circuit for driving the scanning signal line; A data signal line driving circuit for driving the data signal line, A data potential output period and a reference potential output period are set within one frame period.
  • the data signal line driving circuit passes through the same output buffer when outputting a data potential to the data signal line during a data potential output period and when outputting a reference potential to the data signal line during a reference potential output period. It is characterized in that the output potential is output.
  • the pixel circuit includes: A driving transistor connected in series with the light emitting element and controlling an amount of current flowing through the light emitting element according to a potential of a control terminal; A write control transistor provided between a control terminal of the driving transistor and the data signal line and having a control terminal connected to the scanning signal line; The scanning signal line driver circuit controls the write control transistor to be in an on state during a data potential output period and a reference potential output period.
  • the pixel circuit includes: A capacitor provided between a control terminal of the driving transistor and a conduction terminal on the light emitting element side; A light emission control transistor that is connected in series with the driving transistor and switches whether or not a current flows to the light emitting element; A control circuit is further provided for controlling the light emission control transistor to be in an on state during a reference potential output period and a light emission period, and controlling the light emission control transistor to be in an off state during a data potential output period.
  • a power supply circuit for controlling a potential of a power supply line connected to one conduction terminal of the light emission control transistor In an initialization period set before a reference potential output period, the power supply circuit applies an initialization potential to the power supply line, and the control circuit controls the light emission control transistor to be in an on state.
  • All pixel circuits have a common initialization period, reference potential output period, and light emission period.
  • a sixth aspect of the present invention is the fourth aspect of the present invention.
  • the pixel circuits are divided into a plurality of groups in units of rows, and an initialization period, a reference potential output period, and a light emission period are different for each group of pixel circuits.
  • a display control circuit is further provided for supplying the data potential and the reference potential to the data signal line driving circuit using different signals.
  • a display control circuit is further provided for supplying the data potential and the reference potential to the data signal line driving circuit using the same signal.
  • a ninth aspect of the present invention is the eighth aspect of the present invention.
  • the reference potential is a potential within a range that the data potential can take.
  • the reference potential is a potential corresponding to the lowest gradation.
  • An eleventh aspect of the present invention is a data signal line drive circuit for driving a plurality of data signal lines provided in a display device, A data potential holding circuit for holding a data potential supplied from the outside; An output buffer for outputting the data potential held in the data potential holding circuit to the data signal line; When a reference potential supplied from the outside is output to the data signal line, a potential via the output buffer is output.
  • each of the pixel circuits includes a light emitting element, and the plurality of pixel circuits arranged in the row direction and the column direction are connected in common to the pixel circuits arranged in the same row.
  • a driving method of a current-driven display device including a line and a plurality of data signal lines commonly connected to pixel circuits arranged in the same column, Outputting a data potential via an output buffer to the data signal line in a data potential output period set within one frame period; Outputting a reference potential via the output buffer to the data signal line in a reference potential output period set within one frame period.
  • a thirteenth aspect of the present invention is the twelfth aspect of the present invention
  • the pixel circuit is connected in series with the light emitting element, and controls a driving transistor that controls an amount of current flowing through the light emitting element in accordance with a potential of the control terminal; a control terminal of the driving transistor; and the data signal line; And a write control transistor having a control terminal connected to the scanning signal line, In the data potential output period and the reference potential output period, the method further includes a step of controlling the write control transistor to an on state.
  • the data potential and the reference potential are output to the data signal line via the same output buffer. Therefore, the difference between the data potential and the reference potential is not affected by the offset of the output buffer. Further, when a reference potential and a data potential are sequentially applied to the control terminal of the driving transistor that controls the amount of current flowing through the light emitting element, the light emitting element emits light with a luminance corresponding to the difference between the two potentials. Therefore, even when there are variations in the characteristics of the output buffer, a potential that is not affected by the variations is applied to the control terminal of the driving transistor to prevent the occurrence of streaky luminance unevenness in the display image, resulting in high image quality. Display can be made.
  • a display device including a pixel circuit including a light emitting element, three transistors, and a capacitor has a variation in characteristics of an output buffer in the data signal line driving circuit.
  • a potential that is not affected by variations to the control terminal of the driving transistor streaky luminance unevenness can be prevented and high-quality display can be performed.
  • the configuration of the control circuit and the power supply circuit can be simplified by performing initialization, reference potential output and light emission of all the pixel circuits at the same timing.
  • initialization, reference potential output, and light emission of all pixel circuits are performed at the same timing by performing initialization, reference potential output, and light emission at different timings for each group of pixel circuits.
  • the data potential output period and the light emission period can be lengthened as compared with the case where it is performed.
  • the eighth aspect of the present invention by making the signal path in the data signal line driving circuit the same between the data potential and the reference potential, the variations in the characteristics of the other circuits as well as the variations in the characteristics of the output buffer are corrected. Thus, high-quality display can be performed.
  • the configuration of the display control circuit can be simplified.
  • the data signal line driving circuit in the first aspect can be configured.
  • FIG. 2 is a diagram showing signal paths in a data signal line driving circuit included in the display device shown in FIG. 1.
  • FIG. 2 is a circuit diagram of a pixel circuit included in the display device shown in FIG. 1. It is a figure which shows the connection form of the control line and power supply line in the display apparatus shown in FIG.
  • FIG. 2 is a diagram illustrating an operation of a pixel circuit in each row in the display device illustrated in FIG. 1.
  • 3 is a timing chart illustrating a method for driving a pixel circuit in the display device illustrated in FIG. 1.
  • FIG. 1 It is a block diagram which shows the structure of the display apparatus which concerns on the 2nd Embodiment of this invention. It is a figure which shows the signal path
  • FIG. 1 is a block diagram showing a configuration of a display device according to the first embodiment of the present invention.
  • a display device 100 shown in FIG. 1 includes a display control circuit 1, a scanning signal line drive circuit 2, a control circuit 3, a power supply circuit 4, a data signal line drive circuit 10, and (m ⁇ n) pixel circuits 20.
  • Organic EL display hereinafter, m and n are integers of 2 or more, i is an integer of 1 to n, and j is an integer of 1 to m.
  • the display device 100 is provided with n scanning signal lines G1 to Gn parallel to each other and m data signal lines S1 to Sm parallel to each other orthogonal to the scanning signal lines G1 to Gn.
  • the (m ⁇ n) pixel circuits 20 are arranged side by side in the row direction and the column direction. More specifically, (m ⁇ n) pixel circuits 20 are two-dimensionally arranged corresponding to the intersections of the scanning signal lines G1 to Gn and the data signal lines S1 to Sm.
  • the scanning signal lines G1 to Gn are connected to the scanning signal line driving circuit 2 and are commonly connected to the pixel circuits 20 arranged in the same row.
  • the data signal lines S1 to Sm are connected to the data signal line driving circuit 10 and are commonly connected to the pixel circuits 20 arranged in the same column.
  • n control lines E1 to En and n power supply lines VP1 to VPn are provided.
  • k is an integer of 1 or more
  • common control lines gE1 to gEk are provided in order to connect the control circuit 3 and the control lines E1 to En.
  • the control lines E1 to En are connected to the control circuit 3 via common control lines gE1 to gEk.
  • k common power supply lines gVP1 to gVPk are provided in order to connect the power supply circuit 4 and the power supply lines VP1 to VPn.
  • the power supply lines VP1 to VPn are connected to the power supply circuit 4 via the common power supply lines gVP1 to gVPk.
  • a common potential Vcom is supplied to the pixel circuit 20 by means not shown.
  • the display control circuit 1 outputs a control signal to the scanning signal line drive circuit 2, the control circuit 3, the power supply circuit 4, and the data signal line drive circuit 10. More specifically, the display control circuit 1 outputs a timing signal OE, a start pulse YI, and a clock YCK to the scanning signal line driving circuit 2, outputs a control signal CS1 to the control circuit 3, and the power supply circuit 4
  • the control signal CS2 is output to the data signal line driving circuit 10, and the start pulse SP, clock CLK, data signal DA, latch pulse LP, and reference signal DA_ref are output to the data signal line driving circuit 10.
  • the data signal DA and the reference signal DA_ref are analog signals.
  • the scanning signal line driving circuit 2 drives the scanning signal lines G1 to Gn. More specifically, the scanning signal line drive circuit 2 includes a shift register circuit, a logic operation circuit, and includes a buffer (both not shown).
  • the shift register circuit sequentially transfers the start pulse YI in synchronization with the clock YCK.
  • the logical operation circuit performs a logical operation between the pulse output from each stage of the shift register circuit and the timing signal OE.
  • the output of the logical operation circuit is given to the corresponding scanning signal line Gi via the buffer. Thereby, m pixel circuits 20 connected to the scanning signal line Gi are selected at once.
  • the control circuit 3 has k output terminals corresponding to the k common control lines gE1 to gEk.
  • the control circuit 3 switches and applies the high level potential and the low level potential to the common control lines gE1 to gEk based on the control signal CS1.
  • the power supply circuit 4 has k output terminals corresponding to the k common power supply lines gVP1 to gVPk.
  • the power supply circuit 4 switches and applies the low level potential as the initialization potential and the high level potential for light emission to the common power supply lines gVP1 to gVPk based on the control signal CS2.
  • the data signal line driving circuit 10 drives the data signal lines S1 to Sm. More specifically, the data signal line driving circuit 10 includes an m-bit shift register 11, a register 12, a latch circuit 13, and m output buffers 14.
  • the shift register 11 has a configuration in which m registers are connected in multiple stages, transfers the start pulse SP supplied to the first stage register in synchronization with the clock CLK, and outputs a timing pulse DLP from each stage register.
  • a data signal DA is supplied to the register 12 in accordance with the output timing of the timing pulse DLP.
  • the register 12 stores the data signal DA according to the timing pulse DLP. When the data signal DA for one row is stored in the register 12, the display control circuit 1 outputs a latch pulse LP to the latch circuit 13.
  • the latch circuit 13 When receiving the latch pulse LP, the latch circuit 13 holds the data signal DA stored in the register 12.
  • the m output buffers 14 are provided corresponding to the data signal lines S1 to Sm, respectively.
  • the output buffer 14 outputs either the data signal DA held in the latch circuit 13 or the reference signal DA_ref output from the display control circuit 1 to the data signal line Sj.
  • FIG. 2 is a diagram showing a signal path in the data signal line driving circuit 10.
  • the data signal DA supplied to the data signal line driving circuit 10 is temporarily stored in the register 12 and then held in the latch circuit 13.
  • the potential of the data signal DA is referred to as data potential Vdata
  • the potential of the reference signal DA_ref is referred to as reference potential Vref.
  • a selector 15 is provided between the latch circuit 13 and the output buffer 14.
  • the selector 15 receives the data potential Vdata output from the latch circuit 13 and the reference potential Vref output from the display control circuit 1.
  • the selector 15 selects either the data potential Vdata or the reference potential Vref and outputs it to the output buffer 14.
  • an impedance conversion circuit such as a voltage follower is used for the output buffer 14.
  • the output buffer 14 outputs the potential selected by the selector 15 to the data signal line Sj.
  • the register 12 and the latch circuit 13 function as a data potential holding circuit that holds the data potential Vdata supplied from the outside of the data signal line driving circuit 10.
  • the output buffer 14 outputs the data potential Vdata held in the data potential holding circuit to the data signal line Sj.
  • the data signal line driving circuit 10 uses the same output buffer 14 as the data potential Vdata when outputting the reference potential Vref supplied from the outside to the data signal line Sj.
  • the display control circuit 1 supplies using another signal data potential Vdata and the reference potential Vref to the data signal line drive circuit 10.
  • the data potential Vdata and the reference potential Vref supplied to the data signal line driving circuit 10 are output to the data signal line Sj via the same output buffer 14.
  • FIG. 3 is a circuit diagram of the pixel circuit 20. As shown in FIG. 3, the pixel circuit 20 includes TFTs 21 to 23, a capacitor 24, and an organic EL element 25.
  • the TFTs 21 to 23 are all N-channel transistors.
  • the pixel circuit 20 is connected to the scanning signal line Gi, the control line Ei, the power supply line VPi, the data signal line Sj, and the electrode having the common potential Vcom.
  • One conduction terminal of the TFT 21 is connected to the data signal line Sj, and the other conduction terminal is connected to the gate terminal of the TFT 22.
  • the drain terminal of the TFT 23 is connected to the power supply line VPi, and the source terminal is connected to the drain terminal of the TFT 22.
  • the source terminal of the TFT 22 is connected to the anode terminal of the organic EL element 25.
  • a common potential Vcom is applied to the cathode terminal of the organic EL element 25.
  • the capacitor 24 is provided between the gate terminal and the source terminal (terminal on the organic EL element 25 side) of the TFT 22.
  • the gate terminal of the TFT 21 is connected to the scanning signal line Gi, and the gate terminal of the TFT 23 is connected to the control line Ei.
  • the TFT 21 is provided between the gate terminal of the TFT 22 and the data signal line Sj, and functions as a write control transistor having a gate terminal connected to the scanning signal line Gi.
  • the TFT 22 is connected in series with the organic EL element 25 and functions as a driving transistor that controls the amount of current flowing through the organic EL element 25 in accordance with the gate potential.
  • the TFT 23 is connected in series with the TFT 22 and functions as a light emission control transistor that switches whether or not to pass a current to the organic EL element 25.
  • the organic EL element 25 functions as a light emitting element.
  • the control circuit 3 and the control lines E1 to En are connected using one common control line gE1.
  • One end of the common control line gE1 is connected to one output terminal of the control circuit 3, and all of the control lines E1 to En are connected to the common control line gE1.
  • the power supply circuit 4 and the power supply lines VP1 to VPn are connected using one common power supply line gVP1.
  • One end of the common power supply line gVP1 is connected to one output terminal of the power supply circuit 4, and the power supply lines VP1 to VPn are all connected to the common power supply line gVP1.
  • FIG. 5 is a diagram illustrating the operation of the pixel circuits 20 in each row. As shown in FIG. 5, an initialization period, a threshold detection period, a writing period, and a light emission period are set within one frame period.
  • the threshold detection period is a reference potential output period in which the data signal line driving circuit 10 outputs the reference potential Vref to the data signal line Sj.
  • the writing period is a data potential output period in which the data signal line driving circuit 10 outputs the data potential Vdata to the data signal line Sj.
  • initialization and threshold value detection are performed for all pixel circuits 20 at the beginning of one frame period.
  • the pixel circuit in the first row is selected, and writing to the pixel circuit in the first row is performed.
  • the pixel circuit in the second row is selected, and writing to the pixel circuit in the second row is performed.
  • the third to n-th picture circuit circuits are sequentially selected for each row, and writing to the selected pixel circuit is performed.
  • all the pixel circuits 20 emit light for the same time T.
  • the pixel circuit 20 needs to finish the light emission by the start of initialization in the next frame period.
  • the light emission period is at most a period excluding the initialization period, the threshold detection period, and the n writing periods from one frame period.
  • FIG. 6 is a timing chart showing a driving method of the pixel circuit 20.
  • VGi represents the gate potential of the TFT 22 included in the pixel circuit in the i-th row
  • VSi represents the source potential of the same TFT 22 (the anode potential of the organic EL element 25).
  • the pixel circuit 20 performs initialization, threshold value detection, writing, and light emission once every frame period, and is turned off during other periods.
  • the operation of the pixel circuit in the first row will be described with reference to FIG.
  • the potentials of the scanning signal line G1 and the control line E1 are at a low level, and the potential of the power supply line VP1 is at a high level.
  • the potential of the scanning signal line G1 and the control line E1 changes to high level, and the potential of the power supply line VP1 changes to low level (hereinafter, the low level potential of the power supply line VP1 is referred to as VP_L).
  • the TFTs 21 and 23 are turned on.
  • the reference potential Vref for threshold detection is applied to the data signal line Sj from time t1 to time t4.
  • the gate potential VG1 of the TFT 22 is equal to the reference potential Vref from time t1 to time t4.
  • the reference potential Vref is determined so that the TFT 22 is turned on after time t1.
  • the TFT 22 is also turned on. Since both the TFTs 22 and 23 are in the on state, the source potential VS1 of the TFT 22 is substantially equal to VP_L. Thereby, the anode potential of the organic EL element 25 is reset to a low level.
  • the potential of the power supply line VP1 changes to high level.
  • the source potential VS1 of the TFT 22 also rises.
  • the reference potential Vref is determined so that the voltage applied to the organic EL element 25 does not exceed the light emission threshold voltage even after time t2. For this reason, no current flows through the organic EL element 25 even after the time t2. Therefore, the source potential VS1 of the TFT 22 rises until the gate-source voltage Vgs becomes equal to the threshold voltage Vth, and becomes stable at (Vref ⁇ Vth).
  • the potentials of the scanning signal line G1 and the control line E1 change to a low level. For this reason, after time t3, the TFTs 21 and 23 are turned off. While the TFT 23 is in the OFF state, the charge held at the source terminal of the TFT 22 does not flow to the organic EL element 25 side or the power supply line VP1 side. Therefore, the source potential VS1 of the TFT 22 remains (Vref ⁇ Vth) after the time t3. The pixel circuit in the first row maintains this state until the start of writing (until time t4).
  • the pixel circuits in the second and subsequent rows perform the same operation as the pixel circuits in the first row until time t4. However, the length of the period from the end of threshold detection to the start of writing differs for each row of pixel circuits. Even in the pixel circuits in the second and subsequent rows, the charge held at the source terminal of the TFT 22 does not move until the start of writing, so the source potential of the TFT 22 remains (Vref ⁇ Vth) until the start of writing.
  • the potential of the scanning signal line G1 changes to high level, and the potential of the data signal line Sj changes to data potential Vdata1.
  • the TFT 21 is turned on, and the gate potential VG1 of the TFT 22 changes from Vref to Vdata1.
  • the gate-source voltage Vgs of the TFT 22 after time t4 is given by the following equation (1).
  • Vgs ⁇ C OLED / (C OLED + C st ) ⁇ ⁇ (Vdata1 ⁇ Vref) + Vth (1)
  • C OLED is the capacitance value of the organic EL element 25
  • C st is the capacitance value between the gate and source of the TFT 22 (including the capacitance of the capacitor 24 and the parasitic capacitance of the TFT 22).
  • the potential of the scanning signal line G1 changes to a low level. For this reason, after time t5, the TFT 21 is turned off. Therefore, the gate-source voltage Vgs of the TFT 22 remains substantially (Vdata1 ⁇ Vref + Vth) even if the potential of the data signal line Sj changes.
  • the potential of the control line E1 changes to high level. Therefore, after time t7, the TFT 23 is turned on, and the drain terminal of the TFT 22 is connected to the power supply line VP1 via the TFT 23. At this time, a current flows from the power supply line VP1 having a high level potential to the source terminal of the TFT 22 via the TFT 23 and the TFT 22, and the source potential VS1 of the TFT 22 rises. Further, since the gate terminal of the TFT 22 is in a floating state, when the source potential VS1 of the TFT 22 rises, the gate potential VG1 of the TFT 22 also rises. At this time, the gate-source voltage Vgs of the TFT 22 is kept substantially constant.
  • the high level potential applied to the power supply line VP1 is determined so that the TFT 22 operates in the saturation region during the light emission period. Therefore, the current I flowing through the TFT 22 and the organic EL element 25 during the light emission period is given by the following equation (3) if the channel length modulation effect is ignored.
  • I 1/2 ⁇ W / L ⁇ ⁇ ⁇ Cox (Vgs ⁇ Vth) 2 (3)
  • W is the gate width
  • L is the gate length
  • ⁇ the carrier mobility
  • Cox is the gate oxide film capacitance.
  • the potential of the control line E1 changes to a low level. For this reason, after time t8, the TFT 23 is turned off. Therefore, no current flows through the organic EL element 25, and the organic EL element 25 is turned off.
  • the time t1 to t2 is the initialization period
  • the time t2 to t3 is the threshold detection period
  • the time t4 to t5 is the writing period
  • the time t7 to t8 is the light emission period.
  • the scanning signal line drive circuit 2 controls the TFT 22 to be in an on state during the writing period and the threshold detection period.
  • the data signal line driver circuit 10 outputs the data potential Vdata1 to the data signal line Sj in the writing period for the pixel circuit in the first row, and outputs the reference potential Vref to the data signal line Sj in the threshold detection period.
  • times t1 to t2 are initialization periods
  • times t2 to t3 are threshold detection periods
  • times t7 to t8 are light emission periods.
  • the time t5 to t6 is a writing period.
  • the scanning signal line drive circuit 2 controls the TFT 22 to be in the on state in the writing period and the threshold detection period.
  • the data signal line drive circuit 10 outputs the data potential Vdata to the data signal line Sj in the writing period, and outputs the threshold potential detection reference potential Vref to the data signal line Sj in the threshold detection period.
  • the data signal line driving circuit 10 passes through the same output buffer 14 when outputting the data potential Vdata to the data signal line Sj during the writing period and when outputting the data potential Vdata to the data signal line Sj during the threshold detection period. Output the selected potential.
  • the data potential Vdata and the reference potential Vref are output to the data signal line Sj via the same output buffer 14 in the data signal line driving circuit 10 (see FIG. 2).
  • the data potential Vdata output in the writing period includes the offset ⁇ V of the output buffer 14.
  • the reference potential Vref output in the threshold detection period also includes the offset ⁇ V (the same amount of offset as that of the data potential) of the output buffer 14. Therefore, the difference between the data potential Vdata applied to the gate terminal of the TFT 22 and the reference potential Vref is not affected by the offset of the output buffer 14.
  • the organic EL element 25 emits light with a luminance corresponding to the difference between the two potentials (see formula (4)). Therefore, even when the characteristics of the output buffer 14 in the data signal line driving circuit 10 are varied, a potential that is not affected by the variation is applied to the gate terminal of the TFT 22 to cause streaky luminance unevenness in the display image. Can be prevented and high-quality display can be performed.
  • the display device described below is different from the display device according to the first embodiment in the connection form of the control lines E1 to En and the power supply lines VP1 to VPn.
  • FIG. 7 is a diagram showing a connection form of the control lines E1 to En and the power supply lines VP1 to VPn in the display device according to the first modification.
  • the control circuit 3a and the control lines E1 to En are connected using two common control lines gE1 and gE2.
  • One ends of the common control lines gE1 and gE2 are respectively connected to two output terminals of the control circuit 3a.
  • the control lines E1 to En / 2 are connected to the common control line gE1, and the control lines E (n / 2 + 1) to En are connected to the common control line gE2.
  • Power supply circuit 4a and the power supply line VP1 ⁇ VPn is connected with the common power supply line gVP1, gVP2 two.
  • One ends of the common power supply lines gVP1 and gVP2 are respectively connected to two output terminals of the power supply circuit 4a.
  • the power supply lines VP1 to VPn / 2 are connected to the common power supply line gVP1, and the power supply lines VP (n / 2 + 1) to VPn are connected to the common power supply line gVP2.
  • FIG. 8 is a diagram illustrating the operation of the pixel circuits 20 in each row in the display device according to the first modification. As shown in FIG. 8, one frame period is divided into two parts (hereinafter referred to as a first period and a second period). An initialization period and a threshold detection period are provided at the beginning of the first period, and an initialization period and a threshold detection period are also provided at the beginning of the second period.
  • the power supply circuit 4a applies a low level potential to the common power supply line gVP1 during the initialization period within the first period, and applies a high level potential otherwise.
  • the power supply circuit 4a applies a low level potential to the common power supply line gVP2 during the initialization period within the second period, and applies a high level potential otherwise.
  • the control circuit 3a applies a high level potential to the common control line gE1 during the initialization period and the threshold detection period within the first period and the second period, and applies a low level potential otherwise. Further, the control circuit 3a applies a high level potential to the common control line gE2 in the initialization period and the threshold detection period in the second period, and in the first period, and applies a low level potential in other cases. .
  • the scanning signal line driving circuit 2 applies a high level potential to the scanning signal lines G1 to Gn / 2 in the initialization period and the threshold detection period in the first period, and the scanning signal lines G1 to Gn / in the rest of the first period. A high level potential is applied to 2 in order for a predetermined time.
  • the scanning signal line driving circuit 2 applies a high level potential to the scanning signal lines G (n / 2 + 1) to Gn in the initialization period and the threshold detection period in the second period, and the scanning signal in the remaining period of the second period.
  • a high level potential is sequentially applied to the lines G (n / 2 + 1) to Gn for a predetermined time.
  • initialization and threshold value detection are performed on the pixel circuits in the first to (n / 2) th rows at the beginning of one frame period, and delayed by a 1 ⁇ 2 frame period (n / 2 + 1).
  • To n-th pixel circuits are initialized and threshold values are detected. After the first threshold detection, writing to the pixel circuits in the first to (n / 2) th rows is sequentially performed, and after the second threshold detection, writing to the (n / 2 + 1) to nth pixel circuits is sequentially performed. Is called.
  • the pixel circuits in the 1st to (n / 2) rows emit light for the time T1 in the second period, and the pixel circuits in the (n / 2 + 1) to nth rows emit light for the same time in the first period.
  • writing is performed on half of the entire pixel circuit in a period excluding the initialization period and the threshold detection period from the 1 ⁇ 2 frame period. Therefore, according to the display device according to the first modification, writing can be easily performed by extending the writing period for the pixel circuits in each row.
  • FIG. 9 is a diagram showing a connection form of the control lines E1 to En and the power supply lines VP1 to VPn in the display device according to the second modification.
  • the control circuit 3b and the control lines E1 to En are connected using two common control lines gE1 and gE2.
  • One ends of the common control lines gE1 and gE2 are respectively connected to two output terminals of the control circuit 3b.
  • the odd-numbered control lines E1, E3,... Are connected to the common control line gE1, and the even-numbered control lines E2, E4,.
  • Power supply circuit 4b and a power supply line VP1 ⁇ VPn is connected with the common power supply line gVP1, gVP2 two.
  • One ends of the common power supply lines gVP1 and gVP2 are respectively connected to two output terminals of the power supply circuit 4b.
  • the odd-numbered power supply lines VP1, VP3,... Are connected to the common power supply line gVP1, and the even-numbered power supply lines VP2, VP4,.
  • FIG. 10 is a diagram illustrating the operation of the pixel circuits 20 in each row in the display device according to the second modification. As shown in FIG. 10, one frame period is divided into a first period and a second period. The beginning of the first period is provided initialization period and the threshold value detection period, the initialization period and the threshold detection period is also the beginning of the second period is provided.
  • the power circuit 4b performs the same operation as the power circuit 4a, and the control circuit 3b performs the same operation as the control circuit 3a.
  • the scanning signal line driving circuit 2 applies a high-level potential to the odd-numbered scanning signal lines G1, G3,... In the initialization period and the threshold detection period in the first period, and the odd-numbered lines in the rest of the first period. A high level potential is sequentially applied to the scanning signal lines G1, G3,. Further, the scanning signal line drive circuit 2 applies a high level potential to the even-numbered scanning signal lines G2, G4,... In the initialization period and the threshold detection period in the second period, and even numbers in the rest of the second period. A high level potential is sequentially applied to the scanning signal lines G2, G4,.
  • initialization and threshold detection are performed for the odd-numbered pixel circuits at the beginning of one frame period, and initialization for the even-numbered pixel circuits is delayed by 1 ⁇ 2 frame period. Threshold detection is performed. Writing to the odd-numbered pixel circuits is sequentially performed after the first threshold detection, and writing to the even-numbered pixel circuits is sequentially performed after the second threshold detection. The odd-numbered pixel circuits emit light for the time T2 in the second period, and the even-numbered pixel circuits emit light for the same time in the first period.
  • the writing period for the pixel circuits in each row can be lengthened and writing can be performed easily. Further, even when the brightness is greatly different between the upper half and the lower half of the screen, the amount of current flowing through the common power supply lines gVP1 and gVP2 is substantially the same. Therefore, according to the display device according to the second modification, it is possible to prevent a luminance difference that occurs at the center of the screen.
  • FIG. 11 is a diagram showing a connection form of the control lines E1 to En and the power supply lines VP1 to VPn in the display device according to the third modification.
  • the control circuit 3c and the control lines E1 to En are connected using three common control lines gE1, gE2, and gE3.
  • One ends of the common control lines gE1, gE2, and gE3 are respectively connected to three output terminals of the control circuit 3c.
  • the control lines E1 to En / 3 are connected to the common control line gE1, the control lines E (n / 3 + 1) to E (2n / 3) are connected to the common control line gE2, and the control lines E (2n / 3 + 1) to En Are connected to the common control line gE3.
  • the power supply circuit 4c and the power supply lines VP1 to VPn are connected using three common power supply lines gVP1, gVP2, and gVP3. One ends of the common power supply lines gVP1, gVP2, and gVP3 are connected to three output terminals of the power supply circuit 4c, respectively.
  • the power supply lines VP1 to VPn / 3 are connected to the common power supply line gVP1, the power supply lines VP (n / 3 + 1) to VP (2n / 3) are connected to the common power supply line gVP2, and the power supply lines VP (2n / 3 + 1) to VPn. Are connected to the common power supply line gVP3.
  • FIG. 12 is a diagram illustrating the operation of the pixel circuits 20 in each row in the display device according to the third modification. As shown in FIG. 12, one frame period is divided into three parts (hereinafter referred to as first to third periods). An initialization period and a threshold detection period are provided at the beginning of the first to third periods.
  • the power supply circuit 4c applies a low level potential to the common power supply line gVP1 during the initialization period within the first period, and applies a high level potential otherwise.
  • the power supply circuit 4c applies a low level potential to the common power supply line gVP2 during the initialization period within the second period, and applies a high level potential otherwise.
  • the power supply circuit 4c applies a low level potential to the common power supply line gVP3 during the initialization period within the third period, and applies a high level potential otherwise.
  • the control circuit 3c applies a high level potential to the common control line gE1 in the initialization period, the threshold detection period, the second period, and the third period in the first period, and applies the low level potential in other cases. Apply.
  • the control circuit 3c applies a high level potential to the common control line gE2 in the initialization period and the threshold detection period, the first period, and the third period in the second period, and in other cases, the low level. Apply potential. Further, the control circuit 3c applies a high level potential to the common control line gE3 in the initialization period and the threshold detection period, the first period, and the second period in the third period, and in other cases, the low level potential Is applied.
  • the scanning signal line driving circuit 2 applies a high-level potential to the scanning signal lines G1 to Gn / 3 in the initialization period and the threshold detection period in the first period, and the scanning signal lines G1 to Gn / in the rest of the first period. 3 is applied with a high level potential in order for a predetermined time. Further, the scanning signal line drive circuit 2 applies a high level potential to the scanning signal lines G (n / 3 + 1) to G (2n / 3) in the initialization period and the threshold detection period in the second period, and the second period. In the rest, high level potentials are sequentially applied to the scanning signal lines G (n / 3 + 1) to G (2n / 3) sequentially for a predetermined time.
  • the scanning signal line driving circuit 2 applies a high level potential to the scanning signal lines G (2n / 3 + 1) to Gn in the initialization period and the threshold detection period in the third period, and in the remaining period of the third period.
  • a high level potential is applied to G (2n / 3 + 1) to Gn in order for a predetermined time.
  • initialization and threshold value detection are performed on the pixel circuits in the first to (n / 3) rows at the beginning of one frame period, and delayed by 1/3 frame period (n / 3 + 1).
  • (2n / 3) row pixel circuits are initialized and thresholds are detected, and (2n / 3 + 1) to n-th row pixel circuits are initialized and thresholds are detected after a delay of 1/3 frame period. Done.
  • writing to the pixel circuits in the first to (n / 3) rows is sequentially performed, and after the second threshold detection, the pixel circuits in the (n / 3 + 1) to (2n / 3) rows are written.
  • Writing is performed in order, and writing to the pixel circuits in the (2n / 3 + 1) to n-th rows is sequentially performed after the third threshold detection.
  • the pixel circuits in the 1st to (n / 3) rows emit light for the time T3 in the second and third periods, and the pixel circuits in the (n / 3 + 1) to (2n / 3) rows in the first and third periods.
  • Light is emitted for the same time, and the pixel circuits in the (2n / 3 + 1) -nth rows emit light for the same time in the first and second periods.
  • the pixel circuit 20 is divided into three groups. While initialization and threshold detection are performed for a group of pixel circuits, the remaining two groups of pixel circuits are in a light emitting state. Therefore, according to the display device according to the third modification, the light emission period can be extended to the maximum 2/3 frame period.
  • the value of k may be 4 or more.
  • the connection form of the control lines E1 to En and the power supply lines VP1 to VPn and the operation of the pixel circuits 20 in each row are the same as described above.
  • the adjacent (n / k) control lines are connected to the same common control line, and the adjacent (n / k) power lines are connected to the same common power source. It may be connected to a line.
  • (k-1) skipped (n / k) control lines are connected to the same common control line, and (k-1) skipped (n / k) power lines are connected to the same common power supply. It may be connected to a line.
  • the control lines E1, E4,... Are the common control line gE1, the control lines E2, E5,... Are the common control line gE2, and the control lines E3, E6,.
  • the common power supply line gVP1 the power supply lines VP2, VP5,... Are connected to the common power supply line gVP2, and the power supply lines VP3, VP6,. Also good.
  • the initialization period, the threshold detection period, and the light emission period are common to all the pixel circuits 20.
  • the configuration of the control circuit 3 and the power supply circuit 4 can be simplified.
  • the initialization period, the threshold detection period, and the light emission period are different for each group of pixel circuits 20.
  • FIG. 13 is a block diagram showing a configuration of a display device according to the second embodiment of the present invention.
  • a display device 200 shown in FIG. 13 is obtained by replacing the display control circuit 1 and the data signal line driving circuit 10 with the display control circuit 9 and the data signal line driving circuit 19 in the display device 100 according to the first embodiment, respectively. is there.
  • the same elements as those of the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • the display control circuit 9 outputs a control signal to the scanning signal line drive circuit 2, the control circuit 3, the power supply circuit 4, and the data signal line drive circuit 19, similarly to the display control circuit 1.
  • the display control circuit 1 according to the first embodiment outputs the data signal DA and the reference signal DA_ref separately.
  • the display control circuit 9 according to the present embodiment outputs the data signal DA and the reference signal DA_ref as one signal DA / DA_ref.
  • FIG. 14 is a diagram showing signal paths in the data signal line driving circuit 19.
  • the signal DA / DA_ref supplied to the data signal line drive circuit 10 is temporarily stored in the register 12 and then held in the latch circuit 13. From the latch circuit 13, either the data potential Vdata or the reference potential Vref is output.
  • an impedance conversion circuit such as a voltage follower is used for the output buffer 14.
  • the output buffer 14 outputs the potential output from the latch circuit 13 to the data signal line Sj.
  • Register 12 and the latch circuit 13 functions as a data potential holding circuit for holding the data potential Vdata supplied from the outside of the data signal line drive circuit 19.
  • the output buffer 14 outputs the data potential Vdata held in the data potential holding circuit to the data signal line Sj.
  • the data signal line drive circuit 19 uses the same output buffer 14 as the data potential Vdata when outputting the reference potential Vref supplied from the outside to the data signal line Sj.
  • the display control circuit 9 supplies the data potential Vdata and the reference potential Vref to the data signal line driving circuit 19 using the same signal.
  • the data potential Vdata and the reference potential Vref supplied to the data signal line driving circuit 19 are output to the data signal line Sj via the same output buffer 14.
  • the data potential Vdata and the reference potential Vref are output to the data signal line Sj via the same output buffer 14 as in the first embodiment. Therefore, according to the display device 200 according to the present embodiment, as in the first embodiment, even when the characteristics of the output buffer 14 of the data signal line drive circuit 19 have variations, the potential that is not affected by the variations is set. When applied to the gate terminal of the TFT 22, streaky luminance unevenness is prevented from occurring in the display image, and high-quality display can be performed.
  • the signal path in the data signal line driving circuit 19 is made the same between the data potential Vdata and the reference potential Vref.
  • the signal path in the data signal line driving circuit 19 is made the same between the data potential Vdata and the reference potential Vref.
  • the reference potential Vref may be set to a potential within a range that the data potential Vdata can take.
  • the reference potential Vref may be a potential corresponding to the lowest gradation.
  • the display control circuit 9 it is not necessary to provide the display control circuit 9 with a circuit for generating the reference potential Vref, so that the configuration of the display control circuit 9 can be simplified.
  • the display device 200 according to the present embodiment can also be configured as a modification similar to the first embodiment.
  • the data potential is output to the data signal line in the writing period (data potential output period) and the data signal line is output in the threshold detection period (reference potential output period).
  • the display device of the present invention has a feature that high-quality display can be performed even when the characteristics of the output buffer in the data signal line driving circuit vary, it can be used for a current-driven display device such as an organic EL display. Can do.

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Abstract

　走査信号線駆動回路２は、書き込み期間と閾値検出期間において画素回路２０内のＴＦＴ２１をオン状態に制御する。データ信号線駆動回路１０は、書き込み期間では出力バッファ１４を経由してデータ信号線Ｓｊにデータ電位Ｖｄａｔａを出力する。データ信号線駆動回路１０は、閾値検出期間では同じ出力バッファ１４を経由してデータ信号線Ｓｊに基準電位Ｖｒｅｆを出力する。これにより、出力バッファ１４のオフセットの影響を受けない電位を画素回路２０内のＴＦＴ２２のゲート端子に印加し、出力バッファ１４の特性にばらつきがある場合でも高画質表示を行う。

Description

表示装置およびその駆動方法
　本発明は、表示装置に関し、より特定的には、有機ＥＬディスプレイなどの電流駆動型の表示装置およびその駆動方法に関する。
　薄型、高画質、低消費電力の表示装置として、有機ＥＬ（Electro Luminescence）ディスプレイが知られている。有機ＥＬディスプレイは、有機ＥＬ素子や駆動用トランジスタを含む複数の画素回路を備えている。有機ＥＬディスプレイで高画質表示を行うためには、駆動用トランジスタの閾値電圧のばらつきや、有機ＥＬ素子の経時劣化を補償する必要がある。
　補償動作を行う画素回路は、従来から各種知られている。特許文献１には、図１５に示す画素回路９０が記載されている。画素回路９０は、ＴＦＴ（Thin Film Transistor）９１～９３、コンデンサ９４、および、有機ＥＬ素子９５を含んでいる。画素回路９０に書き込みを行うときには、まずＴＦＴ９３をオフ状態に制御する。次に、電源線ＶＬにローレベル電位を印加し、データ信号線ＳＬに閾値検出用の基準電位を印加すると共に、ＴＦＴ９１、９３をオン状態に制御する。次に、電源線ＶＬにハイレベル電位を印加する。一定時間経過後にＴＦＴ９３をオフ状態に制御し、次に、データ信号線ＳＬにデータ電位を印加する。
　特許文献２には、データ信号線駆動回路にデータ電位および基準電位のいずれかを選択するセレクタを設け、セレクタの出力をデータ信号線に接続することが記載されている。特許文献３には、コンデンサとスイッチング素子を含むオフセットキャンセル回路をバッファ回路に追加することが記載されている。
日本国特開２００７－１４８１２９号公報 日本国特開２０１０－２００３４号公報 日本国特開２００１－８３９２４号公報
　液晶表示装置は、画素回路に書き込む電位の極性をフレーム単位で切り替える極性反転駆動を行う。このため、データ信号線駆動回路内の出力バッファの特性にばらつきがある場合でも、あるフレームで正極性電位を出力し、次のフレームで負極性電位を出力することにより、出力バッファのオフセットを相殺することができる。
　しかしながら、有機ＥＬディスプレイは極性反転駆動を行わない。このため、有機ＥＬディスプレイでは、データ信号線駆動回路内の出力バッファの特性にばらつきがある場合には、表示画像に筋状の輝度ムラが発生し、表示画像の画質が低下するという問題がある。この問題は、有機ＥＬディスプレイだけでなく、極性反転駆動を行わない他の表示装置でも発生する。
　特許文献２に記載された有機ＥＬディスプレイでは、セレクタの出力がデータ信号線に接続されており、データ電位と基準電位を別の回路で生成、増幅することが前提とされている。このため、この有機ＥＬディスプレイでは、表示画像に筋状の輝度ムラが発生することを防止できない。特許文献３を参照して、出力バッファにオフセットキャンセル回路を追加する方法が考えられる。しかしながら、この方法では、出力期間とは別にオフセット検出期間が必要になり、電位を出力できない期間が生じる。また、オフセットキャンセル回路やその制御回路を追加するために、出力バッファのコストや消費電力が増大することも問題となる。
　それ故に、本発明は、従来とは異なる方法で、データ信号線駆動回路内の出力バッファの特性にばらつきがある場合でも高画質表示を行う表示装置を提供することを目的とする。
　本発明の第１の局面は、電流駆動型の表示装置であって、
　それぞれが発光素子を含み、行方向および列方向に配置された複数の画素回路と、
　同じ行に配置された画素回路に共通して接続される複数の走査信号線と、
　同じ列に配置された画素回路に共通して接続される複数のデータ信号線と、
　前記走査信号線を駆動する走査信号線駆動回路と、
　前記データ信号線を駆動するデータ信号線駆動回路とを備え、
　１フレーム期間内にデータ電位出力期間および基準電位出力期間が設定されており、
　前記データ信号線駆動回路は、データ電位出力期間で前記データ信号線にデータ電位を出力するときと、基準電位出力期間で前記データ信号線に基準電位を出力するときとで、同じ出力バッファを経由した電位を出力することを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記画素回路は、
　　前記発光素子と直列に接続され、制御端子の電位に応じて前記発光素子を流れる電流の量を制御する駆動用トランジスタと、
　　前記駆動用トランジスタの制御端子と前記データ信号線との間に設けられ、前記走査信号線に接続された制御端子を有する書き込み制御トランジスタとをさらに含み、
　前記走査信号線駆動回路は、データ電位出力期間および基準電位出力期間では前記書き込み制御トランジスタをオン状態に制御することを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記画素回路は、
　　前記駆動用トランジスタの制御端子と前記発光素子側の導通端子との間に設けられたコンデンサと、
　　前記駆動用トランジスタと直列に接続され、前記発光素子に電流を流すか否かを切り替える発光制御トランジスタとをさらに含み、
　基準電位出力期間および発光期間では前記発光制御トランジスタをオン状態に制御し、データ電位出力期間では前記発光制御トランジスタをオフ状態に制御する制御回路をさらに備える。
　本発明の第４の局面は、本発明の第３の局面において、
　前記発光制御トランジスタの一方の導通端子に接続された電源線の電位を制御する電源回路をさらに備え、
　基準電位出力期間の前に設定された初期化期間では、前記電源回路は前記電源線に初期化電位を印加し、前記制御回路は前記発光制御トランジスタをオン状態に制御することを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　すべての画素回路について、初期化期間、基準電位出力期間および発光期間が共通であることを特徴とする。
　本発明の第６の局面は、本発明の第４の局面において、
　前記画素回路は行単位で複数のグループに分けられ、初期化期間、基準電位出力期間および発光期間が画素回路のグループごとに異なることを特徴とする。
　本発明の第７の局面は、本発明の第１の局面において、
　前記データ信号線駆動回路に対して前記データ電位および前記基準電位を別の信号を用いて供給する表示制御回路をさらに備える。
　本発明の第８の局面は、本発明の第１の局面において、
　前記データ信号線駆動回路に対して前記データ電位および前記基準電位を同じ信号を用いて供給する表示制御回路をさらに備える。
　本発明の第９の局面は、本発明の第８の局面において、
　前記基準電位は、前記データ電位が取り得る範囲内の電位であることを特徴とする。
　本発明の第１０の局面は、本発明の第９の局面において、
　前記基準電位は、最低階調に対応した電位であることを特徴とする。
　本発明の第１１の局面は、表示装置に設けられた複数のデータ信号線を駆動するデータ信号線駆動回路であって、
　外部から供給されたデータ電位を保持するデータ電位保持回路と、
　前記データ電位保持回路に保持されたデータ電位を前記データ信号線に出力する出力バッファとを備え、
　外部から供給された基準電位を前記データ信号線に出力するときに、前記出力バッファを経由した電位を出力することを特徴とする。
　本発明の第１２の局面は、それぞれが発光素子を含み、行方向および列方向に配置された複数の画素回路と、同じ行に配置された画素回路に共通して接続される複数の走査信号線と、同じ列に配置された画素回路に共通して接続される複数のデータ信号線とを含む電流駆動型の表示装置の駆動方法であって、
　１フレーム期間内に設定されたデータ電位出力期間において、出力バッファを経由したデータ電位を前記データ信号線に出力するステップと、
　１フレーム期間内に設定された基準電位出力期間において、前記出力バッファを経由した基準電位を前記データ信号線に出力するステップとを備える。
　本発明の第１３の局面は、本発明の第１２の局面において、
　前記画素回路は、前記発光素子と直列に接続され、制御端子の電位に応じて前記発光素子を流れる電流の量を制御する駆動用トランジスタと、前記駆動用トランジスタの制御端子と前記データ信号線との間に設けられ、前記走査信号線に接続された制御端子を有する書き込み制御トランジスタとをさらに含み、
　データ電位出力期間および基準電位出力期間において、前記書き込み制御トランジスタをオン状態に制御するステップをさらに備える。
　本発明の第１、第２、第７、第１２または第１３の局面によれば、データ電位と基準電位は、同じ出力バッファを経由してデータ信号線に出力される。このため、データ電位と基準電位の差は、出力バッファのオフセットの影響を受けない。また、発光素子を流れる電流の量を制御する駆動用トランジスタの制御端子に基準電位とデータ電位を順に印加したとき、発光素子は２つの電位の差に応じた輝度で発光する。したがって、出力バッファの特性にばらつきがある場合でも、ばらつきの影響を受けない電位を駆動用トランジスタの制御端子に印加して、表示画像に筋状の輝度ムラが発生することを防止し、高画質表示を行うことができる。
　本発明の第３または第４の局面によれば、発光素子と３個のトランジスタとコンデンサを含む画素回路を備えた表示装置について、データ信号線駆動回路内の出力バッファの特性にばらつきがある場合でも、ばらつきの影響を受けない電位を駆動用トランジスタの制御端子に印加して、筋状の輝度ムラが発生することを防止し、高画質表示を行うことができる。
　本発明の第５の局面によれば、すべての画素回路の初期化、基準電位出力および発光を同じタイミングで行うことにより、制御回路や電源回路の構成を簡単にすることができる。
　本発明の第６の局面によれば、画素回路のグループごとに初期化、基準電位出力および発光を異なるタイミングで行うことにより、すべての画素回路の初期化、基準電位出力および発光を同じタイミングで行うよりも、データ電位出力期間や発光期間を長くすることができる。
　本発明の第８の局面によれば、データ信号線駆動回路内の信号経路をデータ電位と基準電位で同じにすることにより、出力バッファの特性のばらつきと共に他の回路の特性のばらつきを補正して、高画質表示を行うことができる。
　本発明の第９または第１０の局面によれば、基準電位を生成する回路を表示制御回路に設ける必要がないので、表示制御回路の構成を簡単にすることができる。
　本発明の第１１の局面によれば、上記第１の局面におけるデータ信号線駆動回路を構成することができる。
本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。 図１に示す表示装置に含まれるデータ信号線駆動回路内の信号経路を示す図である。 図１に示す表示装置に含まれる画素回路の回路図である。 図１に示す表示装置における制御線と電源線の接続形態を示す図である。 図１に示す表示装置における各行の画素回路の動作を示す図である。 図１に示す表示装置における画素回路の駆動方法を示すタイミングチャートである。 第１変形例に係る表示装置における制御線と電源線の接続形態を示す図である。 第１変形例に係る表示装置における各行の画素回路の動作を示す図である。 第２変形例に係る表示装置における制御線と電源線の接続形態を示す図である。 第２変形例に係る表示装置における各行の画素回路の動作を示す図である。 第３変形例に係る表示装置における制御線と電源線の接続形態を示す図である。 第３変形例に係る表示装置における各行の画素回路の動作を示す図である。 本発明の第２の実施形態に係る表示装置の構成を示すブロック図である。 図１３に示す表示装置に含まれるデータ信号線駆動回路内の信号経路を示す図である。 従来の表示装置に含まれる画素回路の回路図である。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置１００は、表示制御回路１、走査信号線駆動回路２、制御回路３、電源回路４、データ信号線駆動回路１０、および、（ｍ×ｎ）個の画素回路２０を備えた有機ＥＬディスプレイである。以下、ｍおよびｎは２以上の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数であるとする。
　表示装置１００には、互いに平行なｎ本の走査信号線Ｇ１～Ｇｎ、および、これに直交する互いに平行なｍ本のデータ信号線Ｓ１～Ｓｍが設けられる。（ｍ×ｎ）個の画素回路２０は、行方向および列方向に並べて配置される。より詳細には、（ｍ×ｎ）個の画素回路２０は、走査信号線Ｇ１～Ｇｎとデータ信号線Ｓ１～Ｓｍの交差点に対応して２次元状に配置される。走査信号線Ｇ１～Ｇｎは、走査信号線駆動回路２に接続されると共に、同じ行に配置された画素回路２０に共通して接続される。データ信号線Ｓ１～Ｓｍは、データ信号線駆動回路１０に接続されると共に、同じ列に配置された画素回路２０に共通して接続される。
　走査信号線Ｇ１～Ｇｎと平行に、ｎ本の制御線Ｅ１～Ｅｎとｎ本の電源線ＶＰ１～ＶＰｎが設けられる。制御回路３と制御線Ｅ１～Ｅｎを接続するために、ｋ本（ｋは１以上の整数）の共通制御線ｇＥ１～ｇＥｋが設けられる。制御線Ｅ１～Ｅｎは、共通制御線ｇＥ１～ｇＥｋを介して制御回路３に接続される。また、電源回路４と電源線ＶＰ１～ＶＰｎを接続するために、ｋ本の共通電源線ｇＶＰ１～ｇＶＰｋが設けられる。電源線ＶＰ１～ＶＰｎは、共通電源線ｇＶＰ１～ｇＶＰｋを介して電源回路４に接続される。画素回路２０には、図示しない手段で共通電位Ｖｃｏｍが供給される。
　表示制御回路１は、走査信号線駆動回路２、制御回路３、電源回路４およびデータ信号線駆動回路１０に対して制御信号を出力する。より詳細には、表示制御回路１は、走査信号線駆動回路２に対してタイミング信号ＯＥ、スタートパルスＹＩおよびクロックＹＣＫを出力し、制御回路３に対して制御信号ＣＳ１を出力し、電源回路４に対して制御信号ＣＳ２を出力し、データ信号線駆動回路１０に対してスタートパルスＳＰ、クロックＣＬＫ、データ信号ＤＡ、ラッチパルスＬＰおよび基準信号ＤＡ＿ｒｅｆを出力する。データ信号ＤＡと基準信号ＤＡ＿ｒｅｆは、アナログ信号である。
　走査信号線駆動回路２は、走査信号線Ｇ１～Ｇｎを駆動する。より詳細には、走査信号線駆動回路２は、シフトレジスタ回路、論理演算回路、および、バッファ（いずれも図示せず）を含んでいる。シフトレジスタ回路は、クロックＹＣＫに同期してスタートパルスＹＩを順次転送する。論理演算回路は、シフトレジスタ回路の各段から出力されたパルスとタイミング信号ＯＥとの間で論理演算を行う。論理演算回路の出力は、バッファを経由して対応する走査信号線Ｇｉに与えられる。これにより、走査信号線Ｇｉに接続されたｍ個の画素回路２０が一括して選択される。
　制御回路３は、ｋ本の共通制御線ｇＥ１～ｇＥｋに対応して、ｋ個の出力端子を有する。制御回路３は、制御信号ＣＳ１に基づき、共通制御線ｇＥ１～ｇＥｋにハイレベル電位とローレベル電位を切り替えて印加する。電源回路４は、ｋ本の共通電源線ｇＶＰ１～ｇＶＰｋに対応して、ｋ個の出力端子を有する。電源回路４は、制御信号ＣＳ２に基づき、共通電源線ｇＶＰ１～ｇＶＰｋに初期化電位としてのローレベル電位と発光用のハイレベル電位を切り替えて印加する。
　データ信号線駆動回路１０は、データ信号線Ｓ１～Ｓｍを駆動する。より詳細には、データ信号線駆動回路１０は、ｍビットのシフトレジスタ１１、レジスタ１２、ラッチ回路１３、および、ｍ個の出力バッファ１４を含んでいる。シフトレジスタ１１は、ｍ個のレジスタを多段接続した構成を有し、初段のレジスタに供給されたスタートパルスＳＰをクロックＣＬＫに同期して転送し、各段のレジスタからタイミングパルスＤＬＰを出力する。タイミングパルスＤＬＰの出力タイミングに合わせて、レジスタ１２にはデータ信号ＤＡが供給される。レジスタ１２は、タイミングパルスＤＬＰに従い、データ信号ＤＡを記憶する。レジスタ１２に１行分のデータ信号ＤＡが記憶されると、表示制御回路１はラッチ回路１３に対してラッチパルスＬＰを出力する。ラッチ回路１３は、ラッチパルスＬＰを受け取ると、レジスタ１２に記憶されたデータ信号ＤＡを保持する。ｍ個の出力バッファ１４は、データ信号線Ｓ１～Ｓｍのそれぞれに対応して設けられる。出力バッファ１４は、ラッチ回路１３に保持されたデータ信号ＤＡ、および、表示制御回路１から出力された基準信号ＤＡ＿ｒｅｆのいずれかをデータ信号線Ｓｊに出力する。
　図２は、データ信号線駆動回路１０内の信号経路を示す図である。図２に示すように、データ信号線駆動回路１０に供給されたデータ信号ＤＡは、一旦レジスタ１２に記憶され、その後にラッチ回路１３に保持される。以下、データ信号ＤＡの電位をデータ電位Ｖｄａｔａといい、基準信号ＤＡ＿ｒｅｆの電位を基準電位Ｖｒｅｆという。
　ラッチ回路１３と出力バッファ１４の間には、セレクタ１５が設けられる。セレクタ１５には、ラッチ回路１３から出力されたデータ電位Ｖｄａｔａと表示制御回路１から出力された基準電位Ｖｒｅｆとが入力される。セレクタ１５は、データ電位Ｖｄａｔａおよび基準電位Ｖｒｅｆのいずれかを選択して出力バッファ１４に出力する。出力バッファ１４には、例えば、ボルテージフォロワなどのインピーダンス変換回路が使用される。出力バッファ１４は、セレクタ１５で選択された電位をデータ信号線Ｓｊに出力する。
　レジスタ１２とラッチ回路１３は、データ信号線駆動回路１０の外部から供給されたデータ電位Ｖｄａｔａを保持するデータ電位保持回路として機能する。出力バッファ１４は、データ電位保持回路に保持されたデータ電位Ｖｄａｔａをデータ信号線Ｓｊに出力する。データ信号線駆動回路１０は、外部から供給された基準電位Ｖｒｅｆをデータ信号線Ｓｊに出力するときに、データ電位Ｖｄａｔａのときと同じ出力バッファ１４を使用する。このように表示制御回路１は、データ信号線駆動回路１０に対してデータ電位Ｖｄａｔａと基準電位Ｖｒｅｆを別の信号を用いて供給する。データ信号線駆動回路１０に供給されたデータ電位Ｖｄａｔａと基準電位Ｖｒｅｆは、同じ出力バッファ１４を経由してデータ信号線Ｓｊに出力される。
　図３は、画素回路２０の回路図である。図３に示すように、画素回路２０は、ＴＦＴ２１～２３、コンデンサ２４、および、有機ＥＬ素子２５を含んでいる。ＴＦＴ２１～２３は、いずれも、Ｎチャネル型トランジスタである。
　画素回路２０は、走査信号線Ｇｉ、制御線Ｅｉ、電源線ＶＰｉ、データ信号線Ｓｊ、および、共通電位Ｖｃｏｍを有する電極に接続される。ＴＦＴ２１の一方の導通端子はデータ信号線Ｓｊに接続され、他方の導通端子はＴＦＴ２２のゲート端子に接続される。ＴＦＴ２３のドレイン端子は電源線ＶＰｉに接続され、ソース端子はＴＦＴ２２のドレイン端子に接続される。ＴＦＴ２２のソース端子は、有機ＥＬ素子２５のアノード端子に接続される。有機ＥＬ素子２５のカソード端子には、共通電位Ｖｃｏｍが印加される。コンデンサ２４は、ＴＦＴ２２のゲート端子とソース端子（有機ＥＬ素子２５側の端子）の間に設けられる。ＴＦＴ２１のゲート端子は走査信号線Ｇｉに接続され、ＴＦＴ２３のゲート端子は制御線Ｅｉに接続される。
　ＴＦＴ２１は、ＴＦＴ２２のゲート端子とデータ信号線Ｓｊの間に設けられ、走査信号線Ｇｉに接続されたゲート端子を有する書き込み制御トランジスタとして機能する。ＴＦＴ２２は、有機ＥＬ素子２５と直列に接続され、ゲート電位に応じて有機ＥＬ素子２５を流れる電流の量を制御する駆動用トランジスタとして機能する。ＴＦＴ２３は、ＴＦＴ２２と直列に接続され、有機ＥＬ素子２５に電流を流すか否かを切り替える発光制御トランジスタとして機能する。有機ＥＬ素子２５は、発光素子として機能する。
　以下、本実施形態ではｋ＝１の場合について説明する。図４は、ｋ＝１の場合の制御線Ｅ１～Ｅｎと電源線ＶＰ１～ＶＰｎの接続形態を示す図である。この場合、制御回路３と制御線Ｅ１～Ｅｎは、１本の共通制御線ｇＥ１を用いて接続される。共通制御線ｇＥ１の一端は制御回路３が有する１個の出力端子に接続され、制御線Ｅ１～Ｅｎはすべて共通制御線ｇＥ１に接続される。電源回路４と電源線ＶＰ１～ＶＰｎは、１本の共通電源線ｇＶＰ１を用いて接続される。共通電源線ｇＶＰ１の一端は電源回路４が有する１個の出力端子に接続され、電源線ＶＰ１～ＶＰｎはすべて共通電源線ｇＶＰ１に接続される。
　図５は、各行の画素回路２０の動作を示す図である。図５に示すように、１フレーム期間内には、初期化期間、閾値検出期間、書き込み期間、および、発光期間が設定される。閾値検出期間は、データ信号線駆動回路１０がデータ信号線Ｓｊに基準電位Ｖｒｅｆを出力する基準電位出力期間である。書き込み期間は、データ信号線駆動回路１０がデータ信号線Ｓｊにデータ電位Ｖｄａｔａを出力するデータ電位出力期間である。
　図５に示すように、１フレーム期間の先頭で、すべての画素回路２０に対する初期化と閾値検出が行われる。次に、１行目の画素回路が選択され、１行目の画素回路に対する書き込みが行われる。次に、２行目の画素回路が選択され、２行目の画素回路に対する書き込みが行われる。以下、同様に、３～ｎ行目の画路回路が行ごとに順に選択され、選択された画素回路に対する書き込みが行われる。すべての画素回路２０に対する書き込みが完了した後に、すべての画素回路２０が同じ時間Ｔだけ発光する。
　画素回路２０は、次フレーム期間の初期化開始までに発光を終了する必要がある。この条件を満たしながら、すべての画素回路２０の発光期間を揃えるために、発光期間は、最長でも、１フレーム期間から初期化期間、閾値検出期間およびｎ個の書き込み期間を除いた期間となる。
　図６は、画素回路２０の駆動方法を示すタイミングチャートである。図６において、ＶＧｉはｉ行目の画素回路に含まれるＴＦＴ２２のゲート電位を表し、ＶＳｉは同じＴＦＴ２２のソース電位（有機ＥＬ素子２５のアノード電位）を表す。画素回路２０は、１フレーム期間に１回ずつ初期化、閾値検出、書き込みおよび発光を行い、発光期間以外では消灯する。
　以下、図６を参照して、１行目の画素回路の動作を説明する。時刻ｔ１より前では、走査信号線Ｇ１および制御線Ｅ１の電位はローレベルであり、電源線ＶＰ１の電位はハイレベルである。
　時刻ｔ１において、走査信号線Ｇ１と制御線Ｅ１の電位はハイレベルに変化し、電源線ＶＰ１の電位はローレベルに変化する（以下、電源線ＶＰ１のローレベル電位をＶＰ＿Ｌという）。このため、時刻ｔ１以降、ＴＦＴ２１、２３はオン状態になる。また、時刻ｔ１から時刻ｔ４までの間、データ信号線Ｓｊには閾値検出用の基準電位Ｖｒｅｆが印加される。このため、時刻ｔ１から時刻ｔ４までの間、ＴＦＴ２２のゲート電位ＶＧ１は基準電位Ｖｒｅｆに等しくなる。基準電位Ｖｒｅｆは、時刻ｔ１以降にＴＦＴ２２がオン状態になるように決定される。このため、時刻ｔ１以降、ＴＦＴ２２もオン状態になる。ＴＦＴ２２、２３は共にオン状態であるので、ＴＦＴ２２のソース電位ＶＳ１はＶＰ＿Ｌにほぼ等しくなる。これにより、有機ＥＬ素子２５のアノード電位はローレベルにリセットされる。
　時刻ｔ２において、電源線ＶＰ１の電位はハイレベルに変化する。このときＴＦＴ２２、２３は共にオン状態であるので、電源線ＶＰ１の電位が上昇すると、ＴＦＴ２２のソース電位ＶＳ１も上昇する。基準電位Ｖｒｅｆは、時刻ｔ２以降も有機ＥＬ素子２５に対する印加電圧が発光閾値電圧を超えないように決定される。このため、時刻ｔ２以降も、有機ＥＬ素子２５に電流は流れない。したがって、ＴＦＴ２２のソース電位ＶＳ１は、ゲート－ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈに等しくなるまで上昇し、（Ｖｒｅｆ－Ｖｔｈ）となって安定する。
　時刻ｔ３において、走査信号線Ｇ１と制御線Ｅ１の電位はローレベルに変化する。このため、時刻ｔ３以降、ＴＦＴ２１、２３はオフ状態になる。ＴＦＴ２３がオフ状態である間、ＴＦＴ２２のソース端子に保持された電荷は、有機ＥＬ素子２５側にも電源線ＶＰ１側にも流れない。したがって、ＴＦＴ２２のソース電位ＶＳ１は、時刻ｔ３以降も（Ｖｒｅｆ－Ｖｔｈ）のままである。１行目の画素回路は、書き込み開始まで（時刻ｔ４まで）この状態を保つ。
　２行目以降の画素回路は、時刻ｔ４まで１行目の画素回路と同じ動作を行う。ただし、閾値検出終了から書き込み開始までの期間の長さは、画素回路の行ごとに異なる。２行目以降の画素回路でも、ＴＦＴ２２のソース端子に保持された電荷は書き込み開始まで移動しないので、ＴＦＴ２２のソース電位は書き込み開始まで（Ｖｒｅｆ－Ｖｔｈ）のままである。
　時刻ｔ４において、走査信号線Ｇ１の電位はハイレベルに変化し、データ信号線Ｓｊの電位はデータ電位Ｖｄａｔａ１に変化する。時刻ｔ４以降、ＴＦＴ２１はオン状態になり、ＴＦＴ２２のゲート電位ＶＧ１はＶｒｅｆからＶｄａｔａ１に変化する。時刻ｔ４以降におけるＴＦＴ２２のゲート－ソース間電圧Ｖｇｓは、次式（１）で与えられる。
　　Ｖｇｓ＝｛ＣOLED／（ＣOLED＋Ｃst）｝
　　　　　　　　×（Ｖｄａｔａ１－Ｖｒｅｆ）＋Ｖｔｈ　…（１）
　ただし、式（１）において、ＣOLEDは有機ＥＬ素子２５の容量値、ＣstはＴＦＴ２２のゲート－ソース間の容量（コンデンサ２４の容量とＴＦＴ２２の寄生容量を含む）の容量値である。
　有機ＥＬ素子２５の容量値は十分に大きく、ＣOLED≫Ｃstが成立する。したがって、式（１）から次式（２）が導かれる。
　　Ｖｇｓ＝Ｖｄａｔａ１－Ｖｒｅｆ＋Ｖｔｈ　…（２）
　このように、ＴＦＴ２２のゲート電位ＶＧ１がＶｒｅｆからＶｄａｔａ１に変化したときに、ＴＦＴ２２のソース電位ＶＳ１はほとんど変化せず、ＴＦＴ２２のゲート－ソース間電圧Ｖｇｓはほぼ（Ｖｄａｔａ１－Ｖｒｅｆ＋Ｖｔｈ）になる。
　時刻ｔ５において、走査信号線Ｇ１の電位はローレベルに変化する。このため、時刻ｔ５以降、ＴＦＴ２１はオフ状態になる。したがって、ＴＦＴ２２のゲート－ソース間電圧Ｖｇｓは、データ信号線Ｓｊの電位が変化しても、ほぼ（Ｖｄａｔａ１－Ｖｒｅｆ＋Ｖｔｈ）のままである。
　時刻ｔ７において、制御線Ｅ１の電位はハイレベルに変化する。このため、時刻ｔ７以降、ＴＦＴ２３はオン状態になり、ＴＦＴ２２のドレイン端子はＴＦＴ２３を介して電源線ＶＰ１に接続される。このときハイレベル電位を有する電源線ＶＰ１からＴＦＴ２３とＴＦＴ２２を経由して、ＴＦＴ２２のソース端子に電流が流れ、ＴＦＴ２２のソース電位ＶＳ１は上昇する。また、ＴＦＴ２２のゲート端子はフローティング状態であるので、ＴＦＴ２２のソース電位ＶＳ１が上昇すると、ＴＦＴ２２のゲート電位ＶＧ１も上昇する。このとき、ＴＦＴ２２のゲート－ソース間電圧Ｖｇｓはほぼ一定に保たれる。
　電源線ＶＰ１に印加されるハイレベル電位は、発光期間においてＴＦＴ２２が飽和領域で動作するように決定される。このため、発光期間においてＴＦＴ２２と有機ＥＬ素子２５を流れる電流Ｉは、チャネル長変調効果を無視すれば、次式（３）で与えられる。
　　Ｉ＝１／２・Ｗ／Ｌ・μ・Ｃｏｘ（Ｖｇｓ－Ｖｔｈ）2 …（３）
　ただし、式（３）において、Ｗはゲート幅、Ｌはゲート長、μはキャリア移動度、Ｃｏｘはゲート酸化膜容量である。
　式（２）と式（３）から、次式（４）が導かれる。
　　Ｉ＝１／２・Ｗ／Ｌ・μ・Ｃｏｘ（Ｖｄａｔａ１－Ｖｒｅｆ）2 …（４）
　式（４）に示す電流Ｉは、データ電位Ｖｄａｔａ１に応じて変化するが、ＴＦＴ２２の閾値電圧Ｖｔｈには依存しない。したがって、閾値電圧Ｖｔｈにばらつきがある場合や、閾値電圧Ｖｔｈが経時的に変化する場合でも、有機ＥＬ素子２５にデータ電位に応じた電流を流し、有機ＥＬ素子２５を所望の輝度で発光させることができる。
　時刻ｔ８において、制御線Ｅ１の電位はローレベルに変化する。このため、時刻ｔ８以降、ＴＦＴ２３はオフ状態になる。したがって、有機ＥＬ素子２５に電流は流れず、有機ＥＬ素子２５は消灯する。
　このように１行目の画素回路については、時刻ｔ１～ｔ２が初期化期間、時刻ｔ２～ｔ３が閾値検出期間、時刻ｔ４～ｔ５が書き込み期間、時刻ｔ７～ｔ８が発光期間となる。走査信号線駆動回路２は、書き込み期間と閾値検出期間ではＴＦＴ２２をオン状態に制御する。データ信号線駆動回路１０は、１行目の画素回路に対する書き込み期間ではデータ信号線Ｓｊにデータ電位Ｖｄａｔａ１を出力し、閾値検出期間ではデータ信号線Ｓｊに基準電位Ｖｒｅｆを出力する。
　ｋ＝１の場合には、すべての画素回路２０について、初期化期間、閾値検出期間および発光期間が共通となる。このため、２行目の画素回路についても、時刻ｔ１～ｔ２が初期化期間、時刻ｔ２～ｔ３が閾値検出期間、時刻ｔ７～ｔ８が発光期間となる。ただし、２行目の画素回路については、時刻ｔ５～ｔ６が書き込み期間となる。
　以下、本実施形態に係る表示装置１００の効果を説明する。上述したように、走査信号線駆動回路２は、書き込み期間と閾値検出期間においてＴＦＴ２２をオン状態に制御する。データ信号線駆動回路１０は、書き込み期間ではデータ信号線Ｓｊにデータ電位Ｖｄａｔａを出力し、閾値検出期間ではデータ信号線Ｓｊに閾値検出用の基準電位Ｖｒｅｆを出力する。データ信号線駆動回路１０は、書き込み期間でデータ信号線Ｓｊにデータ電位Ｖｄａｔａを出力するときと、閾値検出期間でデータ信号線Ｓｊにデータ電位Ｖｄａｔａを出力するときとで、同じ出力バッファ１４を経由した電位を出力する。
　表示装置１００では、データ電位Ｖｄａｔａと基準電位Ｖｒｅｆは、データ信号線駆動回路１０内の同じ出力バッファ１４を経由してデータ信号線Ｓｊに出力される（図２を参照）。書き込み期間で出力されるデータ電位Ｖｄａｔａには、出力バッファ１４のオフセットΔＶが含まれる。閾値検出期間で出力される基準電位Ｖｒｅｆにも、出力バッファ１４のオフセットΔＶ（データ電位のときと同じ量のオフセット）が含まれる。したがって、ＴＦＴ２２のゲート端子に印加されたデータ電位Ｖｄａｔａと基準電位Ｖｒｅｆの差は、出力バッファ１４のオフセットの影響を受けない。
　また、ＴＦＴ２２のゲート端子に基準電位とデータ電位を順に印加したとき、有機ＥＬ素子２５は２つの電位の差に応じた輝度で発光する（式（４）を参照）。したがって、データ信号線駆動回路１０内の出力バッファ１４の特性にばらつきがある場合でも、ばらつきの影響を受けない電位をＴＦＴ２２のゲート端子に印加して、表示画像に筋状の輝度ムラが発生することを防止し、高画質表示を行うことができる。
　本実施形態に係る表示装置については、以下のような変形例を構成することができる。以下に示す表示装置は、第１の実施形態に係る表示装置と制御線Ｅ１～Ｅｎと電源線ＶＰ１～ＶＰｎの接続形態が相違する。ここでは、ｋ＝２の場合（第１変形例と第２変形例）とｋ＝３の場合（第３変形例）について説明する。
　図７は、第１変形例に係る表示装置における制御線Ｅ１～Ｅｎと電源線ＶＰ１～ＶＰｎの接続形態を示す図である。第１変形例に係る表示装置では、制御回路３ａと制御線Ｅ１～Ｅｎは、２本の共通制御線ｇＥ１、ｇＥ２を用いて接続される。共通制御線ｇＥ１、ｇＥ２の一端は、制御回路３ａが有する２個の出力端子にそれぞれ接続される。制御線Ｅ１～Ｅｎ／２は共通制御線ｇＥ１に接続され、制御線Ｅ（ｎ／２＋１）～Ｅｎは共通制御線ｇＥ２に接続される。電源回路４ａと電源線ＶＰ１～ＶＰｎは、２本の共通電源線ｇＶＰ１、ｇＶＰ２を用いて接続される。共通電源線ｇＶＰ１、ｇＶＰ２の一端は、電源回路４ａが有する２個の出力端子にそれぞれ接続される。電源線ＶＰ１～ＶＰｎ／２は共通電源線ｇＶＰ１に接続され、電源線ＶＰ（ｎ／２＋１）～ＶＰｎは共通電源線ｇＶＰ２に接続される。
　図８は、第１変形例に係る表示装置における各行の画素回路２０の動作を示す図である。図８に示すように、１フレーム期間は２つの部分に分割される（以下、第１期間および第２期間という）。第１期間の先頭には初期化期間と閾値検出期間が設けられ、第２期間の先頭にも初期化期間と閾値検出期間が設けられる。
　電源回路４ａは、共通電源線ｇＶＰ１に対して、第１期間内の初期化期間ではローレベル電位を印加し、それ以外ではハイレベル電位を印加する。また、電源回路４ａは、共通電源線ｇＶＰ２に対して、第２期間内の初期化期間ではローレベル電位を印加し、それ以外ではハイレベル電位を印加する。制御回路３ａは、共通制御線ｇＥ１に対して、第１期間内の初期化期間および閾値検出期間、並びに、第２期間ではハイレベル電位を印加し、それ以外ではローレベル電位を印加する。また、制御回路３ａは、共通制御線ｇＥ２に対して、第２期間内の初期化期間および閾値検出期間、並びに、第１期間ではハイレベル電位を印加し、それ以外ではローレベル電位を印加する。走査信号線駆動回路２は、第１期間内の初期化期間と閾値検出期間では走査信号線Ｇ１～Ｇｎ／２にハイレベル電位を印加し、第１期間の残りでは走査信号線Ｇ１～Ｇｎ／２にハイレベル電位を所定時間ずつ順に印加する。また、走査信号線駆動回路２は、第２期間内の初期化期間と閾値検出期間では走査信号線Ｇ（ｎ／２＋１）～Ｇｎにハイレベル電位を印加し、第２期間の残りでは走査信号線Ｇ（ｎ／２＋１）～Ｇｎにハイレベル電位を所定時間ずつ順に印加する。
　第１変形例に係る表示装置では、１フレーム期間の先頭で１～（ｎ／２）行目の画素回路に対する初期化と閾値検出が行われ、１／２フレーム期間だけ遅れて（ｎ／２＋１）～ｎ行目の画素回路に対する初期化と閾値検出が行われる。１回目の閾値検出の後に１～（ｎ／２）行目の画素回路に対する書き込みが順に行われ、２回目の閾値検出の後に（ｎ／２＋１）～ｎ行目の画素回路に対する書き込みが順に行われる。１～（ｎ／２）行目の画素回路は第２期間において時間Ｔ１だけ発光し、（ｎ／２＋１）～ｎ行目の画素回路は第１期間において同じ時間だけ発光する。
　第１変形例に係る表示装置では、１／２フレーム期間から初期化期間と閾値検出期間を除いた期間において、全体の半分の画素回路に対する書き込みが行われる。したがって、第１変形例に係る表示装置によれば、各行の画素回路に対する書き込み期間を長くして、書き込みを容易に行うことができる。
　図９は、第２変形例に係る表示装置における制御線Ｅ１～Ｅｎと電源線ＶＰ１～ＶＰｎの接続形態を示す図である。第２変形例に係る表示装置では、制御回路３ｂと制御線Ｅ１～Ｅｎは、２本の共通制御線ｇＥ１、ｇＥ２を用いて接続される。共通制御線ｇＥ１、ｇＥ２の一端は、制御回路３ｂが有する２個の出力端子にそれぞれ接続される。奇数行目の制御線Ｅ１、Ｅ３、…は共通制御線ｇＥ１に接続され、偶数行目の制御線Ｅ２、Ｅ４、…は共通制御線ｇＥ２に接続される。電源回路４ｂと電源線ＶＰ１～ＶＰｎは、２本の共通電源線ｇＶＰ１、ｇＶＰ２を用いて接続される。共通電源線ｇＶＰ１、ｇＶＰ２の一端は、電源回路４ｂが有する２個の出力端子にそれぞれ接続される。奇数行目の電源線ＶＰ１、ＶＰ３、…は共通電源線ｇＶＰ１に接続され、偶数行目の電源線ＶＰ２、ＶＰ４、…は共通電源線ｇＶＰ２に接続される。
　図１０は、第２変形例に係る表示装置における各行の画素回路２０の動作を示す図である。図１０に示すように、１フレーム期間は第１期間と第２期間に分割される。第１期間の先頭には初期化期間と閾値検出期間が設けられ、第２期間の先頭にも初期化期間と閾値検出期間が設けられる。
　電源回路４ｂは電源回路４ａと同じ動作を行い、制御回路３ｂは制御回路３ａと同じ動作を行う。走査信号線駆動回路２は、第１期間内の初期化期間と閾値検出期間では奇数行目の走査信号線Ｇ１、Ｇ３、…にハイレベル電位を印加し、第１期間の残りでは奇数行目の走査信号線Ｇ１、Ｇ３、…にハイレベル電位を所定時間ずつ順に印加する。また、走査信号線駆動回路２は、第２期間内の初期化期間と閾値検出期間では偶数行目の走査信号線Ｇ２、Ｇ４、…にハイレベル電位を印加し、第２期間の残りでは偶数行目の走査信号線Ｇ２、Ｇ４、…にハイレベル電位を所定時間ずつ順に印加する。
　第２変形例に係る表示装置では、１フレーム期間の先頭で奇数行目の画素回路に対する初期化と閾値検出が行われ、１／２フレーム期間だけ遅れて偶数行目の画素回路に対する初期化と閾値検出が行われる。１回目の閾値検出の後に奇数行目の画素回路に対する書き込みが順に行われ、２回目の閾値検出の後に偶数行目の画素回路に対する書き込みが順に行われる。奇数行目の画素回路は第２期間において時間Ｔ２だけ発光し、偶数行目の画素回路は第１期間において同じ時間だけ発光する。
　第２変形例に係る表示装置によれば、第１変形例に係る表示装置と同様に、各行の画素回路に対する書き込み期間を長くし、書き込みを容易に行うことができる。また、画面の上半分と下半分で輝度が大きく異なる場合でも、共通電源線ｇＶＰ１、ｇＶＰ２を流れる電流の量はほぼ同じになる。したがって、第２変形例に係る表示装置によれば、画面の中央に発生する輝度差を防止することができる。
　図１１は、第３変形例に係る表示装置における制御線Ｅ１～Ｅｎと電源線ＶＰ１～ＶＰｎの接続形態を示す図である。第３変形例に係る表示装置では、制御回路３ｃと制御線Ｅ１～Ｅｎは、３本の共通制御線ｇＥ１、ｇＥ２、ｇＥ３を用いて接続される。共通制御線ｇＥ１、ｇＥ２、ｇＥ３の一端は、制御回路３ｃが有する３個の出力端子にそれぞれ接続される。制御線Ｅ１～Ｅｎ／３は共通制御線ｇＥ１に接続され、制御線Ｅ（ｎ／３＋１）～Ｅ（２ｎ／３）は共通制御線ｇＥ２に接続され、制御線Ｅ（２ｎ／３＋１）～Ｅｎは共通制御線ｇＥ３に接続される。電源回路４ｃと電源線ＶＰ１～ＶＰｎは、３本の共通電源線ｇＶＰ１、ｇＶＰ２、ｇＶＰ３を用いて接続される。共通電源線ｇＶＰ１、ｇＶＰ２、ｇＶＰ３の一端は、電源回路４ｃが有する３個の出力端子にそれぞれ接続される。電源線ＶＰ１～ＶＰｎ／３は共通電源線ｇＶＰ１に接続され、電源線ＶＰ（ｎ／３＋１）～ＶＰ（２ｎ／３）は共通電源線ｇＶＰ２に接続され、電源線ＶＰ（２ｎ／３＋１）～ＶＰｎは共通電源線ｇＶＰ３に接続される。
　図１２は、第３変形例に係る表示装置における各行の画素回路２０の動作を示す図である。図１２に示すように、１フレーム期間は３つの部分に分割される（以下、第１～第３期間という）。第１～第３期間の先頭には、初期化期間と閾値検出期間が設けられる。
　電源回路４ｃは、共通電源線ｇＶＰ１に対して、第１期間内の初期化期間ではローレベル電位を印加し、それ以外ではハイレベル電位を印加する。また、電源回路４ｃは、共通電源線ｇＶＰ２に対して、第２期間内の初期化期間ではローレベル電位を印加し、それ以外ではハイレベル電位を印加する。さらに電源回路４ｃは、共通電源線ｇＶＰ３に対して、第３期間内の初期化期間ではローレベル電位を印加し、それ以外ではハイレベル電位を印加する。制御回路３ｃは、共通制御線ｇＥ１に対して、第１期間内の初期化期間および閾値検出期間、第２期間、並びに、第３期間ではハイレベル電位を印加し、それ以外ではローレベル電位を印加する。また、制御回路３ｃは、共通制御線ｇＥ２に対して、第２期間内の初期化期間および閾値検出期間、第１期間、並びに、第３期間ではハイレベル電位を印加し、それ以外ではローレベル電位を印加する。さらに制御回路３ｃは、共通制御線ｇＥ３に対して、第３期間内の初期化期間および閾値検出期間、第１期間、並びに、第２期間ではハイレベル電位を印加し、それ以外ではローレベル電位を印加する。
　走査信号線駆動回路２は、第１期間内の初期化期間と閾値検出期間では走査信号線Ｇ１～Ｇｎ／３にハイレベル電位を印加し、第１期間の残りでは走査信号線Ｇ１～Ｇｎ／３にハイレベル電位を所定時間ずつ順に印加する。また、走査信号線駆動回路２は、第２期間内の初期化期間と閾値検出期間では走査信号線Ｇ（ｎ／３＋１）～Ｇ（２ｎ／３）にハイレベル電位を印加し、第２期間の残りでは走査信号線Ｇ（ｎ／３＋１）～Ｇ（２ｎ／３）にハイレベル電位を所定時間ずつ順に印加する。さらに走査信号線駆動回路２は、第３期間内の初期化期間と閾値検出期間では走査信号線Ｇ（２ｎ／３＋１）～Ｇｎにハイレベル電位を印加し、第３期間の残りでは走査信号線Ｇ（２ｎ／３＋１）～Ｇｎにハイレベル電位を所定時間ずつ順に印加する。
　第３変形例に係る表示装置では、１フレーム期間の先頭で１～（ｎ／３）行目の画素回路に対する初期化と閾値検出が行われ、１／３フレーム期間だけ遅れて（ｎ／３＋１）～（２ｎ／３）行目の画素回路に対する初期化と閾値検出が行われ、さらに１／３フレーム期間だけ遅れて（２ｎ／３＋１）～ｎ行目の画素回路に対する初期化と閾値検出が行われる。１回目の閾値検出の後に１～（ｎ／３）行目の画素回路に対する書き込みが順に行われ、２回目の閾値検出の後に（ｎ／３＋１）～（２ｎ／３）行目の画素回路に対する書き込みが順に行われ、３回目の閾値検出の後に（２ｎ／３＋１）～ｎ行目の画素回路に対する書き込みが順に行われる。１～（ｎ／３）行目の画素回路は第２および第３期間において時間Ｔ３だけ発光し、（ｎ／３＋１）～（２ｎ／３）行目の画素回路は第１および第３期間において同じ時間だけ発光し、（２ｎ／３＋１）～ｎ行目の画素回路は第１および第２期間において同じ時間だけ発光する。
　第３変形例に係る表示装置では、画素回路２０は３個のグループに分けられる。あるグループの画素回路について初期化と閾値検出を行う間に、残り２個のグループの画素回路は発光状態となる。したがって、第３変形例に係る表示装置によれば、発光期間を最長で２／３フレーム期間にまで延ばすことができる。
　なお、ｋの値は４以上でもよい。ｋ≧４の場合、制御線Ｅ１～Ｅｎおよび電源線ＶＰ１～ＶＰｎの接続形態、並びに、各行の画素回路２０の動作は、上記と同様である。また、ｋ≧３の場合には、隣接配置された（ｎ／ｋ）本の制御線を同じ共通制御線に接続すると共に、隣接配置された（ｎ／ｋ）本の電源線を同じ共通電源線に接続してもよい。あるいは、（ｋ－１）本飛ばしの（ｎ／ｋ）本の制御線を同じ共通制御線に接続すると共に、（ｋ－１）本飛ばしの（ｎ／ｋ）本の電源線を同じ共通電源線に接続してもよい。例えば、ｋ＝３の場合に、制御線Ｅ１、Ｅ４、…を共通制御線ｇＥ１に、制御線Ｅ２、Ｅ５、…を共通制御線ｇＥ２に、制御線Ｅ３、Ｅ６、…を共通制御線ｇＥ３にそれぞれ接続すると共に、電源線ＶＰ１、ＶＰ４、…を共通電源線ｇＶＰ１に、電源線ＶＰ２、ＶＰ５、…を共通電源線ｇＶＰ２に、電源線ＶＰ３、ＶＰ６、…を共通電源線ｇＶＰ３にそれぞれ接続してもよい。
　ｋ＝１の場合、すべての画素回路２０について初期化期間、閾値検出期間および発光期間は共通になる。このようにすべての画素回路２０の初期化、閾値検出および発光を同じタイミングで行うことにより、制御回路３や電源回路４の構成を簡単にすることができる。一方、ｋ≧２の場合、画素回路２０のグループごとに初期化期間、閾値検出期間および発光期間は異なる。このように画素回路２０のグループごとに初期化、閾値検出および発光を異なるタイミングで行うことにより、ｋ＝１の場合よりも、書き込み期間や発光期間を長くすることができる。
　（第２の実施形態）
　図１３は、本発明の第２の実施形態に係る表示装置の構成を示すブロック図である。図１３に示す表示装置２００は、第１の実施形態に係る表示装置１００において、表示制御回路１とデータ信号線駆動回路１０をそれぞれ表示制御回路９とデータ信号線駆動回路１９に置換したものである。本実施形態の構成要素のうち第１の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。
　表示制御回路９は、表示制御回路１と同様に、走査信号線駆動回路２、制御回路３、電源回路４、および、データ信号線駆動回路１９に対して制御信号を出力する。第１の実施形態に係る表示制御回路１は、データ信号ＤＡと基準信号ＤＡ＿ｒｅｆを別々に出力する。これに対して、本実施形態に係る表示制御回路９は、データ信号ＤＡと基準信号ＤＡ＿ｒｅｆを１つの信号ＤＡ／ＤＡ＿ｒｅｆとして出力する。
　図１４は、データ信号線駆動回路１９内の信号経路を示す図である。図１４に示すように、データ信号線駆動回路１０に供給された信号ＤＡ／ＤＡ＿ｒｅｆは、一旦レジスタ１２に記憶され、その後にラッチ回路１３に保持される。ラッチ回路１３からは、データ電位Ｖｄａｔａおよび基準電位Ｖｒｅｆのいずれかが出力される。出力バッファ１４には、例えば、ボルテージフォロワなどのインピーダンス変換回路が使用される。出力バッファ１４は、ラッチ回路１３から出力された電位をデータ信号線Ｓｊに出力する。
　レジスタ１２とラッチ回路１３は、データ信号線駆動回路１９の外部から供給されたデータ電位Ｖｄａｔａを保持するデータ電位保持回路として機能する。出力バッファ１４は、データ電位保持回路に保持されたデータ電位Ｖｄａｔａをデータ信号線Ｓｊに出力する。データ信号線駆動回路１９は、外部から供給された基準電位Ｖｒｅｆをデータ信号線Ｓｊに出力するときに、データ電位Ｖｄａｔａのときと同じ出力バッファ１４を使用する。このように表示制御回路９は、データ信号線駆動回路１９に対してデータ電位Ｖｄａｔａと基準電位Ｖｒｅｆを同じ信号を用いて供給する。データ信号線駆動回路１９に供給されたデータ電位Ｖｄａｔａと基準電位Ｖｒｅｆは、同じ出力バッファ１４を経由してデータ信号線Ｓｊに出力される。
　本実施形態に係る表示装置２００でも、第１の実施形態と同様に、データ電位Ｖｄａｔａと基準電位Ｖｒｅｆは、同じ出力バッファ１４を経由してデータ信号線Ｓｊに出力される。したがって、本実施形態に係る表示装置２００によれば、第１の実施形態と同様に、データ信号線駆動回路１９の出力バッファ１４の特性にばらつきがある場合でも、ばらつきの影響を受けない電位をＴＦＴ２２のゲート端子に印加して、表示画像に筋状の輝度ムラが発生することを防止し、高画質表示を行うことができる。
　これに加えて、本実施形態に係る表示装置２００によれば、データ信号線駆動回路１９内の信号経路をデータ電位Ｖｄａｔａと基準電位Ｖｒｅｆで同じにすることにより、出力バッファ１４の特性のばらつきと共に、データ信号線駆動回路１９に含まれる他の回路（レジスタ１２とラッチ回路１３）の特性のばらつきを補正して、高画質表示を行うことができる。
　なお、本実施形態に係る表示装置２００では、基準電位Ｖｒｅｆをデータ電位Ｖｄａｔａが取り得る範囲内の電位としてもよい。特に、基準電位Ｖｒｅｆを最低階調に対応した電位としてもよい。このような基準電位Ｖｒｅｆを用いる場合、基準電位Ｖｒｅｆを生成する回路を表示制御回路９に設ける必要がないので、表示制御回路９の構成を簡単にすることができる。また、本実施形態に係る表示装置２００についても、第１の実施形態と同様の変形例を構成することができる。
　以上に示すように、本発明の表示装置によれば、書き込み期間（データ電位出力期間）でデータ信号線にデータ電位を出力するときと、閾値検出期間（基準電位出力期間）でデータ信号線に基準電位を出力するときとで、同じ出力バッファを経由した電位を出力することにより、出力バッファの特性にばらつきがある場合でも高画質表示を行うことができる。
　本発明の表示装置は、データ信号線駆動回路内の出力バッファの特性にばらつきがある場合でも高画質表示を行えるという特徴を有するので、有機ＥＬディスプレイなどの電流駆動型の表示装置に利用することができる。
　１、９…表示制御回路
　２…走査信号線駆動回路
　３…制御回路
　４…電源回路
　１０、１９…データ信号線駆動回路
　１１…シフトレジスタ
　１２…レジスタ
　１３…ラッチ回路
　１４…出力バッファ
　１５…セレクタ
　２０…画素回路
　２１…ＴＦＴ（書き込み制御トランジスタ）
　２２…ＴＦＴ（駆動用トランジスタ）
　２３…ＴＦＴ（発光制御トランジスタ）
　２４…コンデンサ
　２５…有機ＥＬ素子（発光素子）
　１００、２００…表示装置
　Ｇｉ…走査信号線
　Ｅｉ…制御線
　ＶＰｉ…電源線
　Ｓｊ…データ信号線

Claims (13)

  1. 　電流駆動型の表示装置であって、
    　それぞれが発光素子を含み、行方向および列方向に配置された複数の画素回路と、
    　同じ行に配置された画素回路に共通して接続される複数の走査信号線と、
    　同じ列に配置された画素回路に共通して接続される複数のデータ信号線と、
    　前記走査信号線を駆動する走査信号線駆動回路と、
    　前記データ信号線を駆動するデータ信号線駆動回路とを備え、
    　１フレーム期間内にデータ電位出力期間および基準電位出力期間が設定されており、
    　前記データ信号線駆動回路は、データ電位出力期間で前記データ信号線にデータ電位を出力するときと、基準電位出力期間で前記データ信号線に基準電位を出力するときとで、同じ出力バッファを経由した電位を出力することを特徴とする、表示装置。
  2. 　前記画素回路は、
    　　前記発光素子と直列に接続され、制御端子の電位に応じて前記発光素子を流れる電流の量を制御する駆動用トランジスタと、
    　　前記駆動用トランジスタの制御端子と前記データ信号線との間に設けられ、前記走査信号線に接続された制御端子を有する書き込み制御トランジスタとをさらに含み、
    　前記走査信号線駆動回路は、データ電位出力期間および基準電位出力期間では前記書き込み制御トランジスタをオン状態に制御することを特徴とする、請求項１に記載の表示装置。
  3. 　前記画素回路は、
    　　前記駆動用トランジスタの制御端子と前記発光素子側の導通端子との間に設けられたコンデンサと、
    　　前記駆動用トランジスタと直列に接続され、前記発光素子に電流を流すか否かを切り替える発光制御トランジスタとをさらに含み、
    　基準電位出力期間および発光期間では前記発光制御トランジスタをオン状態に制御し、データ電位出力期間では前記発光制御トランジスタをオフ状態に制御する制御回路をさらに備えた、請求項２に記載の表示装置。
  4. 　前記発光制御トランジスタの一方の導通端子に接続された電源線の電位を制御する電源回路をさらに備え、
    　基準電位出力期間の前に設定された初期化期間では、前記電源回路は前記電源線に初期化電位を印加し、前記制御回路は前記発光制御トランジスタをオン状態に制御することを特徴とする、請求項３に記載の表示装置。
  5. 　すべての画素回路について、初期化期間、基準電位出力期間および発光期間が共通であることを特徴とする、請求項４に記載の表示装置。
  6. 　前記画素回路は行単位で複数のグループに分けられ、初期化期間、基準電位出力期間および発光期間が画素回路のグループごとに異なることを特徴とする、請求項４に記載の表示装置。
  7. 　前記データ信号線駆動回路に対して前記データ電位および前記基準電位を別の信号を用いて供給する表示制御回路をさらに備えた、請求項１に記載の表示装置。
  8. 　前記データ信号線駆動回路に対して前記データ電位および前記基準電位を同じ信号を用いて供給する表示制御回路をさらに備えた、請求項１に記載の表示装置。
  9. 　前記基準電位は、前記データ電位が取り得る範囲内の電位であることを特徴とする、請求項８に記載の表示装置。
  10. 　前記基準電位は、最低階調に対応した電位であることを特徴とする、請求項９に記載の表示装置。
  11. 　表示装置に設けられた複数のデータ信号線を駆動するデータ信号線駆動回路であって、
    　外部から供給されたデータ電位を保持するデータ電位保持回路と、
    　前記データ電位保持回路に保持されたデータ電位を前記データ信号線に出力する出力バッファとを備え、
    　外部から供給された基準電位を前記データ信号線に出力するときに、前記出力バッファを経由した電位を出力することを特徴とする、データ信号線駆動回路。
  12. 　それぞれが発光素子を含み、行方向および列方向に配置された複数の画素回路と、同じ行に配置された画素回路に共通して接続される複数の走査信号線と、同じ列に配置された画素回路に共通して接続される複数のデータ信号線とを含む電流駆動型の表示装置の駆動方法であって、
    　１フレーム期間内に設定されたデータ電位出力期間において、出力バッファを経由したデータ電位を前記データ信号線に出力するステップと、
    　１フレーム期間内に設定された基準電位出力期間において、前記出力バッファを経由した基準電位を前記データ信号線に出力するステップとを備えた、表示装置の駆動方法。
  13. 　前記画素回路は、前記発光素子と直列に接続され、制御端子の電位に応じて前記発光素子を流れる電流の量を制御する駆動用トランジスタと、前記駆動用トランジスタの制御端子と前記データ信号線との間に設けられ、前記走査信号線に接続された制御端子を有する書き込み制御トランジスタとをさらに含み、
    　データ電位出力期間および基準電位出力期間において、前記書き込み制御トランジスタをオン状態に制御するステップをさらに備えた、請求項１２に記載の表示装置の駆動方法。
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