JPWO2008143071A1

JPWO2008143071A1 - 積層帯域通過フィルタ

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Publication number: JPWO2008143071A1
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Inventors: 谷口　哲夫; 哲夫谷口
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Filing date: 2008-05-14
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Abstract

接地電極形成層（１０３）の接地電極（１０９）とキャパシタ電極形成層（１０２），（１０４）のキャパシタ電極（１１１），（１１２），（１１３），（１１４）との間にそれぞれ容量を形成し、ビア電極（１３１）〜（１３８）および線路電極（１１６）〜（１１９）によって複数のインダクタ電極を構成するとともに、それらのループ面をインダクタ電極の配列方向に見たときにループの面同士が一部で重なるようにして偶数個のＬＣ並列共振器を構成する。また、互いに隣接するＬＣ並列共振器のインダクタ電極によるループの方向を逆にする。さらに、キャパシタ電極（１１１），（１１２），（１１３），（１１４）の形状および分布［配置］が平面視で点対称となるように形成する。

Description

この発明は、複数の誘電体層と電極層とを積層してなる積層帯域通過フィルタに関するものである。

従来、小型・低廉化に適した高周波の帯域通過フィルタは、誘電体層と電極層とを積層した積層体内に複数のＬＣ共振器を設けることによって構成されている。
このような積層帯域通過フィルタとして特許文献１〜４が開示されている。

特許文献１の積層帯域通過フィルタの構成を、図１を参照して説明する。
図１の（Ａ）はその回路図、（Ｂ）はその断面図である。このフィルタは複数のＬＣ並列共振回路を誘導結合（磁気的結合）させたものであり、コイルＬ１，Ｌ２，Ｌ３・・・ＬｎおよびコンデンサＣ１，Ｃ２，Ｃ３・・・Ｃｎで複数の並列共振器を構成し、それぞれ隣接する共振器間のコイル同士を磁気的に結合させている。

図１の（Ｂ）に示すように、第１の層１０−１、第２の層１０−２、および第３の層１０−３には、キャパシタ電極パターン１２とコイルパターン１３を印刷形成していて、これらの層によって共振器を構成している。すなわち、接地電極１１とキャパシタ電極１２との間に容量を構成し、２層にわたるコイルパターン１３を、ブラインドスルーホール１４を介して導通させている。このような共振器を、第４の層１０−４から下の層に複数層積層することで互いに隣接するコイルが磁気的に結合するようにしている。

特許文献２は、誘電体層と電極層との積層体の内部に、複数の容量形成電極により形成される複数のキャパシタンスと、これらの複数の容量形成電極がそれぞれ有しているインダクタンスとによって複数のＬＣ共振器を構成し、積層体の内部で互いに隣接するＬＣ共振器を積層体の厚み方向において異なる高さ位置に配置するともに電磁気的に結合させたものである。このように積層体内部に複数のＬＣ共振器を、積層体の厚み方向の異なる高さ位置に配置することによって、バンドパスフィルタの設計上必要とするＬＣ共振器間の物理的距離を確保した状態で部品サイズを小型化できる。

特許文献３の積層帯域通過フィルタは、配線層の一部に互いに平行な一対の線路からなる第１・第２のフィルタ線路を、互いに異なる回路層に平行に対向させるとともに、一端部で電気的に接続し、一対の線路が誘電体層を介して折り返された構造のフィルタ素子を構成するものである。

特許文献４の積層帯域通過フィルタは、共振器を構成する２本のストリップラインを同一層に一定間隔で配置することによって電磁気的に結合させたものである。
特開平４−６９１１号公報特開２０００−２０１００１号公報特開２００３−１９８２２６号公報国際公開第０２／００９２２５号パンフレット

特許文献１の積層帯域通過フィルタでは、各ＬＣ並列共振器が有するコイルが２層のコイルパターンで形成されているので、各ＬＣ並列共振器間の磁気的な結合が大きくなるという問題がある。また、２層のコイルパターンでコイルを形成しているので、コイルのＱ値の劣化により、積層帯域通過フィルタの挿入損失が大きくなるという問題がある。上記問題を解決するために、各ＬＣ並列共振器間の距離を十分空ける必要があるが、そのため積層帯域通過フィルタの厚み寸法が大きくなってしまうという問題がある。

特許文献２の積層帯域通過フィルタは、コンデンサの自己共振を利用するものであり、キャパシタ電極のキャパシタンス成分と、そのキャパシタ電極がそれぞれ有するインダクタンス成分とでＬＣ共振器を構成している。そのため、所望のインダクタンスを持つ共振器を構成できず、低損失な帯域通過フィルタの特性が得られない。

特許文献３，４の積層帯域通過フィルタでは、小型且つ低損失な帯域通過フィルタを得ることができるが、通過帯域からその帯域外への急峻な減衰量特性を得るために共振器を多段化しようとすると、２段のフィルタを積層方向に積み上げてストリップラインを厚み方向で結合させることになり、多段のフィルタを構成する場合に厚み寸法が大きくなるという問題が生じる。

また、このような従来の積層帯域通過フィルタでは、積層体内にキャパシタ電極およびインダクタ電極によるＬＣ並列共振器を配置するとともに、隣接するインダクタ電極間を誘導結合させた場合に通過帯域での通過特性にリップル（偏差）が生じるという問題があった。

そこで、この発明の目的は、上述の問題を解消して、小型・低損失で且つ通過帯域から通過帯域外への減衰が急峻であり、安定した通過帯域特性を有する積層帯域通過フィルタを提供することにある。

（１）複数の誘電体層と、キャパシタ電極および／またはインダクタ電極を含む複数の電極層とで構成された積層体を素体とした積層帯域通過フィルタにおいて、
前記キャパシタ電極と前記インダクタ電極とにより、隣接するＬＣ並列共振器同士で結合する偶数個のＬＣ並列共振器が構成され、
前記偶数個のＬＣ並列共振器のうち入力側のＬＣ並列共振器が接続される入力電極と、出力側のＬＣ並列共振器が接続される出力電極とを備え、
前記偶数個のＬＣ並列共振器のインダクタ電極は、当該インダクタ電極の一方の端部と前記キャパシタ電極との接続点を始点とするループをそれぞれ形成し、互いに結合する前記ＬＣ並列共振器のインダクタ電極によるループの面を前記インダクタ電極の配列方向に見たとき、前記ループの面同士が少なくとも一部で重なっていて、
結合する少なくとも２つの前記ＬＣ並列共振器のインダクタ電極によるループの方向が前記インダクタ電極の配列方向に見たとき、互いに逆であり、
前記偶数個のＬＣ並列共振器のキャパシタ電極の形状および分布（配置）が平面視で点対称であることを特徴としている。

（２）前記インダクタ電極、前記入力電極、および前記出力電極は、前記キャパシタ電極とともに形状および分布（配置）が平面視で（平面上の共通の１点を対称中心として）点対称の関係となるように構成する。

（３）互いに隣接する前記ＬＣ並列共振器の前記インダクタ電極によるループの方向はそれぞれ逆の関係とする。

（４）前記インダクタ電極は、前記誘電体層の積層方向に形成されたビア電極と少なくとも前記誘電体層の積層方向に対して垂直方向に形成された線路電極とでそれぞれコイル状をなし、当該インダクタ電極およびキャパシタ電極は、前記誘電体層および前記電極層が積層される積層方向に対して垂直方向に配列されるものとする。

（５）前記キャパシタ電極は当該複数のキャパシタ電極の配置範囲に広がる共通の接地電極との間にそれぞれ容量を構成する電極とし、当該キャパシタ電極は同一の電極層で形成されたものとする。

（６）前記キャパシタ電極は当該複数のキャパシタ電極の配置範囲に広がる共通の接地電極との間にそれぞれ容量を構成する電極であり、当該キャパシタ電極は前記接地電極を厚み方向に挟んで当該接地電極の両側に設けられている。

この発明によれば、次のような効果を奏する。
（１）偶数個のＬＣ並列共振器のインダクタ電極のそれぞれがループを形成し、互いに結合するＬＣ並列共振器のインダクタ電極によるループの面がそのインダクタ電極の配列方向を見たとき、ループ面同士が少なくとも一部で重なっているため、隣接するＬＣ並列共振器間の結合度（誘導結合）を高めることができ、広帯域化が図れる。

また、キャパシタ電極とは別にインダクタ電極を形成できるので、Ｑ値の高いインダクタを形成して低挿入損失化が図れる。

また、コンデンサの自己共振を使用した共振器ではないので所望のインダクタンスを有する共振器が構成でき、所望の通過帯域で低挿入損失が実現できる。

また、互いに隣接するＬＣ並列共振器のインダクタ電極によるループの方向が逆方向であるので、通過帯域での挿入損失のリップルが抑えられ、良好な帯域通過特性が得られる。

さらに、入力および出力のインピーダンス特性（反射特性）が同特性となるため、フィルタの通過帯域の特性が安定する。

（２）インダクタ電極、入力電極、および出力電極をキャパシタ電極とともに形状および分布（配置）が平面視で点対称となるように構成することにより、入力および出力のインピーダンス特性（反射特性）がさらに揃うことになり、特性に方向性の無い帯域通過フィルタとして用いることができる。

（３）互いに隣接するＬＣ並列共振器のインダクタ電極によるループの方向をそれぞれ逆の関係とすることにより、通過帯域に対して低域側および高域側に減衰極を設計することができることから、低域側減衰量を設計するための入出力間キャパシタが不要となり、入出力共振器を形成するキャパシタ電極を隣接させた構造や、入出力キャパシタ間を接続する電極を配置した構造を採る必要がなく、それらの電極パターンの形成精度に起因する特性ばらつきが生じないので構造的に安定であり、高減衰特性をもつ帯域通過フィルタを得ることができる。

（４）ＬＣ並列共振器のインダクタ電極およびキャパシタ電極を誘電体層および電極層の積層方向に対して垂直方向に配列することによって、隣接するインダクタ電極によるループ面の間隔が一定に保てるので、誘電体層と電極層の積層時の面方向のずれが生じても互いに隣接するＬＣ並列共振器のインダクタ電極間のずれをほとんど無くすことができ、特性ばらつきの少ない帯域通過フィルタ特性が得られる。

（５）ＬＣ並列共振器のキャパシタ電極を、それらのキャパシタ電極の配置範囲に広がる共通の接地電極との間にそれぞれ容量を構成することによって、隣接するキャパシタ電極間にも容量が生じて、従来、独立して必要とされていたＬＣ並列共振期間の結合用の容量素子を省くことができ、共振器のＱ値の向上が図れる。また、キャパシタ電極を形成した層の積みずれや印刷ずれが生じても、接地電極との間に生じる容量および隣接するキャパシタ電極間にも容量に変化が生じないので、そのことによる特性のばらつきが抑えられる。

（６）ＬＣ並列共振器のキャパシタ電極を、接地電極を厚み方向に挟んで当該接地電極の両側に設けることによって、隣接するＬＣ並列共振器間を結合させるキャパシタと、離れたＬＣ並列共振器間を飛び結合させるキャパシタとを限られた面積で構成するとができ、全体の小型化が図れる。

特許文献１に示されている積層帯域通過フィルタの等価回路図および断面図である。第１の実施形態に係る積層帯域通過フィルタの分解斜視図である。同積層帯域通過フィルタの外観斜視図である。同フィルタの等価回路図である。同フィルタの通過特性および反射特性を示す図である。第２の実施形態に係る積層帯域通過フィルタの分解斜視図である。同フィルタの等価回路図である。

符号の説明

１−積層帯域通過フィルタ
６−接地端子
７，８−入出力端子
１００−積層体
１０１，２０３−入出力電極形成層
１０２，１０４，２０２−キャパシタ電極形成層
１０３，２０１−接地電極形成層
１０５，２０４−線路電極形成層
１０６，２０５−外層
１０９，２０９−接地電極
１１１〜１１４，２１１〜２１４−キャパシタ電極
１１６〜１１９，２１６〜２１９−線路電極
１２１，１２２，２２１，２２２−入出力電極
１３１〜１３８，２３１〜２３８−ビア電極
１５１，１５２，２５１，２５２−接地接続電極
Ｌ１〜Ｌ５−インダクタ
Ｃ１〜Ｃ５−キャパシタ
Ｃ１２，Ｃ２３，Ｃ３４，Ｃ１４−容量
Ｍ１〜Ｍ４−誘導結合

《第１の実施形態》
第１の実施形態に係る積層帯域通過フィルタについて図２〜図５を参照して説明する。
図２は第１の実施形態に係る積層帯域通過フィルタの分解斜視図、図３はその外観斜視図である。

図２において、接地電極形成層１０３の上面に接地電極１０９を形成している。キャパシタ電極形成層１０２にはキャパシタ電極１１１，１１４、キャパシタ電極形成層１０４にはキャパシタ電極１１２，１１３をそれぞれ形成している。入出力電極形成層１０１には入出力電極１２１，１２２を形成している。線路電極形成層１０５には線路電極１１６〜１１９を形成している。線路電極形成層１０５の上には外層１０６を設けている。この積層帯域通過フィルタは、６つの誘電体層と５つの電極層とで積層体をなすとともに、その端面に端子電極を形成したものである。

図３において、積層体１００は上記誘電体層と電極層との積層体である。この積層体１００の４つの側面のうち対向する２つの側面に（端面に）入出力端子７，８を設け、残る２つの側面に接地端子６を設けることによって積層帯域通過フィルタ１を構成している。この積層体１００の大きさは、１．６ｍｍ×０．８ｍｍで高さは０．５ｍｍである。

前記各層の誘電体層部分は、比誘電率εｒ＝５３．５の低温焼結セラミック（ＬＴＣＣ）である。この誘電体層は比誘電率が６以上８０以下の範囲内の材料を用いることができる。

また、上記線路電極を含む電極層に積層されている誘電体層、すなわち線路電極形成層１０５および外層１０６の比誘電率は６以上８０以下の範囲内にある。また、キャパシタ電極形成層の比誘電率は２０以上である。各誘電体層は、例えば酸化チタン、酸化バリウム、アルミナ等の成分のうち、少なくとも１つ以上の成分と、ガラス成分とから形成される低温焼結セラミックスである。
各誘電体層を形成する材料は、以降に示す別の実施形態についても同様である。

図２において、接地電極形成層１０３には、その平面外形より一回り小さな範囲に広がる接地電極１０９と、この接地電極１０９に導通するとともに接地電極形成層１０３の２つの側面にまで延びる接地接続電極１５１，１５２を形成している。この２つの接地接続電極１５１，１５２は、図３に示した接地端子６に導通することになる。

キャパシタ電極形成層１０２には、それぞれほぼ矩形状をなし、互いに平行な２つのキャパシタ電極１１１，１１４を形成している。また、キャパシタ電極形成層１０４には、それぞれ矩形状をなし、互いに平行な２つのキャパシタ電極１１２，１１３を形成している。これらのキャパシタ電極１１１〜１１４は接地電極１０９との間でそれぞれ容量を構成する。また隣接するキャパシタ電極の間にも容量を構成する。

入出力電極形成層１０１には、その２つの短辺に接するほぼ矩形状の入出力電極１２１，１２２を形成している。この２つの入出力電極１２１，１２２は図３に示した入出力端子７，８に導通することになる。

線路電極形成層１０５には、互いに平行でそれぞれ線路状の線路電極１１６〜１１９を形成している。

入出力電極形成層１０１、キャパシタ電極形成層１０２，１０４、接地電極形成層１０３、および線路電極形成層１０５には、これらの積層方向に延びるビア電極１３１〜１３８を形成している。ビア電極１３１は線路電極１１６の一端１１６Ａ、キャパシタ電極１１１、および入出力電極１２１に導通する。ビア電極１３２は線路電極１１６の他端１１６Ｂおよび接地電極１０９に導通する。ビア電極１３３は線路電極１１７の一端１１７Ａおよび接地電極１０９に導通する。ビア電極１３４は線路電極１１７の他端１１７Ｂおよびキャパシタ電極１１２に導通する。ビア電極１３５は線路電極１１８の一端１１８Ａおよびキャパシタ電極１１３に導通する。ビア電極１３６は線路電極１１８の他端１１８Ｂおよび接地電極１０９に導通する。ビア電極１３７は線路電極１１９の一端１１９Ａおよび接地電極１０９に導通する。ビア電極１３８は線路電極１１９の他端１１９Ｂ、キャパシタ電極１１４、および入出力電極１２２に導通する。

したがって上記各ビア電極と各線路電極とによる各インダクタ電極およびそれらのループ方向は次のような関係となる。

［表１］
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
インダクタ電極ビア電極線路電極ループ方向
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
第１１３１，１３２１１６１
第２１３３，１３４１１７０
第３１３５，１３６１１８１
第４１３７，１３８１１９０
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
インダクタ電極が形成する「ループ」は、キャパシタ電極とインダクタ電極との接続点を始点とした、インダクタ電極の経路により形成される。すなわち、キャパシタ電極とビア電極との接続点を始点とし、当該ビア電極、線路電極、別のビア電極との接続経路によりループは形成される。

「ループの方向」とは、線路電極の配列方向の一方の方向からループを見たとき、そのループの始点からの回り方向である。例えば、図２を入出力電極１２１側から入出力電極１２２に向かって、各インダクタ電極が形成するループを見たとき、第１のインダクタ電極は、キャパシタ電極１１１とビア電極１３１との接続点（始点）−ビア電極１３１−線路電極１１６−ビア電極１３２との接続経路でループを形成していて、当該第１のインダクタ電極によるループの方向は左回りである。第２のインダクタ電極は、キャパシタ電極１１２とビア電極１３４との接続点（始点）−ビア電極１３４−線路電極１１７−ビア電極１３３との接続経路でループを形成していて、当該第２のインダクタ電極によるループ方向は右回りである。ここで、ループの方向は左回り、右回りの２方向しかないので、一方の方向を「１」，他方を「０」で表す。

このようにして、複数の誘電体層と、キャパシタ電極またはインダクタ電極の少なくとも一方の電極を含む複数の電極層とで構成された積層体によって、キャパシタ電極とインダクタ電極とにより、隣接するＬＣ並列共振器同士が結合する偶数個のＬＣ並列共振器が構成される。

表１に示した４つ（４段）のＬＣ並列共振器の各共振器間の結合の極性は、帯域通過フィルタの入力側から出力側にかけて順に表すと、〈１０１０〉と表現できる。

以上に示したように、この実施形態で示した積層帯域通過フィルタは、次のような特徴的な構成を備えている。

（１）偶数個のＬＣ並列共振器のキャパシタ電極１１１〜１１４の形状および分布（配置）が平面視で点対称である。

（２）各ビア電極１３１〜１３８と各線路電極１１６〜１１９とによる各インダクタ電極、入出力電極１２１，１２２は、キャパシタ電極１１１〜１１４とともに形状および分布（配置）が平面視で誘電体層の中心に対して点対称の関係となっている。

（３）互いに隣接するＬＣ並列共振器のインダクタ電極によるループの方向がそれぞれ逆の関係である。

（４）各インダクタ電極は、誘電体層の積層方向に通るビア電極１３１〜１３８と少なくとも誘電体層の積層方向に対して垂直方向に延びる線路電極１１６〜１１９とでそれぞれコイル状をなし、当該インダクタ電極およびキャパシタ電極は、誘電体層および電極層が積層される積層方向に対して垂直方向に配列されている。

（５）キャパシタ電極は複数のキャパシタ電極１１１〜１１４の配置範囲に広がる共通の接地電極１０９との間にそれぞれ容量を構成し、キャパシタ電極１１１，１１４およびキャパシタ電極１１２，１１３はそれぞれ同一の電極層で形成されている。

（６）キャパシタ電極は複数のキャパシタ電極１１１〜１１４の配置範囲に広がる共通の接地電極１０９との間にそれぞれ容量を構成する電極であり、当該キャパシタ電極１１１〜１１４は接地電極１０９を厚み方向に挟んで当該接地電極１０９の両側に設けられている。

（７）入力段および出力段のＬＣ並列共振器のキャパシタ電極１１１，１１４に接続されるビアホール１３１，１３８が、隣接するＬＣ並列共振器の接地電極１０９に接続されるビアホール１３３，１３６とそれぞれ隣り合うように配置されている。

図４は上記積層帯域通過フィルタの等価回路図である。
図４において、入力端子ＩＮは、図２に示した入出力電極１２１が導通する図３の入出力端子７に対応し、出力端子ＯＵＴは入出力電極１２２が導通する入出力端子８に対応する。インダクタＬ１は、ビア電極１３１，１３２および線路電極１１６で構成されるインダクタ電極により生じるインダクタンスを記号化したものである。インダクタＬ２はビア電極１３３，１３４および線路電極１１７で構成されるインダクタ電極により生じるインダクタンス成分を記号化したものである。同様に、インダクタＬ３はビア電極１３５，１３６および線路電極１１８で構成されるインダクタ電極により生じるインダクタンス成分を記号化したものである。インダクタＬ４はビア電極１３７，１３８および線路電極１１９で構成されるインダクタ電極により生じるインダクタンス成分を記号化したものである。

また、キャパシタＣ１〜Ｃ４はキャパシタ電極１１１〜１１４と接地電極１０９との間に生じる容量を記号化したものである。キャパシタＣ２３はキャパシタ電極１１２−１１３間に生じる寄生容量を記号化したものであり、２段目のＬＣ並列共振器と３段目のＬＣ並列共振器との間の容量結合に寄与する。同様にキャパシタＣ１４はキャパシタ電極１１１−１１４間に生じる寄生容量を記号化したものであり、１段目のＬＣ並列共振器間と４段目のＬＣ並列共振器間との間の飛び結合に寄与する。

このようにそれぞれ２つのビア電極と１つの線路電極とによるインダクタ電極がなすループ面をインダクタ電極の配列方向に見たとき、ループの面同士が少なくとも一部で重なるように配置している。そのため、少なくとも隣接するインダクタ電極によるインダクタ同士は誘導結合する。

図中のＭ１はインダクタＬ１とＬ２による誘導結合、Ｍ２はインダクタＬ２とＬ３による誘導結合、Ｍ３はインダクタＬ３とＬ４による誘導結合を表している。

図５は上記積層帯域通過フィルタの通過特性（ＳパラメータのＳ２１特性）および反射特性（ＳパラメータのＳ１１特性，Ｓ２２特性）を示す図である。
図５に示すように、この例では３．３〜４．０ＧＨｚの周波数帯で通過し、それ以外の周波数帯を遮断する帯域通過フィルタ特性が得られる。また、２．２ＧＨｚおよび４．５ＧＨｚには減衰極（ポール）が生じていて、この減衰極付近の減衰量を大きく確保している。この減衰極は偶数のＬＣ並列共振器を交互に逆極性の誘導結合で結合させたことによって生じたものである。

また、入出力端子７側の反射特性Ｓ１１と入出力端子８側の反射特性Ｓ２２とがほぼ一致している。そのため、フィルタの通過帯域のリップルが少なく安定した特性が得られている。さらに、入力および出力のインピーダンス特性（反射特性）が揃っているので、入出力端子の方向性が無い帯域通過フィルタとして用いることができる。

第１の実施形態によれば、従来の積層帯域通過フィルタとは異なり、ビアホールと線路電極により、９０度回転させたコの字型のインダクタを備えたＬＣ並列共振器が横方向に並べられるため、低損失な通過帯域特性がられる。

また、入力段および出力段のＬＣ並列共振器のキャパシタ電極１１１，１１４に接続されるビアホール１３１，１３８が、隣接するＬＣ並列共振器の接地電極１０９に接続されるビアホール１３３，１３６とそれぞれ隣り合うように配置することにより、最適な電磁結合が得られ、積層体の小型・低背化が可能となる。
また、接地電極１０９を挟んで接地１０９にそれぞれ対向する層にキャパシタ電極１１１，１１４とキャパシタ電極１１２，１１３を分離形成したので、所定の隣接するＬＣ並列共振器間の不要な容量成分による結合（１段目と２段目との容量結合、および３段目と４段目との容量結合）を抑えることができる。それとともに、飛び結合用のキャパシタ電極（１１１，１１４）を単一の層で形成できるので、印刷ズレや積み重ねズレがあっても、それらの影響を受けることがなく、飛び結合用の容量の変動を抑えることができる。

また、線路電極１１６〜１１９とキャパシタ電極１１１，１１２，１１３，１１４および接地電極１０９をビアホール１３１〜１３８で接続する構成であるので、誘電体シートのカットズレや積重ねズレがあっても、それらの影響を受けることがなく、共振周波数のばらつきを低減することができる。入出力電極１２１，１２２に接続するキャパシタ電極１１１，１１４についてもビアホール１３１，１３８を介して別層で接続することにより、印刷ズレや積み重ねズレがあっても、それらの影響を受けることがなく、容量の変動を抑えることができる。

しかも、設計構造が点対称の構造であるため、入力および出力からのインピーダンスの特性が同特性となるため、安定した通過帯域特性が得られる。

また、隣り合うＬＣ並列共振器のインダクタ電極によるループ方向をすべて逆〈１０１０〉の関係で構成することにより、通過帯域に対して低域側および高域側に減衰極を設計できる。このことから、低域側減衰量を確保するために入出力間を結合させるキャパシタが不要となり、キャパシタ電極間の寄生容量の変動が抑えられ、構造的に安定した高減衰特性を有する帯域通過フィルタを得ることができる。

《第２の実施形態》
第２の実施形態に係る積層帯域通過フィルタについて図６・図７を参照して説明する。
図６は第２の実施形態に係る積層帯域通過フィルタの分解斜視図である。

図６において、接地電極形成層２０１の上面に接地電極２０９を形成している。キャパシタ電極形成層２０２にはキャパシタ電極２１１，２１２，２１３，２１４を形成している。入出力電極形成層２０３には入出力電極２２１，２２２を形成している。線路電極形成層２０４には線路電極２１６〜２１９を形成している。線路電極形成層２０４の上には外層２０５を設けている。この積層帯域通過フィルタは、５つの誘電体層と４つの電極層とで積層体をなすとともに、その端面に端子電極を形成したものである。

前記各層の誘電体層部分の材料、比誘電率は、第１の実施形態の場合と同様であり、積層帯域通過フィルタの外観も図３に示したものと同様である。

図６において、接地電極形成層２０１には、その平面外形より一回り小さな範囲に広がる接地電極２０９と、この接地電極２０９に導通するとともに接地電極形成層２０１の２つの側面にまで延びる接地接続電極２５１，２５２を形成している。この２つの接地接続電極２５１，２５２は、積層体側面の接地端子に導通することになる。

キャパシタ電極形成層２０２には、それぞれ矩形状をなし、互いに平行な４つのキャパシタ電極２１１〜２１４を形成している。これらのキャパシタ電極２１１〜２１４は接地電極２０９との間でそれぞれ容量を構成する。また隣接するキャパシタ電極の間にも容量を構成する。

入出力電極形成層２０３には、その２つの短辺に接するほぼ矩形状の入出力電極２２１，２２２を形成している。この２つの入出力電極２２１，２２２は積層体の入出力端子に導通することになる。

線路電極形成層２０４には、互いに平行でそれぞれ線路状の線路電極２１６〜２１９を形成している。

入出力電極形成層２０３、キャパシタ電極形成層２０２、接地電極形成層２０１、および線路電極形成層２０４には、これらの積層方向に延びるビア電極２３１〜２３８を形成している。ビア電極２３１は線路電極２１６の一端２１６Ａ、キャパシタ電極２１１、および入出力電極２２１に導通する。ビア電極２３２は線路電極２１６の他端２１６Ｂおよび接地電極２０９に導通する。ビア電極２３３は線路電極２１７の一端２１７Ａおよび接地電極２０９に導通する。ビア電極２３４は線路電極２１７の他端２１７Ｂおよびキャパシタ電極２１２に導通する。ビア電極２３５は線路電極２１８の一端２１８Ａおよびキャパシタ電極２１３に導通する。ビア電極２３６は線路電極２１８の他端２１８Ｂおよび接地電極２０９に導通する。ビア電極２３７は線路電極２１９の一端２１９Ａおよび接地電極２０９に導通する。ビア電極２３８は線路電極２１９の他端２１９Ｂ、キャパシタ電極２１４、および入出力電極２２２に導通する。

［表２］
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インダクタ電極ビア電極線路電極ループ方向
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第１２３１，２３２２１６１
第２２３３，２３４２１７０
第３２３５，２３６２１８１
第４２３７，２３８２１９０
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インダクタ電極が形成する「ループ」は、第１の実施形態の場合と同様に、キャパシタ電極とインダクタ電極との接続点を始点とした、インダクタ電極の経路により形成される。すなわち、キャパシタ電極とビア電極との接続点を始点とし、当該ビア電極、線路電極、別のビア電極との接続経路によりループは形成される。

第１の実施形態と異なり、図６に示した例では、４つのキャパシタ電極２１１〜２１４を単一の層２０２に形成し、隣接するキャパシタ電極間にそれぞれ容量を形成するように構成している。

図７は上記積層帯域通過フィルタの等価回路図である。
図７において、インダクタＬ１は、ビア電極２３１，２３２および線路電極２１６で構成されるインダクタ電極により生じるインダクタンスを記号化したものである。インダクタＬ２はビア電極２３３，２３４および線路電極２１７で構成されるインダクタ電極により生じるインダクタンス成分を記号化したものである。同様に、インダクタＬ３はビア電極２３５，２３６および線路電極２１８で構成されるインダクタ電極により生じるインダクタンス成分を記号化したものである。インダクタＬ４はビア電極２３７，２３８および線路電極２１９で構成されるインダクタ電極により生じるインダクタンス成分を記号化したものである。

また、キャパシタＣ１〜Ｃ４はキャパシタ電極２１１〜２１４と接地電極２０９との間に生じる容量を記号化したものである。キャパシタＣ１２はキャパシタ電極２１１−２１２間に生じる寄生容量を記号化したものである。キャパシタＣ２３はキャパシタ電極２１２−２１３間に生じる寄生容量を記号化したものである。同様にキャパシタＣ３４はキャパシタ電極２１３−２１４間に生じる寄生容量を記号化したものである。

第２の実施形態によれば、第１の実施形態の場合と同様の効果を奏する。第１の実施形態とは異なる第２の実施形態特有の効果としては、低域側減衰量を確保するために入出力間を結合させるキャパシタが不要となり、接地電極２０９をいわゆるベタ電極構成とし、キャパシタ電極２１１〜２１４を同一層で形成できるため、積重ねズレによる容量およびキャパシタ電極間の寄生容量の変動が抑えられ、構造的に電気的特性ばらつきが小さくなる。

また、線路電極２１６〜２１９とキャパシタ電極２１１〜２１４および接地電極２０９をビアホール２３１〜２３８で接続し、且つ入出力端子と接続される入出力電極２２１，２２２を線路電極形成層２０４とキャパシタ電極形成層２０２との間に配置したことによりＬＣ並列共振器が閉回路で構成でき、高Ｑの共振器特性を保ちながら帯域通過フィルタを構成することができる。

Claims

複数の誘電体層と、キャパシタ電極および／またはインダクタ電極を含む複数の電極層とで構成された積層体を素体とした積層帯域通過フィルタにおいて、
前記キャパシタ電極と前記インダクタ電極とにより、隣接するＬＣ並列共振器同士で結合する偶数個のＬＣ並列共振器が構成され、
前記偶数個のＬＣ並列共振器のうち入力側のＬＣ並列共振器が接続される入力電極と、出力側のＬＣ並列共振器が接続される出力電極とを備え、
前記偶数個のＬＣ並列共振器のインダクタ電極は、当該インダクタ電極の一方の端部と前記キャパシタ電極との接続点を始点とするループをそれぞれ形成し、互いに結合する前記ＬＣ並列共振器のインダクタ電極によるループの面を前記インダクタ電極の配列方向に見たとき、前記ループの面同士が少なくとも一部で重なっていて、
結合する少なくとも２つの前記ＬＣ並列共振器のインダクタ電極によるループの方向が前記インダクタ電極の配列方向に見たとき、互いに逆であり、
前記偶数個のＬＣ並列共振器のキャパシタ電極の形状および分布が平面視で点対称であることを特徴とする積層帯域通過フィルタ。
前記インダクタ電極、前記入力電極、および前記出力電極は、前記キャパシタ電極とともに形状および分布が平面視で点対称である、請求項１に記載の積層帯域通過フィルタ。
互いに隣接する前記ＬＣ並列共振器の前記インダクタ電極によるループの方向がそれぞれ逆である請求項１または２に記載の積層帯域通過フィルタ。
前記インダクタ電極は、前記誘電体層の積層方向に形成されたビア電極と少なくとも前記誘電体層の積層方向に対して垂直方向に形成された線路電極とでそれぞれコイル状をなし、当該インダクタ電極およびキャパシタ電極は、前記誘電体層および前記電極層が積層される積層方向に対して垂直方向に配列されている、請求項１〜３のうちいずれか１項に記載の積層帯域通過フィルタ。
前記キャパシタ電極は当該複数のキャパシタ電極の配置範囲に広がる共通の接地電極との間にそれぞれ容量を構成する電極であり、当該キャパシタ電極は同一の電極層で形成されている、請求項４に記載の積層帯域通過フィルタ。
前記キャパシタ電極は当該複数のキャパシタ電極の配置範囲に広がる共通の接地電極との間にそれぞれ容量を構成する電極であり、当該キャパシタ電極は前記接地電極を厚み方向に挟んで当該接地電極の両側に設けられている請求項４に記載の積層帯域通過フィルタ。