JP6852356B2 - 積層型フィルタ - Google Patents

Description

本発明は、積層型フィルタに関する。

従来の積層型フィルタとして、例えば、特許文献１に記載のものが知られている。特許文献１に記載の積層型フィルタは、直列に接続されて、入力端子と出力端子との間に設けられた第１のインダクタ及び第２のインダクタと、第１のインダクタに並列に接続された第１のキャパシタと、第２のインダクタに並列に接続された第２のキャパシタと、第３〜第５のキャパシタと、第３〜第５のインダクタと、を備える。第１インダクタの出力端及び入力端は、直列に接続された第３のキャパシタ及び第３のインダクタを介してグランドに接続されている。第１のインダクタの入力端は、直列に接続された第４のキャパシタ及び第４のインダクタを介してグランドに接続されている。第２のインダクタの出力端は、直列に接続された第６のキャパシタ及び第６のインダクタを介してグランドに接続されている。

特開２００９−１８２３７７号公報

従来の積層型フィルタでは、インダクタとキャパシタとにより構成されるＬＣ共振回路を複数設けることにより、減衰領域の拡大を図っている。しかしながら、ＬＣ共振回路を複数設ける場合、構成が複雑化すると共に大型化する。積層型フィルタのサイズによっては、ＬＣ共振回路を複数設けるスペースを確保できない場合がある。

本発明は、小型化を図りつつ、減衰帯域の拡大を図ることができる積層型フィルタを提供することを目的とする。

本発明の一側面に係る積層型フィルタは、複数の絶縁体層が積層されることにより形成された素体と、素体の外表面に配置された入力端子、第１出力端子及びグランド端子と、を備え、素体内には、入力端子と第１出力端子とを接続する線路に設けられ、第１インダクタ及び第１キャパシタを含んで構成された第１ＬＣ共振回路と、一端がグランド端子に接続されると共に、他端が開放されている開放インダクタと、が設けられており、開放インダクタは、第１出力端子又は第１インダクタと対向して配置されている。

本発明の一側面に係る積層型フィルタでは、素体内に、一端がグランド端子に接続されると共に、他端が開放されている開放インダクタが設けられている。開放インダクタは、第１出力端子又は第１インダクタと対向して配置されている。これにより、開放インダクタと第１出力端子又はインダクタとの間には、容量が形成される。また、開放インダクタは、自身が浮遊容量を有している。これにより、積層型フィルタには、入力端子と第１出力端子とを接続する線路に対して並列接続されるＬＣ回路と同等の回路が形成される。したがって、積層型フィルタでは、ＬＣ共振器を複数設けなくても、ＬＣ共振回路を複数設けた場合と同様の減衰特性を得ることができる。これにより、積層型フィルタでは、小型化を図りつつ、減衰特性の拡大を図ることができる。

一実施形態においては、開放インダクタと第１インダクタとは、複数の絶縁体層が積層されている方向で互いに隣り合っていてもよい。この構成では、開放インダクタと第１インダクタとの間に容量を形成することができる。

一実施形態においては、第１インダクタ及び開放インダクタのそれぞれは、複数の絶縁体層が積層されている方向に沿った方向を軸心にループ状に構成されており、軸心に沿った方向から見て、第１インダクタの内側の幅と、開放インダクタの内側の幅とが同じであってもよい。この構成では、第１インダクタの磁束を開放インダクタが阻害することを抑制できる。したがって、Ｑ値の低下を抑制できるため、特性の低下を抑制できる。

一実施形態においては、第１ＬＣ共振回路は、入力端子から入力された信号において、第１の周波数帯域内の周波数の第１の信号と、第１の周波数帯域よりも高い周波数帯域である第２の周波数帯域内の周波数の第２の信号のうちの、第２の信号を減衰させ、素体内には、入力端子と第１出力端子とを接続する線路に設けられ、第２インダクタ及び第２キャパシタを含んで構成されると共に、入力端子から入力された信号において、第１の信号を減衰させる第２ＬＣ共振回路が設けられていてもよい。このように、複数のフィルタを構成する場合には、開放インダクタを設ける構成が特に有効となる。

一実施形態においては、素体の外表面に配置された第２出力端子を備え、素体内には、入力端子と第２出力端子とを接続する線路に設けられ、第３インダクタ及び第３キャパシタを含んで構成された第３ＬＣ共振回路が設けられていてもよい。この構成では、ダイプレクサを構成できる。このように、複数のフィルタを形成する場合には、開放インダクタを設ける構成が特に有効となる。

本発明の一側面によれば、小型化を図りつつ、減衰帯域の拡大を図ることができる。

図１は、一実施形態に係る積層型フィルタの等価回路を示す図である。 図２は、積層型フィルタを示す斜視図である。 図３は、素体の分解斜視図である。 図４は、素体内の構成を示す斜視図である。 図５は、図４に示す素体内の構成を積層方向から見た図である。 図６は、積層型フィルタの特性を示す図である。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、図面の説明において同一又は相当要素には同一符号を付し、重複する説明は省略する。

一実施形態に係る積層型フィルタの構造を説明するために、積層型フィルタの回路構成について説明する。図１に示されるように、積層型フィルタ１は、信号が入力される入力端子Ｔ_ＩＮと、信号が出力される第１出力端子Ｔ_ＯＵＴ１と、信号が出力される第２出力端子Ｔ_ＯＵＴ２と、入力端子Ｔ_ＩＮと第１出力端子Ｔ_ＯＵＴ１とを接続する線路Ｓ１に設けられる第１フィルタＦ_１と、入力端子Ｔ_ＩＮと第２出力端子Ｔ_ＯＵＴ２とを接続する線路Ｓ２に設けられる第２フィルタＦ_２と、開放インダクタＬ_ＯＰＥＮと、を備えている。積層型フィルタ１は、ダイプレクサである。

第１フィルタＦ１は、第１ＬＣ共振回路（特許請求の範囲における第２ＬＣ共振回路）ＲＣ１と、第２ＬＣ共振回路（特許請求の範囲における第１ＬＣ共振回路）ＲＣ２と、開放インダクタＬＯＰＥＮと、を有する。第１ＬＣ共振回路ＲＣ１は、インダクタ（第２インダクタ）Ｌ１及び３つのキャパシタ（第２キャパシタ）Ｃ１１，Ｃ１２，Ｃ１３を含んで構成されている。第１ＬＣ共振回路ＲＣ１は、ハイパスフィルタを構成している。第１ＬＣ共振回路ＲＣ１は、第１の周波数帯域内の周波数の第１の信号と、第１の周波数帯域よりも高い周波数帯域である第２の周波数帯域内の周波数の第２の信号のうちの、第１の信号を減衰させる。

第２ＬＣ共振回路ＲＣ２は、インダクタ（第１インダクタ）Ｌ２及びキャパシタ（第１キャパシタ）Ｃ２が並列に接続されて構成されている。第２ＬＣ共振回路ＲＣ２は、ローパスフィルタを構成している。第２ＬＣ共振回路ＲＣ２は、第１の信号と第２の信号のうちの、第２の信号を減衰させる。

第２フィルタＦ_２は、第３ＬＣ共振回路ＲＣ３と、第４ＬＣ共振回路ＲＣ４と、キャパシタＣと、を有する。第３ＬＣ共振回路ＲＣ３と第４ＬＣ共振回路ＲＣ４とは、直列に接続されている。第３ＬＣ共振回路ＲＣ３は、インダクタ（第３インダクタ）Ｌ３及びキャパシタ（第３キャパシタ）Ｃ３が並列に接続されて構成されている。第４ＬＣ共振回路ＲＣ４は、インダクタ（第３インダクタ）Ｌ４及びキャパシタ（第３インダクタ）Ｃ４が並列に接続されて構成されている。第３ＬＣ共振回路ＲＣ３及び第４ＬＣ共振回路ＲＣ４は、ローパスフィルタを構成している。キャパシタＣは、一端が第３ＬＣ共振回路ＲＣ３と第４ＬＣ共振回路ＲＣ４との間に接続されていると共に、他端がグランド端子Ｇに接続されている。

開放インダクタＬ_ＯＰＥＮは、一端がグランド端子Ｇに接続されていると共に、他端が開放されている。

続いて、積層型フィルタ１の構造について説明する。図２に示されるように、積層型フィルタ１は、素体２と、第１端子電極４と、第２端子電極５と、第３端子電極６と、第４端子電極７と、第５端子電極８と、第６端子電極９と、を備えている。

素体２は、直方体形状を呈している。素体２は、その外表面として、互いに対向する一対の端面２ａ，２ｂと、一対の端面２ａ，２ｂの間を連結するように延びており且つ互いに対向している一対の主面２ｃ，２ｄと、一対の主面２ｃ，２ｄの間を連結するように延びており且つ互いに対向している一対の側面２ｅ，２ｆと、を有している。主面２ｄは、例えば積層型フィルタ１を図示しない他の電子機器（例えば、回路基板、又は、電子部品等）に実装する際、他の電子機器と対向する面として規定される。

各端面２ａ，２ｂの対向方向と、各主面２ｃ，２ｄの対向方向と、各側面２ｅ，２ｆの対向方向とは、互いに略直交している。なお、直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。

素体２は、複数の絶縁体層１０（図３参照）が積層されることによって構成されている。各絶縁体層は６、素体２の各主面２ｃ，２ｄの対向方向に積層されている。すなわち、各絶縁体層１０の積層方向は、素体２の各主面２ｃ，２ｄの対向方向と一致している。以下、各主面２ｃ，２ｄの対向方向を「積層方向」ともいう。各絶縁体層１０は、略矩形形状を呈している。実際の素体２では、各絶縁体層１０は、その層間の境界が視認できない程度に一体化されている。

各絶縁体層１０は、例えば、誘電体材料（ＢａＴｉＯ_３系材料、Ｂａ(Ｔｉ，Ｚｒ)Ｏ_３系材料、（Ｂａ，Ｃａ）ＴｉＯ_３系材料、ガラス材料、又はアルミナ材料など）を含むセラミックグリーンシートの焼結体から構成される。実際の素体２では、各絶縁体層１０は、層間の境界が視認できない程度に一体化されている。

第１端子電極４、第２端子電極５及び第３端子電極６は、素体２の側面２ｅ側に配置されている。第１端子電極４、第２端子電極５及び第３端子電極６は、側面２ｅの一部を素体２の積層方向に沿って覆うように形成されていると共に、主面２ｃの一部と主面２ｄの一部とに形成されている。第１端子電極４は、端面２ｂ側に位置し、第３端子電極６は、端面２ａ側に位置している。第２端子電極５は、第１端子電極４と第３端子電極６との間に位置している。

第４端子電極７、第５端子電極８及び第６端子電極９は、素体２の側面２ｆ側に配置されている。第４端子電極７、第５端子電極８及び第６端子電極９は、側面２ｆの一部を素体２の積層方向に沿って覆うように形成されていると共に、主面２ｃの一部と主面２ｄの一部とに形成されている。第４端子電極７は、端面２ｂ側に位置し、第６端子電極９は、端面２ａ側に位置している。第５端子電極８は、第４端子電極７と第６端子電極９との間に位置している。

各端子電極４〜９は、導電材（たとえば、Ａｇ又はＰｄなど）を含んでいる。各端子電極４〜９は、導電性材料（たとえば、Ａｇ粉末又はＰｄ粉末など）を含む導電性ペーストの焼結体として構成される。各端子電極４〜９の表面にはめっき層が形成されている。めっき層は、たとえば電気めっきにより形成される。めっき層は、Ｃｕめっき層、Ｎｉめっき層、及びＳｎめっき層からなる層構造、又は、Ｎｉめっき層及びＳｎめっき層からなる層構造などを有する。

本実施形態では、第１端子電極４は、図１に示すグランド端子Ｇを構成している。第２端子電極５は、入力端子Ｔ_ＩＮを構成している。第３端子電極６は、グランド端子Ｇを構成している。第４端子電極７は、第２出力端子Ｔ_ＯＵＴ２を構成している。第５端子電極８は、グランド端子Ｇを構成している。第６端子電極９は、第１出力端子Ｔ_ＯＵＴ１を構成している。

積層型フィルタ１は、第１フィルタＦ_１と、第２フィルタＦ_２と、開放インダクタＬ_ＯＰＥＮと、を素体２内に備えている。

図１に示されるように、第１フィルタＦ_１は、第１ＬＣ共振回路ＲＣ１と、第２ＬＣ共振回路ＲＣ２と、を有する。第１ＬＣ共振回路ＲＣ１は、インダクタＬ１及び３つのキャパシタＣ１_１，Ｃ１_２，Ｃ１_３を含んで構成されている。キャパシタＣ１_２とキャパシタＣ１_３とは、直列に接続されている。キャパシタＣ１_１とキャパシタＣ１_２及びキャパシタＣ１_３とは、並列に接続されている。第２ＬＣ共振回路ＲＣ２は、インダクタＬ２及びキャパシタＣ２を含んで構成されている。

インダクタＬ１は、図３及び図４に示されるように、コイル導体１２と、コイル導体１５と、コイル導体１７と、により構成されている。インダクタＬ１は、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体１２の一端は、第５端子電極８に接続されている。コイル導体１７の一端は、スルーホール導体により、内部電極２８及び内部電極３１に電気的に接続されている。コイル導体１２及びコイル導体１７は、例えば、Ａｇ及びＰｄの少なくとも一方を導電性材料として含んで形成される。コイル導体１２及びコイル導体１７は、導電性材料としてＡｇ及びＰｄの少なくとも一方を含む導電ペーストの焼結体として構成される。以下の説明において、コイル導体及び内部電極は、同様に形成される。

キャパシタＣ１_１は、内部電極３２と、内部電極３４と、により構成されている。内部電極３４は、第２端子電極５に接続されている。キャパシタＣ１_２は、内部電極３１と、内部電極３４と、により構成されている。キャパシタＣ１_３は、内部電極２８と、内部電極３２と、により構成されている。

インダクタＬ２は、コイル導体１３と、コイル導体１６と、コイル導体１８と、により構成されている。インダクタＬ２は、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体１８の一端は、スルーホール導体により、内部電極３２に電気的に接続されている。キャパシタＣ２は、内部電極３２と、内部電極３５と、により構成されている。内部電極３５は、第６端子電極９に接続されている。

第２フィルタＦ_２は、第３ＬＣ共振回路ＲＣ３と、第４ＬＣ共振回路ＲＣ４と、キャパシタＣと、を有する。第３ＬＣ共振回路ＲＣ３は、インダクタＬ３及びキャパシタＣ３を含んで構成されている。第４ＬＣ共振回路ＲＣ４は、インダクタＬ４及びキャパシタＣ４を含んで構成されている。

インダクタＬ３は、コイル導体１１と、コイル導体１４と、により構成されている。インダクタＬ３は、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体１１の一端は、第２端子電極５に接続されている。キャパシタＣ３は、内部電極２６と、内部電極２７と、により構成されている。内部電極２６は、第２端子電極５に接続されている。内部電極２７は、スルーホール導体により、コイル導体２２に電気的に接続されている。

インダクタＬ４は、コイル導体１９と、コイル導体２２と、により構成されている。インダクタＬ４は、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体２２の一端は、コイル導体１４の一端にスルーホール導体により電気的に接続されている。キャパシタＣ４は、内部電極３０と、内部電極２７及び内部電極３３と、により構成されている。内部電極３０は、第４端子電極７に接続されている。

キャパシタＣは、内部電極２９及び内部電極３６と、内部電極２７及び内部電極３３と、により構成されている。内部電極２９は、第１端子電極４に接続されている。内部電極３６は、第１端子電極４及び第５端子電極８に接続されている。

開放インダクタＬ_ＯＰＥＮは、コイル導体２０と、コイル導体２３と、コイル導体２４と、コイル導体２５と、により構成されている。開放インダクタＬ_ＯＰＥＮは、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体２０の一端は、第３端子電極６に接続されている。開放インダクタＬ_ＯＰＥＮは、第２ＬＣ共振回路ＲＣ２のインダクタＬ２と対向する位置に配置されている。すなわち、開放インダクタＬ_ＯＰＥＮとインダクタＬ２とは、積層方向で互いに隣り合っている。具体的には、開放インダクタＬ_ＯＰＥＮのコイル導体２０は、絶縁体層１０を挟んで、インダクタＬ２のコイル導体１８と対向する（素体２の積層方向から見て重なる）位置に配置されている。

図５に示されるように、開放インダクタＬ_ＯＰＥＮ及びインダクタＬ２の軸心に沿った方向から見て、開放インダクタＬ_ＯＰＥＮの内側の幅Ｗ１は、インダクタＬ２の幅Ｗ２と同等である。具体的には、素体２における一対の端面２ａ，２ｂの対向方向において、開放インダクタＬ_ＯＰＥＮを構成するコイル導体２０、コイル導体２３及びコイル導体２４の内縁の間の距離である幅Ｗ１は、インダクタＬ２を構成するコイル導体１３、コイル導体１６及びコイル導体１８の内縁の距離である幅Ｗ２と同等である。

以上説明したように、本実施形態に係る積層型フィルタ１では、素体２内に、一端が第３端子電極６（グランド端子）に接続されると共に、他端が開放されている開放インダクタＬ_ＯＰＥＮが設けられている。開放インダクタＬ_ＯＰＥＮは、インダクタＬ２と対向して配置されている。これにより、開放インダクタＬ_ＯＰＥＮとインダクタＬ２との間には、容量が形成される。また、開放インダクタＬ_ＯＰＥＮは、自身が浮遊容量を有している。これにより、積層型フィルタ１には、第２端子電極５（入力端子）と第６端子電極９（第１出力端子）とを接続する線路に対して並列接続されるＬＣ回路と同等の回路が形成される。したがって、積層型フィルタ１では、ＬＣ共振器を複数設けなくても、図６において破線で囲った部分に示されるように、ＬＣ共振回路を複数設けた場合と同様の減衰特性を得ることができる。これにより、積層型フィルタ１では、小型化を図りつつ、減衰特性の拡大を図ることができる。

本実施形態に係る積層型フィルタ１では、インダクタＬ２及び開放インダクタＬ_ＯＰＥＮのそれぞれは、積層方向に沿った方向を軸心にループ状に構成されている。積層型フィルタ１では、軸心に沿った方向から見て、インダクタＬ２の内側の幅Ｗ２と、開放インダクタＬ_ＯＰＥＮの内側の幅Ｗ１とが同じである。この構成では、インダクタＬ２の磁束を開放インダクタＬ_ＯＰＥＮが阻害することを抑制できる。したがって、Ｑ値の低下を抑制できるため、積層型フィルタ１の特性の低下を抑制できる。

本実施形態に係る積層型フィルタ１では、素体２内には、第１フィルタＦ_１として第１ＬＣ共振回路ＲＣ１が設けられている。第１ＬＣ共振回路ＲＣ１は、ハイパスフィルタである。このように、複数のフィルタを構成する場合には、開放インダクタＬ_ＯＰＥＮを設ける構成が特に有効となる。

以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

上記実施形態では、積層型フィルタ１が、第１フィルタＦ_１及び第２フィルタＦ_２を備えるダイプレクサである形態を一例に説明した。しかし、積層型フィルタは、第１フィルタＦ_１のみを備える構成であってもよい。更には、積層型フィルタは、第１フィルタＦ_１における第２ＬＣ共振回路ＲＣ２のみを備える構成であってもよい。

上記実施形態では、開放インダクタＬ_ＯＰＥＮとインダクタＬ２とにより容量が形成される形態を一例に説明した。しかし、開放インダクタＬ_ＯＰＥＮと第６端子電極９とにより容量が形成されてもよい。この場合、開放インダクタＬ_ＯＰＥＮと第６端子電極９とが対向して配置されればよい。

上記実施形態では、開放インダクタＬ_ＯＰＥＮ及びインダクタＬ２の軸心に沿った方向から見て、開放インダクタＬ_ＯＰＥＮの内側の幅Ｗ１は、インダクタＬ２の幅Ｗ２と同等である形態を一例に説明した。

上記実施形態では、各端子電極４〜６が側面２ｅ及び主面２ｃ，２ｄに配置され、各端子電極７〜９が側面２ｆ及び主面２ｃ，２ｄに配置される形態を一例に説明した。しかし、各端子電極４〜９の形状（配置形態）はこれに限定されない。

１…積層型フィルタ、２…素体、４…第１端子電極（グランド端子）、５…第２端子電極（入力端子）、６…第３端子電極（グランド端子）、７…第４端子電極（第２出力端子）、８…第５端子電極（グランド端子）、９…第６端子電極（第１出力端子）、１０…絶縁体層、Ｃ１_１〜Ｃ１_３…キャパシタ（第２キャパシタ）、Ｃ２…キャパシタ（第１キャパシタ）、Ｃ３，Ｃ４…キャパシタ（第３キャパシタ）、Ｌ１…インダクタ（第２インダクタ）Ｌ２…インダクタ（第１インダクタ）、Ｌ３，Ｌ４…インダクタ（第３インダクタ）、ＲＣ１…第１ＬＣ共振回路（第２ＬＣ共振回路）、ＲＣ２…第２ＬＣ共振回路（第１ＬＣ共振回路）、ＲＣ３…第３ＬＣ共振回路、Ｓ１，Ｓ２…線路、Ｗ１，Ｗ２…幅。

Claims (5)

1. 複数の絶縁体層が積層されることにより形成された素体と、
   前記素体の外表面に配置された入力端子、第１出力端子及びグランド端子と、を備え、
   前記素体内には、
   前記入力端子と前記第１出力端子とを接続する線路に設けられ、第１インダクタ及び第１キャパシタを含んで構成された第１ＬＣ共振回路と、
   一端が前記グランド端子に接続されると共に、他端が開放されている開放インダクタと、が設けられており、
   前記開放インダクタは、前記第１インダクタと対向して配置されており、
   複数の前記絶縁体層が積層されている方向において、前記第１キャパシタ、前記開放インダクタ及び前記第１インダクタの順に配置されている、積層型フィルタ。
2. 前記開放インダクタと前記第１インダクタとは、複数の前記絶縁体層が積層されている方向で互いに隣り合っている、請求項１に記載の積層型フィルタ。
3. 前記第１インダクタ及び前記開放インダクタのそれぞれは、複数の前記絶縁体層が積層されている方向に沿った方向を軸心にループ状に構成されており、
   前記軸心に沿った方向から見て、前記第１インダクタの内側の幅と、前記開放インダクタの内側の幅とが同じである、請求項２に記載の積層型フィルタ。
4. 前記第１ＬＣ共振回路は、前記入力端子から入力された信号において、第１の周波数帯域内の周波数の第１の信号と、前記第１の周波数帯域よりも高い周波数帯域である第２の周波数帯域内の周波数の第２の信号のうちの、前記第２の信号を減衰させ、
   前記素体内には、前記入力端子と前記第１出力端子とを接続する前記線路に設けられ、第２インダクタ及び第２キャパシタを含んで構成されると共に、前記入力端子から入力された前記信号において、前記第１の信号を減衰させる第２ＬＣ共振回路が設けられている、請求項１〜３のいずれか一項に記載の積層型フィルタ。
5. 前記素体の前記外表面に配置された第２出力端子を備え、
   前記素体内には、前記入力端子と前記第２出力端子とを接続する線路に設けられ、第３インダクタ及び第３キャパシタを含んで構成された第３ＬＣ共振回路が設けられている、請求項１〜４のいずれか一項に記載の積層型フィルタ。

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