JP2012005105A - 積層型フィルタ - Google Patents

Abstract

【課題】インダクタンスの大きさを増加させ，小型化による共振周波数の変化を最小化させる積層型フィルタの提供。
【解決手段】積層型フィルタ２００は、複数の誘電体層が積層されたセラミック本体と、上記セラミック本体の外部面に形成されてグラウンドに連結される外部接地電極と、上記誘電体層のうち少なくとも１つに形成され、一端が上記外部接地電極に連結されるインダクタパターン電極３５と、上記誘電体層のうち少なくとも１つに形成されるキャパシタパターン電極５５と、上記インダクタパターン電極と上記キャパシタパターン電極とを電気的に連結し、上記外部接地電極によりインダクタンスを発生させる閉ループを形成させる外部端子電極と、上記キャパシタパターン電極と上記インダクタパターン電極との間に備えられ、上記インダクタパターン電極によるインダクタンスの大きさを調節する可変誘電体層４０と、を含むことができる。
【選択図】図２

Description

本発明は積層型フィルタに関し、さらに詳しくは、積層型フィルタを小型化し、且つ小型化による共振周波数の変化を最小化させる積層型フィルタに関する。

最近、移動通信端末機及び無線通信機器が急激に増加することによって、必須の構成要素であるＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ）として、ＳＡＷ（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ）フィルタと共に性能、サイズ、信頼性及び価格等の面で優れたＬＴＣＣ（Ｌｏｗ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ）チップフィルタが広く使われている。

また、セット製品の多機能化、複合化によってチップフィルタのサイズも小型化される傾向にあり、チップフィルタの小型化によって、キャパシタンスを構成するキャパシタ電極の面積、及びインダクタンスを構成するインダクタンス電極の長さが小さくなることによって、共振周波数が大きくなるという問題が発生した。

したがって、従来には、チップフィルタの小型化による共振周波数の変化を最小化させるための方案として、誘電体の誘電率を増加させインダクタパターンの長さとを増加させる方法を用いていたが、上記のような方法には限界があり、インダクタパターンを形成する誘電体層の面積も制限されるという点で問題があった。

また、上記の方法以外にも、インダクタパターン電極を複数の誘電体層に形成した後、ビア（ｖｉａ）を用いて互いに電気的に連結することで共振周波数の変化を最小化する方法が利用されたが、ビアを有する構造の場合、工程が複雑となり、ビアの形成過程においてビアの表面粗さが小さくなるという問題が発生した。

そのため、ビアを使用することなく、チップフィルタの小型化による共振周波数の変化を最小化させるために、インダクタンスの大きさを増加させる方案が要求されている。

本発明の目的は、インダクタンスの大きさを増加させ、小型化による共振周波数の変化を最小化させる積層型フィルタを提供する。

本発明の一実施例による積層型フィルタは、複数の誘電体層が積層されたセラミック本体と、上記セラミック本体の外部面に形成されてグラウンドに連結される外部接地電極と、上記誘電体層のうち少なくとも１つに形成され、一端が上記外部接地電極に連結されるインダクタパターン電極と、上記誘電体層のうち少なくとも１つに形成されるキャパシタパターン電極と、上記インダクタパターン電極と上記キャパシタパターン電極とを電気的に連結し、上記外部接地電極によりインダクタンスを発生させる閉ループを形成させる外部端子電極と、上記キャパシタパターン電極と上記インダクタパターン電極との間に備えられ、上記インダクタパターン電極によるインダクタンスの大きさを調節する可変誘電体層と、を含むことができる。

本発明の一実施例による積層型フィルタの上記外部端子電極は、上記セラミック本体を構成する上記誘電体層と並び方向の電極幅が増加するにつれて上記インダクタパターン電極によるインダクタンスの大きさは減少することを特徴とすることができる。

本発明の一実施例による積層型フィルタの上記可変誘電体層は、積層数が増加するにつれて上記インダクタパターン電極によるインダクタンスの大きさも増加することを特徴とすることができる。

本発明の一実施例による積層型フィルタの上記インダクタパターン電極は、同一の誘電体層上に複数個設けられ、それぞれの一端部は上記外部端子電極と電気的に連結されることを特徴とすることができる。

本発明の一実施例による積層型フィルタの上記インダクタパターン電極は、同一の誘電体層上に互いに連結して形成されたことを特徴とすることができる。

本発明の一実施例による積層型フィルタの上記インダクタパターン電極は、屈曲された構造を有することを特徴とすることができる。

本発明の一実施例による積層型フィルタの上記キャパシタパターン電極は、同一の誘電体層上に複数個設けられ、互いに離隔して形成されたことを特徴とすることができる。

本発明の一実施例による積層型フィルタの上記外部接地電極は、上記セラミック本体の両側面に形成され、上記外部端子電極は、上記外部接地電極が形成されていない上記セラミック本体の外部面に形成されることを特徴とすることができる。

本発明の一実施例による積層型フィルタの上記外部接地電極と上記外部端子電極は、上記セラミック本体の側面に各々単一個設けられることを特徴とすることができる。

本発明の一実施例による積層型フィルタは、上記セラミック本体を構成する少なくとも１つの誘電体層に形成され、上記キャパシタパターン電極と互いに対向してキャパシタンスを形成させる内部接地パターン電極と、をさらに含むことができる。

本発明の一実施例による積層型フィルタの上記内部接地パターン電極の一端は、グラウンドに連結される外部接地電極と電気的に連結されたことを特徴とすることができる。

本発明の一実施例による積層型フィルタの上記インダクタパターン電極は、上記セラミック本体内で上記キャパシタパターン電極の上部に位置することを特徴とすることができる。

本発明による積層型フィルタによると、外部端子電極を用いてインダクタパターン電極によるインダクタンスを具現することができる。

また、外部端子電極を用いてインダクタンスを具現するため、鎖交する磁束面積を拡大することができる。

また、キャパシタパターン電極とインダクタパターン電極との間に位置した可変誘電体層を調節することでインダクタンスの大きさを増加させることができる。

本発明の一実施例による積層型フィルタの外観を示した概略斜視図である。 本発明の一実施例による積層型フィルタの内部構造を示した概略分解斜視図である。 本発明の一実施例による積層型フィルタの内部に配置された電極層を投影した概略斜視図である。 本発明の一実施例による積層型フィルタのインダクタンスが具現されることを示した概路図である。 本発明の一実施例による積層型フィルタの共振周波数に対するＨＦＳＳシミュレーションの結果を示したグラフである。 本発明の一実施例による積層型フィルタに提供される可変誘電体の積層数（積層高さ）による共振周波数に対するＨＦＳＳシミュレーションの結果を示したグラフである。

以下では図面を参照し本発明の具体的な実施形態を詳細に説明する。但し、本発明の思想は提示される実施例に制限されず、本発明の思想を理解する当業者は同一の思想の範囲内において他の構成要素を追加、変更、削除等を通じ、退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施例を容易に提案することができるが、これも本願発明の思想の範囲内に含まれる。

また、各実施例の図面に示す同一の思想の範囲内で機能が同一の構成要素は同一の参照符号を用いて説明する。

図１は、本発明の一実施例による積層型フィルタの外観を示した概略斜視図であり、図２は、本発明の一実施例による積層型フィルタの内部構造を示した概略分解斜視図であり、図３は、本発明の一実施例による積層型フィルタの内部に配置された電極層を投影した概略斜視図である。

図１を参照すると、本発明の一実施例による積層型フィルタ２００の外観は、セラミック本体１００、外部端子電極１１０及び外部接地電極１２０を含むことができる。

上記セラミック本体１００は、複数の誘電体層が積層された積層構造であり、直方体またはそれに類する形状を有することができ、外部面には後述する外部端子電極１１０が形成されることができる。

上記外部端子電極１１０は、上記積層型フィルタ２００の入力及び出力電極として上記セラミック本体１００の両側面に形成される１対の電極であり、上記外部接地電極１２０は、上記外部端子電極１１０が形成されていない上記セラミック本体１００の両側面に形成される１対の電極である。

即ち、上記外部接地電極１２０は、上記セラミック本体１００の両側面に形成され、上記外部端子電極１１０は、上記外部接地電極１２０が形成されていない上記セラミック本体１００の外部面に形成される。

また、上記外部接地電極１２０と上記外部端子電極１１０とは、上記セラミック本体１００の側面に各々単一個設けられることができる。

ここで、上記セラミック本体１００の底面は、上記積層型フィルタ２００が外部基板（未図示）に実装された際、上記外部基板（未図示）に対向する面である。

以下、上記積層型フィルタ２００の内部構造について説明する。

図２及び図３を参照すると、本発明の一実施例による積層型フィルタ２００は、セラミック本体１００、キャパシタパターン電極５５、インダクタパターン電極３５、外部端子電極１１０及び可変誘電体層４０を含むことができる。

セラミック本体１００の最上層及び最下層には誘電体カバー層１０ａ、１０ｂが形成されることができ、上記誘電体カバー層１０ａ、１０ｂは上記積層型フィルタ２００の内部構造を保護するカバーとして機能することができる。

ここで、上記誘電体カバー層１０ａ、１０ｂの構成材料は、特に限定されず、様々なセラミック材料を用いることができる。

上記キャパシタパターン電極５５は、上記セラミック本体１００を構成する複数の誘電体層の１つである第１誘電体層５０上に形成されることができ、上記第１誘電体層５０は、上記セラミック本体１００を構成する誘電体層のうちいずれの層であってもよく、複数の誘電体層に形成されても構わない。

ここで、上記キャパシタパターン電極５５は、上記第１誘電体層５０上に複数個設けられることができ、その形状は特に限定されない。

また、上記キャパシタパターン電極５５は、同一の誘電体上において互いに離隔して形成されることができる、後述する内部接地パターン電極２０ａ、２０ｂ、２０ｃの間でキャパシタンスを具現することができる。

したがって、上記キャパシタパターン電極５５が同一の誘電体層上において互いに離隔して形成されることで、上記内部接地パターン電極２０ａ、２０ｂ、２０ｃの間で形成されるキャパシタンスは複数個設けられることができる。

上記キャパシタパターン電極５５の一端部は、上記外部端子電極１１０と電気的に連結され、それ以外の他端部は開放されたまま、上記第１誘電体層５０の一面に形成されることができる。

上記キャパシタパターン電極５５は上記内部接地パターン電極２０ａ、２０ｂ、２０ｃと平行に形成されることができ、外部電源の印加時に上記キャパシタパターン電極５５に電荷が収束し、キャパシタンスを具現することができる。

ここで、上記内部接地パターン電極２０ａ、２０ｂ、２０ｃの両端部は、グラウンドに連結される外部接地電極１２０とそれぞれ電気的に接続されるために上記外部接地電極１２０に引き出される。

このように生成されるキャパシタンスは、対向するキャパシタパターン電極５５の面積と上記内部接地パターン電極２０ａ、２０ｂ、２０ｃの間隔及び上記セラミック本体１００を具現するセラミックの誘電率によって決定されることができる。

上記インダクタパターン電極３５は、上記セラミック本体１００を構成する複数の誘電体層の１つである第２誘電体層３０上に形成されることができ、上記第２誘電体層３０は、上記セラミック本体１００を構成する誘電体層のいずれの層であっても構わない。

また、上記インダクタパターン電極３５は、所定の長さに延長形成され、上記外部端子電極１１０にその両端がそれぞれ連結されることができる。

これはインダクタンスの具現において入力及び出力電極となる上記外部端子電極１１０にそれぞれ連結されることによって、入力及び出力電極に電気的に接続されるものである。

また、上記インダクタパターン電極３５は、同一の誘電体層の間に複数個設けられることができ、互いに連結されることができる。

したがって、上記積層型フィルタ２００において入力と出力側に形成されたインダクタは互いに連結されるため、本発明による上記積層型フィルタ２００は全体的に帯域通過フィルタとして機能することができるものである。

ここで、上記インダクタパターン電極３５は、基本的に所定の長さを有するように直線または屈曲された構造からなることができ、蛇行または螺旋形状からなることができる。

ここで、直線よりは屈曲や蛇行に形成する場合が、さらに小面積で所望のインダクタンスの大きさを具現することができ、これにより積層型フィルタ２００のサイズをさらに減少させることができるものである。

上記外部端子電極１１０は、上記セラミック本体１００の外部面に形成される端子電極であり、上記キャパシタパターン電極５５と上記インダクタパターン電極３５とを電気的に連結することができる。

上記外部端子電極１１０とは、入力端子電極及び出力端子電極を意味し、所定周波数及び電圧の電気信号は、上記セラミック本体１００の一側面に形成された外部端子電極１１０を介して入り込み、他側面に形成された外部端子電極１１０を介して出力されるようになる。

この際、上記キャパシタパターン電極５５と上記インダクタパターン電極３５はＬＣ共振回路を具現することができる。

ここで、上記外部端子電極１１０は上記インダクタパターン電極３５を上記キャパシタパターン電極５５に連結し、グラウンドに連結される外部接地電極１２０の間で閉ループ１３０を形成することで、上記インダクタパターン電極３５にインダクタンスを生成させるようにする。

上記外部端子電極１１０によるインダクタンスの生成については、図４を参照して後述する。

可変誘電体層４０は、上記第１誘電体層５０と上記第２誘電体層３０との間に備えられ、上記インダクタパターン電極３５によるインダクタンスの大きさを調節することができる。

即ち、上記可変誘電体層４０は、上記キャパシタパターン電極５５と上記インダクタパターン電極３５との間に備えられ、上記外部端子電極１１０による閉ループ１３０の空間を広げることができるため、上記インダクタパターン電極３５によるインダクタンス成分を増加させることができる。

また、上記可変誘電体層４０は、積層数の増加によって積層高さが増加し、これによって上記インダクタパターン電極３５によるインダクタンス成分を増加させることもできる。

図４は、本発明の一実施例による積層型フィルタのインダクタンスが具現されることを示した概路図である。

図４を参照すると、インダクタパターン電極３５によるインダクタンスは、上記インダクタパターン電極３５、外部端子電極１１０及び外部接地電極１２０により形成されることができる。

上記第２誘電体層３０に形成されたインダクタパターン電極３５は上記第２誘電体層３０の中央部で互いに連結され、各端部は外部端子電極１１０に引き出されて電気的に接続される。

したがって、それぞれの上記インダクタパターン電極３５は、上記外部端子電極１１０を媒介として上記キャパシタパターン電極５５に連結され、これによって上記インダクタパターン電極３５により生成されるインダクタと上記キャパシタパターン電極５５により生成されるキャパシタとが入力側から同一の電圧が印加されるようになる。

また、上記第２誘電体層３０に形成された上記インダクタパターン電極３５の各他端部は、グラウンドに連結される外部接地電極１２０に連結されることによってインダクタとして具現し、上記外部接地電極１２０は上記内部接地パターン電極２０ａ、２０ｂ、２０ｃに連結されて、上記内部接地パターン電極２０ａ、２０ｂ、２０ｃとカップリングを形成するキャパシタパターン電極５５がキャパシタとして具現するようになる。

したがって、上記インダクタパターン電極３５によるインダクタンスは、上記外部端子電極１１０によって閉ループ１３０を形成することによって具現し、結果的に、ＬＣ回路を構成することができるようになる。

ここで、本発明の一実施例による積層型フィルタ２００は、インダクタンスの具現における閉ループ１３０を形成させるために上記インダクタパターン電極３５が形成された第２誘電体層３０にビアを形成しなくてもよく、これによって、ビアの形成における問題点を解消することができる。

また、上記外部端子電極１１０を利用すると、ビアを形成する方法に比べてインダクタンスを形成するための閉ループ１３０の経路を拡大することができるため、鎖交する磁束面積が広くなり、インダクタンスの大きさを増加させることができる。

また、上記外部端子電極１１０は、上記セラミック本体１００を構成する上記誘電体層と並び方向の電極幅Ｗの増加により、上記インダクタパターン電極３５によるインダクタンスの大きさを減少させることができる。

図５は、本発明の一実施例による積層型フィルタの共振周波数に対するＨＦＳＳシミュレーションの結果を示したグラフであり、図６は、本発明の一実施例による積層型フィルタに提供される可変誘電体の積層数（積層高さ）による共振周波数に対するＨＦＳＳシミュレーションの結果を示したグラフである。

図５を参照すると、インダクタンスの具現における閉ループ１３０を形成するために外部端子電極１１０を用いた積層型フィルタ２００は、インダクタパターン電極が形成された誘電体層にビアを形成して具現した積層型フィルタ３００よりも共振周波数が低くなったことが分かる。

これは、ＬＣ回路での共振周波数は

であるため、キャパシタパターン電極の面積が一定な状態で共振周波数が減少した点で、インダクタンスの大きさが増加したことが分かる。

即ち、積層型フィルタの小型化を達成し、且つインダクタンス値を増加させることができ、共振周波数の変化を最小化することができる。

図６を参照すると、インダクタパターン電極３５とキャパシタパターン電極５５との間に挿入される可変誘電体層４０の積層数、即ち、積層高さ（Ｈ，図４を参照）によって共振周波数を観察した結果、積層高さ（Ｈ，図４を参照）が高いほど、共振周波数は低くなることが分かる。

これは、図５の結果と同様に、インダクタンスの値が増加したことを示し、上記可変誘電体層４０の積層高さを調節して所望のインダクタンスの値を具現することによって積層型フィルタの小型化を達成し、且つ共振周波数の変化を最小化することができるものである。

以上の実施例を通じて、インダクタンスを具現するために外部端子電極１１０を用いて閉ループを形成した積層型フィルタ２００は、小型化を達成しながらもインダクタンスの大きさを増加させることができるため、共振周波数の変化を最小化することができる。

また、外部端子電極１１０の電極幅Ｗや可変誘電体層４０の積層高さＨを調節することで、所望のインダクタンス値を具現することができる。

２０ａ、２０ｂ、２０ｃ 内部接地パターン電極
３０ 第２誘電体層
３５ インダクタパターン電極
４０ 可変誘電体層
５０ 第１誘電体層
５５ キャパシタパターン電極
１００ セラミック本体
１１０ 外部端子電極
１２０ 外部接地電極
２００ 積層型フィルタ

Claims (12)

1. 複数の誘電体層が積層されたセラミック本体と、
   上記セラミック本体の外部面に形成されてグラウンドに連結される外部接地電極と、
   上記誘電体層のうち少なくとも１つに形成され、一端が上記外部接地電極に連結されるインダクタパターン電極と、
   上記誘電体層のうち少なくとも１つに形成されるキャパシタパターン電極と、
   上記インダクタパターン電極と上記キャパシタパターン電極とを電気的に連結し、上記外部接地電極によりインダクタンスを発生させる閉ループを形成させる外部端子電極と、
   上記キャパシタパターン電極と上記インダクタパターン電極との間に備えられ、上記インダクタパターン電極によるインダクタンスの大きさを調節する可変誘電体層と
   を含む積層型フィルタ。
2. 上記外部端子電極は、上記セラミック本体を構成する上記誘電体層と並び方向の電極幅が増加するにつれて上記インダクタパターン電極によるインダクタンスの大きさは減少することを特徴とする請求項１に記載の積層型フィルタ。
3. 上記可変誘電体層は、積層数が増加するにつれて、上記インダクタパターン電極によるインダクタンスの大きさも増加することを特徴とする請求項１または２に記載の積層型フィルタ。
4. 上記インダクタパターン電極は、同一の誘電体層上に複数個設けられ、それぞれの一端部は上記外部端子電極と電気的に連結されることを特徴とする請求項１から３の何れか１項に記載の積層型フィルタ。
5. 上記インダクタパターン電極は、同一の誘電体層上に互いに連結して形成されたことを特徴とする請求項４に記載の積層型フィルタ。
6. 上記インダクタパターン電極は、屈曲された構造を有することを特徴とする請求項１から５の何れか１項に記載の積層型フィルタ。
7. 上記キャパシタパターン電極は、同一の誘電体層上に複数個設けられ、互いに離隔して形成されたことを特徴とする請求項１から６の何れか１項に記載の積層型フィルタ。
8. 上記外部接地電極は、上記セラミック本体の両側面に形成され、上記外部端子電極は、上記外部接地電極が形成されていない上記セラミック本体の外部面に形成されることを特徴とする請求項１から７の何れか１項に記載の積層型フィルタ。
9. 上記外部接地電極と上記外部端子電極は、上記セラミック本体の側面に各々単一個設けられることを特徴とする請求項８に記載の積層型フィルタ。
10. 上記セラミック本体を構成する少なくとも１つの誘電体層に形成され、上記キャパシタパターン電極と互いに対向してキャパシタンスを形成させる内部接地パターン電極をさらに含む請求項１から９の何れか１項に記載の積層型フィルタ。
11. 上記内部接地パターン電極の一端は、グラウンドに連結される外部接地電極と電気的に連結されたことを特徴とする請求項１０に記載の積層型フィルタ。
12. 上記インダクタパターン電極は、上記セラミック本体内で上記キャパシタパターン電極の上部に位置することを特徴とする請求項１から１１の何れか１項に記載の積層型フィルタ。

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