JP7373310B2

JP7373310B2 - マルチプレクサ、フィルタおよび通信用モジュール

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Publication number: JP7373310B2
Application number: JP2019116653A
Authority: JP
Inventors: 普乙竹内
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2019-06-24
Filing date: 2019-06-24
Publication date: 2023-11-02
Anticipated expiration: 2039-06-24
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Description

本発明は、マルチプレクサ、フィルタおよび通信用モジュールに関し、例えば複数の誘電体層が積層された積層体を有するマルチプレクサ、フィルタおよび通信用モジュールに関する。

スマートホンや携帯電話等の無線通信端末には、不要な妨害波を除去するフィルタおよびダイプレクサ等のマルチプレクサが用いられている。フィルタおよびマルチプレクサとして、誘電体層を積層した積層体を用いることが知られている。（例えば特許文献１）。

特開２００２－４３８８３号公報

マルチプレクサが形成された積層体にシールド等の基準電位の導電体が近接すると、マルチプレクサの特性が変化することがある。

本発明は、上記課題に鑑みなされたものであり、特性の変化を抑制することを目的とする。

本発明は、複数の誘電体層が積層方向に積層され、第１表面と前記第１表面の反対の第２表面とを有する積層体と、積層体の表面に設けられた共通端子、第１端子、第２端子およびグランド端子と、前記積層体内に設けられ前記共通端子と前記第１端子との間に電気的に接続された第１フィルタと、前記積層体内に設けられ、前記共通端子と前記第２端子との間を電気的に接続する第１インダクタと、前記積層体内に設けられ、前記第１インダクタと前記第２端子との間に前記第１インダクタと直列接続され、少なくとも一部が前記第１インダクタの少なくとも一部と前記積層方向において重なり、前記共通端子側の一端と前記グランド端子との間のキャパシタンスが前記第１インダクタの前記共通端子側の一端と前記グランド端子との間のキャパシタンスより大きい第２インダクタと、を備える第２フィルタと、前記第１インダクタの前記共通端子側の一端と前記第２インダクタの前記共通端子側の一端との少なくとも一方と前記グランド端子との間に電気的に接続され、前記積層方向において前記第１インダクタおよび前記第２インダクタと前記第１表面との間に設けられたキャパシタと、を備え、前記積層方向において、前記第２インダクタは前記第１インダクタと前記第２表面との間に設けられているマルチプレクサである。

上記構成において、前記キャパシタの一端は前記第１インダクタと前記第２インダクタとの間のノードに電気的に接続され、前記キャパシタの他端は前記グランド端子に電気的に接続された構成とすることができる。

上記構成において、前記第１インダクタおよび前記第２インダクタは渦巻状または螺旋状であり、前記積層方向からみた前記第１インダクタにおける前記共通端子から前記第２端子への回転方向と、前記第２インダクタにおける前記共通端子から前記第２端子への回転方向とが同じである構成とすることができる。

上記構成において、前記共通端子、前記第１端子、前記第２端子および前記グランド端子は、前記第１表面に設けられている構成とすることができる。

上記構成において、前記共通端子、前記第１端子、前記第２端子および前記グランド端子は、前記第２表面に設けられていない構成とすることができる。

上記構成において、前記第２表面と前記第２インダクタとの間にシールド電極は設けられていない構成とすることができる。

上記構成において、前記第１フィルタはハイパスフィルタまたはバンドパスフィルタであり、前記第２フィルタは通過帯域が前記第１フィルタの通過帯域より低いローパスフィルタである構成とすることができる。

本発明は、複数の誘電体層が積層方向に積層され、第１表面と前記第１表面の反対の第２表面とを有する積層体と、積層体の表面に設けられ、アンテナに電気的に接続される第１信号端子、第２信号端子およびグランド端子と、前記積層体内に設けられ、前記第１信号端子と前記第２信号端子との間を電気的に接続する第１インダクタと、前記積層体内に設けられ、前記第１インダクタと前記第２信号端子との間に前記第１インダクタと直列接続され、少なくとも一部が前記第１インダクタの少なくとも一部と前記積層方向において重なり、前記第１信号端子側の一端と前記グランド端子との間のキャパシタンスが前記第１インダクタの前記第１信号端子側の一端と前記グランド端子との間のキャパシタンスより大きい第２インダクタと、前記第１インダクタの前記第１信号端子側の一端と前記第２インダクタの前記第１信号端子側の一端との少なくとも一方と前記グランド端子との間に電気的に接続され、前記積層方向において前記第１インダクタおよび前記第２インダクタと前記第１表面との間に設けられたキャパシタと、を備え、前記積層方向において、前記第２インダクタは前記第１インダクタと前記第２表面との間に設けられているフィルタである。

上記構成において、前記第１信号端子、前記第２信号端子および前記グランド端子は、前記第１表面に設けられ、前記第２表面に設けられていない構成とすることができる。

本発明は、上記マルチプレクサと、前記第２表面に空隙または前記積層体と異なる絶縁体を介して設けられたシールド電極と、を備える通信用モジュールである。

本発明によれば、特性の変化を抑制することができる。

図１は、実施例１に係るマルチプレクサの回路図である。図２は、実施例１に係るマルチプレクサの斜視図である。図３（ａ）から図３（ｆ）は、実施例１に係るマルチプレクサの積層体内の各誘電体層を示す平面図である。図４（ａ）から図４（ｅ）は、実施例１に係るマルチプレクサの積層体内の各誘電体層を示す平面図である。図５（ａ）から図５（ｆ）は、実施例１に係るマルチプレクサの積層体内の各誘電体層を示す平面図である。図６（ａ）から図６（ｃ）は、シミュレーションしたフィルタＡからＣの断面模式図である。図７（ａ）から図７（ｃ）は、フィルタＡからＣにおけるフィルタの通過特性を示す図である。図８は、フィルタＣにおけるキャパシタＣ１の面積に対する周波数変動を示す図である。図９は、実施例２に係る通信用モジュールが用いられるフロントエンド回路の回路図である。図１０（ａ）および図１０（ｂ）は、実施例２に係る通信用モジュールの断面図である。

以下、図面を参照し本発明の実施例について説明する。

実施例１として、ローパスフィルタ（ＬＰＦ）とハイパスフィルタ（ＨＰＦ）を有するダイプレクサを例に説明する。図１は、実施例１に係るマルチプレクサの回路図である。図１に示すように、マルチプレクサ１００は、端子Ｔ１、Ｔ２、共通端子Ｔａ、グランド端子Ｔｇ、フィルタ２０および２１を有する。グランドＧ１からＧ４はグランド端子Ｔｇに接続されている。

共通端子Ｔａと端子Ｔ１との間にフィルタ２１が接続され、共通端子Ｔａと端子Ｔ２との間にフィルタ２０が接続されている。フィルタ２０はローパスフィルタ（ＬＰＦ）であり、フィルタ２１はハイパスフィルタ（ＨＰＦ）である。フィルタ２０の通過帯域はフィルタ２１の通過帯域より低い。

フィルタ２０は共通端子Ｔａに入力した高周波信号のうち通過帯域の信号を端子Ｔ２に通過させフィルタ２１の通過帯域を含む他の周波数帯域の信号を抑圧する。フィルタ２１は共通端子Ｔａに入力した高周波信号のうち通過帯域の信号を端子Ｔ１に通過させフィルタ２０の通過帯域を含む他の周波数帯域の信号を抑圧する。フィルタ２０および２１はそれぞれ端子Ｔ２およびＴ１から入力した高周波信号についても同様に通過帯域の信号を共通端子Ｔａに通過させ他の周波数帯域の信号を抑圧する。

フィルタ２０はインダクタＬ１、Ｌ２およびキャパシタＣ１からＣ３を備えている。インダクタＬ１およびＬ２は共通端子Ｔａと端子Ｔ２との間に直列に接続されている。キャパシタＣ１はインダクタＬ１とＬ２との間のノードＮ２とグランドＧ１との間に接続されている。キャパシタＣ２はインダクタＬ２に並列に接続されている。キャパシタＣ３はインダクタＬ２の端子Ｔ２側のノードＮ３とグランドＧ２との間に接続されている。インダクタＬ１の共通端子Ｔａ側のノードＮ１とグランドとの間にキャパシタは接続されていないが、寄生キャパシタンスに対応するキャパシタンスＣ０が存在する。

フィルタ２１はインダクタＬ３、Ｌ４およびキャパシタＣ４からＣ７を備えている。キャパシタＣ４およびＣ５は共通端子Ｔａと端子Ｔ１との間に直列に接続されている。キャパシタＣ６はキャパシタＣ４とＣ５との間のノードＮ５とノードＮ７との間に接続されている。インダクタＬ３はノードＮ７とグランドＧ３との間に接続されている。キャパシタＣ７はキャパシタＣ５の端子Ｔ１側のノードＮ６とノードＮ８との間に接続されている。インダクタＬ４はノードＮ８とグランドＧ４との間に接続されている。

図２は、実施例１に係るマルチプレクサの斜視図である。図２に示すように、マルチプレクサ１００は、積層体１０を有している。積層体１０の下面５１に端子１４が設けられている。端子１４は、例えば共通端子Ｔａ、端子Ｔ１、Ｔ２およびグランド端子Ｔｇである。積層体１０の上面５２に方向識別マークとなる導電体パターン１２ａが設けられている。

図３（ａ）から図５（ｆ）は、実施例１に係るマルチプレクサの積層体１０内の各誘電体層を示す平面図である。図３（ａ）から図５（ｅ）は、それぞれ誘電体層１１ａから１１ｐの上面の導電体パターン１２ａから１２ｐを図示する平面図である。図５（ｆ）は、誘電体層１１ｐの下面の端子１４を上から透視した平面図である。図３（ｃ）から図５（ｆ）は、それぞれ誘電体層１１ｂから１１ｐを貫通するビア配線１３ｂから１３ｐを図示する。図３（ａ）から図５（ｆ）は、各ノードＮ１からＮ８および各グランドＧ１からＧ４に相当する箇所を図示している。誘電体層１１ａから１１ｐの大きさは２．５ｍｍ×２．０ｍｍである。

図３（ａ）に示すように、誘電体層１１ａの上面５２には方向識別マークとなる導電体パターン１２ａが設けられている。図３（ｂ）に示すように、誘電体層１１ｂの上面には、インダクタＬ３の一部Ｌ３ａおよびインダクタＬ４の一部Ｌ４ａとなる導電体パターン１２ｂが設けられている。図３（ｃ）に示すように、誘電体層１１ｃの上面には、インダクタＬ２となる導電体パターン１２ｃが設けられている。

図３（ｄ）に示すように、誘電体層１１ｄの上面には、インダクタＬ３の一部Ｌ３ｂおよびインダクタＬ４の一部Ｌ４ｂとなる導電体パターン１２ｄが設けられている。図３（ｅ）に示すように、誘電体層１１ｅの上面には、インダクタＬ３の一部Ｌ３ｃとなる導電体パターン１２ｅが設けられている。図３（ｆ）に示すように、誘電体層１１ｆの上面には、インダクタＬ１の一部Ｌ１ａとなる導電体パターン１２ｆが設けられている。

図４（ａ）に示すように、誘電体層１１ｇの上面にはインダクタＬ１の一部Ｌ１ｂとなる導電体パターン１２ｇが設けられている。図４（ｂ）に示すように、誘電体層１１ｈの上面には、キャパシタＣ７の電極Ｃ７ａとなる導電体パターン１２ｈが設けられている。図４（ｃ）に示すように、誘電体層１１ｉの上面には、キャパシタＣ５の電極Ｃ５ａ、キャパシタＣ６の電極Ｃ６ａおよびキャパシタＣ７の電極Ｃ７ｂとなる導電体パターン１２ｉが設けられている。

図４（ｄ）に示すように、誘電体層１１ｊの上面には、キャパシタＣ４の電極Ｃ４ａ、キャパシタＣ５の電極Ｃ５ｂおよびキャパシタＣ６の電極Ｃ６ｂとなる導電体パターン１２ｊが設けられている。図４（ｅ）に示すように、誘電体層１１ｋの上面には、キャパシタＣ４の電極Ｃ４ｂとなる導電体パターン１２ｋが設けられている。

図５（ａ）に示すように、誘電体層１１ｌの上面にはキャパシタＣ２の電極Ｃ２ａとなる導電体パターン１２ｌが設けられている。図５（ｂ）に示すように、誘電体層１１ｍの上面には、キャパシタＣ２の電極Ｃ２ｂとなる導電体パターン１２ｍが設けられている。図５（ｃ）に示すように、誘電体層１１ｎの上面には、キャパシタＣ１の電極Ｃ１ａとなる導電体パターン１２ｎが設けられている。

図５（ｄ）に示すように、誘電体層１１ｏの上面には、キャパシタＣ３の電極Ｃ３ａとなる導電体パターン１２ｏが設けられている。図５（ｅ）に示すように、誘電体層１１ｐの上面には、ビア配線１３ｐを介しグランド端子Ｔｇと電気的に接続されたグランド電極Ｇとなる導電体パターン１２ｐが設けられている。グランド電極Ｇの一部はキャパシタＣ１の電極Ｃ１ｂおよびキャパシタＣ３の電極Ｃ３ｂとして機能する。図５（ｆ）に示すように、誘電体層１１ｐの下面５１には共通端子Ｔａ、端子Ｔ１、Ｔ２およびグランド端子Ｔｇとして機能する端子１４が設けられている。

このように、フィルタ２０および２１は積層体１０内に設けられている。端子Ｔ１、Ｔ２、共通端子Ｔａおよびグランド端子Ｔｇは積層体１０の表面に設けられている。

誘電体層１１ａから１１ｆは、セラミック材料からなり、主成分として例えばＳｉ、ＣａおよびＭｇの酸化物（例えばディオプサイド結晶であるＣａＭｇＳｉ_２Ｏ_６）を含む。誘電体層１１ａから１１ｆの主成分は、Ｓｉ、Ｃａおよび／またはＭｇ以外の酸化物でもよい。さらに、誘電体層１１ａから１１ｆは、絶縁体材料としてＴｉ、ＺｒおよびＡｌの少なくとも１つの酸化物を含んでもよい。

導電体パターン１２ａから１２ｐ、ビア配線１３ｂから１３ｐおよび端子１４の上部は、例えばＡｇ、Ｐｄ、Ｐｔ、Ｃｕ、Ｎｉ、Ａｕ、Ａｕ－Ｐｄ合金またはＡｇ－Ｐｔ合金を主成分とする金属層である。端子１４の上部は、上記金属材料に加えＴｉＯ_２、ＺｒＯ_２またはＡｌ_２Ｏ_３等の伝導性材料を含んでもよい。端子１４の下部は、Ｎｉ膜およびＳｎ膜である。

マルチプレクサ１００を実装基板に実装したときに、インダクタＬ１からＬ４の近くに実装基板のグランド電極が位置すると、渦電流損によりインダクタＬ１からＬ４のＱ値等の特性が低下する。また、インダクタＬ１からＬ４とグランド電極との間の寄生キャパシタンスにより特性が変化する。例えばインダクタＬ１からＬ４のインダクタンスが小さくなる。これらによりフィルタ特性が変化してしまう。そこで、インダクタＬ１からＬ４と端子１４との間にキャパシタＣ１からＣ７を設ける。また、グランド電極ＧをキャパシタＣ１からＣ７と端子１４の間に設ける。これにより、実装基板のグランド電極とインダクタＬ１からＬ４との距離を大きくできる。よって、グランド電極によるインダクタＬ１からＬ４の特性変化を抑制でき、フィルタ特性の変化を抑制できる。

しかしながら、マルチプレクサ１００を実装したときにマルチプレクサ１００の上方にシールド電極を配置することがある。インダクタＬ１からＬ４は積層体１０の上部に設けられているため、シールド電極とインダクタＬ１からＬ４との距離が小さくなる。これにより、インダクタＬ１からＬ４の特性が変化しフィルタ特性が変化してしまう。特にフィルタ２０はフィルタ２１に比べ、インダクタＬ１およびＬ２の特性変化によるフィルタ特性変化が大きい。

［シミュレーション］
フィルタ２０としてフィルタＡ、ＢおよびＣについて、マルチプレクサの上方にシールド電極２４を設けた場合と設けない場合との特性の変化を３次元シミュレーションした。

図６（ａ）から図６（ｃ）は、シミュレーションしたフィルタＡからＣの断面模式図である。図６（ａ）から図６（ｃ）に示すように、積層体１０内にインダクタＬ１、Ｌ２、キャパシタＣ１からＣ３およびグランド電極Ｇが設けられている。インダクタＬ１およびＬ２はキャパシタＣ１からＣ３より上に設けられている。積層体１０の上方にシールド電極２４を配置する。シールド電極２４と積層体１０の上面５２との距離Ｄ１は約５０μｍである。

図６（ａ）のように、フィルタＡでは、インダクタＬ１とＬ２は同じ高さに設けられている。積層体１０の上面５２とインダクタＬ１およびＬ２の最上部との距離Ｄ２は約５０μｍである。

図６（ｂ）のように、フィルタＢでは、インダクタＬ１とＬ２は同じ高さに設けられている。積層体１０の上面５２とインダクタＬ１およびＬ２の最上部との距離Ｄ２は約３５０μｍである。

図６（ｃ）のように、フィルタＣでは、インダクタＬ２はインダクタＬ１と積層体１０の上面５２との間に設けられている。積層体１０の上面５２とインダクタＬ２の最上部との距離Ｄ２は約５０μｍである。インダクタＬ１の最上部とインダクタＬ２の最下部との距離Ｄ３は約２００μｍである。インダクタＬ１の最下部とキャパシタＣ１からＣ３の最上部との距離Ｄ４は約２００μｍである。

フィルタＣのシミュレーションは、図３（ａ）から図５（ｆ）に示したパターンを用いて行った。フィルタＡおよびＢのシミュレーションは各インダクタおよびキャパシタの大きさはフィルタＣと同じであり、インダクタＬ１およびＬ２を図６（ａ）および図６（ｂ）のように配置して行った。

図７（ａ）から図７（ｃ）は、フィルタＡからＣにおけるフィルタの通過特性を示す図である。実線はシールド電極２４を設けないときのフィルタ２０の通過特性、破線はグランド電位のシールド電極２４を設けたときのフィルタ２０の通過特性を示している。

図７（ａ）に示すように、フィルタＡでは、シールド電極２４を設けると、通過特性が大きく変化する。シールド電極２４を設けないとき、１．５ＧＨｚにおける損失は０．９４ｄＢに対し、シールド電極２４を設けると、１．５ＧＨｚにおける損失は１．２８ｄＢである。このように、フィルタＡでは、シールド電極２４を設けると損失が大きくなる。

図７（ｂ）に示すように、フィルタＢでは、シールド電極２４を設けたときの通過特性の変化は小さい。シールド電極２４を設けたときの１．５ＧＨｚにおける損失は１．０３ｄＢである。このように、フィルタＢでは、シールド電極２４とインダクタＬ１およびＬ２との距離が長くなるため、フィルタ特性の劣化が小さい。しかし、フィルタ特性は少し劣化する。

図７（ｃ）に示すように、フィルタＣでは、シールド電極２４を設けたときの通過特性の変化はほとんどない。シールド電極２４を設けたときの１．５ＧＨｚにおける損失は０．９６ｄＢであり、シールド電極２４を設けないときの損失０．９４ｄＢとほとんど変わらない。このように、フィルタＣでは、フィルタＢより損失が小さい。

フィルタＣのように、インダクタＬ１とＬ２とを積層すると、インダクタＬ２とシールド電極２４との間の寄生キャパシタンスは大きいもののインダクタＬ１とシールド電極２４との間の寄生キャパシタンスは小さい。これにより、シールド電極２４がフィルタ特性に影響しにくくなると考えられる。

特に、インダクタＬ１およびＬ２のうち共通端子Ｔａ側の一端の接地キャパシタンスの大きいインダクタＬ２は、シールド電極２４との間に寄生キャパシタンスが付加されても寄生キャパシタンスの影響が小さい。よって、インダクタＬ２をインダクタＬ１とシールド電極２４との間に設けることが好ましい。

図８は、フィルタＣにおけるキャパシタＣ１の面積に対する周波数変動を示す図である。キャパシタＣ１の面積は電極Ｃ１ａの面積に対応する。周波数変動はシールド電極２４の有無によるフィルタＣのカットオフ周波数の周波数変動を示す。ドットはシミュレーションを行った点であり、破線は近似直線である。図８に示すように、キャパシタＣ１の面積が大きくなる（すなわちキャパシタンスが大きくなる）と周波数変動が小さくなる。このように、ノードＮ２とグランド端子Ｔｇとの間のキャパシタンスが大きくなると、シールド電極２４によるフィルタ特性の変化が小さくなる。

実施例１によれば、マルチプレクサ１００は、共通端子Ｔａと端子（第１端子）との間に電気的に接続されたフィルタ２１（第１フィルタ）と、共通端子Ｔａと端子Ｔ２（第２端子）との間にフィルタ２０（第２フィルタ）を備えている。フィルタ２０は共通端子Ｔａと端子Ｔ２との間を電気的に接続するインダクタＬ１（第１インダクタ）と、インダクタＬ１と端子Ｔ２との間にインダクタＬ１と直列接続されたインダクタＬ２（第２インダクタ）とを備える。インダクタＬ２の少なくとも一部がインダクタＬ１の少なくとも一部と積層方向において重なり、ノードＮ２（インダクタＬ２の共通端子側の一端）とグランド端子Ｔｇとの間のキャパシタンスがノードＮ１（インダクタＬ１の共通端子側の一端）とグランド端子Ｔｇとの間のキャパシタンスより大きい。

このように、接地キャパシタンスの大きいインダクタＬ２をインダクタＬ１と重ねることで、シールド電極２４の有無による特性変化を抑制できる。

インダクタＬ２の少なくとも一部がインダクタＬ１の少なくとも一部と積層方向において重なるとは、インダクタを形成する導電体パターンで囲まれた領域が重なることも含む。すなわち、インダクタＬ２を形成する導電体パターンと導電体パターンが囲む領域の少なくとも一部がインダクタＬ１を形成する導電体パターンと導電体パターンが囲む領域の少なくとも一部と積層方向において重なればよい。

実装基板に実装される積層体１０の下面５１付近にはキャパシタＣ１からＣ３を設け、インダクタＬ１およびＬ２は下面５１から離すことにより、実装基板内のグランド電極等によりインダクタＬ１およびＬ２の特性が変化することを抑制できる。しかし、積層体１０の上面５２上にシールド電極２４が設けられると、インダクタＬ１およびＬ２の特性が変化してしまう。

そこで、ノードＮ２とグランド端子Ｔｇとの間に電気的に接続されたキャパシタＣ２を含むキャパシタＣ１からＣ３が、積層方向においてインダクタＬ１およびＬ２と積層体１０の下面５１（第１表面と）の間に設けられているときに、積層方向において、インダクタＬ２はインダクタＬ１と積層体１０の上面５２（第２表面）との間に設ける。

これにより、接地キャパシタンスの大きいインダクタＬ２がインダクタＬ１と上面５２との間に位置する。これにより、下面５１の下方の実装基板内のグランド電極および上面５２の上方のシールド電極２４によるインダクタＬ１およびＬ２の特性変化を抑制できる。キャパシタは、ノードＮ１とＮ２との少なくとも一方と、グランド端子Ｔｇと、の間に電気的に接続されていればよい。

キャパシタＣ２の一端はインダクタＬ１とＬ２との間のノードＮ２に電気的に接続され、キャパシタＣ２の他端はグランド端子Ｔｇに電気的に接続されている。フィルタ２０と２１との位相をほぼ反転させるため、ノードＮ１の接地キャパシタンスを小さくし、ノードＮ４の接地インダクタンスを小さくすることが好ましい。このため、ノードＮ１とグランド端子Ｔｇとの間にはキャパシタを電気的に接続せず、寄生キャパシタンスのみとするかキャパシタＣ２のより小さいキャパシタを電気的に接続する。よって、接地キャパシタンスの大きいインダクタＬ２をインダクタＬ１より上面５２側に設けることが好ましい。

インダクタＬ１およびＬ２は渦巻状または螺旋状であり、積層方向からみたインダクタＬ１における共通端子Ｔａから端子Ｔ２への回転方向と、インダクタＬ２における共通端子Ｔａから端子Ｔ２への回転方向とが同じである。例えば図３（ｃ）のようにインダクタＬ２の共通端子Ｔａから端子Ｔ２（すなわちノードＮ２からＮ３）への回転方向は右回りであり、図３（ｆ）および図４（ａ）のようにインダクタＬ１の共通端子Ｔａから端子Ｔ２（すなわちノードＮ１からＮ２）への回転方向は右回りである。発明者の知見によると、このように、インダクタＬ１とＬ２の回転方向が同じであるとき、回転方向が反対方向のときに比べキャパシタＣ１を大きくすることになる。よって、インダクタＬ１およびＬ２の特性変化をより抑制できる。

共通端子Ｔａ、端子Ｔ１、端子Ｔ２およびグランド端子Ｔｇは積層体１０の下面５１に設けられている。このとき、下面５１が実装基板に実装される。よって、下面５１の下方の実装基板内のグランド電極および上面５２の上方のシールド電極２４によるインダクタＬ１およびＬ２の特性変化をより抑制できる。

積層体１０の上面５２とインダクタＬ２との間にシールド電極は設けられていない。このように、積層体１０のインダクタＬ２上にシールド電極が設けられていないとき、積層体１０の上方のシールド電極２４の有無によりインダクタＬ１およびＬ２の特性は変化する。よって、積層体１０の上面５２とインダクタＬ１との間に接地キャパシタンスの大きいインダクタＬ２を設けることが好ましい。

フィルタ２０がローパスフィルタであり、フィルタ２１がハイパスフィルタの例を説明したが、フィルタ２１はバンドパスフィルタでもよい。フィルタ２０の通過帯域はフィルタ２１の通過帯域より低い。これにより、マルチプレクサ１００はダイプレクサとして機能する。フィルタ２０は、共通端子Ｔａと端子Ｔ２との間に直列接続された３個以上のインダクタを有してもよい。例えば、一端がノードＮ３に電気的に接続され、他端が端子Ｔ２に電気的に接続されたインダクタを備えてもよい。フィルタ２１は、実施例１以外の構成でもよい。

実施例１ではマルチプレクサとしてダイプレクサを例に説明したが、マルチプレクサは例えばトリプレクサまたはクワッドプレクサでもよい。実施例１では、マルチプレクサの例を説明したが、積層体１０にはフィルタ２０が設けられ、フィルタ２１は設けられていなくてもよい。この場合、共通端子Ｔａはアンテナに電気的に接続される第１信号端子として機能し、端子Ｔ２は第２信号端子として機能する。

実施例２は、実施例１が用いられる通信用モジュールの例である。図９は、実施例２に係る通信用モジュールが用いられるフロントエンド回路の回路図である。図９に示すように、フロントエンド回路１０２は、ハイパスフィルタ（ＨＰＦ）３１、バンドパスフィルタ（ＢＰＦ）３２、ローパスフィルタ（ＬＰＦ）３３、スイッチ３４、デュプレクサ３７、パワーアンプ（ＰＡ）３８およびローノイズアンプ（ＬＮＡ）３９を備えている。

共通端子Ｔａにアンテナ３０が接続される。共通端子Ｔａには、ＨＰＦ３１、ＢＰＦ３２およびＬＰＦ３３の一端が共通に接続されている。ＨＰＦ３１、ＢＰＦ３２およびＬＰＦ３３の他端には各々スイッチ３４が接続されている。ＨＰＦ３１はハイバンドの高周波信号を通過させ他の周波数の信号を抑圧する。ＢＰＦ３２はハイバンドより周波数の低いミドルバンドの高周波信号を通過させ他の周波数の信号を抑圧する。ＬＰＦ３３はミドルバンドより周波数の低いローバンドの高周波信号を通過させ他の周波数の信号を抑圧する。

スイッチ３４には複数のデュプレクサ３７の共通ノードＮａが接続されている。スイッチ３４は、複数のデュプレクサ３７から１つを選択し、ＨＰＦ３１、ＢＰＦ３２およびＬＰＦ３３の他端に接続する。デュプレクサ３７はＢＰＦである送信フィルタ３５とＢＰＦである受信フィルタ３６を有している。送信フィルタ３５および受信フィルタ３６はそれぞれＰＡ３８およびＬＮＡ３９に接続されている。

送信端子Ｔｘに入力された送信信号はＰＡ３８により増幅される。送信フィルタ３５は増幅された信号のうち送信帯域の高周波信号を共通ノードＮａに出力し他の周波数の信号を抑圧する。濾過された送信信号がスイッチ３４と、ＨＰＦ３１、ＢＰＦ３２またはＬＰＦ３３と、を通過しアンテナ３０から出力される。

アンテナ３０に入力された受信信号は、ＨＰＦ３１、ＢＰＦ３２またはＬＰＦ３３と、スイッチ３４と、を通過する。受信フィルタ３６は、共通ノードＮａに入力した高周波信号のうち受信帯域の信号を通過させ他の周波数の信号を抑圧する。濾過された受信信号は、ＬＮＡ３９により増幅され受信端子Ｒｘに出力される。

通信用モジュールは、ＬＰＦ３３を実施例１のフィルタ２０、ＨＰＦ３１および／またはＢＰＦ３２を実施例１のフィルタ２１としたマルチプレクサと、フロントエンド回路１０２のうちの他の部品とを実装することができる。

図１０（ａ）および図１０（ｂ）は、実施例２に係る通信用モジュールの断面図である。図１０（ａ）および図１０（ｂ）に示すように、実装基板１５上にマルチプレクサ１００が搭載されている。積層体１０の端子１４は実装基板１５の上面に設けられた端子１６に半田１８を介し接合されている。積層体１０の上面５２の上方にシールド電極２４が設けられている。図１０（ａ）では、シールド電極２４が積層体１０の上面５２に空隙２６を介し設けられている。図１０（ｂ）では、シールド電極２４が上面５２に積層体１０の材料と異なる絶縁体２８（例えば樹脂）を介し設けられている。シールド電極２４には、例えばグランド電位が供給される。

実施例２の通信用モジュールでは、積層体１０の上面５２上にシールド電極２４が設けられているが、実施例１のマルチプレクサを用いることにより、フィルタ２０の特性の変化および劣化を抑制できる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０積層体
１１ａ－１１ｐ誘電体層
１２ａ－１２ｐ導電体パターン
１３ｂ－１３ｐビア配線
１４端子
５１下面
５２上面

Claims

複数の誘電体層が積層方向に積層され、第１表面と前記第１表面の反対の第２表面とを有する積層体と、
積層体の表面に設けられた共通端子、第１端子、第２端子およびグランド端子と、
前記積層体内に設けられ前記共通端子と前記第１端子との間に電気的に接続された第１フィルタと、
前記積層体内に設けられ、前記共通端子と前記第２端子との間を電気的に接続する第１インダクタと、
前記積層体内に設けられ、前記第１インダクタと前記第２端子との間に前記第１インダクタと直列接続され、少なくとも一部が前記第１インダクタの少なくとも一部と前記積層方向において重なり、前記共通端子側の一端と前記グランド端子との間のキャパシタンスが前記第１インダクタの前記共通端子側の一端と前記グランド端子との間のキャパシタンスより大きい第２インダクタと、
を備える第２フィルタと、
前記第１インダクタの前記共通端子側の一端と前記第２インダクタの前記共通端子側の一端との少なくとも一方と前記グランド端子との間に電気的に接続され、前記積層方向において前記第１インダクタおよび前記第２インダクタと前記第１表面との間に設けられたキャパシタと、
を備え、
前記積層方向において、前記第２インダクタは前記第１インダクタと前記第２表面との間に設けられているマルチプレクサ。
前記キャパシタの一端は前記第１インダクタと前記第２インダクタとの間のノードに電気的に接続され、前記キャパシタの他端は前記グランド端子に電気的に接続された請求項１に記載のマルチプレクサ。
前記第１インダクタおよび前記第２インダクタは渦巻状または螺旋状であり、
前記積層方向からみた前記第１インダクタにおける前記共通端子から前記第２端子への回転方向と、前記第２インダクタにおける前記共通端子から前記第２端子への回転方向とが同じである請求項２に記載のマルチプレクサ。
前記共通端子、前記第１端子、前記第２端子および前記グランド端子は、前記第１表面に設けられている請求項１から３のいずれか一項に記載のマルチプレクサ。
前記共通端子、前記第１端子、前記第２端子および前記グランド端子は、前記第２表面に設けられていない請求項４に記載のマルチプレクサ。
前記第２表面と前記第２インダクタとの間にシールド電極は設けられていない請求項１から５のいずれか一項に記載のマルチプレクサ。
前記第１フィルタはハイパスフィルタまたはバンドパスフィルタであり、前記第２フィルタは通過帯域が前記第１フィルタの通過帯域より低いローパスフィルタである請求項１から６のいずれか一項に記載のマルチプレクサ。
複数の誘電体層が積層方向に積層され、第１表面と前記第１表面の反対の第２表面とを有する積層体と、
積層体の表面に設けられ、アンテナに電気的に接続される第１信号端子、第２信号端子およびグランド端子と、
前記積層体内に設けられ、前記第１信号端子と前記第２信号端子との間を電気的に接続する第１インダクタと、
前記積層体内に設けられ、前記第１インダクタと前記第２信号端子との間に前記第１インダクタと直列接続され、少なくとも一部が前記第１インダクタの少なくとも一部と前記積層方向において重なり、前記第１信号端子側の一端と前記グランド端子との間のキャパシタンスが前記第１インダクタの前記第１信号端子側の一端と前記グランド端子との間のキャパシタンスより大きい第２インダクタと、
前記第１インダクタの前記第１信号端子側の一端と前記第２インダクタの前記第１信号端子側の一端との少なくとも一方と前記グランド端子との間に電気的に接続され、前記積層方向において前記第１インダクタおよび前記第２インダクタと前記第１表面との間に設けられたキャパシタと、
を備え、
前記積層方向において、前記第２インダクタは前記第１インダクタと前記第２表面との間に設けられているフィルタ。
前記キャパシタの一端は前記第１インダクタと前記第２インダクタとの間のノードに電気的に接続され、前記キャパシタの他端は前記グランド端子に電気的に接続された請求項８に記載のフィルタ。
前記第１信号端子、前記第２信号端子および前記グランド端子は、前記第１表面に設けられ、前記第２表面に設けられていない請求項８または９に記載のフィルタ。
請求項１から７のいずれか一項に記載のマルチプレクサと、
前記第２表面に空隙または前記積層体と異なる絶縁体を介して設けられたシールド電極と、
を備える通信用モジュール。