JP2022138075A - 積層型フィルタ装置 - Google Patents

Abstract

【課題】導体層間の相互作用を抑制して、小型化と所望の特性を実現できる積層型フィルタ装置を実現する。【解決手段】フィルタ装置１は、第１のポート２と、第２のポート３と、第１のハイパスフィルタ１２と、第１のローパスフィルタ１１と、積層体５０とを備えている。第１のハイパスフィルタ１２は、第１のインダクタＬ１２を含んでいる。第１のローパスフィルタ１１は、第１のインダクタＬ１１を含んでいる。第１のインダクタＬ１１を構成する第２の導体層５７１，５８１，５９１，６０１は、積層方向Ｔにおいて、第１のインダクタＬ１２を構成する第１の導体層６４１，６５１，６８１，６９１とグランド用導体層５２３との間に配置されている。【選択図】図１１

Description

本発明は、ハイパスフィルタとローパスフィルタを含む積層型フィルタ装置に関する。

近年、小型移動体通信機器の小型化、省スペース化が市場から要求されており、その通信機器に用いられるバンドパスフィルタの小型化も要求されている。小型化に適したバンドパスフィルタとしては、積層された複数の誘電体層と複数の導体層とを含む積層体を用いたものが知られている。以下、積層体を用いたバンドパスフィルタを、積層型バンドパスフィルタと言う。

バンドパスフィルタは、バンドパスフィルタの通過帯域の低域側に減衰極を形成するハイパスフィルタと、バンドパスフィルタの通過帯域の高域側に減衰極を形成するローパスフィルタを直列に接続することによって構成することができる。ハイパスフィルタおよびローパスフィルタとしては、それぞれ、少なくとも１つのインダクタと少なくとも１つのキャパシタとを含むフィルタを用いることができる。

特許文献１および特許文献２には、ハイパスフィルタとローパスフィルタが直列に接続された積層型バンドパスフィルタが開示されている。特許文献１には、ハイパスフィルタのインダクタを構成する導体パターンと、ローパスフィルタのインダクタを構成する導体パターンが、別々の絶縁体に形成されていることが記載されている。特許文献２には、ハイパスフィルタのインダクタを構成する導体パターンと、ローパスフィルタのインダクタを構成する導体パターンが、同じ誘電体層に形成されていることが記載されている。

特開平９－１８１５４９号公報 特開２００９－２６７８１１号公報

積層型バンドパスフィルタの積層体には、ハイパスフィルタを構成する導体層と、ローパスフィルタを構成する導体層が含まれている。これらの導体層のうち、特に、ハイパスフィルタのインダクタを構成する導体層とローパスフィルタのインダクタを構成する導体層とグランドに接続される導体層との間で電磁界が相互に作用すると、所望の特性を実現することができなくなる場合がある。そのため、積層型バンドパスフィルタを小型化する場合、導体層同士の相互作用が抑制されるように、導体層の配置を工夫する必要がある。しかし、従来は、そのような工夫について、十分に検討されていなかった。

上記の問題は、積層型バンドパスフィルタに限らず、ハイパスフィルタとローパスフィルタを含む積層型フィルタ装置全般に当てはまる。

本発明はかかる問題点に鑑みてなされたもので、その目的は、ハイパスフィルタのインダクタを構成する導体層とローパスフィルタのインダクタを構成する導体層とグランドに接続される導体層との間の相互作用を抑制して、小型化と所望の特性を実現できるようにした積層型フィルタ装置を提供することにある。

本発明の積層型フィルタ装置は、第１のポートと、第２のポートと、回路構成上第１のポートと第２のポートとの間に設けられた第１のハイパスフィルタおよび第１のローパスフィルタと、積層された複数の誘電体層と複数の導体層とを含み、第１のポート、第２のポート、第１のハイパスフィルタおよび第１のローパスフィルタを一体化するための積層体とを備えている。第１のローパスフィルタは、回路構成上、第１のポートと第１のハイパスフィルタとの間に設けられると共に、第１のポートに接続されている。第１のハイパスフィルタおよび第１のローパスフィルタの各々は、第１のインダクタを含んでいる。

複数の導体層は、第１のハイパスフィルタの第１のインダクタを構成する少なくとも１つの第１の導体層と、第１のローパスフィルタの第１のインダクタを構成する少なくとも１つの第２の導体層と、グランドに接続されるグランド用導体層とを含んでいる。少なくとも１つの第１の導体層、少なくとも１つの第２の導体層およびグランド用導体層は、複数の誘電体層の積層方向において互いに異なる位置に配置されている。少なくとも１つの第２の導体層は、積層方向において少なくとも１つの第１の導体層とグランド用導体層との間に配置されている。

本発明の積層型フィルタ装置は、更に、複数の端子を備えていてもよい。この場合、積層体は、積層方向の両端に位置する底面および上面と、底面と上面を接続する４つの側面とを有している。複数の端子は、底面に配置されている。少なくとも１つの第１の導体層と少なくとも１つの第２の導体層は、積層方向においてグランド用導体層と上面との間に配置されている。

本発明の積層型フィルタ装置において、積層方向における少なくとも１つの第２の導体層の中心から積層方向における少なくとも１つの第１の導体層の中心までの距離は、積層方向における少なくとも１つの第２の導体層の中心からグランド用導体層までの距離よりも大きくてもよい。

また、本発明の積層型フィルタ装置において、第１のハイパスフィルタと第１のローパスフィルタは、バンドパスフィルタを構成してもよい。

また、本発明の積層型フィルタ装置は、更に、回路構成上第１のハイパスフィルタと第２のポートとの間に設けられた第２のハイパスフィルタと、回路構成上第２のポートと第２のハイパスフィルタとの間に設けられると共に第２のポートに接続された第２のローパスフィルタとを備えていてもよい。第２のハイパスフィルタおよび第２のローパスフィルタの各々は、第２のインダクタを含んでいてもよい。複数の導体層は、更に、第２のハイパスフィルタの第２のインダクタを構成する少なくとも１つの第３の導体層と、第２のローパスフィルタの第２のインダクタを構成する少なくとも１つの第４の導体層とを含んでいてもよい。少なくとも１つの第３の導体層、少なくとも１つの第４の導体層およびグランド用導体層は、積層方向において互いに異なる位置に配置されていてもよい。少なくとも１つの第４の導体層は、積層方向において少なくとも１つの第３の導体層とグランド用導体層との間に配置されていてもよい。

また、本発明の積層型フィルタ装置において、第１のハイパスフィルタ、第１のローパスフィルタ、第２のハイパスフィルタおよび第２のローパスフィルタは、バンドパスフィルタを構成してもよい。

また、本発明の積層型フィルタ装置は、更に、回路構成上第１のハイパスフィルタと第２のハイパスフィルタとの間に設けられた少なくとも１つの共振器を備えていてもよい。この場合、少なくとも１つの共振器は、回路構成上第１のハイパスフィルタと第２のハイパスフィルタを接続する経路とグランドとの間に設けられたインダクタを含んでいてもよい。

本発明の積層型フィルタ装置では、第１のハイパスフィルタの第１のインダクタを構成する少なくとも１つの第１の導体層と、第１のローパスフィルタの第１のインダクタを構成する少なくとも１つの第２の導体層と、グランド用導体層は、複数の誘電体層の積層方向において互いに異なる位置に配置されている。少なくとも１つの第２の導体層は、積層方向において少なくとも１つの第１の導体層とグランド用導体層との間に配置されている。これにより、本発明によれば、第１の導体層と第２の導体層とグランド用導体層との間の相互作用を抑制して、小型化と所望の特性を実現できる積層型フィルタ装置を実現することができるという効果を奏する。

本発明の一実施の形態に係る積層型フィルタ装置の回路構成を示す回路図である。 本発明の一実施の形態に係る積層型フィルタ装置の外観を示す斜視図である。 本発明の一実施の形態に係る積層型フィルタ装置の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型フィルタ装置の積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型フィルタ装置の積層体における７層目ないし９層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型フィルタ装置の積層体における１０層目ないし１２層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型フィルタ装置の積層体における１３層目ないし１５層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型フィルタ装置の積層体における１６層目ないし１８層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型フィルタ装置の積層体における１９層目および２０層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型フィルタ装置の積層体の内部を示す斜視図である。 図１０に示した積層体の内部の一部を示す断面図である。 本発明の一実施の形態に係る積層型フィルタ装置の通過減衰特性の一例を示す特性図である。 本発明の一実施の形態に係る積層型フィルタ装置の挿入損失を示す特性図である。 本発明の一実施の形態に係る積層型フィルタ装置の第１のポートの反射損失を示す特性図である。 本発明の一実施の形態に係る積層型フィルタ装置の第２のポートの反射損失を示す特性図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る積層型フィルタ装置（以下、単にフィルタ装置と記す。）１の構成の概略について説明する。本実施の形態に係るフィルタ装置１は、第１のポート２と、第２のポート３と、第１のハイパスフィルタ１２と、第１のローパスフィルタ１１と、第２のハイパスフィルタ２２と、第２のローパスフィルタ２１と、共振器３１とを備えている。

第１のハイパスフィルタ１２、第１のローパスフィルタ１１、第２のハイパスフィルタ２２、第２のローパスフィルタ２１および共振器３１は、所定の通過帯域内の周波数の信号を選択的に通過させるバンドパスフィルタを構成する。第１のハイパスフィルタ１２、第１のローパスフィルタ１１、第２のハイパスフィルタ２２、第２のローパスフィルタ２１および共振器３１は、回路構成上、第１のポート２と第２のポート３との間に設けられている。第１および第２のポート２，３は、それぞれ、バンドパスフィルタの入出力ポートとして機能する。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

第１のローパスフィルタ１１は、回路構成上、第１のポート２と第１のハイパスフィルタ１２との間に設けられている。また、第１のローパスフィルタ１１は、第１のポート２に接続されている。

第２のハイパスフィルタ２２は、回路構成上、第１のハイパスフィルタ１２と第２のポート３との間に設けられている。第２のローパスフィルタ２１は、回路構成上、第２のポート３と第２のローパスフィルタ２１との間に設けられている。また、第２のローパスフィルタ２１は、第２のポート３に接続されている。

共振器３１は、回路構成上、第１のハイパスフィルタ１２と第２のハイパスフィルタ２２との間に設けられている。

第１のハイパスフィルタ１２、第１のローパスフィルタ１１、第２のハイパスフィルタ２２および第２のローパスフィルタ２１は、それぞれ、インダクタとキャパシタを含むＬＣ共振回路によって構成されている。第１のハイパスフィルタ１２および第１のローパスフィルタ１１の各々は、第１のインダクタを含んでいる。第２のハイパスフィルタ２２および第２のローパスフィルタ２１の各々は、第２のインダクタを含んでいる。

共振器３１は、回路構成上、第１のハイパスフィルタ１２と第２のローパスフィルタ２１を接続する経路４とグランドとの間に設けられたインダクタを含んでいる。

次に、図１を参照して、第１のハイパスフィルタ１２、第１のローパスフィルタ１１、第２のハイパスフィルタ２２、第２のローパスフィルタ２１および共振器３１の構成の一例について説明する。

第１のローパスフィルタ１１は、インダクタＬ１１と、キャパシタＣ１１，Ｃ１２とを含んでいる。インダクタＬ１１の一端は、第１のポート２に接続されている。キャパシタＣ１１は、インダクタＬ１１に対して並列に接続されている。キャパシタＣ１２の一端は、インダクタＬ１１の他端に接続されている。キャパシタＣ１２の他端は、グランドに接続されている。

第１のハイパスフィルタ１２は、インダクタＬ１２と、キャパシタＣ１３，Ｃ１４，Ｃ１５，Ｃ１６とを含んでいる。キャパシタＣ１３の一端は、第１のローパスフィルタ１１のインダクタＬ１１の他端に接続されている。キャパシタＣ１４の一端は、キャパシタＣ１３の他端に接続されている。キャパシタＣ１５の一端は、キャパシタＣ１３の一端に接続されている。キャパシタＣ１５の他端は、キャパシタＣ１４の他端に接続されている。

インダクタＬ１２の一端は、キャパシタＣ１３とキャパシタＣ１４の接続点に接続されている。インダクタＬ１２の他端は、グランドに接続されている。キャパシタＣ１６は、インダクタＬ１２に対して並列に接続されている。

第２のローパスフィルタ２１は、インダクタＬ２１と、キャパシタＣ２１とを含んでいる。インダクタＬ２１の一端は、第２のポート３に接続されている。キャパシタＣ２１は、インダクタＬ２１に対して並列に接続されている。

第２のハイパスフィルタ２２は、インダクタＬ２２と、キャパシタＣ２３，Ｃ２４，Ｃ２５，Ｃ２６とを含んでいる。キャパシタＣ２３の一端は、第２のローパスフィルタ２１のインダクタＬ２１の他端に接続されている。キャパシタＣ２４の一端は、キャパシタＣ２３の他端に接続されている。キャパシタＣ２５の一端は、キャパシタＣ２３の一端に接続されている。キャパシタＣ２５の他端は、キャパシタＣ２４の他端に接続されている。

インダクタＬ２２の一端は、キャパシタＣ２３とキャパシタＣ２４の接続点に接続されている。インダクタＬ２２の他端は、グランドに接続されている。キャパシタＣ２６は、インダクタＬ２２に対して並列に接続されている。

第１のハイパスフィルタ１２と第２のハイパスフィルタ２２を接続する経路４は、第１のハイパスフィルタ１２のキャパシタＣ１４の他端と第２のハイパスフィルタ２２のキャパシタＣ２４の他端を接続している。

共振器３１は、インダクタＬ３１と、キャパシタＣ３１とを含んでいる。インダクタＬ３１の一端は、回路構成上、第２のハイパスフィルタ２２よりも第１のハイパスフィルタ１２により近い位置において経路４に接続されている。キャパシタＣ３１の一端は、インダクタＬ３１の他端に接続されている。キャパシタＣ３１の他端は、グランドに接続されている。

図１に示した例では、インダクタＬ１１が、第１のローパスフィルタ１１の第１のインダクタに対応し、インダクタＬ１２が、第１のハイパスフィルタ１２の第１のインダクタに対応し、インダクタＬ２１が、第２のローパスフィルタ２１の第２のインダクタに対応し、インダクタＬ２２が、第２のハイパスフィルタ２２の第２のインダクタに対応する。

次に、図２を参照して、フィルタ装置１のその他の構成について説明する。図２は、フィルタ装置１の外観を示す斜視図である。

フィルタ装置１は、更に、積層された複数の誘電体層と複数の導体層とを含む積層体５０を備えている。積層体５０は、第１のポート２、第２のポート３、第１のハイパスフィルタ１２、第１のローパスフィルタ１１、第２のハイパスフィルタ２２、第２のローパスフィルタ２１および共振器３１を一体化するためのものである。第１のハイパスフィルタ１２、第１のローパスフィルタ１１、第２のハイパスフィルタ２２、第２のローパスフィルタ２１および共振器３１は、複数の導体層を用いて構成されている。

積層体５０は、複数の誘電体層の積層方向Ｔの両端に位置する底面５０Ａおよび上面５０Ｂと、底面５０Ａと上面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、上面５０Ｂおよび底面５０Ａに対して垂直になっている。

ここで、図２に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向Ｔに平行な一方向を、Ｚ方向とする。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。

図２に示したように、底面５０Ａは、積層体５０における－Ｚ方向の端に位置する。上面５０Ｂは、積層体５０におけるＺ方向の端に位置する。底面５０Ａおよび上面５０Ｂの各々の形状は、Ｘ方向に長い矩形形状である。側面５０Ｃは、積層体５０における－Ｘ方向の端に位置する。側面５０Ｄは、積層体５０におけるＸ方向の端に位置する。側面５０Ｅは、積層体５０における－Ｙ方向の端に位置する。側面５０Ｆは、積層体５０におけるＹ方向の端に位置する。

フィルタ装置１は、更に、積層体５０の底面５０Ａに設けられた複数の端子１１１，１１２，１１３，１１４，１１５，１１６を備えている。端子１１１は、側面５０Ｃの近傍においてＹ方向に延びている。端子１１２は、側面５０Ｄの近傍においてＹ方向に延びている。端子１１３～１１６は、端子１１１と端子１１２の間に配置されている。端子１１３，１１４は、側面５０Ｆよりも側面５０Ｅにより近い位置において、Ｘ方向にこの順に並んでいる。端子１１５，１１６は、側面５０Ｅよりも側面５０Ｆにより近い位置において、Ｘ方向にこの順に並んでいる。

端子１１１は第１のポート２に対応し、端子１１２は第２のポート３に対応している。従って、第１および第２のポート２，３は、積層体５０の底面５０Ａに設けられている。端子１１３～１１６の各々は、グランドに接続される。

次に、図３ないし図９を参照して、積層体５０を構成する複数の誘電体層および複数の導体層の一例について説明する。この例では、積層体５０は、積層された２０層の誘電体層を有している。以下、この２０層の誘電体層を、下から順に１層目ないし２０層目の誘電体層と呼ぶ。また、１層目ないし２０層目の誘電体層を符号５１～７０で表す。

図３（ａ）は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、端子１１１，１１２，１１３，１１４，１１５，１１６が形成されている。また、誘電体層５１には、スルーホール５１Ｔ１，５１Ｔ２，５１Ｔ３，５１Ｔ４，５１Ｔ５，５１Ｔ６，５１Ｔ７が形成されている。スルーホール５１Ｔ１は、端子１１１に接続されている。スルーホール５１Ｔ２，５１Ｔ３は、端子１１２に接続されている。スルーホール５１Ｔ４～５１Ｔ７は、それぞれ端子１１３～１１６に接続されている。

図３（ｂ）は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、導体層５２１，５２２と、グランド用導体層５２３が形成されている。また、誘電体層５２には、スルーホール５２Ｔ１，５２Ｔ２，５２Ｔ３，５２Ｔ４が形成されている。誘電体層５１に形成されたスルーホール５１Ｔ１と、スルーホール５２Ｔ１は、導体層５２１に接続されている。誘電体層５１に形成されたスルーホール５１Ｔ２，５１Ｔ３と、スルーホール５２Ｔ２は、導体層５２２に接続されている。誘電体層５１に形成されたスルーホール５１Ｔ４～５１Ｔ７と、スルーホール５２Ｔ３，５２Ｔ４は、グランド用導体層５２３に接続されている。

図３（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３には、スルーホール５３Ｔ１，５３Ｔ２，５３Ｔ３，５３Ｔ４が形成されている。誘電体層５２に形成されたスルーホール５２Ｔ１～５２Ｔ４は、それぞれ、スルーホール５３Ｔ１～５３Ｔ４に接続されている。

図４（ａ）は、４層目の誘電体層５４のパターン形成面を示している。誘電体層５４のパターン形成面には、導体層５４１，５４２，５４３が形成されている。また、誘電体層５４には、スルーホール５４Ｔ１，５４Ｔ２，５４Ｔ３，５４Ｔ４，５４Ｔ５，５４Ｔ６，５４Ｔ７が形成されている。誘電体層５３に形成されたスルーホール５３Ｔ１～５３Ｔ４は、それぞれ、スルーホール５４Ｔ１～５４Ｔ４に接続されている。スルーホール５４Ｔ５は、導体層５４１に接続されている。スルーホール５４Ｔ６は、導体層５４３に接続されている。スルーホール５４Ｔ７は、導体層５４２に接続されている。

図４（ｂ）は、５層目の誘電体層５５のパターン形成面を示している。誘電体層５５のパターン形成面には、導体層５５１，５５２が形成されている。また、誘電体層５５には、スルーホール５５Ｔ１，５５Ｔ２，５５Ｔ３，５５Ｔ４，５５Ｔ５，５５Ｔ６，５５Ｔ７，５５Ｔ８，５５Ｔ９が形成されている。誘電体層５４に形成されたスルーホール５４Ｔ１～５４Ｔ７は、それぞれ、スルーホール５５Ｔ１～５５Ｔ７に接続されている。スルーホール５５Ｔ８は、導体層５５２に接続されている。スルーホール５５Ｔ９は、導体層５５１に接続されている。

図４（ｃ）は、６層目の誘電体層５６のパターン形成面を示している。誘電体層５６のパターン形成面には、導体層５６１，５６２，５６３が形成されている。また、誘電体層５６には、スルーホール５６Ｔ１，５６Ｔ２，５６Ｔ３，５６Ｔ４，５６Ｔ５，５６Ｔ６，５６Ｔ７，５６Ｔ８，５６Ｔ９，５６Ｔ１０が形成されている。誘電体層５５に形成されたスルーホール５５Ｔ１～５５Ｔ５，５５Ｔ８，５５Ｔ９は、それぞれ、スルーホール５６Ｔ１～５６Ｔ５，５６Ｔ８，５６Ｔ９に接続されている。誘電体層５５に形成されたスルーホール５５Ｔ６と、スルーホール５６Ｔ６は、導体層５６２に接続されている。誘電体層５５に形成されたスルーホール５５Ｔ７と、スルーホール５６Ｔ７は、導体層５６１に接続されている。スルーホール５６Ｔ１０は、導体層５６３に接続されている。

図５（ａ）は、７層目の誘電体層５７のパターン形成面を示している。誘電体層５７のパターン形成面には、導体層５７１，５７２が形成されている。導体層５７１は、互いに反対側に位置する第１端と第２端を有している。また、誘電体層５７には、スルーホール５７Ｔ１，５７Ｔ２，５７Ｔ３，５７Ｔ４，５７Ｔ５，５７Ｔ６，５７Ｔ７，５７Ｔ８，５７Ｔ９が形成されている。誘電体層５６に形成されたスルーホール５６Ｔ１～５６Ｔ４，５６Ｔ７，５６Ｔ８，５６Ｔ１０は、それぞれ、スルーホール５７Ｔ１～５７Ｔ４，５７Ｔ７，５７Ｔ８，５７Ｔ９に接続されている。誘電体層５６に形成されたスルーホール５６Ｔ６は、スルーホール５７Ｔ９に接続されている。誘電体層５６に形成されたスルーホール５６Ｔ９は、導体層５７２に接続されている。誘電体層５６に形成されたスルーホール５６Ｔ５と、スルーホール５７Ｔ５は、導体層５７１の第１端の近傍部分に接続されている。スルーホール５７Ｔ６は、導体層５７１の第２端の近傍部分に接続されている。

図５（ｂ）は、８層目の誘電体層５８のパターン形成面を示している。誘電体層５８のパターン形成面には、導体層５８１，５８２が形成されている。導体層５８１は、互いに反対側に位置する第１端と第２端を有している。また、誘電体層５８には、スルーホール５８Ｔ１，５８Ｔ２，５８Ｔ３，５８Ｔ４，５８Ｔ５，５８Ｔ６，５８Ｔ７，５８Ｔ８が形成されている。誘電体層５７に形成されたスルーホール５７Ｔ１～５７Ｔ４，５７Ｔ７は、それぞれ、スルーホール５８Ｔ１～５８Ｔ４，５８Ｔ７に接続されている。誘電体層５７に形成されたスルーホール５７Ｔ５は、導体層５８１の第１端の近傍部分に接続されている。誘電体層５７に形成されたスルーホール５７Ｔ６と、スルーホール５８Ｔ６は、導体層５８１の第２端の近傍部分に接続されている。誘電体層５７に形成されたスルーホール５７Ｔ９は、スルーホール５８Ｔ５に接続されている。誘電体層５７に形成されたスルーホール５７Ｔ１０は、導体層５８２に接続されている。

図５（ｃ）は、９層目の誘電体層５９のパターン形成面を示している。誘電体層５９のパターン形成面には、導体層５９１，５９２が形成されている。導体層５９１，５９２の各々は、互いに反対側に位置する第１端と第２端を有している。また、誘電体層５９には、スルーホール５９Ｔ１，５９Ｔ２，５９Ｔ３，５９Ｔ４，５９Ｔ５，５９Ｔ６，５９Ｔ７，５９Ｔ８，５９Ｔ９が形成されている。誘電体層５８に形成されたスルーホール５８Ｔ１と、スルーホール５９Ｔ１は、導体層５９１の第１端の近傍部分に接続されている。誘電体層５８に形成されたスルーホール５８Ｔ２～５８Ｔ４，５８Ｔ７，５８Ｔ８は、それぞれ、スルーホール５９Ｔ２～５９Ｔ４，５９Ｔ７，５９Ｔ８に接続されている。誘電体層５８に形成されたスルーホール５８Ｔ５と、スルーホール５９Ｔ５は、導体層５９２の第１端の近傍部分に接続されている。誘電体層５８に形成されたスルーホール５８Ｔ６と、スルーホール５９Ｔ６は、導体層５９１の第２端の近傍部分に接続されている。スルーホール５９Ｔ９は、導体層５９２の第２端の近傍部分に接続されている。

図６（ａ）は、１０層目の誘電体層６０のパターン形成面を示している。誘電体層６０のパターン形成面には、導体層６０１，６０２が形成されている。導体層６０１，６０２の各々は、互いに反対側に位置する第１端と第２端を有している。また、誘電体層６０には、スルーホール６０Ｔ１，６０Ｔ２，６０Ｔ３，６０Ｔ４，６０Ｔ５，６０Ｔ６が形成されている。誘電体層５９に形成されたスルーホール５９Ｔ１は、導体層６０１の第１端の近傍部分に接続されている。誘電体層５９に形成されたスルーホール５９Ｔ２～５９Ｔ４は、それぞれ、スルーホール６０Ｔ２～６０Ｔ４に接続されている。誘電体層５９に形成されたスルーホール５９Ｔ５は、導体層６０２の第１端の近傍部分に接続されている。誘電体層５９に形成されたスルーホール５９Ｔ６は、導体層６０１の第２端の近傍部分に接続されている。誘電体層５９に形成されたスルーホール５９Ｔ７は、スルーホール６０Ｔ１に接続されている。誘電体層５９に形成されたスルーホール５９Ｔ８は、スルーホール６０Ｔ６に接続されている。誘電体層５９に形成されたスルーホール５９Ｔ９と、スルーホール６０Ｔ５は、導体層６０２の第２端の近傍部分に接続されている。

図６（ｂ）は、１１層目の誘電体層６１のパターン形成面を示している。誘電体層６１のパターン形成面には、導体層６１１が形成されている。導体層６１１は、互いに反対側に位置する第１端と第２端を有している。また、誘電体層６１には、スルーホール６１Ｔ１，６１Ｔ２，６１Ｔ３，６１Ｔ４，６１Ｔ５，６１Ｔ６が形成されている。誘電体層６０に形成されたスルーホール６０Ｔ１，６０Ｔ３，６０Ｔ４，６０Ｔ６は、それぞれ、スルーホール６１Ｔ１，６１Ｔ３，６１Ｔ４，６１Ｔ６に接続されている。誘電体層６０に形成されたスルーホール６０Ｔ２と、スルーホール６１Ｔ２は、導体層６１１の第１端の近傍部分に接続されている。誘電体層６０に形成されたスルーホール６０Ｔ５と、スルーホール６１Ｔ５は、導体層６１１の第２端の近傍部分に接続されている。

図６（ｃ）は、１２層目の誘電体層６２のパターン形成面を示している。誘電体層６２のパターン形成面には、導体層６２１が形成されている。導体層６２１は、互いに反対側に位置する第１端と第２端を有している。また、誘電体層６２には、スルーホール６２Ｔ１，６２Ｔ２，６２Ｔ３，６２Ｔ４が形成されている。誘電体層６１に形成されたスルーホール６１Ｔ１，６１Ｔ３，６１Ｔ４は、それぞれ、スルーホール６２Ｔ１，６２Ｔ３，６２Ｔ４に接続されている。誘電体層６１に形成されたスルーホール６１Ｔ２は、導体層６２１の第１端の近傍部分に接続されている。誘電体層６１に形成されたスルーホール６１Ｔ５は、導体層６２１の第２端の近傍部分に接続されている。誘電体層６１に形成されたスルーホール６１Ｔ６は、スルーホール６２Ｔ２に接続されている。

図７（ａ）は、１３層目の誘電体層６３のパターン形成面を示している。誘電体層６３には、スルーホール６３Ｔ１，６３Ｔ２，６３Ｔ３，６３Ｔ４が形成されている。誘電体層６２に形成されたスルーホール６２Ｔ１～６２Ｔ４は、それぞれ、スルーホール６３Ｔ１～６３Ｔ４に接続されている。

図７（ｂ）は、１４層目の誘電体層６４のパターン形成面を示している。誘電体層６４のパターン形成面には、導体層６４１が形成されている。導体層６４１は、互いに反対側に位置する第１端と第２端を有している。また、誘電体層６４には、スルーホール６４Ｔ１，６４Ｔ２，６４Ｔ３，６４Ｔ４，６４Ｔ５が形成されている。誘電体層６３に形成されたスルーホール６３Ｔ１と、スルーホール６４Ｔ１は、導体層６４１の第１端の近傍部分に接続されている。誘電体層６３に形成されたスルーホール６３Ｔ２～６３Ｔ４は、それぞれ、スルーホール６４Ｔ２～６４Ｔ４に接続されている。スルーホール６４Ｔ５は、導体層６４１の第２端の近傍部分に接続されている。

図７（ｃ）は、１５層目の誘電体層６５のパターン形成面を示している。誘電体層６５のパターン形成面には、導体層６５１が形成されている。導体層６５１は、互いに反対側に位置する第１端と第２端を有している。また、誘電体層６５には、スルーホール６５Ｔ１，６５Ｔ２，６５Ｔ３，６５Ｔ４が形成されている。誘電体層６４に形成されたスルーホール６４Ｔ１は、導体層６５１の第１端の近傍部分に接続されている。誘電体層６４に形成されたスルーホール６４Ｔ２～６４Ｔ４は、それぞれ、スルーホール６５Ｔ２～６５Ｔ４に接続されている。誘電体層６４に形成されたスルーホール６４Ｔ５と、スルーホール６５Ｔ１は、導体層６５１の第２端の近傍部分に接続されている。

図８（ａ）は、１６層目の誘電体層６６のパターン形成面を示している。誘電体層６６のパターン形成面には、導体層６６１が形成されている。導体層６６１は、互いに反対側に位置する第１端と第２端を有している。また、誘電体層６６には、スルーホール６６Ｔ１，６６Ｔ２，６６Ｔ３，６６Ｔ４，６６Ｔ５が形成されている。誘電体層６５に形成されたスルーホール６５Ｔ１，６５Ｔ３，６５Ｔ４は、それぞれ、スルーホール６６Ｔ１，６６Ｔ３，６６Ｔ４に接続されている。誘電体層６５に形成されたスルーホール６５Ｔ２と、スルーホール６６Ｔ２は、導体層６６１の第１端の近傍部分に接続されている。スルーホール６６Ｔ５は、導体層６６１の第２端の近傍部分に接続されている。

図８（ｂ）は、１７層目の誘電体層６７のパターン形成面を示している。誘電体層６７のパターン形成面には、導体層６７１が形成されている。導体層６７１は、互いに反対側に位置する第１端と第２端を有している。また、誘電体層６７には、スルーホール６７Ｔ１，６７Ｔ２，６７Ｔ３，６７Ｔ４が形成されている。誘電体層６６に形成されたスルーホール６６Ｔ１，６６Ｔ３，６６Ｔ４は、それぞれ、スルーホール６７Ｔ１，６７Ｔ３，６７Ｔ４に接続されている。誘電体層６６に形成されたスルーホール６６Ｔ２は、導体層６７１の第１端の近傍部分に接続されている。誘電体層６６に形成されたスルーホール６６Ｔ５と、スルーホール６７Ｔ２は、導体層６７１の第２端の近傍部分に接続されている。

図８（ｃ）は、１８層目の誘電体層６８のパターン形成面を示している。誘電体層６８のパターン形成面には、導体層６８１，６８２が形成されている。導体層６８１，６８２の各々は、互いに反対側に位置する第１端と第２端を有している。また、誘電体層６８には、スルーホール６８Ｔ１，６８Ｔ２，６８Ｔ３，６８Ｔ４が形成されている。誘電体層６７に形成されたスルーホール６７Ｔ１と、スルーホール６８Ｔ１は、導体層６８１の第１端の近傍部分に接続されている。誘電体層６７に形成されたスルーホール６７Ｔ２と、スルーホール６８Ｔ２は、導体層６８２の第１端の近傍部分に接続されている。誘電体層６７に形成されたスルーホール６７Ｔ３と、スルーホール６８Ｔ３は、導体層６８１の第２端の近傍部分に接続されている。誘電体層６７に形成されたスルーホール６７Ｔ４と、スルーホール６８Ｔ４は、導体層６８２の第２端の近傍部分に接続されている。

図９（ａ）は、１９層目の誘電体層６９のパターン形成面を示している。誘電体層６９のパターン形成面には、導体層６９１，６９２が形成されている。導体層６９１，６９２の各々は、互いに反対側に位置する第１端と第２端を有している。誘電体層６８に形成されたスルーホール６８Ｔ１は、導体層６９１の第１端の近傍部分に接続されている。誘電体層６８に形成されたスルーホール６８Ｔ２は、導体層６９２の第１端の近傍部分に接続されている。誘電体層６８に形成されたスルーホール６８Ｔ３は、導体層６９１の第２端の近傍部分に接続されている。誘電体層６８に形成されたスルーホール６８Ｔ４は、導体層６９２の第２端の近傍部分に接続されている。

図９（ｂ）は、２０層目の誘電体層７０のパターン形成面を示している。誘電体層７０のパターン形成面には、導体層よりなるマーク７０１が形成されている。

図２に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の底面５０Ａになり、２０層目の誘電体層７０のパターン形成面とは反対側の面が積層体５０の上面５０Ｂになるように、１層目ないし２０層目の誘電体層５１～７０が積層されて構成される。

図１０は、１層目ないし２０層目の誘電体層５１～７０が積層されて構成された積層体５０の内部を示している。図１０に示したように、積層体５０の内部では、図３ないし図９に示した複数の導体層と複数のスルーホールが積層されている。なお、図１０では、マーク７０１を省略している。

以下、図１に示したフィルタ装置１の回路の構成要素と、図３ないし図９に示した積層体５０の内部の構成要素との対応関係について説明する。始めに、第１のローパスフィルタ１１の構成要素について説明する。インダクタＬ１１は、図５（ａ）ないし図６（ａ）に示した導体層５７１，５８１，５９１，６０１と、これらの導体層に接続された複数のスルーホールとによって構成されている。ここで、積層方向Ｔに平行な方向（Ｚ方向）から見たときの導体層の形状を、導体層の平面形状と言う。本実施の形態では特に、導体層５７１の平面形状と導体層５８１の平面形状は、同じかほぼ同じである。また、導体層５９１の平面形状と導体層６０１の平面形状は、同じかほぼ同じである。導体層５７１，５８１は、スルーホール５７Ｔ５，５７Ｔ６によって並列接続されている。導体層５９１，６０１は、スルーホール５９Ｔ１，５９Ｔ６によって並列接続されている。

キャパシタＣ１１は、図３（ａ）に示した端子１１１と、図４（ａ）に示した導体層５４１と、これらの導体層の間の誘電体層５１～５３とによって構成されている。

キャパシタＣ１２は、図３（ｂ）に示したグランド用導体層５２３と、図４（ａ）に示した導体層５４１と、これらの導体層の間の誘電体層５２，５３とによって構成されている。

次に、第１のハイパスフィルタ１２の構成要素について説明する。インダクタＬ１２は、図７（ｂ）、図７（ｃ）、図８（ｃ）および図９（ａ）に示した導体層６４１，６５１，６８１，６９１と、これらの導体層に接続された複数のスルーホールとによって構成されている。本実施の形態では特に、導体層６４１の平面形状と導体層６５１の平面形状は、同じかほぼ同じである。また、導体層６８１の平面形状と導体層６９１の平面形状は、同じかほぼ同じである。導体層６４１，６５１は、スルーホール６４Ｔ１，６４Ｔ５によって並列接続されている。導体層６８１，６９１は、スルーホール６８Ｔ１，６８Ｔ３によって並列接続されている。

キャパシタＣ１３は、図４（ａ）に示した導体層５４１，５４２によって構成されている。

キャパシタＣ１４は、図４（ｂ）ないし図５（ａ）に示した導体層５５１，５６１，５７２と、これらの導体層の間の誘電体層５５，５６とによって構成されている。

キャパシタＣ１５は、図４（ａ）および図４（ｂ）に示した導体層５４１，５５１と、これらの導体層の間の誘電体層５４とによって構成されている。

キャパシタＣ１６は、図３（ｂ）に示したグランド用導体層５２３と、図４（ａ）に示した導体層５４２と、これらの導体層の間の誘電体層５２，５３とによって構成されている。

次に、第２のローパスフィルタ２１の構成要素について説明する。インダクタＬ２１は、図５（ｃ）ないし図６（ｃ）に示した導体層５９２，６０２，６１１，６２１と、これらの導体層に接続された複数のスルーホールとによって構成されている。本実施の形態では特に、導体層５９２の平面形状と導体層６０２の平面形状は、同じかほぼ同じである。また、導体層６１１の平面形状と導体層６２１の平面形状は、同じかほぼ同じである。導体層５９２，６０２は、スルーホール５９Ｔ５，５９Ｔ９によって並列接続されている。導体層６１１，６２１は、スルーホール６１Ｔ２，６１Ｔ５によって並列接続されている。

キャパシタＣ２１は、図３（ｂ）および図４（ａ）に示した導体層５２２，５４３と、これらの導体層の間の誘電体層５２，５３とによって構成されている。

次に、第２のハイパスフィルタ２２の構成要素について説明する。インダクタＬ２２は、図８（ａ）ないし図９（ａ）に示した導体層６６１，６７１，６８２，６９２と、これらの導体層に接続された複数のスルーホールとによって構成されている。本実施の形態では特に、導体層６６１の平面形状と導体層６７１の平面形状は、同じかほぼ同じである。また、導体層６８２の平面形状と導体層６９２の平面形状は、同じかほぼ同じである。導体層６６１，６７１は、スルーホール６６Ｔ２，６６Ｔ５によって並列接続されている。導体層６８２，６２１は、スルーホール６８Ｔ２，６８Ｔ４によって並列接続されている。

キャパシタＣ２３は、図４（ａ）ないし図５（ｃ）に示した導体層５４３，５５２，５６２，５８２，５９２と、これらの導体層の間の誘電体層５４～５８とによって構成されている。

キャパシタＣ２４は、図４（ｂ）ないし図５（ｂ）に示した導体層５５１，５６３，５７２，５８２と、これらの導体層の間の誘電体層５５～５７とによって構成されている。

キャパシタＣ２５は、図４（ａ）ないし図５（ａ）に示した導体層５４３，５５１，５６２，５７２と、これらの導体層の間の誘電体層５４～５６とによって構成されている。

キャパシタＣ２６は、図８（ｂ）および図８（ｃ）に示した導体層６７１，６８２と、これらの導体層の間の誘電体層６８とによって構成されている。

次に、共振器３１の構成要素について説明する。インダクタＬ３１は、図４（ｂ）および図４（ｃ）に示した導体層５５１およびスルーホール５５Ｔ９，５６Ｔ９によって構成されている。

キャパシタＣ３１は、図３（ｂ）に示したグランド用導体層５２３と、図４（ｂ）に示した導体層５５１と、これらの導体層の間の誘電体層５２～５４とによって構成されている。

次に、図１ないし図１１を参照して、本実施の形態に係るフィルタ装置１の構造上の特徴について説明する。図１１は、図１０に示した積層体５０の内部の一部を示す断面図である。積層体５０の複数の導体層は、第１のハイパスフィルタ１２のインダクタＬ１２を構成する少なくとも１つの第１の導体層と、第１のローパスフィルタ１１のインダクタＬ１１を構成する少なくとも１つの第２の導体層と、第２のハイパスフィルタ２２のインダクタＬ２２を構成する少なくとも１つの第３の導体層と、第２のローパスフィルタ２１のインダクタＬ２１を構成する少なくとも１つの第４の導体層と、グランドに接続されるグランド用導体層５２３とを含んでいる。図３ないし図１０に示した積層体５０では、導体層６４１，６５１，６８１，６９１が第１の導体層に対応し、導体層５７１，５８１，５９１，６０１が第２の導体層に対応し、導体層６６１，６７１，６８２，６９２が第３の導体層に対応し、導体層５９２，６０２，６１１，６２１が第４の導体層に対応する。

第１の導体層６４１，６５１，６８１，６９１のグループ、第２の導体層５７１，５８１，５９１，６０１のグループおよびグランド用導体層５２３は、積層方向Ｔにおいて互いに異なる位置に配置されている。第２の導体層５７１，５８１，５９１，６０１は、積層方向Ｔにおいて第１の導体層６４１，６５１，６８１，６９１とグランド用導体層５２３との間に配置されている。また、第１の導体層６４１，６５１，６８１，６９１と、第２の導体層５７１，５８１，５９１，６０１は、積層方向Ｔにおいてグランド用導体層５２３と積層体５０の上面５０Ｂとの間に配置されている。

第１のハイパスフィルタ１２のインダクタＬ１２は、第１の導体層６４１，６５１，６８１，６９１よりなる第１の部分Ｌ１２ａを含んでいる。第１の部分Ｌ１２ａは、回路構成上第２のポート３を構成する端子１１２に最も近い第１の端部Ｅ１２ａと、回路構成上端子１１２から最も遠い第２の端部Ｅ１２ｂとを有している。図７（ｂ）に示したように、第１の導体層６４１のうち、スルーホール６３Ｔ１が接続された部分が、第１の端部Ｅ１２ａに対応する。図８（ｃ）に示したように、第１の導体層６８１のうち、スルーホール６７Ｔ３が接続された部分が、第２の端部Ｅ１２ｂに対応する。第１の部分Ｌ１２ａは、積層方向Ｔに平行な方向（Ｚ方向）から見て、第１の端部Ｅ１２ａから第２の端部Ｅ１２ｂに向かって第１の巻回方向Ｄ１（図８（ｃ）参照）に巻回されている。

第１のローパスフィルタ１１のインダクタＬ１１は、第２の導体層５７１，５８１，５９１，６０１よりなる第２の部分Ｌ１１ａを含んでいる。第２の部分Ｌ１１ａは、回路構成上第２のポート３を構成する端子１１２に最も近い第３の端部Ｅ１１ａと、回路構成上端子１１２から最も遠い第４の端部Ｅ１１ｂとを有している。図５（ａ）に示したように、第２の導体層５７１のうち、スルーホール５６Ｔ５が接続された部分が、第３の端部Ｅ１１ａに対応する。図５（ｃ）に示したように、第２の導体層５９１のうち、スルーホール５８Ｔ１が接続された部分が、第４の端部Ｅ１１ｂに対応する。第２の部分Ｌ１１ａは、積層方向Ｔに平行な方向（Ｚ方向）から見て、第３の端部Ｅ１１ａから第４の端部Ｅ１１ｂに向かって第１の巻回方向Ｄ１とは反対の第２の巻回方向Ｄ２（図５（ｃ）参照）に巻回されている。

図１１では、積層方向Ｔにおける第１の導体層６４１，６５１，６８１，６９１のグループの中心を記号Ｃ１で示し、積層方向Ｔにおける第２の導体層５７１，５８１，５９１，６０１のグループの中心を記号Ｃ２で示している。中心Ｃ２から中心Ｃ１までの距離は、中心Ｃ２からグランド用導体層５２３までの距離よりも大きい。

第３の導体層６６１，６７１，６８２，６９２のグループ、第４の導体層５９２，６０２，６１１，６２１のグループおよびグランド用導体層５２３は、積層方向Ｔにおいて互いに異なる位置に配置されている。第４の導体層５９２，６０２，６１１，６２１は、積層方向Ｔにおいて第３の導体層６６１，６７１，６８２，６９２とグランド用導体層５２３との間に配置されている。また、第３の導体層６６１，６７１，６８２，６９２と、第４の導体層５９２，６０２，６１１，６２１は、積層方向Ｔにおいてグランド用導体層５２３と積層体５０の上面５０Ｂとの間に配置されている。

第２のハイパスフィルタ２２のインダクタＬ２２は、第３の導体層６６１，６７１，６８２，６９２よりなる第３の部分Ｌ２２ａを含んでいる。第３の部分Ｌ２２ａは、回路構成上第２のポート３を構成する端子１１２に最も近い第５の端部Ｅ２２ａと、回路構成上端子１１２から最も遠い第６の端部Ｅ２２ｂとを有している。図８（ａ）に示したように、第３の導体層６６１のうち、スルーホール６５Ｔ２が接続された部分が、第５の端部Ｅ２２ａに対応する。図８（ｃ）に示したように、第３の導体層６８２のうち、スルーホール６７Ｔ４が接続された部分が、第６の端部Ｅ２２ｂに対応する。第３の部分Ｌ２２ａは、積層方向Ｔに平行な方向（Ｚ方向）から見て、第５の端部Ｅ２２ａから第６の端部Ｅ２２ｂに向かって第３の巻回方向Ｄ３（図８（ｃ）参照）に巻回されている。

第２のローパスフィルタ２１のインダクタＬ２１は、第４の導体層５９２，６０２，６１１，６２１よりなる第４の部分Ｌ２１ａを含んでいる。第４の部分Ｌ２１ａは、回路構成上第２のポート３を構成する端子１１２に最も近い第７の端部Ｅ２１ａと、回路構成上端子１１２から最も遠い第８の端部Ｅ２１ｂとを有している。図６（ｂ）に示したように、第４の導体層６１１のうち、スルーホール６０Ｔ２が接続された部分が、第７の端部Ｅ２１ａに対応する。図５（ｃ）に示したように、第４の導体層５９２のうち、スルーホール５８Ｔ５が接続された部分が、第８の端部Ｅ２１ｂに対応する。第４の部分Ｌ２１ａは、積層方向Ｔに平行な方向（Ｚ方向）から見て、第７の端部Ｅ２１ａから第８の端部Ｅ２１ｂに向かって第３の巻回方向Ｄ３とは反対の第４の巻回方向Ｄ４（図６（ｂ）参照）に巻回されている。

第１のハイパスフィルタ１２のインダクタＬ１２を構成する第１の導体層６４１，６５１と、第２のハイパスフィルタ２２のインダクタＬ２２を構成する第３の導体層６６１，６７１は、積層方向Ｔにおいて互いに異なる位置に配置されている。第１のローパスフィルタ１１のインダクタＬ１１を構成する第２の導体層５７１，５８１と、第２のローパスフィルタ２１のインダクタＬ２１を構成する第４の導体層６１１，６２１は、積層方向Ｔにおいて互いに異なる位置に配置されている。

次に、本実施の形態に係るフィルタ装置１の作用および効果について説明する。前述のように、本実施の形態では、第１のローパスフィルタ１１のインダクタＬ１１を構成する第２の導体層５７１，５８１，５９１，６０１は、積層方向Ｔにおいて、第１のハイパスフィルタ１２のインダクタＬ１２を構成する第１の導体層６４１，６５１，６８１，６９１とグランド用導体層５２３との間に配置されている。これにより、本実施の形態によれば、第１のハイパスフィルタ１２のインダクタＬ１２を構成する第１の導体層と第１のローパスフィルタ１１のインダクタＬ１１を構成する第２の導体層が、積層方向Ｔにおいて同じ位置に配置されている場合に比べて、積層体５０の底面５０Ａおよび上面５０Ｂの面積を小さくすることができる。

ところで、第１のローパスフィルタ１１のインダクタＬ１１を構成する第２の導体層が、グランドに接続されるグランド用導体層と複数の端子１１１～１１６が配置された積層体の底面５０Ａとの間に配置されている場合、積層体５０の積層方向Ｔにおける寸法を小さくすると、第２の導体層とグランド用導体層との間と、第２の導体層と複数の端子１１１～１１６との間のそれぞれにおいて電磁界が相互に作用して、第１のローパスフィルタ１１のＱ値が低下してしまう。これを防止するために、第２の導体層とグランド用導体層との間隔と、第２の導体層と複数の端子１１１～１１６との間隔は、ある程度大きくする必要がある。これに対し、本実施の形態では、第２の導体層５７１，５８１，５９１，６０１は、積層方向Ｔにおいて、グランド用導体層５２３と積層体５０の上面５０Ｂとの間に配置されている。これにより、本実施の形態によれば、第１のローパスフィルタ１１のＱ値が低下することを防止しながら、上記の場合における第２の導体層と複数の端子１１１～１１６との間隔の分だけ、積層体５０の積層方向Ｔにおける寸法を小さくすることができる。

また、本実施の形態では、積層方向Ｔにおける第２の導体層５７１，５８１，５９１，６０１のグループの中心Ｃ２から積層方向Ｔにおける第１の導体層６４１，６５１，６８１，６９１のグループの中心Ｃ１までの距離は、中心Ｃ２からグランド用導体層５２３までの距離よりも大きい。これにより、本実施の形態によれば、中心Ｃ２から中心Ｃ１までの距離が、中心Ｃ２からグランド用導体層５２３までの距離よりも小さい場合に比べて、第２の導体層５７１，５８１，５９１，６０１と第１の導体層６４１，６５１，６８１，６９１との間で、電磁界が相互に作用することを抑制することができる。

同様に、本実施の形態では、第２のローパスフィルタ２１のインダクタＬ２１を構成する第４の導体層５９２，６０２，６１１，６２１は、積層方向Ｔにおいて、第２のハイパスフィルタ２２のインダクタＬ２２を構成する第３の導体層６６１，６７１，６８２，６９２とグランド用導体層５２３との間に配置されている。また、第４の導体層５９２，６０２，６１１，６２１は、積層方向Ｔにおいて、グランド用導体層５２３と積層体５０の上面５０Ｂとの間に配置されている。これにより、本実施の形態によれば、積層体５０の底面５０Ａおよび上面５０Ｂの面積を小さくすることができると共に、第２のローパスフィルタ２１のＱ値が低下することを防止しながら、積層体５０の積層方向Ｔにおける寸法を小さくすることができる。

以上のことから、本実施の形態によれば、導体層間の相互作用を抑制して、小型化と所望の特性を実現することができる。

また、本実施の形態では、前述のように、インダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２の各々は、平面形状が同じかほぼ同じ２つの導体層であって、スルーホールによって並列接続された２つの導体層の組を含んでいる。例えば、インダクタＬ１１は、並列接続された導体層５７１，５８１の組と、並列接続された導体層５９１，６０１の組を含んでいる。これにより、本実施の形態によれば、インダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２の各々の直流抵抗を小さくして、インダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２の各々のＱ値を大きくすることができる。

次に、本実施の形態に係るフィルタ装置１の特性の一例を示す。図１２は、フィルタ装置１の通過減衰特性の一例を示す特性図である。図１３は、通過帯域の近傍における挿入損失の示す特性図である。図１４は、第１のポート２の反射損失を示す特性図である。図１５は、第２のポート３の反射損失を示す特性図である。図１２ないし図１５において、横軸は周波数を示している。図１２において、縦軸は減衰量を示している。図１３において、縦軸は挿入損失を示している。図１４および図１５において、縦軸は反射損失を示している。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の積層型フィルタ装置は、ハイパスフィルタとローパスフィルタを含む積層型フィルタ装置全般に適用することができる。

また、請求の範囲の要件を満たす限り、本発明におけるハイパスフィルタおよびローパスフィルタの各々の構成は、実施の形態に示した例に限られず、任意である。

１…フィルタ装置、２…第１のポート、３…第２のポート、１１…第１のローパスフィルタ、１２…第１のハイパスフィルタ、２１…第２のローパスフィルタ、２２…第２のハイパスフィルタ、３１…共振器、５０…積層体、５０Ａ…底面、５０Ｂ…上面、５０Ｃ～５０Ｆ…側面、５１～７０…誘電体層、Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ３１…インダクタ。

Claims (8)

1. 第１のポートと、
   第２のポートと、
   回路構成上前記第１のポートと前記第２のポートとの間に設けられた第１のハイパスフィルタおよび第１のローパスフィルタと、
   積層された複数の誘電体層と複数の導体層とを含み、前記第１のポート、前記第２のポート、前記第１のハイパスフィルタおよび前記第１のローパスフィルタを一体化するための積層体とを備え、
   前記第１のローパスフィルタは、回路構成上、前記第１のポートと前記第１のハイパスフィルタとの間に設けられると共に、前記第１のポートに接続され、
   前記第１のハイパスフィルタおよび前記第１のローパスフィルタの各々は、第１のインダクタを含み、
   前記複数の導体層は、前記第１のハイパスフィルタの前記第１のインダクタを構成する少なくとも１つの第１の導体層と、前記第１のローパスフィルタの前記第１のインダクタを構成する少なくとも１つの第２の導体層と、グランドに接続されるグランド用導体層とを含み、
   前記少なくとも１つの第１の導体層、前記少なくとも１つの第２の導体層および前記グランド用導体層は、前記複数の誘電体層の積層方向において互いに異なる位置に配置され、
   前記少なくとも１つの第２の導体層は、前記積層方向において前記少なくとも１つの第１の導体層と前記グランド用導体層との間に配置されていることを特徴とする積層型フィルタ装置。
2. 更に、複数の端子を備え、
   前記積層体は、前記積層方向の両端に位置する底面および上面と、前記底面と前記上面を接続する４つの側面とを有し、
   前記複数の端子は、前記底面に配置され、
   前記少なくとも１つの第１の導体層と前記少なくとも１つの第２の導体層は、前記積層方向において前記グランド用導体層と前記上面との間に配置されていることを特徴とする請求項１記載の積層型フィルタ装置。
3. 前記積層方向における前記少なくとも１つの第２の導体層の中心から前記積層方向における前記少なくとも１つの第１の導体層の中心までの距離は、前記積層方向における前記少なくとも１つの第２の導体層の中心から前記グランド用導体層までの距離よりも大きいことを特徴とする請求項１または２記載の積層型フィルタ装置。
4. 前記第１のハイパスフィルタと前記第１のローパスフィルタは、バンドパスフィルタを構成することを特徴とする請求項１ないし３のいずれかに記載の積層型フィルタ装置。
5. 更に、回路構成上前記第１のハイパスフィルタと前記第２のポートとの間に設けられた第２のハイパスフィルタと、
   回路構成上前記第２のポートと前記第２のハイパスフィルタとの間に設けられると共に前記第２のポートに接続された第２のローパスフィルタとを備え、
   前記第２のハイパスフィルタおよび前記第２のローパスフィルタの各々は、第２のインダクタを含み、
   前記複数の導体層は、更に、前記第２のハイパスフィルタの前記第２のインダクタを構成する少なくとも１つの第３の導体層と、前記第２のローパスフィルタの前記第２のインダクタを構成する少なくとも１つの第４の導体層とを含み、
   前記少なくとも１つの第３の導体層、前記少なくとも１つの第４の導体層および前記グランド用導体層は、前記積層方向において互いに異なる位置に配置され、
   前記少なくとも１つの第４の導体層は、前記積層方向において前記少なくとも１つの第３の導体層と前記グランド用導体層との間に配置されていることを特徴とする請求項１ないし３のいずれかに記載の積層型フィルタ装置。
6. 前記第１のハイパスフィルタ、前記第１のローパスフィルタ、前記第２のハイパスフィルタおよび前記第２のローパスフィルタは、バンドパスフィルタを構成することを特徴とする請求項５記載の積層型フィルタ装置。
7. 更に、回路構成上前記第１のハイパスフィルタと前記第２のハイパスフィルタとの間に設けられた少なくとも１つの共振器を備えたことを特徴とする請求項５または６記載の積層型フィルタ装置。
8. 前記少なくとも１つの共振器は、回路構成上前記第１のハイパスフィルタと前記第２のハイパスフィルタを接続する経路とグランドとの間に設けられたインダクタを含むことを特徴とする請求項７記載の積層型フィルタ装置。

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