JPWO2008044300A1

JPWO2008044300A1 - 半導体集積回路

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Publication number: JPWO2008044300A1
Application number: JP2008538537A
Authority: JP
Inventors: 直樹北井; 悟半澤; 晃小田部
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-10-12
Filing date: 2006-10-12
Publication date: 2010-02-04
Anticipated expiration: 2026-10-12
Also published as: WO2008044300A1; US20100073999A1; JP4900977B2; US7907442B2

Abstract

選択されたメモリセルの記憶情報に応じて第１信号線（ＣＢＬ）に現れる変化と第２信号線（ＣＢＬｄｍ）に現れる変化との相違を検出する読出し回路（ＲＣ）において、第１信号線及び第２信号線は、第２ＭＯＳトランジスタ（ＭＮ３，ＭＮ４）を介して選択的にデータラッチ回路（ＤＬ）の入力ノードから分離され、第１ＭＯＳトランジスタ（ＭＰ１，ＭＰ２）のゲートを介してデータラッチ回路の入力ノードに容量結合される。分離状態において第１信号線及び第２信号線とデータラッチ回路の入力ノードを異なる電圧にプリチャージすることにより、第１ＭＯＳトランジスタのゲート・ソース間電圧とドレイン・ソース間電圧が第１信号線及び第２信号線の電圧によって制御されるので、読出し動作において第１信号線と第２信号線が変化され且つ前記分離状態が解除されたとき、第１ＭＯＳトランジスタは飽和領域で動作を開始し、高速な読出し動作を実現する。

Description

本発明は、メモリを有する半導体装置に関し、例えば相変化メモリ(Phase Change Memory)などの読出し信号量の小さなメモリセルからの高速に読み出しに適用して有効な技術に関するものである。

特許文献１には、読み出し時に低電流動作を行うメモリセルに対して、ビット線をＭＯＳトランジスタのゲートとドレインに接続した構成のプリアンプを用いてビット線対の電位差を増幅し、後段の差動アンプ動作を補助する回路技術が開示されている。例えば差動アンプの一方の差動入力端子に一方のデータ線が接続され、差動アンプの他方の差動入力端子に一方のデータ線が接続され、一方のデータ線はｎチャンネル型の第１ＭＯＳトランジスタと第２ＭＯＳトランジスタの並列回路によってされディスチャージ可能にされ、他方のデータ線はｎチャンネル型の第２ＭＯＳトランジスタと第２ＭＯＳトランジスタの並列回路によってされディスチャージ可能にされる。第１ＭＯＳトランジスタのゲートは一方のデータ線に、第２ＭＯＳトランジスタは他方のデータ線に接続され、第３ＭＯＳトランジスタのゲートは他方のデータ線に、第４ＭＯＳトランジスタは一方のデータ線に接続される。読み出し動作の前に双方のデータ線がプリチャージされ、その後、一方のデータ線に接続するメモリセルが選択されると、当該一方のデータ線には選択されたメモリセルのコンダクタンスの相違に応じた電流が流れる。他方のデータ線にはコンダクタンスの相違による中間の参照電流が流れ、双方のデータ線に電位差が形成される。このとき、第１乃至第４ＭＯＳトランジスタを回路のグランドに接続してデータ線のディスチャージ経路を形成する。第１乃至第４ＭＯＳトランジスタの接続形態より第１及び第２ＭＯＳトランジスタに流れる電流と第３及び第４ＭＯＳトランジスタに流れる電流は相互に等しくなるので、双方のデータ線間の電位差は電流値の差分の時間累積で増幅される。これにより、読出し信号量が小さい場合にも高速読出しを可能にしようとするものである。

特開２００１−２１６７９４号公報

相変化メモリにおいて、メモリセルは選択トランジスタと相変化素子とで構成される。相変化素子はその二端子間にスレッショルド電圧以上の高い電圧が印加されると抵抗値が変化する。すなわち、記憶情報が書き換わる。記憶情報の破壊を回避するため、読み出し時にビット線に印加する電圧は制限される。一方、選択トランジスタのドレイン−ノース間の電圧は、相変化素子の抵抗値に従ってビット線電圧が分圧された値になる。このため、相変化素子を構成する材料によって抵抗値が上昇すると、選択トランジスタに印加される電圧が低下し、メモリセル電流が減少する。半導体メモリの読出し動作では、一般的にセンスアンプのＭＯＳトランジスタの閾値電圧のばらつき等を考慮して、ビット線対の電位差が十分な値となってからアンプの活性化が行われる。しかし、相変化メモリのメモリセル電流が微小な場合、ビット線対の電位差が大きくなるまでに時間を要するので、ワード線活性化からセンスアンプ活性化までの遅延時間が増大するという問題がある。

この問題点に対して上記特許文献１の技術を適用することも可能であるが、データ線の電圧それ自体が低い場合には特許文献１の前記第１乃至第４ＭＯＳトランジスタによる増幅動作を期待することができないということが本発明者によって明らかにされた。記憶情報の破壊防止のためにビット線電圧を上げることができない場合に単にデータ線電圧のレベルを上げることはできず、高速読出しを行うことができない。

本発明の目的は、ビット線への読出し信号量が小さくてもプリアンプを用いて必要な増幅を短時間で行うことができる読出し回路を備えた半導体集積回路を提供することにある。

本発明の別の目的は、相変化メモリセルの記憶情報が破壊される虞を未然に防止しながら高速読出しを行うことができる読出し回路を備えた半導体集積回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係る半導体集積回路（１，１＿Ａ）は、複数のメモリセル（ＭＣ１１〜ＭＣｍｎ）の中から選択されたメモリセルの記憶情報に応じて第１信号線（ＣＢＬ、ＢＬＴ）に現れる変化と他の第２信号線（ＣＢＬｄｍ、ＢＬＢ）に現れる変化との相違を検出して記憶情報を判定する読出し回路（ＲＣ、ＲＣ＿Ａ、ＲＣ＿Ｂ，ＲＣ＿Ｃ）を供える。前記読出し回路は、読出し動作の開始前に前記第１信号線及び前記第２信号線を第１レベルに初期化する第１初期化回路（ＰＣ１、ＰＣ４、ＰＣ５）と、読出し動作において前記第１信号線と前記第２信号線の初期化レベルの変化を夫々増幅して出力するプリアンプ（ＰＡ、ＰＡ１）と、前記プリアンプの一対の出力を入力ノード（ＳＡＩＮ，ＳＡＩＮＢ）に受けてラッチ動作を行うデータラッチ回路（ＤＬ、ＤＬ１、ＤＬ２）と、読出し動作の開始前に前記データラッチ回路の入力ノードを第２レベルに初期化する第２初期化回路（ＰＣ２、ＰＣ６）とを有する。前記プリアンプは、前記第１信号線をゲートに受け入力ゲート容量を介して前記第１信号線を前記データラッチ回路の対応する入力ノードに結合し、前記第２信号線をゲートに受け入力ゲート容量を介して前記第２信号線を前記データラッチ回路の対応する入力ノードに結合する一対の第１ＭＯＳトランジスタ（ＭＰ１、ＭＰ２、ＭＮ１４、ＭＮ１５）と、一方の前記第１ＭＯＳトランジスタを前記第１信号線に接続し、他方の前記第１ＭＯＳトランジスタを前記第２信号線に接続し、前記初期化の後にオン動作される一対の第２ＭＯＳトランジスタ（ＭＮ３、ＭＮ４、ＭＰ１４、ＭＰ１５）とを有する。

上記した手段によれば、第１信号線及び第２信号線は、第２ＭＯＳトランジスタを介して選択的にデータラッチ回路の入力ノードから分離され、且つ第１ＭＯＳトランジスタのゲートを介してデータラッチ回路の入力ノードに容量結合される。したがって、前記分離状態において第１信号線及び第２信号線とデータラッチ回路の入力ノードを第１電圧と第２電圧の異なる電圧にプリチャージすることにより、プリアンプを構成する夫々の第１ＭＯＳトランジスタのゲート・ソース間電圧とドレイン・ソース間電圧が第１信号線及び第２信号線の電圧によって制御されるので、読出し動作においてメモリセルの記憶情報に従って第１信号線と第２信号線が変化され且つプリアンプの第２ＭＯＳトランジスタによる分離状態が解除されたとき、第１ＭＯＳトランジスタは飽和領域で動作を開始し、第１ＭＯＳトランジスタの増幅感度が向上し、高速な読出し動作を実現する。

本発明の具体的な一つの形態として、前記読出し動作において前記第１信号線及び第２信号線は前記第1レベルからディスチャージされ、前記第１レベルは第２レベルよりも低いレベルである。このとき、前記第１レベルは第２レベルとの差電圧の半分よりも低いレベルであり、前記第２ＭＯＳトランジスタはｎチャンネル型（ＭＮ３，ＭＮ４）であり、第１ＭＯＳトランジスタはｐチャンネル型（ＭＰ１，ＭＰ２）にするのがよい。この形態が上記増幅感度を大きくする一つの望ましい形態になる。この形態の適用例はビット線プリチャージ電圧のような読出し電圧のレベルが低く制限される相変化メモリ若しくは相変化メモリモジュールである。即ち、前記メモリセルは相変化メモリセル（ＭＣ１１〜ＭＣｍｎ）であり、読出し動作において前記第１信号線には選択された相変化メモリセルの抵抗値に応じてディスチャージ電流が流れ、読出し動作において前記第２信号線には相変化メモリセルの高抵抗値に応じたディスチャージ電流値と低抵抗値に応じたディスチャージ電流値との間のディスチャージ電流が流れる。

上記増幅感度を大きくする別の望ましい形態として、前記読出し動作において前記第１信号線及び第２信号線は前記第１レベルからディスチャージされ、前記第１レベルは第２レベルとの差電圧の半分よりも高いレベルであり、前記第２ＭＯＳトランジスタにｐチャンネル型（ＭＰ１４，ＭＰ１５）を採用し、第１ＭＯＳトランジスタにｎチャンネル型（ＭＮ１４，ＭＮ１５）を採用することができる。この形態の適用例はビット線プリチャージ電圧のような読出し電圧のレベルを電源電圧寄りの比較的高いレベルにするスタティックメモリ若しくはスタティックメモリモジュールである。即ち、前記メモリセルはスタティックメモリセルであり、読出し動作において前記第１信号線及び第２信号線には選択されたスタティックメモリセルの記憶情報に応じて相補的に電流が流れる。

本発明の別の具体的な形態として、前記データラッチ回路（ＤＬ，ＤＬ２）は前記プリアンプの出力をゲートに受ける入力ＭＯＳトランジスタ（ＭＰ５、ＭＰ６、ＭＮ１８、ＭＮ１９）と、前記入力ＭＯＳトランジスタを介して動作電源が供給されるスタティックラッチとを有し、前記入力ＭＯＳトランジスタのゲートを前記入力ノード（ＳＡＩＮ、ＳＡＩＮＢ）とし、前記スタティックラッチの入出力端子を前記出力ノード（ＳＡＯＴ、ＳＡＯＢ）とする。これによれば、読出し動作において前記分離状態を解除したとき第１信号線及び第２信号線とデータラッチ回路の入力ノードとの間の電荷移動に対して入力ＭＯＳトランジスタが感度良く応答して、データラッチ回路のラッチ動作を高速化するのに寄与する。このとき、前記データラッチ回路の出力ノードを前記第２レベルとは逆極性の第３レベルに初期化する第３初期化回路（ＰＣ３、ＰＣ７）を採用するのがよい。

本発明の更に別の具体的な形態として、前記データラッチ回路（ＤＬ１）は前記入力ノードと前記出力ノードに共通化された入出力端子を有するスタティックラッチから成る、請求項１記載の半導体集積回路。

〔２〕本発明に係る半導体集積回路は、選択された相変化メモリセルの抵抗値に応じて第１信号線（ＣＢＬ）に流れるディスチャージ電流と、相変化メモリセルの高抵抗に応じたディスチャージ電流値と低抵抗に応じたディスチャージ電流値との間の電流値をもって第２信号線（ＣＢＬｄｍ）に流れる参照電流との相違を検出して記憶情報を判定する読出し回路（ＲＣ）を供える。前記読出し回路は、読出し動作の開始前に前記第１信号線及び前記第２信号線を第１レベルに初期化する第１初期化回路（ＰＣ１）と、読出し動作において前記第１信号線と前記第２信号線の初期化レベルの変化を夫々増幅して出力するプリアンプ（ＰＡ）と、前記プリアンプの一対の出力を入力ノード（ＳＡＩＮ，ＳＡＩＮＢ）に受けてラッチ動作を行うデータラッチ回路(ＤＬ)と、読出し動作の開始前に前記データラッチ回路の入力ノードを第１レベルよりも高い第２レベルに初期化する第２初期化回路(ＰＣ２)とを有する。前記プリアンプは、前記第１信号線をゲートに受け入力ゲート容量を介して前記第１信号線を前記データラッチ回路の対応する入力ノードに結合し、前記第２信号線をゲートに受け入力ゲート容量を介して前記第２信号線を前記データラッチ回路の対応する入力ノードに結合するｐチャンネル型の一対の第１ＭＯＳトランジスタ（ＭＰ１，ＭＰ２）と、一方の前記第１ＭＯＳトランジスタを前記第１信号線に接続し、他方の前記第１ＭＯＳトランジスタを前記第２信号線に接続し、前記初期化の後にオン動作されるｎチャンネル型の一対の第２ＭＯＳトランジスタ（ＭＮ３，ＭＮ４）とを有する。これにより、第２ＭＯＳトランジスタの増幅感度を向上し、高速な読出し動作を実現することができる。

前記データラッチ回路（ＤＬ）は、例えば前記プリアンプの出力をゲートに受けるｐチャンネル型の入力ＭＯＳトランジスタ（ＭＰ５，ＭＰ６）と、前記入力ＭＯＳトランジスタを介して動作電源が供給されるスタティックラッチとを有し、前記入力ＭＯＳトランジスタのゲートを前記入力ノード（ＳＡＩＮ，ＳＡＩＮＢ）とし、前記スタティックラッチの入出力端子を前記出力ノード（ＳＡＯＴ，ＳＡＯＢ）とする。このとき、前記データラッチ回路の出力ノードを前記第２レベルと反対極性の第３レベルに初期化する第３初期化回路（ＰＣ３）を更に有するのがよい。

〔３〕本発明に係る半導体集積回路は、読出し動作において、ワード線で選択されたスタティックメモリセルの記憶情報に応じて第１信号線（ＢＬＴ）と第２信号線（ＢＬＢ）に相補的に流れる電流の相違を検出して記憶情報を判定する読出し回路（ＲＣ＿Ｃ）を供える。前記読出し回路は、読出し動作の開始前に前記第１信号線及び前記第２信号線を第１レベルに初期化する第１初期化回路（ＰＣ５）と、読出し動作において前記第１信号線と前記第２信号線の初期化レベルの変化を夫々増幅して出力するプリアンプ（ＰＡ１）と、前記プリアンプの一対の出力を入力ノードに受けてラッチ動作を行うデータラッチ回路(ＤＬ２)と、読出し動作の開始前に前記データラッチ回路の入力ノードを第１レベルよりも高い第２レベルに初期化する第２初期化回路(ＰＣ６)とを有する。前記プリアンプは、前記第１信号線をゲートに受け入力ゲート容量を介して前記第１信号線を前記データラッチ回路の対応する入力ノードに結合し、前記第２信号線をゲートに受け入力ゲート容量を介して前記第２信号線を前記データラッチ回路の対応する入力ノードに結合するｎチャンネル型の一対の第１ＭＯＳトランジスタ（ＭＮ１４、ＭＮ１５）と、一方の前記第１ＭＯＳトランジスタを前記第１信号線に接続し、他方の前記第１ＭＯＳトランジスタを前記第２信号線に接続し、前記初期化の後にオン動作されるｐチャンネル型の一対の第２ＭＯＳトランジスタ（ＭＰ１４，ＭＰ１５）とを有する。

前記データラッチ回路（ＤＬ２）は前記プリアンプの出力をゲートに受けるｎチャンネル型の入力ＭＯＳトランジスタ（ＭＮ１８，ＭＮ１９）と、前記入力ＭＯＳトランジスタを介して動作電源が供給されるスタティックラッチとを有し、前記入力ＭＯＳトランジスタのゲートを前記入力ノードとし、前記スタティックラッチの入出力端子を前記出力ノードとする。このとき、前記データラッチ回路の出力ノードを前記第２レベルと反対極性の第３レベルに初期化する第３初期化回路（ＰＣ７）を更に有するのがよい。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、ビット線への読出し信号量が小さくてもプリアンプを用いて必要な増幅を短時間で行うことができる。また、相変化メモリセルの記憶情報が破壊される虞を未然に防止しながら高速読出しを行うことができる。

本発明による相変化メモリモジュールに適用される読み出し回路を例示する回路図である。本発明による相変化メモリモジュールを例示する回路図である。相変化素子の特性図である。ダミーセルアレイの回路図である。図２の相変化メモリモジュールにおける読み出し動作のタイミングチャートである。読み出し回路の詳細な動作タイミングチャートである。別の相変化メモリセルモジュールを例示する回路図である。図７の相変化メモリセルモジュールに採用される読み出し回路の詳細を例示する回路図である。図７の相変化メモリモジュールにおける読み出し動作のタイミングチャートである。図１の相変化メモリセルモジュールに採用可能な別の読み出し回路Ｒの詳細を例示する回路図である。ＳＲＡＭ等に適用可能な読み出し回路を例示する回路図である。

符号の説明

１，１＿Ａ半導体集積回路
ＭＣ１１〜ＭＣｍｎメモリセル
ＣＢＬ、ＢＬＴ第１信号線
ＣＢＬｄｍ、ＢＬＢ第２信号線
ＲＣ、ＲＣ＿Ａ、ＲＣ＿Ｂ，ＲＣ＿Ｃ読出し回路
ＰＣ１、ＰＣ４、ＰＣ５第１初期化回路
ＰＡ、ＰＡ１プリアンプ
ＤＬ、ＤＬ１、ＤＬ２データラッチ回路
ＰＣ２、ＰＣ６第２初期化回路
ＭＰ１、ＭＰ２、ＭＮ１４、ＭＮ１５第１ＭＯＳトランジスタ
ＭＮ３、ＭＮ４、ＭＰ１４、ＭＰ１５第２ＭＯＳトランジスタ
ＭＰ５、ＭＰ６、ＭＮ１８、ＭＮ１９入力ＭＯＳトランジスタ
ＳＡＩＮ、ＳＡＩＮＢ入力ノード
ＳＡＯＴ、ＳＡＯＢ出力ノード

《第1の実施形態》
図２には本発明による相変化メモリモジュール（ＰＣＭ）１の一例が示される。同図に示される相変化メモリモジュール１は例えばマイクロプロセッサ等のデータ処理ＬＳＩにオンチップされた書換え可能な不揮発性メモリであってもよいし、或いは単体の不揮発性メモリＬＳＩであってもよい。

図２には記憶情報の読出し系に着目した構成が例示される。相変化メモリモジュール１はメモリセルアレイ（ＭＡＲＹ）２とダミーセルアレイ（ＭＡＲＹｄｍ）３とを有し、読出し動作において、メモリセルアレイから共通ビット線ＣＢＬに出力される記憶情報信号とダミーセルアレイ３からダミー共通ビット線ＣＢＬｄｍに出力される参照信号とを読出し回路ＲＣに供給し、読出し回路ＲＣが双方の信号差を増幅して記憶情報を判別して出力する。

メモリセルアレイ（ＭＡＲＹ）２はマトリクス配置された正規のメモリセルＭＣ１１〜ＭＣｍｎと、ダミーセルアレイ３における参照信号読出し経路における寄生容量成分との整合を図るためのダミーセル回路ＤＭＣ１〜ＤＭＣｍとを有する。ダミーセル回路ＤＭＣ１〜ＤＭＣｍについてはダミーセルアレイ３の詳細と共に後述する。

メモリセルＭＣ１１〜ＭＣｍｎの各々は、選択トランジスタＣＴと相変化素子ＲＰＣの直列回路によって構成され、一方が対応するビット線にＢＬ１〜ＢＬｍに他方が回路のグランド端子Ｖｓｓに接続される。選択トランジスタＣＴのゲートは対応するワード線ＷＬ１〜ＷＬｎに結合する。ワード線ＷＬ１〜ＷＬｎはワードドライバＷＤ１〜ＷＤｎの出力によって選択される。図示は省略するがワードドライバＷＤ１〜ＷＤｎにはＸアドレス信号をデコードするＸアドレスデコーダから出力されるワード線選択信号が供給される。ビット線ＢＬ１〜ＢＬｍはＹスイッチＹＳＷ１〜ＹＳＷｍを介して共通データ線ＣＢＬに接続される。ＹスイッチＹＳＷ１〜ＹＳＷｍはＣＭＯＳトランスファゲートから成り、それを選択的にスイッチ制御するＹ選択信号ＹＳＰ１，ＹＳＮ１〜ＹＳＰｍ，ＹＳＮｍはＹアドレス信号をデコードする図示を省略するＹアドレスデコーダが生成する。

相変化素子ＲＰＣは、加熱により２つの安定した状態（アモルファス状態と結晶状態）を切り替えられるカルコゲナイドという物質を利用し、カルコゲナイドの抵抗値はアモルファス状態にあると高く、結晶状態にあると低いことから、状態を切り替える（相変化を起こす）ことによって１ビットの情報を記憶する。例えば相変化素子ＲＰＣをカルコゲナイド材料の融点以上に熱してから急冷するようなリセットパルスを印加することによりアモルファス状態とし、融点よりも低く且つガラス転移点と同じかそれよりも高い結晶化温度より高い温度に保つようなセットパルスを印加することにより多結晶状態とすることができる。このような温度による相変化特性を有する相変化素子ＲＰＣに対する読み出し動作時において、ビット線電圧は過電流を起因として記憶情報が変化しないように低いレベルにしなければならない。

例えば図３に例示されるように相変化素子ＲＰＣの両端の電圧（二端子間電圧）が閾値電圧Ｖｔｈよりも高くされることによって結晶状態がアモルファス状態に向けて、或いはアモルファス状態が結晶状態に向けて変化しようとする可能性がある。読み出し動作時における二端子間電圧は閾値電圧Ｖｔｈよりも低い電圧Ｖｒにしなければならない。

選択トランジスタＣＴのドレイン−ソース間の電圧は、相変化素子ＲＰＣの抵抗値に従ってビット線電圧が分圧された値になるから抵抗値の大きな相変化素子に接続する選択トランジスタＣＴがワード線によって選択されたとき当該選択トランジスタに流れる電流は相対的に小さい。一方、抵抗値の小さな相変化素子に接続する選択トランジスタＣＴがワード線によって選択されたとき当該選択トランジスタに流れる電流は相対的に大きい。ダミーセルアレイ３は読出し動作において、抵抗値の小さな相変化素子ＲＰＣを介して流れる相対的に大きな電流と抵抗値の大きな相変化素子ＲＰＣを介して流れる相対的に小さな電流との間の電流を形成し、それに基づいてダミー共通データ線ＣＢＬｄｍに参照電位（参照信号）を形成する。読出し回路ＲＣはデータ読出し動作において共通データ線ＣＢＬとダミー共通データ線ＣＢＬｄｍとの電位差を増幅して、読出しデータの論理値を判定する。

図４にはダミーセルアレイ３が例示される。ダミーセルアレイ３は、1本のダミービット線ＢＬｄｍに接続された１個のダミーセル回路ＤＭＣを有する。ダミーセル回路ＤＭＣは、メモリセルの選択トランジスタＣＴと同等の特性を有するＭＯＳトランジスタＣＴｄｍと外部電圧Ｖｂａｉｓによって電流特性を制御するためのＭＯＳトランジスタＤＣＴとの直列回路から成り、ダミーワード線ＷＬｄｍ２にて選択されることにより、抵抗値の小さな相変化素子ＲＰＣを介して流れる相対的に大きな電流と抵抗値の大きな相変化素子ＲＰＣを介して流れる相対的に小さな電流との間の電流を流すようにされる。ダミービット線ＢＬｄｍにはメモリセルアレイ２における１本のビット線と同じ寄生容量が得られるようにＣＴが常時オフ状態にされたｎ個メモリセルＭＣと同じセル回路が接続さる。これと同様の観点からメモリアレイ２の各ビット線ＢＬ１〜ＢＬｍにはダミーセル回路ＤＭＣ１〜ＤＭＣｍが接続される。ダミーセル回路ＤＭＣ１〜ＤＭＣｍはダミーセル回路ＤＭＣと同様にＭＯＳトランジスタＣＴｄｍと、電圧ＶｂａｉｓでバイアスされるＭＯＳトランジスタＤＭＣと、の直列回路によって構成される。メモリセルアレイ２のダミーワード線ＷＬｄｍ１はダミーワードドライバＷＤｄｍ１により常時非選択、ダミーセルアレイ３のダミーワード線ＷＬｄｍ２はダミーワードドライバＷＤｄｍ２によりワード線ＷＬ１〜ＷＬｍの選択タイミングに同期して選択される。

ダミービット線ＢＬｄｍはダミーＹスイッチＤＴＳＷｍを介してダミー共通ビット線ＣＢＬｄｍに接続される。このダミー共通ビット線ＣＢＬｄｍにはメモリアレイ２における共通ビット線ＣＢＬの寄生容量と整合するようダミーＹスイッチＤＹＳＷ１〜ＤＴＳＷｍ-1が接続される。ダミーＹスイッチＤＹＳＷ１〜ＤＴＳＷｍ-1は常時オフ、ダミーＹスイッチＤＹＳＷｍはＹスイッチＹＳＷ１〜ＴＳＷｍのオン動作タイミングに同期してオン状態にされる。

図１には読み出し回路ＲＣの具体例が示される。読出し回路ＲＣは、読出し動作において共通データ線ＣＢＬ及びダミー共通データ線ＣＢＬｄｍのレベルを初期化する第１初期化回路ＰＣ１、読出し動作において共通データ線ＣＢＬとダミー共通データ線ＣＢＬｄｍとの間の電位差を増幅して出力するプリアンプＰＡと、プリアンプの出力を増幅してラッチするデータラッチ回路ＤＬと、読出し動作において前記データラッチ回路ＤＬの入力レベルを初期化する第２初期化回路ＰＣ２と、読出し動作において前記データラッチ回路ＤＬの出力レベルを初期化する第３初期化回路ＰＣ３とを有する。

第１初期化回路ＰＣ１は選択的に共通データ線ＣＢＬ及びダミー共通データ線ＣＢＬｄｍにプリチャージ電圧Ｖｐｃを供給するｎチャンネル型のプリチャージＭＯＳトランジスタＭＮ１，ＭＮ２によって構成される。プリチャージＭＯＳトランジスタＭＮ１，ＭＮ２はプリチャージ信号ＰＣＥによってスイッチ制御される。プリチャージ電圧Ｖｐｃは電源電圧Ｖｄｄよりも低い電圧である。図３より明らかなように、読出し動作では相変化素子ＲＰＣの端子電圧が閾値電圧Ｖｔｈを超えて記憶情報が破壊されないように、ビット線ＢＬに印加されるプリチャージ電圧は制限されなければならないからである。例えば電源電圧Ｖｄｄ＝１．５のとき、プリチャージ電圧はＶｐｃ＝０．５Ｖのような電圧にされる。尚、図においてｎチャンネル型ＭＯＳトランジスタは基体ゲート（バックゲート）に矢印を付したｐチャンネル型ＭＯＳトランジスタと区別されて図示されている。

プリアンプＰＡは夫々直列されたｎチャンネル型ＭＯＳトランジスタＭＮ３及びｐチャンネル型ＭＯＳトランジスタＭＰ１と、ｎチャンネル型ＭＯＳトランジスタＭＮ４及びｐチャンネル型ＭＯＳトランジスタＭＰ２とを有する。ＭＯＳトランジスタＭＰ１はゲートが共通データ線ＣＢＬに、ソースがデータラッチ回路ＤＬの入力ノードＳＡＩＮに結合され、ＭＯＳトランジスタＭＰ２はゲートが共通データ線ＣＢＬに、ソースがデータラッチ回路ＤＬの入力ノードＳＡＩＮＢに結合される。ＭＯＳトランジスタＭＮ３はＭＯＳトランジスタＭＰ１と共通データ線ＣＢＬとの接続と分離を選択的に行なう。ＭＯＳトランジスタＭＮ４はＭＯＳトランジスタＭＰ２とダミー共通データ線ＣＢＬｄｍとの接続と分離を選択的に行なう。ＭＯＳトランジスタＭＮ３，ＭＮ４はセンスアンプ信号ＳＡＥによりスイッチ制御される。

第２初期化回路ＰＣ２は選択的にデータラッチ回路ＤＬの入力ノードＳＡＩＮ，ＳＡＩＮＢに電源電圧Ｖｄｄを供給するｐチャンネル型のプリチャージＭＯＳトランジスタＭＰ３，ＭＰ４によって構成される。ＭＯＳトランジスタＭＰ３，ＭＰ４はプリチャージ信号ＰＣＥの反転信号（反転プリチャージ信号）ＰＣＥＢによってスイッチ制御される。

データラッチ回路ＤＬは、ｐチャンネル型ＭＯＳトランジスタＭＰ７，ＭＰ８とｎチャンネル型ＭＯＳトランジスタＭＮ５，ＭＮ６から成るスタティックラッチを有し、このスタティックラッチに電源電圧Ｖｄｄから動作電源を供給するｐチャンネル型入力ＭＯＳトランジスタＭＰ５，ＭＰ６が設けられる。入力ＭＯＳトランジスタＭＰ５，ＭＰ６のゲートに入力ノードＳＡＩＮ，ＳＡＩＮＢが結合される。

第３初期化回路ＰＣ３は選択的にデータラッチ回路ＤＬの出力ノードＳＡＯＴ，ＳＡＯＢにグランド電圧Ｖｓｓを供給するｎチャンネル型のディスチャージＭＯＳトランジスタＭＮ７，ＭＮ８によって構成される。ＭＯＳトランジスタＭＮ７，ＭＮ８はプリチャージ信号ＰＣＥによってスイッチ制御される。

データ読出し動作においてＹスイッチによるＹ選択の後、ワード線選択タイミングの前に、プリチャージ信号ＰＣＥにより共通データ線ＣＢＬ，ＣＢＬｄｍが電圧Ｖｐｃによりプリチャージされ、反転プリチャージ信号ＰＣＥＢにより入力ノードＳＡＩＮ，ＳＡＩＮＢが電圧Ｖｄｄによりプリチャージされる。この状態においてＭＯＳトランジスタＭＮ３，ＭＮ４はカットオフにされており、ＭＯＳトランジスタＭＰ１，ＭＰ２のゲート・ソース間電圧は、ＶｄｄとＶｐｃとの差電圧にされる。ワード線が選択されてＣＴを介してビット線のディスチャージが開始されるとＣＢＬとＣＢＬｄｍの間に電位差が形成され、その電位差は双方のゲート・ソース間電圧に反映される。ＭＯＳトランジスタＭＮ３，ＭＮ４をターンオンさせることにより、ＭＯＳトランジスタＭＰ１，ＭＰ２は夫々の比較的大きなゲート・ソース間電圧に応ずる大きな相互コンダクタンスをもってＳＡＩＮ，ＳＡＩＮの電荷をＣＢＬ，ＣＢＬｄｍに向かって移動させ、これにより、ＳＡＩＮとＳＡＩＮＢは前記電位差を保って比較的大きな電位低下を生ずる。ＳＡＩＮとＳＡＩＮＢの電位低下に従ってＭＰ５，ＭＰ６が駆動されることにより、スタティックラッチへの動作電流の供給は左右の出力ノードＳＡＯＴ，ＳＡＯＢで相違され、それによってスタティックラッチは読出しデータの論理値に従ったデータをラッチする。

図５には図２の相変化メモリモジュールにおける読み出し動作のタイミングチャートが例示される。Yアドレスデコード結果を受け取ることによりＹスイッチＹＳＷ１〜ＹＳＷｍの一つＹＳＷｉとダミーＹスイッチＤＴＳＷｍが選択され、それに対応するビット線ＢＬｉが共通データ線ＣＢＬに接続し、ダミービット線ＢＬｄｍがダミー共通データ線ＣＢＬｄｍに接続する。この後に、プリチャージ信号ＰＣＥが活性化され、共通データ線ＣＢＬとビット線ＢＬｉ、並びにダミー共通データ線ＣＢＬｄｍとダミービット線ＢＬｄｍが読出し電圧Ｖｐｃに充電される。また、同じタイミングにて読み出し回路ＲＣ内の出力ノードＳＡＯＴ，ＳＡＯＢ及び入力ノードＳＡＩＮ，ＳＡＩＮＢに対しても、プリチャージ信号ＰＣＥ、ＰＣＥＢを用いてプリチャージが行われる。プリチャージ完了に従いプリチャージ信号ＰＣＥ、ＰＣＥＢを非活性化し、同じタイミングでＸアドレスデコーダの出力に従いワードドライバを用いてワード線ＷＬ１〜ＷＬｎの中から1本のワード線ＷＬｊとダミーワード線ＷＬｄｍ２が選択レベルに駆動される（ｔ１）。１本のワード線ＷＬｊ及びダミーワード線ＷＬｄｍ２が選択レベルに駆動されることによって相変化メモリセルＭＣおよびダミーセル回路ＤＭＣには選択ＭＯＳトランジスタＣＴおよびＣＴｄｍを介して電流パスが形成され、これによってビット線ＢＬｉに蓄積されている電荷の放電経路にある相変化素子ＲＰＣが結晶化によって低抵抗状態にある時はビット線ＢＬｉの電圧変化は大きく、アモルファス化によって高抵抗状態にある時は電圧変化が小さい。このとき、ダミーセル回路ＤＭＣの電流駆動力を制御する電圧Ｖｂｉａｓは、低抵抗状態と高抵抗状態の両方に対して共通データ線ＣＢＬ、ＣＢＬｄｍの電圧を比較できるように設定されている。共通データ線ＣＢＬとダミービット線ＢＬｄｍの間に読み出し回路ＲＣの安定動作に必要な電位差が形成された後、時刻ｔ２にアンプ活性化信号ＳＡＥが活性化され、データラッチ回路ＤＬのラッチ動作が開始される。それによって相補出力ノードＳＡＯＴ，ＳＡＯＢの相補出力データが確定される。ここで、ワード線ＷＬｊおよびダミーワード線ＷＬｄｍ２を活性化してから共通データ線ＣＢＬとダミー共通データ線ＣＢＬｄｍの間に前記安定動作に必要な電位差が形成されるまでの時間をＴｗａｉｔと明示している。

図６には読み出し回路ＲＣの詳細な動作タイミングが例示される。ここでは“Ｈデータ”（相変化素子は結晶化により低抵抗状態にある）読出しの場合について例示する。既にワード線選択が行われており、共通ビット線ＣＢＬとダミー共通ビット線ＣＢＬｄｍとの間には電位差が形成されている。共通ビット線ＣＢＬとダミー共通ビット線ＣＢＬｄｍとの間の電圧差ＤＩＦＦ０が十分大きな値となるタイミングで、アンプ活性化信号ＳＡＥがハイレベルにされる（時刻ｔ２）。これにより、プリアンプＰＡ内のトランジスタ対ＭＮ３，ＭＮ４がオン状態にされ、データラッチ回路ＤＬの入力ノードＳＡＩＮ，ＳＡＩＮＢから共通ビット線ＣＢＬ，ＣＢＬｄｍ、さらにビット線ＢＬｉ、ダミービット線ＢＬｄｍの方向に向かって電荷の移動が起こる。データラッチ回路ＤＬの入力ノードＳＡＩＮ，ＳＡＩＮＢの電圧が低下し、その電圧差がＤＩＦＦ１となるタイミング（ｔ３）で、データラッチ回路ＤＬ内のトランジスタ対ＭＰ５，ＭＰ６がターンオンする。図６にはこれによって生ずるノードＳＡＩＮ，ＳＡＩＮＢと、ＮＤ３，ＮＤ４と、ＳＡＯＴ，ＳＡＯＢとの動作波形の詳細が示される。すなわち、ＭＯＳトランジスタＭＮ３，ＭＮ４がターンオンされると、共通ビット線ＣＢＬ，ＣＢＬｄｍ側の電荷と、ノードＳＡＩＮ，ＳＡＩＮＢの充電電荷とがチャージシェアされ、このチャージシェア動作によって、そのときの共通データ線ＣＢＬ，ＣＢＬｄｍの電圧差ＤＩＦＦ０よりも大きな電圧差ＤＩＦＦ１がノードＳＡＩＮ，ＳＡＩＮＢに生じる。前述の如く、チャージシェアの直前において共通ビット線ＣＢＬとダミー共通ビット線ＣＢＬｄｍは相変化素子における記憶情報の破壊防止を保証できる低い電圧であるプリチャージ電圧Ｖｐｃを基点に放電動作が行われており、これに対し電源電圧Ｖｄｄで動作するデータラッチ回路ＤＬ側ではノードＳＡＩＮ，ＳＡＩＮＢが電源電圧Ｖｄｄにプリチャージされており、その時点でＭＯＳトランジスタＭＰ１，ＭＰ２には大きなゲート・ソース間電圧が得られている。したがって、この状態からＭＯＳトランジスタＭＮ３，ＭＮ４をオン動作させると、ＭＯＳトランジスタＭＰ１，ＭＰ２は比較的大きな相互コンダクタンスをもって前記チャージシェアをおこなう。これにより、ノードＳＡＩＮ，ＳＡＩＮＢには即座に電圧差ＤＩＦＦ０よりも大きな電圧差ＤＩＦＦ１が形成される。

ＭＯＳトランジスタ対ＭＰ５，ＭＰ６は、ノードＳＡＩＮ，ＳＡＩＮＢの電圧に応じた駆動能力を有するので、ノードＮＤ３，ＮＤ４を充電する速度に差が生じる。同図では、ノードＮＤ３とＮＤ４の電圧差が、ノードＳＡＩＮとＳＡＩＮＢの電圧差ＤＩＦＦ１よりも大きなＤＩＦＦ２となったタイミングでデータラッチの出カノードＳＡＯＴ，ＳＡＯＢが駆動され始める。即ち、図６の例では充電動作はノードＮＤ４よりもノードＮＤ３の方が速いので、先にノードＳＡＯＴの充電レベルが上昇しようとし、これによってスタティックラッチ回路はノードＳＡＯＴをハイレベル、ノードＳＡＯＢをローレベルとするラッチ動作を確定する。尚、前記読出し電圧ＶｐｃはノードＳＡＩＮＴとＳＡＩＮＢが持つ容量を考慮に入れて、前述のチャージシェア動作によって上昇する共通ビット線ＣＢＬ，ＣＢＬｄｍ、さらにはビット線ＢＬ、ダミービット線ＢＬｄｍの電圧（同図ではＶｐｃ’’とされているときの状態）が、相変化素子ＲＰＣの抵抗を保つ電圧（すなわち図３に示した二端子間の電圧が閾値電圧Ｖｔｈよりも低い値）となるように設計されている。

上記読出し回路ＲＣによれば以下の作用効果を得る。第１の点は、プリアンプＰＡの駆動能力を向上することにより、増幅時間を短縮したことである。共通データ線ＣＢＬ，ＣＢＬｄｍを第１の電圧Ｖｐｃにプリチャージし、プリアンプＰＡの出力側のノードＳＡＩＮ，ＳＡＩＮＢを第２の電圧Ｖｄｄ（Ｖｄｄ＞Ｖｐｃ）にプリチャージを行うことによって、ＭＯＳトランジスタ対ＭＮ３，ＭＮ４がオン状態にされると、プリアンプＰＡ内のトランジスタ対ＭＰ１，ＭＰ２のソース・ドレイン間に、ほぼＶｐｃ−Ｖｄｄに近い値の電圧が印加される。また、ＭＯＳトランジスタ対ＭＰ１，ＭＰ２のゲート電極は共通データ線ＣＢＬ，ＣＢＬｄｍの電圧(ここでは、ほぼ読出し電圧Ｖｐｃに等しい電圧)が印加される。前述したように相変化メモリでは読出し電圧Ｖｐｃは閾値電圧Ｖｔｈよりも低い電圧に抑制されるので、トランジスタ対ＭＰ１，ＭＰ２のソース・ドレイン間とゲート・ソース間には、Ｖｐｃ−Ｖｄｄに近い値の電圧が印加されている。しがたって、プリアンプＡＰの活性化直後、すなわちＭＯＳトランジスタＭＮ３，ＭＮ４が導通状態となった直後は、トランジスタ対ＭＰ１，ＭＰ２が飽和領域で動作するので、より多くの電荷を短時間で移動する事ができて、増幅動作の高速化が可能となる。

第２の点は、ＭＯＳトランジスタ対ＭＮ３，ＭＮ４により、プリアンプＰＡは容量結合型のアンプ機能も有することである。すなわち、センス活性化信号ＳＡＥの活性化前は、ＭＯＳトランジスタ対ＭＮ３，ＭＮ４はカットオフ状態にあるので、プリアンプＰＡの出力側ノードＳＡＩＮ，ＳＡＩＮＢと共通ビット線ＣＢＬ，ＣＢＬｄｍとは遮断されている。その一方で、プリアンプＰＡの出力側ノードＳＡＩＮ，ＳＡＩＮＢと共通ビット線ＣＢＬ，ＣＢＬｄｍは、ＭＯＳトランジスタ対ＭＰ１，ＭＰ２のゲート容量で結合されているので、ワード線活性化中のビット線の電位変動が容量性カップリングによりプリアンプＰＡの出力側ノードＳＡＩＮ，ＳＡＩＮＢに伝達される。このカップリングによるプリアンプＰＡの出力側ノードＳＡＩＮ，ＳＡＩＮＢの変動電位の方向はアンプ活性化後の変位と同じ方向であるため、プリアンプＰＡの増幅作用が向上される。

第３の点は、Pチャネル型ＭＯＳトランジスタ対ＭＰ５，ＭＰ６をゲート入力トランジスタとして用いたゲート入力型のデータラッチ回路ＤＬを採用したことにより、タイミングレスの動作を実現している点である。すなわち、プリチャージ回路ＰＣ２を用いてプリアンプＰＡの出カ側ノードＳＡＩＮ，ＳＡＩＮＢを電源電圧Ｖｄｄにプリチャージすることにより、待機時のトランジスタ対ＭＰ５，ＭＰ６をカットオフ状態に保持することができる。また、プリチャージ回路ＰＣ３を用いてデータラッチ回路ＤＬの出力側ノードＳＡＯＴ，ＳＡＯＢをグランド電圧Ｖｓｓにプリチャージすることにより、データラッチ回路ＤＬの内部ノードをグランド電圧Ｖｓｓに固定することができる。以上の構成から、プリアンプＰＡとデータラッチ回路ＤＬとを一つのアンプ活性化信号ＳＡＥで起動することができるので、タイミングマージンを省くことが可能となる。すなわち、読出し回路ＲＣの動作時間を短縮することが可能となる。以上三点の特徴事項により、読出し動作におけるメモリセル電流が小さな相変化メモリの場合においても、僅かの電圧差を短時間で増幅することが可能となる。

《第２の実施形態》
図７には別の相変化メモリセルモジュール１＿Ａの例が示される。読み出しのためのメモリセルアレイ２＿Ａの構成が図２とは相違される。この構成の特徴は、下記の二つである。第１に、ビット線ＢＬ１〜ＢＬｍに平行にソース線ＳＬ１〜ＳＬｍがそれぞれ配置されている点にある。メモリセルＭＣＲ１１〜ＭＣＲｍｎは、直列された相変化素子ＲＰＣとＭＯＳトランジスタＣＴが、ビット線とソース線との間に挿入されて構成される。及びダミーメモリセル回路ＤＭＣ１〜ＤＭＣｍも同様に配置される。第２に、一本のビット線と一本のソース線を対とした単位で、ＹスイッチＹＳＷＡ１〜ＹＳＷＡｍが配置される点にある。ＹスイッチＹＳＷＡ１〜ＹＳＷＡｍは、第１のＣＭＯＳトランスファゲートＴＧ、第２のＣＭＯＳトランスファゲートＴＧ２、及びＮチャンネル型スイッチＭＯＳトランジスタＭＮ２０から構成され、Y選択信号ＹＳＮ１，ＹＳＰ１〜ＹＳＮｍＹＳＰｍで制御される。前記第１のＣＭＯＳトランスファゲートＴＧ１は対応するビット線と共通ビット線ＣＢＬとの間に挿入され、Ｙ選択信号で選択されたビット線を共通ビット線ＣＢＬに接続する。第２のＣＭＯＳトランスファゲートＴＧ２はソース線と読出し電圧Ｖｐｃ端子との間に挿入され、読出し動作時にソース線を読出し電圧Ｖｐｃにプリチャージする。スイッチＭＯＳトランジスタＭＮ２０はソース線とグランド電圧Ｖｓｓとの間に挿入され、待機時にソース線ＳＬ１〜ＳＬｍをグランド電圧Ｖｓｓに駆動する。ダミーセルアレイ３＿Ａの基本構成は図４と同じであり、メモリアレイ２に対するメモリセルアレイ２＿Ａの相違点と同じ相違が反映されている。

図８には図７の相変化メモリセルモジュール１＿Ａに採用される読み出し回路ＲＣ＿Ａの詳細が例示される。図1との相違点は、下記の二点である。第１の相違点は、プリチャージ回路ＰＣ１がＰＣ４に置き換わっている点にある。このプリチャージ回路ＰＣ４にて、共通データ線ＣＢＬ，ＣＢＬｄｍをグランド電圧Ｖｓｓに駆動する。第２の点は、プリアンプＰＡの出力側ノードＳＡＩＮ，ＳＡＩＮＢとデータラッチ回路ＤＬとの接続を逆にした点にある。すなわち、出力ノードＳＡＩＮをデータラッチ回路ＤＬのトランジスタＭＰ６のゲート電極に、出力ノードＳＡＩＮＢをデータラッチ回路ＤＬのトランジスタＭＰ５のゲート電極にそれぞれ接続する。この接続変更は便宜上図５との動作の整合を採るためであり、必須ではない。その他の構成は図１と同様であるのでその詳細な説明は省略する。

図９には図７の相変化メモリモジュール１＿Ａにおける読み出し動作タイミングが例示される。まず、Yアドレスによって選択されたビット線ＢＬｉとダミービット線が図８のプリチャージ回路ＰＣ４により対応するＹスイッチＹＳＡｉとダミーＹスイッチのＣＭＯＳトランスファゲートＴＧ１を介してグランド電圧Ｖｓｓにプリチャージされ、また、ソース線がＳＬがＣＭＯＳトランスファゲートＴＧ２を介して読出し電圧Ｖｐｃに充電される。次にプリチャージ信号ＰＣＥが非活性化された後で、１本のワード線ＷＬｊとダミーワード線ＷＬｄｍ２が選択される。これにより、ソース線ＳＬの電荷がビット線ＢＬｉおよびダミービット線ＢＬｄｍに流れ込むので、それらの電位は徐々に上昇を始める。相変化素子が結晶状態にある時は、相変化素子の抵抗が低いので、ビット線の電圧変化は大きい。逆に、アモルファス状態にある時は、相変化素子の抵抗が高いので、ビット線の電圧変化は小さい。プリアンプＰＡの出力側ノードＳＡＩＮ，ＳＡＩＮＢは電位の低い共通ビット線ＣＢＬ又はＣＢＬｄｍの側が先に変化することにより、後段のクロスカップル型データラッチ回路ＤＬの出力ノードＳＡＯＴ，ＳＡＯＢの電圧が確定する。この構成は図１に比べて読出し回路ＲＣ＿Ａの高速化が促進される。すなわち、ソース線からビット線に電荷を注入して記憶情報を読み出す動作により、プリアンプＰＡに入力される信号電圧は、実施の形態1より更に低くなる。これにより、プリアンプＰＡ内のトランジスタ対ＭＰ１，ＭＰ２に印加されるゲート・ソース間電圧及びソース・ドレイン間電圧が、−Ｖｄｄに近くなるので、トランジスタ対ＭＰ５，ＭＰ６に対する当初の駆動能力が増す。従って、プリアンプＰＡの動作時間が更に短縮され、相変化メモリの更なる高速読出しを実現することができる。

《第３の実施形態》
図１０には図１の相変化メモリセルモジュール１に採用可能な別の読み出し回路ＲＣ＿Ｂの詳細が例示される。図１との相違点は、プリアンプＰＡの出力をクロスカップル型ラッチアンプＤＬ１のセンスノードに直接接続している点にある。プリアンプＰＡの出力信号差が最大となるタイミングにて、ラッチアンプ活性化信号ＬＳＡＥおよびＬＳＡＥＢを活性化する。この構成においてプリチャージ回路ＰＣ３は不要になる。この構成により、読出し回路に用いられるトランジスタ数を低減することができ、小面積で高速な相変化メモリの実現が可能になる。

《第４の実施形態》
図１１には更に別の読み出し回路が例示される。同図に示される読出し回路ＲＣ＿Ｃは、例えばＳＲＡＭ(Static Random Access Memory)のように、ビット線を電源電圧Ｖｄｄ寄りまでプリチャージして読み出し動作を行うメモリ、或いはフラッシュメモリのように読出しディスターブの影響を低減するためにビット線を電源電圧一杯までプリチャージせずに読み出し動作を行うメモリへの適用を想定する。即ち、プリアンプやデータラッチ回路は電源電圧で動作させるがビット線プリチャージは電源電圧よりも低い電源電圧寄りで行なうメモリへの適用を想定する。この場合には図１に対して極性を逆とする構成を備える。すなわち、図１で示した構成例に対してｎチャネル型ＭＯＳトランジスタの箇所をｐチャネル型ＭＯＳトランジスタとし、反対にｐチャネル型ＭＯＳトランジスタの箇所をｎチャネル型ＭＯＳトランジスタにし、電源電圧Ｖｄｄの箇所をグランド電圧Ｖｓｓに、グランド電圧Ｖｓｓの箇所を電源電圧Ｖｄｄに接続する。これに応じて、プリチャージ回路の構成と機能も変更されている。プリチャージ回路ＰＣ５は、相補ビット線ＢＬＴ，ＢＬＢを読出し電圧Ｖｐｃに駆動する二つのＰチャンネル型ＭＯＳトランジスタＭＰ１２，ＭＰ１３で構成する。ここで、読出し電圧Ｖｐｃは電源電圧Ｖｄｄ寄りの電圧であり、Ｖｄｄであっても差し支えない。また、プリチャージ回路ＰＣ６は、プリアンプＰＡ１の出力側ノードＳＡＩＮ，ＳＡＩＮＢをグランド電圧Ｖｓｓに駆動する二つのｎチャンネル型ＭＯＳトランジスタＭＮ１６，ＭＮ１７で構成される。さらに、プリチャージ回路ＰＣ７は、データラッチ回路ＤＬ２の出力ノードＳＡＯＴ，ＳＡＯＢを電源電圧Ｖｄｄに駆動する二つのｐチャンネル型ＭＯＳトランジスタＭＰ１８，ＭＰ１９で構成される。

このような構成において、アンプ活性化信号ＳＡＥの活性化を行うことによって、プリアンプＰＡ１はビット線にプリチャージされた電荷をプリアンプＰＡ１の出力側ノードＳＡＩＮ，ＳＡＩＮＢへ移動する。ビット線電位の高いプリアンプ出力(例えばノードＳＡＩＮ〉に対応するデータラッチ回路ＤＬ２の出力ノード(例えばＳＡＯＴ)に、ローレベル（Ｌ）データが速く伝達されて、データラッチ回路ＤＬ２によるデータラッチ状態が早く確立する。各ＭＯＳトランジスタが動作するときは、プリチャージ動作によって各端子に高いバイアス電圧が印加されている事により、多くの電流が流れる。多くの電流が流れることによって、より高速にプリアンプＰＡ１の出力側データが確定する。このように、ＭＯＳトランジスタの導電型や電源とグランドへの接続形態のような、回路の極性が変わっても、前述の実施形態と同様の作用及び効果を得えることができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

本発明は相変化メモリやＳＲＡＭ等のメモリＬＳＩはもとより、そのようなメモリモジュールを備えてマイクロコンピュータに代表されるデータ処理ＬＳＩ等に広く適用することができる。

Claims

複数のメモリセルの中から選択されたメモリセルの記憶情報に応じて第１信号線に現れる変化と他の第２信号線に現れる変化との相違を検出して記憶情報を判定する読出し回路を供え、
前記読出し回路は、読出し動作の開始前に前記第１信号線及び前記第２信号線を第１レベルに初期化する第１初期化回路と、読出し動作において前記第１信号線と前記第２信号線の初期化レベルの変化を夫々増幅して出力するプリアンプと、前記プリアンプの一対の出力を入力ノードに受けてラッチ動作を行うデータラッチ回路と、読出し動作の開始前に前記データラッチ回路の入力ノードを第２レベルに初期化する第２初期化回路とを有し、
前記プリアンプは、前記第１信号線をゲートに受け入力ゲート容量を介して前記第１信号線を前記データラッチ回路の対応する入力ノードに結合し、前記第２信号線をゲートに受け入力ゲート容量を介して前記第２信号線を前記データラッチ回路の対応する入力ノードに結合する一対の第１ＭＯＳトランジスタと、一方の前記第１ＭＯＳトランジスタを前記第１信号線に接続し、他方の前記第１ＭＯＳトランジスタを前記第２信号線に接続し、前記初期化の後にオン動作される一対の第２ＭＯＳトランジスタとを有する、半導体集積回路。
前記読出し動作において前記第１信号線及び第２信号線は前記第1レベルからディスチャージされ、前記第１レベルは第２レベルよりも低いレベルである、請求項１記載の半導体集積回路。
前記第１レベルは第２レベルとの差電圧の半分よりも低いレベルであり、前記第１ＭＯＳトランジスタはｐチャンネル型であり、第２ＭＯＳトランジスタはｎチャンネル型である、請求項２記載の半導体集積回路。
前記メモリセルは相変化メモリセルであり、読出し動作において前記第１信号線には選択された相変化メモリセルの抵抗値に応じてディスチャージ電流が流れ、読出し動作において前記第２信号線には相変化メモリセルの高抵抗値に応じたディスチャージ電流値と低抵抗値に応じたディスチャージ電流値との間のディスチャージ電流が流れる、請求項３記載の半導体集積回路。
前記読出し動作において前記第１信号線及び第２信号線は前記第１レベルからディスチャージされ、前記第１レベルは第２レベルとの差電圧の半分よりも高いレベルであり、前記第１ＭＯＳトランジスタはｎチャンネル型であり、第２ＭＯＳトランジスタはｐチャンネル型である、請求項２記載の半導体集積回路。
前記メモリセルはスタティックメモリセルであり、読出し動作において前記第１信号線及び第２信号線には選択されたスタティックメモリセルの記憶情報に応じて相補的に電流が流れる、請求項５記載の半導体集積回路。
前記データラッチ回路は前記プリアンプの出力をゲートに受ける入力ＭＯＳトランジスタと、前記入力ＭＯＳトランジスタを介して動作電源が供給されるスタティックラッチとを有し、前記入力ＭＯＳトランジスタのゲートを前記入力ノードとし、前記スタティックラッチの入出力端子を前記出力ノードとする、請求項１記載の半導体集積回路。
前記データラッチ回路の出力ノードを第３レベルに初期化する第３初期化回路を更に有し、前記第３レベルは前記第２レベルとは逆極性である、請求項７記載の半導体集積回路。
前記データラッチ回路は前記入力ノードと前記出力ノードに共通化された入出力端子を有するスタティックラッチから成る、請求項１記載の半導体集積回路。
読出し動作において、選択された相変化メモリセルの抵抗値に応じて第１信号線に流れるディスチャージ電流と、相変化メモリセルの高抵抗に応じたディスチャージ電流値と低抵抗に応じたディスチャージ電流値との間の電流値をもって第２信号線に流れる参照電流との相違を検出して記憶情報を判定する読出し回路を供え、
前記読出し回路は、読出し動作の開始前に前記第１信号線及び前記第２信号線を第１レベルに初期化する第１初期化回路と、読出し動作において前記第１信号線と前記第２信号線の初期化レベルの変化を夫々増幅して出力するプリアンプと、前記プリアンプの一対の出力を入力ノードに受けてラッチ動作を行うデータラッチ回路と、読出し動作の開始前に前記データラッチ回路の入力ノードを第１レベルよりも高い第２レベルに初期化する第２初期化回路とを有し、
前記プリアンプは、前記第１信号線をゲートに受け入力ゲート容量を介して前記第１信号線を前記データラッチ回路の対応する入力ノードに結合し、前記第２信号線をゲートに受け入力ゲート容量を介して前記第２信号線を前記データラッチ回路の対応する入力ノードに結合するｐチャンネル型の一対の第１ＭＯＳトランジスタと、一方の前記第１ＭＯＳトランジスタを前記第１信号線に接続し、他方の前記第１ＭＯＳトランジスタを前記第２信号線に接続し、前記初期化の後にオン動作されるｎチャンネル型の一対の第２ＭＯＳトランジスタとを有する、半導体集積回路。
前記データラッチ回路は前記プリアンプの出力をゲートに受けるｐチャンネル型の入力ＭＯＳトランジスタと、前記入力ＭＯＳトランジスタを介して動作電源が供給されるスタティックラッチとを有し、前記入力ＭＯＳトランジスタのゲートを前記入力ノードとし、前記スタティックラッチの入出力端子を前記出力ノードとする、請求項１０記載の半導体集積回路。
前記データラッチ回路の出力ノードを前記第２レベルと反対極性の第３レベルに初期化する第３初期化回路を更に有する、請求項１１記載の半導体集積回路。
読出し動作において、ワード線で選択されたスタティックメモリセルの記憶情報に応じて第１信号線と第２信号線に相補的に流れる電流の相違を検出して記憶情報を判定する読出し回路を供え、
前記読出し回路は、読出し動作の開始前に前記第１信号線及び前記第２信号線を第１レベルに初期化する第１初期化回路と、読出し動作において前記第１信号線と前記第２信号線の初期化レベルの変化を夫々増幅して出力するプリアンプと、前記プリアンプの一対の出力を入力ノードに受けてラッチ動作を行うデータラッチ回路と、読出し動作の開始前に前記データラッチ回路の入力ノードを第１レベルよりも高い第２レベルに初期化する第２初期化回路とを有し、
前記プリアンプは、前記第１信号線をゲートに受け入力ゲート容量を介して前記第１信号線を前記データラッチ回路の対応する入力ノードに結合し、前記第２信号線をゲートに受け入力ゲート容量を介して前記第２信号線を前記データラッチ回路の対応する入力ノードに結合するｎチャンネル型の一対の第１ＭＯＳトランジスタと、一方の前記第１ＭＯＳトランジスタを前記第１信号線に接続し、他方の前記第１ＭＯＳトランジスタを前記第２信号線に接続し、前記初期化の後にオン動作されるｐチャンネル型の一対の第２ＭＯＳトランジスタとを有する、半導体集積回路。
前記データラッチ回路は前記プリアンプの出力をゲートに受けるｎチャンネル型の入力ＭＯＳトランジスタと、前記入力ＭＯＳトランジスタを介して動作電源が供給されるスタティックラッチとを有し、前記入力ＭＯＳトランジスタのゲートを前記入力ノードとし、前記スタティックラッチの入出力端子を前記出力ノードとする、請求項１３記載の半導体集積回路。
前記データラッチ回路の出力ノードを前記第２レベルと反対極性の第３レベルに初期化する第３初期化回路を更に有する、請求項１４記載の半導体集積回路。