JP4013435B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、MOSトランジスタを用いた半導体集積回路に関し、特に、ROM、EEROMのような電流型メモリセルと、低電圧動作時に高速に読み出すためのデータ読み出し回路、また、そのデータ読み出し回路を用いた電流測定用回路とを備えた半導体集積回路に関するものである。
【0002】
【従来の技術】
一般に、低電圧動作時には読み出しメモリセルの電流値は減少するので、安定して高速に読み出すには、読み出し回路内でのトランジスタの閾値電圧や配線のインピーダンスの不均衡、信号線とのクロストークによる雑音、電源変動による雑音などの種々の悪化要因に対しての高耐性が要求される。特に高ノイズ耐性の回路方式としては、ビット線対構造で選択メモリセル電流値と参照用電流値の差分を差動アンプで比較読み出しを行う回路方式が有効である。
【0003】
従来の技術の第1例としては図8に示すように、データ線対DL、/DLのそれぞれに同じ電気特性をもつMOSトランジスタなどの負荷素子N29、N30を設け、負荷素子N29、N30の抵抗成分と電流値I29、I30の積によって生じるデータ線対DL、/DL間の電位差を検知してデータを読み出す回路方式がある。
【0004】
ここでは一貫して、メモリセルはPチャンネルトランジスタを想定しているため負荷素子N29、N30はNチャンネルトランジスタで接地電位側に接続されているが、メモリセルがNチャンネルトランジスタの場合には、負荷素子はPチャンネルトランジスタで電源電位側に接続される。同様に充電用素子のP9、P10もPチャンネルトランジスタになっているが、メモリセルがNチャンネルトランジスタの場合には、充電用素子は放電用素子としてNチャンネルトランジスタになり接地電位側に接続される。また、データ線対DL、/DLは、アドレスに応じて、選択メモリセルが配置されているビット線及び参照用電流源が配置されている参照用のビット線にそれぞれ接続され、選択メモリセルと参照用電流源から流れるそれぞれの電流を負荷素子N29、N30に伝達する役割をもつ。以下、データ線対DL、/DLは同様の役割をもつとする。
【0005】
この第1例の方式では図9の時間T1まで信号NCHARは”L”になっており充電用トランジスタP9、P10によってデータ線対DL、/DLの充電を行う。時間T2で信号DISは”H”になってスイッチ用トランジスタN31、N32が”ON”してデータ線対DL、/DLの放電を開始し、時間T3で信号SENSEが”H”になって差動アンプ18を動作させる。時間T3は電流I29、I30がその時点で既に定常電流になっているように回路上で遅延量が決められ、図9の時間差ΔT4はデータ線対DL、/DLの放電を開始してからI29、I30が定電流になる迄の時間に相当する。さらに時間T4で信号DISは”L”になり、データ線対DL、/DLの放電が終了する。さらに差動アンプ18の出力信号DOUTが確定後に時間T5で信号SENSEが”L”になって差動アンプ動作が終了し、時間T6で信号NCHARは”L”になってデータ線対DL、/DLを充電し、読み出し動作の1サイクルが終了する。ただし時間T4、時間T5が前後することもある。ここで、図9の電位V41は参照側のデータ線電位であり、電位V40は選択メモリセルが”ON”の場合のメモリセル側のデータ線電位であり、電位V51は選択メモリセルが”OFF”の場合のメモリセル側のデータ線電位である。特に電位V51は時間T3以降では、選択メモリセルが”OFF”の場合のメモリセル側のデータ線が19のDLの場合にはN29の閾値電圧Vtに相当し、選択メモリセルが”OFF”の場合のメモリセル側のデータ線が20の/DLの場合にはN30の閾値電圧Vtに相当する。また、選択メモリセルが”ON”の場合には図9のΔV4が差動アンプ18の入力電位差になり、選択メモリセルが”OFF”の場合には図9のΔV5が差動アンプ18の入力電位差になる。
【0006】
また、従来の技術の第2例は図10に示すように、データ線対DL、/DL間の電位差を大きくするために負荷素子N33、N34をそれぞれ交差結合させて、データ線対DL、/DLそのものを差動増幅するフリップフロップ型の回路方式である。この方式も図11に示すように従来の技術の第1例と同様の制御を行う。この方式では、図11の時間T3はデータ線対DL、/DL間電位差のΔV7、ΔV8がその時点で差動アンプ21の入力電位差として十分大きな値になっているように決められる。ここで、図11の電位V61、電位V60は選択メモリセルが”ON”の場合の参照側のデータ線電位とメモリセル側データ線電位の両方によって決められ、電位V61は参照側のデータ線電位、電位V60は選択メモリセルが”ON”の場合のメモリセル側のデータ線電位である。電位V71、電位V70は選択メモリセルが”OFF”の場合の参照側のデータ線電位とメモリセル側データ線電位の両方によって決められ、電位V70は参照側のデータ線電位、電位V71は選択メモリセルが”OFF”の場合のメモリセル側のデータ線電位である。また、選択メモリセルが”ON”の場合には図11のΔV6が差動アンプ21の入力電位差になり、選択メモリセルが”OFF”の場合には図11のΔV7が差動アンプ21の入力電位差になる。
【0007】
さらに、上記の従来の回路方式で選択メモリセルの電流値と参照用電流値を測定する場合には、データ線対のそれぞれに電流引き出し用のトランジスタ及び電流引き出し用の配線を設けることが必要になる。
【0008】
【発明が解決しようとする課題】
前述の第1例の方式では、データ線対DL、/DL間の電位差ΔV4、ΔV5は、データ線対DL、/DLの電流値の差及び負荷素子N29、N30の抵抗値に依存する。従ってメモリセル電流値と参照用電流の差が小さくなる低電圧動作時に、安定動作に必要なだけ十分に電位差ΔV4、ΔV5を大きくしてセンス動作をさせるためには、負荷素子N29、N30の抵抗値を増加させる必要がある。ところが負荷素子の抵抗値を増加させた場合にはデータ線対DL、/DLの放電に時間がかかるために、差動アンプ18を起動する迄に必要な時間差ΔT4が増加し、高速動作が不可能になる。
【0009】
また前述の第2例の方式では、データ線対DL、/DLそのものを差動増幅するので、メモリセル電流値と参照用電流の差が小さくなるような低電圧動作時でも電位差ΔV6、ΔV7は大きくできる。しかし、選択メモリセル電流もしくは参照電流の電流値の大きい方のデータ線は時間とともに負荷素子へ流れる電流が小さくなりフローティング状態に近づいていくので、データ線と容量結合するようなノイズ成分に対しては低ノイズ耐性要因になる。また、負荷素子N33、N34を流れる電流I33、I34は定常電流にはならないため、消費電流による電源変動のノイズ成分に対しても低ノイズ耐性要因になる。従って、負荷素子N33、N34の抵抗値を大きくして、ノイズによって誤増幅が起きない電位差までは緩やかに増幅する必要がある。つまり、差動アンプを起動する迄に必要な時間は増加し、高速動作が不可能になる。
【0010】
また、不揮発性メモリなどの半導体記憶装置でビット線電位によってメモリセルに加えられるストレスが信頼性上の問題となるような場合には、ビット線電位つまりデータ線対DL、/DLの電位を制御する必要がある。このときデータ線対DL、/DLの負荷素子N29、N30又はN33、N34の制御によってデータ線DL、/DLの電位を制御する場合、前述の第1例あるいは第2例のどちらの回路方式でもデータ線DL、/DLの電位を制御するための回路の不均衡が加わり、低ノイズ耐性要因になる。従って前述と同様に第1例あるいは第2例のどちらの回路方式でも、差動アンプ18又は差動アンプ21を起動する迄に必要な時間は増加し、高速動作が不可能になる。
【0011】
また、大容量の半導体記憶装置においてはデータ線DL、/DLの容量値は大きいために、データ線DL、/DLの放電時の電源変動によるノイズが大きくなって差動アンプを起動する迄に必要な時間が増加して高速動作が不可能になる。
【0012】
さらに、前述の第1例あるいは第2例の回路方式で選択メモリセルの電流値と参照用電流値のいずれかを測定する場合、データ線対DL、/DLに各々電流引き出し用のゲートをそれぞれ設け、それぞれのゲートを選択する手段及びそれぞれの電流を引き出すための配線対が必要になりチップ面積が増大する。また、読み出し時と同じ電流を測定するためには、読み出し時と同じデータ線電位にするという測定上の困難がある。
【0013】
【課題を解決するための手段】
本発明は斯かる実情に鑑み、高ノイズ耐性の増幅を可能にすることで低電圧動作時でも高速動作が可能なセンスアンプ回路を提供することを目的とする。また、信頼性上の観点からビット線つまり電位データ線電位を制御するための回路が必要な場合でも、その回路がデータ線対間に持ち込む閾値差などの不均衡の影響を除外することで、低電圧動作時でも高速動作が可能なセンスアンプ回路を提供することを目的とする。また、このセンスアンプ回路を用いて、電流引き出し用の配線1本のみで読み出し動作時と同じ値のメモリセル電流と参照電流の値を測定することが可能な回路を提供しようとするものである。
【0019】
請求項1記載の本発明の半導体集積回路装置は、第1のデータ線を入力として前記第1のデータ線の電位の変化と同じ向きに変化する電位を出力する第1のデータ線電位制御手段と、第2のデータ線を入力として前記第2のデータ線の電位の変化と同じ向きに変化する電位を出力する第2のデータ線電位制御手段と、ドレインが前記第1のデータ線に接続され、ゲートが前記第1のデータ線電位制御手段の出力に接続された第7のトランジスタと、ドレインが前記第1のデータ線に接続され、ゲートが前記第2のデータ線電位制御手段の出力に接続された第8のトランジスタと、ドレインが前記第2のデータ線に接続され、ゲートが前記第1のデータ線電位制御手段の出力に接続された第9のトランジスタと、
ドレインが前記第2のデータ線に接続され、ゲートが前記第2のデータ線電位制御手段の出力に接続された第10のトランジスタと、前記第1のデータ線と前記第2のデータ線との間の電位差を増幅する差動アンプとを備えたことを特徴とする。
【0020】
請求項2記載の発明は、請求項1記載の半導体集積回路装置において、前記第1又は第2のデータ線に対して電流を供給するメモリセルをさらに有し、前記第7、第8、第9及び第10のトランジスタがNチャンネルトランジスタであることを特徴とする。
【0021】
請求項3記載の発明は、請求項1記載の半導体集積回路装置において、前記第7及び第8のトランジスタのソースが共通接続され、前記共通接続された第7及び第8のトランジスタのソースと電源との間に接続された第11のトランジスタと、前記第9及び第10のトランジスタのソースが共通接続され、前記共通接続された第9及び第10のトランジスタのソースと電源との間に接続された第12のトランジスタとを備えている。
【0022】
請求項4記載の発明は、請求項1記載の半導体集積回路装置において、メモリセル及び参照用メモリセルをさらに備え、前記第1のデータ線及び第2のデータ線の一方に前記メモリセルのトランジスタが、他方に前記参照用メモリセルのトランジスタが接続されることを特徴とする。
【0023】
請求項1ないし請求項4記載の発明によれば、データ線電位制御回路を介して第1、第2のデータ線と、負荷素子となる第7、第8、第9、第10のトランジスタのゲートを接続するので、第1、第2のデータ線の電位を所望の値に制御できる。
【0029】
請求項5記載の本発明の半導体集積回路装置は、ドレイン及びゲートが第1のデータ線に接続された第19のトランジスタと、ドレインが前記第1のデータ線に接続され、ゲートが第2のデータ線に接続された第20のトランジスタと、ドレインが前記第2のデータ線に接続され、ゲートが前記第1のデータ線に接続された第21のトランジスタと、ドレイン及びゲートが前記第2のデータ線に接続された第22のトランジスタと、前記第1のデータ線と前記第2のデータ線との間の電位差を増幅する差動アンプと、ドレインが前記第19のトランジスタのソースに接続された第23のトランジスタと、ドレインが前記第22のトランジスタのソースに接続された第28のトランジスタとを備え、前記第23と前記第28のトランジスタのソースが第1のノードに共通接続され、前記第19、第20、第21、第22のトランジスタのソースを電源に接続した状態から、前記第20及び第22のトランジスタのソースを電源から切り離し、前記第1のノードに前記電源と同じ電位を有する電位を与えた状態に切り換えて、前記第1および第2のデータ線に流れる電流を前記第1のノードから引き出すことを特徴とする。
【0030】
請求項6記載の発明は、請求項5記載の半導体集積回路装置において、前記第1又は第2のデータ線に対して電流を供給するメモリセルをさらに有し、前記第19、第20、第21、第22、第23及び第28のトランジスタがNチャンネルトランジスタであることを特徴とする。
【0031】
請求項7記載の発明は、請求項5記載の半導体集積回路装置において、前記第19のトランジスタのソースと電源との間に接続された第24のトランジスタと、前記第20のトランジスタのソースと電源との間に接続された第25のトランジスタと、前記第21のトランジスタのソースと電源との間に接続された第26のトランジスタと、前記第22のトランジスタのソースと電源との間に接続された第27のトランジスタとをさらに備えている。
【0032】
請求項8記載の発明は、請求項5記載の半導体集積回路装置において、メモリセル及び参照用メモリセルをさらに備え、前記第1のデータ線及び第2のデータ線の一方に前記メモリセルのトランジスタが、他方に前記参照用メモリセルのトランジスタが接続されることを特徴とする。
【0033】
請求項5ないし8記載の発明によれば、第1又は第2のデータ線を流れる電流のうち大きい方の電流値を、第28及び第23のトランジスタの共通接続点から引き出して測定することができる。
【0034】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
【0035】
(第1の実施の形態)
図1は、本発明の第1の実施の形態における半導体集積回路装置のデータ読み出し回路を示す図である。図2は、その動作を、信号のタイミングとデータ線電位で示すタイミング図である。
【0036】
図1において、1は差動アンプ、2、3はそれぞれデータ線DL、/DL、N1はゲート及びドレインがデータ線DLに接続され、ソースがトランジスタN5を介して接地されたNチャンネルトランジスタ、N2はゲートがデータ線/DLに接続され、ドレインがデータ線DLに接続され、ソースがトランジスタN1のソースに共通接続されたNチャンネルトランジスタ、N3はゲートがデータ線DLに接続され、ドレインがデータ線/DLに接続され、ソースがトランジスタN6を介して接地されたNチャンネルトランジスタ、N4はゲート及びドレインがデータ線/DLに接続され、ソースがトランジスタN3のソースに共通接続されたNチャンネルトランジスタ、P1、P2は一方がメモリセル、他方が参照用メモリセルのPチャンネルトランジスタである。トランジスタN1及びN2はデータ線DLに接続される負荷素子となり、トランジスタN3及びN4はデータ線/DLに接続される負荷素子となる。
【0037】
以上のように構成された半導体集積回路装置について、図1、図2を参照してその動作を説明する。
【0038】
図1、図2において、トランジスタP1、P2のゲートに入力される信号NCHARが”L”の時間T1迄はトランジスタP1、P2によって電源電圧VCCまでデータ線の充電を行う。そして時間T2にトランジスタN5、N6のゲートに入力される信号DISが”H”になってトランジスタN5、N6が活性化され、4つの負荷素子となるトランジスタN1、N2、N3及びN4が有効になると、データ線DL、/DLの電位は負荷素子用トランジスタN1、N2、N3及びN4の閾値電圧Vtに向かって変化する。このときデータ線DL、/DLの電位と前記閾値電圧Vtの差が十分に大きい期間は4つの負荷素子N1、N2、N3及びN4は飽和領域で動作し、データ線DL、/DLを急速に放電する。さらにデータ線DL、/DLの電位と前記閾値電圧Vtの差が十分に小さい期間になると、データ線DL、/DLの電位の変動が緩やかになり、データ線DLと負荷素子N1、N2間の電流(I1+I2)及びデータ線/DLと負荷素子N3、N4間の電流(I3+I4)は、選択メモリセルの電流値と参照用メモリセルの電流値を比較して大きい側と同じ値の定常電流になる。そして、電流値の大きい側のデータ線DL又は/DLの電位は、前記閾値電圧Vtより高い電圧値に固定され続け、電流値の小さい側のデータ線DL又は/DLの電位は、一定電流で放電され続ける。つまり、選択メモリセルが”ON”の場合には選択メモリセル側のデータ線DL又は/DLの電位はV00に、参照側のデータ線DL又は/DLの電位はV01になり、また選択メモリセルが”OFF”の場合には選択メモリセル側のデータ線DL又は/DLの電位はV11に、参照側のデータ線DL又は/DLの電位はV10になる。このとき、電流値の小さい側のデータ線DL又は/DLの電流値(I1+I3)あるいは(I2+I4)のいずれかの電流値は零になる。そして信号DISが”H”期間中は増幅されるのでデータ線対DL、/DL間の電位差が十分に拡大したところで時間T3で差動アンプ1を制御する信号SENSEを”H”にして後段の差動アンプ1を起動し、差動アンプ1の出力DOUTが確定後に時間T4で信号DISを”L”にしてデータ線DL、/DLの放電を止め、時間T5で信号SENSEを”L”にしてアンプ動作を止める。さらに時間T6では信号NCHARを”L”にしてデータ線DL、/DLの充電を行い読み出し動作を終了する。
【0039】
つまり、データ線DLと負荷素子N1、N2間の電流値(I1+I2)とデータ線/DLと負荷素子N3、N4間の電流値(I3+I4)はどの時点でも同じ電流値になるので選択メモリセルの電流値と参照用メモリセルの電流値の差分の時間累積でのみデータ線対DL、/DL間の電位差が増幅される。従ってどちらのデータ線DL、/DLもフローティング状態にはならなく、データ線DL、/DLを流れる電流も定常電流になるので電源変動などのノイズに対して高耐性になり、低電圧動作時でも高速に読み出せる。
【0040】
(第2の実施の形態)
図3は、本発明の第2の実施の形態における半導体集積回路装置のデータ読み出し回路を示す図である。図4は、図3のデータ線電位制御回路の詳細を示す図である。
【0041】
図3において、4は差動アンプ、5、6はそれぞれデータ線DL、/DL、N7はゲートがデータ線電位制御回路7の出力OUTに接続され、ドレインがデータ線DLに接続され、ソースがトランジスタN11を介して接地されたNチャンネルトランジスタ、N8はゲートがデータ線電位制御回路8の出力OUTに接続され、ドレインがデータ線DLに接続され、ソースがトランジスタN7のソースに共通接続されたNチャンネルトランジスタ、N9はゲートがデータ線電位制御回路7の出力OUTに接続され、ドレインがデータ線/DLに接続され、ソースがトランジスタN12を介して接地されたNチャンネルトランジスタ、N10はゲートがデータ線電位制御回路8の出力OUTに接続され、ドレインがデータ線/DLに接続され、ソースがトランジスタN9のソースに共通接続されたNチャンネルトランジスタ、P3、P4は一方がメモリセル、他方が参照用メモリセルのPチャンネルトランジスタである。トランジスタN7及びN8はデータ線DLに接続される負荷素子となり、トランジスタN9及びN10はデータ線/DLに接続される負荷素子となる。
【0042】
図4において、9は図3のデータ線電位制御回路7、8と同じ構成を有するデータ線電位制御回路であり、DN1、DN2はNチャンネルトランジスタ、DP1、DP2、DP3はPチャンネルトランジスタである。
【0043】
以上のように構成された半導体集積回路装置について、図3、図4を参照してその動作を説明する。
【0044】
図3、図4において、トランジスタP3、P4のゲートに入力される信号NCHARが”L”の期間はトランジスタP3、P4によって電源電圧VCCまでデータ線DL、/DLの充電を行う。そしてトランジスタN11、N12のゲートに入力される信号DISが”H”になってトランジスタN11、N12が活性化され、4つの負荷素子N7、N8、N9及びN10とデータ線電位制御回路7、8が有効になると、データ線DL、/DLの電位はデータ線電位制御回路7、8で決まる所定の値に向かって変化する。図4にその内部構成を例示するデータ線電位制御回路7、8では、その値は電源電圧VCCからDP1の閾値電圧分だけ下がった値である。
【0045】
ここで図4において、トランジスタDN1、DN2、DP3のゲートに入力される信号ACTが”L”の期間はトランジスタDP3によって、信号OUTの接続されている負荷素子N7、N8、N9及びN10のゲートは充電されているので、信号ACTが”H”になったときにデータ線DL、/DLの放電が直ちに開始される。そして、データ線DL、/DLの電位がDP1の閾値電圧分だけ下がってくると、DP1によってDP2のゲートは充電され、DP2を流れる電流値は小さくなり、信号OUTの電位は下がる。
【0046】
つまり、データ線DL、/DLの電位から負荷素子N7、N8、N9及びN10のゲート電位に帰還がかけられるので、データ線DL、/DLの電位との差が十分に大きい期間は4つの負荷素子N7、N8、N9及びN10は飽和領域で動作し、データ線DL、/DLを急速に放電する。さらにデータ線DL、/DLの電位とデータ線電位制御回路7、8で決まる所定の値の差が十分に小さい期間になると、データ線DL、/DLの電位の変動が緩やかになり、それぞれのデータ線DL、/DLを流れる電流(I7+I8)及び(I9+I10)は、選択メモリセルの電流値と参照用メモリセルの電流値を比較して大きい側と同じ値の定常電流になる。そして、電流値の大きい側のデータ線DL又は/DLは、前記所定の値に固定され続け、電流値の小さい側のデータ線DL又は/DLは、一定電流で放電され続ける。そしてトランジスタN11、N12のゲート及びデータ線電位制御回路7、8のACT入力に入力される信号DISが”H”期間中は増幅されるのでデータ線DL、/DL対間電位差が十分に拡大したところで差動アンプ4を制御する信号SENSEを”H”にして後段の差動アンプ4を起動し、差動アンプ4の出力DOUTが確定後に信号DISを”L”にしてデータ線DL、/DLの放電を止め、信号SENSEを”L”にしてアンプ動作を止める。さらに信号NCHARを”L”にしてデータ線DL、/DLの充電を行い読み出し動作を終了する。
【0047】
つまり、データ線DL、/DLの電位をある値に制御する必要がある場合に、それぞれのデータ線電位制御回路7、8内の素子のプロセスバラツキ等による不均衡によって、負荷素子N7、N9のゲート電位と負荷素子N8、N10のゲート電位間に不均衡が生じた場合でも、負荷素子N7、N8、N9及びN10の電気特性が同じになるようにレイアウトされている場合には、負荷素子N7のゲート電位と負荷素子N8のゲート電位の合計値は負荷素子N9のゲート電位と負荷素子N10のゲート電位の合計値と同じなので電流値(I7+I8)と電流値(I9+I10)も同じになって、前記不均衡による影響は打ち消し合う。つまり、データ線DL、/DLの電位をある値に制御する必要がある場合に、データ線制御回路7、8内の素子のプロセスバラツキ等から生じる不均衡に対して高耐性であるため、低電圧動作時でも高速に読み出せる。
【0048】
(第3の実施の形態)
図5は、本発明の第3の実施の形態における半導体集積回路装置のデータ読み出し回路を示す図である。図6は、その動作を、信号のタイミングとデータ線電位で示すタイミング図である。
【0049】
図5において、10は差動アンプ、11、12はそれぞれデータ線DL、/DL、13はデータ線DL、/DL間に設けられたトランスファーゲート、N13はゲート及びドレインがデータ線DLに接続され、ソースがトランジスタN17を介して接地されたNチャンネルトランジスタ、N14はゲートがデータ線/DLに接続され、ドレインがデータ線DLに接続され、ソースがトランジスタN13のソースに共通接続されたNチャンネルトランジスタ、N15はゲートがデータ線DLに接続され、ドレインがデータ線/DLに接続され、ソースがトランジスタN18を介して接地されたNチャンネルトランジスタ、N16はゲート及びドレインがデータ線/DLに接続され、ソースがトランジスタN15のソースに共通接続されたNチャンネルトランジスタ、P5、P6は一方がメモリセル、他方が参照用メモリセルのPチャンネルトランジスタである。トランジスタN13及びN14はデータ線DLに接続される負荷素子となり、トランジスタN15及びN16はデータ線/DLに接続される負荷素子となる。
【0050】
以上のように構成された半導体集積回路装置について、図5、図6を参照してその動作を説明する。
【0051】
図5、図6において、トランジスタP5、P6のゲートに入力される信号NCHARが”L”の時間T1迄はトランジスタP5、P6によって電源電圧VCCまでデータ線DL、/DLの充電を行う。そして時間T2でトランジスタN17、N18のゲートに入力される信号DISが”H”になってN17、N18が活性化され、4つの負荷素子N13、N14、N15及びN16が有効になると、データ線DL、/DLの電位は負荷素子用トランジスタN13、N14、N15及びN16の閾値電圧Vtに向かって変化する。このときデータ線DL、/DLの電位と前記閾値電圧Vtの差が十分に大きい期間は4つの負荷素子N13、N14、N15及びN16は飽和領域で動作し、データ線DL、/DLを急速に放電する。このときトランスファーゲート13を制御する信号EQ、NEQがそれぞれ”H”、”L”である図6の時間T3までデータ線DLと/DLはイコライズ用トランスファーゲート13によって同電位に保たれたままデータ線DL、/DLを放電する。さらにデータ線DL、/DLの電位と前記閾値電圧Vtの差が十分に小さい期間になると、データ線DL、/DL電位の変動が緩やかになり、それぞれのデータ線DL、/DLを流れる電流(I13+I14)及び(I15+I16)は、選択メモリセルの電流値と参照用メモリセルの電流値を比較して大きい側と同じ値の定常電流になる。そして、電流値の大きい側のデータ線DL又は/DLは、前記閾値電圧Vtより高い電圧値に固定され続け、電流値の小さい側のデータ線DL又は/DLは、一定電流で放電され続ける。つまり、選択メモリセルが”ON”の場合には選択メモリセル側のデータ線DL又は/DLの電位はV20に、参照メモリセル側のデータ線DL又は/DLの電位はV21になり、また選択メモリセルが”OFF”の場合には選択メモリセル側のデータ線DL又は/DLの電位はV31に、参照用メモリセル側のデータ線DL又は/DLの電位はV30になる。このとき、電流値の小さい側のデータ線DL又は/DLの負荷素子を流れる電流I13、I14あるいはI15、I16のいずれか1組での電流値は零になる。そして信号DISが”H”期間中は増幅されるのでデータ線対DL、/DL間電位差が十分に拡大したところで時間T4で差動アンプ10を制御する信号SENSEを”H”にして後段の差動アンプ10を起動し、差動アンプ10の出力DOUTが確定後に時間T5で信号DISを”L”にしてデータ線DL、/DLの放電を止め、さらに時間T6で信号SENSEを”L”にしてアンプ動作を止め、信号EQを”H”、信号NEQを”L”にしてデータ線DL、/DLの電位のイコライズ動作を行う。さらに時間T7では信号NCHARを”L”にしてデータ線DL、/DLの充電を行い読み出し動作を終了する。
【0052】
つまり、大容量の半導体記憶装置でビット線容量が大きいためにデータ線DL、/DLの放電時に負荷素子N13、N14、N15及びN16を流れる電流値I13、I14、I15及びI16が大きくなりそれによる電源変動も大きくなるような場合にも、データ線DL、/DLが受ける電源変動のノイズの影響を削除できる。従って、大きなビット線容量をもつ場合には、低電圧動作時でも高速に読み出せる。
【0053】
(第4の実施の形態)
図7は、本発明の第4の実施の形態における半導体集積回路装置のデータ読み出し回路及びそれを用いた電流測定用回路を示す図である。
【0054】
図7において、14は差動アンプ、15、16はそれぞれデータ線DL、/DL、13はデータ線DL、/DL間に設けられたトランスファーゲート、N19はゲート及びドレインがデータ線DLに接続され、ソースがトランジスタN24を介して接地されたNチャンネルトランジスタ、N20はゲートがデータ線/DLに接続され、ドレインがデータ線DLに接続され、ソースがトランジスタN25を介して接地されたNチャンネルトランジスタ、N21はゲートがデータ線DLに接続され、ドレインがデータ線/DLに接続され、ソースがトランジスタN26を介して接地されたNチャンネルトランジスタ、N22はゲート及びドレインがデータ線/DLに接続され、ソースがトランジスタN27を介して接地されたNチャンネルトランジスタ、N23はドレインがトランジスタN24のドレインに共通接続されたNチャンネルトランジスタ、N28はドレインがトランジスタN27のドレインに共通接続されソースがトランジスタN23のソースに共通接続されたNチャンネルトランジスタ、P7、P8は一方がメモリセル、他方が参照用メモリセルのPチャンネルトランジスタ、17は共通接続されたトランジスタN23及びN28のソースと電流測定用ノードIMとの間に接続されたトランスファーゲートである。トランジスタN19及びN20はデータ線DLに接続される負荷素子となり、トランジスタN21及びN22はデータ線/DLに接続される負荷素子となる。
【0055】
以上のように構成された半導体集積回路装置について、図7を参照してその動作を説明する。
【0056】
図7において、トランジスタP7、P8のゲートに入力される信号NCHARが”L”の期間はトランジスタP7、P8によって電源電圧VCCまでデータ線DL、/DLの充電を行う。そしてトランジスタN24、N25、N26及びN27のゲートに入力される信号DISが”H”になってトランジスタN24、N25、N26及びN27が活性化され、4つの負荷素子N19、N20、N21及びN22が有効になると、データ線DL、/DLの電位は負荷素子用トランジスタN19、N20、N21及びN22の閾値電圧Vtに向かって変化する。このときデータ線DL、/DLの電位と前記閾値電圧Vtの差が十分に大きい期間は4つの負荷素子N19、N20、N21及びN22は飽和領域で動作し、データ線DL、/DLを急速に放電する。さらにデータ線DL、/DLの電位と前記閾値電圧Vtの差が十分に小さい期間になると、データ線DL、/DLの電位の変動が緩やかになり、データ線DL、/DLを流れる電流(I19+I20)及び(I21+I22)は、選択メモリセル電流値と参照用メモリセル電流値を比較して大きい側と同じ値の定常電流になる。そして、電流値の大きい側のデータ線DL又は/DLは、前記閾値電圧Vtより高い電圧値に固定され続け、電流値の小さい側のデータ線DL又は/DLは、一定電流で放電され続ける。
【0057】
ここで、信号DISが”H”になって十分に時間が経過した後に、信号DISを”L”、トランスファーゲート17を制御する信号TG、NTGをそれぞれ”H”、”L”、電流測定用ノードIMを接地電位に固定すると、トランジスタN23、N28を流れる電流値の合計(I23+I28)は、選択メモリセル電流値と参照用メモリセルの電流値を比較して大きい側と同じ値の電流になる。そして、電流値I23とI28のどちらか少ない方の電流値は零になるのでトランスファーゲート17を通じてノードIMを流れる電流は選択用メモリセル電流値と参照用メモリセル電流値とを比較してその大きい方と同じ値になる。
【0058】
つまり、選択メモリセルの電流もしくは参照用メモリセルの電流の大きい値の方のみを、読み出し動作時と同じ電流値でノードIMに引き出して測定することが可能である。また測定対象でない側のデータ線に選択メモリセル又は参照用電流源のどちらも接続しなければ、選択メモリセル電流もしくは参照用メモリセル電流を選択的に引き出すことも可能である。つまり、従来例と比較して電流引き出し用の配線数及び電流引き出し用ゲート信号線数が半減する。
【0059】
尚、本発明の半導体集積回路装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【0060】
【発明の効果】
以上、説明したように本発明の半導体集積回路装置のデータ読み出し回路によれば、低電圧動作時において高速読み出しが可能である。また、データ線の電位を制御する必要がある場合においても、低電圧動作時において高速読み出しが可能である。また、大容量の半導体記憶装置でビット線容量が大きい場合においても、低電圧動作時において高速読み出しが可能である。また、選択メモリセル電流と参照用メモリセル電流を、読み出し動作と同じ値で測定可能であり、電流引き出し用のゲート数及び引き出し用の配線が半減可能であるので小面積化に有利である。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態における半導体集積回路装置のデータ読み出し回路を示す図
【図2】本発明の第1の実施の形態における半導体集積回路装置のデータ読み出し回路の信号タイミングとデータ線電位を示すタイミング図
【図3】本発明の第2の実施の形態における半導体集積回路装置のデータ読み出し回路を示す図
【図4】本発明の第2の実施の形態における半導体集積回路装置のデータ線電位制御回路を示す図
【図5】本発明の第3の実施の形態における半導体集積回路装置のデータ読み出し回路を示す図
【図6】本発明の第3の実施の形態における半導体集積回路装置のデータ読み出し回路の信号タイミングとデータ線電位を示すタイミング図
【図7】本発明の第4の実施の形態における半導体集積回路装置のデータ読み出し回路とそれを用いた電流測定用回路を示す図
【図8】従来技術第1例の半導体集積回路装置のデータ読み出し回路を示す図
【図9】従来技術第1例の半導体集積回路装置のデータ読み出し回路の信号タイミングとデータ線電位を示すタイミング図
【図10】従来技術第2例の半導体集積回路装置のデータ読み出し回路を示す図
【図11】従来技術第2例の半導体集積回路装置のデータ読み出し回路の信号タイミングとデータ線電位を示すタイミング図
【符号の説明】
1、4、10、14 差動アンプ
2、3、5、6、11、12、15、16 データ線
7、8、9 データ線電位制御回路
13、17 トランスファーゲート
P1、P2 メモリセル、参照用メモリセルトランジスタ
P3、P4 メモリセル、参照用メモリセルトランジスタ
P5、P6 メモリセル、参照用メモリセルトランジスタ
P7、P8 メモリセル、参照用メモリセルトランジスタ
N1、N2、N3、N4 データ線負荷素子用トランジスタ
N7、N8、N9、N10 データ線負荷素子用トランジスタ
N13、N14、N15、N16 データ線負荷素子用トランジスタ
N19、N20、N21、N22 データ線負荷素子用トランジスタ
Claims (8)
- 第1のデータ線を入力として前記第1のデータ線の電位の変化と同じ向きに変化する電位を出力する第1のデータ線電位制御手段と、第2のデータ線を入力として前記第2のデータ線の電位の変化と同じ向きに変化する電位を出力する第2のデータ線電位制御手段と、ドレインが前記第1のデータ線に接続され、ゲートが前記第1のデータ線電位制御手段の出力に接続された第7のトランジスタと、ドレインが前記第1のデータ線に接続され、ゲートが前記第2のデータ線電位制御手段の出力に接続された第8のトランジスタと、ドレインが前記第2のデータ線に接続され、ゲートが前記第1のデータ線電位制御手段の出力に接続された第9のトランジスタと、ドレインが前記第2のデータ線に接続され、ゲートが前記第2のデータ線電位制御手段の出力に接続された第10のトランジスタと、前記第1のデータ線と前記第2のデータ線との間の電位差を増幅する差動アンプとを備えたことを特徴とする半導体集積回路装置。
- 前記第1又は第2のデータ線に対して電流を供給するメモリセルをさらに有し、前記第7、第8、第9及び第10のトランジスタがNチャンネルトランジスタであることを特徴とする請求項1記載の半導体集積回路装置。
- 前記第7及び第8のトランジスタのソースが共通接続され、前記共通接続された第7及び第8のトランジスタのソースと電源との間に接続された第11のトランジスタと、前記第9及び第10のトランジスタのソースが共通接続され、前記共通接続された第9及び第10のトランジスタのソースと電源との間に接続された第12のトランジスタとをさらに備えたことを特徴とする請求項1記載の半導体集積回路装置。
- メモリセル及び参照用メモリセルをさらに備え、前記第1のデータ線及び第2のデータ線の一方に前記メモリセルのトランジスタが、他方に前記参照用メモリセルのトランジスタが接続されることを特徴とする請求項1記載の半導体集積回路装置。
- ドレイン及びゲートが第1のデータ線に接続された第19のトランジスタと、ドレインが前記第1のデータ線に接続され、ゲートが第2のデータ線に接続された第20のトランジスタと、ドレインが前記第2のデータ線に接続され、ゲートが前記第1のデータ線に接続された第21のトランジスタと、ドレイン及びゲートが前記第2のデータ線に接続された第22のトランジスタと、前記第1のデータ線と前記第2のデータ線との間の電位差を増幅する差動アンプと、ドレインが前記第19のトランジスタのソースに接続された第23のトランジスタと、ドレインが前記第22のトランジスタのソースに接続された第28のトランジスタとを備え、前記第23と前記第28のトランジスタのソー
スが第1のノードに共通接続され、前記第19、第20、第21、第22のトランジスタのソースを電源に接続した状態から、前記第20及び第22のトランジスタのソースを電源から切り離し、前記第1のノードに前記電源と同じ電位を有する電位を与えた状態に切り換えて、前記第1および第2のデータ線に流れる電流を前記第1のノードから引き出すことを特徴とする半導体集積回路装置。 - 前記第1又は第2のデータ線に対して電流を供給するメモリセルをさらに有し、前記第19、第20、第21、第22、第23及び第28のトランジスタがNチャンネルトランジスタであることを特徴とする請求項5記載の半導体集積回路装置。
- 前記第19のトランジスタのソースと電源との間に接続された第24のトランジスタと、前記第20のトランジスタのソースと電源との間に接続された第25のトランジスタと、前記第21のトランジスタのソースと電源との間に接続された第26のトランジスタと、前記第22のトランジスタのソースと電源との間に接続された第27のトランジスタとをさらに備えたことを特徴とする請求項5記載の半導体集積回路装置。
- メモリセル及び参照用メモリセルをさらに備え、前記第1のデータ線及び第2のデータ線の一方に前記メモリセルのトランジスタが、他方に前記参照用メモリセルのトランジスタが接続されることを特徴とする請求項5記載の半導体集積回路装置。
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