WO2008044300A1 - Circuit intégré à semi-conducteurs - Google Patents

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WO2008044300A1
WO2008044300A1 PCT/JP2006/320370 JP2006320370W WO2008044300A1 WO 2008044300 A1 WO2008044300 A1 WO 2008044300A1 JP 2006320370 W JP2006320370 W JP 2006320370W WO 2008044300 A1 WO2008044300 A1 WO 2008044300A1
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signal line
circuit
input
level
mos transistor
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PCT/JP2006/320370
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Inventor
Naoki Kitai
Satoru Hanzawa
Akira Kotabe
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Renesas Technology Corp.
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Definitions

  • the present invention relates to a semiconductor device having a memory, and more particularly to a technique effective when applied to high-speed reading from a memory cell having a small read signal amount, such as a phase change memory. It is.
  • Patent Document 1 describes a method of amplifying a potential difference between a bit line pair using a preamplifier having a configuration in which a bit line is connected to a gate and a drain of a MOS transistor for a memory cell that performs a low current operation during reading.
  • a circuit technique for assisting the differential amplifier operation in the subsequent stage is disclosed. For example, one data line is connected to one differential input terminal of the differential amplifier, one data line is connected to the other differential input terminal of the differential amplifier, and one data line is an n-channel type.
  • the first MOS transistor and the second MOS transistor are arranged in parallel and can be discharged, and the other data line is constituted by an n-channel type second MOS transistor and a second MOS transistor in parallel and can be discharged.
  • the gate of the first MOS transistor is connected to one data line
  • the second MOS transistor is connected to the other data line
  • the gate of the third MOS transistor is connected to the other data line
  • the fourth MOS transistor is connected to one data line. If both data lines are precharged before the read operation, and then a memory cell connected to one data line is selected, the data line corresponding to the conductance of the selected memory cell is selected for the one data line. Current flows.
  • Patent Document 1 JP 2001-216794 A
  • a memory cell is composed of a selection transistor and a phase change element.
  • the resistance value of the phase change element changes when a voltage higher than the threshold voltage is applied between its two terminals. That is, the stored information is rewritten. In order to avoid destruction of stored information, the voltage applied to the bit line during reading is limited.
  • the drain-north voltage of the selection transistor is a value obtained by dividing the bit line voltage according to the resistance value of the phase change element. For this reason, when the resistance value increases due to the material constituting the phase change element, the voltage applied to the selection transistor decreases and the memory cell current decreases.
  • the potential difference between the bit line pairs is generally sufficient to take into account the variation in threshold voltage of the MOS transistors of the sense amplifier, and the amplifier is activated with sufficient power.
  • the memory cell current of the phase change memory is very small, it takes time for the potential difference between the bit line pair to increase, so the delay time from word line activation to sense amplifier activation increases. There is a problem.
  • Patent Document 1 it is possible to apply the technique of Patent Document 1 to this problem, but when the voltage of the data line itself is low, the amplification operation by the first to fourth MOS transistors of Patent Document 1 It has been clarified by the present inventor that it cannot be expected. If the bit line voltage cannot be raised to prevent the destruction of stored information, the data line voltage level cannot simply be raised, and high-speed reading cannot be performed.
  • An object of the present invention is to provide a semiconductor integrated circuit including a read circuit that can perform necessary amplification in a short time using a preamplifier even when a read signal amount to a bit line is small.
  • Another object of the present invention is to provide a semiconductor integrated circuit including a read circuit capable of performing high-speed reading while preventing the stored information of the phase change memory cell from being destroyed. I will.
  • a semiconductor integrated circuit (1, 1-A) includes a first signal line corresponding to storage information of a selected memory cell of a plurality of memory cells (MC11 to MCmn).
  • Read circuit (RC, RC-A, RC_B, RC-C) that detects the difference between changes appearing in (CBL, BLT) and changes appearing in other second signal lines (CBLdm, BLB) ).
  • the read circuit includes a first initialization circuit (PC1, PC4, PC5) that initializes the first signal line and the second signal line to a first level before the start of a read operation, and the first signal line in the read operation.
  • Preamplifier PA, PA1 that amplifies and outputs changes in the initialization level of the signal line and the second signal line, and receives a pair of outputs from the preamplifier at the input nodes (SAIN, SAINB) for latch operation
  • a data latch circuit DL, DL1, DL2) to perform, and a second initialization circuit (PC2, PC6) for initializing an input node of the data latch circuit to a second level before the start of a read operation.
  • the preamplifier receives the first signal line as a gate, couples the first signal line to a corresponding input node of the data latch circuit via an input gate capacitance, and receives the second signal line as a gate.
  • a pair of first MOS transistors (MP1, MP2, MN14, MN15) that couple the second signal line to a corresponding input node of the data latch circuit through a capacitor, and one of the first MOS transistors is connected to the first signal line
  • a pair of second MOS transistors (MN3, MN4, MP14, MP15) that are turned on after the initialization, connecting the other first MOS transistor to the second signal line.
  • the first signal line and the second signal line are selectively separated from the input node of the data latch circuit via the second MOS transistor, and via the gate of the first MOS transistor. And capacitively coupled to the input node of the data latch circuit. Therefore, in the separated state, the first signal line, the second signal line, and the input node of the data latch circuit are precharged to different voltages of the first voltage and the second voltage, so that each first MOS transistor constituting the preamplifier.
  • the memory cell Since the gate-source voltage and drain-source voltage of the memory cell are controlled by the voltage of the first signal line and the second signal line, the memory cell in the read operation When the first signal line and the second signal line are changed according to the stored information and the isolation state by the second MOS transistor of the preamplifier is released, the first MOS transistor starts operating in the saturation region, and the amplification sensitivity of the first MOS transistor Improves and realizes high-speed read operation.
  • the first signal line and the second signal line are discharged by the first level force, and the first level is higher than the second level. It is a low level.
  • the first level is lower than half the voltage difference from the second level
  • the second MOS transistor is an n-channel type (MN3, MN4)
  • the first MOS transistor is a p-channel type (MP1, MP1, MP2). MP2).
  • MN3, MN4 n-channel type
  • MP1, MP1, MP2 p-channel type
  • MP2 MP2
  • This form is one desirable form for increasing the amplification sensitivity.
  • An application example of this form is a phase change memory or phase change memory module in which the level of a read voltage such as a bit line precharge voltage is limited to be low.
  • the memory cell is a phase change memory cell (MCl 1 to MCmn), and in the read operation, a discharge current flows through the first signal line according to the resistance value of the selected phase change memory cell, and the read operation is performed.
  • a discharge current between the discharge current value corresponding to the high resistance value of the phase change memory cell and the discharge current value corresponding to the low resistance value flows through the second signal line.
  • Another desired U to increase the amplification sensitivity is as follows: the first signal line and the second signal line are discharged from the first level during the read operation, and the first level Is higher than half of the difference voltage from the second level, p-channel type (MP14, MP15) is adopted for the second MOS transistor, and n-channel type (MN14, MN15) is adopted for the first MOS transistor. Can do.
  • An application example of this mode is a static memory or a static memory module in which the level of a read voltage such as a bit line precharge voltage is set to a relatively high level close to the power supply voltage. That is, the memory cell is a static memory cell, and a complementary current flows through the first signal line and the second signal line in accordance with the stored information of the selected static memory cell in the read operation.
  • the data latch circuit (DL, DL2) includes input MOS transistors (MP5, MP6, MN18, MN19) that receive the output of the preamplifier at the gate, and the input Static latch supplied with operating power via MOS transistor
  • the gate of the input MOS transistor is the input node (SAIN, SAINB), and the input / output terminal of the static latch is the output node (SAOT, SAOB).
  • SAOT, SAOB the output node
  • the input MOS transistor responds with high sensitivity to the charge transfer between the first signal line and the second signal line and the input node of the data latch circuit.
  • it contributes to the high speed operation of the latch operation of the data latch circuit.
  • PC3, PC7 that initializes the output node of the data latch circuit to a third level having a polarity opposite to that of the second level.
  • the data latch circuit (DL1) has a static latch force having an input / output terminal shared by the input node and the output node.
  • Semiconductor integrated circuit Semiconductor integrated circuit.
  • the discharge current flowing in the first signal line (CBL) according to the resistance value of the selected phase change memory cell and the phase change memory cell The stored information is determined by detecting the difference between the reference current flowing in the second signal line (CBLdm) with the current value between the discharge current value corresponding to the high resistance and the discharge current value corresponding to the low resistance.
  • the read circuit includes a first initialization circuit (PC1) that initializes the first signal line and the second signal line to a first level before the start of a read operation, and the first signal line and the first signal line in a read operation.
  • a preamplifier that amplifies and outputs a change in the initialization level of the second signal line, and a data latch circuit (DL) that receives a pair of outputs of the preamplifier at input nodes (SAIN, SAINB) and performs a latch operation )
  • a second initialization circuit that initializes the input node of the data latch circuit to a second level higher than the first level before the start of the read operation.
  • the preamplifier receives the first signal line at a gate, couples the first signal line to a corresponding input node of the data latch circuit via an input gate capacitor, and receives the second signal line at a gate for input.
  • a pair of p-channel first MOS transistors (MP1, MP2) that couple the second signal line to the corresponding input node of the data latch circuit through a gate capacitor, and one of the first MOS transistors is connected to the first MOS transistor.
  • a pair of n-channel type second MOS transistors (MN3, MN4) which are connected to one signal line, the other first MOS transistor is connected to the second signal line and turned on after the initialization. . This improves the amplification sensitivity of the second MOS transistor. In addition, a high-speed read operation can be realized.
  • the data latch circuit (DL) is, for example, a p-channel type input MOS transistor (MP5, MP6) that receives the output of the preamplifier at its gate, and a static power that is supplied with operating power via the input MOS transistor.
  • the gate of the input MOS transistor is the input node (SAIN, SAINB), and the input / output terminal of the static latch is the output node (SAOT, SAOB).
  • PC3 third initialization circuit for initializing the output node of the data latch circuit to a third level having a polarity opposite to the second level.
  • the first signal line (BLT) and the second signal line (BLB) A readout circuit (RC-C) is provided that detects the difference between the complementary currents and determines the stored information.
  • the read circuit includes a first initialization circuit (PC5) for initializing the first signal line and the second signal line to a first level before the start of a read operation, and the first signal line in a read operation.
  • a preamplifier that amplifies and outputs a change in the initialization level of the second signal line, a data latch circuit (DL2) that receives a pair of outputs of the preamplifier at an input node, and performs a latch operation;
  • a second initialization circuit (PC6) for initializing the input latch of the data latch circuit to a second level higher than the first level before the start of a read operation;
  • the preamplifier receives the first signal line at a gate, couples the first signal line to a corresponding input node of the data latch circuit via an input gate capacitance, and receives the second signal line at a gate and an input gate capacitance.
  • a pair of n-channel first MOS transistors (MN14, MN15) that couple the second signal line to a corresponding input node of the data latch circuit via the first signal line, and one of the first MOS transistors connected to the first signal line. And the other first MOS transistor is connected to the second signal line, and a pair of p-channel type second MOS transistors (MP14, MP15) are turned on after the initialization.
  • the data latch circuit includes an n-channel type input MOS transistor (MN18, MN19) that receives the output of the preamplifier at a gate, and a static latch that is supplied with operating power via the input MOS transistor.
  • the gate of the input MOS transistor is used as the input node, and the input / output terminal of the static latch is used as the output node.
  • PC7 third initialization circuit for initializing an output node of the data latch circuit to a third level having a polarity opposite to that of the second level.
  • the necessary amplification can be performed in a short time using the preamplifier.
  • high-speed reading can be performed while preventing the stored information of the phase change memory cell from being destroyed.
  • FIG. 1 is a circuit diagram illustrating a read circuit applied to a phase change memory module according to the present invention.
  • FIG. 2 is a circuit diagram illustrating a phase change memory module according to the present invention.
  • FIG. 3 is a characteristic diagram of a phase change element.
  • FIG. 4 is a circuit diagram of a dummy cell array.
  • FIG. 5 is a timing chart of a read operation in the phase change memory module of FIG.
  • FIG. 6 is a detailed operation timing chart of the readout circuit.
  • FIG. 7 is a circuit diagram illustrating another phase change memory cell module.
  • FIG. 8 is a circuit diagram showing an example of details of a read circuit employed in the phase change memory cell module of FIG.
  • FIG. 9 is a timing chart of a read operation in the phase change memory module of FIG.
  • FIG. 10 is a circuit diagram illustrating details of another read circuit R that can be employed in the phase change memory cell module of FIG. 1.
  • FIG. 11 is a circuit diagram illustrating a read circuit applicable to SRAM or the like.
  • PA, PA1 preamplifier
  • FIG. 2 shows an example of a phase change memory module (PCM) 1 according to the present invention.
  • the phase change memory module 1 shown in the figure may be a rewritable nonvolatile memory that is on-chip in a data processing LSI such as a microprocessor! /, Or a single non-volatile memory LSI. May be there!
  • a data processing LSI such as a microprocessor! /, Or a single non-volatile memory LSI. May be there!
  • FIG. 2 exemplifies a configuration that focuses on a stored information reading system.
  • the phase change memory module 1 has a memory cell array (MARY) 2 and a dummy cell array (MARYdm) 3, and in a read operation, a memory information signal output to the memory cell array power common bit line CBL and a dummy common bit from the dummy cell array 3
  • the reference signal output to the line CBLdm is supplied to the read circuit RC, and the read circuit RC amplifies the signal difference between the two to determine the stored information and output it.
  • the memory cell array (MARY) 2 includes dummy cell circuits DMCl to DMCm for matching the regular memory cells MCI 1 to MC mn arranged in a matrix with the parasitic capacitance components in the reference signal read path in the dummy cell array 3.
  • the dummy cell circuits DMCl to DMCm will be described later together with details of the dummy cell array 3.
  • Each of the memory cells MCl 1 to MCmn is composed of a series circuit of a selection transistor CT and a phase change element RPC, one connected to the corresponding bit line BL1 to BLm and the other connected to the circuit ground terminal Vss. Is done.
  • the gate of the select transistor CT is coupled to the corresponding word line WL1-WLn.
  • Word lines WLl to WLn are selected by the outputs of word drivers WDl to WDn.
  • the word drivers WDl to WDn are supplied with a word line selection signal output from an X address decoder that decodes an X address signal.
  • Bit lines BLl to BLm are connected to common data line CBL via Y switches YSWl to YSWm.
  • the Y switches YSW1 to YSWm are composed of CMOS transfer gates.
  • the Y selection signals YSP1, YSNl to YSPm, and YSNm that selectively switch the Y switches are generated by the Y address decoder (not shown) that decodes the Y address signal.
  • the phase change element RPC uses a material called chalcogenide that can be switched between two stable states (amorphous state and crystalline state) by heating, and the resistance value of the chalcogenide is in a highly crystalline state when it is in an amorphous state.
  • 1 bit information is stored by changing the state (causes a change because it is low). For example, by applying a reset pulse that heats the phase change element RPC to a temperature higher than the melting point of the chalcogenide material and rapidly quenches it, the amorphous state is obtained, and the crystallization temperature is lower than the melting point and equal to or higher than the glass transition point.
  • a polycrystal state can be obtained by applying a set pulse that maintains a high temperature.
  • the bit line voltage must be set to a low level so that the stored information does not change due to an overcurrent. ! /.
  • the crystalline state is changed to the amorphous state, or the amorphous state. May change towards the crystalline state.
  • the voltage between two terminals during read operation must be a voltage Vr lower than the threshold voltage Vth.
  • the voltage between the drain and the source of the selection transistor CT becomes a value obtained by dividing the bit line voltage according to the resistance value of the phase change element RPC, so that the selection transistor CT connected to the phase change element having a large resistance value When selected by a word line, it flows to the selected transistor Current is relatively small.
  • the selection transistor CT connected to the phase change element having a small resistance value is selected by the word line, the current flowing through the selection transistor is relatively large.
  • Dummy cell array 3 has a current between a relatively large current flowing through phase change element RPC having a small resistance value and a relatively small current flowing through phase change element RPC having a large resistance value in a read operation.
  • a reference potential (reference signal) is formed on the dummy common data line CBLdm.
  • the read circuit RC amplifies the potential difference between the common data line CBL and the dummy common data line CBLdm to determine the logical value of the read data.
  • FIG. 4 illustrates a dummy cell array 3.
  • the dummy cell array 3 has one dummy cell circuit DMC connected to one dummy bit line BLdm.
  • the dummy cell circuit DMC is also selected by the dummy word line WLdm2 because the MOS transistor CTdm has the same characteristics as the selection transistor CT of the memory cell and the MOS transistor DCT for controlling the current characteristics by the external voltage Vbais.
  • a current between a relatively large current flowing through the phase change element RPC having a small resistance value and a relatively small current flowing through the phase change element RPC having a large resistance value is allowed to flow.
  • dummy bit line BLdm The To the dummy bit line BLdm, the same cell circuit as the n memory cells MC whose CT is always turned off is connected so that the same parasitic capacitance as that of one bit line in the memory cell array 2 can be obtained. From the same viewpoint, dummy cell circuits DMC 1 to DMCm are connected to the bit lines BL 1 to BLm of the memory array 2. Like the dummy cell circuit DMC, the dummy cell circuits DMCl to DMCm are configured by a series circuit of a MOS transistor CTdm and a MOS transistor DMC biased by the voltage Vbais.
  • the dummy word line WLdml of the memory cell array 2 is always unselected by the dummy word driver WDdml, and the dummy word line WLdm2 of the dummy cell array 3 is selected by the dummy word driver WDdm2 in synchronization with the selection timing of the word lines WLl to WLm.
  • the dummy bit line BLdm is connected to the dummy common bit line CBLdm via the dummy Y switch DTSWm.
  • Dummy Y switches DYSWl to DTSWm-l are connected to the dummy common bit line CBLdm so as to match the parasitic capacitance of the common bit line CBL in the memory array 2.
  • Dummy Y switch DYSWl to DTSWm-1 are always off, dummy Y switch DYSW m is turned on in synchronization with the ON operation timing of Y switches YSWl to TSWm.
  • FIG. 1 shows a specific example of the read circuit RC.
  • the read circuit RC initializes the level of the common data line CBL and the dummy common data line CBLdm in the read operation.
  • the first initialization circuit PC1 between the common data line CBL and the dummy common data line CBLdm in the read operation.
  • a preamplifier PA that amplifies and outputs the potential difference
  • a data latch circuit DL that amplifies and latches the output of the preamplifier
  • a second initialization circuit that initializes the input level of the data latch circuit DL during a read operation PC2 and a third initialization circuit PC3 that initializes the output level of the data latch circuit DL during a read operation.
  • the first initialization circuit PC1 includes n-channel precharge MOS transistors MN1 and MN2 that selectively supply a precharge voltage Vpc to the common data line CBL and the dummy common data line CBLdm.
  • Precharge MOS transistors MN1 and MN2 are switch-controlled by a precharge signal PCE.
  • the precharge voltage Vpc is lower than the power supply voltage Vdd.
  • the precharge voltage applied to the bit line BL must be limited so that the stored voltage is not destroyed because the terminal voltage of the phase change element RPC exceeds the threshold voltage Vth. Because it ’s good.
  • the n-channel MOS transistor is shown separately from the p-channel MOS transistor in which an arrow is attached to the base gate (back gate).
  • the preamplifier PA includes an n-channel MOS transistor MN3 and a p-channel MOS transistor MP1, and an n-channel MOS transistor MN4 and a p-channel MOS transistor MP2, respectively.
  • MOS transistor MP1 has a gate coupled to common data line CBL and a source coupled to input node SAIN of data latch circuit DL.
  • MOS transistor MP2 has a gate coupled to common data line CBL and a source coupled to input node SAINB of data latch circuit DL.
  • the MOS transistor MN3 selectively connects and disconnects the MOS transistor MP1 and the common data line CBL.
  • the MOS transistor MN4 selectively connects and disconnects the MOS transistor MP2 and the dummy common data line CBLdm.
  • MOS transistors MN3 and MN4 are switch-controlled by sense amplifier signal SAE.
  • the second initialization circuit PC2 is configured by p-channel type precharge MOS transistors MP3 and MP4 that selectively supply the power supply voltage Vdd to the input nodes SAIN and SAIN B of the data latch circuit DL.
  • the MOS transistors MP3 and MP4 are switch-controlled by the inverted signal (inverted precharge signal) PCEB of the precharge signal PCE.
  • the data latch circuit DL has a static latch composed of p-channel MOS transistors MP7 and MP8 and n-channel MOS transistors MN5 and MN6.
  • the p-channel supplies operating power to the static clutch from the power supply voltage Vdd.
  • Type input MOS transistors MP5 and MP6 are provided.
  • Input nodes SAIN and SAINB are coupled to the gates of the input MOS transistors MP5 and MP6.
  • the third initialization circuit PC3 includes n-channel type discharge MOS transistors M N7 and MN8 that selectively supply the ground voltage Vss to the output nodes SAOT and SAOB of the data latch circuit DL.
  • the MOS transistors MN7 and MN8 are switch-controlled by a precharge signal PCE.
  • the common data lines CBL and CBLdm are precharged by the voltage Vpc by the precharge signal PCE and the input node by the inverted precharge signal PCEB.
  • SAIN and SAINB are precharged by voltage Vdd.
  • the MOS transistors MN3 and MN4 are cut off, and the gate-source voltage of the MOS transistors MP1 and MP2 is set to a difference voltage between Vdd and Vpc.
  • Latch data according to FIG. 5 illustrates a timing chart of the read operation in the phase change memory module of FIG.
  • one of Y switches YSW1 to YSW m, YSWi and dummy Y switch DTSWm are selected, the corresponding bit line BLi is connected to common data line CBL, and dummy bit line BLdm is dummy common data Connect to line CBLdm.
  • the precharge signal PCE is activated, and the common data line CBL and bit line BLi, and the dummy common data line CBLdm and dummy bit line BLdm are charged to the read voltage Vpc.
  • precharging is performed on the output nodes SAOT and SAOB and the input nodes SAIN and SAINB in the read circuit RC using the precharge signals PCE and PCEB.
  • the precharge signals PCE and PCEB are deactivated, and at the same timing, according to the output of the X address decoder, one word line WLj is selected from word lines WLl to WLn using a word driver.
  • the dummy word line WLd m2 is driven to the selected level (tl).
  • a current path is formed in the phase change memory cell MC and dummy cell circuit DMC via the select MOS transistors CT and CTdm.
  • the phase change element RPC in the discharge path of the charge accumulated in the bit line BLi is in a low resistance state due to crystallization, the voltage change of the bit line BLi is in a high resistance state due to a large amorphous state. The voltage change is small.
  • the voltage Vbias for controlling the current driving capability of the dummy cell circuit DMC is set so that the voltages of the common data lines CBL and CBLdm can be compared with both the low resistance state and the high resistance state.
  • the amplifier activation signal SAE is activated at time t2, and the data latch circuit DL The latch operation is started.
  • the complementary output data of the complementary output nodes SAOT and SAOB are determined.
  • Twait the time from the activation of the word line WLj and the dummy word line WLdm2 to the formation of the potential difference necessary for the stable operation between the common data line CBL and the dummy common data line CBLdm is expressed as Twait. is doing.
  • FIG. 6 illustrates detailed operation timings of the read circuit RC.
  • the case of reading “H data” the phase change element is in a low resistance state due to crystallization
  • Word line selection has already been performed, and common bit line CBL and dummy common bit line CBLdm A potential difference is formed between the two.
  • the amplifier activation signal SAE is set to the high level (time t2).
  • the transistor pair MN3, MN4 in the preamplifier PA is turned on, and the input nodes SAIN, SAINB of the data latch circuit DL are directed to the common bit lines CBL, CBLdm, further to the bit lines BLi, dummy bit lines BLdm In the past, charge transfer occurs.
  • the transistor pair MP5 and MP6 in the data latch circuit DL is turned on.
  • FIG. 6 shows details of operation waveforms of the nodes SAIN and SAINB, ND3 and ND4, and SAOT and SAOB.
  • the MOS transistors MN3 and MN4 are turned on, the charge on the common bit lines CBL and CBLdm and the charge on the nodes SAIN and SAINB are charge-shared. Voltage difference DIFF1 between data lines CBL and CBLdm is larger at nodes SAIN and SAINB than DIFFO.
  • the common bit line CBL and the dummy common bit line CBLdm are discharged from the precharge voltage Vpc, which is a low voltage that can prevent the destruction of stored information in the phase change element, immediately before the charge share.
  • the nodes SAIN and SAINB are precharged to the power supply voltage Vdd on the data latch circuit DL side that operates at the power supply voltage Vdd.
  • the read voltage Vpc takes into account the capacitances of the nodes SAINT and SAINB, and the voltages of the common bit lines CBL and CBLdm, the bit line BL, and the dummy bit line BLdm that rise due to the above-described charge sharing operation (see FIG. In this case, it is designed so that the voltage that maintains the resistance of the power phase change element RPC (that is, the voltage between the two terminals shown in Fig. 3 is lower than the threshold voltage Vth). Being!
  • the readout circuit RC According to the readout circuit RC, the following operational effects are obtained.
  • the first point is that the amplification time was shortened by improving the drive capability of the preamplifier PA.
  • Vdd the second voltage
  • the voltage of the common data lines CBL and CBLdm (here, a voltage substantially equal to the read voltage Vpc) is applied to the gate electrodes of the MOS transistor pair MP1 and MP2.
  • Vpc a voltage substantially equal to the read voltage
  • Vpc ⁇ Vdd is applied between the source and drain and the gate and source of the transistor pair MP1 and MP2.
  • a close voltage is applied. Therefore, immediately after the activation of the preamplifier AP, that is, immediately after the MOS transistors MN3 and MN4 are turned on, the transistor pair MP1 and MP2 operate in the saturation region, so that a larger amount of charge can be transferred in a short time. It is possible to move with, and the amplification operation can be speeded up.
  • the preamplifier PA also has a capacitively coupled amplifier function by the MOS transistor pairs MN3 and MN4. That is, before the activation of the sense activation signal SAE, the MOS transistor pair MN3, MN4 is in the cut-off state, so that the output side nodes SAIN, SAINB of the preamplifier PA and the common bit lines CBL, CBLdm are blocked. Yes.
  • the output side nodes SAIN, SAINB of the preamplifier PA and the common bit lines CBL, CBLdm are coupled by the gate capacitance of the MOS transistor pair MP1, MP2, so that the bit line in the word line activity Is transmitted to the output side nodes SAIN and SAINB of the preamplifier PA by capacitive coupling.
  • Precoupling PA output node by this coupling Since the direction of the fluctuation potential of SAIN and SAINB is the same as the displacement after amplifier activation, the amplification effect of the preamplifier PA is improved.
  • the third point is that the P-channel MOS transistor pair MP5, MP6 is used as a gate input transistor and the gate-input type data latch circuit DL is used, which realizes timingless operation.
  • This is the point. That is, by precharging the output side nodes SAIN and SAINB of the amplifier PA to the power supply voltage Vdd using the precharge circuit PC2, the standby transistor pair MP5 and MP6 can be held in the cut-off state. Also, by precharging the output side nodes SAOT and SAOB of the data latch circuit DL to the ground voltage Vss using the precharge circuit PC3, the internal node of the data latch circuit DL can be fixed to the ground voltage Vss. .
  • the preamplifier PA and the data latch circuit DL can be activated by a single amplifier activation signal SAE, so that the timing margin can be omitted. That is, the operation time of the read circuit RC can be shortened. Due to the above three features, a slight voltage difference can be amplified in a short time even in the case of a phase change memory with a small memory cell current in a read operation.
  • FIG. 7 shows an example of another phase change memory cell module 1-A.
  • the configuration of the memory cell array 2-A for reading is different from FIG.
  • the features of this configuration are the following two.
  • source lines SL1 to SLm are arranged in parallel to the bit lines BL1 to BLm, respectively.
  • Memory cells MCRl 1 to MCRmn are configured to be inserted between serial phase change element RPC and MOS transistor CT force bit line and source line.
  • the dummy memory cell circuits DMCl to DMCm are similarly arranged.
  • the Y switches YSWAl to YSWAm are arranged in units of one bit line and one source line.
  • the Y switches YSWAl to YSWAm are composed of a first CMOS transfer gate TG, a second CMOS transfer gate TG2, and an N-channel switch MOS transistor MN20, and are controlled by Y selection signals YSN1, YSPl to YSNmYSPm.
  • the first CMOS transfer gate TG1 is inserted between the corresponding bit line and the common bit line CBL, and connects the bit line selected by the Y selection signal to the common bit line CBL.
  • the OS transfer gate TG2 is inserted between the source line and the read voltage Vpc pin, and precharges the source line to the read voltage Vpc during the read operation.
  • the switch MOS transistor MN20 is inserted between the source line and the ground voltage Vss, and drives the source lines SL1 to SLm to the ground voltage Vss during standby.
  • the basic configuration of the dummy cell array 3-A is the same as in FIG. 4, and the same difference as the difference of the memory cell array 2-A with respect to the memory array 2 is reflected.
  • FIG. 8 illustrates details of the read circuit RC-A employed in the phase change memory cell module 1-A of FIG.
  • the differences from Fig. 1 are the following two points.
  • the first difference is that the precharge circuit PC1 is replaced with PC4.
  • the precharge circuit PC4 drives the common data lines CBL and CBLdm to the ground voltage Vss.
  • the second point is that the connection between the output side nodes SAIN and SAINB of the preamplifier PA and the data latch circuit DL is reversed. That is, the output node SAIN is connected to the gate electrode of the transistor MP6 of the data latch circuit DL, and the output node SAINB is connected to the gate electrode of the transistor MP5 of the data latch circuit DL.
  • This connection change is for the sake of convenience, and is not essential.
  • the rest of the configuration is the same as in Fig. 1, so a detailed description is omitted.
  • FIG. 9 shows an example of the read operation timing in the phase change memory module 1-A of FIG.
  • the bit line BLi and dummy bit line selected by the Y address are precharged to the ground voltage Vss via the corresponding Y switch YSAi and dummy Y switch CMOS transfer gate TG1 by the precharge circuit PC4 in FIG.
  • the source line is charged to the read voltage Vpc via the SL force SCMOS transfer gate TG2.
  • the precharge signal PCE is deactivated, one word line WLj and dummy word line WLdm2 are selected.
  • the charge of the source line SL flows into the bit line BLi and the dummy bit line B Ldm, so that their potentials start to rise gradually.
  • the phase change element When the phase change element is in the crystalline state, the voltage change of the bit line is large because the resistance of the phase change element is low. Conversely, when in the amorphous state, the resistance of the phase change element is high, so that the voltage change of the bit line is small.
  • the output side nodes SAIN and SAINB of the preamplifier PA are changed to the common bit line CBL or CBLdm, which has a lower potential.
  • the voltage at the output node SAOT, SAOB of the latch circuit DL is determined. This configuration promotes the high-speed readout of the readout circuit RC-A compared to Fig. 1. In other words, the signal voltage input to the preamplifier PA is further reduced by the operation of injecting charges into the source line force bit line and reading the stored information.
  • the gate-source voltage and the source-drain voltage applied to the transistor pair MP1 and MP2 in the preamplifier PA are close to Vdd, so that the initial drive capability for the transistor pair MP5 and MP6 is increased. Therefore, the operation time of the preamplifier PA is further shortened, and further high-speed reading of the phase change memory can be realized.
  • FIG. 10 illustrates details of another read circuit RC-B that can be employed in the phase change memory cell module 1 of FIG.
  • the difference from Fig. 1 is that the output of the preamplifier PA is directly connected to the sense node of the cross-coupled latch amplifier DL1.
  • Latch amplifier activation signal LSAE and LSAE B are activated at the timing when the output signal difference of preamplifier PA becomes the maximum.
  • the precharge circuit PC3 is not necessary. With this configuration, the number of transistors used in the readout circuit can be reduced, and a high-speed phase change memory with a small area can be realized.
  • FIG. 11 illustrates still another readout circuit.
  • the read circuit RC-C shown in the figure is read like a flash memory or a memory that performs a read operation by precharging the bit line close to the power supply voltage V dd, such as SRAM (Static Random Access Memory).
  • V dd power supply voltage
  • SRAM Static Random Access Memory
  • the precharge circuit PC5 is composed of two P-channel MOS transistors MP12 and MP13 that drive the complementary bit lines BLT and BLB to the read voltage Vpc.
  • the read voltage Vpc is close to the power supply voltage Vdd, and may be Vdd.
  • the precharge circuit PC6 includes two n-channel MOS transistors MN16 and MN17 that drive the output-side nodes SAIN and SAINB of the preamplifier PA1 to the ground voltage Vss. Further, the precharge circuit PC7 includes two p-channel MOS transistors MP 18 and MP 19 that drive the output nodes SAOT and SAOB of the data latch circuit DL2 to the power supply voltage Vdd.
  • the preamplifier PA1 moves the charge precharged to the bit line to the output side nodes SAIN and SAINB of the preamplifier PA1.
  • Low level (L) data is quickly transmitted to the output node (for example, SAOT) of the corresponding data latch circuit DL2, and the data latch state by the data latch circuit DL2 is accelerated.
  • the output data of the preamplifier PA1 is determined, and the same operation and effect as in the previous embodiment can be achieved even if the polarity of the circuit changes, such as the conductivity type of the MOS transistor or the connection form between the power supply and the ground. Can be obtained.
  • the present invention can be widely applied not only to memory LSIs such as phase change memory and SRAM, but also to data processing LSIs represented by a microcomputer having such a memory module.

Landscapes

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Description

半導体集積回路
技術分野
[0001] 本発明は、メモリを有する半導体装置に関し、例えば相変ィ匕メモリ (Phase Change M emory)などの読出し信号量の小さなメモリセルからの高速に読み出しに適用して有 効な技術に関するものである。
背景技術
[0002] 特許文献 1には、読み出し時に低電流動作を行うメモリセルに対して、ビット線を M OSトランジスタのゲートとドレインに接続した構成のプリアンプを用いてビット線対の 電位差を増幅し、後段の差動アンプ動作を補助する回路技術が開示されている。例 えば差動アンプの一方の差動入力端子に一方のデータ線が接続され、差動アンプ の他方の差動入力端子に一方のデータ線が接続され、一方のデータ線は nチャンネ ル型の第 1MOSトランジスタと第 2MOSトランジスタの並列回路によってされデイス チャージ可能にされ、他方のデータ線は nチャンネル型の第 2MOSトランジスタと第 2MOSトランジスタの並列回路によってされデイスチャージ可能にされる。第 1MOS トランジスタのゲートは一方のデータ線に、第 2MOSトランジスタは他方のデータ線 に接続され、第 3MOSトランジスタのゲートは他方のデータ線に、第 4MOSトランジ スタは一方のデータ線に接続される。読み出し動作の前に双方のデータ線がプリチ ヤージされ、その後、一方のデータ線に接続するメモリセルが選択されると、当該一 方のデータ線には選択されたメモリセルのコンダクタンスの相違に応じた電流が流れ る。他方のデータ線にはコンダクタンスの相違による中間の参照電流が流れ、双方の データ線に電位差が形成される。このとき、第 1乃至第 4MOSトランジスタを回路のグ ランドに接続してデータ線のディスチャージ経路を形成する。第 1乃至第 4MOSトラ ンジスタの接続形態より第 1及び第 2MOSトランジスタに流れる電流と第 3及び第 4M OSトランジスタに流れる電流は相互に等しくなるので、双方のデータ線間の電位差 は電流値の差分の時間累積で増幅される。これにより、読出し信号量が小さい場合 にも高速読出しを可能にしょうとするものである。 [0003] 特許文献 1 :特開 2001— 216794号公報
発明の開示
発明が解決しょうとする課題
[0004] 相変化メモリにお 、て、メモリセルは選択トランジスタと相変化素子とで構成される。
相変化素子はその二端子間にスレツショルド電圧以上の高い電圧が印加されると抵 抗値が変化する。すなわち、記憶情報が書き換わる。記憶情報の破壊を回避するた め、読み出し時にビット線に印加する電圧は制限される。一方、選択トランジスタのド レイン—ノース間の電圧は、相変化素子の抵抗値に従ってビット線電圧が分圧され た値になる。このため、相変化素子を構成する材料によって抵抗値が上昇すると、選 択トランジスタに印加される電圧が低下し、メモリセル電流が減少する。半導体メモリ の読出し動作では、一般的にセンスアンプの MOSトランジスタの閾値電圧のばらつ き等を考慮して、ビット線対の電位差が十分な値となって力もアンプの活性ィ匕が行わ れる。しかし、相変ィ匕メモリのメモリセル電流が微小な場合、ビット線対の電位差が大 きくなるまでに時間を要するので、ワード線活性化からセンスアンプ活性ィ匕までの遅 延時間が増大するという問題がある。
[0005] この問題点に対して上記特許文献 1の技術を適用することも可能であるが、データ 線の電圧それ自体が低い場合には特許文献 1の前記第 1乃至第 4MOSトランジスタ による増幅動作を期待することができないということが本発明者によって明らかにされ た。記憶情報の破壊防止のためにビット線電圧を上げることができな 、場合に単に データ線電圧のレベルを上げることはできず、高速読出しを行うことができな 、。
[0006] 本発明の目的は、ビット線への読出し信号量が小さくてもプリアンプを用いて必要 な増幅を短時間で行うことができる読出し回路を備えた半導体集積回路を提供する ことにある。
[0007] 本発明の別の目的は、相変化メモリセルの記憶情報が破壊される虡を未然に防止 しながら高速読出しを行うことができる読出し回路を備えた半導体集積回路を提供す ることにめる。
[0008] 本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面 力 明らかになるであろう。 課題を解決するための手段
[0009] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記 の通りである。
[0010] 〔1〕本発明に係る半導体集積回路（1, 1— A)は、複数のメモリセル (MC11〜MC mn)の中力 選択されたメモリセルの記憶情報に応じて第 1信号線 (CBL、 BLT)に 現れる変化と他の第 2信号線 (CBLdm、 BLB)に現れる変化との相違を検出して記 憶情報を判定する読出し回路 (RC、 RC— A、 RC_B, RC— C)を供える。前記読出 し回路は、読出し動作の開始前に前記第 1信号線及び前記第 2信号線を第 1レベル に初期化する第 1初期化回路 (PC1、 PC4、 PC5)と、読出し動作において前記第 1 信号線と前記第 2信号線の初期化レベルの変化を夫々増幅して出力するプリアンプ (PA、 PA1)と、前記プリアンプの一対の出力を入力ノード（SAIN, SAINB)に受け てラッチ動作を行うデータラッチ回路 (DL、 DL1、 DL2)と、読出し動作の開始前に 前記データラッチ回路の入力ノードを第 2レベルに初期化する第 2初期化回路 (PC2 、 PC6)とを有する。前記プリアンプは、前記第 1信号線をゲートに受け入力ゲート容 量を介して前記第 1信号線を前記データラッチ回路の対応する入力ノードに結合し、 前記第 2信号線をゲートに受け入力ゲート容量を介して前記第 2信号線を前記デー タラツチ回路の対応する入力ノードに結合する一対の第 1MOSトランジスタ (MP1、 MP2、 MN14、 MN15)と、一方の前記第 1MOSトランジスタを前記第 1信号線に接 続し、他方の前記第 1MOSトランジスタを前記第 2信号線に接続し、前記初期化の 後にオン動作される一対の第 2MOSトランジスタ（MN3、 MN4、 MP14、 MP15)と を有する。
[0011] 上記した手段によれば、第 1信号線及び第 2信号線は、第 2MOSトランジスタを介 して選択的にデータラッチ回路の入力ノードから分離され、且つ第 1MOSトランジス タのゲートを介してデータラッチ回路の入力ノードに容量結合される。したがって、前 記分離状態において第 1信号線及び第 2信号線とデータラッチ回路の入力ノードを 第 1電圧と第 2電圧の異なる電圧にプリチャージすることにより、プリアンプを構成する 夫々の第 1MOSトランジスタのゲート'ソース間電圧とドレイン 'ソース間電圧が第 1信 号線及び第 2信号線の電圧によって制御されるので、読出し動作においてメモリセル の記憶情報に従って第 1信号線と第 2信号線が変化され且つプリアンプの第 2MOS トランジスタによる分離状態が解除されたとき、第 1MOSトランジスタは飽和領域で動 作を開始し、第 1MOSトランジスタの増幅感度が向上し、高速な読出し動作を実現 する。
[0012] 本発明の具体的な一つの形態として、前記読出し動作において前記第 1信号線及 び第 2信号線は前記第 1レベル力 ディスチャージされ、前記第 1レベルは第 2レべ ルよりも低いレベルである。このとき、前記第 1レベルは第 2レベルとの差電圧の半分 よりも低いレベルであり、前記第 2MOSトランジスタは nチャンネル型（MN3, MN4) であり、第 1MOSトランジスタは pチャンネル型（MP1, MP2)にするのがよい。この 形態が上記増幅感度を大きくする一つの望ましい形態になる。この形態の適用例は ビット線プリチャージ電圧のような読出し電圧のレベルが低く制限される相変ィ匕メモリ 若しくは相変ィヒメモリモジュールである。即ち、前記メモリセルは相変ィヒメモリセル (M Cl l〜MCmn)であり、読出し動作において前記第 1信号線には選択された相変化 メモリセルの抵抗値に応じてデイスチャージ電流が流れ、読出し動作にぉ 、て前記 第 2信号線には相変ィ匕メモリセルの高抵抗値に応じたデイスチャージ電流値と低抵 抗値に応じたデイスチャージ電流値との間のディスチャージ電流が流れる。
[0013] 上記増幅感度を大きくする別の望ま U、形態として、前記読出し動作にぉ 、て前記 第 1信号線及び第 2信号線は前記第 1レベルからデイスチャージされ、前記第 1レべ ルは第 2レベルとの差電圧の半分よりも高いレベルであり、前記第 2MOSトランジスタ に pチャンネル型（MP14, MP15)を採用し、第 1MOSトランジスタに nチャンネル型 (MN14, MN15)を採用することができる。この形態の適用例はビット線プリチヤ一 ジ電圧のような読出し電圧のレベルを電源電圧寄りの比較的高いレベルにするスタ ティックメモリ若しくはスタティックメモリモジュールである。即ち、前記メモリセルはスタ ティックメモリセルであり、読出し動作において前記第 1信号線及び第 2信号線には 選択されたスタティックメモリセルの記憶情報に応じて相補的に電流が流れる。
[0014] 本発明の別の具体的な形態として、前記データラッチ回路 (DL, DL2)は前記プリ アンプの出力をゲートに受ける入力 MOSトランジスタ（MP5、 MP6、 MN18、 MN1 9)と、前記入力 MOSトランジスタを介して動作電源が供給されるスタティックラッチと を有し、前記入力 MOSトランジスタのゲートを前記入力ノード（SAIN、 SAINB)とし 、前記スタティックラッチの入出力端子を前記出力ノード (SAOT、 SAOB)とする。こ れによれば、読出し動作において前記分離状態を解除したとき第 1信号線及び第 2 信号線とデータラッチ回路の入力ノードとの間の電荷移動に対して入力 MOSトラン ジスタが感度良く応答して、データラッチ回路のラッチ動作を高速ィ匕するのに寄与す る。このとき、前記データラッチ回路の出力ノードを前記第 2レベルとは逆極性の第 3 レベルに初期化する第 3初期化回路 (PC3、 PC7)を採用するのがよい。
[0015] 本発明の更に別の具体的な形態として、前記データラッチ回路 (DL1)は前記入力 ノードと前記出力ノードに共通化された入出力端子を有するスタティックラッチ力 成 る、請求項 1記載の半導体集積回路。
[0016] 〔2〕本発明に係る半導体集積回路は、選択された相変化メモリセルの抵抗値に応 じて第 1信号線 (CBL)に流れるデイスチャージ電流と、相変ィ匕メモリセルの高抵抗に 応じたデイスチャージ電流値と低抵抗に応じたデイスチャージ電流値との間の電流値 をもって第 2信号線 (CBLdm)に流れる参照電流との相違を検出して記憶情報を判 定する読出し回路 (RC)を供える。前記読出し回路は、読出し動作の開始前に前記 第 1信号線及び前記第 2信号線を第 1レベルに初期化する第 1初期化回路 (PC1)と 、読出し動作において前記第 1信号線と前記第 2信号線の初期化レベルの変化を夫 々増幅して出力するプリアンプ (PA)と、前記プリアンプの一対の出力を入力ノード（ SAIN, SAINB)に受けてラッチ動作を行うデータラッチ回路 (DL)と、読出し動作の 開始前に前記データラッチ回路の入力ノードを第 1レベルよりも高い第 2レベルに初 期化する第 2初期化回路 (PC2)とを有する。前記プリアンプは、前記第 1信号線をゲ ートに受け入力ゲート容量を介して前記第 1信号線を前記データラッチ回路の対応 する入力ノードに結合し、前記第 2信号線をゲートに受け入力ゲート容量を介して前 記第 2信号線を前記データラッチ回路の対応する入力ノードに結合する pチャンネル 型の一対の第 1MOSトランジスタ（MP1, MP2)と、一方の前記第 1MOSトランジス タを前記第 1信号線に接続し、他方の前記第 1MOSトランジスタを前記第 2信号線に 接続し、前記初期化の後にオン動作される nチャンネル型の一対の第 2MOSトランジ スタ（MN3, MN4)とを有する。これにより、第 2MOSトランジスタの増幅感度を向上 し、高速な読出し動作を実現することができる。
[0017] 前記データラッチ回路 (DL)は、例えば前記プリアンプの出力をゲートに受ける pチ ヤンネル型の入力 MOSトランジスタ（MP5, MP6)と、前記入力 MOSトランジスタを 介して動作電源が供給されるスタティックラッチとを有し、前記入力 MOSトランジスタ のゲートを前記入力ノード（SAIN, SAINB)とし、前記スタティックラッチの入出力端 子を前記出力ノード（SAOT, SAOB)とする。このとき、前記データラッチ回路の出 力ノードを前記第 2レベルと反対極性の第 3レベルに初期化する第 3初期化回路 (P C3)を更に有するのがよい。
[0018] 〔3〕本発明に係る半導体集積回路は、読出し動作において、ワード線で選択され たスタティックメモリセルの記憶情報に応じて第 1信号線 (BLT)と第 2信号線 (BLB) に相補的に流れる電流の相違を検出して記憶情報を判定する読出し回路 (RC—C) を供える。前記読出し回路は、読出し動作の開始前に前記第 1信号線及び前記第 2 信号線を第 1レベルに初期化する第 1初期化回路 (PC5)と、読出し動作において前 記第 1信号線と前記第 2信号線の初期化レベルの変化を夫々増幅して出力するプリ アンプ (PA1)と、前記プリアンプの一対の出力を入力ノードに受けてラッチ動作を行 うデータラッチ回路 (DL2)と、読出し動作の開始前に前記データラッチ回路の入カノ 一ドを第 1レベルよりも高い第 2レベルに初期化する第 2初期化回路 (PC6)とを有する 。前記プリアンプは、前記第 1信号線をゲートに受け入力ゲート容量を介して前記第 1信号線を前記データラッチ回路の対応する入力ノードに結合し、前記第 2信号線を ゲートに受け入力ゲート容量を介して前記第 2信号線を前記データラッチ回路の対 応する入力ノードに結合する nチャンネル型の一対の第 1MOSトランジスタ（MN14 、 MN15)と、一方の前記第 1MOSトランジスタを前記第 1信号線に接続し、他方の 前記第 1MOSトランジスタを前記第 2信号線に接続し、前記初期化の後にオン動作 される pチャンネル型の一対の第 2MOSトランジスタ（MP14, MP15)とを有する。
[0019] 前記データラッチ回路 (DL2)は前記プリアンプの出力をゲートに受ける nチャンネ ル型の入力 MOSトランジスタ（MN18, MN19)と、前記入力 MOSトランジスタを介 して動作電源が供給されるスタティックラッチとを有し、前記入力 MOSトランジスタの ゲートを前記入力ノードとし、前記スタティックラッチの入出力端子を前記出力ノードと する。このとき、前記データラッチ回路の出力ノードを前記第 2レベルと反対極性の第 3レベルに初期化する第 3初期化回路 (PC7)を更に有するのがよい。
発明の効果
[0020] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説 明すれば下記の通りである。
[0021] すなわち、ビット線への読出し信号量が小さくてもプリアンプを用いて必要な増幅を 短時間で行うことができる。また、相変化メモリセルの記憶情報が破壊される虡を未 然に防止しながら高速読出しを行うことができる。
図面の簡単な説明
[0022] [図 1]本発明による相変化メモリモジュールに適用される読み出し回路を例示する回 路図である。
[図 2]本発明による相変化メモリモジュールを例示する回路図である。
[図 3]相変化素子の特性図である。
[図 4]ダミーセルアレイの回路図である。
[図 5]図 2の相変ィ匕メモリモジュールにおける読み出し動作のタイミングチャートである
[図 6]読み出し回路の詳細な動作タイミングチャートである。
[図 7]別の相変化メモリセルモジュールを例示する回路図である。
[図 8]図 7の相変化メモリセルモジュールに採用される読み出し回路の詳細を例示す る回路図である。
[図 9]図 7の相変ィ匕メモリモジュールにおける読み出し動作のタイミングチャートである
[図 10]図 1の相変化メモリセルモジュールに採用可能な別の読み出し回路 Rの詳細 を例示する回路図である。
[図 11]SRAM等に適用可能な読み出し回路を例示する回路図である。
符号の説明
[0023] 1, 1— A 半導体集積回路
MCl l〜MCmn メモリセノレ CBL、 BLT 第 1信号線
CBLdm, BLB 第 2信号線
RC、 RC— A、 RC_B, RC— C読出し回路
PC1、 PC4、 PC5 第 1初期化回路
PA、 PA1 プリアンプ
DL、 DL1、 DL2 データラッチ回路
PC2、 PC6第 2初期化回路
MP1、 MP2、 MN14、 MN15 第 1MOSトランジスタ
MN3、 MN4、 MP14、 MP15 第 2MOSトランジスタ
MP5、 MP6、 MN18、 MN19入力 MOSトランジスタ
SAIN, SAINB入力ノード
SAOT、 SAOB 出力ノード
発明を実施するための最良の形態
[0024] 《第 1の実施形態》
図 2には本発明による相変ィ匕メモリモジュール (PCM) 1の一例が示される。同図に 示される相変化メモリモジュール 1は例えばマイクロプロセッサ等のデータ処理 LSIに オンチップされた書換え可能な不揮発性メモリであってもよ!/、し、或いは単体の不揮 発性メモリ LSIであってもよ!/ヽ。
[0025] 図 2には記憶情報の読出し系に着目した構成が例示される。相変化メモリモジユー ル 1はメモリセルアレイ（MARY) 2とダミーセルアレイ（MARYdm) 3とを有し、読出し 動作において、メモリセルアレイ力 共通ビット線 CBLに出力される記憶情報信号と ダミーセルアレイ 3からダミー共通ビット線 CBLdmに出力される参照信号とを読出し 回路 RCに供給し、読出し回路 RCが双方の信号差を増幅して記憶情報を判別して 出力する。
[0026] メモリセルアレイ（MARY) 2はマトリクス配置された正規のメモリセル MCI 1〜MC mnと、ダミーセルアレイ 3における参照信号読出し経路における寄生容量成分との 整合を図るためのダミーセル回路 DMCl〜DMCmとを有する。ダミーセル回路 DM Cl〜DMCmについてはダミーセルアレイ 3の詳細と共に後述する。 [0027] メモリセル MCl l〜MCmnの各々は、選択トランジスタ CTと相変化素子 RPCの直 列回路によって構成され、一方が対応するビット線に BLl〜BLmに他方が回路のグ ランド端子 Vssに接続される。選択トランジスタ CTのゲートは対応するワード線 WL1 〜WLnに結合する。ワード線 WLl〜WLnはワードドライバ WDl〜WDnの出力によ つて選択される。図示は省略するがワードドライバ WDl〜WDnには Xアドレス信号を デコードする Xアドレスデコーダから出力されるワード線選択信号が供給される。ビッ ト線 BLl〜BLmは Yスィッチ YSWl〜YSWmを介して共通データ線 CBLに接続さ れる。 Yスィッチ YSWl〜YSWmは CMOSトランスファゲートから成り、それを選択 的にスィッチ制御する Y選択信号 YSP1, YSNl〜YSPm, YSNmは Yアドレス信 号をデコードする図示を省略する Yアドレスデコーダが生成する。
[0028] 相変化素子 RPCは、加熱により 2つの安定した状態 (アモルファス状態と結晶状態 )を切り替えられるカルコゲナイドという物質を利用し、カルコゲナイドの抵抗値はァモ ルファス状態にあると高ぐ結晶状態にあると低いことから、状態を切り替える湘変化 を起こす)ことによって 1ビットの情報を記憶する。例えば相変化素子 RPCをカルコゲ ナイド材料の融点以上に熱して力 急冷するようなリセットパルスを印加することにより アモルファス状態とし、融点よりも低く且つガラス転移点と同じかそれよりも高い結晶 化温度より高い温度に保つようなセットパルスを印加することにより多結晶状態とする ことができる。このような温度による相変化特性を有する相変化素子 RPCに対する読 み出し動作時にぉ 、て、ビット線電圧は過電流を起因として記憶情報が変化しな 、 ように低 、レベルにしなければならな！/、。
[0029] 例えば図 3に例示されるように相変化素子 RPCの両端の電圧（二端子間電圧）が 閾値電圧 Vthよりも高くされることによって結晶状態がアモルファス状態に向けて、或 いはアモルファス状態が結晶状態に向けて変化しょうとする可能性がある。読み出し 動作時における二端子間電圧は閾値電圧 Vthよりも低い電圧 Vrにしなければならな い。
[0030] 選択トランジスタ CTのドレイン ソース間の電圧は、相変化素子 RPCの抵抗値に 従ってビット線電圧が分圧された値になるから抵抗値の大きな相変化素子に接続す る選択トランジスタ CTがワード線によって選択されたとき当該選択トランジスタに流れ る電流は相対的に小さい。一方、抵抗値の小さな相変化素子に接続する選択トラン ジスタ CTがワード線によって選択されたとき当該選択トランジスタに流れる電流は相 対的に大きい。ダミーセルアレイ 3は読出し動作において、抵抗値の小さな相変化素 子 RPCを介して流れる相対的に大きな電流と抵抗値の大きな相変化素子 RPCを介 して流れる相対的に小さな電流との間の電流を形成し、それに基づいてダミー共通 データ線 CBLdmに参照電位 (参照信号)を形成する。読出し回路 RCはデータ読出 し動作において共通データ線 CBLとダミー共通データ線 CBLdmとの電位差を増幅 して、読出しデータの論理値を判定する。
[0031] 図 4にはダミーセルアレイ 3が例示される。ダミーセルアレイ 3は、 1本のダミービット 線 BLdmに接続された 1個のダミーセル回路 DMCを有する。ダミーセル回路 DMC は、メモリセルの選択トランジスタ CTと同等の特性を有する MOSトランジスタ CTdm と外部電圧 Vbaisによって電流特性を制御するための MOSトランジスタ DCTとの直 列回路力も成り、ダミーワード線 WLdm2にて選択されることにより、抵抗値の小さな 相変化素子 RPCを介して流れる相対的に大きな電流と抵抗値の大きな相変化素子 RPCを介して流れる相対的に小さな電流との間の電流を流すようにされる。ダミービ ット線 BLdmにはメモリセルアレイ 2における 1本のビット線と同じ寄生容量が得られる ように CTが常時オフ状態にされた n個メモリセル MCと同じセル回路が接続さる。これ と同様の観点からメモリアレイ 2の各ビット線 BL 1〜： BLmにはダミーセル回路 DMC 1 〜DMCmが接続される。ダミーセル回路 DMCl〜DMCmはダミーセル回路 DMC と同様に MOSトランジスタ CTdmと、電圧 Vbaisでバイアスされる MOSトランジスタ D MCと、の直列回路によって構成される。メモリセルアレイ 2のダミーワード線 WLdml はダミーワードドライバ WDdmlにより常時非選択、ダミーセルアレイ 3のダミーワード 線 WLdm2はダミーワードドライバ WDdm2によりワード線 WLl〜WLmの選択タイミ ングに同期して選択される。
[0032] ダミービット線 BLdmはダミー Yスィッチ DTSWmを介してダミー共通ビット線 CBLd mに接続される。このダミー共通ビット線 CBLdmにはメモリアレイ 2における共通ビッ ト線 CBLの寄生容量と整合するようダミー Yスィッチ DYSWl〜DTSWm-lが接続さ れる。ダミー Yスィッチ DYSWl〜DTSWm- 1は常時オフ、ダミー Yスィッチ DYSW mは Yスィッチ YSWl〜TSWmのオン動作タイミングに同期してオン状態にされる。
[0033] 図 1には読み出し回路 RCの具体例が示される。読出し回路 RCは、読出し動作に おいて共通データ線 CBL及びダミー共通データ線 CBLdmのレベルを初期化する 第 1初期化回路 PC1、読出し動作において共通データ線 CBLとダミー共通データ線 CBLdmとの間の電位差を増幅して出力するプリアンプ PAと、プリアンプの出力を増 幅してラッチするデータラッチ回路 DLと、読出し動作にぉ 、て前記データラッチ回路 DLの入力レベルを初期化する第 2初期化回路 PC2と、読出し動作にぉ 、て前記デ 一タラツチ回路 DLの出力レベルを初期化する第 3初期化回路 PC3とを有する。
[0034] 第 1初期化回路 PC1は選択的に共通データ線 CBL及びダミー共通データ線 CBL dmにプリチャージ電圧 Vpcを供給する nチャンネル型のプリチャージ MOSトランジス タ MN1, MN2によって構成される。プリチャージ MOSトランジスタ MN1, MN2は プリチャージ信号 PCEによってスィッチ制御される。プリチャージ電圧 Vpcは電源電 圧 Vddよりも低い電圧である。図 3より明らかなように、読出し動作では相変化素子 R PCの端子電圧が閾値電圧 Vthを超えて記憶情報が破壊されな 、ように、ビット線 BL に印加されるプリチャージ電圧は制限されなければならな 、からである。例えば電源 電圧 Vdd= l. 5のとき、プリチャージ電圧は Vpc = 0. 5Vのような電圧にされる。尚、 図において nチャンネル型 MOSトランジスタは基体ゲート（バックゲート）に矢印を付 した pチャンネル型 MOSトランジスタと区別されて図示されている。
[0035] プリアンプ PAは夫々直列された nチャンネル型 MOSトランジスタ MN3及び pチヤ ンネル型 MOSトランジスタ MP 1と、 nチャンネル型 MOSトランジスタ MN4及び pチヤ ンネル型 MOSトランジスタ MP2とを有する。 MOSトランジスタ MP1はゲートが共通 データ線 CBLに、ソースがデータラッチ回路 DLの入力ノード SAINに結合され、 M OSトランジスタ MP2はゲートが共通データ線 CBLに、ソースがデータラッチ回路 DL の入力ノード SAINBに結合される。 MOSトランジスタ MN3は MOSトランジスタ MP 1と共通データ線 CBLとの接続と分離を選択的に行なう。 MOSトランジスタ MN4は MOSトランジスタ MP2とダミー共通データ線 CBLdmとの接続と分離を選択的に行 なう。 MOSトランジスタ MN3, MN4はセンスアンプ信号 SAEによりスィッチ制御され る。 [0036] 第 2初期化回路 PC2は選択的にデータラッチ回路 DLの入力ノード SAIN, SAIN Bに電源電圧 Vddを供給する pチャンネル型のプリチャージ MOSトランジスタ MP3, MP4によって構成される。 MOSトランジスタ MP3, MP4はプリチャージ信号 PCEの 反転信号 (反転プリチャージ信号) PCEBによってスィッチ制御される。
[0037] データラッチ回路 DLは、 pチャンネル型 MOSトランジスタ MP7, MP8と nチャンネ ル型 MOSトランジスタ MN5, MN6から成るスタティックラッチを有し、このスタティッ クラッチに電源電圧 Vddから動作電源を供給する pチャンネル型入力 MOSトランジ スタ MP5, MP6が設けられる。入力 MOSトランジスタ MP5, MP6のゲートに入カノ ード SAIN, SAINBが結合される。
[0038] 第 3初期化回路 PC3は選択的にデータラッチ回路 DLの出力ノード SAOT, SAO Bにグランド電圧 Vssを供給する nチャンネル型のデイスチャージ MOSトランジスタ M N7, MN8によって構成される。 MOSトランジスタ MN7, MN8はプリチャージ信号 P CEによってスィッチ制御される。
[0039] データ読出し動作において Yスィッチによる Y選択の後、ワード線選択タイミングの 前に、プリチャージ信号 PCEにより共通データ線 CBL, CBLdmが電圧 Vpcによりプ リチャージされ、反転プリチャージ信号 PCEBにより入力ノード SAIN, SAINBが電 圧 Vddによりプリチャージされる。この状態において MOSトランジスタ MN3, MN4 はカットオフにされており、 MOSトランジスタ MP1, MP2のゲート'ソース間電圧は、 Vddと Vpcとの差電圧にされる。ワード線が選択されて CTを介してビット線のディス チャージが開始されると CBLと CBLdmの間に電位差が形成され、その電位差は双 方のゲート'ソース間電圧に反映される。 MOSトランジスタ MN3, MN4をターンオン させることにより、 MOSトランジスタ MP1, MP2は夫々の比較的大きなゲート'ソース 間電圧に応ずる大きな相互コンダクタンスをもって SAIN, SAINの電荷を CBL, CB Ldmに向力つて移動させ、これにより、 SAINと SAINBは前記電位差を保って比較 的大きな電位低下を生ずる。 SAINと SAINBの電位低下に従って MP5, MP6が駆 動されることにより、スタティックラッチへの動作電流の供給は左右の出力ノード SAO T, SAOBで相違され、それによつてスタティックラッチは読出しデータの論理値に従 つたデータをラッチする。 [0040] 図 5には図 2の相変ィ匕メモリモジュールにおける読み出し動作のタイミングチャート が例示される。 Yアドレスデコード結果を受け取ることにより Yスィッチ YSW1〜YSW mの一つ YSWiとダミー Yスィッチ DTSWmが選択され、それに対応するビット線 BLi が共通データ線 CBLに接続し、ダミービット線 BLdmがダミー共通データ線 CBLdm に接続する。この後に、プリチャージ信号 PCEが活性ィ匕され、共通データ線 CBLとビ ット線 BLi、並びにダミー共通データ線 CBLdmとダミービット線 BLdmが読出し電圧 Vpcに充電される。また、同じタイミングにて読み出し回路 RC内の出力ノード SAOT , SAOB及び入力ノード SAIN, SAINBに対しても、プリチャージ信号 PCE、 PCEB を用いてプリチャージが行われる。プリチャージ完了に従 、プリチャージ信号 PCE、 PCEBを非活性ィ匕し、同じタイミングで Xアドレスデコーダの出力に従 、ワードドライ バを用いてワード線 WLl〜WLnの中から 1本のワード線 WLjとダミーワード線 WLd m2が選択レベルに駆動される（tl)。 1本のワード線 WLj及びダミーワード線 WLdm 2が選択レベルに駆動されることによって相変ィ匕メモリセル MCおよびダミーセル回路 DMCには選択 MOSトランジスタ CTおよび CTdmを介して電流パスが形成され、こ れによってビット線 BLiに蓄積されている電荷の放電経路にある相変化素子 RPCが 結晶化によって低抵抗状態にある時はビット線 BLiの電圧変化は大きぐァモルファ ス化によって高抵抗状態にある時は電圧変化が小さい。このとき、ダミーセル回路 D MCの電流駆動力を制御する電圧 Vbiasは、低抵抗状態と高抵抗状態の両方に対 して共通データ線 CBL、 CBLdmの電圧を比較できるように設定されている。共通デ ータ線 CBLとダミービット線 BLdmの間に読み出し回路 RCの安定動作に必要な電 位差が形成された後、時刻 t2にアンプ活性ィ匕信号 SAEが活性化され、データラッチ 回路 DLのラッチ動作が開始される。それによつて相補出力ノード SAOT, SAOBの 相補出力データが確定される。ここで、ワード線 WLjおよびダミーワード線 WLdm2を 活性ィ匕してから共通データ線 CBLとダミー共通データ線 CBLdmの間に前記安定動 作に必要な電位差が形成されるまでの時間を Twaitと明示している。
[0041] 図 6には読み出し回路 RCの詳細な動作タイミングが例示される。ここでは" Hデータ " (相変化素子は結晶化により低抵抗状態にある）読出しの場合について例示する。 既にワード線選択が行われており、共通ビット線 CBLとダミー共通ビット線 CBLdmと の間には電位差が形成されている。共通ビット線 CBLとダミー共通ビット線 CBLdmと の間の電圧差 DIFFOが十分大きな値となるタイミングで、アンプ活性ィ匕信号 SAEが ハイレベルにされる（時刻 t2)。これにより、プリアンプ PA内のトランジスタ対 MN3, MN4がオン状態にされ、データラッチ回路 DLの入力ノード SAIN, SAINBから共 通ビット線 CBL, CBLdm、さらにビット線 BLi、ダミービット線 BLdmの方向に向かつ て電荷の移動が起こる。データラッチ回路 DLの入力ノード SAIN, SAINBの電圧が 低下し、その電圧差が DIFF1となるタイミング (t3)で、データラッチ回路 DL内のトラ ンジスタ対 MP5, MP6がターンオンする。図 6にはこれによって生ずるノード SAIN, SAINBと、 ND3, ND4と、 SAOT, SAOBとの動作波形の詳細が示される。すなわ ち、 MOSトランジスタ MN3, MN4がターンオンされると、共通ビット線 CBL, CBLd m側の電荷と、ノード SAIN, SAINBの充電電荷とがチャージシェアされ、このチヤ ージシェア動作によって、そのときの共通データ線 CBL, CBLdmの電圧差 DIFFO よりも大きな電圧差 DIFF1がノード SAIN, SAINBに生じる。前述の如ぐチャージ シェアの直前において共通ビット線 CBLとダミー共通ビット線 CBLdmは相変化素子 における記憶情報の破壊防止を保証できる低い電圧であるプリチャージ電圧 Vpcを 基点に放電動作が行われており、これに対し電源電圧 Vddで動作するデータラッチ 回路 DL側ではノード SAIN, SAINBが電源電圧 Vddにプリチャージされており、そ の時点で MOSトランジスタ MP1, MP2には大きなゲート'ソース間電圧が得られて いる。したがって、この状態から MOSトランジスタ MN3, MN4をオン動作させると、 MOSトランジスタ MP1, MP2は比較的大きな相互コンダクタンスをもって前記チヤ ージシェアをおこなう。これにより、ノード SAIN, SAINBには即座に電圧差 DIFFO よりも大きな電圧差 DIFF1が形成される。
MOSトランジスタ対 MP5, MP6は、ノード SAIN, SAINBの電圧に応じた駆動能 力を有するので、ノード ND3, ND4を充電する速度に差が生じる。同図では、ノード ND3と ND4の電圧差力 ノード SAINと SAINBの電圧差 DIFF1よりも大きな DIFF 2となったタイミングでデータラッチの出力ノード SAOT, SAOBが駆動され始める。 即ち、図 6の例では充電動作はノード ND4よりもノード ND3の方が速いので、先にノ ード SAOTの充電レベルが上昇しようとし、これによつてスタティックラッチ回路はノー ド SAOTをハイレベル、ノード SAOBをローレベルとするラッチ動作を確定する。尚、 前記読出し電圧 Vpcはノード SAINTと SAINBが持つ容量を考慮に入れて、前述の チャージシェア動作によって上昇する共通ビット線 CBL, CBLdm、さらにはビット線 BL、ダミービット線 BLdmの電圧（同図では Vpc'，とされているときの状態）力 相変 化素子 RPCの抵抗を保つ電圧 (すなわち図 3に示した二端子間の電圧が閾値電圧 Vthよりも低 、値）となるように設計されて!、る。
[0043] 上記読出し回路 RCによれば以下の作用効果を得る。第 1の点は、プリアンプ PAの 駆動能力を向上することにより、増幅時間を短縮したことである。共通データ線 CBL , CBLdmを第 1の電圧 Vpcにプリチャージし、プリアンプ PAの出力側のノード SAIN , SAINBを第 2の電圧 Vdd (Vdd>Vpc)にプリチャージを行うことによって、 MOSト ランジスタ対 MN3, MN4がオン状態にされると、プリアンプ PA内のトランジスタ対 M PI, MP2のソース'ドレイン間に、ほぼ Vpc— Vddに近い値の電圧が印加される。ま た、 MOSトランジスタ対 MP1, MP2のゲート電極は共通データ線 CBL, CBLdmの 電圧 (ここでは、ほぼ読出し電圧 Vpcに等しい電圧)が印加される。前述したように相 変ィ匕メモリでは読出し電圧 Vpcは閾値電圧 Vthよりも低い電圧に抑制されるので、ト ランジスタ対 MP1, MP2のソース'ドレイン間とゲート'ソース間には、 Vpc— Vddに 近い値の電圧が印加されている。しがたつて、プリアンプ APの活性ィ匕直後、すなわ ち MOSトランジスタ MN3, MN4が導通状態となった直後は、トランジスタ対 MP1, MP2が飽和領域で動作するので、より多くの電荷を短時間で移動する事ができて、 増幅動作の高速化が可能となる。
[0044] 第 2の点は、 MOSトランジスタ対 MN3, MN4により、プリアンプ PAは容量結合型 のアンプ機能も有することである。すなわち、センス活性ィ匕信号 SAEの活性ィ匕前は、 MOSトランジスタ対 MN3, MN4はカットオフ状態にあるので、プリアンプ P Aの出力 側ノード SAIN, SAINBと共通ビット線 CBL, CBLdmとは遮断されている。その一 方で、プリアンプ PAの出力側ノード SAIN, SAINBと共通ビット線 CBL, CBLdmは 、 MOSトランジスタ対 MP 1, MP2のゲート容量で結合されているので、ワード線活 性ィ匕中のビット線の電位変動が容量性カップリングによりプリアンプ PAの出力側ノー ド SAIN, SAINBに伝達される。このカップリングによるプリアンプ PAの出力側ノード SAIN, SAINBの変動電位の方向はアンプ活性化後の変位と同じ方向であるため、 プリアンプ P Aの増幅作用が向上される。
[0045] 第 3の点は、 Pチャネル型 MOSトランジスタ対 MP5, MP6をゲート入力トランジスタ として用 、たゲ一ト入力型のデータラッチ回路 DLを採用したこと〖こより、タイミングレ スの動作を実現している点である。すなわち、プリチャージ回路 PC2を用いてブリア ンプ P Aの出力側ノード SAIN, SAINBを電源電圧 Vddにプリチャージすることにより 、待機時のトランジスタ対 MP5, MP6をカットオフ状態に保持することができる。また 、プリチャージ回路 PC3を用いてデータラッチ回路 DLの出力側ノード SAOT, SAO Bをグランド電圧 Vssにプリチャージすることにより、データラッチ回路 DLの内部ノー ドをグランド電圧 Vssに固定することができる。以上の構成から、プリアンプ PAとデー タラツチ回路 DLとを一つのアンプ活性ィ匕信号 SAEで起動することができるので、タイ ミンダマージンを省くことが可能となる。すなわち、読出し回路 RCの動作時間を短縮 することが可能となる。以上三点の特徴事項により、読出し動作におけるメモリセル電 流が小さな相変化メモリの場合においても、僅かの電圧差を短時間で増幅することが 可能となる。
[0046] 《第 2の実施形態》
図 7には別の相変化メモリセルモジュール 1— Aの例が示される。読み出しのための メモリセルアレイ 2— Aの構成が図 2とは相違される。この構成の特徴は、下記の二つ である。第 1に、ビット線 BLl〜BLmに平行にソース線 SLl〜SLmがそれぞれ配置 されている点にある。メモリセル MCRl l〜MCRmnは、直列された相変化素子 RPC と MOSトランジスタ CT力 ビット線とソース線との間に挿入されて構成される。及びダ ミーメモリセル回路 DMCl〜DMCmも同様に配置される。第 2に、一本のビット線と 一本のソース線を対とした単位で、 Yスィッチ YSWAl〜YSWAmが配置される点に ある。 Yスィッチ YSWAl〜YSWAmは、第 1の CMOSトランスファゲート TG、第 2の CMOSトランスファゲート TG2、及び Nチャンネル型スィッチ MOSトランジスタ MN2 0力 構成され、 Y選択信号 YSN1, YSPl〜YSNmYSPmで制御される。前記第 1 の CMOSトランスファゲート TG1は対応するビット線と共通ビット線 CBLとの間に揷 入され、 Y選択信号で選択されたビット線を共通ビット線 CBLに接続する。第 2の CM OSトランスファゲート TG2はソース線と読出し電圧 Vpc端子との間に挿入され、読出 し動作時にソース線を読出し電圧 Vpcにプリチャージする。スィッチ MOSトランジスタ MN20はソース線とグランド電圧 Vssとの間に挿入され、待機時にソース線 SL1〜S Lmをグランド電圧 Vssに駆動する。ダミーセルアレイ 3— Aの基本構成は図 4と同じ であり、メモリアレイ 2に対するメモリセルアレイ 2— Aの相違点と同じ相違が反映され ている。
[0047] 図 8には図 7の相変ィ匕メモリセルモジュール 1— Aに採用される読み出し回路 RC— Aの詳細が例示される。図 1との相違点は、下記の二点である。第 1の相違点は、プリ チャージ回路 PC1が PC4に置き換わっている点にある。このプリチャージ回路 PC4 にて、共通データ線 CBL, CBLdmをグランド電圧 Vssに駆動する。第 2の点は、プリ アンプ PAの出力側ノード SAIN, SAINBとデータラッチ回路 DLとの接続を逆にした 点にある。すなわち、出力ノード SAINをデータラッチ回路 DLのトランジスタ MP6の ゲート電極に、出力ノード SAINBをデータラッチ回路 DLのトランジスタ MP5のゲー ト電極にそれぞれ接続する。この接続変更は便宜上図 5との動作の整合を採るため であり、必須ではない。その他の構成は図 1と同様であるのでその詳細な説明は省略 する。
[0048] 図 9には図 7の相変ィ匕メモリモジュール 1— Aにおける読み出し動作タイミングが例 示される。まず、 Yアドレスによって選択されたビット線 BLiとダミービット線が図 8のプ リチャージ回路 PC4により対応する Yスィッチ YSAiとダミー Yスィッチの CMOSトラン スファゲート TG1を介してグランド電圧 Vssにプリチャージされ、また、ソース線が SL 力 SCMOSトランスファゲート TG2を介して読出し電圧 Vpcに充電される。次にプリチ ヤージ信号 PCEが非活性ィ匕された後で、 1本のワード線 WLjとダミーワード線 WLdm 2が選択される。これにより、ソース線 SLの電荷がビット線 BLiおよびダミービット線 B Ldmに流れ込むので、それらの電位は徐々に上昇を始める。相変化素子が結晶状 態にある時は、相変化素子の抵抗が低いので、ビット線の電圧変化は大きい。逆に、 アモルファス状態にある時は、相変化素子の抵抗が高いので、ビット線の電圧変化 は小さい。プリアンプ P Aの出力側ノード SAIN, SAINBは電位の低い共通ビット線 CBL又は CBLdmの側が先に変化することにより、後段のクロスカップル型データラ ツチ回路 DLの出力ノード SAOT, SAOBの電圧が確定する。この構成は図 1に比べ て読出し回路 RC— Aの高速ィ匕が促進される。すなわち、ソース線力 ビット線に電荷 を注入して記憶情報を読み出す動作により、プリアンプ PAに入力される信号電圧は 、実施の形態はり更に低くなる。これにより、プリアンプ PA内のトランジスタ対 MP1, MP2に印加されるゲート'ソース間電圧及びソース'ドレイン間電圧が、 Vddに近く なるので、トランジスタ対 MP5, MP6に対する当初の駆動能力が増す。従って、プリ アンプ PAの動作時間が更に短縮され、相変化メモリの更なる高速読出しを実現する ことができる。
[0049] 《第 3の実施形態》
図 10には図 1の相変ィ匕メモリセルモジュール 1に採用可能な別の読み出し回路 RC —Bの詳細が例示される。図 1との相違点は、プリアンプ P Aの出力をクロスカップル 型ラッチアンプ DL1のセンスノードに直接接続している点にある。プリアンプ PAの出 力信号差が最大となるタイミングにて、ラッチアンプ活性ィ匕信号 LSAEおよび LSAE Bを活性化する。この構成においてプリチャージ回路 PC3は不要になる。この構成に より、読出し回路に用いられるトランジスタ数を低減することができ、小面積で高速な 相変ィ匕メモリの実現が可能になる。
[0050] 《第 4の実施形態》
図 11には更に別の読み出し回路が例示される。同図に示される読出し回路 RC— Cは、例えば SRAM(Static Random Access Memory)のように、ビット線を電源電圧 V dd寄りまでプリチャージして読み出し動作を行うメモリ、或いはフラッシュメモリのよう に読出しディスターブの影響を低減するためにビット線を電源電圧一杯までプリチヤ ージせずに読み出し動作を行うメモリへの適用を想定する。即ち、プリアンプゃデー タラツチ回路は電源電圧で動作させるがビット線プリチャージは電源電圧よりも低い 電源電圧寄りで行なうメモリへの適用を想定する。この場合には図 1に対して極性を 逆とする構成を備える。すなわち、図 1で示した構成例に対して nチャネル型 MOSト ランジスタの箇所を pチャネル型 MOSトランジスタとし、反対に pチャネル型 MOSトラ ンジスタの箇所を nチャネル型 MOSトランジスタにし、電源電圧 Vddの箇所をグラン ド電圧 Vssに、グランド電圧 Vssの箇所を電源電圧 Vddに接続する。これに応じて、 プリチャージ回路の構成と機能も変更されている。プリチャージ回路 PC5は、相補ビ ット線 BLT, BLBを読出し電圧 Vpcに駆動する二つの Pチャンネル型 MOSトランジ スタ MP12, MP13で構成する。ここで、読出し電圧 Vpcは電源電圧 Vdd寄りの電圧 であり、 Vddであっても差し支えない。また、プリチャージ回路 PC6は、プリアンプ PA 1の出力側ノード SAIN, SAINBをグランド電圧 Vssに駆動する二つの nチャンネル 型 MOSトランジスタ MN16, MN17で構成される。さらに、プリチャージ回路 PC7は 、データラッチ回路 DL2の出力ノード SAOT, SAOBを電源電圧 Vddに駆動する二 つの pチャンネル型 MOSトランジスタ MP 18 , MP 19で構成される。
[0051] このような構成において、アンプ活性ィ匕信号 SAEの活性ィ匕を行うことによって、プリ アンプ PA1はビット線にプリチャージされた電荷をプリアンプ PA1の出力側ノード SA IN, SAINBへ移動する。ビット線電位の高いプリアンプ出力 (例えばノード SAINMこ 対応するデータラッチ回路 DL2の出力ノード (例えば SAOT)に、ローレベル (L)デー タが速く伝達されて、データラッチ回路 DL2によるデータラッチ状態が早く確立する。 各 MOSトランジスタが動作するときは、プリチャージ動作によって各端子に高いバイ ァス電圧が印加されている事により、多くの電流が流れる。多くの電流が流れることに よって、より高速にプリアンプ PA1の出力側データが確定する。このように、 MOSトラ ンジスタの導電型や電源とグランドへの接続形態のような、回路の極性が変わっても 、前述の実施形態と同様の作用及び効果を得えることができる。
[0052] 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、 本発明はそれに限定されるものではなぐその要旨を逸脱しない範囲において種々 変更可能であることは言うまでもな 、。
産業上の利用可能性
[0053] 本発明は相変ィ匕メモリや SRAM等のメモリ LSIはもとより、そのようなメモリモジユー ルを備えてマイクロコンピュータに代表されるデータ処理 LSI等に広く適用することが できる。

Claims

請求の範囲
[1] 複数のメモリセルの中から選択されたメモリセルの記憶情報に応じて第 1信号線に 現れる変化と他の第 2信号線に現れる変化との相違を検出して記憶情報を判定する 読出し回路を供え、
前記読出し回路は、読出し動作の開始前に前記第 1信号線及び前記第 2信号線を 第 1レベルに初期化する第 1初期化回路と、読出し動作において前記第 1信号線と 前記第 2信号線の初期化レベルの変化を夫々増幅して出力するプリアンプと、前記 プリアンプの一対の出力を入力ノードに受けてラッチ動作を行うデータラッチ回路と、 読出し動作の開始前に前記データラッチ回路の入力ノードを第 2レベルに初期化す る第 2初期化回路とを有し、
前記プリアンプは、前記第 1信号線をゲートに受け入力ゲート容量を介して前記第 1信号線を前記データラッチ回路の対応する入力ノードに結合し、前記第 2信号線を ゲートに受け入力ゲート容量を介して前記第 2信号線を前記データラッチ回路の対 応する入力ノードに結合する一対の第 1MOSトランジスタと、一方の前記第 1MOSト ランジスタを前記第 1信号線に接続し、他方の前記第 1MOSトランジスタを前記第 2 信号線に接続し、前記初期化の後にオン動作される一対の第 2MOSトランジスタと を有する、半導体集積回路。
[2] 前記読出し動作において前記第 1信号線及び第 2信号線は前記第 1レベルからデ イスチャージされ、前記第 1レベルは第 2レベルよりも低いレベルである、請求項 1記 載の半導体集積回路。
[3] 前記第 1レベルは第 2レベルとの差電圧の半分よりも低いレベルであり、前記第 1M OSトランジスタは pチャンネル型であり、第 2MOSトランジスタは nチャンネル型であ る、請求項 2記載の半導体集積回路。
[4] 前記メモリセルは相変化メモリセルであり、読出し動作において前記第 1信号線に は選択された相変ィ匕メモリセルの抵抗値に応じてデイスチャージ電流が流れ、読出し 動作において前記第 2信号線には相変化メモリセルの高抵抗値に応じたデイスチヤ ージ電流値と低抵抗値に応じたデイスチャージ電流値との間のディスチャージ電流 が流れる、請求項 3記載の半導体集積回路。
[5] 前記読出し動作において前記第 1信号線及び第 2信号線は前記第 1レベルからデ イスチャージされ、前記第 1レベルは第 2レベルとの差電圧の半分よりも高いレベルで あり、前記第 1MOSトランジスタは nチャンネル型であり、第 2MOSトランジスタは pチ ヤンネル型である、請求項 2記載の半導体集積回路。
[6] 前記メモリセルはスタティックメモリセルであり、読出し動作において前記第 1信号線 及び第 2信号線には選択されたスタティックメモリセルの記憶情報に応じて相補的に 電流が流れる、請求項 5記載の半導体集積回路。
[7] 前記データラッチ回路は前記プリアンプの出力をゲートに受ける入力 MOSトランジ スタと、前記入力 MOSトランジスタを介して動作電源が供給されるスタティックラッチ とを有し、前記入力 MOSトランジスタのゲートを前記入力ノードとし、前記スタティック ラッチの入出力端子を前記出力ノードとする、請求項 1記載の半導体集積回路。
[8] 前記データラッチ回路の出力ノードを第 3レベルに初期化する第 3初期化回路を更 に有し、前記第 3レベルは前記第 2レベルとは逆極性である、請求項 7記載の半導体 集積回路。
[9] 前記データラッチ回路は前記入力ノードと前記出力ノードに共通化された入出力 端子を有するスタティックラッチ力も成る、請求項 1記載の半導体集積回路。
[10] 読出し動作において、選択された相変化メモリセルの抵抗値に応じて第 1信号線に 流れるデイスチャージ電流と、相変ィ匕メモリセルの高抵抗に応じたデイスチャージ電 流値と低抵抗に応じたデイスチャージ電流値との間の電流値をもって第 2信号線に 流れる参照電流との相違を検出して記憶情報を判定する読出し回路を供え、 前記読出し回路は、読出し動作の開始前に前記第 1信号線及び前記第 2信号線を 第 1レベルに初期化する第 1初期化回路と、読出し動作において前記第 1信号線と 前記第 2信号線の初期化レベルの変化を夫々増幅して出力するプリアンプと、前記 プリアンプの一対の出力を入力ノードに受けてラッチ動作を行うデータラッチ回路と、 読出し動作の開始前に前記データラッチ回路の入力ノードを第 1レベルよりも高い第 2レベルに初期化する第 2初期化回路とを有し、
前記プリアンプは、前記第 1信号線をゲートに受け入力ゲート容量を介して前記第 1信号線を前記データラッチ回路の対応する入力ノードに結合し、前記第 2信号線を ゲートに受け入力ゲート容量を介して前記第 2信号線を前記データラッチ回路の対 応する入力ノードに結合する Pチャンネル型の一対の第 1MOSトランジスタと、一方 の前記第 1MOSトランジスタを前記第 1信号線に接続し、他方の前記第 1MOSトラ ンジスタを前記第 2信号線に接続し、前記初期化の後にオン動作される nチャンネル 型の一対の第 2MOSトランジスタとを有する、半導体集積回路。
[11] 前記データラッチ回路は前記プリアンプの出力をゲートに受ける pチャンネル型の 入力 MOSトランジスタと、前記入力 MOSトランジスタを介して動作電源が供給される スタティックラッチとを有し、前記入力 MOSトランジスタのゲートを前記入力ノードとし 、前記スタティックラッチの入出力端子を前記出力ノードとする、請求項 10記載の半 導体集積回路。
[12] 前記データラッチ回路の出力ノードを前記第 2レベルと反対極性の第 3レベルに初 期化する第 3初期化回路を更に有する、請求項 11記載の半導体集積回路。
[13] 読出し動作において、ワード線で選択されたスタティックメモリセルの記憶情報に応 じて第 1信号線と第 2信号線に相補的に流れる電流の相違を検出して記憶情報を判 定する読出し回路を供え、
前記読出し回路は、読出し動作の開始前に前記第 1信号線及び前記第 2信号線を 第 1レベルに初期化する第 1初期化回路と、読出し動作において前記第 1信号線と 前記第 2信号線の初期化レベルの変化を夫々増幅して出力するプリアンプと、前記 プリアンプの一対の出力を入力ノードに受けてラッチ動作を行うデータラッチ回路と、 読出し動作の開始前に前記データラッチ回路の入力ノードを第 1レベルよりも高い第 2レベルに初期化する第 2初期化回路とを有し、
前記プリアンプは、前記第 1信号線をゲートに受け入力ゲート容量を介して前記第 1信号線を前記データラッチ回路の対応する入力ノードに結合し、前記第 2信号線を ゲートに受け入力ゲート容量を介して前記第 2信号線を前記データラッチ回路の対 応する入力ノードに結合する nチャンネル型の一対の第 1MOSトランジスタと、一方 の前記第 1MOSトランジスタを前記第 1信号線に接続し、他方の前記第 1MOSトラ ンジスタを前記第 2信号線に接続し、前記初期化の後にオン動作される pチャンネル 型の一対の第 2MOSトランジスタとを有する、半導体集積回路。
[14] 前記データラッチ回路は前記プリアンプの出力をゲートに受ける nチャンネル型の 入力 MOSトランジスタと、前記入力 MOSトランジスタを介して動作電源が供給される スタティックラッチとを有し、前記入力 MOSトランジスタのゲートを前記入力ノードとし 、前記スタティックラッチの入出力端子を前記出力ノードとする、請求項 13記載の半 導体集積回路。
[15] 前記データラッチ回路の出力ノードを前記第 2レベルと反対極性の第 3レベルに初 期化する第 3初期化回路を更に有する、請求項 14記載の半導体集積回路。
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