TWI518700B - 感測放大器和感測放大方法 - Google Patents

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TWI518700B TW103100333A TW103100333A TWI518700B TW I518700 B TWI518700 B TW I518700B TW 103100333 A TW103100333 A TW 103100333A TW 103100333 A TW103100333 A TW 103100333A TW I518700 B TWI518700 B TW I518700B
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Description

感測放大器和感測放大方法
本發明係關於一種感測放大器(Sense Amplifier,SA)和感測放大方法。
在下一世代半導體技術中,對於微電子裝置日益增加之記憶體容量需求,以及對於降低功率消耗、增快操作速度之需求,使得記憶體陣列中每一位元線(Bitline)所配置之記憶單元之數量明顯上升,此現象導致記憶體陣列中配給每一記憶單元之供應電位(Supply Voltage)降低,並引起雜訊邊際(Noise Margin)下滑以及感測放大器(Sense Amplifier,SA)之可靠度降評。
在較佳實施例中,本發明提供一種感測放大器,包括:一第一交叉耦合反相器;一第二交叉耦合反相器,其中該第一交叉耦合反相器和該第二交叉耦合反相器具有一第一互補儲存節點和一第二互補儲存節點;以及一第一電流控制元件,根據該第二交叉耦合反相器之一輸出值來改變通過該第一交叉耦合反相器之一電流。
在一些實施例中,該感測放大器更包括:一第二 電流控制元件,根據該第一交叉耦合反相器之一輸出值來改變通過該第二交叉耦合反相器之一電流。在一些實施例中,該感測放大器更包括:一第一資料輸入節點,連接至該第一互補儲存節點,並用於接收一第一互補資料信號;以及一第二資料輸入節點,連接至該第二互補儲存節點,並用於接收一第二互補資料信號。在一些實施例中,該第一電流控制元件包括:一第一補償切換器,耦接至一第一互補補償節點,並用於連接該第一互補補償節點至該第二資料輸入節點;以及一第一下拉元件,連接至該第一互補補償節點,並用於根據一第二下拉控制信號由該第一互補補償節點處下拉一電流至一接地電位,其中該第二下拉控制信號係來自於該第二互補儲存節點;其中該第一互補補償節點係經由該第一交叉耦合反相器耦接至該第一互補儲存節點。在一些實施例中,該第二電流控制元件包括:一第二補償切換器,耦接至一第二互補補償節點,並用於連接該第二互補補償節點至該第一資料輸入節點;以及一第二下拉元件,連接至該第二互補補償節點,並用於根據一第一下拉控制信號由該第二互補補償節點處下拉一電流至該接地電位,其中該第一下拉控制信號係來自於該第一互補儲存節點;其中該第二互補補償節點係經由該第二交叉耦合反相器耦接至該第二互補儲存節點。在一些實施例中,該第一補償切換器和該第二補償切換器係由同一控制信號所控制。在一些實施例中,該第一補償切換器或該第二補償切換器包括一通道閘或一傳輸閘。在一些實施例中,該第一下拉元件和該二下拉元件包括複數個N型場效電晶體(N-type Field-Effect Transistor,NFET)。 在一些實施例中:該第一下拉元件之一第一源極係經由一致能切換器連接至該接地電位;該第一下拉元件之一第一汲極係連接至該第一互補補償節點;以及該第一下拉元件之一第一閘極係連接至該第二互補儲存節點。在一些實施例中:該第二下拉元件之一第二源極係經由該致能切換器連接至該接地電位;該第二下拉元件之一第二汲極係連接至該第二互補補償節點;以及該第二下拉元件之一第二閘極係連接至該第一互補儲存節點。在一些實施例中,該第一補償切換器和該第二補償切換器包括複數個金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。
在較佳實施例中,本發明提供一種感測放大器,包括:一第一交叉耦合反相器;一第二交叉耦合反相器,其中該第一交叉耦合反相器和該第二交叉耦合反相器具有一第一互補儲存節點和一第二互補儲存節點,而該第一互補儲存節點和該第二互補儲存節點係分別由一第一資料輸入節點和一第二資料輸入節點處接收一第一互補資料信號和一第二互補資料信號;一第一電流控制元件,根據該第二交叉耦合反相器之一輸出值來改變通過該第一交叉耦合反相器之一電流;以及一第二電流控制元件,根據該第一交叉耦合反相器之一輸出值來改變通過該第二交叉耦合反相器之一電流。
在一些實施例中,該第一電流控制元件和該第二電流控制元件包括:一第一補償切換器;一第二補償切換器,其中該第一補償切換器和該第二補償切換器係由同一控制信號所控制,該第一補償切換器和該第二補償切換器包括複數個 通道閘或複數個傳輸閘,該等通道閘或該等傳輸閘係耦接至一第一互補補償節點和一第二互補補償節點,而該第一補償切換器和該第二補償切換器係分別用於連接該第一互補補償節點和該第二互補補償節點至該第二資料輸入節點和該第一資料輸入節點;一第一下拉元件;以及一第二下拉元件,其中該第一下拉元件和該第二下拉元件係分別連接至該第一互補補償節點和該第二互補補償節點,該第一下拉元件和該第二下拉元件係分別根據一第二下拉控制信號和一第一下拉控制信號,分別由該第一互補補償節點處和該第二互補補償節點處下拉一電流至一接地電位,其中該第二下拉控制信號和該第一下拉控制信號係分別來自於該第二互補儲存節點和該第一互補儲存節點;其中該第一互補補償節點係經由該第一交叉耦合反相器耦接至該第一互補儲存節點,而該第二互補補償節點係經由該第二交叉耦合反相器耦接至該第二互補儲存節點。在一些實施例中:該第一下拉元件和該二下拉元件包括複數個N型場效電晶體(N-type Field-Effect Transistor,NFET);該第一下拉元件之一第一源極和該第二下拉元件之一第二源極皆經由一致能切換器連接至該接地電位;該第一下拉元件之一第一汲極係連接至該第一互補補償節點;該第二下拉元件之一第二汲極係連接至該第二互補補償節點;該第一下拉元件之一第一閘極係連接至該第二互補儲存節點;以及該第二下拉元件之一第二閘極係連接至該第一互補儲存節點。
在較佳實施例中,本發明提供一種感測放大方法,包括下列步驟:將一第一交叉耦合反相器和一第二交叉耦 合反相器之一第一互補儲存節點和一第二互補儲存節點預充電至一中介狀態;將該第一互補儲存節點和該第二互補儲存節點分別充電至一第一電位和一第二電位,其中該第一電位係高於該第二電位;以及當根據該第二交叉耦合反相器之一第二輸出值來改變通過該第一交叉耦合反相器之一電流時,下拉該第二互補儲存節點以趨向一接地電位,其中該第二交叉耦合反相器係搭配一第二電流控制元件,而該第二電流控制元件係用於放大該第一電位和該第二電位之間之一電位差。
在一些實施例中,該感測放大方法更包括:當根據該第一交叉耦合反相器之一第一輸出值來改變通過該第二交叉耦合反相器之一電流時,將該第一互補儲存節點維持於該第一電位。在一些實施例中,根據該第一輸出值來改變通過該第二交叉耦合反相器之該電流之步驟包括:耦接該第一互補儲存節點至一第一互補補償節點;將該第一互補補償節點充電至該第一電位;以及下拉該第一互補補償節點以趨向該接地電位。在一些實施例中,下拉該第一互補補償節點以趨向該接地電位之步驟包括:耦接該第一互補補償節點至一第一補償切換器,其中該第一補償切換器係用於將該第一互補儲存節點充電至該第一電位;以及連接該第一互補補償節點至一第一下拉元件,其中該第一下拉元件係根據一第二下拉控制信號由該第一互補補償節點處下拉一電流至該接地電位,而該第二下拉控制信號係來於自該第二互補儲存節點;其中該第一互補補償節點係經由該第一交叉耦合反相器耦接至該第一互補儲存節點。在一些實施例中,根據該第二輸出值來改變通過該第一交叉耦合 反相器之該電流之步驟包括:耦接該第二互補儲存節點至一第二互補補償節點;將該第二互補補償節點充電至該第二電位;以及下拉該第二互補補償節點以趨向該接地電位。在一些實施例中,下拉該第二互補補償節點以趨向該接地電位之步驟包括:耦接該第二互補補償節點至一第二補償切換器,其中該第二補償切換器係用於將該第二互補儲存節點充電至該第二電位;以及連接該第二互補補償節點至一第二下拉元件,其中該第二下拉元件係根據一第一下拉控制信號由該第二互補補償節點處下拉一電流至該接地電位,而該第一下拉控制信號係來自於該第一互補儲存節點;其中該第二互補補償節點係經由該第二交叉耦合反相器耦接至該第二互補儲存節點。
100A‧‧‧差動感測放大器
100B‧‧‧讀取成功之信號波形
100C‧‧‧讀取失敗之信號波形
102A‧‧‧第一反相器
104A‧‧‧第二反相器
106A、210A‧‧‧第一切換元件
108A、210B‧‧‧第二切換元件
110A‧‧‧第一內部節點
112A‧‧‧第二內部節點
200A‧‧‧半導體記憶裝置
200B‧‧‧半導體記憶裝置之一欄
202‧‧‧記憶體陣列
204‧‧‧記憶單元
206‧‧‧資料路徑
208‧‧‧感測放大器
212A‧‧‧第一交叉耦合反相器
212B‧‧‧第二交叉耦合反相器
214A‧‧‧第一互補儲存節點
214B‧‧‧第二互補儲存節點
216A‧‧‧第一電流控制元件
216B‧‧‧第二電流控制元件
218A‧‧‧第一資料輸入節點
218B‧‧‧第二資料輸入節點
220A‧‧‧第一補償切換器
220B‧‧‧第二補償切換器
220C‧‧‧第一下拉元件
220D‧‧‧第二下拉元件
222‧‧‧致能切換器
224‧‧‧差動感測放大器結構
226A‧‧‧第一互補補償節點
226B‧‧‧第二互補補償節點
228A‧‧‧第一上拉P型場效電晶體
228B‧‧‧第二上拉P型場效電晶體
230A‧‧‧第一下拉N型場效電晶體
230B‧‧‧第二下拉N型場效電晶體
300、500A‧‧‧感測放大方法
302、304、306、308、502、504、506、508、510‧‧‧步驟
500B‧‧‧感測放大方法之信號波形
BL、BL1、BL2、…、BLN、BLB、BLB1、BLB2、…、BLBN‧‧‧位元線
COL 1、COL 2、…、COL N‧‧‧欄
CS‧‧‧控制信號
D1、D2‧‧‧電位
DL‧‧‧第一互補資料信號
DLB‧‧‧第二互補資料信號
DL_IN‧‧‧第一電位
DLB_IN‧‧‧第二電位
GBL‧‧‧第一系統位元線
GBLB‧‧‧第二系統位元線
NS‧‧‧共享節點
PG‧‧‧切換致能信號
PGB、PREB‧‧‧信號
ROW 1、ROW 2、…、ROW M‧‧‧列
SAE‧‧‧感測放大器致能信號
t1、t2、t3、t4、t5‧‧‧時間點
WL1、WL2、…、WLM‧‧‧字元線
△V‧‧‧電位差
VDD‧‧‧工作電位
第1A圖係顯示根據本發明一實施例所述之差動感測放大器之示意圖;第1B圖係顯示根據本發明一實施例所述之差動感測放大器之信號波形圖;第1C圖係顯示根據本發明一實施例所述之差動感測放大器之信號波形圖;第2A圖係顯示根據本發明一實施例所述之半導體記憶裝置之示意圖;第2B圖係顯示根據本發明一實施例所述之一欄之示意圖;第2C圖係顯示根據本發明一實施例所述之感測放大器之詳細示意圖; 第2D圖係顯示根據本發明另一實施例所述之感測放大器之示意圖;第3圖係顯示根據本發明另一實施例所述之感測放大方法之流程圖;第4圖係顯示根據本發明一實施例所述之差動感測放大器之示意圖;第5A圖係顯示根據本發明一實施例所述之感測放大方法之流程圖;以及第5B圖係顯示根據本發明一實施例所述之感測放大方法之信號時序圖。
本說明書中之敘述應一併參考圖式,其中標號數字可用於標明其類似元件,而各種結構不一定依比例尺繪製。在接下來的說明中,為了解釋方便,會詳細說明各種細節以易於了解。對本技術領域人士來說,很明顯地,所描述之各種細節並不一定要全部套用於本發明中,可以僅套用一部份細節特徵。在一些示例中,熟知之結構和裝置可以用方塊圖來表示以便於理解。
一些半導體記憶裝置包括:讀寫記憶體,例如:靜態隨機存取記憶體(Static Random Access Memory,SRAM),或是動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)。於靜態隨機存取記憶體中,資料係儲存為一雙穩態(Bistable)記憶單元之不同狀態,而於動態隨機存取記憶體中,資料係儲存為一記憶單元之一電容內之電荷。由於當外加電源 供應被移除時,靜態隨機存取記憶體和動態隨機存取記憶體之儲存狀態即消除,此類型之儲存裝置係被歸類為「揮發性(Volatile)」。一些非揮發性記憶裝置於供應電源關閉時仍可維持住資料,其包括唯讀記憶體(Read Only Memory,ROM)和非揮發性讀寫記憶體(Non-Volatile Read-Write Memory,NVRWM),例如:快閃記憶體(Flash Memory)。典型半導體記憶裝置包括前述記憶單元所構成之陣列。為了識別儲存於個別記憶單元中之資料狀態,這些記憶體裝置亦包括複數個感測放大器(Sense Amplifier,SA)。
第1A圖係顯示根據本發明一實施例所述之差動感測放大器100A之示意圖。差動感測放大器100A包括一第一反相器(Inverter)102A和一第二反相器104A,其二者係構成一交叉耦合(Cross-Coupled)組態。差動感測放大器100A係用於從一第一切換元件106A接收一第一互補資料信號DL,並從一第二切換元件108A接收一第二互補資料信號DLB。當一切換致能信號PG於t=0啟動時,如第1B圖所示,第一互補資料信號DL將差動感測放大器100A之一第一內部節點110A充電至一第一電位DL_IN,而第二互補資料信號DLB將差動感測放大器100A之一第二內部節點112A充電至一第二電位DLB_IN。
差動感測放大器100A之一讀取邊際(Read Margin)係定義為:當切換致能信號PG啟動時,第一電位DL_IN和第二電位DLB_IN之間之一電位差(△V)。第一反相器102A和第二反相器104A各自包括一下拉元件(Pull-Down Element)(例如:一P型電晶體串聯耦接至一N型電晶體)。在一讀取模式中,第一電 位DL_IN和第二電位DLB_IN將會分別充電至一工作電位VDD以及工作電位VDD減去電位差△V(亦即,VDD-△V)。當前述電位進行放電時,第一反相器102A和第二反相器104A會開始下拉第一電位DL_IN和第二電位DLB_IN。電位差△V配合上第一反相器102A和第二反相器104A之該交叉耦合組態,將會引起第二電位DLB_IN被下拉至一接地電位(亦即,邏輯「0」),而第一電位DL_IN將會被拉至其原始電位(亦即,邏輯「1」),如第1B圖所示。
由於第一反相器102A和第二反相器104A具有相同之下拉能力,故第一電位DL_IN和第二電位DLB_IN之下拉機制將大致相同。然而,有時因為半導體縮放而產生之製程變異會導致裝置能力不匹配,並引起裝置變異度相對增加,這使得第一反相器102A和第二反相器104A之下拉機制變得相對不匹配。若第一反相器102A和第二反相器104A之間之相對不匹配程度夠大,或是差動感測放大器100A之該讀取邊際小於一最小臨界值,則第二反相器104A之該下拉元件將會把第二電位DLB_IN下拉至第一電位DL_IN以下,並導致其記憶體裝置讀取失敗(Read Fail),如第1C圖所示。
因此,本說明書係關於一種用於改善感測放大器不匹配之裝置和方法,可用於對抗製程變異,同時改善差動感測放大器之讀取邊際。一差動放大器包括交叉耦合之反相器及其互補儲存節點,而該差動放大器係耦接至一電流控制元件,其中該電流控制元件係根據一第二交叉耦合反相器之一輸出值,改變通過一第一交叉耦合反相器之一電流值,而反之亦 然。其他實施例和相關方法將如下列所述。
第2A圖係顯示根據本發明一實施例所述之半導體記憶裝置200A之示意圖。半導體記憶裝置200A包括一記憶體陣列202,其係由複數個記憶單元204所組成,而該等記憶單元204具有N個欄(Column)和M個列(Row)。為了清楚起見,第2A圖中個別之記憶單元204可標記為Crow-column。複數條字元線WL1至WLN係沿著各個列耦接至該等記憶單元204,而互補之複數條位元線BL1至BLN、BLB1至BLBN係沿著各個欄耦接至該等記憶單元204。舉例來說,字元線WL1係沿著列ROW 1耦接至複數個記憶單元C1-1至C1-N,而互補之位元線BL1/BLB1係沿著欄COL 1耦接至複數個記憶單元C1-1至CM-1。為了辨別儲存於個別記憶單元204內之二種或多種資料狀態,複數條資料路徑206係耦接至該等記憶單元204之複數個欄,其中該等資料路徑206包括對應之複數個感測放大器208。在一些實施例中,該等資料路徑206輸出從半導體記憶裝置200A所讀取之資料至一鎖存器(Latch)或是其他種儲存裝置。
雖然第2A圖之實施例顯示每一欄具有分離之一資料路徑206和對應之一感測放大器208以讀取本欄之資料狀態,在其他實施例中,一資料路徑和其對應之一感測放大器亦可改由該等記憶單元204之複數個欄所共享(例如:多工設計),而非僅由其中一欄所使用。
第2B圖係顯示根據本發明一實施例所述之一欄200B之示意圖,例如,欄200B可以是第2A圖中之欄COL 1。欄200B包括複數個記憶單元204和對應之一感測放大器208。每一 該等記憶單元204係耦接至互補之二條位元線BL1、BLB1。一第一切換元件210A和一第二切換元件210B係根據切換致能信號PG之位準分別選擇性地耦接該等位元線BL1、BLB1至感測放大器208。感測放大器208包括一第一交叉耦合反相器212A和一第二交叉耦合反相器212B,其中第一交叉耦合反相器212A和一第二交叉耦合反相器212B分別具有一第一互補儲存節點214A和一第二互補儲存節點214B。感測放大器208更包括一第一電流控制元件216A,而第一電流控制元件216A係根據第二交叉耦合反相器212B之一輸出值來改變通過第一交叉耦合反相器212A之一電流。相似地,一第二電流控制元件216B係根據第一交叉耦合反相器212A之一輸出值來改變通過第二交叉耦合反相器212B之一電流。第一電流控制元件216A和第二電流控制元件216B係用於在記憶體陣列202之一讀取模式中補償第一電位DL_IN和第二電位DLB_IN之間之不匹配,從而改善記憶體陣列202之操作速度,並降低成功讀取時所需之一讀取邊際。
當記憶體陣列202係操作於該讀取模式時,連接至第一互補儲存節點214A之一第一資料輸入節點218A係從第一切換元件210A處接收一第一互補資料信號DL,而連接至第二互補儲存節點214B之一第二資料輸入節點218B係接收一第二互補資料信號DLB。第一互補資料信號DL將第一互補儲存節點214A充電至第一電位DL_IN。相似地,第二互補資料信號DLB將第二互補儲存節點214B充電至第二電位DLB_IN。如第2B圖之實施例所述,第一電位DL_IN係較第二電位DLB_IN高出電位 差△V。
為了從一記憶單元204(例如:記憶單元C1-1)中讀取一資料值,首先藉由斷開第一切換單元210A和第二切換單元210B(亦即,將切換致能信號PG設定為0),互補之該等位元線BL1、BLB1即不耦接(Decouple From)至感測放大器208,使得互補之該等位元線BL1、BLB1不耦接至第一互補儲存節點214A和第二互補儲存節點214B。當其不耦接時,一既定量之電荷係由一工作電位VDD處漏電至第一互補儲存節點214A和第二互補儲存節點214B。此預充電狀態通常係代表第一交叉耦合反相器212A和第二交叉耦合反相器212B係處於一中介狀態(或一平衡狀態),其係指第一交叉耦合反相器212A和第二交叉耦合反相器212B未有任何一者被強拉至邏輯「0」或是邏輯「1」之情況。在第一互補儲存節點214A和第二互補儲存節點214B被預充電至該中介狀態後,第一切換單元210A和第二切換單元210B即導通,使得該等位元線BL1、BLB1之間產生一差動電位,以漏電至第一資料輸入節點218A、第一資料輸入節點218A、第一互補儲存節點214A,以及第二互補儲存節點214B。此重新耦合(Re-coupling)之動作「擰(Tweak)住」前述預充電狀態,並改變了第一互補儲存節點214A和第二互補儲存節點214B上之該差動電位,從而使得第一交叉耦合反相器212A和第二交叉耦合反相器212B根據從記憶單元C1-1中讀取之一資料狀態拉動一條路徑或另一路徑,最後導致第一交叉耦合反相器212A和第二交叉耦合反相器212B互相加強所感測之該資料狀態。
第2C圖係顯示根據本發明一實施例所述之感測放大器208之詳細示意圖,其中感測放大器208包括一差動感測放大器結構224。差動感測放大器結構224包括第一交叉耦合反相器212A和第二交叉耦合反相器212B,其中第一交叉耦合反相器212A和第二交叉耦合反相器212B具有第一互補儲存節點214A和第二互補儲存節點214B。第一電流控制元件216A係根據第二交叉耦合反相器212B之一輸出值來改變通過第一交叉耦合反相器212A之一電流,而第二電流控制元件216B係根據第一交叉耦合反相器212A之一輸出值來改變通過第二交叉耦合反相器212B之一電流。
第一電流控制元件216A包括一第一補償切換器220A,其中第一補償切換器220A係耦接至一第一互補補償節點226A。第一電流控制元件216A係用於連接第一互補補償節點226A至第二互補資料信號DLB。一第一下拉元件220C亦連接至第一互補補償節點226A,並係根據一第二下拉控制信號由第一互補補償節點226A處下拉一電流至一接地電位,其中該第二下拉控制信號係來自第二互補儲存節點214B。第一電流控制元件216A更用於使得第一互補補償節點226A經由第一交叉耦合反相器212A耦接至第一互補儲存節點214A。
相似地,第二電流控制元件216B包括一第二補償切換器220B,其中第二補償切換器220B係耦接至一第二互補補償節點226B。第二電流控制元件216B係用於連接第二互補補償節點226B至第一互補資料信號DL。一第二下拉元件220D亦連接至第二互補補償節點226B,並係根據一第一下拉控制信號由 第二互補補償節點226B處下拉一電流至一接地電位,其中該第一下拉控制信號係來自第一互補儲存節點214A。第二電流控制元件216B更用於使得第二互補補償節點226B經由第二交叉耦合反相器212B耦接至第二互補儲存節點214B。
第一補償切換器220A和第二補償切換器220B係共同由單一控制信號CS所控制。第一下拉元件220C係經由一致能切換器222連接至一接地電位,使得一感測放大器致能(Sense Amp Enable,SAE)信號能指示致能切換器222發送一電流,其中該電流係由第一下拉元件220C流至該接地電位。相似地,第二下拉元件220D亦經由致能切換器222連接至該接地電位,其中該電流亦可根據該感測放大器致能信號由第二下拉元件220D流至該接地電位。
第2D圖係顯示根據本發明另一實施例所述之感測放大器200D之示意圖。在一讀取模式中,切換致能信號PG導引第一切換單元210A和第二切換單元210B傳送第一互補資料信號DL和第二互補資料信號DLB至差動感測放大器結構224,其中第一切換單元210A和第二切換單元210B分別包括一第二N型場效電晶體(N-type Field-Effect Transistors,NFETs)和一第一N型場效電晶體,該第一N型場效電晶體之汲極係耦接至互補之位元線BL,該第一N型場效電晶體之源極係耦接至第一資料輸入節點218A,該第二N型場效電晶體之汲極係耦接至互補之位元線BLB,而該第二N型場效電晶體之源極係耦接至第二資料輸入節點218B。差動感測放大器結構224包括第一交叉耦合反相器212A和第二交叉耦合反相器212B,其中第一交叉 耦合反相器212A和第二交叉耦合反相器212B係分別連接至第一互補儲存節點214A和第二互補儲存節點214B,而第一互補儲存節點214A和第二互補儲存節點214B係分別充電至第一電位DL_IN和第二電位DLB_IN。
第一交叉耦合反相器212A包括一第一上拉P型場效電晶體(P-type Field-Effect Transistors,PFETs)228A,其中第一上拉P型場效電晶體228A之一汲極係耦接至第一資料輸入節點218A以接收第一互補資料信號DL,而第一上拉P型場效電晶體228A之一源極係經由第一互補儲存節點214A耦接至一第一下拉N型場效電晶體230A之一汲極。第一上拉P型場效電晶體228A之一閘極和第一下拉N型場效電晶體230A之一閘極皆連接至第二互補儲存節點214B。相似地,第二交叉耦合反相器212B包括一第二上拉P型場效電晶體228B,其中第二上拉P型場效電晶體228B之一汲極係耦接至第二資料輸入節點218B以接收第二互補資料信號DLB,而第二上拉P型場效電晶體228B之一源極係經由第二互補儲存節點214B耦接至一第二下拉N型場效電晶體230B之一汲極。第二上拉P型場效電晶體228B之一閘極和第二下拉N型場效電晶體230B之一閘極皆連接至第一互補儲存節點214A。
藉由加入第一下拉元件220C、第二下拉元件220D、第一補償切換器220A,以及第二補償切換器220B,當控制信號CS啟動時,第一互補補償節點226A和第二互補補償節點226B將會分別充電至一第一電位和一第二電位(例如:D1→第一電位DL_IN;D2→第二電位DLB_IN)。於第一互補儲 存節點214A、第二互補儲存節點214B、第一互補補償節點226A,以及第二互補補償節點226B之間之一耦合效應,可用於補償第一下拉N型場效電晶體230A和第二下拉N型場效電晶體230B之間之下拉能力不匹配。第一下拉元件220C和第二下拉元件220D可以分別作為背對背反相器(Back-to-Back Inverters)中之第一下拉N型場效電晶體230A和第二下拉N型場效電晶體230B之一部份,並可將第一互補補償節點226A和第二互補補償節點226B從一共享節點(NS)處分離。前述補償設計方式可減少感測放大器之不匹配,其在相似條件下,可較傳統設計方式改善不匹配問題達約9%。
第3圖係顯示根據本發明另一實施例所述之感測放大方法300之流程圖,其中感測放大方法300可以用第2A至2D圖之任一感測放大器實施之。雖然感測放大方法300係於第3圖以及接續之第5A圖中作說明,其可用一連串之動作或事件來作敘述,然而,必須了解的是,這些動作或事件之執行先後次序並不受到限制。舉例來說,一些動作可用不同順序執行,或(且)與其他動作或事件同時執行,或(且)用與說明書中所述步驟不同之順序執行。另外,也並非所有動作都必須在說明書中之一或複數個實施例中同時執行。還有,此處所述之一或複數個動作可以在分離之一或複數個動作或(且)步驟中執行。
在步驟302,將一第一交叉耦合反相器和一第二交叉耦合反相器之一第一互補儲存節點和一第二互補儲存節點預充電至一中介狀態,其中該中介狀態係介於一邏輯「1」和一邏輯「0」之間。
在步驟304,藉由一第一互補資料信號DL和第二互補資料信號DLB,將該第一互補儲存節點和該第二互補儲存節點分別充電至一第一電位DL_IN和一第二電位DLB_IN,其中該第一電位DL_IN係較該第二電位DLB_IN高出一電位差(△V)。同時,分別耦接至該第一互補儲存節點和該第二互補儲存節點之一第一互補補償節點和一第二互補補償節點亦分別充電至該第一電位DL_IN較該第二電位DLB_IN。
在步驟306,當根據該第二交叉耦合反相器之一第二輸出值來改變通過該第一交叉耦合反相器之一電流時,下拉該第二互補儲存節點以趨向一接地電位,其中該第二交叉耦合反相器係搭配一第二電流控制元件,而該第二電流控制元件係用於放大該第一電位和該第二電位之間之一電位差。由於該第二電位DLB_IN係較該第一電位DL_IN低出電位差△V,該第二互補儲存節點和該第二互補補償節點兩者均會較該第一互補儲存節點和該第一互補補償節點先被下拉至該接地電位(亦即,邏輯「0」)。在一些實施例中,根據該第一交叉耦合反相器之該第一輸出值來改變通過該第二交叉耦合反相器之一電流之步驟,其包括:耦接該第一互補儲存節點至該第一互補補償節點;將該第一互補補償節點充電至該第一電位;以及下拉該第一互補補償節點以趨向該接地電位。在一些實施例中,下拉該第一互補補償節點以趨向該接地電位之步驟,其包括:耦接該第一互補補償節點至一第一補償切換器,其中該第一補償切換器係用於將該第一互補儲存節點充電至該第一電位DL_IN。另外,下拉該第一互補補償節點以趨向該接地電位之 步驟,其更包括:連接該第一互補補償節點至一第一下拉元件,其中該第一下拉元件係根據一第二下拉控制信號由該第一互補補償節點處下拉一電流至該接地電位,該第二下拉控制信號係來自該第二互補儲存節點,而該第一互補補償節點係經由該第一交叉耦合反相器耦接至該第一互補儲存節點。
在步驟308,當根據該第一交叉耦合反相器之一第一輸出值來改變通過該第二交叉耦合反相器之一電流時,將該第一互補儲存節點和該第一互補補償節點維持於該第一電位(亦即,上拉至邏輯「1」),使得所感測之一資料狀態產生互相增強效應。在一些實施例中,根據該第二交叉耦合反相器之該第二輸出值來改變通過該第一交叉耦合反相器之一電流之步驟,其包括:耦接該第二互補儲存節點至該第二互補補償節點;將該第二互補補償節點充電至該第二電位;以及下拉該第二互補補償節點以趨向該接地電位。在一些實施例中,下拉該第二互補補償節點以趨向該接地電位之步驟,其包括:耦接該第二互補補償節點至一第二補償切換器,其中該第二補償切換器係用於將該第二互補儲存節點充電至該第二電位DLB_IN。另外,下拉該第二互補補償節點以趨向該接地電位之步驟,其更包括:連接該第二互補補償節點至一第二下拉元件,其中該第二下拉元件係根據一第一下拉控制信號由該第二互補補償節點處下拉一電流至該接地電位,該第一下拉控制信號係來自該第一互補儲存節點,而該第二互補補償節點係經由該第二交叉耦合反相器耦接至該第二互補儲存節點。
第4圖係顯示根據本發明一實施例所述之差動感 測放大器400之示意圖。差動感測放大器400包括:一第一交叉耦合反相器212A、一第二交叉耦合反相器212B、一第一電流控制元件216A,以及一第二電流控制元件216B,其中第一電流控制元件216A和第二電流控制元件216B係用於調節通過第一交叉耦合反相器212A和第二交叉耦合反相器212B之電流。差動感測放大器400具有一第一互補儲存節點214A和一第二互補儲存節點214B,其中第一互補儲存節點214A和第二互補儲存節點214B係用於由一第一資料輸入節點218A和一第二資料輸入節點218B處接收一第一互補資料信號DL和一第二互補資料信號DLB。第一電流控制元件216A和第二電流控制元件216B包括一第一補償切換器220A和一第二補償切換器220B,其中第一補償切換器220A和第二補償切換器220B係由同一控制信號(CS)所控制。第一補償切換器220A和第二補償切換器220B包括複數個P型場效電晶體,並可以是通道閘(Pass Gates)或是傳輸閘(Transmission Gates)。第一補償切換器220A和第二補償切換器220B係耦接至一第一互補補償節點226A和一第二互補補償節點226B,並係分別用於連接第一互補補償節點226A和第二互補補償節點226B至第一資料輸入節點218A和第二資料輸入節點218B。
第一電流控制元件216A和第二電流控制元件216B更包括一第一下拉元件220C和一第二下拉元件220D,其中第一下拉元件220C和第二下拉元件220D包括複數個N型場效電晶體,而該等N型場效電晶體係分別連接至第一互補補償節點226A和第二互補補償節點226B。第一下拉元件220C和第二下 拉元件220D係分別根據一第二下拉控制信號和一第一下拉控制信號,由第一互補補償節點226A和第二互補補償節點226B處下拉一電流至一接地電位,其中該第二下拉控制信號包括由第二互補儲存節點214B所接收之一第二電位DLB_IN,而該第一下拉控制信號包括由第一互補儲存節點214A所接收之一第一電位DL_IN。第一互補補償節點226A經由第一交叉耦合反相器212A耦接至第一互補儲存節點214A,而第二互補補償節點226B經由第二交叉耦合反相器212B耦接至第二互補儲存節點214B。
第一下拉元件220C之一第一源極和第二下拉元件220D之一第二源極係經由一致能切換器222連接至一接地電位。第一下拉元件220C之一第一汲極係連接至第一互補補償節點226A,而第二下拉元件220D之一第二汲極係連接至第二互補補償節點226B。第一下拉元件220C之一第一閘極係連接至第二互補儲存節點214B,而第二下拉元件220D之一第二閘極係連接至第一互補儲存節點214A。
第一互補資料信號DL和第二互補資料信號DLB係分別將第一互補儲存節點214A和第二互補儲存節點214B充電至第一電位DL_IN和第二電位DLB_IN,其中第一電位DL_IN係較第二電位DLB_IN高出一電位差△V。若第一交叉耦合反相器212A(亦即,N型場效電晶體)之下拉能力係大於第二交叉耦合反相器212B之下拉能力,則第一電位DL_IN將會被上拉至高於第二電位DLB_IN,這是由於一電位D1係較另一電位D2高出電位差△V所致(亦即,電位D1→第一電位DL_IN;電位D2→第二 電位DLB_IN)。因此,當一感測放大器致能(Sense Amp Enable,SAE)信號啟動時,第一電流控制元件216A和第二電流控制元件216B可使得第一電位DL_IN維持高於第二電位DLB_IN。
第5A圖係顯示根據本發明一實施例所述之感測放大方法500A之流程圖,其中感測放大方法500A係適用於第4圖所示之差動感測放大器400。第5B圖係顯示根據本發明一實施例所述之感測放大方法500A之信號時序圖。
在步驟502(t=0),關閉一信號PREB,使得一第一互補儲存節點214A和一第二互補儲存節點214B停止充電至一中介狀態(亦即,一工作電位VDD)。
在步驟504(t=t1),啟動一信號PGB和一控制信號CS,使得一第二電位DLB_IN由該第二互補儲存節點214B和一第二互補補償節點226B處進行放電,其中該第一互補儲存節點214A和該第二互補儲存節點214B之間之一電位差(亦即,△V)係等於一第一互補補償節點226A和該第二互補補償節點226B之間之一電位差。
在步驟506(t=t2),啟動一感測放大器致能(Sense Amp Enable,SAE)信號,並下拉一第一電位DL_IN和該第二電位DLB_IN,以補償一第一交叉耦合反相器212A和一第二交叉耦合反相器212B之間之下拉能力不匹配,其中該第一電位DL_IN和該第二電位DLB_IN之間具有該電位差△V。
在步驟508(t=t3),關閉該控制信號CS,使得前述補償過程完成,其中一第一補償切換器220A和一第二補償切換器220B使得一第一下拉元件220C和一第二下拉元件220D不連 接至一第一互補資料信號DL和一第二互補資料信號DLB。該第一互補補償節點226A和該第二互補補償節點226B被下拉趨向一接地電位,而該第一互補儲存節點214A和該第二互補儲存節點214B之間之該電位差△V將該第二互補儲存節點214B下拉至一邏輯「0」,因此將該第一互補儲存節點214A翻轉成為一邏輯「1」,從而相互增強所感測之一資料狀態。該資料狀態接著經由一輸出緩衝器(Output Buffer)傳送至一第一系統位元線GBL和一第二系統位元線GBLB。
在步驟510(t=t4),關閉該信號PGB,以準備下一次讀取操作循環。
本說明書實施例的說明內容必須和附加的圖示一起閱讀,這些圖示被視為整個文字說明的一部分。在說明中,相對的用詞例如:較低、較高、水平、垂直、其上、其下、往上、往下、頂部、底部,以及其衍生詞(例如:水平地、垂直地、向下地、向上地…等等)應該理解為在圖示中說明其方位。這些相對的用詞是為了說明方便,而非指裝置必須設置或指向特定的方位。
因此,本說明書係關於一種用於改善製程變異所致之感測放大器不匹配之裝置和方法,其同時可改善差動感測放大器之讀取邊際需求。包括二個交叉耦合反相器之一差動感測放大器係耦接至一電流控制元件,而該差動感測放大器係根據一第二交叉耦合反相器之一輸出值來改變通過一第一交叉耦合反相器之一電流,反之亦然,其中該等交叉耦合反相器具有二個互補儲存節點。
在一些實施例中,本說明書係關於一種感測放大器,包括:一第一交叉耦合反相器;一第二交叉耦合反相器,其中該第一交叉耦合反相器和該第二交叉耦合反相器具有一第一互補儲存節點和一第二互補儲存節點;以及一第一電流控制元件,根據該第二交叉耦合反相器之一輸出值來改變通過該第一交叉耦合反相器之一電流。
在一些實施例中,本說明書係關於一種感測放大器,包括:一第一交叉耦合反相器;一第二交叉耦合反相器,其中該第一交叉耦合反相器和該第二交叉耦合反相器具有一第一互補儲存節點和一第二互補儲存節點,而該第一互補儲存節點和該第二互補儲存節點係分別由一第一資料輸入節點和一第二資料輸入節點處接收一第一互補資料信號和一第二互補資料信號;一第一電流控制元件,根據該第二交叉耦合反相器之一輸出值來改變通過該第一交叉耦合反相器之一電流;以及一第二電流控制元件,根據該第一交叉耦合反相器之一輸出值來改變通過該第二交叉耦合反相器之一電流。
在一些實施例中,本說明書係關於一種感測放大方法,包括下列步驟:將一第一交叉耦合反相器和一第二交叉耦合反相器之一第一互補儲存節點和一第二互補儲存節點預充電至一中介狀態;將該第一互補儲存節點和該第二互補儲存節點分別充電至一第一電位和一第二電位,其中該第一電位係高於該第二電位;以及當根據該第二交叉耦合反相器之一第二輸出值來改變通過該第一交叉耦合反相器之一電流時,下拉該第二互補儲存節點以趨向一接地電位,其中該第二交叉耦合反 相器係搭配一第二電流控制元件,而該第二電流控制元件係用於放大該第一電位和該第二電位之間之一電位差。
在本說明書以及申請專利範圍中的序數,例如「第一」、「第二」、「第三」等等,彼此之間並沒有順序上的先後關係,其僅用於標示區分兩個具有相同名字之不同元件。
本發明雖以較佳實施例揭露如上,然其並非用以限定本發明的範圍,任何熟習此項技藝者,在不脫離本發明之精神和範圍內,當可做些許的更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100A‧‧‧差動感測放大器
102A‧‧‧第一反相器
104A‧‧‧第二反相器
106A‧‧‧第一切換元件
108A‧‧‧第二切換元件
110A‧‧‧第一內部節點
112A‧‧‧第二內部節點
DL‧‧‧第一互補資料信號
DLB‧‧‧第二互補資料信號
DL_IN‧‧‧第一電位
DLB_IN‧‧‧第二電位
PG‧‧‧切換致能信號

Claims (10)

  1. 一種感測放大器,包括:一第一交叉耦合反相器;一第二交叉耦合反相器,其中該第一交叉耦合反相器和該第二交叉耦合反相器具有一第一互補儲存節點和一第二互補儲存節點;一第一電流控制元件,根據該第二交叉耦合反相器之一輸出值來改變通過該第一交叉耦合反相器之一電流;一第一資料輸入節點與一第二資料輸入節點分別藉由一第一通道閘電晶體與一第二通道閘電晶體連接至該第一互補儲存節點與該第二互補儲存節點;一第一補償切換器,耦接至一第一互補補償節點,並用於連接該第一互補補償節點至該第一資料輸入節點;以及一第二補償切換器,耦接至一第二互補補償節點,並用於連接該第二互補補償節點至該第二資料輸入節點,其中該第一補償切換器和該第二補償切換器係由同一控制信號所控制,該控制信號不同於用以操作該第一通道閘電晶體與該第二通道閘電晶體的一通道閘控制信號。
  2. 如申請專利範圍第1項所述之感測放大器,更包括:一第二電流控制元件,根據該第一交叉耦合反相器之一輸出值來改變通過該第二交叉耦合反相器之一電流;其中該第一資料輸入節點用於接收一第一互補資料信號,以及該第二資料輸入節點用於接收一第二互補資料信號。
  3. 如申請專利範圍第2項所述之感測放大器,其中該第一電流 控制元件包括:一第一下拉元件,連接至該第一互補補償節點,並用於根據一第二下拉控制信號由該第一互補補償節點處下拉一電流至一接地電位,其中該第二下拉控制信號係來自於該第二互補儲存節點;其中該第一互補補償節點係經由該第一交叉耦合反相器耦接至該第一互補儲存節點;其中該第二電流控制元件包括:一第二下拉元件,連接至該第二互補補償節點,並用於根據一第一下拉控制信號由該第二互補補償節點處下拉一電流至該接地電位,其中該第一下拉控制信號係來自於該第一互補儲存節點;其中該第二互補補償節點係經由該第二交叉耦合反相器耦接至該第二互補儲存節點。
  4. 如申請專利範圍第3項所述之感測放大器,其中該第一補償切換器或該第二補償切換器包括一通道閘或一傳輸閘,而其中該第一下拉元件和該二下拉元件包括複數個N型場效電晶體(N-type Field-Effect Transistor,NFET)。
  5. 如申請專利範圍第4項所述之感測放大器,其中:該第一下拉元件之一第一源極係經由一致能切換器連接至該接地電位;該第一下拉元件之一第一汲極係連接至該第一互補補償節點;該第一下拉元件之一第一閘極係連接至該第二互補儲存節 點;該第二下拉元件之一第二源極係經由該致能切換器連接至該接地電位;該第二下拉元件之一第二汲極係連接至該第二互補補償節點;該第二下拉元件之一第二閘極係連接至該第一互補儲存節點。
  6. 一種感測放大器,包括:一第一反相器,包括一第一電晶體在一第一資料儲存節點連接一第二電晶體;一第二反相器,交叉耦合該第一反相器,包括一第三電晶體在一第二資料儲存節點連接一第四電晶體;一第一通道閘電晶體,連接於一資料線以及該第一資料儲存節點之間;一第二通道閘電晶體,連接於一互補資料線以及該第二資料儲存節點之間;一第一下拉電晶體,連接於該第一反相器以及一致能切換器之間,其中該第一下拉電晶體具有一第一閘極連接該第二資料儲存節點;一第二下拉電晶體,連接於該第二反相器以及該致能切換器之間,其中該第二下拉電晶體具有一第二閘極連接該第一資料儲存節點;一第一補償切換器,連接於該資料線以及一第一互補補償節點之間,並且該第一互補補償節點配置於該第一反相器以及 該第一下拉電晶體之間;一第二補償切換器,連接於該互補資料線以及一第二互補補償節點之間,並且該第二互補補償節點配置於該第二反相器以及該第二下拉電晶體之間;其中該第一補償切換器和該第二補償切換器係由同一控制信號所控制,該控制信號不同於用以操作該第一通道閘電晶體與該第二通道閘電晶體的一通道閘控制信號。
  7. 如申請專利範圍第6項所述之感測放大器,其中該第一下拉電晶體和該二下拉電晶體包括複數個N型場效電晶體(N-type Field-Effect Transistor,NFET);該第一下拉電晶體之一第一源極和該第二下拉電晶體之一第二源極皆經由一致能切換器連接至該接地電位;該第一下拉電晶體之一第一汲極係連接至該第一互補補償節點;該第二下拉電晶體之一第二汲極係連接至該第二互補補償節點。
  8. 一種感測放大方法,包括下列步驟:將一第一交叉耦合反相器和一第二交叉耦合反相器之一第一互補儲存節點和一第二互補儲存節點預充電至一中介狀態;將該第一互補儲存節點和該第二互補儲存節點分別充電至一第一電位和一第二電位,其中該第一電位係高於該第二電位;當根據該第二交叉耦合反相器之一第二輸出值來改變通過 該第一交叉耦合反相器之一電流時,下拉該第二互補儲存節點以趨向一接地電位,其中該第二交叉耦合反相器係搭配一第二電流控制元件,而該第二電流控制元件係用於放大該第一電位和該第二電位之間之一電位差;以及當根據該第一交叉耦合反相器之一第一輸出值來改變通過該第二交叉耦合反相器之一電流時,將該第一互補儲存節點維持於該第一電位,其中根據該第一輸出值來改變通過該第二交叉耦合反相器之該電流係藉由耦接該第一互補儲存節點至一第一互補補償節點、將該第一互補補償節點充電至該第一電位、以及下拉該第一互補補償節點以趨向該接地電位,並且依據一傳輸閘信號充電該第一互補儲存節點和該第二互補儲存節點至該第一電位與該第二電位,將該第一互補補償節點充電至該第一電位係依據不同於該傳輸閘信號之一第一控制信號。
  9. 如申請專利範圍第8項所述之感測放大方法,其中下拉該第一互補補償節點以趨向該接地電位之步驟包括:耦接該第一互補補償節點至一第一補償切換器,其中該第一補償切換器係用於將該第一互補儲存節點充電至該第一電位;以及連接該第一互補補償節點至一第一下拉元件,其中該第一下拉元件係根據一第二下拉控制信號由該第一互補補償節點處下拉一電流至該接地電位,而該第二下拉控制信號係來於自該第二互補儲存節點; 其中該第一互補補償節點係經由該第一交叉耦合反相器耦接至該第一互補儲存節點。
  10. 如申請專利範圍第9項所述之感測放大方法,其中根據該第二輸出值來改變通過該第一交叉耦合反相器之該電流之步驟包括:耦接該第二互補儲存節點至一第二互補補償節點;將該第二互補補償節點充電至該第二電位;以及下拉該第二互補補償節點以趨向該接地電位;其中下拉該第二互補補償節點以趨向該接地電位之步驟包括:耦接該第二互補補償節點至一第二補償切換器,其中該第二補償切換器係用於將該第二互補儲存節點充電至該第二電位;以及連接該第二互補補償節點至一第二下拉元件,其中該第二下拉元件係根據一第一下拉控制信號由該第二互補補償節點處下拉一電流至該接地電位,而該第一下拉控制信號係來自於該第一互補儲存節點;其中該第二互補補償節點係經由該第二交叉耦合反相器耦接至該第二互補儲存節點。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871520B1 (en) * 2016-08-15 2018-01-16 Xilinx, Inc. Voting circuit and self-correcting latches
KR20220051669A (ko) * 2020-10-19 2022-04-26 에스케이하이닉스 주식회사 입출력 장치, 그의 동작 방법, 및 이를 포함하는 데이터 처리 시스템

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184722B1 (en) * 1998-09-02 2001-02-06 Kabushiki Kaisha Toshiba Latch-type sense amplifier for amplifying low level differential input signals
US6424181B1 (en) * 1999-02-17 2002-07-23 Elbrus International Limited High-speed low-power sense amplifying half-latch and apparatus thereof for small-swing differential logic (SSDL)
US6449191B1 (en) * 2002-03-25 2002-09-10 Ememory Technology Inc. Current-mode sense amplifier with low power consumption
US6791372B2 (en) * 2002-06-04 2004-09-14 Intel Corporation Active cascode differential latch
US7046045B2 (en) * 2004-05-25 2006-05-16 Kabushiki Kaisha Toshiba SOI sense amplifier with cross-coupled bit line structure
US7053668B2 (en) * 2004-05-25 2006-05-30 Kabushiki Kaisha Toshiba SOI sense amplifier with cross-coupled body terminal
US7263016B1 (en) * 2004-06-07 2007-08-28 Virage Logic Corporation Method and system for pre-charging and biasing a latch-type sense amplifier
US7298180B2 (en) * 2005-11-17 2007-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Latch type sense amplifier
KR100864626B1 (ko) * 2007-04-02 2008-10-22 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
US7768320B1 (en) * 2007-11-20 2010-08-03 Nvidia Corporation Process variation tolerant sense amplifier flop design

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