JPS6357000B2 - - Google Patents
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- JPS6357000B2 JPS6357000B2 JP54154325A JP15432579A JPS6357000B2 JP S6357000 B2 JPS6357000 B2 JP S6357000B2 JP 54154325 A JP54154325 A JP 54154325A JP 15432579 A JP15432579 A JP 15432579A JP S6357000 B2 JPS6357000 B2 JP S6357000B2
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- Japan
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- liquid crystal
- electrode
- electrodes
- fet
- crystal display
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
本発明はスイツチング素子をセル基板上に設け
たスイツチング素子内蔵型液晶表示装置に関し、
詳しくは不良スイツチング素子による表示機能上
の障害を除去する技術に関する。
たスイツチング素子内蔵型液晶表示装置に関し、
詳しくは不良スイツチング素子による表示機能上
の障害を除去する技術に関する。
液晶表示装置は低電力、低電圧という他の装置
にない特徴を有し、電卓、時計等の携帯機器を中
心に広く用いられている。しかし表示特性は電圧
に対し鋭い閾値特性を持たない為、高分割のマル
チプレツクス駆動には適さない。そこで高分割の
マルチプレツクス駆動を可能とする為にスイツチ
ング素子を各表示要素毎に配置する方式（スイツ
チング素子内蔵方式）が提案されている（参照．
B.J.Lechner elal.，Proc.IEEE Vol.59，Nov.，
1971 P.1566〜1579）。しかし従来の薄膜トランジ
スター製造技術では絶縁基板上に形成する半導体
層中の欠陥等が原因で不良トランジスターの発生
をみやすく、かつこの問題を解決する技術は未だ
確立はされていない。このため、上記スイツチン
グ素子内蔵方式に従い数百個程度以上のトランジ
スターを同一基板上に形成しようとすると、多数
の不良トランジスターを生じ易く、その結果とし
て多数の制御不能な画素ができることになる。本
発明はかかる従来方式の欠点を克服する技術に関
し、制御不能画素数の著しい低減を極めて効率良
く且つ確実に実現せしめる手段を提供する。
にない特徴を有し、電卓、時計等の携帯機器を中
心に広く用いられている。しかし表示特性は電圧
に対し鋭い閾値特性を持たない為、高分割のマル
チプレツクス駆動には適さない。そこで高分割の
マルチプレツクス駆動を可能とする為にスイツチ
ング素子を各表示要素毎に配置する方式（スイツ
チング素子内蔵方式）が提案されている（参照．
B.J.Lechner elal.，Proc.IEEE Vol.59，Nov.，
1971 P.1566〜1579）。しかし従来の薄膜トランジ
スター製造技術では絶縁基板上に形成する半導体
層中の欠陥等が原因で不良トランジスターの発生
をみやすく、かつこの問題を解決する技術は未だ
確立はされていない。このため、上記スイツチン
グ素子内蔵方式に従い数百個程度以上のトランジ
スターを同一基板上に形成しようとすると、多数
の不良トランジスターを生じ易く、その結果とし
て多数の制御不能な画素ができることになる。本
発明はかかる従来方式の欠点を克服する技術に関
し、制御不能画素数の著しい低減を極めて効率良
く且つ確実に実現せしめる手段を提供する。
本発明の説明に先立ち、スイツチング素子内蔵
方式についてスイツチング素子として電界効果型
トランジスター（以下FETと略記）を用いた
FET内蔵方式の場合を述べる。第１図はその回
路図で、SijはFET、Zijは電極で挾まれた液晶層
よりなるインピーダンス素子、Cijは必要に応じ
て適宜設けられる付加容量、Xjは入力配線電極、
Yiは制御配線電極である。但し添字ｉ、ｊは任意
の自然数である。液晶層インピーダンス素子Zij
は第２図の如く大よそ配線抵抗R*、液晶層容量
Ｃ、液晶層抵抗Ｒよりなる。Yi電極に印加する
FETSijのゲート電圧VGを適当にとればXj電極か
ら液晶層インピーダンスZij及び付加容量に注入
するドレイン電流を任意に制御出来る。例えば
Y1，Y2，Y3，…電極に第３図の時分割された制
御信号y1，y2，y3，…を印加する。v2が印加され
ている期間を選択期間ｔ、v1が印加されている。
期間を非選択期間Ｔ―ｔと呼ぶ。選択期間ｔでは
FETは導通状態となりドレイン電流が流れ、も
し配線抵抗R*が十分小さく液晶抵抗が十分大き
ければ、液晶容量及び付加容量の電位（例えば第
３図V11）はその時のXj電極の電位（例えば第３
図VON）になるように時定数τ1で充放電される。
非選択期間ではFETは非導通状態となり、前の
選択期間で定まつた電位が時定数τ2で保持され
る。以上の如くFET内蔵方式では選択期間での
充放電特性と、非選択期間での保持特性が重要
で、両特性が十分である時初めて高品質の高分割
マルチプレツクス駆動が可能となる。選択期間で
の充放電時間τ1はFETのオン抵抗RONと液晶容量
Ｃ、付加容量Cijに依存しRON・（Ｃ＋Cij）に比例
し、非選択時間での保持時間τ2はFETのオフ抵
抗ROFFと前記Ｃ＋Cijの積に比例する。よつて安
定な動作を得るためには小さなRONと大きなROFF
を実現し得るFETが必要である。
方式についてスイツチング素子として電界効果型
トランジスター（以下FETと略記）を用いた
FET内蔵方式の場合を述べる。第１図はその回
路図で、SijはFET、Zijは電極で挾まれた液晶層
よりなるインピーダンス素子、Cijは必要に応じ
て適宜設けられる付加容量、Xjは入力配線電極、
Yiは制御配線電極である。但し添字ｉ、ｊは任意
の自然数である。液晶層インピーダンス素子Zij
は第２図の如く大よそ配線抵抗R*、液晶層容量
Ｃ、液晶層抵抗Ｒよりなる。Yi電極に印加する
FETSijのゲート電圧VGを適当にとればXj電極か
ら液晶層インピーダンスZij及び付加容量に注入
するドレイン電流を任意に制御出来る。例えば
Y1，Y2，Y3，…電極に第３図の時分割された制
御信号y1，y2，y3，…を印加する。v2が印加され
ている期間を選択期間ｔ、v1が印加されている。
期間を非選択期間Ｔ―ｔと呼ぶ。選択期間ｔでは
FETは導通状態となりドレイン電流が流れ、も
し配線抵抗R*が十分小さく液晶抵抗が十分大き
ければ、液晶容量及び付加容量の電位（例えば第
３図V11）はその時のXj電極の電位（例えば第３
図VON）になるように時定数τ1で充放電される。
非選択期間ではFETは非導通状態となり、前の
選択期間で定まつた電位が時定数τ2で保持され
る。以上の如くFET内蔵方式では選択期間での
充放電特性と、非選択期間での保持特性が重要
で、両特性が十分である時初めて高品質の高分割
マルチプレツクス駆動が可能となる。選択期間で
の充放電時間τ1はFETのオン抵抗RONと液晶容量
Ｃ、付加容量Cijに依存しRON・（Ｃ＋Cij）に比例
し、非選択時間での保持時間τ2はFETのオフ抵
抗ROFFと前記Ｃ＋Cijの積に比例する。よつて安
定な動作を得るためには小さなRONと大きなROFF
を実現し得るFETが必要である。
FET積層型液晶表示パネルの実際的な構成の
一例を第４，５，６図に示す。第４図は斜視図
で、基板１上には電極層４が、基板２上には
FETを含む層５が形成され、両基板の間に液晶
層３が挾まれている。第５図は第４図の部分的断
面図で、基板２上のFETは制御端子に相当する
ゲート電極Ｇと絶縁層１０、半導体層１１，１
２，１３、入力端子に相当するソース電極Ｓ、出
力端子に相当するドイイン電極をも兼ねる液晶用
画素電極７よりなる。８，９は保護膜を兼ねた表
面処理層である。第６図は約１表示要素に対応す
る部分の基板２を上から見た平面図で、Ｙは制御
配線電極、Ｘは入力配線電極、６は半導体層、７
はドレイン電極兼液晶用画素電極である。一点鎖
線１４による断面が第５図に対応る。尚第５，６
図には付加容量が設けられてないが、必要に応じ
てドレイン電極とゲート電極間等に形成すればよ
い。
一例を第４，５，６図に示す。第４図は斜視図
で、基板１上には電極層４が、基板２上には
FETを含む層５が形成され、両基板の間に液晶
層３が挾まれている。第５図は第４図の部分的断
面図で、基板２上のFETは制御端子に相当する
ゲート電極Ｇと絶縁層１０、半導体層１１，１
２，１３、入力端子に相当するソース電極Ｓ、出
力端子に相当するドイイン電極をも兼ねる液晶用
画素電極７よりなる。８，９は保護膜を兼ねた表
面処理層である。第６図は約１表示要素に対応す
る部分の基板２を上から見た平面図で、Ｙは制御
配線電極、Ｘは入力配線電極、６は半導体層、７
はドレイン電極兼液晶用画素電極である。一点鎖
線１４による断面が第５図に対応る。尚第５，６
図には付加容量が設けられてないが、必要に応じ
てドレイン電極とゲート電極間等に形成すればよ
い。
第７図は全体のブロツクダイヤグラムで、１５
が第４〜６図の様な構成をとる表示パネル部、１
６は第３図のy1，y2，y3，…等のゲート信号を供
給するゲート・ドライバで１９のクロツクに同期
して駆動される低速掃引シフト・レジスタで構成
され、１７はソース信号を供給するソース・ドラ
イバで２０の表示信号発生回路よりシリアルに入
力される表示信号をクロツク１９で同期をとられ
た高速掃引シフト・レジスタ１８の信号により順
次記憶する一時記憶回路等で構成される。尚表示
信号発生回路は必要に応じて外部情報を２１より
受けて動作するが電源線は省略してあるものであ
る。
が第４〜６図の様な構成をとる表示パネル部、１
６は第３図のy1，y2，y3，…等のゲート信号を供
給するゲート・ドライバで１９のクロツクに同期
して駆動される低速掃引シフト・レジスタで構成
され、１７はソース信号を供給するソース・ドラ
イバで２０の表示信号発生回路よりシリアルに入
力される表示信号をクロツク１９で同期をとられ
た高速掃引シフト・レジスタ１８の信号により順
次記憶する一時記憶回路等で構成される。尚表示
信号発生回路は必要に応じて外部情報を２１より
受けて動作するが電源線は省略してあるものであ
る。
以上説明したようなスイツチング素子内蔵型液
晶表示装置は原理的にはテレビ程度の情報も十分
表示する事が可能であり、しかも低電圧、低電力
駆動という長所も損なわれず、小型携帯用表示と
しては原理的に他の方式と比べても優れたもので
ある。
晶表示装置は原理的にはテレビ程度の情報も十分
表示する事が可能であり、しかも低電圧、低電力
駆動という長所も損なわれず、小型携帯用表示と
しては原理的に他の方式と比べても優れたもので
ある。
以上、従来のスイツチング素子内蔵方式は原理
的に優れたものであるが、実用化にまで到つてい
ない。その原因の一つが前述した、製造段階に於
ける不良トランジスターの発生である。本発明は
かかる欠陥を大幅に改善する目的を持ち、具体的
には単一画素電極について複数個のほぼ等しい電
気的特性のFETを並列的に接続した構造を有す
るものである。更に、各FETの性能は予め適当
な手段で検査を行ない、その結果発見された不良
FETに適当な分離を施して使用することにより、
実用上欠点の無い液晶表示パネルを高い歩留りで
製造することを可能ならしめるものである。以下
図面に基き詳細に説明する。
的に優れたものであるが、実用化にまで到つてい
ない。その原因の一つが前述した、製造段階に於
ける不良トランジスターの発生である。本発明は
かかる欠陥を大幅に改善する目的を持ち、具体的
には単一画素電極について複数個のほぼ等しい電
気的特性のFETを並列的に接続した構造を有す
るものである。更に、各FETの性能は予め適当
な手段で検査を行ない、その結果発見された不良
FETに適当な分離を施して使用することにより、
実用上欠点の無い液晶表示パネルを高い歩留りで
製造することを可能ならしめるものである。以下
図面に基き詳細に説明する。
第８図ａ〜ｂは本発明の実施例を示す部分回路
図で、Xj (1)，Yi (1)，Sij (1)，Zij，Cijは第１図に準
じ、S(1)，G(1)，D(1)はそれぞれFETのソース電
極、ゲート電極及びドレイン電極を示し、A(1)，
B(1)，Ｅは図中に示した接点である。また通常Ｅ
点に接続した点線より下側の液晶層Zijは結合し
ないでFETの性能検査を行なう。以下、２個の
FETのうち少なくとも１個が正常な場合につい
て第８図ａにより詳述すれば、Xj―Yiまたは
Xj′―Yi′の導通を調べこれが無ければ正常、有
ればそれぞれＳ―Ｇ及びS′―G′に短絡が生じてい
ることになる。この短絡が無い時には、Yiまた
はYi′を通してFETのゲート電極Ｇ，G′のそれぞ
れに電位vpoを与え各FETを導通状態にした上で
Xj―Xj′の導通を調べる。そしてこの導通が無け
れば正常、有ればそれぞれS′―D′及びＳ―Ｄに短
絡が生じていることになる。同様にYiにvpoを印
加してXj―Yi′の、そしてYi′にvpoを印加して
Xj′―Yiの導通を調べてこれらが無ければ正常、
有ればそれぞれG′―D′及びＧ―Ｄに短絡の生じ
ていることがわかる。上記の短絡が確認された場
合、発見された不良FETへの基板上での配線を
A(1)―S(1)及びB(1)―G(1)間の何れか一方又は両方
で、例えばレーザー照射により切断して、その不
良FETの影響を除去する。通常は両方の切断を
行ない、分離をより確実なものとする。また、２
つのFETのうち一方が常に絶縁状態であるよう
な不良では配線切断による分離は必要無く、更に
両方が正常な場合もそのまま２つを並列で用いて
問題無いので配線を切断することなく用いる。液
晶動作時に、XjとXj′及びYiとYi′とをそれぞれ
共通電極として第３図の示した様な制御信号を印
加して使用することで、実質的に全ての画素電極
を１乃至は２個の正常なFETで制御することが
可能である。Ｓ―Ｇ、S′―G′に短絡がある場合第
８図ｂで説明すれば、それぞれXj―Yi及びXj―
Yj′間に導通が生じるので知ることができる。こ
の様にして短絡状態のFETが発見された場合は
前記同様配線の切断を行ない、液晶動作時にはYi
とYi′とを共通電極として用いる。
図で、Xj (1)，Yi (1)，Sij (1)，Zij，Cijは第１図に準
じ、S(1)，G(1)，D(1)はそれぞれFETのソース電
極、ゲート電極及びドレイン電極を示し、A(1)，
B(1)，Ｅは図中に示した接点である。また通常Ｅ
点に接続した点線より下側の液晶層Zijは結合し
ないでFETの性能検査を行なう。以下、２個の
FETのうち少なくとも１個が正常な場合につい
て第８図ａにより詳述すれば、Xj―Yiまたは
Xj′―Yi′の導通を調べこれが無ければ正常、有
ればそれぞれＳ―Ｇ及びS′―G′に短絡が生じてい
ることになる。この短絡が無い時には、Yiまた
はYi′を通してFETのゲート電極Ｇ，G′のそれぞ
れに電位vpoを与え各FETを導通状態にした上で
Xj―Xj′の導通を調べる。そしてこの導通が無け
れば正常、有ればそれぞれS′―D′及びＳ―Ｄに短
絡が生じていることになる。同様にYiにvpoを印
加してXj―Yi′の、そしてYi′にvpoを印加して
Xj′―Yiの導通を調べてこれらが無ければ正常、
有ればそれぞれG′―D′及びＧ―Ｄに短絡の生じ
ていることがわかる。上記の短絡が確認された場
合、発見された不良FETへの基板上での配線を
A(1)―S(1)及びB(1)―G(1)間の何れか一方又は両方
で、例えばレーザー照射により切断して、その不
良FETの影響を除去する。通常は両方の切断を
行ない、分離をより確実なものとする。また、２
つのFETのうち一方が常に絶縁状態であるよう
な不良では配線切断による分離は必要無く、更に
両方が正常な場合もそのまま２つを並列で用いて
問題無いので配線を切断することなく用いる。液
晶動作時に、XjとXj′及びYiとYi′とをそれぞれ
共通電極として第３図の示した様な制御信号を印
加して使用することで、実質的に全ての画素電極
を１乃至は２個の正常なFETで制御することが
可能である。Ｓ―Ｇ、S′―G′に短絡がある場合第
８図ｂで説明すれば、それぞれXj―Yi及びXj―
Yj′間に導通が生じるので知ることができる。こ
の様にして短絡状態のFETが発見された場合は
前記同様配線の切断を行ない、液晶動作時にはYi
とYi′とを共通電極として用いる。
又第９図には、第８図ａに示した単位画素を集
積回路化した場合の約１表示要素の上から見た平
面図を示し、ここで６は半導体層、７は液晶用画
素電極、Xj (1)，Yi (1)は第８図ａと対応している。
不良FETが発見された場合は、破線２２で囲ま
れた領域でFETのゲート電極及びソース電極と
Xj (1)，Yi (1)とを結ぶ配線を切断する。
積回路化した場合の約１表示要素の上から見た平
面図を示し、ここで６は半導体層、７は液晶用画
素電極、Xj (1)，Yi (1)は第８図ａと対応している。
不良FETが発見された場合は、破線２２で囲ま
れた領域でFETのゲート電極及びソース電極と
Xj (1)，Yi (1)とを結ぶ配線を切断する。
以上の如く本発明によれば、FET内蔵型液晶
表示パネルに於いて、その製造過程で発生する不
良トランジスターを簡便かつ効率良く発見分離す
ることができる。更に、１画素電極に並列的に配
置した複数個のFETのうち１個でも正常な動作
をするものがあれば、正常な機能を示す液晶表示
画素が得られることから、FET内蔵型液晶表示
用基板を、容易かつ極めて高い歩留りで製造する
ことが可能である。
表示パネルに於いて、その製造過程で発生する不
良トランジスターを簡便かつ効率良く発見分離す
ることができる。更に、１画素電極に並列的に配
置した複数個のFETのうち１個でも正常な動作
をするものがあれば、正常な機能を示す液晶表示
画素が得られることから、FET内蔵型液晶表示
用基板を、容易かつ極めて高い歩留りで製造する
ことが可能である。
第１図乃至第７図は従来の液晶表示装置を示す
もので、第１図はFET内蔵方式の部分回路図、
第２図は液晶インピーダンスの等価回路図、第３
図はFET内蔵方式のゲート制御信号及び液晶層
に印加される信号波形図、第４図はFET内蔵型
液晶表示パネルの斜視図、第５図は第４図の部分
断面図、第６図は第４図の部分平面図、第７図は
駆動回路のブロツクダイヤグラム、第８図ａ，ｂ
は本発明のFET内蔵方式の部分回路図、第９図
は第８図ａに対応するFET内蔵型液晶表示パネ
ルの部分平面図である。 ６……FET、１５……FET内蔵型液晶表示パ
ネル、２２……FET配線切断領域、Xi，Xi′……
入力配線電極、Yi，Yi′……制御配線電極、７…
…画素電極。
もので、第１図はFET内蔵方式の部分回路図、
第２図は液晶インピーダンスの等価回路図、第３
図はFET内蔵方式のゲート制御信号及び液晶層
に印加される信号波形図、第４図はFET内蔵型
液晶表示パネルの斜視図、第５図は第４図の部分
断面図、第６図は第４図の部分平面図、第７図は
駆動回路のブロツクダイヤグラム、第８図ａ，ｂ
は本発明のFET内蔵方式の部分回路図、第９図
は第８図ａに対応するFET内蔵型液晶表示パネ
ルの部分平面図である。 ６……FET、１５……FET内蔵型液晶表示パ
ネル、２２……FET配線切断領域、Xi，Xi′……
入力配線電極、Yi，Yi′……制御配線電極、７…
…画素電極。
Claims (1)
- １ 互いに直交配置された多数の入力配線電極
（Ｘ電極）および制御配線電極（Ｙ電極）と、こ
れら両電極の交点に対応してマトリクス状に配置
されている画素電極と、前記Ｘ電極に接続する入
力端子および前記Ｙ電極に接続する制御端子およ
び前記画素電極に接続する出力端子を有し、前記
画素電極にそれぞれ対応して設けられているスイ
ツチング素子により構成されるスイツチング手段
とを備えた一方の基板と電極層を備えた他方の基
板との間に液晶層を挟んでなる液晶表示パネル
と、前記画素電極を通じて液晶層に駆動信号を印
加する駆動回路部とを設けた液晶表示装置におい
て、前記スイツチング手段は互いに並列に接続さ
れた複数のスイツチング素子からなり、前記複数
のスイツチング素子のそれぞれの制御端子が異な
るＹ電極に接続され、且つそれぞれの出力端子は
同一の前記画素電極に接続されていることを特徴
とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15432579A JPS5677887A (en) | 1979-11-30 | 1979-11-30 | Liquid crystal display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15432579A JPS5677887A (en) | 1979-11-30 | 1979-11-30 | Liquid crystal display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5677887A JPS5677887A (en) | 1981-06-26 |
| JPS6357000B2 true JPS6357000B2 (ja) | 1988-11-09 |
Family
ID=15581665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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1979
- 1979-11-30 JP JP15432579A patent/JPS5677887A/ja active Granted
Patent Citations (1)
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Also Published As
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