JPS61198269A

JPS61198269A - 表示装置

Info

Publication number: JPS61198269A
Application number: JP3906585A
Authority: JP
Inventors: 淳一大和田; 英昭川上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-02-28
Filing date: 1985-02-28
Publication date: 1986-09-02
Also published as: JPH0573023B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は表示装置に係り、特に薄膜トランジスタ（以下
ＴＰＴと称す）等のスイッチ素子により駆動する、いわ
ゆるアクティブマトリクス表示装置に関する。

〔発明の背景〕

ＴＰＴなどのスイッチ素子と液晶あるいはエレクトロル
ミネセンス等を組み合せたアクティブマトリクスはＢ、
Ｊ、Ｌｅｃｈｅｒらにより、“ＬｉｇｕｉｄＣｒｙｓｔ
ａｌ　Ｍａｔｒｉｘ　Ｄｉｓｐｌａｙｓ”Ｐｒｏｃ、Ｉ
ＥＩｌ’Ｅ　５９　ｍ１５６６　（１９７１）に提案さ
れて以来、各種のスイッチ素子について研究が続けられ
ている。その画素部の回路構成として、１画素に１個の
ＴＰＴを形成し、液晶を駆動する方式や、１画素に２個
のＴＰＴと、電圧保持用の容量を形成し液晶層への電圧
印加時間を改善する方式などが提案されている。しかし
、これらの方式では、ＴＰＴ素子に欠陥が発生した場合
には、液晶層に正常な駆動電圧が印加されなくなり、デ
ィスプレイの表示特性を劣化させてしまう、ディスプレ
イの単位面積当りの欠陥発生確率が一定であるとすると
、大面積で表示画素数が多いほど、ディスプレイの製造
歩留りは低下し、また、ディスプレイの歩留りを一定に
するためには、大面積になるほど欠陥の発生確率を小さ
くしなければならない、このことから、上述の回路方式
により、大面積で表示画素数の多いディスプレイを欠陥
なく製造することは困難となることが予想される。また
１画素中のトランジスタに故障対策を施し、製造歩留り
を向上させるアイデアとして、特開昭５５−５３０号公
報記載の構造が提案されている。

特開昭５５−５３０号公報に記載の発明の基本構成は第
９図に示されているもので、たとえば一画素近傍におい
て、横方向に走査配線Ｑ□、ａ２が縦方向に信号配線Ｓ
、、Ｓ、が形成されており、２個のトランジスタＴｒ１
ｅ　Ｔ　ｒ　２の各ドレインが信号配線Ｓ１に接続され
、また前記トランジスタＴｒ工。

Ｔｒ、の各ゲートが走査配線ａ、に接続されている。そ
して、前記トランジスタＴｒ、、Ｔｒ、のソースは共通
接続されて１表示画素Ｐ、に接続されている。

しかし、このような構成にあってはたとえば、走査配線
悲、が断線した場合、前記各トランジスタＴｒ、、Ｔｒ
２の各ゲートにはそれぞれ全く電圧が印加されなくなっ
てしまうという欠点があった。

〔発明の目的〕

本発明の目的は、ＴＰＴの欠陥及び断線が発生しても、
比較的簡単な構造を用いてディスプレイの表示状態を劣
化させない表示装置を提供することにある。

〔発明の概要］このような目的を達成するため１本発明は、複数の信号
電極とそれに交叉する走査電極と、それぞれの交点に接
続したスイッチ素子とから成る基板上に電気光学物質を
積層したアクティブマトリクス表示装置において、１つ
の表示画素中に２個以上のスイッチ素子を形成し、１画
素に接続したそれぞれのスイッチ素子の各端子のうち少
なくとも１個は相異なる配線に接続することにより、該
表示画素に印加すべき信号電圧と、該表示画素以外の画
素に印加すべき信号電圧とを電圧印加期間を変え、複数
め電圧印加期間において重畳して印加し、駆動を行うよ
うにしたものである。

〔発明の実施例〕

第１図は本発明による表示装置の一実施例を示す構成図
である。同図において、横方向に走査配線Ω４．Ω２．
Ｑ、が、また縦方向に信号配線Ｓ□。

Ｓ、、Ｓ、・・・が形成されている。これら走査配線お
よび信号配線に囲まれる一区画内にはそれぞれ表示画素
Ｐ、、Ｐ、、Ｐ、、Ｐ４が配置されている。そして、こ
の各表示画素ｐ、、ｐ、、ｐ、、ｐ、はそれぞれ２個の
ＴＰＴ素子を介して前記走査配線および信号配線に接続
されている。たとえば表示画素Ｐ、を掲げて説明すると
、ＴＰＴ素子Ｔｒ１がありそのドレインは信号配線Ｓ１
に、ゲートは走査配線Ｑ□に、またソースは表示画素Ｐ
１に接続されている。さらに、ＴＦＴ素子Ｔｒ、があり
、そのドレインは信号配線Ｓ工に、ゲートは走査配線患
、に、またソースは表示画素Ｐ１に接続されている。

次にこのような構成において、その動作を第２図の駆動
波形により説明する　ｙ　、。ｍａｌｌ　Ｖ＊ｇａｍｆ
ｆｉ＃Ｖ　ａ　ａ　ａ　＊　３はそれぞれ第１図の走査
電極”１１　ＱＺｅＱ３に印加される走査電圧であり＊
Ｖｍｔｔは信号電極Ｓ１に印加される信号電圧であり、
■、１゜Ｖ？２はそれぞれ画素Ｐ０およびＰ２の液晶層
に印加される電圧波形である。この波形は、表示画像と
して、テレビ画像等の中間調のある画像を示しており、
信号電圧ｖ、１．は表示画像の明るさに対応したアナロ
グ信号を印加している。また、信号電圧ｖ、、１は液晶
層□に印加する電圧の直流成分をＯにするため、１フレ
ーム毎に正負の反転する電圧としている。また、信号電
圧Ｖ、２、の中心レベルは特にＯ電位とする必要はなく
、ＴＰＴ基板と対向する共通電極基板との差電位、すな
わち、液晶層に印加される電圧波形Ｖ　Ｐ　ｘ　ｔ　Ｖ
　Ｐ　２が、直流成分を持たないように、共通電極基板
の電圧レベルに応じて、信号電圧ｖ８．１の中心レベル
を調整する。まず期間ｔ１において走査電圧Ｖ　＠　ｅ
　ａ　＊　１　により走査電極Ω□に接続されたＴＦＴ
素子Ｔｒ、がオン状態となった時に信号電極に印加され
ている信号電圧ｖ、、１がＴＦＴ素子Ｔｒ１を通して液
晶層に印加される。次の走査期間ｔ、では、走査電極２
２に接続されたＴＦＴ素子Ｔｒ、とＴｒ、とがオン状態
となり、このとき、表示画素Ｐ、、Ｐ、に対し信号電極
Ｓ１から信号電圧ｖ、１．が印加される０画素Ｐ４にお
いては、前の走査期間ｔ１の信号電圧が印加されている
が、この状態に対し、走査期間ｔ２の信号電圧が新たに
印加されることになる。画素Ｐ２　においても走査期間
ｔ２とｔ、に、信号電圧Ｖ　ｓ　ｉ　ｚが印加される。

次に、１画素に接続された２個のＴＰＴ素子、たとえば
１画素Ｐ□に接続された２個のＴＦＴ素子Ｔｒ１とＴｒ
、のいずれかが正常に動作せず。

ＴＰＴ素子を通して画素電極に電圧が印加されない場合
を考える。もし画素Ｐ□中のＴＦＴ素子Ｔｒ、が動作不
良の場合には、ｔ１期間中にＴｒ。

を通して画素電極に信号電圧Ｖ　、　ｔ　ｔが印加され
るが、ｔ２期間ではＴｒ、を通して電圧が印加されず、
第２図中の破線で示した電圧波形が液晶層に印加される
ことになる。

ここで表示する画素をテレビ画像等のように表示パター
ンの変化がゆるやかな場合には、１フレーム内での信号
電圧の変化がゆるやかであり、液晶層に印加される電圧
波形ｖ、１において実線の波形と破線の波形の差が小さ
くなるため、２１画素中のＴＰＴ素子Ｔｒ２が動作不良
であっても１表示画像中ではＰ工画素の欠陥は認識し難
くなり。

自然な画像を表示することができる。また１文字表示の
場合であっても、２１画素中のＴＰＴ素子Ｔｒ２が動作
不良の場合でも、Ｐｌの表示状態は前行の画素Ｐ６　と
同じ表示状態であるので、Ｐ。

画素とＰ００画素表示しようとする状態が異なったとき
だけＰ１画素の欠陥が認識され、Ｐ００画素画素電極に
常に電圧が印加されない場合と比較して欠陥が認識され
る確率が低くなる。

また９表示画素Ｐ８　中のＴＦＴ素子Ｔｒｉに欠陥が発
生し、ＴＦＴ素子Ｔｒ、を通して画素電極４に電圧が印
加できない場合には、Ｔｒ、を通して表示しようとする
信号電圧が印加されるため、表示画像には全く影響がな
い。

この実施例のように１画素中に２個のＴＰＴ素子を形成
して駆動する方式で１表示電極に全く電圧が印加されな
くなる条件は、Ｔｒ７．Ｔｒ、とも欠陥が発生する場合
である。ＴＰＴ素子１個欠陥が発生する確率をαとする
と、ＴＰＴ素子２個とも欠陥が発生する確率は、各欠陥
の発生に相関がないものとすればα８となり１表示画像
の欠陥を大幅に減少することが可能となる。また、−表
示画素に対する２個のＴＰＴ素子はそれぞれのゲートが
隣辺する走査配線に別個に接続されている構成を持って
いることから、たとえば−の走査配線が断線しても、他
の−の走査配線によって表示画素を駆動できるようにな
る。

すなわち、ＴＰＴ素子の欠陥のみでなく配線の断線にあ
っても、表示画素の欠陥を減少させることができるもの
である。

なお、第２図に示した波形は表示部を線順次走査した場
合の一般的な波形について示したが、この他、たとえば
点順次走査のように駆動方法を変えたり、または駆動波
形を変えたりしても本実施例は有効である。

第３図に本実施例の具体的な平面パターンの一例である
。島状の半導体薄膜６中にＴＰＴ素子を形成している。

信号配線８はＴＰＴ素子のドレイン電極に、走査電極７
はＴＰＴ素子のゲート電極に、画素電極９はＴＰＴ素子
のソース電極に接続されている。このような素子は公知
の作成方法で製作することができ、たとえば半導体薄膜
として多結晶シリコン膜や多結晶シリコン膜を熱により
溶融せしめ、再結晶化した再結晶化シリコン膜、あるい
は非晶質シリコン、テルル（Ｔｅ）、カドミウムセレナ
イド（ＣｄＳｅ）等、各種の膜が使用できる。また、走
査電極として、リン処理等を施して低抵抗化した多結晶
シリコン膜や、あるいはアルミニウム等の金属膜などが
使用でき、さらに信号電極８はアルミニウム等の金属膜
、または酸化インジウムと酸化スズの混合組成物である
Ｉ　Ｔｏ　（Ｉｎｄｉｕｍ　Ｔｉｎ　０ｘｉｄｅ）膜が
使用でき、さらに表示電極９としてＩＴＯ膜などが使用
できる。

このような材料は、素子を製作するプロセスや、素子に
必要とされる特性により決定される。本実施例はこれら
各種の材料のＴＰＴ素子、あるいは各種の構造のＴＰＴ
素子に適用できる。

第４図は本発明の第２の実施例を示す回路構成である０
画素Ｐ４中に２個のＴＦＴ素子Ｔ　ｒ、。

Ｔｒ、を形成する＠　Ｔ　ｒｌ、　Ｔ　ｒ、のゲート電
極は走査電極Ｑ、に接続し、Ｔｒ、のドレイン電極を信
号電極Ｓ１に接続し、Ｔｒｌのソース電極は表示電極４
とＴｒ、のドレイン電極に接続しＴｒ。

のソース電極は前行の画素Ｐ。の表示電極に接続した構
造である。また画素Ｐ１の表示電極には次行の画素Ｐ２
のＴＦＴ素子Ｔｒ４のソース電極が接続されている。

この実施例の動作についても、第２図で示した動作波形
で説明できる６表示画素Ｐ１の液晶層に印加される電圧
をｖ２．とする、すなわち、期間ｔ１中に走査電極Ω、
に走査電圧が印加され、Ｔｒｌ、Ｔｒ、がオン状態とな
る。このとき、表示画素Ｐ１及びＰ。の表示電極にＴｒ
ｌ、Ｔｒ、を通して信号電圧Ｖ　ａ　１　Ｍが印加され
る。次に期間ｔ。

において、ＴＦＴ素子Ｔｒ１．Ｔｒ、はオフ状態となり
、ＴＦＴ素子Ｔ　ｒｊ＊　Ｔｒ４がオン状態となる。

これにより、ＴＰＴ素子Ｔｒ、Ｔｒ４を通して、画素Ｐ
１の表示電極に信号電圧Ｖ　ｍ　１　＃が印加され、期
間ｔ１中に印加された電圧を期間ｔ２で書きかえる。ｌ
フレーム中の他の期間では、ＴＦＴ素子Ｔｒｉ〜Ｔｒ、
の全ＴＦＴ素子がオフ状態となり、表示画素Ｐ１では期
間ｔ２で印加された電圧が保持され、画素Ｐ１の液晶層
に印加される電圧波形はｖ、、のようになる。

第５図は第４図の変形例である。すなわち、画素Ｐ１中
のＴＦＴ素子Ｔｒ１〜Ｔｒ４の接続方法を変え、Ｐ１画
素の表示電極をＴｒ、とＴｒａ　により駆動するように
したものである。第５図の動作も第４図の動作と同様な
動作で考えることができる。

ここで、第４図及び第５図のＴＰＴ素子において、動作
特性不良の欠陥により、そのＴＰＴ素子を通して電圧が
印加されない場合を考える。まず、ＴＦＴ素子Ｔｒ、に
欠陥が発生したときは、第２図の期間ｔ１において信号
電圧ｖ６．が表示電極に印加されないが、期間ｔ２　に
おいてＴＦＴ素子Ｔｒ、、Ｔｒ４を通して表示画素Ｐ工
の表示電極に信号電圧Ｖ　ｍ　ｔ　ｔが印加されるので
表示状態には全く悪影響を与えない、また、ＴＰＴ素子
Ｔｒ、あるいはＴｒ４のいずれかに欠陥が発生したとき
は。

ｔ１期間中にＴＰＴ素子Ｔｒ１を通して表示電極に信号
電圧が印加されるため液晶層に印加される電圧波形は第
２図のＶｐｌの破線で示したものとなる。このときには
、第１図の実施例の動作でも述べたように、表示画像を
表示素子Ｐ１とＰｏが同じ状態の表示となるが、テレビ
画像等の画像の濃淡の比較的ゆるやかな表示の場合には
１表示状態にそれほど重大な悪影響を与えずに表示が可
能である。また文字表示等の場合でも第１図の実施例と
同じ効果がある。

第６図及び第７図はそれぞれ第４図及び第５図の実施例
の、実際に素子を製作した場合の平面構造の一例である
。各ＴＰＴ素子のゲート電極を走査電極７を利用するこ
とにより、１個の島状半導体薄膜中に２個のＴＦ’Ｔ素
子Ｔｒｔ　とＴｒｔ　とを作りさらにＴｒ□とＴｒ、を
９０”回転した位置に配置し１画素中に占めるＴＰＴ＊
子の面積を小さくするようできる。

これまで述べた実施例は、いずれも近接する上下２行の
画素２個を１組として、ＴＰＴ素子に欠陥が発生した場
合の表示画素の劣化防止方法である。第８図は、上述の
実施例に対し、たとえば３色の色フィルタ等を用いてカ
ラー画像を表示する場合の回路構成である。赤（Ｒ）、
緑（Ｇ）、青（Ｂ）のフィルタを配置する方法には多く
の方法が考えられているが、第８図はその一例として、
Ｒ，Ｇ、Ｂの各色を小行毎に１画素ずつずらした構成で
ある。この場合、たとえば、赤の表示を行うＲ１〜Ｒ８
画素のうちＲ，画素はＴｒ、とＴｒ、の２個のＴＰＴ素
子により電圧が印加される。ここで、走査電極Ω２に走
査電圧が印加されたときには、ＴＦＴ素子”　ｒｘ　ｅ
　Ｔ　ｒ　３がオン状態となり、画素Ｒ１とＲ２に信号
電極Ｓ、から信号電圧が印加される。次に走査電極Ｑ、
に走査電圧が印加されると、Ｔｒ、、Ｔｒ３はオフ状態
となり、またＴｒ４．Ｔｒｓがオン状態となり、信号電
極Ｓ３から１画素Ｒ１，Ｒ，に信号電圧が印加される。

ここで、たとえば画素Ｒ２のＴｒ、に欠陥が発生し走査
配線悲、に走査電圧が印加されても、信号電極Ｓ３から
ＴＦＴｌｉ子Ｔｒ、を通して電圧が印加されない場合で
あっても、Ｒ８画素は、ＴＦＴ素子Ｔｒ、を通してＲ１
と同じ電圧が印加されているため、表示画像の劣化を防
止することができる。また、ＴＦＴ素子Ｔｒ、に欠陥が
発生しても、ＴＦＴ素子Ｔｒ、により電圧が印加される
ため。

表示画像への影響はあられれない。

このように、本発明はカラー表示のような複雑な画素の
配置に対しても有効である。

〔発明の効果〕

本発明によれば、１画素中に形成した複数のＴＰＴ素子
のうち、１個が動作不良あるいは断線不良があっても、
表示電極に印加される電圧波形は、１画素中の全ＴＰＴ
が正常に動作する場合とほぼ同じ波形となり、これによ
り表示画像の劣化が防止でき、信頼性の高いアクティブ
マトリクス表示装置を得ることができる。

【図面の簡単な説明】

第１図は本発明による表示装置の一実施例を示す構成図
、第２図は本発明による表示装置の駆動波形図、第３図
は第１図に示す表示装置の具体的構成の一実施例を示す
図、第４図ないし第９図はそれぞれ本発明による表示装
置の他の実施例を示す構成図である。１・・・薄膜トランジスタ（ＴＰＴ）、Ｑｘ＝　ａ２゜
Ｑｌ・・・走査電極、Ｓ、、Ｓ、、Ｓ、・・・信号電極
、４・・・表示電極、６・・・半導体薄膜。

Claims

【特許請求の範囲】１、複数の信号電極をそれに交叉する走査電極と、それ
ぞれの交点に接続したスイッチ素子とから成る基板上に
電気光学物質を積層したアクティブマトリクス表示装置
において、１つの表示画素中に２個以上のスイッチ素子
を形成し、１画素に接続したそれぞれのスイッチ素子の
各端子のうち少なくとも１個は相異なる配線に接続する
ことにより、該表示画素に印加すべき信号電圧と、該表
示画素以外の画素に印加すべき信号電圧とを電圧印加期
間を変え、複数の電圧印加期間において重畳して印加し
、駆動を行うことを特徴とする表示装置。２、特許請求の範囲第１項において、該表示画素以外の
画素は近接した上下、左右及び斜方向に位置した画素で
あることを特徴とする表示装置。３、特許請求の範囲第１項において、複数の電圧印加期
間は、その順序が連続していることを特徴とする表示装
置。