JP2517842B2 - 表示装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は表示装置に係り、特に薄
膜トランジスタ（以下ＴＦＴと称す）等のスイッチ素子
により駆動する、いわゆるアクティブマトリクス表示装
置に関する。
膜トランジスタ（以下ＴＦＴと称す）等のスイッチ素子
により駆動する、いわゆるアクティブマトリクス表示装
置に関する。
【０００２】
【従来の技術】ＴＦＴなどのスイッチ素子と液晶あるい
はエレクトロルミネセンス等を組み合せたアクティブマ
トリクスはＢ．Ｊ．Ｌｅｃｈｅｒらにより、“Ｌｉｇｕ
ｉｄＣｒｙｓｔａｌ Ｍａｔｒｉｘ Ｄｉｓｐｌａｙ
ｓ”Ｐｒｏｃ．ＩＥＥＥ ５９，１５６６（１９７１）
に提案されて以来、各種のスイッチ素子について研究が
続けられている。その画素部の回路構成として、１画素
に１個のＴＦＴを形成し、液晶を駆動する方式や、１画
素に２個のＴＦＴと、電圧保持用の容量を形成し、液晶
層への電圧印加時間を改善する方式などが提案されてい
る。
はエレクトロルミネセンス等を組み合せたアクティブマ
トリクスはＢ．Ｊ．Ｌｅｃｈｅｒらにより、“Ｌｉｇｕ
ｉｄＣｒｙｓｔａｌ Ｍａｔｒｉｘ Ｄｉｓｐｌａｙ
ｓ”Ｐｒｏｃ．ＩＥＥＥ ５９，１５６６（１９７１）
に提案されて以来、各種のスイッチ素子について研究が
続けられている。その画素部の回路構成として、１画素
に１個のＴＦＴを形成し、液晶を駆動する方式や、１画
素に２個のＴＦＴと、電圧保持用の容量を形成し、液晶
層への電圧印加時間を改善する方式などが提案されてい
る。
【０００３】しかし、これらの方式では、ＴＦＴ素子に
欠陥が発生した場合には、液晶層に正常な駆動電圧が印
加されなくなり、ディスプレイの表示特性を劣化させて
しまう。ここで、ディスプレイの単位面積当りの欠陥発
生確率が一定であるとすると、大面積で表示画素数が多
いほど、ディスプレイの製造歩留りは低下する。したが
って、ディスプレイの歩留りを一定にするためには、大
面積になるほど欠陥の発生確率を小さくしなければなら
ない。
欠陥が発生した場合には、液晶層に正常な駆動電圧が印
加されなくなり、ディスプレイの表示特性を劣化させて
しまう。ここで、ディスプレイの単位面積当りの欠陥発
生確率が一定であるとすると、大面積で表示画素数が多
いほど、ディスプレイの製造歩留りは低下する。したが
って、ディスプレイの歩留りを一定にするためには、大
面積になるほど欠陥の発生確率を小さくしなければなら
ない。
【０００４】このことから、上述の回路方式により、大
面積で表示画素数の多いディスプレイを欠陥なく製造す
ることは困難となることが予想される。また１画素中の
トランジスタに故障対策を施し、製造歩留りを向上させ
るアイデアとして、特開昭５５−５３０号公報（特公昭
５９−１２１７９号公報）記載の構造が提案されてい
る。
面積で表示画素数の多いディスプレイを欠陥なく製造す
ることは困難となることが予想される。また１画素中の
トランジスタに故障対策を施し、製造歩留りを向上させ
るアイデアとして、特開昭５５−５３０号公報（特公昭
５９−１２１７９号公報）記載の構造が提案されてい
る。
【０００５】特開昭５５−５３０号公報に記載の発明の
基本構成は、図９に示されているもので、たとえば一画
素近傍において、横方向に走査電極Ｌ1，Ｌ2が縦方向に
信号電極Ｓ1，Ｓ2が形成されており、２個のトランジス
タＴｒ1，Ｔｒ2の各ドレインが信号電極Ｓ1に接続さ
れ、また前記トランジスタＴｒ1，Ｔｒ2の各ゲートが走
査電極Ｌ1に接続されている。そして、前記トランジス
タＴｒ1，Ｔｒ2のソースは共通接続されて、表示画素Ｐ
1に接続されている。
基本構成は、図９に示されているもので、たとえば一画
素近傍において、横方向に走査電極Ｌ1，Ｌ2が縦方向に
信号電極Ｓ1，Ｓ2が形成されており、２個のトランジス
タＴｒ1，Ｔｒ2の各ドレインが信号電極Ｓ1に接続さ
れ、また前記トランジスタＴｒ1，Ｔｒ2の各ゲートが走
査電極Ｌ1に接続されている。そして、前記トランジス
タＴｒ1，Ｔｒ2のソースは共通接続されて、表示画素Ｐ
1に接続されている。
【０００６】
【発明が解決しようとする課題】しかし、図９のような
構成にあってはたとえば、走査電極Ｌ1が断線した場
合、前記各トランジスタＴｒ1，Ｔｒ2の各ゲートにはそ
れぞれ全く電圧が印加されなくなってしまうという欠点
があった。
構成にあってはたとえば、走査電極Ｌ1が断線した場
合、前記各トランジスタＴｒ1，Ｔｒ2の各ゲートにはそ
れぞれ全く電圧が印加されなくなってしまうという欠点
があった。
【０００７】本発明の目的は、スイッチ素子の欠陥及び
断線が発生しても、比較的簡単な構造を用いてディスプ
レイの表示状態を劣化させない表示装置を提供すること
にある。
断線が発生しても、比較的簡単な構造を用いてディスプ
レイの表示状態を劣化させない表示装置を提供すること
にある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るため、本発明は、複数の信号電極と複数の走査電極と
を格子状に配列し、それらの電極の交叉点に対応させて
表示画素の画素電極を配置し、それらの画素電極に選択
的に信号電圧を印加して前記表示画素を駆動するスイッ
チ素子を設けて成るアクティブマトリクス表示装置にお
いて、前記スイッチ素子を各表示画素に対して複数設
け、それらのスイッチ素子の主回路を直列に接続し、そ
の直列回路の一端を当該表示画素に対応する前記信号電
極に接続し、その直列回路の他端と中間の接続点を当該
表示画素と当該表示画素以外のそれぞれの画素電極に相
異ならせて接続し、前記スイッチ素子の制御端子を当該
表示画素に対応する前記走査電極に接続したことを特徴
とする。
るため、本発明は、複数の信号電極と複数の走査電極と
を格子状に配列し、それらの電極の交叉点に対応させて
表示画素の画素電極を配置し、それらの画素電極に選択
的に信号電圧を印加して前記表示画素を駆動するスイッ
チ素子を設けて成るアクティブマトリクス表示装置にお
いて、前記スイッチ素子を各表示画素に対して複数設
け、それらのスイッチ素子の主回路を直列に接続し、そ
の直列回路の一端を当該表示画素に対応する前記信号電
極に接続し、その直列回路の他端と中間の接続点を当該
表示画素と当該表示画素以外のそれぞれの画素電極に相
異ならせて接続し、前記スイッチ素子の制御端子を当該
表示画素に対応する前記走査電極に接続したことを特徴
とする。
【０００９】
【作用】このように構成することにより、ある表示画素
のスイッチ素子の１つが欠陥を発生した場合は、他の健
全なスイッチ素子を介して信号電圧又は走査電圧が表示
画素に供給される。また、その表示画素に対応する信号
電極又は走査電極が断線した場合は、他の表示画素に対
応する健全な信号電極又は走査電極を介して信号電圧又
は走査電圧が表示画素に供給される。その結果、それぞ
れの表示画素には、接続された複数のスイッチ素子から
なる複数の回路を介して電圧が重複して印加されるか
ら、１つの回路に欠陥が発生しても、表示状態の劣化を
抑えることができる。
のスイッチ素子の１つが欠陥を発生した場合は、他の健
全なスイッチ素子を介して信号電圧又は走査電圧が表示
画素に供給される。また、その表示画素に対応する信号
電極又は走査電極が断線した場合は、他の表示画素に対
応する健全な信号電極又は走査電極を介して信号電圧又
は走査電圧が表示画素に供給される。その結果、それぞ
れの表示画素には、接続された複数のスイッチ素子から
なる複数の回路を介して電圧が重複して印加されるか
ら、１つの回路に欠陥が発生しても、表示状態の劣化を
抑えることができる。
【００１０】なお、表示画素に印加される信号電圧は、
本来その表示画素に印加すべきものとは異なる他の表示
画素の信号電圧が印加されることになるが、表示する画
像がテレビ画像等のように表示パターンの変化がゆるや
かな場合には、１フレーム内での信号電圧の変化がゆる
やかであるから、表示画像の欠陥は認識し難くなり、自
然な画像を表示することができる。また、文字表示の場
合であっても、例えば隣接する画素と同じ表示状態にす
れば、画素電極に常に電圧が印加されない場合と比較し
て、改善される。
本来その表示画素に印加すべきものとは異なる他の表示
画素の信号電圧が印加されることになるが、表示する画
像がテレビ画像等のように表示パターンの変化がゆるや
かな場合には、１フレーム内での信号電圧の変化がゆる
やかであるから、表示画像の欠陥は認識し難くなり、自
然な画像を表示することができる。また、文字表示の場
合であっても、例えば隣接する画素と同じ表示状態にす
れば、画素電極に常に電圧が印加されない場合と比較し
て、改善される。
【００１１】
【実施例】図１は本発明の原理を説明するための表示装
置の一例の構成図である。同図において、横方向に線状
の走査電極Ｌ1，Ｌ2，Ｌ3が、また縦方向に線状の信号
電極Ｓ1，Ｓ2，Ｓ3……が形成されている。これら走査
電極および信号電極に囲まれる一区画内にはそれぞれ表
示画素Ｐ1，Ｐ2，Ｐ3，Ｐ4が配置されている。そして、
この各表示画素Ｐ1，Ｐ2，Ｐ3，Ｐ4はそれぞれ２個のＴ
ＦＴ素子を介して前記走査電極および信号電極に接続さ
れている。たとえば表示画素Ｐ1を掲げて説明すると、
ＴＦＴ素子Ｔｒ1がありそのドレインは信号電極Ｓ1に、
ゲートは走査電極Ｌ1に、またソースは表示画素Ｐ1に接
続されている。さらに、ＴＦＴ素子Ｔｒ2があり、その
ドレインは信号電極Ｓ1にゲートは走査電極Ｌ2に、また
ソースは表示画素Ｐ1に接続されている。
置の一例の構成図である。同図において、横方向に線状
の走査電極Ｌ1，Ｌ2，Ｌ3が、また縦方向に線状の信号
電極Ｓ1，Ｓ2，Ｓ3……が形成されている。これら走査
電極および信号電極に囲まれる一区画内にはそれぞれ表
示画素Ｐ1，Ｐ2，Ｐ3，Ｐ4が配置されている。そして、
この各表示画素Ｐ1，Ｐ2，Ｐ3，Ｐ4はそれぞれ２個のＴ
ＦＴ素子を介して前記走査電極および信号電極に接続さ
れている。たとえば表示画素Ｐ1を掲げて説明すると、
ＴＦＴ素子Ｔｒ1がありそのドレインは信号電極Ｓ1に、
ゲートは走査電極Ｌ1に、またソースは表示画素Ｐ1に接
続されている。さらに、ＴＦＴ素子Ｔｒ2があり、その
ドレインは信号電極Ｓ1にゲートは走査電極Ｌ2に、また
ソースは表示画素Ｐ1に接続されている。
【００１２】次に、このような構成において、その動作
を図２の駆動波形により説明する。Ｖscan1，Ｖscan2，
Ｖscan3はそれぞれ図１の走査電極Ｌ1，Ｌ2，Ｌ3に印加
される走査電圧であり、Ｖsigは信号電極Ｓ1に印加され
る信号電圧であり、Ｖp1，Ｖp2はそれぞれ画素Ｐ1およ
びＰ2の液晶層に印加される電圧波形である。この波形
は、表示画素として、テレビ画像等の中間調のある画像
を示しており、信号電圧Ｖsigは表示画像の明るさに対
応したアナログ信号を印加している。
を図２の駆動波形により説明する。Ｖscan1，Ｖscan2，
Ｖscan3はそれぞれ図１の走査電極Ｌ1，Ｌ2，Ｌ3に印加
される走査電圧であり、Ｖsigは信号電極Ｓ1に印加され
る信号電圧であり、Ｖp1，Ｖp2はそれぞれ画素Ｐ1およ
びＰ2の液晶層に印加される電圧波形である。この波形
は、表示画素として、テレビ画像等の中間調のある画像
を示しており、信号電圧Ｖsigは表示画像の明るさに対
応したアナログ信号を印加している。
【００１３】また、信号電圧Ｖsigは液晶層に印加する
電圧の直流成分を０にするため、１フレーム毎に正負の
反転する電圧としている。また、信号電圧Ｖsigの中心
レベルは特に０電位とする必要はなく、ＴＦＴ基板と対
向する共通電極基板との差電位、すなわち、液晶層に印
加される電圧波形Ｖp1，Ｖp2が、直流成分を持たないよ
うに、共通電極基板の電圧レベルに応じて、信号電圧Ｖ
sigの中心レベルを調整する。
電圧の直流成分を０にするため、１フレーム毎に正負の
反転する電圧としている。また、信号電圧Ｖsigの中心
レベルは特に０電位とする必要はなく、ＴＦＴ基板と対
向する共通電極基板との差電位、すなわち、液晶層に印
加される電圧波形Ｖp1，Ｖp2が、直流成分を持たないよ
うに、共通電極基板の電圧レベルに応じて、信号電圧Ｖ
sigの中心レベルを調整する。
【００１４】まず、期間ｔ1において走査電圧Ｖscan1に
より走査電極Ｌ1に接続されたＴＦＴ素子Ｔｒ1がオン状
態となった時に信号電極に印加されている信号電圧Ｖsi
gがＴＦＴ素子Ｔｒ1を通して液晶層に印加される。次の
走査期間ｔ2では、走査電極Ｌ2に接続されたＴＦＴ素子
Ｔｒ2とＴｒ3とがオン状態となり、このとき、表示画素
Ｐ1，Ｐ2に対し信号電極Ｓ1から信号電圧Ｖsigが印加さ
れる。画素Ｐ1においては、前の走査期間ｔ1の信号電圧
が印加されているが、この状態に対し、走査期間ｔ2の
信号電圧が新たに印加されることになる。画素Ｐ2にお
いても走査期間ｔ2とｔ3に、信号電圧Ｖsigが印加され
る。
より走査電極Ｌ1に接続されたＴＦＴ素子Ｔｒ1がオン状
態となった時に信号電極に印加されている信号電圧Ｖsi
gがＴＦＴ素子Ｔｒ1を通して液晶層に印加される。次の
走査期間ｔ2では、走査電極Ｌ2に接続されたＴＦＴ素子
Ｔｒ2とＴｒ3とがオン状態となり、このとき、表示画素
Ｐ1，Ｐ2に対し信号電極Ｓ1から信号電圧Ｖsigが印加さ
れる。画素Ｐ1においては、前の走査期間ｔ1の信号電圧
が印加されているが、この状態に対し、走査期間ｔ2の
信号電圧が新たに印加されることになる。画素Ｐ2にお
いても走査期間ｔ2とｔ3に、信号電圧Ｖsigが印加され
る。
【００１５】次に、１画素に接続された２個のＴＦＴ素
子、たとえば、画素Ｐ1に接続された２個のＴＦＴ素子
Ｔｒ1とＴｒ2のいずれかが正常に動作せず、ＴＦＴ素子
を通して画素電極に電圧が印加されない場合を考える。
もし画素Ｐ1中のＴＦＴ素子Ｔｒ2が動作不良の場合に
は、ｔ1期間中にＴｒ1を通して画素電極に信号Ｖsigが
印加されるが、ｔ2期間ではＴｒ2を通して電圧が印加さ
れず、図２中の破線で示した電圧波形が液晶層に印加さ
れることになる。
子、たとえば、画素Ｐ1に接続された２個のＴＦＴ素子
Ｔｒ1とＴｒ2のいずれかが正常に動作せず、ＴＦＴ素子
を通して画素電極に電圧が印加されない場合を考える。
もし画素Ｐ1中のＴＦＴ素子Ｔｒ2が動作不良の場合に
は、ｔ1期間中にＴｒ1を通して画素電極に信号Ｖsigが
印加されるが、ｔ2期間ではＴｒ2を通して電圧が印加さ
れず、図２中の破線で示した電圧波形が液晶層に印加さ
れることになる。
【００１６】ここで、表示する画像がテレビ画像等のよ
うに表示パターンの変化がゆるやかな場合には、１フレ
ーム内での信号電圧の変化がゆるやかであり、液晶層に
印加される電圧波形Ｖｐ1において実線の波形と破線の
波形の差が小さくなるため、Ｐ1画素中のＴＦＴ素子Ｔ
ｒ2が動作不良であっても、表示画像中ではＰ1画素の欠
陥は認識し難くなり、自然な画像を表示することができ
る。また、文字表示の場合であっても、Ｐ1画素中のＴ
ＦＴ素子Ｔｒ2が動作不良の場合でも、Ｐ1の表示状態は
前行の画素Ｐ0と同じ表示状態であるので、Ｐ1画素とＰ
0画素に表示しようとする状態が異なったときだけＰ1画
素の欠陥が認識され、Ｐ1画素の画素電極に常に電圧が
印加されない場合と比較して欠陥が認識される確率が低
くなる。
うに表示パターンの変化がゆるやかな場合には、１フレ
ーム内での信号電圧の変化がゆるやかであり、液晶層に
印加される電圧波形Ｖｐ1において実線の波形と破線の
波形の差が小さくなるため、Ｐ1画素中のＴＦＴ素子Ｔ
ｒ2が動作不良であっても、表示画像中ではＰ1画素の欠
陥は認識し難くなり、自然な画像を表示することができ
る。また、文字表示の場合であっても、Ｐ1画素中のＴ
ＦＴ素子Ｔｒ2が動作不良の場合でも、Ｐ1の表示状態は
前行の画素Ｐ0と同じ表示状態であるので、Ｐ1画素とＰ
0画素に表示しようとする状態が異なったときだけＰ1画
素の欠陥が認識され、Ｐ1画素の画素電極に常に電圧が
印加されない場合と比較して欠陥が認識される確率が低
くなる。
【００１７】また、表示画素Ｐ1中のＴＦＴ素子Ｔｒ1に
欠陥が発生し、ＴＦＴ素子Ｔｒ1を通して画素電極４に
電圧が印加できない場合には、Ｔｒ2を通して表示しよ
うとする信号電圧が印加されるため、表示画像には全く
影響がない。
欠陥が発生し、ＴＦＴ素子Ｔｒ1を通して画素電極４に
電圧が印加できない場合には、Ｔｒ2を通して表示しよ
うとする信号電圧が印加されるため、表示画像には全く
影響がない。
【００１８】この例のように１画素中に２個のＴＦＴ素
子を形成して駆動する方式で、画素電極に全く電圧が印
加されなくなる条件は、Ｔｒ1，Ｔｒ2とも欠陥が発生す
る場合である。ＴＦＴ素子１個欠陥が発生する確率をα
とすると、ＴＦＴ素子２個とも欠陥が発生する確率は、
各欠陥の発生に相関がないものとすればα2となり、表
示画像の欠陥を大幅に減少することが可能となる。ま
た、一表示画素に対する２個のＴＦＴ素子はそれぞれの
ゲートが隣近する走査電極に別個に接続されている構成
を持っていることから、たとえば一の走査電極が断線し
ても、他の一の走査電極によって表示画素を駆動できる
ようになる。
子を形成して駆動する方式で、画素電極に全く電圧が印
加されなくなる条件は、Ｔｒ1，Ｔｒ2とも欠陥が発生す
る場合である。ＴＦＴ素子１個欠陥が発生する確率をα
とすると、ＴＦＴ素子２個とも欠陥が発生する確率は、
各欠陥の発生に相関がないものとすればα2となり、表
示画像の欠陥を大幅に減少することが可能となる。ま
た、一表示画素に対する２個のＴＦＴ素子はそれぞれの
ゲートが隣近する走査電極に別個に接続されている構成
を持っていることから、たとえば一の走査電極が断線し
ても、他の一の走査電極によって表示画素を駆動できる
ようになる。
【００１９】すなわち、ＴＦＴ素子の欠陥のみでなく配
線の断線にあっても、表示画素の欠陥を減少させること
ができるものである。
線の断線にあっても、表示画素の欠陥を減少させること
ができるものである。
【００２０】なお、図２に示した波形は表示部を線順次
走査した場合の一般的な波形について示したが、この
他、たとえば点順次走査のように駆動方法を変えたり、
または駆動波形を変えたりしても有効である。
走査した場合の一般的な波形について示したが、この
他、たとえば点順次走査のように駆動方法を変えたり、
または駆動波形を変えたりしても有効である。
【００２１】図３は、具体的な平面パターンの一例であ
る。島状の半導体薄膜６中にＴＦＴ素子を形成してい
る。信号電極８はＴＦＴ素子のドレイン電極に、走査電
極７はＴＦＴ素子のゲート電極に、画素電極９はＴＦＴ
素子のソース電極に接続されている。このような素子は
公知の作成方法で製作することができ、たとえば半導体
薄膜として多結晶シリコン膜や多結晶シリコン膜を熱に
より溶融せしめ、再結晶化した再結晶化シリコン膜、あ
るいは非晶質シリコン、テルル（Ｔｅ）、カドミウムセ
レナイド（ＣｄＳｅ）等、各種の膜が使用できる。ま
た、走査電極として、リン処理等を施して低抵抗化した
多結晶シリコン膜や、あるいはアルミニウム等の金属膜
などが使用でき、さらに信号電極８はアルミニウム等の
金属膜、または酸化インジウムと酸化スズの混合組成物
であるＩＴＯ（Ｉndium Ｔin Ｏxide）膜が使用でき、
さらに画素電極９としてＩＴＯ膜などが使用できる。こ
のような材料は、素子を製作するプロセスや、素子に必
要とされる特性により決定される。本発明はこれら各種
の材料のＴＦＴ素子、あるいは各種の構造のＴＦＴ素子
に適用できる。
る。島状の半導体薄膜６中にＴＦＴ素子を形成してい
る。信号電極８はＴＦＴ素子のドレイン電極に、走査電
極７はＴＦＴ素子のゲート電極に、画素電極９はＴＦＴ
素子のソース電極に接続されている。このような素子は
公知の作成方法で製作することができ、たとえば半導体
薄膜として多結晶シリコン膜や多結晶シリコン膜を熱に
より溶融せしめ、再結晶化した再結晶化シリコン膜、あ
るいは非晶質シリコン、テルル（Ｔｅ）、カドミウムセ
レナイド（ＣｄＳｅ）等、各種の膜が使用できる。ま
た、走査電極として、リン処理等を施して低抵抗化した
多結晶シリコン膜や、あるいはアルミニウム等の金属膜
などが使用でき、さらに信号電極８はアルミニウム等の
金属膜、または酸化インジウムと酸化スズの混合組成物
であるＩＴＯ（Ｉndium Ｔin Ｏxide）膜が使用でき、
さらに画素電極９としてＩＴＯ膜などが使用できる。こ
のような材料は、素子を製作するプロセスや、素子に必
要とされる特性により決定される。本発明はこれら各種
の材料のＴＦＴ素子、あるいは各種の構造のＴＦＴ素子
に適用できる。
【００２２】図４は本発明の実施例を示す回路構成であ
る。画素Ｐ1中に２個のＴＦＴ素子Ｔｒ1，Ｔｒ2を形成
する。Ｔｒ1，Ｔｒ2のゲート電極は走査電極Ｌ1に接続
し、Ｔｒ1のドレイン電極を信号電極Ｓ1に接続し、Ｔｒ
1のソース電極は画素電極４とＴｒ2のドレイン電極に接
続しＴｒ2のソース電極は前行の画素Ｐ0の画素電極に接
続した構造である。また画素Ｐ1の画素電極には次行の
画素Ｐ2のＴＦＴ素子Ｔｒ4のソース電極が接続されてい
る。
る。画素Ｐ1中に２個のＴＦＴ素子Ｔｒ1，Ｔｒ2を形成
する。Ｔｒ1，Ｔｒ2のゲート電極は走査電極Ｌ1に接続
し、Ｔｒ1のドレイン電極を信号電極Ｓ1に接続し、Ｔｒ
1のソース電極は画素電極４とＴｒ2のドレイン電極に接
続しＴｒ2のソース電極は前行の画素Ｐ0の画素電極に接
続した構造である。また画素Ｐ1の画素電極には次行の
画素Ｐ2のＴＦＴ素子Ｔｒ4のソース電極が接続されてい
る。
【００２３】この実施例の動作についても、図２で示し
た動作波形で説明できる。表示画素Ｐ1の液晶層に印加
される電圧をＶｐ1とする。すなわち、期間ｔ1中に走査
電極Ｌ1に走査電圧が印加され、Ｔｒ1，Ｔｒ2がオン状
態となる。このとき、表示画素Ｐ1及びＰ0の画素電極に
Ｔｒ1，Ｔｒ2を通して信号電圧Ｖsigが印加される。次
に期間ｔ2において、ＴＦＴ素子Ｔｒ1，Ｔｒ2はオフ状
態となり、ＴＦＴ素子はＴｒ3，Ｔｒ4がオン状態とな
る。これにより、ＴＦＴ素子Ｔｒ3，Ｔｒ4を通して、画
素Ｐ1の画素電極に信号電圧Ｖsigが印加され、期間ｔ1
中に印加された電圧を期間ｔ2で書きかえる。１フレー
ム中の他の期間では、ＴＦＴ素子Ｔｒ1〜Ｔｒ4の全ＴＦ
Ｔ素子がオフ状態となり、表示画素Ｐ1では期間ｔ2で印
加された電圧が保持され、画素Ｐ1の液晶層に印加され
る電圧波形はＶｐ1ようになる。
た動作波形で説明できる。表示画素Ｐ1の液晶層に印加
される電圧をＶｐ1とする。すなわち、期間ｔ1中に走査
電極Ｌ1に走査電圧が印加され、Ｔｒ1，Ｔｒ2がオン状
態となる。このとき、表示画素Ｐ1及びＰ0の画素電極に
Ｔｒ1，Ｔｒ2を通して信号電圧Ｖsigが印加される。次
に期間ｔ2において、ＴＦＴ素子Ｔｒ1，Ｔｒ2はオフ状
態となり、ＴＦＴ素子はＴｒ3，Ｔｒ4がオン状態とな
る。これにより、ＴＦＴ素子Ｔｒ3，Ｔｒ4を通して、画
素Ｐ1の画素電極に信号電圧Ｖsigが印加され、期間ｔ1
中に印加された電圧を期間ｔ2で書きかえる。１フレー
ム中の他の期間では、ＴＦＴ素子Ｔｒ1〜Ｔｒ4の全ＴＦ
Ｔ素子がオフ状態となり、表示画素Ｐ1では期間ｔ2で印
加された電圧が保持され、画素Ｐ1の液晶層に印加され
る電圧波形はＶｐ1ようになる。
【００２４】図５は図４の変形例である。すなわち、画
素Ｐ1中のＴＦＴ素子Ｔｒ1〜Ｔｒ4の接続方法を変え、
Ｐ1画素の画素電極をＴｒ2とＴｒ3により駆動するよう
にしたものである。図５の動作も図４の動作と同様な動
作で考えることができる。
素Ｐ1中のＴＦＴ素子Ｔｒ1〜Ｔｒ4の接続方法を変え、
Ｐ1画素の画素電極をＴｒ2とＴｒ3により駆動するよう
にしたものである。図５の動作も図４の動作と同様な動
作で考えることができる。
【００２５】ここで、図４及び図５のＴＦＴ素子におい
て、動作特性不良の欠陥により、そのＴＦＴ素子を通し
て電圧が印加されない場合を考える。まず、ＴＦＴ素子
Ｔｒ1に欠陥が発生したときは、図２の期間ｔ2において
信号電圧Ｖsigが画素電極に印加されないが、期間ｔ1に
おいてＴＦＴ素子Ｔｒ3，Ｔｒ4を通して表示画素Ｐ1の
画素電極に信号電圧Ｖsigが印加されるので表示状態に
は全く悪影響を与えない。また、ＴＦＴ素子Ｔｒ3ある
いはＴｒ4のいずれかに欠陥が発生したときは、ｔ1期間
中にＴＦＴ素子Ｔｒ1を通して画素電極に信号電圧が印
加されるため液晶層に印加される電圧波形は図２のＶｐ
1の破線で示したものとなる。このときには、図１の例
の動作でも述べたように、表示画像を表示素子Ｐ1とＰ0
が同じ状態の表示となるが、テレビ画像等の画像の濃淡
の比較的ゆるやかな表示の場合には、表示状態にそれほ
ど重大な悪影響を与えずに表示が可能である。また文字
表示等の場合でも図１の例と同じ効果がある。
て、動作特性不良の欠陥により、そのＴＦＴ素子を通し
て電圧が印加されない場合を考える。まず、ＴＦＴ素子
Ｔｒ1に欠陥が発生したときは、図２の期間ｔ2において
信号電圧Ｖsigが画素電極に印加されないが、期間ｔ1に
おいてＴＦＴ素子Ｔｒ3，Ｔｒ4を通して表示画素Ｐ1の
画素電極に信号電圧Ｖsigが印加されるので表示状態に
は全く悪影響を与えない。また、ＴＦＴ素子Ｔｒ3ある
いはＴｒ4のいずれかに欠陥が発生したときは、ｔ1期間
中にＴＦＴ素子Ｔｒ1を通して画素電極に信号電圧が印
加されるため液晶層に印加される電圧波形は図２のＶｐ
1の破線で示したものとなる。このときには、図１の例
の動作でも述べたように、表示画像を表示素子Ｐ1とＰ0
が同じ状態の表示となるが、テレビ画像等の画像の濃淡
の比較的ゆるやかな表示の場合には、表示状態にそれほ
ど重大な悪影響を与えずに表示が可能である。また文字
表示等の場合でも図１の例と同じ効果がある。
【００２６】図６及び図７はそれぞれ図４及び図５の実
施例の、実際に素子を製作した場合の平面構造の一例で
ある。各ＴＦＴ素子のゲート電極を走査電極７を利用す
ることにより、１個の島状半導体薄膜中に２個のＴＦＴ
素子Ｔｒ1とＴｒ2とを作りさらにＴｒ1とＴｒ2を９０°
回転した位置に配置し、画素中に占めるＴＦＴ素子の面
積を小さくするようできる。
施例の、実際に素子を製作した場合の平面構造の一例で
ある。各ＴＦＴ素子のゲート電極を走査電極７を利用す
ることにより、１個の島状半導体薄膜中に２個のＴＦＴ
素子Ｔｒ1とＴｒ2とを作りさらにＴｒ1とＴｒ2を９０°
回転した位置に配置し、画素中に占めるＴＦＴ素子の面
積を小さくするようできる。
【００２７】これまで述べた実施例は、いずれも近接す
る上下２行の画素２個を１組として、ＴＦＴ素子に欠陥
が発生した場合の表示画素の劣化防止方法である。図８
は、図１の例の変形例であり、たとえば３色の色フィル
タ等を用いてカラー画像を表示する場合の回路構成であ
る。赤（Ｒ）、緑（Ｇ）、青（Ｂ）のフィルタを配置す
る方法には多くの方法が考えられているが、図８はその
一例として、Ｒ，Ｇ，Ｂの各色を小行毎に１画素ずつず
らした構成である。この場合、たとえば、赤の表示を行
うＲ1〜Ｒ3画素のうちＲ2画素はＴｒ3とＴｒ4の２個の
ＴＦＴ素子により電圧が印加される。ここで、走査電極
Ｌ2に走査電圧が印加されたときには、ＴＦＴ素子Ｔ
ｒ2，Ｔｒ3がオン状態となり、画素Ｒ1とＲ2に信号電極
Ｓ2から信号電圧が印加される。次に走査電極Ｌ3に走査
電圧が印加されると、Ｔｒ2，Ｔｒ3はオフ状態となり、
また、Ｔｒ4，Ｔｒ5がオン状態となり、信号電極Ｓ3か
ら、画素Ｒ2，Ｒ3に信号電圧が印加される。
る上下２行の画素２個を１組として、ＴＦＴ素子に欠陥
が発生した場合の表示画素の劣化防止方法である。図８
は、図１の例の変形例であり、たとえば３色の色フィル
タ等を用いてカラー画像を表示する場合の回路構成であ
る。赤（Ｒ）、緑（Ｇ）、青（Ｂ）のフィルタを配置す
る方法には多くの方法が考えられているが、図８はその
一例として、Ｒ，Ｇ，Ｂの各色を小行毎に１画素ずつず
らした構成である。この場合、たとえば、赤の表示を行
うＲ1〜Ｒ3画素のうちＲ2画素はＴｒ3とＴｒ4の２個の
ＴＦＴ素子により電圧が印加される。ここで、走査電極
Ｌ2に走査電圧が印加されたときには、ＴＦＴ素子Ｔ
ｒ2，Ｔｒ3がオン状態となり、画素Ｒ1とＲ2に信号電極
Ｓ2から信号電圧が印加される。次に走査電極Ｌ3に走査
電圧が印加されると、Ｔｒ2，Ｔｒ3はオフ状態となり、
また、Ｔｒ4，Ｔｒ5がオン状態となり、信号電極Ｓ3か
ら、画素Ｒ2，Ｒ3に信号電圧が印加される。
【００２８】ここで、たとえば画素Ｒ2のＴｒ4に欠陥が
発生し走査電極Ｌ3に走査電圧が印加されても、信号電
極Ｓ3からＴＦＴ素子Ｔｒ4を通して電圧が印加されない
場合であっても、Ｒ2画素は、ＴＦＴ素子Ｔｒ3を通して
Ｒ1と同じ電圧が印加されているため、表示画像の劣化
を防止することができる。また、ＴＦＴ素子Ｔｒ3に欠
陥が発生しても、ＴＦＴ素子Ｔｒ4により電圧が印加さ
れるため、表示画像への影響はあらわれない。
発生し走査電極Ｌ3に走査電圧が印加されても、信号電
極Ｓ3からＴＦＴ素子Ｔｒ4を通して電圧が印加されない
場合であっても、Ｒ2画素は、ＴＦＴ素子Ｔｒ3を通して
Ｒ1と同じ電圧が印加されているため、表示画像の劣化
を防止することができる。また、ＴＦＴ素子Ｔｒ3に欠
陥が発生しても、ＴＦＴ素子Ｔｒ4により電圧が印加さ
れるため、表示画像への影響はあらわれない。
【００２９】このように、本発明はカラー表示のような
複雑な画素の配置に対しても有効である。
複雑な画素の配置に対しても有効である。
【００３０】
【発明の効果】本発明によれば、１画素中に形成した複
数のＴＦＴ素子のうち、１個が動作不良あるいは断線不
良があっても、画素電極に印加される電圧波形は、１画
素中の全ＴＦＴが正常に動作する場合とほぼ同じ波形と
なり、これにより表示画像の劣化が防止でき、信頼性の
高いアクティブマトリクス表示装置を得ることができ
る。
数のＴＦＴ素子のうち、１個が動作不良あるいは断線不
良があっても、画素電極に印加される電圧波形は、１画
素中の全ＴＦＴが正常に動作する場合とほぼ同じ波形と
なり、これにより表示画像の劣化が防止でき、信頼性の
高いアクティブマトリクス表示装置を得ることができ
る。
【図１】本発明の基本的な考え方を説明するための表示
装置の一例を示す構成図である。
装置の一例を示す構成図である。
【図２】図１の表示装置の動作を説明するための駆動波
形図である。
形図である。
【図３】図１の表示装置の具体的な平面配置構成例を示
す図である。
す図である。
【図４】本発明による表示装置の一実施例を示す構成図
である。
である。
【図５】本発明による表示装置の他の実施例を示す構成
図である。
図である。
【図６】図４の実施例の具体的な平面配置構成例を示す
図である。
図である。
【図７】図５の実施例の具体的な平面配置構成例を示す
図である。
図である。
【図８】図１の例をカラー画像の表示装置に適用した一
例を示す構成図である。
例を示す構成図である。
【図９】従来例の表示装置を示す構成図である。
１ 薄膜トランジスタ（ＴＦＴ） Ｌ1，Ｌ2，Ｌ3 走査電極 Ｓ1，Ｓ2，Ｓ3 信号電極 ４ 画素電極 ６ 半導体薄膜
Claims (2)
- 【請求項１】 複数の信号電極と複数の走査電極とを格
子状に配列し、それらの電極により画成される領域にそ
れぞれ表示画素の画素電極を配置し、それらの画素電極
に選択的に信号電圧を印加して前記表示画素を駆動する
スイッチ素子を設けて成るアクティブマトリクス表示装
置において、前記スイッチ素子を各表示画素に対して複
数設け、それらのスイッチ素子の主回路を直列に接続
し、その直列回路の一端を当該表示画素に対応する前記
信号電極に接続し、その直列回路の他端と中間の接続点
を当該表示画素と当該表示画素以外のそれぞれの画素電
極に相異ならせて接続し、前記スイッチ素子の制御端子
を当該表示画素に対応する前記走査電極に接続したこと
を特徴とする表示装置。 - 【請求項２】 特許請求の範囲第１項において、該表示
画素以外の画素は近接した上下、左右及び斜方向に位置
した画素であることを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22304994A JP2517842B2 (ja) | 1994-09-19 | 1994-09-19 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22304994A JP2517842B2 (ja) | 1994-09-19 | 1994-09-19 | 表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3906585A Division JPS61198269A (ja) | 1985-02-28 | 1985-02-28 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07168204A JPH07168204A (ja) | 1995-07-04 |
| JP2517842B2 true JP2517842B2 (ja) | 1996-07-24 |
Family
ID=16792041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22304994A Expired - Lifetime JP2517842B2 (ja) | 1994-09-19 | 1994-09-19 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517842B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001133803A (ja) * | 1999-11-01 | 2001-05-18 | Toshiba Corp | 液晶表示装置の製造方法と液晶表示装置およびレーザリペア装置 |
| US8416163B2 (en) | 2005-04-06 | 2013-04-09 | Lg Display Co., Ltd. | Liquid crystal panel and liquid crystal display device having the same |
| CN104483789B (zh) * | 2014-12-10 | 2017-09-26 | 深圳市华星光电技术有限公司 | 液晶显示面板及其驱动方法 |
| CN110770628A (zh) * | 2017-06-14 | 2020-02-07 | 李程 | 头戴式显示器及其显示屏、头戴支架和视频 |
-
1994
- 1994-09-19 JP JP22304994A patent/JP2517842B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07168204A (ja) | 1995-07-04 |
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