JPH0552498B2 - - Google Patents
Info
- Publication number
- JPH0552498B2 JPH0552498B2 JP307183A JP307183A JPH0552498B2 JP H0552498 B2 JPH0552498 B2 JP H0552498B2 JP 307183 A JP307183 A JP 307183A JP 307183 A JP307183 A JP 307183A JP H0552498 B2 JPH0552498 B2 JP H0552498B2
- Authority
- JP
- Japan
- Prior art keywords
- drive circuit
- channel
- electrode line
- electrode
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000011159 matrix material Substances 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】
本発明はテレビ画像等を表示するマトリクス型
表示装置に関し、特にサフアイア基板ガラス基板
等の絶縁基板を用いた薄膜トランジスタ（以下
TFTと略記する）で構成したアクテイブマトリ
クスパネルの駆動回路に関する。
表示装置に関し、特にサフアイア基板ガラス基板
等の絶縁基板を用いた薄膜トランジスタ（以下
TFTと略記する）で構成したアクテイブマトリ
クスパネルの駆動回路に関する。
画素毎にトランジスタとコンデンサを設け該コ
ンデンサに表示画像に応じた電圧を蓄えて液晶等
を駆動するアクテイブマトリクス表示装置におい
ては行電極と列電極の駆動回路が必要であるが、
腕時計のような小型機器の表示装置に用いる場合
は大きさの制約から、これら駆動回路を画素トラ
ンジスタ群と同一の基板につくり込むことが望ま
しい。そのように構成した場合は歩留りが問題と
なり、歩留り低下を避けるためには同様の機能を
有する駆動回路を複数個用意して正常動作するも
のを選んで使う必要が生じ又その際の適切な選択
法も必要となる。
ンデンサに表示画像に応じた電圧を蓄えて液晶等
を駆動するアクテイブマトリクス表示装置におい
ては行電極と列電極の駆動回路が必要であるが、
腕時計のような小型機器の表示装置に用いる場合
は大きさの制約から、これら駆動回路を画素トラ
ンジスタ群と同一の基板につくり込むことが望ま
しい。そのように構成した場合は歩留りが問題と
なり、歩留り低下を避けるためには同様の機能を
有する駆動回路を複数個用意して正常動作するも
のを選んで使う必要が生じ又その際の適切な選択
法も必要となる。
本発明の目的はTFTによるアクテイブマトリ
クス表示装置用ICに複数の電極線駆動回路をつ
くり込んだ場合の駆動回路構成を提供することで
ある。
クス表示装置用ICに複数の電極線駆動回路をつ
くり込んだ場合の駆動回路構成を提供することで
ある。
以下SOS（シリコン オン サフアイア）構造
ICでの液晶アクテイブマトリクス表示装置を例
にとつて説明を行う。
ICでの液晶アクテイブマトリクス表示装置を例
にとつて説明を行う。
第１図はｍ×ｎの画素で構成された液晶マトリ
クスパネルの駆動回路図で相補型FETで構成さ
れている。
クスパネルの駆動回路図で相補型FETで構成さ
れている。
第１図において列電極線Y1，Y2，……，Ynと
行電極線X′1，X′2，……，X′oとの交点毎にトラ
ンジスタTrが設けられ、該トランジスタのゲー
ト電極は行電極線に、チヤネル電極の一方は列電
極線に、他方のチヤネル電極は容量Ｃを介して
GNDにそれぞれ接続されている。
行電極線X′1，X′2，……，X′oとの交点毎にトラ
ンジスタTrが設けられ、該トランジスタのゲー
ト電極は行電極線に、チヤネル電極の一方は列電
極線に、他方のチヤネル電極は容量Ｃを介して
GNDにそれぞれ接続されている。
一点鎖線で囲まれた２の部分が表示部である。
４，６は同一の構成を持つた行電極線駆動回路で
第２図に示すようにVIDEO信号の１水平走査期
間1Hの巾を持つたパルス信号列を出力する。
４，６は同一の構成を持つた行電極線駆動回路で
第２図に示すようにVIDEO信号の１水平走査期
間1Hの巾を持つたパルス信号列を出力する。
第１図の駆動回路は共通電源端子１２に高電位
側電源GNDが与えられている。端子８，１０は
それぞれ行電極線駆動回路４，６の低電位電源端
子で、端子８にマイナス電位を１０にGND電位
を与えると行電極線駆動回路４は作動し、行電極
線駆動回路６は停止し、ＰチヤネルFET群１２
は導通し、ＰチヤネルFET群１４は非導通とな
るので行電極線X′1，X′2，……，X′oは行電極線
駆動回路４によつて駆動され行電極線駆動回路６
は行電極線から切り離される。
側電源GNDが与えられている。端子８，１０は
それぞれ行電極線駆動回路４，６の低電位電源端
子で、端子８にマイナス電位を１０にGND電位
を与えると行電極線駆動回路４は作動し、行電極
線駆動回路６は停止し、ＰチヤネルFET群１２
は導通し、ＰチヤネルFET群１４は非導通とな
るので行電極線X′1，X′2，……，X′oは行電極線
駆動回路４によつて駆動され行電極線駆動回路６
は行電極線から切り離される。
逆に端子１０にマイナス電位を与え端子８に
GND電位を与えれば行電極線は行電極線駆動回
路６によつて駆動され行電極線駆動回路４は切り
離される。
GND電位を与えれば行電極線は行電極線駆動回
路６によつて駆動され行電極線駆動回路４は切り
離される。
従つて行電極線駆動回路４，６のうち一方が正
常ならば行電極線を駆動し得る。行電極線駆動回
路の出力パルス信号列は行電極線X′1，X′2，…
…，X′oを1H毎に順次選択し、選択された行電極
線に接続されたｍ個のトランジスタTrはすべて
導通状態となる。
常ならば行電極線を駆動し得る。行電極線駆動回
路の出力パルス信号列は行電極線X′1，X′2，…
…，X′oを1H毎に順次選択し、選択された行電極
線に接続されたｍ個のトランジスタTrはすべて
導通状態となる。
１６，１８は同一の構成を持つた列電極線駆動
回路で第３図に示すように１水平走査期間1Hを
列電極線数ｍで除した時間巾にほぼ等しい巾を持
つたパルス信号列を出力する。第１の列電極線駆
動回路１６の出力パルス信号列は第１のバツフア
回路群２０を介して第１のFET２４，２６，…
…，２８を順次導通させ、第２の列電極線駆動回
路１８の出力パルス信号列は第２のバツフア回路
群２２を介して第２のFET３０，３２，……，
３４を順次導通させる働きをする。
回路で第３図に示すように１水平走査期間1Hを
列電極線数ｍで除した時間巾にほぼ等しい巾を持
つたパルス信号列を出力する。第１の列電極線駆
動回路１６の出力パルス信号列は第１のバツフア
回路群２０を介して第１のFET２４，２６，…
…，２８を順次導通させ、第２の列電極線駆動回
路１８の出力パルス信号列は第２のバツフア回路
群２２を介して第２のFET３０，３２，……，
３４を順次導通させる働きをする。
端子３６は第１の列電極線駆動回路１６と第１
のバツフア回路２０の低電位側電源端子、端子３
８は第２の列電極線駆動回路１８と第２のバツフ
ア回路２２の低電位側電源端子で該両端子３６，
３８のうち駆動回路が正常である側の端子にマイ
ナス電位を、逆の側の端子にGND電位を与える
ことにより列電極線はマイナス電位を与えた側の
駆動回路によつて駆動される。
のバツフア回路２０の低電位側電源端子、端子３
８は第２の列電極線駆動回路１８と第２のバツフ
ア回路２２の低電位側電源端子で該両端子３６，
３８のうち駆動回路が正常である側の端子にマイ
ナス電位を、逆の側の端子にGND電位を与える
ことにより列電極線はマイナス電位を与えた側の
駆動回路によつて駆動される。
第１のFET２４，２６，……，２８第２の
FET３０，３２，……，３４の一方のチヤネル
電極は第１のVIDEO信号入力端子４０，第２の
VIDEO信号入力端子４２に、他方のチヤネル電
極は列電極線Y′1，Y′2，……，Y′nにそれぞれ接
続されている。
FET３０，３２，……，３４の一方のチヤネル
電極は第１のVIDEO信号入力端子４０，第２の
VIDEO信号入力端子４２に、他方のチヤネル電
極は列電極線Y′1，Y′2，……，Y′nにそれぞれ接
続されている。
従つて第１のFET２４，２６，……，２８も
しくは第２のFET３０，３２，……，３４が列
電極線駆動回路１６もしくは１８によつて順次導
通せしめられると列電極線Y1，Y2，……，Ynに
は電極線の位置に対応したVIDEO信号の電圧が
現われる。該VIDEO電圧は行電極線を列電極線
とでマトリクス的に指定された位置の画素容量Ｃ
に蓄えられる。
しくは第２のFET３０，３２，……，３４が列
電極線駆動回路１６もしくは１８によつて順次導
通せしめられると列電極線Y1，Y2，……，Ynに
は電極線の位置に対応したVIDEO信号の電圧が
現われる。該VIDEO電圧は行電極線を列電極線
とでマトリクス的に指定された位置の画素容量Ｃ
に蓄えられる。
従つて行電極線の選択が一巡する毎に全画素容
量Ｃに各画素位置に対応したVIDEO信号電圧が
蓄えられる。
量Ｃに各画素位置に対応したVIDEO信号電圧が
蓄えられる。
表示部２のトランジスタTrと容量Ｃとの接続
点が画素電極となる。液晶は第１図の駆動回路が
集積されたサフアイア基板と共通電極が設けられ
た第２の基板との間に狭持され、画素毎に画像に
応じた電圧を印加されてテレビ画面等を表示す
る。
点が画素電極となる。液晶は第１図の駆動回路が
集積されたサフアイア基板と共通電極が設けられ
た第２の基板との間に狭持され、画素毎に画像に
応じた電圧を印加されてテレビ画面等を表示す
る。
第１図の第１のFET２４，２６，……，２８，
第２のFET３０，３２，……，３４のうち使わ
れない側のFETは非導通状態を保つ必要がある。
第２のFET３０，３２，……，３４のうち使わ
れない側のFETは非導通状態を保つ必要がある。
ところがTFTは周知の如く半導体サブストレ
イトをフローテイング状態で使用するため高電位
側電源端子と低電位側電源端子とも共にGND電
位を与えてもバツフア回路２０，２２の出力はオ
ープン状態となつてしまう。
イトをフローテイング状態で使用するため高電位
側電源端子と低電位側電源端子とも共にGND電
位を与えてもバツフア回路２０，２２の出力はオ
ープン状態となつてしまう。
従つて通常の使用法では第１のFETと第２の
FETのうち不使用の側のFETを非導通状態に保
つことは出来ない。
FETのうち不使用の側のFETを非導通状態に保
つことは出来ない。
そこで本発明においては第４図に示すように第
１と第２のバツフア回路に限つては半導体サブス
トレイトを電源線に接続している。すなわちＰチ
ヤネルFET４４の半導体サブストレイトは高電
位側電源線に、ＮチヤネルFET４６の半導体
サブストレイトは低電位側電源線に接続してい
る。
１と第２のバツフア回路に限つては半導体サブス
トレイトを電源線に接続している。すなわちＰチ
ヤネルFET４４の半導体サブストレイトは高電
位側電源線に、ＮチヤネルFET４６の半導体
サブストレイトは低電位側電源線に接続してい
る。
このように接続するとＰチヤネルFET４４の
半導体サブストレイトとドレイン間のPN接合で
ダイオード４８が形成され、ＮチヤネルFET４
６の半導体サブストレイトとドレイン間のPN接
合でダイオード５０が形成される。
半導体サブストレイトとドレイン間のPN接合で
ダイオード４８が形成され、ＮチヤネルFET４
６の半導体サブストレイトとドレイン間のPN接
合でダイオード５０が形成される。
従つて高低両電源線を共にGNDに接続す
ると第５図に示すようにOUT端子は互に逆向の
ダイオード４８，５０によつてGNDに接続され
るためOUT端子の電位はGNDに保たれる。
ると第５図に示すようにOUT端子は互に逆向の
ダイオード４８，５０によつてGNDに接続され
るためOUT端子の電位はGNDに保たれる。
従つて第１図の電源端子３６，３８にGND電
位を与えれば第１のFET２４，２６，……，２
８第２のFET３０，３２，……，３４を非導通
に保つことが出来、不使用側駆動回路の影響で表
示がみだされることはない。
位を与えれば第１のFET２４，２６，……，２
８第２のFET３０，３２，……，３４を非導通
に保つことが出来、不使用側駆動回路の影響で表
示がみだされることはない。
第６図は第４図のバツフア用インバータのパタ
ーン図で第６図ａの５２がＰチヤネルFETの半
導体サブストレイトとソース電極とを結ぶAl線
で高電位側電源線に接続され、５６がＮチヤネル
FETの半導体サブストレイトとソース電極とを
結ぶAl線で低電位側電源線に接続され、６０が
ＰチヤネルFETのゲートポリシリコン電極線で、
６２がＮチヤネルFETのゲートポリシリコン電
極線で、５４が該両ゲート線を結び入力信号が印
加されるAl線で、５８がPN両FETのドレイン電
極を結ぶAl線でOUT端に相当し、第６図ｂの６
４，６６はそれぞれP+シリコンでＰチヤネル
FETのソース電極とドレイン電極を構成し、７
０，７２はそれぞれN+シリコンでＮチヤネル
FETのソース電極とドレイン電極を構成し、６
８はN-シリコンでＰチヤネルFETの半導体サブ
ストレイトを構成し、７４はP-シリコンでＮチ
ヤネルFETの半導体サブストレイトを構成して
いる。
ーン図で第６図ａの５２がＰチヤネルFETの半
導体サブストレイトとソース電極とを結ぶAl線
で高電位側電源線に接続され、５６がＮチヤネル
FETの半導体サブストレイトとソース電極とを
結ぶAl線で低電位側電源線に接続され、６０が
ＰチヤネルFETのゲートポリシリコン電極線で、
６２がＮチヤネルFETのゲートポリシリコン電
極線で、５４が該両ゲート線を結び入力信号が印
加されるAl線で、５８がPN両FETのドレイン電
極を結ぶAl線でOUT端に相当し、第６図ｂの６
４，６６はそれぞれP+シリコンでＰチヤネル
FETのソース電極とドレイン電極を構成し、７
０，７２はそれぞれN+シリコンでＮチヤネル
FETのソース電極とドレイン電極を構成し、６
８はN-シリコンでＰチヤネルFETの半導体サブ
ストレイトを構成し、７４はP-シリコンでＮチ
ヤネルFETの半導体サブストレイトを構成して
いる。
第７図は第６図のパターンのアルミ部を除いた
斜視図で第６図に対応する部分には同一の番号を
付してある。７６がサフアイア基板である。
斜視図で第６図に対応する部分には同一の番号を
付してある。７６がサフアイア基板である。
以上述べたことから明らかなように本発明によ
れば複数個設けた駆動回路のそれぞれの電源端子
を制御するだけで駆動回路の選択が出来効果は大
きい。
れば複数個設けた駆動回路のそれぞれの電源端子
を制御するだけで駆動回路の選択が出来効果は大
きい。
第１図は本発明の実施例によるマトリクス型表
示装置の駆動回路の回路図、第２〜７図は第１図
を説明する図であり、第２，３図は波形図、第
４，５図は回路図、第６図は第４図のバツフア用
インバータのパターン図、第７図は第６図のパタ
ーンのアルミ部を除いた斜視図である。 ２４，２６，……，２８……第１のFET、３
０，３２，……，３４……第２のFET、２０…
…第１のバツフア回路、２２……第２のバツフア
回路、１６……第１の列電極線駆動回路、１８…
…第２の列電極線駆動回路、６８……Ｐチヤネル
FETの半導体サブストレイト、７４……Ｎチヤ
ネルFETの半導体サブストレイト。
示装置の駆動回路の回路図、第２〜７図は第１図
を説明する図であり、第２，３図は波形図、第
４，５図は回路図、第６図は第４図のバツフア用
インバータのパターン図、第７図は第６図のパタ
ーンのアルミ部を除いた斜視図である。 ２４，２６，……，２８……第１のFET、３
０，３２，……，３４……第２のFET、２０…
…第１のバツフア回路、２２……第２のバツフア
回路、１６……第１の列電極線駆動回路、１８…
…第２の列電極線駆動回路、６８……Ｐチヤネル
FETの半導体サブストレイト、７４……Ｎチヤ
ネルFETの半導体サブストレイト。
Claims (1)
- １ 複数の行電極線と複数の列電極線と該両電極
線の交点毎に設けられたスイツチング素子と該両
電極線を順次選択し相補型FETで構成された電
極線駆動回路とが同一絶縁基板上に集積されたマ
トリクス型表示装置の駆動回路において、列電極
線は各列電極線毎に設けられたFETを介して画
像信号入力端に接続され、該FETは一方のチヤ
ネル電極が画像信号入力端に接続され他方のチヤ
ネル電極が列電極線に接続されゲート電極が第１
のバツフア回路を介して第１の列電極線駆動回路
に結合された第１のFETと一方のチヤネル電極
が画像信号入力端に接続され他方のチヤネル電極
が該列電極線に接続されゲート電極が第２のバツ
フア回路を介して第２の列電極線駆動回路に結合
された第２のFETより成り、前記第１の列電極
線駆動回路と第１のバツフア回路の電源線は前記
第２の列電極線駆動回路と第２のバツフア回路の
電源線と互に分離されており、前記第１と第２の
バツフア回路はＰチヤネルFETとＮチヤネル
FETとを有し、該第１と第２のバツフア回路の
ＰチヤネルFETの半導体サブストレイトはそれ
ぞれのバツフア回路の高電位側電源に接続され、
ＮチヤネルFETの半導体サブストレイトはそれ
ぞれのバツフア回路の低電位側電源に接続されて
いることを特徴とするマトリクス型表示装置の駆
動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP307183A JPS59127094A (ja) | 1983-01-12 | 1983-01-12 | マトリクス型表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP307183A JPS59127094A (ja) | 1983-01-12 | 1983-01-12 | マトリクス型表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59127094A JPS59127094A (ja) | 1984-07-21 |
| JPH0552498B2 true JPH0552498B2 (ja) | 1993-08-05 |
Family
ID=11547099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP307183A Granted JPS59127094A (ja) | 1983-01-12 | 1983-01-12 | マトリクス型表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127094A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243623A (ja) * | 1985-08-20 | 1987-02-25 | Sharp Corp | 液晶表示装置用回路構造 |
| JPS62135812A (ja) * | 1985-12-09 | 1987-06-18 | Sharp Corp | 液晶表示装置用駆動回路 |
-
1983
- 1983-01-12 JP JP307183A patent/JPS59127094A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59127094A (ja) | 1984-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4532506A (en) | Matrix display and driving method therefor | |
| US4485380A (en) | Liquid crystal matrix display device | |
| US5627560A (en) | Display device | |
| US5598180A (en) | Active matrix type display apparatus | |
| US4736137A (en) | Matrix display device | |
| KR100370332B1 (ko) | 주사선 구동 회로를 갖는 평면 표시 장치, 및 그 구동 방법 | |
| US7151523B2 (en) | Bi-directional shift register and display device using same | |
| JPH07181927A (ja) | 画像表示装置 | |
| JPH0514915B2 (ja) | ||
| US10529296B2 (en) | Scanning line drive circuit and display device including the same | |
| JPH05303354A (ja) | アクティブマトリクス基板 | |
| JP3202345B2 (ja) | 液晶表示装置 | |
| JP3107312B2 (ja) | アクティブマトリクス表示装置 | |
| US20060181495A1 (en) | Active matrix array device | |
| JPH0552498B2 (ja) | ||
| JPH0451835B2 (ja) | ||
| US20050184407A1 (en) | Transistor circuit, thin film transistor circuit and display device | |
| JP3297334B2 (ja) | 液晶表示装置 | |
| JP3968925B2 (ja) | 表示駆動装置 | |
| JP3343098B2 (ja) | アクティブマトリクス表示装置 | |
| JPH0364791A (ja) | Ｔｆｔ液晶表示装置 | |
| JPH11119742A (ja) | マトリクス表示装置 | |
| JPS61228491A (ja) | 表示装置 | |
| KR20030093102A (ko) | 표시장치 | |
| JP3297335B2 (ja) | 液晶表示装置 |