JPS6145280A - 画像表示装置 - Google Patents
画像表示装置Info
- Publication number
- JPS6145280A JPS6145280A JP16651084A JP16651084A JPS6145280A JP S6145280 A JPS6145280 A JP S6145280A JP 16651084 A JP16651084 A JP 16651084A JP 16651084 A JP16651084 A JP 16651084A JP S6145280 A JPS6145280 A JP S6145280A
- Authority
- JP
- Japan
- Prior art keywords
- display
- selection
- circuit
- signal line
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する分野）
本発明は、アクティブマトリックス型画像表示装置の欠
陥対策に関するものである。
陥対策に関するものである。
（従来の技術）
近年、液晶及びＥＬ（エレクトロルミネッセンス）等を
表示素子として用いたアクティブマトリックス型の大面
積・高精細な画像表示装置が開発されている。この種の
画像表示装置は大面積・高精細になるに従い、製造時に
欠陥が生じる確率が高くなり、各種の欠陥対策が提案さ
れている。
表示素子として用いたアクティブマトリックス型の大面
積・高精細な画像表示装置が開発されている。この種の
画像表示装置は大面積・高精細になるに従い、製造時に
欠陥が生じる確率が高くなり、各種の欠陥対策が提案さ
れている。
第１図は従来の欠陥対策を施したアクティブマトリック
ス型画像表示装置の構成を示すもので、１は駆動回路、
２は選択回路であり、Ｃ１ｌは表示素子（液晶）で一方
の端子は共通電極ＣＣに、他方の端子は表示素子Ｃ１ｌ
に表示信号を印加するための電界効果型トランジスタＴ
ＩＩＡ、ＴＩＩＢのソース（Ｓ）に接続されている。
ス型画像表示装置の構成を示すもので、１は駆動回路、
２は選択回路であり、Ｃ１ｌは表示素子（液晶）で一方
の端子は共通電極ＣＣに、他方の端子は表示素子Ｃ１ｌ
に表示信号を印加するための電界効果型トランジスタＴ
ＩＩＡ、ＴＩＩＢのソース（Ｓ）に接続されている。
電界効果型トランジスタＴＩＩＡ及びＴＩＩＢのゲート
ＣＧ）はそれぞれ選択１？＋ｓ１及びＳ２に接続されて
いる。
ＣＧ）はそれぞれ選択１？＋ｓ１及びＳ２に接続されて
いる。
上記電界効果型トランジスタはゲートに接続されている
選択線が活性（高電圧）になると導通する。
選択線が活性（高電圧）になると導通する。
また、電界効果型トランジスタＴＩＩＡ及びＴＩＩＢの
ドレイン（Ｄ）はそれぞれ信号ａ１）１及びＤ２に接続
されている１表示素子Ｃ１ｌと電界効果型トランジスタ
Ｔ１１Ａ、ＴＩＩＢは表示セルを形成しており、マトリ
ックス状に配置されている。 （Ｃ１１・Ｔ１１Ａ−Ｔ
ＩＩＢ、Ｃ１２・Ｔ１２Ａ−Ｔ１２Ｂ、・・・・・・、
Ｃ１ｊ−ＴｉｊＡ−ＴｉｊＢ）ここで、駆動回路１は
信号線Ｄ１〜Ｄｊ＋１へ表示信号を伝え、選択回路２は
選択線Ｓｉ〜Ｓｉ＋ １の１つを活性にするものである
。
ドレイン（Ｄ）はそれぞれ信号ａ１）１及びＤ２に接続
されている１表示素子Ｃ１ｌと電界効果型トランジスタ
Ｔ１１Ａ、ＴＩＩＢは表示セルを形成しており、マトリ
ックス状に配置されている。 （Ｃ１１・Ｔ１１Ａ−Ｔ
ＩＩＢ、Ｃ１２・Ｔ１２Ａ−Ｔ１２Ｂ、・・・・・・、
Ｃ１ｊ−ＴｉｊＡ−ＴｉｊＢ）ここで、駆動回路１は
信号線Ｄ１〜Ｄｊ＋１へ表示信号を伝え、選択回路２は
選択線Ｓｉ〜Ｓｉ＋ １の１つを活性にするものである
。
第１図の例では、１つの表示素子へ表示信号を印加する
ルートを複数有している。即ち、表示素子Ｃ１ｌは、信
号線Ｄｉ、電界効果型トランジスタＴＩＩＡを介したＡ
ルート及び信号線０２．電界効果型トランジスタＴＩＩ
Ｂを介したＢルートを持っている。この２つのルートを
フレーム毎に切換えて使用する。
ルートを複数有している。即ち、表示素子Ｃ１ｌは、信
号線Ｄｉ、電界効果型トランジスタＴＩＩＡを介したＡ
ルート及び信号線０２．電界効果型トランジスタＴＩＩ
Ｂを介したＢルートを持っている。この２つのルートを
フレーム毎に切換えて使用する。
具体的には、奇数フレームでは選択線Ｓｌ、Ｓ２．・・
・・Ｓｉ 、 Ｓｉ４１の順に選択線を活性にし、偶数
フレームでは逆に選択線５ｉｌｌ、Ｓｉ、・・・・、Ｓ
２．Ｓｌの順で活性にする。これにより、奇数フレーム
ではＢルート（Ａルートで印加直後Ｂルートで再印加さ
れる。）、偶数フレームではＡルート（Ｂルートで印加
直後Ａルートで再印加される。）で表示信号を表示素子
へ印加する。
・・Ｓｉ 、 Ｓｉ４１の順に選択線を活性にし、偶数
フレームでは逆に選択線５ｉｌｌ、Ｓｉ、・・・・、Ｓ
２．Ｓｌの順で活性にする。これにより、奇数フレーム
ではＢルート（Ａルートで印加直後Ｂルートで再印加さ
れる。）、偶数フレームではＡルート（Ｂルートで印加
直後Ａルートで再印加される。）で表示信号を表示素子
へ印加する。
ここで、表示素子は高電圧ｎ １ ｎを印加すると明。
接地電圧″０”を印加すると暗、Ｒ１１Ｍ＃Ｑ”を交互
に印加すると明を表示するものとする。この時、２つの
ルートの一方に欠陥が生じても、欠陥を有するルートを
介して表示信号の印加を行わないか、或いは、欠陥を有
するルートからの表示信号として定常的に接地電圧ｔｇ
Ｏ”を印加することにより表示は正常に行なえる。
に印加すると明を表示するものとする。この時、２つの
ルートの一方に欠陥が生じても、欠陥を有するルートを
介して表示信号の印加を行わないか、或いは、欠陥を有
するルートからの表示信号として定常的に接地電圧ｔｇ
Ｏ”を印加することにより表示は正常に行なえる。
従来１選択線、信号線の断線対策として遠端を抵抗を介
して接地している。これにより、断線した場合、信号線
は定常的に“０′″、選択線は定常的に非活性となる。
して接地している。これにより、断線した場合、信号線
は定常的に“０′″、選択線は定常的に非活性となる。
この結果１表示は正常に行なえる。しかし、この従来の
方法では断線の生じていない正常な信号線、選択線を駆
動した場合、直流パスが生じ消費電力が増大するという
欠点がある。
方法では断線の生じていない正常な信号線、選択線を駆
動した場合、直流パスが生じ消費電力が増大するという
欠点がある。
また、選択線と信号線との交叉部での短絡に対しては、
両者を定常的に非活性、或いはＯとする手段が従来無か
った。そのため１選択線と信号線との短絡が生じた場合
、信号線の表示信号が選択線の影響により変化したり、
信号線の影響により選択線が活性となるため、正常な表
示が行なえない。また、短絡部を介し信号線と選択線間
に直流パルスが生じ消費電力が増大するという欠点があ
る。
両者を定常的に非活性、或いはＯとする手段が従来無か
った。そのため１選択線と信号線との短絡が生じた場合
、信号線の表示信号が選択線の影響により変化したり、
信号線の影響により選択線が活性となるため、正常な表
示が行なえない。また、短絡部を介し信号線と選択線間
に直流パルスが生じ消費電力が増大するという欠点があ
る。
（発明の目的）
本発明は、これらの欠点を解決するため、表示動作に先
立ち信号線、選択線の欠陥の有無を検査し、その結果を
記憶し、検査結果に基づき信号線、選択線の電圧を設定
するようにした画像表示装置を提供しようとするもので
あり、以下図面について詳細に説明する。
立ち信号線、選択線の欠陥の有無を検査し、その結果を
記憶し、検査結果に基づき信号線、選択線の電圧を設定
するようにした画像表示装置を提供しようとするもので
あり、以下図面について詳細に説明する。
（発明の構成および作用）
第２図は、本発明の一実施例の構成を示すもので、第１
図に示した従来の画像表示装置の信号線Ｄ１〜Ｄｊ＋１
の遠端に制御回路ＤＣＩ〜ＤＣｊ＋１を、選択線５１ｘ
Ｓｉ＋１の遠端に制御回路ＳＣＩ〜ＳＣｉ＋１を付加す
ると共に、駆動回路上の出力に制御回路ＤＳＬ〜ＤＳｊ
＋１を、選択回路２の出力に制御回路ＳＳＩ〜ＳＳｉ＋
１を付加したものである。
図に示した従来の画像表示装置の信号線Ｄ１〜Ｄｊ＋１
の遠端に制御回路ＤＣＩ〜ＤＣｊ＋１を、選択線５１ｘ
Ｓｉ＋１の遠端に制御回路ＳＣＩ〜ＳＣｉ＋１を付加す
ると共に、駆動回路上の出力に制御回路ＤＳＬ〜ＤＳｊ
＋１を、選択回路２の出力に制御回路ＳＳＩ〜ＳＳｉ＋
１を付加したものである。
以下に、これら付加した回路の動作を詳細に説明する。
第３図は、制御回路ＤＣ１〜ＤＣｊ＋ １及びＳＣＩ〜
ＳＣｉ＋１の構成を示すもので、１０は検査・記憶回路
、１１は接地回路である。
ＳＣｉ＋１の構成を示すもので、１０は検査・記憶回路
、１１は接地回路である。
この制御回路は、信号線、選択線が断線しているか否か
を検査し、断線している場合には、その腺を強制的に接
地する機能を有し、検査・記憶回路１０の入力及び接地
回路１１の出力は信号線或いは選択線に接続している。
を検査し、断線している場合には、その腺を強制的に接
地する機能を有し、検査・記憶回路１０の入力及び接地
回路１１の出力は信号線或いは選択線に接続している。
表示動作に入る前に全ての信号線を駆動回路１により高
電圧にする。その結果、信号線の遠端部も高電圧となる
が、断線が生じている場合は遠端部は高電圧とならない
、検査・記憶回路１０はこの時の信号線の遠端部の電圧
を検査し、その結果を記憶する。検査・記憶回路１０に
記憶した検査結果に基づき、接地回路１１は断線により
遠端が高電圧にならなかった信号線を接地する０選択線
についても同様な動作で断線している選択線を接地する
。
電圧にする。その結果、信号線の遠端部も高電圧となる
が、断線が生じている場合は遠端部は高電圧とならない
、検査・記憶回路１０はこの時の信号線の遠端部の電圧
を検査し、その結果を記憶する。検査・記憶回路１０に
記憶した検査結果に基づき、接地回路１１は断線により
遠端が高電圧にならなかった信号線を接地する０選択線
についても同様な動作で断線している選択線を接地する
。
これにより、遠端を接地しているのは断線している信号
線、選択線のみであるので直流パスは生じない。
線、選択線のみであるので直流パスは生じない。
第４図は、制御回路Ｄ８１〜ＤＳｊ＋１の構成を示すも
ので、この回路は信号線と選択線間の短絡を検査し、短
絡している信号線を電気的に浮いた状態（フロート）に
する、２０は検査・記憶回路、２１は駆動回路である。
ので、この回路は信号線と選択線間の短絡を検査し、短
絡している信号線を電気的に浮いた状態（フロート）に
する、２０は検査・記憶回路、２１は駆動回路である。
駆動回路２１の入力２ｚは駆動回路１に、出力２３は信
号線に接続する。この場合も、表示動作に先立ち全選択
線を高電圧にする。この際、選択線と短絡している信号
線は高電圧となる。この信号線の電圧変化を検査・記憶
回路２０で検査し、その結果を記憶する。
号線に接続する。この場合も、表示動作に先立ち全選択
線を高電圧にする。この際、選択線と短絡している信号
線は高電圧となる。この信号線の電圧変化を検査・記憶
回路２０で検査し、その結果を記憶する。
表示動作に際しては、検査結果に基づき選択線と短絡し
ている信号線を駆動回路２１によりフロートとする。短
絡していない場合、駆動回路２１は駆動回路１からの信
号を信号線に伝える。これにより信号線と選択線とが短
絡していても直流パスは生じない。しかし、１つの信号
線が複数の選択線と短絡している場合には、信号線を介
し選択線間に直流パスが生じる。そのため、第２図の回
路では選択回路２の出力にも制御回路ＳＳ１〜ＳＳｉ＋
１を設けている。
ている信号線を駆動回路２１によりフロートとする。短
絡していない場合、駆動回路２１は駆動回路１からの信
号を信号線に伝える。これにより信号線と選択線とが短
絡していても直流パスは生じない。しかし、１つの信号
線が複数の選択線と短絡している場合には、信号線を介
し選択線間に直流パスが生じる。そのため、第２図の回
路では選択回路２の出力にも制御回路ＳＳ１〜ＳＳｉ＋
１を設けている。
第５図は、１つの信号線が複数の選択線と短絡する確率
が非常に低い場合の制御回路の構成を示すもので、２４
は検査・記憶回路、２５は駆動回路、２６は駆動回路２
５の入力で選択回路２に接続され、２７は駆動回路２５
の出力で選択線に接続している。
が非常に低い場合の制御回路の構成を示すもので、２４
は検査・記憶回路、２５は駆動回路、２６は駆動回路２
５の入力で選択回路２に接続され、２７は駆動回路２５
の出力で選択線に接続している。
この場合も表示動作に先立ち全ての選択線を高電圧に充
電する０次に全ての信号線を接地する。
電する０次に全ての信号線を接地する。
これにより、信号線と短絡している選択線は接地され、
検査・記憶回路２４はその電圧変化を検出し記憶する０
表示動作において、駆動回路２５は検査・記憶回路２４
に記憶している検査結果に基づき。
検査・記憶回路２４はその電圧変化を検出し記憶する０
表示動作において、駆動回路２５は検査・記憶回路２４
に記憶している検査結果に基づき。
信号線と短絡していれば選択線を接地する。短絡してい
なければ選択回路２からの信号を選択線に伝える。これ
により、信号線に複数の選択線が短絡していても直流パ
スは生じない。また１選択線と短絡している信号線を定
常的に接地できる。なお、この構成においては、制御回
路ＤＳＬ〜ＤＳｊ＋１の出力を選択線との短絡があった
場合にフロートではなく接地しても効果は同様である。
なければ選択回路２からの信号を選択線に伝える。これ
により、信号線に複数の選択線が短絡していても直流パ
スは生じない。また１選択線と短絡している信号線を定
常的に接地できる。なお、この構成においては、制御回
路ＤＳＬ〜ＤＳｊ＋１の出力を選択線との短絡があった
場合にフロートではなく接地しても効果は同様である。
本発明においては、欠陥の検査結果を記憶する記憶回路
はどの様な形式でもよく１例えばＥＦＲＯＭのような、
電源断となっても情報を記憶している不揮発メモリを用
いれば、上記欠陥検査はただ一回行うのみでよい、また
、フリップフロップのように、電源断とすると記憶情報
が消えてしまうような記憶回路を用いた場合には、電源
投入時に、表示動作に先立ち欠陥検査を行い検査結果を
記憶する。
はどの様な形式でもよく１例えばＥＦＲＯＭのような、
電源断となっても情報を記憶している不揮発メモリを用
いれば、上記欠陥検査はただ一回行うのみでよい、また
、フリップフロップのように、電源断とすると記憶情報
が消えてしまうような記憶回路を用いた場合には、電源
投入時に、表示動作に先立ち欠陥検査を行い検査結果を
記憶する。
（効果）
以上説明したように、本発明によれば、直流パスを作る
ことなく欠陥を有している信号線あるいは選択線を強制
的に接地することができる。従って、本発明を例えば表
示素子に表示信号を印加するルートを複数段は製造欠陥
対策を施した画像表示装置に適用すれば、消費電力を増
大させることなしに製造欠陥に対処可能となる利点があ
る。また、従来有効な対策が無かった信号線と選択線間
の短絡に対して゛も、本発明を適用することにより良好
な表示を行うことができ、製造歩留りの向上が図れる利
点がある。
ことなく欠陥を有している信号線あるいは選択線を強制
的に接地することができる。従って、本発明を例えば表
示素子に表示信号を印加するルートを複数段は製造欠陥
対策を施した画像表示装置に適用すれば、消費電力を増
大させることなしに製造欠陥に対処可能となる利点があ
る。また、従来有効な対策が無かった信号線と選択線間
の短絡に対して゛も、本発明を適用することにより良好
な表示を行うことができ、製造歩留りの向上が図れる利
点がある。
第１図は従来の欠陥対策を施したアクティブマトリック
ス型画像表示装置の構成を示す図、第２図は本発明の一
実施例の構成を示す図、第３図は制御回路ＤＣ１〜ＤＣ
ｊ＋１及びＳＣ１〜ＳＣｉ＋ １（７） 構成を示す図
、第４図は制御回路ＤＳＬ〜ＤＳｊ＋ １の構成を示す
図、第５図は１つの信号線が複数の選択線と短絡する確
率が非常に低い場合の制御回路の構成を示す図である。 １・・・駆動回路、 ２・・・選択回路、１０．２０，
２４・・・検査・記憶回路、１１・・・接地回路、２１
．２５・・・駆動回路。 ＣＩｌ〜Ｃ１ｊ・・・表示素子（液晶）、ｃｃ・・・共
通電極。 Ｔ１１ＡＮＴｉｊＡ、ＴＩＩＢ−ＴｉｊＢ川電界用果型
トランジスタ、０１〜Ｄｊ＋１・・・信号線、５１〜５
ｉ１１・・・選択線、ＤＣ１〜ＤＣｊ＋１．ＳＣ１〜Ｓ
Ｃｉ＋１．ＤＳ１〜ＤＳｊ＋１゜ｓｓｉ〜ＳＳｉ＋ １
・・・制御回路。
ス型画像表示装置の構成を示す図、第２図は本発明の一
実施例の構成を示す図、第３図は制御回路ＤＣ１〜ＤＣ
ｊ＋１及びＳＣ１〜ＳＣｉ＋ １（７） 構成を示す図
、第４図は制御回路ＤＳＬ〜ＤＳｊ＋ １の構成を示す
図、第５図は１つの信号線が複数の選択線と短絡する確
率が非常に低い場合の制御回路の構成を示す図である。 １・・・駆動回路、 ２・・・選択回路、１０．２０，
２４・・・検査・記憶回路、１１・・・接地回路、２１
．２５・・・駆動回路。 ＣＩｌ〜Ｃ１ｊ・・・表示素子（液晶）、ｃｃ・・・共
通電極。 Ｔ１１ＡＮＴｉｊＡ、ＴＩＩＢ−ＴｉｊＢ川電界用果型
トランジスタ、０１〜Ｄｊ＋１・・・信号線、５１〜５
ｉ１１・・・選択線、ＤＣ１〜ＤＣｊ＋１．ＳＣ１〜Ｓ
Ｃｉ＋１．ＤＳ１〜ＤＳｊ＋１゜ｓｓｉ〜ＳＳｉ＋ １
・・・制御回路。
Claims (1)
- マトリックス状に配置した表示素子と、その表示素子に
表示信号を印加するための電界効果型トランジスタと、
その表示素子を選択する複数の選択線と、その表示素子
に表示信号を伝達する複数の信号線とから構成され、前
記表示素子に表示信号を印加する複数のルートを有する
アクティブマトリックス型画像表示装置において、上記
選択線及び信号線の欠陥の有無を検出する手段と、その
検査結果を記憶する手段と、その検査結果に基づき欠陥
を有する選択線及び信号線を所定の電気的状態に設定す
る手段とを有することを特徴とする画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16651084A JPS6145280A (ja) | 1984-08-10 | 1984-08-10 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16651084A JPS6145280A (ja) | 1984-08-10 | 1984-08-10 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6145280A true JPS6145280A (ja) | 1986-03-05 |
Family
ID=15832675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16651084A Pending JPS6145280A (ja) | 1984-08-10 | 1984-08-10 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6145280A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6244717A (ja) * | 1985-08-23 | 1987-02-26 | Hitachi Ltd | 表示装置 |
| WO2007037043A1 (ja) * | 2005-09-28 | 2007-04-05 | Sharp Kabushiki Kaisha | 表示パネル及び表示装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55530A (en) * | 1978-06-16 | 1980-01-05 | Suwa Seikosha Kk | Matrix indicator |
| JPS55143582A (en) * | 1979-04-26 | 1980-11-08 | Suwa Seikosha Kk | Liquid crystal unit |
| JPS5677887A (en) * | 1979-11-30 | 1981-06-26 | Citizen Watch Co Ltd | Liquid crystal display unit |
| JPS58143377A (ja) * | 1982-02-22 | 1983-08-25 | セイコーインスツルメンツ株式会社 | 液晶表示パネル |
| JPS58143389A (ja) * | 1982-02-19 | 1983-08-25 | セイコーインスツルメンツ株式会社 | 画像表示装置 |
-
1984
- 1984-08-10 JP JP16651084A patent/JPS6145280A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55530A (en) * | 1978-06-16 | 1980-01-05 | Suwa Seikosha Kk | Matrix indicator |
| JPS55143582A (en) * | 1979-04-26 | 1980-11-08 | Suwa Seikosha Kk | Liquid crystal unit |
| JPS5677887A (en) * | 1979-11-30 | 1981-06-26 | Citizen Watch Co Ltd | Liquid crystal display unit |
| JPS58143389A (ja) * | 1982-02-19 | 1983-08-25 | セイコーインスツルメンツ株式会社 | 画像表示装置 |
| JPS58143377A (ja) * | 1982-02-22 | 1983-08-25 | セイコーインスツルメンツ株式会社 | 液晶表示パネル |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6244717A (ja) * | 1985-08-23 | 1987-02-26 | Hitachi Ltd | 表示装置 |
| WO2007037043A1 (ja) * | 2005-09-28 | 2007-04-05 | Sharp Kabushiki Kaisha | 表示パネル及び表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4260250B2 (ja) | 静電気保護回路を有する液晶表示装置及びこの回路を利用した表示検査方法 | |
| US7622941B2 (en) | Liquid crystal display panel and testing and manufacturing methods thereof | |
| US6624857B1 (en) | Active-matrix-type liquid crystal display panel and method of inspecting the same | |
| EP0321073B1 (en) | Liquid crystal display device | |
| TWI266559B (en) | Method and device for inspecting active matrix substrate, program used for the inspection and information recording medium | |
| US5377030A (en) | Method for testing active matrix liquid crystal by measuring voltage due to charge in a supplemental capacitor | |
| US20060226866A1 (en) | Display apparatus and inspection method | |
| JP2758103B2 (ja) | アクティブマトリクス基板及びその製造方法 | |
| JP2715936B2 (ja) | 薄膜トランジスタ型液晶表示装置とその製造方法 | |
| KR100234940B1 (ko) | 정전기 방지용 액정 표시 패널의 구조 및 그 운영 방법 | |
| US20060279667A1 (en) | Integrated circuit with the cell test function for the electrostatic discharge protection | |
| US8208083B2 (en) | Mother substrate for use in production of a liquid crystal display panel, manufacturing method thereof and display panel | |
| JPS6357000B2 (ja) | ||
| JPH055866A (ja) | アクテイブマトリクス基板の検査方法 | |
| EP0101107A2 (en) | Method of testing a semiconductor memory array | |
| JPH09160073A (ja) | 液晶表示装置 | |
| JPS6145280A (ja) | 画像表示装置 | |
| JP2516197B2 (ja) | 半導体素子の検査方法 | |
| JP2004271840A (ja) | 半導体装置 | |
| JP3192236B2 (ja) | 電子映像装置 | |
| JPH0646345B2 (ja) | アクテイブマトリクス基板 | |
| JPS6120091A (ja) | 画像表示装置 | |
| JPH04225317A (ja) | アクティブマトリックス液晶表示素子 | |
| TW523595B (en) | Matrix substrate, its inspection method and liquid crystal display device | |
| JPH07296600A (ja) | 集積回路、この集積回路を設けた半導体ウェファ及びこの半導体ウェファに設けられた集積回路の検査方法 |