JPS63234533A - ジヨセフソン接合素子の形成方法 - Google Patents
ジヨセフソン接合素子の形成方法Info
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- JPS63234533A JPS63234533A JP62067791A JP6779187A JPS63234533A JP S63234533 A JPS63234533 A JP S63234533A JP 62067791 A JP62067791 A JP 62067791A JP 6779187 A JP6779187 A JP 6779187A JP S63234533 A JPS63234533 A JP S63234533A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
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- Y10S505/832—Josephson junction type
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、極低温において動作する、ＮｂもしくはＮｂ
Ｎ系から成るジョセフソン接合素子の形成方法に係り、
特に接合の微細化と信頼性を向上するために好適な形成
方法に関する。
Ｎ系から成るジョセフソン接合素子の形成方法に係り、
特に接合の微細化と信頼性を向上するために好適な形成
方法に関する。
［従来の技術］
従来のＮｂ／ＡＱＯＸ／Ｎｂ膜から成るジョセフソン接
合素子の形成方法は、特開昭５８−１７６９８３号公報
に記載されている様に下部電極、トンネル障壁層、上部
電極を連続的に形成し、しかる後にドライエツチング法
によって所望の接合および配線パターンを形成する方法
がとられていた。
合素子の形成方法は、特開昭５８−１７６９８３号公報
に記載されている様に下部電極、トンネル障壁層、上部
電極を連続的に形成し、しかる後にドライエツチング法
によって所望の接合および配線パターンを形成する方法
がとられていた。
したがって、この方法はパターンの形成工程が途中に介
在することがないので高品質の接合が得られるという特
徴があった。しかし、従来の接合部の形成方法において
はマイクロショートが生じゃいという問題があった。
在することがないので高品質の接合が得られるという特
徴があった。しかし、従来の接合部の形成方法において
はマイクロショートが生じゃいという問題があった。
［発明が解決しようとする問題点］
第３図は従来のジョセフソン接合素子の作製工程を示し
たものである。すなわち、第３図（ａ）において基板３
１上に、Ｎｂ膜よりなる下部電極３２、トンネル障壁層
となるＡＱＯｘ層３３、Ｎｂ膜よりなる上部電極３４の
Ｎｂ／ＡｆｌＯｘ／Ｎｂの三層膜をスパッタ法により被
着した後、接合形成用のレジストパターン３５を該Ｎｂ
膜上に形成する。ついで、第３図（ｂ）においてＣＦ４
ガスによりＡｆｌＯｘ層３３が層比３るまでエツチング
し接合部以外の上部電極３４を除去する。ついで、第３
図（Ｃ）において、上部電極Ｎｂパターン上のレジスト
をリフトオフマスクとして上部電極３４と同じ高さとな
る様にＳｉよりなる埋戻し絶縁膜３６を全面に被着する
。ついで、第３図（ｄ）において、アセトンによりリフ
トオフを行なって埋戻し絶縁膜３６の埋戻しで平坦化を
行ない、上部電極３４となるＮｂパターンの側壁を保護
する。しかし、この方法において問題となるのは点線丸
印内に示す様に埋戻し絶縁膜３６にパリや溝が形成され
てしまうことである。特に溝が形成されてしまうと、次
の様な問題が生ずる。すなわち、上部電極３４の配線を
行なう際、Ａｒスパッタクリーニングで、該上部電極３
４のＮｂパターン上の酸化膜を完全に除去する必要があ
るが、溝があるとＡｒスパッタクリーニングの際に、Ａ
ｒ粒子がトンネル障壁層となるＡＱＯｘ層３３を破壊し
、下部電極層までエツチングされてしまう。このために
配線膜を被着した際に下部電極間において局部的にマイ
クロショートが生じて信頼性の高いジョセフソン接合素
子を形成することが出来なかった。
たものである。すなわち、第３図（ａ）において基板３
１上に、Ｎｂ膜よりなる下部電極３２、トンネル障壁層
となるＡＱＯｘ層３３、Ｎｂ膜よりなる上部電極３４の
Ｎｂ／ＡｆｌＯｘ／Ｎｂの三層膜をスパッタ法により被
着した後、接合形成用のレジストパターン３５を該Ｎｂ
膜上に形成する。ついで、第３図（ｂ）においてＣＦ４
ガスによりＡｆｌＯｘ層３３が層比３るまでエツチング
し接合部以外の上部電極３４を除去する。ついで、第３
図（Ｃ）において、上部電極Ｎｂパターン上のレジスト
をリフトオフマスクとして上部電極３４と同じ高さとな
る様にＳｉよりなる埋戻し絶縁膜３６を全面に被着する
。ついで、第３図（ｄ）において、アセトンによりリフ
トオフを行なって埋戻し絶縁膜３６の埋戻しで平坦化を
行ない、上部電極３４となるＮｂパターンの側壁を保護
する。しかし、この方法において問題となるのは点線丸
印内に示す様に埋戻し絶縁膜３６にパリや溝が形成され
てしまうことである。特に溝が形成されてしまうと、次
の様な問題が生ずる。すなわち、上部電極３４の配線を
行なう際、Ａｒスパッタクリーニングで、該上部電極３
４のＮｂパターン上の酸化膜を完全に除去する必要があ
るが、溝があるとＡｒスパッタクリーニングの際に、Ａ
ｒ粒子がトンネル障壁層となるＡＱＯｘ層３３を破壊し
、下部電極層までエツチングされてしまう。このために
配線膜を被着した際に下部電極間において局部的にマイ
クロショートが生じて信頼性の高いジョセフソン接合素
子を形成することが出来なかった。
第４図は、上部電極４４の配線電極４７を形成した時に
生じたマイクロショートの一例（点線丸印内）を示した
ものである。この様に埋戻し絶縁膜４６はＡｒスパッタ
クリーニングを行なっても十分に耐え得る様な構造が強
く要求されていた。
生じたマイクロショートの一例（点線丸印内）を示した
ものである。この様に埋戻し絶縁膜４６はＡｒスパッタ
クリーニングを行なっても十分に耐え得る様な構造が強
く要求されていた。
３一
本発明の目的は、上部電極Ｎｂパターンのドライエツチ
ング後における埋戻し用の絶縁膜に溝やパリが生じない
様なジョセフソン接合素子の形成方法を提供することに
ある。
ング後における埋戻し用の絶縁膜に溝やパリが生じない
様なジョセフソン接合素子の形成方法を提供することに
ある。
［問題点を解決するための手段］
本発明においては、上記目的を実現するのにドライエツ
チング後のレジストの断面形状をプラズマ灰化により後
退整形してレジストの一部を除去してテラス部分を形成
し、その後、埋戻し用の絶縁膜を被着することを特徴と
した。
チング後のレジストの断面形状をプラズマ灰化により後
退整形してレジストの一部を除去してテラス部分を形成
し、その後、埋戻し用の絶縁膜を被着することを特徴と
した。
すなわち、接合面積を規定する上部電極Ｎｂパターンの
外周部分だけに絶縁膜が被着される様な構造にして、こ
の絶縁膜をＡｒクリーニング時における保護膜とする。
外周部分だけに絶縁膜が被着される様な構造にして、こ
の絶縁膜をＡｒクリーニング時における保護膜とする。
［作用］
第１図には本発明におけるジョセフソン接合素子の作製
工程図を示す。すなわち、第１図（ａ）においてＣＦ４
ガスを用いてＡＱＯＸ層１３が露出するまで接合部以外
の上部電極１４をエツチング除去する。ついで、第１図
（ｂ）において上部電極１４の上のレジストパターンの
側壁を０２ガスを用いたプラズマエツチングとプラズマ
灰化によって後退整形して上部電極１４の一部にテラス
（点線丸印内に示す。）を形成する。第１図（Ｃ）にお
いて該レジストをリフトオフマスクとして埋戻し絶縁膜
１６を上部電極膜１４よりも少し厚めに全面に被着する
。この時、図からも明らかな様に上部電極１４上のレジ
ストを除去して形成したテラス部分にも埋戻し絶縁膜１
６が被着されているのがわかる。ついで、第１図（ｄ）
においてアセトンによりリフトオフを行って埋戻し絶縁
膜１６がエツチング部分と上部電極１４上の一部に保護
膜として形成されて完了する。この工程では、０２ガス
を用いたプラズマエツチングとプラズマ灰化によって後
退整形する時にレジストの断面形状をわずかに逆台形に
形成することが望ましい。このレジストの断面形状を形
成するには、プラズマ灰化の直前に、予め、スパッタク
リーニングでレジストの表面を硬化処理した後でないと
所望とする形状のリフトオフマスクを形成することが難
しい。
工程図を示す。すなわち、第１図（ａ）においてＣＦ４
ガスを用いてＡＱＯＸ層１３が露出するまで接合部以外
の上部電極１４をエツチング除去する。ついで、第１図
（ｂ）において上部電極１４の上のレジストパターンの
側壁を０２ガスを用いたプラズマエツチングとプラズマ
灰化によって後退整形して上部電極１４の一部にテラス
（点線丸印内に示す。）を形成する。第１図（Ｃ）にお
いて該レジストをリフトオフマスクとして埋戻し絶縁膜
１６を上部電極膜１４よりも少し厚めに全面に被着する
。この時、図からも明らかな様に上部電極１４上のレジ
ストを除去して形成したテラス部分にも埋戻し絶縁膜１
６が被着されているのがわかる。ついで、第１図（ｄ）
においてアセトンによりリフトオフを行って埋戻し絶縁
膜１６がエツチング部分と上部電極１４上の一部に保護
膜として形成されて完了する。この工程では、０２ガス
を用いたプラズマエツチングとプラズマ灰化によって後
退整形する時にレジストの断面形状をわずかに逆台形に
形成することが望ましい。このレジストの断面形状を形
成するには、プラズマ灰化の直前に、予め、スパッタク
リーニングでレジストの表面を硬化処理した後でないと
所望とする形状のリフトオフマスクを形成することが難
しい。
すなわち、ｏ２ガスを用いたスパッタクリーニングとプ
ラズマ灰化処理の設定条件により所望とする任意のレジ
ストの断面形状が得られるわけである。第２図は本発明
の方法で形成した上部電極２４のＮｂパターン上に配線
電極２７を形成した時の一例を示したものである。図で
明らかな様に埋戻し絶縁膜２６に接合部の一部（点線丸
印内に示す、）は保護されているために、接続前のＡｒ
スパッタクリーニングを行ってもマイクロショートを引
き起こす心配がなく接続配線が可能となった。これは、
ドライエツチング後におけるレジストの断面形状がリフ
トオフ用のマスクとして形成出来る様になったからであ
る。
ラズマ灰化処理の設定条件により所望とする任意のレジ
ストの断面形状が得られるわけである。第２図は本発明
の方法で形成した上部電極２４のＮｂパターン上に配線
電極２７を形成した時の一例を示したものである。図で
明らかな様に埋戻し絶縁膜２６に接合部の一部（点線丸
印内に示す、）は保護されているために、接続前のＡｒ
スパッタクリーニングを行ってもマイクロショートを引
き起こす心配がなく接続配線が可能となった。これは、
ドライエツチング後におけるレジストの断面形状がリフ
トオフ用のマスクとして形成出来る様になったからであ
る。
［実施例］
以下、本発明を実施例により詳細に説明する。
本発明により形成した線幅２μｍの制御線を持つインラ
イン型Ｎｂ系ジョセフソン接合素子の断面図を第５図に
示す。
イン型Ｎｂ系ジョセフソン接合素子の断面図を第５図に
示す。
基板には、直径５０ｍｍφの厚さ３５０μｍ、＜１００
＞のＳｉ基板５１を用いた。このＳｉ基板５１には、６
００ｎｍの５ｉ０２からなる熱酸化膜５２が形成されて
いる。次にＳｉ基板５１と熱酸化膜５２上にグランドプ
レーン５３と成る膜厚２Ｏ０ｎｍのＮｂ膜をＤＣマグネ
トロンスパッタ法により被着した。被着条件は、Ａｒ圧
力０．６Ｐａ、堆積速度３ｎｍ／秒とした。次に、眉間
絶縁膜５４としてＳｉＯを膜厚３００ｎｍ被着した。次
に、下部電極５５となる膜厚２Ｏ０ｎｍのＮｂ膜をグラ
ンドプレーン５３と同一条件で被着した。次に、同一ス
パッタ装置内でＳｉ基板５１をＡ１１のターゲットの真
下に移動してＡＱを膜厚５ｎｍ被着した。
＞のＳｉ基板５１を用いた。このＳｉ基板５１には、６
００ｎｍの５ｉ０２からなる熱酸化膜５２が形成されて
いる。次にＳｉ基板５１と熱酸化膜５２上にグランドプ
レーン５３と成る膜厚２Ｏ０ｎｍのＮｂ膜をＤＣマグネ
トロンスパッタ法により被着した。被着条件は、Ａｒ圧
力０．６Ｐａ、堆積速度３ｎｍ／秒とした。次に、眉間
絶縁膜５４としてＳｉＯを膜厚３００ｎｍ被着した。次
に、下部電極５５となる膜厚２Ｏ０ｎｍのＮｂ膜をグラ
ンドプレーン５３と同一条件で被着した。次に、同一ス
パッタ装置内でＳｉ基板５１をＡ１１のターゲットの真
下に移動してＡＱを膜厚５ｎｍ被着した。
ＡＱの堆積速度は０ 、２ ｎｍ／秒とした。ＡＱ膜形
成後、スパッタ装置内に０２ガスを１００ Ｐａ導入し
、室温（２４〜２６℃）中で４０分間の自然酸化を行っ
てＡＱの表面酸化膜であるＡｕｇｘ層５６層形６した（
本実施例ではｘ＝２）。再び、スパッタ装置内を真空排
気した後、Ｓｉ基板５１をＮｂのターゲットの真下に移
動し、ＤＣマグネトロンスパッタ法によりＮｂ膜を１１
００ｎ被着した。三層膜をインラインで形成した後、８
１基板５１をスパッタ装置内から取出した後、まず、下
部電極５５の配線部分およびトンネル接合部分を含むレ
ジストパターンを次の条件で形成した。
成後、スパッタ装置内に０２ガスを１００ Ｐａ導入し
、室温（２４〜２６℃）中で４０分間の自然酸化を行っ
てＡＱの表面酸化膜であるＡｕｇｘ層５６層形６した（
本実施例ではｘ＝２）。再び、スパッタ装置内を真空排
気した後、Ｓｉ基板５１をＮｂのターゲットの真下に移
動し、ＤＣマグネトロンスパッタ法によりＮｂ膜を１１
００ｎ被着した。三層膜をインラインで形成した後、８
１基板５１をスパッタ装置内から取出した後、まず、下
部電極５５の配線部分およびトンネル接合部分を含むレ
ジストパターンを次の条件で形成した。
ＡＺ１３５０Ｊレジストを１．２μｍをスピン塗布した
後、プリベークを９０℃、２Ｏ分間の処理を行った。次
に、光強度７ｍＷ／ａｌＴに紫外光により１２秒間のパ
ターン露光を行った後、ＡＺデベロッパー：水＝１：１
の組成比で液温２４℃中で９０秒間の現像処理を行ない
水洗１２Ｏ秒後、スピン乾燥をしてレジストパターンを
形成した。
後、プリベークを９０℃、２Ｏ分間の処理を行った。次
に、光強度７ｍＷ／ａｌＴに紫外光により１２秒間のパ
ターン露光を行った後、ＡＺデベロッパー：水＝１：１
の組成比で液温２４℃中で９０秒間の現像処理を行ない
水洗１２Ｏ秒後、スピン乾燥をしてレジストパターンを
形成した。
次いで、このＳｉ基板５１をエツチング加工をするため
に、真空装置内に挿入し、減圧した後、ＣＦ４ガスによ
る反応性イオンエツチングにより、ＣＦ４圧力２６Ｐａ
、電力１００Ｗの条件でレジストパターン以外のＮｂ膜
部分を除去した。Ａｎの表面酸化膜が露出した時点でＡ
ｒによるイオンビームエツチングに切り替えてＡｒ圧力
２ Ｘ １０−Ｐａ、加速電圧６００ ｅ Ｖ 、イオ
ン電流密度０．５ｍ Ａ ／ ｃｒｌの条件下で約１分
間のイオンエツチングを行った後、引続いて、下部電極
５５の配線部分を前述した条件で処理を行った。
に、真空装置内に挿入し、減圧した後、ＣＦ４ガスによ
る反応性イオンエツチングにより、ＣＦ４圧力２６Ｐａ
、電力１００Ｗの条件でレジストパターン以外のＮｂ膜
部分を除去した。Ａｎの表面酸化膜が露出した時点でＡ
ｒによるイオンビームエツチングに切り替えてＡｒ圧力
２ Ｘ １０−Ｐａ、加速電圧６００ ｅ Ｖ 、イオ
ン電流密度０．５ｍ Ａ ／ ｃｒｌの条件下で約１分
間のイオンエツチングを行った後、引続いて、下部電極
５５の配線部分を前述した条件で処理を行った。
真空装置内より取り出しアセトンによりリフトオフを行
って下部電極５５とトンネル接合部分を含むパターンを
形成した。
って下部電極５５とトンネル接合部分を含むパターンを
形成した。
次いで、接合面積を決めるレジストパターンを前述した
条件で形成した。接合面積は１，８μｍ口である。再び
、真空装置内に挿入し、前述した下部電極５５の配線パ
ターンと同じ条件でＣＦ４ガスにより上部電極５７をエ
ツチングした。この後、真空装置内より取り出してから
、０２ガスを用いたスパッタエツチングでレジストの表
面の硬化処理を次の条件で行った。０□圧力０．８Ｐａ
、高周波電力２ＯＷ、処理時間３分、引続いて、プラズ
マ灰化を、０２圧力６５ Ｐａ、高周波電力３００Ｗ、
処理時間５分で行った。この結果、レジストの後退寸法
は、約１５０ｎｎであり、レジスト表面は、約１１００
ｎ減少しテラスが形成された。一方、処理後のレジスト
のパターン寸法は上部幅に対し下部幅が約２Ｏ０ｎｍで
形成された。この後、下部電極５５と同じ方法で埋戻し
絶縁膜５８（Ｓｉ膜）の埋戻しを行った。すなわち、反
応性イオンエツチング後の上部電極５８上のレジストパ
ターンをリフトオフマスクにし、膜厚２２Ｏｎｍの埋戻
し絶縁膜５８を被着した後、真空装置内から取り出して
からアセトンによりリフトオフを行ってエツチング部分
の埋戻しと上部電極５７上の保護膜を形成した。この時
点でＡＱの酸化膜（Ａ ｆｌ Ｏｘ層５６）はトンネル
障壁層としての面積が規定される。次いで、上部電極５
７の表面をＡｒスパッタエツチングによりクリーニング
処理を行った。この時の条件は、Ａｒ圧力０．８Ｐａ。
条件で形成した。接合面積は１，８μｍ口である。再び
、真空装置内に挿入し、前述した下部電極５５の配線パ
ターンと同じ条件でＣＦ４ガスにより上部電極５７をエ
ツチングした。この後、真空装置内より取り出してから
、０２ガスを用いたスパッタエツチングでレジストの表
面の硬化処理を次の条件で行った。０□圧力０．８Ｐａ
、高周波電力２ＯＷ、処理時間３分、引続いて、プラズ
マ灰化を、０２圧力６５ Ｐａ、高周波電力３００Ｗ、
処理時間５分で行った。この結果、レジストの後退寸法
は、約１５０ｎｎであり、レジスト表面は、約１１００
ｎ減少しテラスが形成された。一方、処理後のレジスト
のパターン寸法は上部幅に対し下部幅が約２Ｏ０ｎｍで
形成された。この後、下部電極５５と同じ方法で埋戻し
絶縁膜５８（Ｓｉ膜）の埋戻しを行った。すなわち、反
応性イオンエツチング後の上部電極５８上のレジストパ
ターンをリフトオフマスクにし、膜厚２２Ｏｎｍの埋戻
し絶縁膜５８を被着した後、真空装置内から取り出して
からアセトンによりリフトオフを行ってエツチング部分
の埋戻しと上部電極５７上の保護膜を形成した。この時
点でＡＱの酸化膜（Ａ ｆｌ Ｏｘ層５６）はトンネル
障壁層としての面積が規定される。次いで、上部電極５
７の表面をＡｒスパッタエツチングによりクリーニング
処理を行った。この時の条件は、Ａｒ圧力０．８Ｐａ。
高周波型カフ０Ｗ、処理時間３０分で行った。ついで、
Ｎｂ膜を膜厚３００ｎｍ被着した。
Ｎｂ膜を膜厚３００ｎｍ被着した。
Ｎｂ膜の被着条件は、前述のグランドプレーン５３、下
部電極５５．上部電極５７と同様に、ＤＣマグネトロン
スパッタ法によって被着した。再び、スパッタ装置内よ
り取り出した後、前述した同じ条件によりレジストパタ
ーンを形成した。次いで、再び、真空装置内に挿入し減
圧してから、前述した同じ条件で反応性イオンエツチン
グを行ないレジストパターン以外のＮｂ膜をエツチング
除去し、上部電極５７に接続する配線電極５９を形成し
た。その後、真空装置内より取り出してからアセトンに
よりパターン上のレジストを除去した。次いで、層間絶
縁膜６０をＳｉＯを用いて膜厚４５０旧被着し形成した
。なお、この層間絶縁膜６０の形成はＡＺ１３５０Ｊレ
ジストをマスクとしたリフトオフ法を用いた。次いで、
制御線電極６１となるＮｂ膜を前述のスパッタ条件で膜
厚６００ｎｍ被着した。再び、スパッタ装置内より取り
出して、前述した条件でレジストパターンを形成した後
、ＣＦ４ガスによって反応性イオンエツチングを行ない
レジストパターン以外のＮｂ膜をエツチングして制御線
電極６１を形成した。その後、真空装置より取り出して
からアセトンによりパターン上のレジストを除去した。
部電極５５．上部電極５７と同様に、ＤＣマグネトロン
スパッタ法によって被着した。再び、スパッタ装置内よ
り取り出した後、前述した同じ条件によりレジストパタ
ーンを形成した。次いで、再び、真空装置内に挿入し減
圧してから、前述した同じ条件で反応性イオンエツチン
グを行ないレジストパターン以外のＮｂ膜をエツチング
除去し、上部電極５７に接続する配線電極５９を形成し
た。その後、真空装置内より取り出してからアセトンに
よりパターン上のレジストを除去した。次いで、層間絶
縁膜６０をＳｉＯを用いて膜厚４５０旧被着し形成した
。なお、この層間絶縁膜６０の形成はＡＺ１３５０Ｊレ
ジストをマスクとしたリフトオフ法を用いた。次いで、
制御線電極６１となるＮｂ膜を前述のスパッタ条件で膜
厚６００ｎｍ被着した。再び、スパッタ装置内より取り
出して、前述した条件でレジストパターンを形成した後
、ＣＦ４ガスによって反応性イオンエツチングを行ない
レジストパターン以外のＮｂ膜をエツチングして制御線
電極６１を形成した。その後、真空装置より取り出して
からアセトンによりパターン上のレジストを除去した。
以上の工程を経てインライン型Ｎｂ系ジョセフソン接合
素子の作製が完了した。
素子の作製が完了した。
なお、本実施例においては超電導膜としてＮｂを用いた
が、本発明はこれに限られることなく、−１１＝ ＮｂＮ、ＭｏＮ、ＴａＮ、ＴｉＮ、Ｐｂ合金等を用いて
も同様の効果が得られた。また、絶縁膜としてＳｊを用
いたが、Ｓｉｎ、５ｉ０２．ＡＱ２Ｏ３．Ｇｅ。
が、本発明はこれに限られることなく、−１１＝ ＮｂＮ、ＭｏＮ、ＴａＮ、ＴｉＮ、Ｐｂ合金等を用いて
も同様の効果が得られた。また、絶縁膜としてＳｊを用
いたが、Ｓｉｎ、５ｉ０２．ＡＱ２Ｏ３．Ｇｅ。
Ｇｅ○＋Ｍｇ○、ＭｇＦ、５ｎ０２等を用いても同様の
効果が得られた。
効果が得られた。
［発明の効果コ
本発明により、従来問題となっていた下部電極と上部電
極配線間で生ずるマイクロショートが皆無となり信頼性
の高いインライン型Ｎｂ型ジョセフソン接合素子が再現
性良く形成出来る様になった。例えば、１００個直死に
接続した１、８μｍ０のジョセフソン接合の超電導臨界
電流（工。）のバラツキ幅は±７％以内であった。この
ため、回路の動作マージンも大幅に向上する。
極配線間で生ずるマイクロショートが皆無となり信頼性
の高いインライン型Ｎｂ型ジョセフソン接合素子が再現
性良く形成出来る様になった。例えば、１００個直死に
接続した１、８μｍ０のジョセフソン接合の超電導臨界
電流（工。）のバラツキ幅は±７％以内であった。この
ため、回路の動作マージンも大幅に向上する。
また、本発明の方法を用いて１．５μｍ０の十字型接合
を形成し、１００個直死に接続したジョセフソン接合の
超電導臨界電流（■ｏ）のバラツキ幅は±６％以内であ
り、マイクロショートはまったく見られず再現性も良い
結果が得られた。
を形成し、１００個直死に接続したジョセフソン接合の
超電導臨界電流（■ｏ）のバラツキ幅は±６％以内であ
り、マイクロショートはまったく見られず再現性も良い
結果が得られた。
一１２＝
第１図は本発明のジョセフソン接合素子の作製工程図、
第２図は本発明の方法を用いた接続配線を示す断面図、
第３図は従来方法のジョセフソン接合素子の作製工程図
、第４図は従来方法の埋戻し法を用いた接続配線を示す
断面図、第５図は本発明で作成したインライン型Ｎｂ系
ジョセフソン接合素子の断面図である。 １１．２１，３１，４．１・・・基板、５１・・Ｓｉ基
板、１２，２２，３２，４２．５５・・・下部電極、１
５．３５・・・レジストパターン、１３，２３゜３３．
４３，５６．＝−ＡＱＯｘ層、１４，２４゜３４．４４
．５７・・・上部電極、１６，２６，３６゜４６．５８
・・・埋戻し絶縁膜、２７，４．７．５９・・・配線電
極、５２・・・熱酸化膜、５３・・・グランドプレーン
、５４．６０・・・層間絶縁膜、６１・・・制御線電極
。
第２図は本発明の方法を用いた接続配線を示す断面図、
第３図は従来方法のジョセフソン接合素子の作製工程図
、第４図は従来方法の埋戻し法を用いた接続配線を示す
断面図、第５図は本発明で作成したインライン型Ｎｂ系
ジョセフソン接合素子の断面図である。 １１．２１，３１，４．１・・・基板、５１・・Ｓｉ基
板、１２，２２，３２，４２．５５・・・下部電極、１
５．３５・・・レジストパターン、１３，２３゜３３．
４３，５６．＝−ＡＱＯｘ層、１４，２４゜３４．４４
．５７・・・上部電極、１６，２６，３６゜４６．５８
・・・埋戻し絶縁膜、２７，４．７．５９・・・配線電
極、５２・・・熱酸化膜、５３・・・グランドプレーン
、５４．６０・・・層間絶縁膜、６１・・・制御線電極
。
Claims (1)
- 【特許請求の範囲】 １、下記の工程を含むことを特徴とするジョセフソン接
合素子の形成方法。 （１）所定基板上に形成された超電導薄膜上に所望形状
のレジスト膜を形成する工程。 （２）前記レジスト膜をマスクとして前記超電導薄膜を
ドライエッチングする工程。 （３）残存した前記レジスト膜を酸素プラズマに接して
前記レジスト膜の断面形状を後退整形する工程。 （４）前記基板全面に絶縁膜を被着する工程。 （５）前記レジスト膜を前記レジスト膜上に被着した絶
縁膜とともに除去する工程。 ２、前記超電導薄膜は、Ｎｂ／ＡｌＯ＿ｘ／Ｎｂ、Ｎｂ
／ＡｌＯ＿ｘ／ＮｂＮ、およびＮｂＮ／Ｎｂ＿２Ｏ＿５
／ＮｂＮのうちの一者なる三層膜構造から成ることを特
徴とする特許請求の範囲第１項記載のジョセフソン接合
素子の形成方法。 ３、前記絶縁膜はＳｉ、ＳｉＯ、ＳｉＯ＿２、Ａｌ＿２
Ｏ＿３、Ｇｅ、ＭｇＦ、ＳｎＦ、ＭｇＯの群から選ばれ
た少なくとも一者であることを特徴とする特許請求の範
囲第１項記載のジョセフソン接合素子の形成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067791A JPS63234533A (ja) | 1987-03-24 | 1987-03-24 | ジヨセフソン接合素子の形成方法 |
| GB8801989A GB2203009B (en) | 1987-03-24 | 1988-01-29 | A method of forming josephson junction devices |
| US07/150,796 US4904619A (en) | 1987-03-24 | 1988-02-01 | Method of forming Josephson junction devices |
| DE3803511A DE3803511A1 (de) | 1987-03-24 | 1988-02-05 | Verfahren zur herstellung von einrichtungen mit josephson-uebergang |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067791A JPS63234533A (ja) | 1987-03-24 | 1987-03-24 | ジヨセフソン接合素子の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63234533A true JPS63234533A (ja) | 1988-09-29 |
Family
ID=13355126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62067791A Pending JPS63234533A (ja) | 1987-03-24 | 1987-03-24 | ジヨセフソン接合素子の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4904619A (ja) |
| JP (1) | JPS63234533A (ja) |
| DE (1) | DE3803511A1 (ja) |
| GB (1) | GB2203009B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02203576A (ja) * | 1989-02-02 | 1990-08-13 | Agency Of Ind Science & Technol | ジョセフソン接合素子の形成方法 |
| JPH03233982A (ja) * | 1990-02-09 | 1991-10-17 | Hitachi Ltd | ジョセフソン接合素子のパターン形成方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234533A (ja) * | 1987-03-24 | 1988-09-29 | Agency Of Ind Science & Technol | ジヨセフソン接合素子の形成方法 |
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| US9741918B2 (en) | 2013-10-07 | 2017-08-22 | Hypres, Inc. | Method for increasing the integration level of superconducting electronics circuits, and a resulting circuit |
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| JPS60113484A (ja) * | 1983-11-24 | 1985-06-19 | Fujitsu Ltd | ジョセフソン集積回路装置の製造方法 |
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| JPS63234533A (ja) * | 1987-03-24 | 1988-09-29 | Agency Of Ind Science & Technol | ジヨセフソン接合素子の形成方法 |
-
1987
- 1987-03-24 JP JP62067791A patent/JPS63234533A/ja active Pending
-
1988
- 1988-01-29 GB GB8801989A patent/GB2203009B/en not_active Expired - Fee Related
- 1988-02-01 US US07/150,796 patent/US4904619A/en not_active Expired - Fee Related
- 1988-02-05 DE DE3803511A patent/DE3803511A1/de active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| US4904619A (en) | 1990-02-27 |
| GB2203009B (en) | 1991-02-20 |
| GB2203009A (en) | 1988-10-05 |
| DE3803511A1 (de) | 1988-10-06 |
| DE3803511C2 (ja) | 1992-02-13 |
| GB8801989D0 (en) | 1988-02-24 |
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