JPS63211935A - クロツク再生回路 - Google Patents
クロツク再生回路Info
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- JPS63211935A JPS63211935A JP62044387A JP4438787A JPS63211935A JP S63211935 A JPS63211935 A JP S63211935A JP 62044387 A JP62044387 A JP 62044387A JP 4438787 A JP4438787 A JP 4438787A JP S63211935 A JPS63211935 A JP S63211935A
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- 238000011084 recovery Methods 0.000 title description 6
- 238000005070 sampling Methods 0.000 claims abstract description 27
- 238000001514 detection method Methods 0.000 claims abstract description 10
- 238000011069 regeneration method Methods 0.000 claims description 12
- 230000008929 regeneration Effects 0.000 claims description 11
- 230000001172 regenerating effect Effects 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005562 fading Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
■チャンネルとＱチャンネルとの２系列の各検波入力信
号を所定のレベルで識別し元の信号に復調する多値ＱＡ
Ｍ方式の識別回路において２例えばＩチャンネルの識別
後のデータを基に最通なサンプリング・クロックを再生
するクロック再生部と、Ｑチャンネルの識別後のデータ
を基に上記クロック再生部で再生されたクロックに対し
位相制御を行って最通なサンプリング・クロックを再生
するタイミング制御回路部とを設け、■チャンネル及び
Ｑチャンネルの各識別器に最通なタイミングとなるサン
プリング・クロックを再生するようにしたものである。
号を所定のレベルで識別し元の信号に復調する多値ＱＡ
Ｍ方式の識別回路において２例えばＩチャンネルの識別
後のデータを基に最通なサンプリング・クロックを再生
するクロック再生部と、Ｑチャンネルの識別後のデータ
を基に上記クロック再生部で再生されたクロックに対し
位相制御を行って最通なサンプリング・クロックを再生
するタイミング制御回路部とを設け、■チャンネル及び
Ｑチャンネルの各識別器に最通なタイミングとなるサン
プリング・クロックを再生するようにしたものである。
本発明は、クロック再生回路、特に多値ＱＡＭ方弐の復
調回路において、その識別のタイミングを定めるクロッ
ク再生回路に関するものである。
調回路において、その識別のタイミングを定めるクロッ
ク再生回路に関するものである。
従来の多値ＱＡＭ方弐の識別回路において、識別器の識
別タイミングを決めるサンプリング・クロックは、識別
器でディジタル化される前のアナログ信号から抽出し、
クロック再生を行っていた。
別タイミングを決めるサンプリング・クロックは、識別
器でディジタル化される前のアナログ信号から抽出し、
クロック再生を行っていた。
識別器でディジタル化される前のアナログ信号から微分
器、全波整流器、フィルタ等を使用してクロックを抽出
し再生する従来のクロック再生法では、アイ・パターン
のアイが最も開いている位置にサンプリング・クロック
を手動で定めるようにしているため１時間変化、温度変
化や何らかの影響で最初に設定された位置から狂ってし
まうと。
器、全波整流器、フィルタ等を使用してクロックを抽出
し再生する従来のクロック再生法では、アイ・パターン
のアイが最も開いている位置にサンプリング・クロック
を手動で定めるようにしているため１時間変化、温度変
化や何らかの影響で最初に設定された位置から狂ってし
まうと。
そのまま狂いばなしの状態となり、レベル識別の際、ア
イ・パターンの最通位置からずれたタイミングでレベル
の識別を行うようになり、誤り率が高くなる欠点があっ
た。
イ・パターンの最通位置からずれたタイミングでレベル
の識別を行うようになり、誤り率が高くなる欠点があっ
た。
そのため、常にアイ・パターンの最通位置でレベル識別
を行うようにするクロックの再生が望まれている。
を行うようにするクロックの再生が望まれている。
（問題点を解決するための手段〕
第１図は本発明に係わるクロック再生回路の原理構成図
を示しており、ｌ、２は識別器、３はクロック再生部、
４は電圧制御発振器、５はクロック制御回路、６はタイ
ミング制御回路部、７は移相器、８は位相制御回路を表
している。
を示しており、ｌ、２は識別器、３はクロック再生部、
４は電圧制御発振器、５はクロック制御回路、６はタイ
ミング制御回路部、７は移相器、８は位相制御回路を表
している。
識別器１，２は該識別器１，２にそれぞれ入力されるＩ
、Ｑチャンネルの検波入力を所定の識別レベルで識別し
、ディジタル信号のデータとじて出力するＡ／Ｄ変換器
である。この識別タイミングは、以後に説明するクロッ
ク再生部３及びタイミング制御回路部６から出力される
各サンプリング・クロックによって決定付けられている
。
、Ｑチャンネルの検波入力を所定の識別レベルで識別し
、ディジタル信号のデータとじて出力するＡ／Ｄ変換器
である。この識別タイミングは、以後に説明するクロッ
ク再生部３及びタイミング制御回路部６から出力される
各サンプリング・クロックによって決定付けられている
。
クロック再生部３は、■チャンネルの識別器１によって
識別されたディジタルのデータを基に。
識別されたディジタルのデータを基に。
■チャンネルの検波入力についてのアイ・パターンの最
通位置に識別器１のサンプリング・クロックを発生させ
るクロック再生部である。そしてクロックの安定化をは
かるため、ＰＬＬ回路構成が採用されている。
通位置に識別器１のサンプリング・クロックを発生させ
るクロック再生部である。そしてクロックの安定化をは
かるため、ＰＬＬ回路構成が採用されている。
クロック制御回路５は、識別器１で識別された■チャン
ネルの出力データを基に、当該出力データのあるべき値
からのずれを検出して電圧制御発振器４に制御電圧を送
出し、該電圧制御発振器４から識別器１ヘアイ・パター
ンの最通位置にサンプリング・クロックを発生させる制
御を行う。
ネルの出力データを基に、当該出力データのあるべき値
からのずれを検出して電圧制御発振器４に制御電圧を送
出し、該電圧制御発振器４から識別器１ヘアイ・パター
ンの最通位置にサンプリング・クロックを発生させる制
御を行う。
タイミング制御回路部６は、Ｑチャンネルの識別器２に
よって識別されたディジタルのデータを基に、Ｑチャン
ネルの検波入力についてのアイ・パターンの最通位置に
識別器２のサンプリング・クロックを発生させるクロッ
ク再生部である。該タイミング制御回路部６では、上記
クロック再生部３からクロックを受け、該クロックに対
し位相制御を行って識別器２への最通サンプリング・ク
ロックを得る構成となっている。そして該タイミング制
御回路部６もＰＬＬ回路構成が採用され。
よって識別されたディジタルのデータを基に、Ｑチャン
ネルの検波入力についてのアイ・パターンの最通位置に
識別器２のサンプリング・クロックを発生させるクロッ
ク再生部である。該タイミング制御回路部６では、上記
クロック再生部３からクロックを受け、該クロックに対
し位相制御を行って識別器２への最通サンプリング・ク
ロックを得る構成となっている。そして該タイミング制
御回路部６もＰＬＬ回路構成が採用され。
クロックの安定化がはかられている。
位相制御回路８は、ｖａ別器２で識別されたＱチャンネ
ルの出力データを基に、移相器７へ補正されるべき位相
骨の制御信号を送出し、該移相器７に入力されるクロッ
ク再生部３からのクロックに位相制御を行わせ、最通位
置にサンプリング・クロックを発生させる制御を行う。
ルの出力データを基に、移相器７へ補正されるべき位相
骨の制御信号を送出し、該移相器７に入力されるクロッ
ク再生部３からのクロックに位相制御を行わせ、最通位
置にサンプリング・クロックを発生させる制御を行う。
識別器１に入力したＩチャンネルの検波入力は。
該識別器ｌで所定の識別レベルと比較され、ディジタル
化されたＩチャンネルのデータが出力される。同様に、
識別器２に入力されたＱチャンネルの検波入力は、該識
別器２で所定の識別レベルと比較され、ディジタル化さ
れたＱチャンネルのデータが出力される。クロック再生
部３内のクロック制御回路５は、■チャンネルの識別後
のデータを基に、現時点で識別されたタイミングがアイ
・パターンの最通位置で行われたかどうか検出し。
化されたＩチャンネルのデータが出力される。同様に、
識別器２に入力されたＱチャンネルの検波入力は、該識
別器２で所定の識別レベルと比較され、ディジタル化さ
れたＱチャンネルのデータが出力される。クロック再生
部３内のクロック制御回路５は、■チャンネルの識別後
のデータを基に、現時点で識別されたタイミングがアイ
・パターンの最通位置で行われたかどうか検出し。
識別タイミングが最通位置からずれている場合。
その補正すべき制御信号を電圧制御発振器４へ送出する
。クロック制御回路５から上記制御信号を受けた電圧制
御発振器４は、該制御信号に対応してアイ・パターンの
最通位置でレベル識別が行われるべきサンプリング・ク
ロックを発生させる。
。クロック制御回路５から上記制御信号を受けた電圧制
御発振器４は、該制御信号に対応してアイ・パターンの
最通位置でレベル識別が行われるべきサンプリング・ク
ロックを発生させる。
一方、タイミング制御回路部６内の位相制御回路８は、
Ｑチャンネルの識別後のデータを基に。
Ｑチャンネルの識別後のデータを基に。
現時点で識別されたタイミングがアイ・パターンの最通
位置で行われたかどうかを検出し、識別タイミングが最
通位置からずれている場合、その補正すべき制御信号を
移相器７へ送出する０位相制御回路８から上記制御信号
を受けた移相器７は。
位置で行われたかどうかを検出し、識別タイミングが最
通位置からずれている場合、その補正すべき制御信号を
移相器７へ送出する０位相制御回路８から上記制御信号
を受けた移相器７は。
クロック再生部３から供給されるクロックに対し該制御
信号に応じた位相制御を行い、アイ・パターンの最通位
置でレベル識別が行われるべきサンプリング・クロック
を発生させる。
信号に応じた位相制御を行い、アイ・パターンの最通位
置でレベル識別が行われるべきサンプリング・クロック
を発生させる。
以下第２図以後の図面を参照しつつ本発明の一実施例を
説明する。
説明する。
第２図は本発明に係わるクロック再生回路の一実施例構
成、第３図は識別タイミングのずれを補正する補正説明
図を示している。
成、第３図は識別タイミングのずれを補正する補正説明
図を示している。
第２図において、符号１． ２． ４． ７は第１図の
ものに対応しており、９は傾き判定回路、１０はＤ型フ
リップ・フロップ、１１は低域フィルタ。
ものに対応しており、９は傾き判定回路、１０はＤ型フ
リップ・フロップ、１１は低域フィルタ。
１２ないし１４は時間保持回路、１５は排他的オア回路
、１６はモード切換回路、１７は傾き判定回路、１８は
Ｄ型フリップ・フロツグ、１９は低域フィルタ、２０な
いし２２は時間保持回路、２３は排他的オア回路、２４
はモード切換回路を表している。
、１６はモード切換回路、１７は傾き判定回路、１８は
Ｄ型フリップ・フロツグ、１９は低域フィルタ、２０な
いし２２は時間保持回路、２３は排他的オア回路、２４
はモード切換回路を表している。
識別器ｌに入力された！チャンネルの検波入力は、電圧
制御発振器４から入力されるサンプリング・クロックの
タイミングでレベルの識別が行われる。このレベル識別
後のデータが傾き判定回路９に入力されるようになって
いる。第３図図示の如く、比較されるべきタイミングＴ
０における識別後のデータは時間保持回路１２を介して
傾き判定回路９へ入力され、その１つ前のタイミングＴ
ｔにおける識別後のデータは１時間保持回路１３を介し
て傾き判定回路９に入力され、その１つ後のタイミング
Ｔ −＋における識別後のデータは直接傾き判定回路９
に入力される。これらの３つのタイミングＴ＋ 、Ｔｏ
、Ｔ−＋における識別後のデータからタイミングＴ０
の傾きが判定される。第３図（１）図示の如く、タイミ
ングＴ−，とＴｏ及びタイミングＴ、とＴ１との間で単
調増加し、タイミングＴ０の傾きが正で識別器ｌから出
力される値があるべき値りよりも誤差信号ε目をもって
いて当該誤差信号８１．が正のとき、現時点Ｔｏでのサ
ンプリング・クロックの発生タイミングは真のタイミン
グ点Ｔ０′よりプラス側、すなわち進み方向にずれてお
り、該誤差信号ε、ｉが負のときには。
制御発振器４から入力されるサンプリング・クロックの
タイミングでレベルの識別が行われる。このレベル識別
後のデータが傾き判定回路９に入力されるようになって
いる。第３図図示の如く、比較されるべきタイミングＴ
０における識別後のデータは時間保持回路１２を介して
傾き判定回路９へ入力され、その１つ前のタイミングＴ
ｔにおける識別後のデータは１時間保持回路１３を介し
て傾き判定回路９に入力され、その１つ後のタイミング
Ｔ −＋における識別後のデータは直接傾き判定回路９
に入力される。これらの３つのタイミングＴ＋ 、Ｔｏ
、Ｔ−＋における識別後のデータからタイミングＴ０
の傾きが判定される。第３図（１）図示の如く、タイミ
ングＴ−，とＴｏ及びタイミングＴ、とＴ１との間で単
調増加し、タイミングＴ０の傾きが正で識別器ｌから出
力される値があるべき値りよりも誤差信号ε目をもって
いて当該誤差信号８１．が正のとき、現時点Ｔｏでのサ
ンプリング・クロックの発生タイミングは真のタイミン
グ点Ｔ０′よりプラス側、すなわち進み方向にずれてお
り、該誤差信号ε、ｉが負のときには。
サンプリング発生のタイミングが真のタイミング点Ｔ
ｏ ’ よりマイナス側、すなわち遅れ方向にずれてい
ることを表す、またタイミングＴ −＋とＴ。
ｏ ’ よりマイナス側、すなわち遅れ方向にずれてい
ることを表す、またタイミングＴ −＋とＴ。
及びタイミングＴ０とＴＬとの間で単調減少し。
タイミングＴ６の傾きが負のときには、逆となる。
従って傾き判定回路９によって判定されるタイミングＴ
０の傾きと、ｇｌｉ別器１から出力される誤差信号６目
の正負によって、現時点、すなわちタイミングＴ０での
サンプリング・クロックの発生タイミングが真のタイミ
ング点Ｔ０′から進み方向にあるか遅れ方向にあるかが
傾き判定回路９により判定される。
０の傾きと、ｇｌｉ別器１から出力される誤差信号６目
の正負によって、現時点、すなわちタイミングＴ０での
サンプリング・クロックの発生タイミングが真のタイミ
ング点Ｔ０′から進み方向にあるか遅れ方向にあるかが
傾き判定回路９により判定される。
また、第３図（ＩＩ）図示の如く、タイミングＴ −＋
とＴｏとの間では単１１ｉｉｔＪｊｉ少、タイミングＴ
０とＴ１との間では単調増加或いはその逆の時の様にタ
イミングＴ −＋とＴ、との間で極値を有するときには
。
とＴｏとの間では単１１ｉｉｔＪｊｉ少、タイミングＴ
０とＴ１との間では単調増加或いはその逆の時の様にタ
イミングＴ −＋とＴ、との間で極値を有するときには
。
傾き判定回路９は判定を行わない。
そして識別器１から出力される誤差信号εｌ□は。
時間保持回路１４によって現時点のタイミングＴ。
の時間合わせが行われ、排他的オア回路１５を介してＤ
型フリップ・フロップｌＯに入力される。
型フリップ・フロップｌＯに入力される。
該り型フリップ・フロップｌＯには、傾き判定回路９か
らの判定信号が排他的オア回路１５に入力されており９
該傾き判定回路９の判定信号に応じて、Ｄ型フリップ・
フロップｌＯに入力される時間保持回路１４からの誤差
信号ε目の極性を反転させている。また該り型フリップ
・フロップ１０には電圧制御発振器４からのクロックが
傾き判定回路９を介して入力されており、このクロック
と上記排他的オア回路１５からの誤差信号ａｌｌとの位
相が、該り型フリップ・フロップ１０で比較される。そ
の位相差に応じた差信号が低域フィルタ１１を介して電
圧制御発振器４に入力される。該電圧制御発振器４は上
記り型フリ７プ・フロップ１０からの差信号に応じた周
波数のクロックを発生させる。従って、ハイ・パターン
の最通位置となるべきタイミングにサンプリング・クロ
ックが発生し、該サンプリング・クロックが識別器１へ
入力される。
らの判定信号が排他的オア回路１５に入力されており９
該傾き判定回路９の判定信号に応じて、Ｄ型フリップ・
フロップｌＯに入力される時間保持回路１４からの誤差
信号ε目の極性を反転させている。また該り型フリップ
・フロップ１０には電圧制御発振器４からのクロックが
傾き判定回路９を介して入力されており、このクロック
と上記排他的オア回路１５からの誤差信号ａｌｌとの位
相が、該り型フリップ・フロップ１０で比較される。そ
の位相差に応じた差信号が低域フィルタ１１を介して電
圧制御発振器４に入力される。該電圧制御発振器４は上
記り型フリ７プ・フロップ１０からの差信号に応じた周
波数のクロックを発生させる。従って、ハイ・パターン
の最通位置となるべきタイミングにサンプリング・クロ
ックが発生し、該サンプリング・クロックが識別器１へ
入力される。
なお、上記第３図図示の曲＆’１（ＩＩ）の場合のよう
に傾き判定回路９が判定できない場合には、既に判って
いる１つ前の状態のクロックが再生されるようになって
いる。
に傾き判定回路９が判定できない場合には、既に判って
いる１つ前の状態のクロックが再生されるようになって
いる。
モード切換回路１６は、識別器１へ入力されるサンプリ
ング・クロックが大きくくずれたり、フェージング等で
アイ・パターンが潰れたりしたとき、上記説明のクロッ
ク補正では十分に検出されないので、そのモードを切り
換え、この様な時にでもタイミングＴ０の傾きが判定で
きる別のモードに切り換えるためのものである。該モー
ド切換回路１６は識別器１の８．ム、８ｚ、の出力信号
によって切り換えられるようになっている。
ング・クロックが大きくくずれたり、フェージング等で
アイ・パターンが潰れたりしたとき、上記説明のクロッ
ク補正では十分に検出されないので、そのモードを切り
換え、この様な時にでもタイミングＴ０の傾きが判定で
きる別のモードに切り換えるためのものである。該モー
ド切換回路１６は識別器１の８．ム、８ｚ、の出力信号
によって切り換えられるようになっている。
また、識別ｔＳ２に入力されたＱチャンネルの検波入力
は、上記電圧制御発振器４から出力されるクロックに対
し移相器７で位相制御されたサンプリング・クロックに
より、そのレベル識別が行われる。該移相器７によって
位相制御される位相分は、傾き判定回路１７．Ｄ型フリ
ップ・フロップ１８、低域フィルタ１９．時間保持回路
２０ないし２２によりて決定される。これらの動作は上
記説明と全く同様であり９低域フイルタ１９から位相制
御を行うべき位相分の制御信号が移相器７に入力される
ようになっている。従ってｌチャンネル側で再生された
電圧制御発振器４からのクロックを受け、該クロックに
対し上記位相制御を行うべき位相分だけ移相器７で位相
をずらし、ｖａ別器２へのサンプリング・クロックとし
ている。これにより、簡易な回路構成によってＱチャン
ネルのクロックを再生することができる。また、モード
切換回路２４についても上記Ｉチャンネルの場合と同様
であり、そのモード切り換えが行われる様になっている
。
は、上記電圧制御発振器４から出力されるクロックに対
し移相器７で位相制御されたサンプリング・クロックに
より、そのレベル識別が行われる。該移相器７によって
位相制御される位相分は、傾き判定回路１７．Ｄ型フリ
ップ・フロップ１８、低域フィルタ１９．時間保持回路
２０ないし２２によりて決定される。これらの動作は上
記説明と全く同様であり９低域フイルタ１９から位相制
御を行うべき位相分の制御信号が移相器７に入力される
ようになっている。従ってｌチャンネル側で再生された
電圧制御発振器４からのクロックを受け、該クロックに
対し上記位相制御を行うべき位相分だけ移相器７で位相
をずらし、ｖａ別器２へのサンプリング・クロックとし
ている。これにより、簡易な回路構成によってＱチャン
ネルのクロックを再生することができる。また、モード
切換回路２４についても上記Ｉチャンネルの場合と同様
であり、そのモード切り換えが行われる様になっている
。
第４図は本発明に係わるクロック再生回路の具体的回路
構成を示しており、６４値ＣＡＭのものである。
構成を示しており、６４値ＣＡＭのものである。
同図において、符号１．２，４．７は第１図のものに対
応し、１０ないし１６．１８ないし２４は第２図のもの
に対応している。２５はＲＯＭ。
応し、１０ないし１６．１８ないし２４は第２図のもの
に対応している。２５はＲＯＭ。
２６はアンド回路、２７はＲＯＭ、２８はアンド回路を
表している。
表している。
識別器１．２はＡ／Ｄ変換器が使用されており。
１２ないし１３及び２０ないし２２の時間保持回路にフ
リップ・フロップが用いられている。
リップ・フロップが用いられている。
ＲＯＭ２５には識別器ｌのＡ／Ｄ変換器が出力する３ビ
ツトのデータ、即ちり、Ｉｇ、Ｉｔのデータで、該デー
タがとり得るパターンの数、識別レベル数、傾きの正負
の数等、あらゆる組み合わせに対する補正値が予め記憶
されている。
ツトのデータ、即ちり、Ｉｇ、Ｉｔのデータで、該デー
タがとり得るパターンの数、識別レベル数、傾きの正負
の数等、あらゆる組み合わせに対する補正値が予め記憶
されている。
同様にＲＯＭ２７には識別器２のＡ／Ｄ変換器が出力す
るＱｌ 、 Ｑｔ 、Ｑ３のデータで、該データがとり
得るパターンの数、識別レベル数、傾きの正負の数等、
あらゆる組み合わせに対する補正値が予め記憶されてい
る。
るＱｌ 、 Ｑｔ 、Ｑ３のデータで、該データがとり
得るパターンの数、識別レベル数、傾きの正負の数等、
あらゆる組み合わせに対する補正値が予め記憶されてい
る。
従って１例えばＩチャンネルの識別器ｌで識別されたタ
イミングＴ＋ 、Ｔｏ 、Ｔ−ｒでの各３ビツトのデー
タ（１＋、Ｉｔ、１３）をアドレスとしてＲＯＭ２５が
アクセスされ、現時点でのタイミングＴ０における傾き
と本来とるべき値との差のデータがＲＯＭ２５から読み
出され、傾きの信号は排他的オア回路１５へ入力され１
本来とるべき値との差の信号はアンド回路２６に入力さ
れる。
イミングＴ＋ 、Ｔｏ 、Ｔ−ｒでの各３ビツトのデー
タ（１＋、Ｉｔ、１３）をアドレスとしてＲＯＭ２５が
アクセスされ、現時点でのタイミングＴ０における傾き
と本来とるべき値との差のデータがＲＯＭ２５から読み
出され、傾きの信号は排他的オア回路１５へ入力され１
本来とるべき値との差の信号はアンド回路２６に入力さ
れる。
識別器１から出力される■４のデータ（小数点第１桁目
のデータ即ち８口）はフリップ・フロップ１４を介して
現時点のタイミングＴ０の時間合わせが行われた上で排
他的オア回路１５に入力されている。該排他的オア回路
１５を介して得られる上記フリップ・フロップ１４で時
間合わせされた信号と、電圧制御発振器４からのアンド
回路２６を経由したクロックとがＤ型フリップ・フロッ
プ１０で位相比較され、その差信号が低域フィルタ１１
を介して電圧制御発振器４に入力される。従って該電圧
制御発振器４から補正された周波数のクロックが再生さ
れる。
のデータ即ち８口）はフリップ・フロップ１４を介して
現時点のタイミングＴ０の時間合わせが行われた上で排
他的オア回路１５に入力されている。該排他的オア回路
１５を介して得られる上記フリップ・フロップ１４で時
間合わせされた信号と、電圧制御発振器４からのアンド
回路２６を経由したクロックとがＤ型フリップ・フロッ
プ１０で位相比較され、その差信号が低域フィルタ１１
を介して電圧制御発振器４に入力される。従って該電圧
制御発振器４から補正された周波数のクロックが再生さ
れる。
Ｑチャンネルも全く同様の動作が行われるが。
電圧制御発振器４で得られたクロックに対し、尋相器７
でその補正されるべき位相分の位相制御されたクロック
が、該移相器７から出力される。
でその補正されるべき位相分の位相制御されたクロック
が、該移相器７から出力される。
以上の説明から、■チャンネルとＱチャンネルとを入れ
換えた構成、すなわち！チャンネル側に移相器７を設け
、Ｑチャンネル側のクロックに対し位相制御させてクロ
ックを再生する構成としても同様にクロックを再生する
ことができることは明らかである。
換えた構成、すなわち！チャンネル側に移相器７を設け
、Ｑチャンネル側のクロックに対し位相制御させてクロ
ックを再生する構成としても同様にクロックを再生する
ことができることは明らかである。
以上説明した如く１本発明によれば、■チャンネル、Ｑ
チャンネルの識別後のデータを基にクロックを再生して
いるので、当該識別後のデータとあるべきデータとの差
を抽出することが確実に行い得るものとなる。そしてＰ
ＬＬ回路構成によって一方側チヤンネルのクロックを再
生し、他方の側のチャンネルのクロックは、再生された
クロックに位相制御を行ってクロックを再生するように
したので１回路構成が簡単となり、またＰＬＬ回路構成
で再生していることにより、クロックが安定して再生さ
れる。
チャンネルの識別後のデータを基にクロックを再生して
いるので、当該識別後のデータとあるべきデータとの差
を抽出することが確実に行い得るものとなる。そしてＰ
ＬＬ回路構成によって一方側チヤンネルのクロックを再
生し、他方の側のチャンネルのクロックは、再生された
クロックに位相制御を行ってクロックを再生するように
したので１回路構成が簡単となり、またＰＬＬ回路構成
で再生していることにより、クロックが安定して再生さ
れる。
第１図は本発明に係わるクロック再生回路の原理構成図
、第２図は本発明に係わるクロック再生回路の一実施例
構成、第３図は識別タイミングのずれを補正する補正説
明図、第４図は本発明に係わるクロック再生回路の具体
的回路構成を示している。 図中、１．２は識別器、３はクロック再生部。 ４は電圧制御発振器、５はクロック制御回路、６はタイ
ミング制御回路部、７は移相器、８は位相制御回路、９
．１７は傾き判定回路、２５．２７はＲＯＭを表してい
る。
、第２図は本発明に係わるクロック再生回路の一実施例
構成、第３図は識別タイミングのずれを補正する補正説
明図、第４図は本発明に係わるクロック再生回路の具体
的回路構成を示している。 図中、１．２は識別器、３はクロック再生部。 ４は電圧制御発振器、５はクロック制御回路、６はタイ
ミング制御回路部、７は移相器、８は位相制御回路、９
．１７は傾き判定回路、２５．２７はＲＯＭを表してい
る。
Claims (1)
- 【特許請求の範囲】 １チャンネルとＱチャンネルとの２系列の検波入力を所
定のサンプリング・クロックでそれぞれ識別する識別器
（１）、（２）を備えた多値ＱＡＭ方式の識別回路にお
いて、いずれか一方のチャンネルの識別器（１）で識別
されたデータを基に、該識別器（１）のサンプリング・
クロックを再生させるクロック再生部（３）と、 該クロック再生部（３）で再生されたクロックに対し位
相制御を行い他方のチャンネルの識別器（２）へ与える
タイミング制御回路部（６）とを備え、該タイミング制
御回路部（６）はクロック再生部（３）で再生されたク
ロックの位相を可変する移相器（７）と、他方のチャン
ネルの識別器（２）で識別されたデータを基にその補正
されるべき位相分を検出し、上記移相器（７）に入力さ
れたクロックに対し補正されるべき位相分の制御信号を
移相器（７）に送出する位相制御回路（８） とを備え、各チャンネルの識別器（１）、（２）に最通
の識別タイミングとなるクロックをそれぞれ再生するよ
うにしたことを特徴とするクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044387A JPH06103882B2 (ja) | 1987-02-27 | 1987-02-27 | クロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044387A JPH06103882B2 (ja) | 1987-02-27 | 1987-02-27 | クロツク再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211935A true JPS63211935A (ja) | 1988-09-05 |
| JPH06103882B2 JPH06103882B2 (ja) | 1994-12-14 |
Family
ID=12690097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044387A Expired - Lifetime JPH06103882B2 (ja) | 1987-02-27 | 1987-02-27 | クロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103882B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914945B2 (en) | 2000-06-20 | 2005-07-05 | Matsushita Electric Industrial Co., Ltd. | Clock recovery circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212219A (ja) * | 1985-07-09 | 1987-01-21 | Nec Corp | 復調システム |
| JPH0223106A (ja) * | 1988-07-12 | 1990-01-25 | Toshio Yamane | スクリュー羽根式リフター |
| JPH0455013A (ja) * | 1990-06-26 | 1992-02-21 | Kawasaki Steel Corp | 板厚制御装置の自動利得調整方法 |
-
1987
- 1987-02-27 JP JP62044387A patent/JPH06103882B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212219A (ja) * | 1985-07-09 | 1987-01-21 | Nec Corp | 復調システム |
| JPH0223106A (ja) * | 1988-07-12 | 1990-01-25 | Toshio Yamane | スクリュー羽根式リフター |
| JPH0455013A (ja) * | 1990-06-26 | 1992-02-21 | Kawasaki Steel Corp | 板厚制御装置の自動利得調整方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914945B2 (en) | 2000-06-20 | 2005-07-05 | Matsushita Electric Industrial Co., Ltd. | Clock recovery circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103882B2 (ja) | 1994-12-14 |
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