JPS63193626A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は例えば自動車電話等で行なわれている非同期式
データ通信システムにおける、データ復調用クロックを
再生するための位相同期回路に関する。

〔従来の技術〕

非同期式データ通信システムにおいては、受信データを
復調するために受信データに正確に位相同期したクロッ
クが必要であり、このクロックを受信機内部で作り出す
様にしている。この様な従来における受信データ復調用
クロックを再生するための位相同期回路の構成を第４図
に示し、その動作を第５図を用いて説明する、。

図において、１は受信データ入力端、２は復調データ出
力端、３は再生クロック出力端である１゜また４はクロ
ック発振器、５は２ケのＤ−〜７リツプフロツプ、６，
７とＥＸ−ＯＲ回路８で構成されるエツジ検出器、９は
インバータ１０．ＮＯＲ回路１１〜１３から構成される
位相比較器、１４は極性判定回路、１５は復調回路、１
６は波形整形回路である。なお、１７〜２０は分周器で
発振器４からのクロック及び位相比較器からの位相同期
した夕日ツクを適宜分周するものである。そして分周器
１７により分周された発振器４からのクロックｂは更に
適宜分周されてエツジ検出器５と位相比較器９に入力さ
れ−ｈ受信データａはエツジ検出器５と極性判定回路１
４と復調回路１５に入力される様になっている。

次に動作を説明する１、尚、第４図には各部の波形を示
すためのａ、ｂ、・・・等の記号を何は第５図の記号ど
対応させである。

まず送信機側でクロックとデータを利用し変調データａ
を作り送信する、１受信機側では発振器４から発生され
たクロックを分周器１７で適宜分周して１４　ｙ−り［
１ツクｂを作り、このクロックｂを位相比較器９の３人
力ＮＯＲ回路１１に入力すると共に分周器１８で更に１
／２に分周してその分周出力Ｃ（以下エツジ検出クロッ
クという）をエツジ検出器５のＤ−７リツプ７Ｏツブ回
路６，７のクロック端子と位相比較器９の２人力ＮＯＲ
回路１２に入力する。エツジ検出器５においては受信デ
ータａがＤ−ノリツブフロップ回路に入力されているた
め、この受信データａの立ち上り及び）１ち下りに同期
して（正確には立ち十り及び立ち下り以後に入力される
タロツクＣの立ち上りに同期して〉クロックＣの一周期
分の幅のパルスｄが出力される。このパルスｄは（受信
データａのエツジを検出するものであり、エツジ検出パ
ルスという）クロックＣと共に位相比較器９の２人力Ｎ
ＯＲ回路に入力されている。そのためこの２人力ＮＯＲ
回路１２からはエツジ検出パルスｄのタイミングに一致
して、一部が欠落したクロック（一部欠落クロックとい
う）ｈが出力される、１−・方エツジ検出パルスｄはイ
ンバータ１０で極性反転されて３人力ＮＯＲ回路１１に
入力される１、このＮ。

Ｒ回路１１には後述する位相補正クロックｆとクロック
ｂも入力されているのでその出力には、］−ッジ検出パ
ルスｄの終了後に遅れてり臼ツクｆの立ち上りがあった
場合（位相遅れの場合とする）に、エツジ検出パルスｄ
のタイミング１でクロックｂのパルスが２発現われ、エ
ツジ検出パルスｄの立ち」−り以前にクロックｆの立ち
上りがあった場合（位相進みの場合とする）はクロック
ｂは現われないようになっている（第６図０１補正パル
スという）。この補正補正パルスｑと欠落クロックｈを
次の２人ノｒＮＯＲ回路１３に入力するとその出力とし
て位相補正用の合成りロックが得られる。

即ち、クロックＣを基本としてクロックｆがデータａよ
りも遅れている場合、進んでる場合に応じて速度が違う
クロックが再生されることになる。

イして分周器１９をあらかじめ、そのデータ通信におけ
る伝送速度になる様に設定して合成りロックｉを分周す
ることによりデータａに完全に同期した位相補正クロッ
クｆが発生される。その後、位相補正クロックｆは分周
器２０により１／２分周されて再生クロックとなりデー
タの極性判定を行なったのち、これを復調し、復調デー
タは端子２から出力されて、再生クロックは端子から出
力される様になっている。

〔発明が解決しようとする問題点〕

従来の位相同期回路では、受信されたデータに対し現在
再生されている、位相補正クロックがデータの立ち上り
、立ち下りごとに比較されて遅れているか、進んでいる
か、しか判断せず、また、遅れ、進みの大きさにかかわ
らず常に同じ数の補正パルスしか発生しない様になって
おり、そのため遅れ進みが大ぎい場合、分周して得られ
る位相補正パルスの位相はデータの立ち上り立ち下り毎
に完全に補正しきれず、位相誤差が大きく、どうしても
同期するまでの時間（ロックアツプタイム）が遅くなっ
てしまうという欠点があった。そこで本発明はこの様な
点を解決するために位相差を判定し、その分だけ再生ク
ロックの進み遅れを速く調整する位相同期回路を提供す
るものである。

〔問題を解決するための手段〕

以上の問題を解決するために本発明においては、受信デ
ータの立ち上り及び立ち下りを検出して所定幅のパルス
を発生するエツジ検出器と基準クロックを遅延して位相
補正クロックを出力する遅延回路と、前記エツジ検出器
の出力パルスと前記位相補正クロックとの位相を判別す
る位相判別器と前記エツジ検出器の出力パルスと前記位
相補正パルスの位相差に等しい幅の位相差パルスを発生
する共に該位相差パルスの期間内で前記基準クロックを
発生する位相差パルス発生器と、該位相差パルスを前記
位相判別器の出力に応じてアップカウント又はダウンカ
ウントする位相差カウンタとを備え、前記位相差カウン
タの出力により前記遅延回路に入力される基準クロック
の遅延量を制御して前記位相補正クロックを発生する様
にした。

〔作用〕

以上の手段によれば受信データの立ち上り及び立ち下り
毎に受信データと基準クロックの位相差に応じた数のパ
ルスが位相差カウンタに入力されこの位相差カウンタの
出力により基準クロックの遅延量を制御するので位相補
正クロックの位相は速やかに受信データの位相に同期す
る。

〔実施例〕

以下第１図に本発明の実施例を示し第２図及び第３図に
よりその動作を説明する。図中従来例と同一部分には同
一番号を付して説明を省略する１、図において２１は受
信データとクロックどの位相関係を判別する位相判別器
、２２は位相差の大きさに応じてクロック信号を出力す
る位相差パルス発生器でインバータ２３とスイッチ２４
−２７とＤ−ノリツブフロップ２８と２人力アンドゲー
ト２９により構成されている。３０は位相差カウンタで
ＪＫフリップフロップ８ビットバイナリアップ／ダウン
カウンタから構成され、その出力はＯＲゲート３１、ア
ンドゲート３２を経て自身のリセット端子、プリセット
端子に入力されている。

３３は８ビツトのパラレルロードシリアル入力、シリア
ル出力のシフトレジスタで構成された遅延回路３４．３
５はそれぞれ分周器である。次に動作を説明する。まず
変調され受信データ△と発振器４の出力Ｂ（以上基準ク
ロックという）とを従来と同じエツジ検出器５に入力し
てここで受信データＡの立ち上りと立ち下りに同期した
エツジ検出パルスＤを出力する。次いでエツジ検出パル
スＤは位相判別器２１に入力される。この位相判別器２
１へは後述する復調用として位相補正クロックＣも入力
されている。ここで位相補正クロックＣとエツジ検出パ
ルスＤを比較して位相補正クロックＣがＬＯＷの時にエ
ツジ検出パルスＤがあった場合は受信データＡに対し位
相補正クロックＣは遅れていると判定されて、位相判別
器２１はＬｏｗを出力する（進んでいる場合は旧ｇｈを
出力する）つまり受信データ八と位相補正クロックＣを
比較することによりデータＡに対して遅れている場合は
出力はＬｏｗ　、進んでいる場合は旧ｇｈとなる。この
位相判別器２１からのＬＯＷ又は旧ｇｈレベルの位相判
別出力Ｅは次の位相差パルス発“生型２２に人力される
。位相差パルス発生器２２はクロックＣとエツジ検出パ
ルスＤとの間の位相差に対応したパルスを出力するもの
であり、そのためクロックＣとエツジ検出パルスＤのタ
イミングの違いによる切り換えを行なう必要がある。ス
イッチ２４・〜・２７はそのためのものであり、スイッ
チ２４゜２７は位相判別器の出力Ｅがｌ１ｉｑｈレベル
の時即ち受信データ八に対し位相補正クロックＣが遅れ
ている場合にＯＮＬ、進んでいる場合はＯＦＦする。

又スイッチ２５．２６はその逆の動作となる。そしてこ
れらスイッチ２４〜２７に入力されたエツジ検出パルス
ＤとクロックＣは位相判別器２１の出力Ｅによって制御
されているためＤ−７リツプ７０ツブ２８の出力には位
相差に応じた幅のパルスＦ（位相差パルスという）が出
力される（第３図参照）この位相差パルスＦはデータが
Ｌｏｗの時には、位相差カウンタ３０（ＪＫＦ／Ｆ　　
８ビツト　バイナリカウンタ）の入力を禁止しｔｌｉｇ
ｈの時にはカウンタの入力を許可するためのゲー（〜信
呂となっている。即ちこの位相差パルスＦは次のＡＮＤ
ゲート２４に入力されるが、このＡＮＤゲート２９には
クロック発振器４の基準クロック出力Ｂが入力されてい
るのでその出力は論理和をとることによりＦの期間だり
クロックＢが発生される（第２図Ｇ）。このりＤツクＧ
（位相差クロックという）は次の位相差カウンタ３０に
入力されるが同時に位相判別器２１の出力Ｅも入力され
ている。この出力Ｅは位相差カウンタをＵｐ又はＤｏｗ
ｎするだめのものでありクロックＣがデータＡに対して
遅れている場合はダウンカウントし、逆に進んでいる場
合はアップカウントする様になっている。

この動作はエツジ検出パルスＤが発生する度に繰り返し
実行される。そしてこの位相差カウンタの出ツノは次の
遅延回路としてのシフトレジスタ３３をロードする。一
方クロック発振器４からの基準クロック８は分周器３４
により分周されてシフトレジスタ３３に入力され、ここ
で遅延されることによって位相補正がなされ位相補正ク
ロックＣとして出力される様になっている。そしてこの
クロックＣはデータＡと情相比較され、その結果により
カウンタ３０を介してシフトレジスタ３３に入力される
基準クロックＢの遅延量をコントロールする様になって
いる。即ちクロックＣがデータＡよりも遅れている時は
位相差カウンタ３０によりダウンカウントされたデータ
によりシフトレジスタがロードされるので遅延量を減少
させ、反対に進んでいる場合は遅れ量を増加させること
になる。

そしてこの動伯は前述した様に受信データへの工ッジを
検出する度に実行されているので位相の補正は時間遅れ
がなくなる様になっている。そして位相補正クロックＣ
は希望する周波数に分周されて再生クロックが得られ、
その後、極性判定、データの復調波形整形の径路をへて
復調データと再生クロックに分割される。尚、遅延デー
タがＡ−バー７０−（８ピツ１へＡｌｌ　　”１”　）
　Ｌ／た場合は８ビツトバイナリアツプ／ダウンカウン
タはリセットされ再びカウントし始める。逆に遅延デー
タがＡＩｌ　　“Ｏ゛′になった場合はカウンタがプリ
セットされＡｌｌ”１”となる様設計している。つまり
リング状のカウンタとして構成されている。

〔発明の効果〕

本発明によれば以上の説明から明らかな様に１データパ
ルス内で位相差を補正するためロックアツプタイムが早
く正確に同期を保持することができる。

【図面の簡単な説明】

第１図は本発明による位相同期回路、第２図及び第３図
は第１図の回路の動作説明のタイミングチャート、第４
図は従来の位相同期回路、第５図は第４図の動作説明タ
イミングチャートを示す。 図中、４はクロック発振器、５はエツジ検出器、２１は
位相判別器、２２は位相差パルス発生器、３０は位相差
カウンタ、３３は遅延回路である。

Claims (1)

【特許請求の範囲】
1. 受信データの立ち上り及び立ち下りエッジを検出して所
   定幅のパルスを発生するエッジ検出器と、基準クロック
   を遅延して位相補正クロックを出力する遅延回路と、前
   記エッジ検出器の出力パルスと前記位相補正クロックと
   の位相を判別する位相判別器と、前記エッジ検出器の出
   力パルスと前記位相補正クロックの位相差に等しい幅の
   位相差パルスを発生すると共に該位相差パルスの期間内
   で前記基準クロックを発生する位相差パルス発生器と、
   該位相差パルスを前記位相判別器の出力に応じてアップ
   カウント又はダウンカウントする位相差カウントとを備
   え、前記位相差カウンタの出力により、前記遅延回路に
   入力される基準クロックの遅延量を制御して前記位相補
   正クロックを発生することを特徴とする位相同期回路。