JPH082061B2 - π／４シフト位相偏移変調信号の復調回路 - Google Patents
π／４シフト位相偏移変調信号の復調回路Info
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- JPH082061B2 JPH082061B2 JP23762890A JP23762890A JPH082061B2 JP H082061 B2 JPH082061 B2 JP H082061B2 JP 23762890 A JP23762890 A JP 23762890A JP 23762890 A JP23762890 A JP 23762890A JP H082061 B2 JPH082061 B2 JP H082061B2
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Description
この発明は、π/4シフト位相偏移変調（以下、QPSKと
いう）信号を、周波数検波した後に積分して符号再生を
行うπ/4シフトQPSK信号の復調回路に関するものであ
る。
いう）信号を、周波数検波した後に積分して符号再生を
行うπ/4シフトQPSK信号の復調回路に関するものであ
る。
第４図は従来のπ/4シフトQPSK信号の復調回路を示す
ブロック図である。図において、１は復調されるπ/4シ
フトQPSK信号であり、２はこのπ/4シフトQPSK信号１の
振幅制限を行うリミッタである。３はこのリミッタ２の
出力を周波数検波するディスクリミネータであり、４は
このディスクリミネータ３の出力より、変調速度、即ち
シンボルレートに対応したシンボルクロック13と、伝送
速度、即ちビットレートに対応した復調クロック12とを
再生するクロック再生回路である。 ５は前記ディスクリミネータ３の出力を積分する積分
回路であり、６はクロック再生回路４の発生するシンボ
ルクロック13に従って積分回路５を１シンボルずつ動作
させるためのリセットパルスを発生するリセットパルス
発生回路である。7a〜7cは積分回路５の出力をそれぞれ
所定の閾値と比較して位相情報を再生するコンパレータ
であり、８はこのコンパレータ7a〜7cの出力から伝送速
度に応じた送信データを再生する符号再生回路である。
９は前記復調クロック12に同期させて、この符号再生回
路８の再生した送信データを復調データ11として出力す
るタイミング回路である。 次に動作について説明する。ここで、第５図はこのよ
うな従来のπ/4シフトQPSK信号の復調回路の各部の波形
を示す説明図である。 π/4シフトQPSK信号１はリミッタ２に送られてその振
幅が制限され、ディスクリミネータ３にて周波数検波さ
れてクロック再生回路４および積分回路５に入力され
る。第５図（ａ）にこのディスクリミネータ３の出力の
波形を示す。π/4シフトQPSK信号１は変調速度（シンボ
ルレート）が伝送速度（ビットレート）の1/2となって
いるため、クロック再生回路４ではこのディスクリミネ
ータ３の出力より、互いに同期したシンボルクロック13
と復調クロック12とを再生する。第５図（ｂ）にそのシ
ンボルクロック13の波形を、第５図（ｃ）に復調クロッ
ク12の波形を示す。 一方、積分回路５では、クロック再生回路４にて再生
されたシンボルクロック13の立ち上がりエッジで、入力
されるディスクリミネータ３の出力を瞬間的にショート
して積分波形を一旦一点に収束し、その後、ディスクリ
ミネータ３の出力を１シンボルの間積分する。この時、
このディスクリミネータ３の出力のショートのための微
少幅のリセットパルスは、リセットパルス発生回路６に
おいて前記シンボルクロック13に基づいて生成される。
周波数検波−１シンボル積分の処理により、積分回路５
の出力は１シンボル間の位相変化量を表す。このリセッ
トパルスの波形を第５図（ｄ）に、積分回路５の出力波
形を第５図（ｅ）に示す。 積分回路５の出力はコンパレータ7a〜7cに送られ、そ
れぞれ所定の閾値V1〜V3と比較される。この各コンパレ
ータ7a〜7cによる識別タイミングを第５図（ｆ）に示
す。ここで、π/4シフトQPSK信号１は位相変化量が±π
/4と±３π/4の４通りであるので、３つのコンパレータ
7a〜7cによりそれぞれの出力の組み合わせで位相変化量
が決定される。１シンボルの位相変化量は２ビットの送
信データに対応しており、位相変化量の決定とその位相
変化量に対応する送信データの再生を符号再生回路８に
て行う。第５図（ｇ）にこの符号再生回路８の出力を示
す。 この符号再生回路８の出力はタイミング回路９に送ら
れクロック再生回路４で再生された復調クロック12との
同期がとられ、復調クロック12の立ち上がりエッジに同
期した復調データ11として出力される。第５図（ｈ）に
この復調データ11を表す。
ブロック図である。図において、１は復調されるπ/4シ
フトQPSK信号であり、２はこのπ/4シフトQPSK信号１の
振幅制限を行うリミッタである。３はこのリミッタ２の
出力を周波数検波するディスクリミネータであり、４は
このディスクリミネータ３の出力より、変調速度、即ち
シンボルレートに対応したシンボルクロック13と、伝送
速度、即ちビットレートに対応した復調クロック12とを
再生するクロック再生回路である。 ５は前記ディスクリミネータ３の出力を積分する積分
回路であり、６はクロック再生回路４の発生するシンボ
ルクロック13に従って積分回路５を１シンボルずつ動作
させるためのリセットパルスを発生するリセットパルス
発生回路である。7a〜7cは積分回路５の出力をそれぞれ
所定の閾値と比較して位相情報を再生するコンパレータ
であり、８はこのコンパレータ7a〜7cの出力から伝送速
度に応じた送信データを再生する符号再生回路である。
９は前記復調クロック12に同期させて、この符号再生回
路８の再生した送信データを復調データ11として出力す
るタイミング回路である。 次に動作について説明する。ここで、第５図はこのよ
うな従来のπ/4シフトQPSK信号の復調回路の各部の波形
を示す説明図である。 π/4シフトQPSK信号１はリミッタ２に送られてその振
幅が制限され、ディスクリミネータ３にて周波数検波さ
れてクロック再生回路４および積分回路５に入力され
る。第５図（ａ）にこのディスクリミネータ３の出力の
波形を示す。π/4シフトQPSK信号１は変調速度（シンボ
ルレート）が伝送速度（ビットレート）の1/2となって
いるため、クロック再生回路４ではこのディスクリミネ
ータ３の出力より、互いに同期したシンボルクロック13
と復調クロック12とを再生する。第５図（ｂ）にそのシ
ンボルクロック13の波形を、第５図（ｃ）に復調クロッ
ク12の波形を示す。 一方、積分回路５では、クロック再生回路４にて再生
されたシンボルクロック13の立ち上がりエッジで、入力
されるディスクリミネータ３の出力を瞬間的にショート
して積分波形を一旦一点に収束し、その後、ディスクリ
ミネータ３の出力を１シンボルの間積分する。この時、
このディスクリミネータ３の出力のショートのための微
少幅のリセットパルスは、リセットパルス発生回路６に
おいて前記シンボルクロック13に基づいて生成される。
周波数検波−１シンボル積分の処理により、積分回路５
の出力は１シンボル間の位相変化量を表す。このリセッ
トパルスの波形を第５図（ｄ）に、積分回路５の出力波
形を第５図（ｅ）に示す。 積分回路５の出力はコンパレータ7a〜7cに送られ、そ
れぞれ所定の閾値V1〜V3と比較される。この各コンパレ
ータ7a〜7cによる識別タイミングを第５図（ｆ）に示
す。ここで、π/4シフトQPSK信号１は位相変化量が±π
/4と±３π/4の４通りであるので、３つのコンパレータ
7a〜7cによりそれぞれの出力の組み合わせで位相変化量
が決定される。１シンボルの位相変化量は２ビットの送
信データに対応しており、位相変化量の決定とその位相
変化量に対応する送信データの再生を符号再生回路８に
て行う。第５図（ｇ）にこの符号再生回路８の出力を示
す。 この符号再生回路８の出力はタイミング回路９に送ら
れクロック再生回路４で再生された復調クロック12との
同期がとられ、復調クロック12の立ち上がりエッジに同
期した復調データ11として出力される。第５図（ｈ）に
この復調データ11を表す。
従来のπ/4シフトQPSK信号の復調回路は以上のように
構成されているので、積分回路５にてディスクリミネー
タ３の出力をショートさせるためのリセットパルスは、
できる限りパルス幅の狭いものが理想であるが、パルス
幅をあまり狭くしすぎるとディスクリミネータ３の出力
を完全にショートすることができなくなり、また、コン
パレータ7a〜7cによる理想的なデータ識別タイミングで
ある積分終了時点は、次のシンボルの積分開始時点でも
あるため、回路構成上データ識別タイミングを積分終了
時点より若干前におく必要があるなどの課題があった。
このことは伝送速度が高くなった場合、より大きく影響
するものである。 請求項（１）および（２）に記載の発明は上記のよう
な課題を解消するためになされたもので、リセットパル
スのパルス幅に対する制約を除き、理想的なタイミング
でデータの識別を行うことができるπ/4シフトQPSK信号
の復調回路を得ることを目的とする。
構成されているので、積分回路５にてディスクリミネー
タ３の出力をショートさせるためのリセットパルスは、
できる限りパルス幅の狭いものが理想であるが、パルス
幅をあまり狭くしすぎるとディスクリミネータ３の出力
を完全にショートすることができなくなり、また、コン
パレータ7a〜7cによる理想的なデータ識別タイミングで
ある積分終了時点は、次のシンボルの積分開始時点でも
あるため、回路構成上データ識別タイミングを積分終了
時点より若干前におく必要があるなどの課題があった。
このことは伝送速度が高くなった場合、より大きく影響
するものである。 請求項（１）および（２）に記載の発明は上記のよう
な課題を解消するためになされたもので、リセットパル
スのパルス幅に対する制約を除き、理想的なタイミング
でデータの識別を行うことができるπ/4シフトQPSK信号
の復調回路を得ることを目的とする。
請求項（１）に記載の発明に係るπ/4シフトQPSK信号
の復調回路は、π/4シフトQPSK信号の２シンボル周期で
動作し、ディスクリミネータの出力を１シンボルずつ交
互に、それぞれが１シンボルより長く２シンボルより短
い積分時間で積分する２つの積分回路と、その積分時間
との和が２シンボル以内となるパルス幅のリセットパル
スを各積分回路に供給してディスクリミネータの出力を
ショートさせるリセットパルス発生回路と、各積分回路
の出力の所定の閾値との比較結果に基づいた位相変化量
に対応する送信データを再生する２つの符号再生回路
と、再生された送信データを１シンボル分ずつ交互に選
択する選択回路とを備えたものである。 また、請求項（２）に記載の発明に係るπ/4シフトQP
SK信号の復調回路は、π/4シフトQPSK信号の２シンボル
周期で動作し、ディスクリミネータの出力を１シンボル
ずつ交互に、それぞれが１シンボルより長く２シンボル
より短い積分時間で積分する２つの積分回路と、その積
分時間との和が２シンボル以内となるパルス幅のリセッ
トパルスを各積分回路に供給してディスクリミネータの
出力をショートさせるリセットパルス発生回路と、それ
ぞれの積分回路の出力の所定の閾値との比較結果を交互
に選択する選択回路と、選択された比較結果に基づく位
相変化量に応じた送信データを再生する符号再生回路と
を備えたものである。
の復調回路は、π/4シフトQPSK信号の２シンボル周期で
動作し、ディスクリミネータの出力を１シンボルずつ交
互に、それぞれが１シンボルより長く２シンボルより短
い積分時間で積分する２つの積分回路と、その積分時間
との和が２シンボル以内となるパルス幅のリセットパル
スを各積分回路に供給してディスクリミネータの出力を
ショートさせるリセットパルス発生回路と、各積分回路
の出力の所定の閾値との比較結果に基づいた位相変化量
に対応する送信データを再生する２つの符号再生回路
と、再生された送信データを１シンボル分ずつ交互に選
択する選択回路とを備えたものである。 また、請求項（２）に記載の発明に係るπ/4シフトQP
SK信号の復調回路は、π/4シフトQPSK信号の２シンボル
周期で動作し、ディスクリミネータの出力を１シンボル
ずつ交互に、それぞれが１シンボルより長く２シンボル
より短い積分時間で積分する２つの積分回路と、その積
分時間との和が２シンボル以内となるパルス幅のリセッ
トパルスを各積分回路に供給してディスクリミネータの
出力をショートさせるリセットパルス発生回路と、それ
ぞれの積分回路の出力の所定の閾値との比較結果を交互
に選択する選択回路と、選択された比較結果に基づく位
相変化量に応じた送信データを再生する符号再生回路と
を備えたものである。
請求項（１）に記載の発明における各積分回路は、そ
れぞれがディスクリミネータの出力をπ/4シフトQPSK信
号の１シンボルずつ交互に、１シンボルより長く２シン
ボルより短い積分時間で積分して、リセットパルス発生
回路からの、前記積分時間との和が２シンボル以内とな
るパルス幅を有するリセットパルスでディスクリミネー
タの出力をショートする動作を、２シンボル周期でそれ
ぞれ実行し、選択回路は、各積分回路の出力の所定の閾
値との比較結果に基づく位相変化量に対応して各符号再
生回路が再生した送信データを、１シンボル分ずつ交互
に選択することにより、リセットパルスのパルス幅に対
する制約を除き、データの識別を理想的なタイミングで
行うことができるπ/4シフトQPSK信号の復調回路を実現
する。 また、請求項（２）に記載の発明における各積分回路
は、それぞれがディスクリミネータの出力をπ/4シフト
QPSK信号の１シンボルずつ交互に、１シンボルより長く
２シンボルより短い積分時間で積分して、リセットパル
ス発生回路からの、前記積分時間との和が２シンボル以
内となるパルス幅を有するリセットパルスでディスクリ
ミネータの出力をショートする動作を、２シンボル周期
でそれぞれ実行し、選択回路は各積分回路の出力の所定
の閾値との比較結果をπ/4シフトQPSK信号の１シンボル
分ずつ交互に選択して、符号再生回路に送ることによ
り、リセットパルスのパルス幅に対する制約を除き、デ
ータの識別を理想的なタイミングで行うことができるπ
/4シフトQPSK信号の復調回路を実現する。
れぞれがディスクリミネータの出力をπ/4シフトQPSK信
号の１シンボルずつ交互に、１シンボルより長く２シン
ボルより短い積分時間で積分して、リセットパルス発生
回路からの、前記積分時間との和が２シンボル以内とな
るパルス幅を有するリセットパルスでディスクリミネー
タの出力をショートする動作を、２シンボル周期でそれ
ぞれ実行し、選択回路は、各積分回路の出力の所定の閾
値との比較結果に基づく位相変化量に対応して各符号再
生回路が再生した送信データを、１シンボル分ずつ交互
に選択することにより、リセットパルスのパルス幅に対
する制約を除き、データの識別を理想的なタイミングで
行うことができるπ/4シフトQPSK信号の復調回路を実現
する。 また、請求項（２）に記載の発明における各積分回路
は、それぞれがディスクリミネータの出力をπ/4シフト
QPSK信号の１シンボルずつ交互に、１シンボルより長く
２シンボルより短い積分時間で積分して、リセットパル
ス発生回路からの、前記積分時間との和が２シンボル以
内となるパルス幅を有するリセットパルスでディスクリ
ミネータの出力をショートする動作を、２シンボル周期
でそれぞれ実行し、選択回路は各積分回路の出力の所定
の閾値との比較結果をπ/4シフトQPSK信号の１シンボル
分ずつ交互に選択して、符号再生回路に送ることによ
り、リセットパルスのパルス幅に対する制約を除き、デ
ータの識別を理想的なタイミングで行うことができるπ
/4シフトQPSK信号の復調回路を実現する。
以下、この発明の一実施例を図について説明する。第
１図において、１はπ/4シフトQPSK信号、２はリミッ
タ、３はディスクリミネータ、４はクロック再生回路、
９はタイミング回路、11は復調データ、12は復調クロッ
ク、13はシンボルクロックであり、第４図に同一符号を
付した従来のそれらと同一、あるいは相当部分であるた
め詳細な説明は省略する。 51,52はπ/4シフト位相偏移変調信号１の２シンボル
周期で１シンボルずつずれて交互に動作し、それぞれが
1.5シンボルの間は積分を、0.5シンボルの間は前記ディ
スクリミネータ３の出力をショートする積分回路であ
る。61,62はこの積分回路51あるいは52に対して、前記
ディスクリミネータ３の出力をショートするためのリセ
ットパルスを供給するリセットパルス発生回路である。
71a〜71cおよび72a〜72cは、積分回路51あるいは52の出
力を所定の閾値V1〜V3と比較する２組のコンパレータで
ある。 81,82はこれら各コンパレータ71a〜71cあるいは72a〜
72cの比較結果に基づいた位相変化量に対応する送信デ
ータを再生する符号再生回路である。10は各符号再生回
路81あるいは82で再生された送信データを、１シンボル
分ずつ交互に選択して前記タイミング回路９に送る選択
回路である。 次に動作について説明する。ここで、第２図はこのよ
うに構成されたπ/4シフトQPSK信号の復調回路の各部の
波形を示す説明図である。 π/4シフトQPSK信号１は従来の場合と同様に、リミッ
タ２、ディスクリミネータ３により周波数検波されて、
最小１シンボル毎にゼロ点を通る第２図（ａ）に示す波
形を得る。それが入力されるクロック再生回路４では前
記ゼロ点を抽出して、互いに同期した第２図（ｂ）に示
すシンボルクロック13と第２図（ｃ）に示す復調クロッ
ク12とを再生する。リセットパルス発生回路61,62はこ
のシンボルクロック13に基づいて、0.5シンボルのパル
ス幅を有し、互いに１シンボルずれた２シンボル毎のリ
セットパルスを生成して積分回路51あるいは52に供給す
る。 積分回路51および52では、ディスクリミネータ３の出
力のゼロ点の位置を積分開始点として、互いに１シンボ
ルずらせながら交互に1.5シンボルの間積分してゆく。
この積分回路51および52には、第２図（ｄ）および
（ｅ）に示すリセットパルスがリセットパルス発生回路
61あるいは62より供給されており、この積分処理の後、
0.5シンボルの間にディスクリミネータ３の出力がその
リセットパルスによってショートされて、積分波形は一
点に収束する。第２図（ｆ）および（ｇ）にそれぞれの
積分波形を示す。 各積分回路51および52の出力はコンパレータ71a〜71c
または72a〜72cに送られ、それぞれ所定の閾値V1〜V3と
比較される。これら各組のコンパレータ71a〜71cおよび
72a〜72cによる識別タイミングを第２図（ｈ）および
（ｉ）に示す。符号再生回路81あるいは82は積分開始後
１シンボルの時点で、このようにして各閾値で識別され
たコンパレータ71a〜71cおよび72a〜72cの出力を確定す
る。次いで確定された３つの値の組み合わせで位相変化
量を識別し、その位相変化量に対応する２ビットの送信
データを再生する。第２図（ｊ）および（ｋ）にこれら
符号再生回路81,82の出力を示す。 このように、各符号再生回路81,82は有効なデータと
無効なデータとを１シンボル毎に交互に相補的に再生し
ており、それらは選択回路10に入力される。選択回路10
は入力されたデータを２ビットずつ交互に抜き出すこと
により、有効なデータのみを抽出してタイミング回路９
に送る。タイミング回路９ではそのデータを復調クロッ
ク12の立ち上がりエッジに同期させ、第２図（ｌ）に示
す復調データ11として出力する。 第３図は請求項（２）に記載の発明の一実施例を示す
ブロック図である。請求項（１）に記載の発明が、２つ
の符号再生回路でそれぞれ位相変化量に応じた送信デー
タをまず再生し、その後、選択回路で交互に抜き出すも
のであったのに対して、請求項（２）に記載の発明では
選択回路で先に選択したコンパレータ出力より、送信デ
ータの再生を行うようにしたものである。 この第３図においては、同一もしくは相当部分には第
１図と同一符号を付して重複説明をさけている。図にお
いて、８は選択回路10にて１シンボル毎に交互に選択さ
れたコンパレータ71a〜71cおよび72a〜72cの比較結果を
受けて、当該比較結果に基づいた位相変化量に対応する
送信データを再生する符号再生回路である。 この実施例では、コンパレータ71a〜71cおよび72a〜7
2cにおける各積分回路51,52の出力と所定の閾値V1〜V3
との比較結果が選択回路10に入力され、１シンボル毎に
交互に抜き出されて符号再生回路８に入力される。符号
再生回路８は積分開始後１シンボルの時点で、このコン
パレータ71a〜71cまたは72a〜72cの出力を確定し、次い
で確定された３つの値の組み合わせで位相変化量を識別
してその位相変化量に対応する２ビットの送信データを
再生する。このようにして再生されて送信データはタイ
ミング回路９に送られ、復調クロック12の立ち上がりエ
ッジに同期した復調データ11として出力される。 なお、上記実施例では、積分回路における積分時間を
1.5シンボルとしたものを示したが、１シンボルより長
ければ他の値に設定してもよく、例えば、伝送速度が高
くなってリセット時にゼロ点となるようなリセットパル
スのパルス幅が0.5シンボルでは不足となるような場
合、この積分時間を短縮してリセットパルスのパルス幅
を延長してもよい。
１図において、１はπ/4シフトQPSK信号、２はリミッ
タ、３はディスクリミネータ、４はクロック再生回路、
９はタイミング回路、11は復調データ、12は復調クロッ
ク、13はシンボルクロックであり、第４図に同一符号を
付した従来のそれらと同一、あるいは相当部分であるた
め詳細な説明は省略する。 51,52はπ/4シフト位相偏移変調信号１の２シンボル
周期で１シンボルずつずれて交互に動作し、それぞれが
1.5シンボルの間は積分を、0.5シンボルの間は前記ディ
スクリミネータ３の出力をショートする積分回路であ
る。61,62はこの積分回路51あるいは52に対して、前記
ディスクリミネータ３の出力をショートするためのリセ
ットパルスを供給するリセットパルス発生回路である。
71a〜71cおよび72a〜72cは、積分回路51あるいは52の出
力を所定の閾値V1〜V3と比較する２組のコンパレータで
ある。 81,82はこれら各コンパレータ71a〜71cあるいは72a〜
72cの比較結果に基づいた位相変化量に対応する送信デ
ータを再生する符号再生回路である。10は各符号再生回
路81あるいは82で再生された送信データを、１シンボル
分ずつ交互に選択して前記タイミング回路９に送る選択
回路である。 次に動作について説明する。ここで、第２図はこのよ
うに構成されたπ/4シフトQPSK信号の復調回路の各部の
波形を示す説明図である。 π/4シフトQPSK信号１は従来の場合と同様に、リミッ
タ２、ディスクリミネータ３により周波数検波されて、
最小１シンボル毎にゼロ点を通る第２図（ａ）に示す波
形を得る。それが入力されるクロック再生回路４では前
記ゼロ点を抽出して、互いに同期した第２図（ｂ）に示
すシンボルクロック13と第２図（ｃ）に示す復調クロッ
ク12とを再生する。リセットパルス発生回路61,62はこ
のシンボルクロック13に基づいて、0.5シンボルのパル
ス幅を有し、互いに１シンボルずれた２シンボル毎のリ
セットパルスを生成して積分回路51あるいは52に供給す
る。 積分回路51および52では、ディスクリミネータ３の出
力のゼロ点の位置を積分開始点として、互いに１シンボ
ルずらせながら交互に1.5シンボルの間積分してゆく。
この積分回路51および52には、第２図（ｄ）および
（ｅ）に示すリセットパルスがリセットパルス発生回路
61あるいは62より供給されており、この積分処理の後、
0.5シンボルの間にディスクリミネータ３の出力がその
リセットパルスによってショートされて、積分波形は一
点に収束する。第２図（ｆ）および（ｇ）にそれぞれの
積分波形を示す。 各積分回路51および52の出力はコンパレータ71a〜71c
または72a〜72cに送られ、それぞれ所定の閾値V1〜V3と
比較される。これら各組のコンパレータ71a〜71cおよび
72a〜72cによる識別タイミングを第２図（ｈ）および
（ｉ）に示す。符号再生回路81あるいは82は積分開始後
１シンボルの時点で、このようにして各閾値で識別され
たコンパレータ71a〜71cおよび72a〜72cの出力を確定す
る。次いで確定された３つの値の組み合わせで位相変化
量を識別し、その位相変化量に対応する２ビットの送信
データを再生する。第２図（ｊ）および（ｋ）にこれら
符号再生回路81,82の出力を示す。 このように、各符号再生回路81,82は有効なデータと
無効なデータとを１シンボル毎に交互に相補的に再生し
ており、それらは選択回路10に入力される。選択回路10
は入力されたデータを２ビットずつ交互に抜き出すこと
により、有効なデータのみを抽出してタイミング回路９
に送る。タイミング回路９ではそのデータを復調クロッ
ク12の立ち上がりエッジに同期させ、第２図（ｌ）に示
す復調データ11として出力する。 第３図は請求項（２）に記載の発明の一実施例を示す
ブロック図である。請求項（１）に記載の発明が、２つ
の符号再生回路でそれぞれ位相変化量に応じた送信デー
タをまず再生し、その後、選択回路で交互に抜き出すも
のであったのに対して、請求項（２）に記載の発明では
選択回路で先に選択したコンパレータ出力より、送信デ
ータの再生を行うようにしたものである。 この第３図においては、同一もしくは相当部分には第
１図と同一符号を付して重複説明をさけている。図にお
いて、８は選択回路10にて１シンボル毎に交互に選択さ
れたコンパレータ71a〜71cおよび72a〜72cの比較結果を
受けて、当該比較結果に基づいた位相変化量に対応する
送信データを再生する符号再生回路である。 この実施例では、コンパレータ71a〜71cおよび72a〜7
2cにおける各積分回路51,52の出力と所定の閾値V1〜V3
との比較結果が選択回路10に入力され、１シンボル毎に
交互に抜き出されて符号再生回路８に入力される。符号
再生回路８は積分開始後１シンボルの時点で、このコン
パレータ71a〜71cまたは72a〜72cの出力を確定し、次い
で確定された３つの値の組み合わせで位相変化量を識別
してその位相変化量に対応する２ビットの送信データを
再生する。このようにして再生されて送信データはタイ
ミング回路９に送られ、復調クロック12の立ち上がりエ
ッジに同期した復調データ11として出力される。 なお、上記実施例では、積分回路における積分時間を
1.5シンボルとしたものを示したが、１シンボルより長
ければ他の値に設定してもよく、例えば、伝送速度が高
くなってリセット時にゼロ点となるようなリセットパル
スのパルス幅が0.5シンボルでは不足となるような場
合、この積分時間を短縮してリセットパルスのパルス幅
を延長してもよい。
以上のように、請求項（１）に記載の発明によれば、
それぞれがディスクリミネータ出力を１シンボル以上２
シンボル未満の積分時間で１シンボルずつ交互に積分
し、その積分時間との和が２シンボル以内となるパルス
幅のリセットパルスでディスクリミネータの出力をショ
ートし、各積分出力と所定の閾値との比較結果に基づく
位相変化量に応じて再生された各送信データを、１シン
ボル分ずつ交互に選択するように構成したので、リセッ
トパルスのパルス幅に対する制約がなく、理想的なタイ
ミングでデータの識別が可能なπ/4シフトQPSK信号の復
調回路が得られる効果がある。 また、請求項（２）に記載の発明によれば、それぞれ
がディスクリミネータ出力を１シンボル以上２シンボル
未満の積分時間で１シンボルずつ交互に積分し、その積
分時間との和が２シンボル以内となるパルス幅のリセッ
トパルスでディスクリミネータの出力をショートし、各
積分出力と所定の閾値との比較結果を１シンボル分ずつ
交互に選択して、符号再生回路に送るように構成したの
で、リセットパルスのパルス幅に対する制約がなく、理
想的なタイミングでデータの識別が可能なπ/4シフトQP
SK信号の復調回路が得られる効果がある。
それぞれがディスクリミネータ出力を１シンボル以上２
シンボル未満の積分時間で１シンボルずつ交互に積分
し、その積分時間との和が２シンボル以内となるパルス
幅のリセットパルスでディスクリミネータの出力をショ
ートし、各積分出力と所定の閾値との比較結果に基づく
位相変化量に応じて再生された各送信データを、１シン
ボル分ずつ交互に選択するように構成したので、リセッ
トパルスのパルス幅に対する制約がなく、理想的なタイ
ミングでデータの識別が可能なπ/4シフトQPSK信号の復
調回路が得られる効果がある。 また、請求項（２）に記載の発明によれば、それぞれ
がディスクリミネータ出力を１シンボル以上２シンボル
未満の積分時間で１シンボルずつ交互に積分し、その積
分時間との和が２シンボル以内となるパルス幅のリセッ
トパルスでディスクリミネータの出力をショートし、各
積分出力と所定の閾値との比較結果を１シンボル分ずつ
交互に選択して、符号再生回路に送るように構成したの
で、リセットパルスのパルス幅に対する制約がなく、理
想的なタイミングでデータの識別が可能なπ/4シフトQP
SK信号の復調回路が得られる効果がある。
第１図は請求項（１）に記載の発明の一実施例によるπ
/4シフトQPSK信号の復調回路を示すブロック図、第２図
はその各部の波形を示す説明図、第３図は請求項（２）
に記載の発明の一実施例を示すブロック図、第４図は従
来のπ/4シフトQPSK信号の復調回路を示すブロック図、
第５図はその各部の波形を示す説明図である。 １はπ/4シフトQPSK信号、３はディスクリミネータ、5
1,52は積分回路、61,62はリセットパルス発生回路、71a
〜71c,72a〜72cはコンパレータ、8,81,82は符号再生回
路、10は選択回路。 なお、図中、同一符号は同一、又は相当部分を示す。
/4シフトQPSK信号の復調回路を示すブロック図、第２図
はその各部の波形を示す説明図、第３図は請求項（２）
に記載の発明の一実施例を示すブロック図、第４図は従
来のπ/4シフトQPSK信号の復調回路を示すブロック図、
第５図はその各部の波形を示す説明図である。 １はπ/4シフトQPSK信号、３はディスクリミネータ、5
1,52は積分回路、61,62はリセットパルス発生回路、71a
〜71c,72a〜72cはコンパレータ、8,81,82は符号再生回
路、10は選択回路。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- 【請求項１】π/4シフト位相偏移変調信号の周波数検波
を行うディスクリミネータと、前記π/4シフト位相偏移
変調信号の２シンボル周期で動作し、前記ディスクリミ
ネータの出力を１シンボルずつ交互に、それぞれが１シ
ンボルより長く２シンボルより短い積分時間で積分する
２つの積分回路と、前記積分時間との和が２シンボル以
内となるパルス幅を持つ、前記ディスクリミネータの出
力をショートするためのリセットパルスを前記各積分回
路に供給するリセットパルス発生回路と、前記各積分回
路の出力を所定の閾値と比較する２組のコンパレータ
と、前記各コンパレータの比較結果に基づく位相変化量
に応じた送信データを再生する２つの符号再生回路と前
記各符号再生回路で再生された復調データを１シンボル
分ずつ交互に選択する選択回路とを備えたπ/4シフト位
相偏移変調信号の復調回路。 - 【請求項２】π/4シフト位相偏移変調信号の周波数検波
を行うディスクリミネータと、前記π/4シフト位相偏移
変調信号の２シンボル周期で動作し、前記ディスクリミ
ネータの出力を１シンボルずつ交互に、それぞれが１シ
ンボルより長く２シンボルより短い積分時間で積分する
２つの積分回路と、前記積分時間との和が２シンボル以
内となるパルス幅を持つ、前記ディスクリミネータの出
力をショートするためのリセットパルスを前記各積分回
路に供給するリセットパルス発生回路と、前記各積分回
路の出力を所定の閾値と比較する２組のコンパレータ
と、前記各コンパレータの比較結果を１シンボル分ずつ
交互に選択する選択回路と、前記選択回路で選択された
前記比較結果に基づく位相変化量に応じた送信データを
再生する符号再生回路とを備えたπ/4シフト位相偏移変
調信号の復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23762890A JPH082061B2 (ja) | 1990-09-07 | 1990-09-07 | π／４シフト位相偏移変調信号の復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23762890A JPH082061B2 (ja) | 1990-09-07 | 1990-09-07 | π／４シフト位相偏移変調信号の復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04117836A JPH04117836A (ja) | 1992-04-17 |
| JPH082061B2 true JPH082061B2 (ja) | 1996-01-10 |
Family
ID=17018143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23762890A Expired - Lifetime JPH082061B2 (ja) | 1990-09-07 | 1990-09-07 | π／４シフト位相偏移変調信号の復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH082061B2 (ja) |
-
1990
- 1990-09-07 JP JP23762890A patent/JPH082061B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04117836A (ja) | 1992-04-17 |
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