JPH06103882B2 - クロツク再生回路 - Google Patents
クロツク再生回路Info
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- JPH06103882B2 JPH06103882B2 JP62044387A JP4438787A JPH06103882B2 JP H06103882 B2 JPH06103882 B2 JP H06103882B2 JP 62044387 A JP62044387 A JP 62044387A JP 4438787 A JP4438787 A JP 4438787A JP H06103882 B2 JPH06103882 B2 JP H06103882B2
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- clock
- channel
- circuit
- phase
- discriminator
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Description
【発明の詳細な説明】 〔概要〕 ＩチャンネルとＱチャンネルとの２系列の各検波入力信
号を所定のレベルで識別し元の信号に復調する多値QAM
方式の識別回路において，例えばＩチャンネルの識別後
のデータを基に最適なサンプリング・クロックを再生す
るクロック再生部と,Qチャンネルの識別後のデータを基
に上記クロック再生部で再生されたクロックに対し位相
制御を行って最適なサンプリング・クロックを再生する
タイミング制御回路部とを設け,Iチャンネル及びＱチャ
ンネルの各識別器に最適なタイミングとなるサンプリン
グ・クロックを再生するようにしたものである。
号を所定のレベルで識別し元の信号に復調する多値QAM
方式の識別回路において，例えばＩチャンネルの識別後
のデータを基に最適なサンプリング・クロックを再生す
るクロック再生部と,Qチャンネルの識別後のデータを基
に上記クロック再生部で再生されたクロックに対し位相
制御を行って最適なサンプリング・クロックを再生する
タイミング制御回路部とを設け,Iチャンネル及びＱチャ
ンネルの各識別器に最適なタイミングとなるサンプリン
グ・クロックを再生するようにしたものである。
本発明は，クロック再生回路，特に多値QAM方式の復調
回路において，その識別のタイミングを定めるクロック
再生回路に関するものである。
回路において，その識別のタイミングを定めるクロック
再生回路に関するものである。
従来の多値QAM方式の識別回路において，識別器の識別
タイミングを決めるサンプリング・クロックは，識別器
でディジタル化される前のアナログ信号から抽出し，ク
ロック再生を行っていた。
タイミングを決めるサンプリング・クロックは，識別器
でディジタル化される前のアナログ信号から抽出し，ク
ロック再生を行っていた。
識別器でディジタル化される前のアナログ信号から微分
器，全波整流器，フィルタ等を使用してクロックを抽出
し再生する従来のクロック再生法では，アイ・パターン
のアイが最も開いている位置にサンプリング・クロック
を手動で定めるようにしているため，時間変化，温度変
化や何らかの影響で最初に設定された位置から狂ってし
まうと，そのまま狂いぱなしの状態となり，レベル識別
の際，アイ・パターンの最適位置からずれたタイミング
でレベルの識別を行うようになり，誤り率が高くなる欠
点があった。
器，全波整流器，フィルタ等を使用してクロックを抽出
し再生する従来のクロック再生法では，アイ・パターン
のアイが最も開いている位置にサンプリング・クロック
を手動で定めるようにしているため，時間変化，温度変
化や何らかの影響で最初に設定された位置から狂ってし
まうと，そのまま狂いぱなしの状態となり，レベル識別
の際，アイ・パターンの最適位置からずれたタイミング
でレベルの識別を行うようになり，誤り率が高くなる欠
点があった。
そのため，常にアイ・パターンの最適位置でレベル識別
を行うようにするクロックの再生が望まれている。
を行うようにするクロックの再生が望まれている。
第１図は本発明に係わるクロック再生回路の原理構成図
を示しており、1,2は識別器,3はクロック再生部,4は電
圧制御発振器,5はクロック制御回路,6はタイミング制御
回路部,7は移相器,8は位相制御回路を表している。
を示しており、1,2は識別器,3はクロック再生部,4は電
圧制御発振器,5はクロック制御回路,6はタイミング制御
回路部,7は移相器,8は位相制御回路を表している。
識別器1,2は該識別器1,2にそれぞれ入力されるI,Qチャ
ンネルの検波入力を所定の識別レベルで識別し，ディジ
タル信号のデータとして出力するA/D変換器である。こ
の識別タイミングは，以後に説明するクロック再生部３
及びタイミング制御回路部６から出力される各サンプリ
ング・クロックによって決定付けられている。
ンネルの検波入力を所定の識別レベルで識別し，ディジ
タル信号のデータとして出力するA/D変換器である。こ
の識別タイミングは，以後に説明するクロック再生部３
及びタイミング制御回路部６から出力される各サンプリ
ング・クロックによって決定付けられている。
クロック再生部３は,Iチャンネルの識別器１によって識
別されたディジタルのデータを基に,Iチャンネルの検波
入力についてのアイ・パターンの最適位置に識別器１の
サンプリング・クロックを発生させるクロック再生部で
ある。そしてクロックの安定化をはかるため,PLL回路構
成が採用されている。
別されたディジタルのデータを基に,Iチャンネルの検波
入力についてのアイ・パターンの最適位置に識別器１の
サンプリング・クロックを発生させるクロック再生部で
ある。そしてクロックの安定化をはかるため,PLL回路構
成が採用されている。
クロック制御回路５は，識別器１で識別されたＩチャン
ネルの出力データを基に，当該出力データのあるべき値
からのずれを検出して電圧制御発振器４に制御電圧を送
出し，該電圧制御発振器４から識別器１へアイ・パター
ンの最適位置にサンプリング・クロックを発生させる制
御を行う。
ネルの出力データを基に，当該出力データのあるべき値
からのずれを検出して電圧制御発振器４に制御電圧を送
出し，該電圧制御発振器４から識別器１へアイ・パター
ンの最適位置にサンプリング・クロックを発生させる制
御を行う。
タイミング制御回路部６は,Qチャンネルの識別器２によ
って識別されたディジタルのデータを基に,Qチャンネル
の検波入力についてのアイ・パターンの最適位置に識別
器２のサンプリング・クロックを発生させるクロック再
生部である。該タイミング制御回路部６では，上記クロ
ック再生部３からクロックを受け，該クロックに対し位
相制御を行って識別器２への最適サンプリング・クロッ
クを得る構成となっている。そして該タイミング制御回
路部６もPLL回路構成が採用され，クロックの安定化が
はかられている。
って識別されたディジタルのデータを基に,Qチャンネル
の検波入力についてのアイ・パターンの最適位置に識別
器２のサンプリング・クロックを発生させるクロック再
生部である。該タイミング制御回路部６では，上記クロ
ック再生部３からクロックを受け，該クロックに対し位
相制御を行って識別器２への最適サンプリング・クロッ
クを得る構成となっている。そして該タイミング制御回
路部６もPLL回路構成が採用され，クロックの安定化が
はかられている。
位相制御回路８は，識別器２で識別されたＱチャンネル
の出力データを基に，移相器７へ補正されるべき位相分
の制御信号を送出し，該移相器７に入力されるクロック
再生部３からのクロックに位相制御を行わせ，最適位置
にサンプリング・クロックを発生させる制御を行う。
の出力データを基に，移相器７へ補正されるべき位相分
の制御信号を送出し，該移相器７に入力されるクロック
再生部３からのクロックに位相制御を行わせ，最適位置
にサンプリング・クロックを発生させる制御を行う。
識別器１に入力したＩチャンネルの検波入力は，該識別
器１で所定の識別レベルと比較され，ディジタル化され
たＩチャンネルのデータが出力される。同様に，識別器
２に入力されたＱチャンネルの検波入力は，該識別器２
で所定の識別レベルと比較され，ディジタル化されたＱ
チャンネルのデータが出力される。クロック再生部３内
のクロック制御回路５は,Iチャンネルの識別後のデータ
を基に，現時点で識別されたタイミングがアイ・パター
ンの最適位置で行われたかどうか検出し，識別タイミン
グが最適位置からずれている場合，その補正すべき制御
信号を電圧制御発振器４へ送出する。クロック制御回路
５から上記制御信号を受けた電圧制御発振器４は，該制
御信号に対応してアイ・パターンの最適位置でレベル識
別が行われるべきサンプリング・クロックを発生させ
る。
器１で所定の識別レベルと比較され，ディジタル化され
たＩチャンネルのデータが出力される。同様に，識別器
２に入力されたＱチャンネルの検波入力は，該識別器２
で所定の識別レベルと比較され，ディジタル化されたＱ
チャンネルのデータが出力される。クロック再生部３内
のクロック制御回路５は,Iチャンネルの識別後のデータ
を基に，現時点で識別されたタイミングがアイ・パター
ンの最適位置で行われたかどうか検出し，識別タイミン
グが最適位置からずれている場合，その補正すべき制御
信号を電圧制御発振器４へ送出する。クロック制御回路
５から上記制御信号を受けた電圧制御発振器４は，該制
御信号に対応してアイ・パターンの最適位置でレベル識
別が行われるべきサンプリング・クロックを発生させ
る。
一方，タイミング制御回路部６内の位相制御回路８は,Q
チャンネルの識別後のデータを基に，現時点で識別され
たタイミングがアイ・パターンの最適位置で行われたか
どうかを検出し，識別タイミングが最適位置からずれて
いる場合，その補正すべき制御信号を移相器７へ送出す
る。位相制御回路８から上記制御信号を受けた移相器７
は，クロック再生部３から供給されるクロックに対し該
制御信号に応じた位相制御を行い，アイ・パターンの最
適位置でレベル識別が行われるべきサンプリング・クロ
ックを発生させる。
チャンネルの識別後のデータを基に，現時点で識別され
たタイミングがアイ・パターンの最適位置で行われたか
どうかを検出し，識別タイミングが最適位置からずれて
いる場合，その補正すべき制御信号を移相器７へ送出す
る。位相制御回路８から上記制御信号を受けた移相器７
は，クロック再生部３から供給されるクロックに対し該
制御信号に応じた位相制御を行い，アイ・パターンの最
適位置でレベル識別が行われるべきサンプリング・クロ
ックを発生させる。
以下第２図以後の図面を参照しつつ本発明の一実施例を
説明する。
説明する。
第２図は本発明に係わるクロック再生回路の一実施例構
成，第３図は識別タイミングのずれを補正する補正説明
図を示している。
成，第３図は識別タイミングのずれを補正する補正説明
図を示している。
第２図において，符号1,2,4,7は第１図のものに対応し
ており、９は傾き判定回路,10はＤ型フリップ・フロッ
プ,11は低域フィルタ,12ないし14は時間保持回路,15は
排他的オア回路,16はモード切換回路,17は傾き判定回
路,18はＤ型フリップ・フロップ,19は低域フィルタ,20
ないし22は時間保持回路,23は排他的オア回路,24はモー
ド切換回路を表している。
ており、９は傾き判定回路,10はＤ型フリップ・フロッ
プ,11は低域フィルタ,12ないし14は時間保持回路,15は
排他的オア回路,16はモード切換回路,17は傾き判定回
路,18はＤ型フリップ・フロップ,19は低域フィルタ,20
ないし22は時間保持回路,23は排他的オア回路,24はモー
ド切換回路を表している。
識別器１に入力されたＩチャンネルの検波入力は，電圧
制御発振器４から入力されるサンプリング・クロックの
タイミングでレベルの識別が行われる。このレベル識別
後のデータが傾き判定回路９に入力されるようになって
いる。第３図図示の如く，比較されるべきタイミングT0
における識別後のデータは時間保持回路12を介して傾き
判定回路９へ入力され，その１つ前のタイミングT1にお
ける識別後のデータは，時間保持回路13を介して傾き判
定回路９に入力され、その１つ後のタイミングT-1にお
ける識別後のデータは直接傾き判定回路９に入力され
る。これらの３つのタイミングT1,T0,T-1における識別
後のデータからタイミングT0の傾きが判定される。第３
図（Ｉ）図示の如く，タイミングT-1とT0及びタイミン
グT0とT1との間で単調増加し，タイミングT0の傾きが識
別器１から出力される値があるべき値Ｄよりも誤差信号
ε1iをもっていて当該誤差信号ε1iが正のとき，現時点
T0でのサンプリング・クロックの発生タイミングは真の
タイミング点T0′よりプラス側，すなわち進み方向にず
れており、該誤差信号ε1iが負のときには，サンプリン
グ・クロック発生のタイミングが真のタイミング点T0′
よりマイナス側，すなわち遅れ方向にずれていることを
表す。またタイミングT-1とT0及びタイミングT0とT1と
の間で単調減少し，タイミングT0の傾きが負のときに
は，逆となる。従って傾き判定回路９によって判定され
るタイミングT0の傾きと，識別器１から出力される誤差
信号ε1iの正負によって，現時点，すなわちタイミング
T0でのサンプリング・クロックの発生タイミングが真の
タイミングT0′から進み方向にあるか遅れ方向にあるか
が傾き判定回路９により判定される。
制御発振器４から入力されるサンプリング・クロックの
タイミングでレベルの識別が行われる。このレベル識別
後のデータが傾き判定回路９に入力されるようになって
いる。第３図図示の如く，比較されるべきタイミングT0
における識別後のデータは時間保持回路12を介して傾き
判定回路９へ入力され，その１つ前のタイミングT1にお
ける識別後のデータは，時間保持回路13を介して傾き判
定回路９に入力され、その１つ後のタイミングT-1にお
ける識別後のデータは直接傾き判定回路９に入力され
る。これらの３つのタイミングT1,T0,T-1における識別
後のデータからタイミングT0の傾きが判定される。第３
図（Ｉ）図示の如く，タイミングT-1とT0及びタイミン
グT0とT1との間で単調増加し，タイミングT0の傾きが識
別器１から出力される値があるべき値Ｄよりも誤差信号
ε1iをもっていて当該誤差信号ε1iが正のとき，現時点
T0でのサンプリング・クロックの発生タイミングは真の
タイミング点T0′よりプラス側，すなわち進み方向にず
れており、該誤差信号ε1iが負のときには，サンプリン
グ・クロック発生のタイミングが真のタイミング点T0′
よりマイナス側，すなわち遅れ方向にずれていることを
表す。またタイミングT-1とT0及びタイミングT0とT1と
の間で単調減少し，タイミングT0の傾きが負のときに
は，逆となる。従って傾き判定回路９によって判定され
るタイミングT0の傾きと，識別器１から出力される誤差
信号ε1iの正負によって，現時点，すなわちタイミング
T0でのサンプリング・クロックの発生タイミングが真の
タイミングT0′から進み方向にあるか遅れ方向にあるか
が傾き判定回路９により判定される。
また，第３図（II）図示の如く，タイミングT-1とT0と
の間では単調減少，タイミングT0とT1との間では単調増
加或いはその逆の時の様にタイミングT-1とT1との間で
極値を有するときには，傾き判定回路９は判定を行わな
い。
の間では単調減少，タイミングT0とT1との間では単調増
加或いはその逆の時の様にタイミングT-1とT1との間で
極値を有するときには，傾き判定回路９は判定を行わな
い。
そして識別器１から出力される誤差信号ε1iは，時間保
持回路14によって現時点のタイミングT0の時間合わせが
行われ，排他的オア回路15を介してＤ型フリップ・フロ
ップ10に入力される。該Ｄ型フリップ・フロップ10に
は，傾き判定回路９からの判定信号が排他的オア回路15
に入力されており，該傾き判定回路９の判定信号に応じ
て,D型フリップ・フロップ10に入力される時間保持回路
14からの誤差信号ε1iの極性を反転させている。また該
Ｄ型フリップ・フロップ10には電圧制御発振器４からの
クロックが傾き判定回路９を介して入力されており，こ
のクロックと上記排他的オア回路15からの誤差信号ε1i
との位相が，該Ｄ型フリップ・フロップ10で比較され
る。その位相差に応じた差信号が低域フィルタ11を介し
て電圧制御発振器４に入力される。該電圧制御発振器４
は上記Ｄ型フリップ・フロップ10からの差信号に応じた
周波数のクロックを発生させる。従って，ハイ・パター
ンの最適位置となるべきタイミングにサンプリング・ク
ロックが発生し，該サンプリング・クロックが識別器１
へ入力される。
持回路14によって現時点のタイミングT0の時間合わせが
行われ，排他的オア回路15を介してＤ型フリップ・フロ
ップ10に入力される。該Ｄ型フリップ・フロップ10に
は，傾き判定回路９からの判定信号が排他的オア回路15
に入力されており，該傾き判定回路９の判定信号に応じ
て,D型フリップ・フロップ10に入力される時間保持回路
14からの誤差信号ε1iの極性を反転させている。また該
Ｄ型フリップ・フロップ10には電圧制御発振器４からの
クロックが傾き判定回路９を介して入力されており，こ
のクロックと上記排他的オア回路15からの誤差信号ε1i
との位相が，該Ｄ型フリップ・フロップ10で比較され
る。その位相差に応じた差信号が低域フィルタ11を介し
て電圧制御発振器４に入力される。該電圧制御発振器４
は上記Ｄ型フリップ・フロップ10からの差信号に応じた
周波数のクロックを発生させる。従って，ハイ・パター
ンの最適位置となるべきタイミングにサンプリング・ク
ロックが発生し，該サンプリング・クロックが識別器１
へ入力される。
なお，上記第３図図示の曲線（II）の場合のように傾き
判定回路９が判定できない場合には，既に判っている１
つ前の状態のクロックが再生されるようになっている。
判定回路９が判定できない場合には，既に判っている１
つ前の状態のクロックが再生されるようになっている。
モード切換回路16は，識別器１へ入力されるサンプリン
グ・クロックが大きくずれたり，フェージング等でアイ
・パターンが潰れたりしたとき，上記説明のクロック補
正では十分に検出されないので，そのモードを切り換
え、この様な時にでもタイミングT0の傾きが判定できる
別のモードに切り換えるためのものである。該モード切
換回路16は識別器１のε1i,ε2iの出力信号によって切
り換えられるようになっている。
グ・クロックが大きくずれたり，フェージング等でアイ
・パターンが潰れたりしたとき，上記説明のクロック補
正では十分に検出されないので，そのモードを切り換
え、この様な時にでもタイミングT0の傾きが判定できる
別のモードに切り換えるためのものである。該モード切
換回路16は識別器１のε1i,ε2iの出力信号によって切
り換えられるようになっている。
また，識別器２に入力されたＱチャンネルの検波入力
は，上記電圧制御発振器４から出力されるクロックに対
し移相器７で位相制御されたサンプリング・クロックに
より，そのレベル識別が行われる。該移相器７によって
位相制御される位相分は，傾き判定回路17,D型フリップ
・フロップ18,低域フィルタ19,時間保持回路20ないし22
によって決定される。これらの動作は上記説明と全く同
様であり，低域フィルタ19から位相制御を行うべき位相
分の制御信号が移相器７に入力されるようになってい
る。従ってＩチャンネル側で再生された電圧制御発振器
４からのクロックを受け，該クロックに対し上記位相制
御を行うべき位相分だけ移相器７で位相をずらし，識別
器２へのサンプリング・クロックとしている。これによ
り，簡易な回路構成によってＱチャンネルのクロックを
再生することができる。また，モード切換回路24につい
ても上記Ｉチャンネルの場合と同様であり，そのモード
切り換えが行われる様になっている。
は，上記電圧制御発振器４から出力されるクロックに対
し移相器７で位相制御されたサンプリング・クロックに
より，そのレベル識別が行われる。該移相器７によって
位相制御される位相分は，傾き判定回路17,D型フリップ
・フロップ18,低域フィルタ19,時間保持回路20ないし22
によって決定される。これらの動作は上記説明と全く同
様であり，低域フィルタ19から位相制御を行うべき位相
分の制御信号が移相器７に入力されるようになってい
る。従ってＩチャンネル側で再生された電圧制御発振器
４からのクロックを受け，該クロックに対し上記位相制
御を行うべき位相分だけ移相器７で位相をずらし，識別
器２へのサンプリング・クロックとしている。これによ
り，簡易な回路構成によってＱチャンネルのクロックを
再生することができる。また，モード切換回路24につい
ても上記Ｉチャンネルの場合と同様であり，そのモード
切り換えが行われる様になっている。
第４図は本発明に係わるクロック再生回路の具体的回路
構成を示しており,64値QAMのものである。
構成を示しており,64値QAMのものである。
同図において，符号1,2,4,7は第１図のものに対応し,10
ないし16,18ないし24は第２図のものに対応している。2
5はROM,26はアンド回路,27はROM,28はアンド回路を表し
ている。
ないし16,18ないし24は第２図のものに対応している。2
5はROM,26はアンド回路,27はROM,28はアンド回路を表し
ている。
識別器1,2はA/D変換器が使用されており,12ないし13及
び20ないし22の時間保持回路にフリップ・フロップが用
いられている。
び20ないし22の時間保持回路にフリップ・フロップが用
いられている。
ROM25には識別器１のA/D変換器が出力する３ビットのデ
ータ，即ちI1,I2,I3のデータで，該データがとり得るパ
ターンの数，識別レベル数，傾きの正負の数等，あらゆ
る組み合わせに対する補正値が予め記憶されている。
ータ，即ちI1,I2,I3のデータで，該データがとり得るパ
ターンの数，識別レベル数，傾きの正負の数等，あらゆ
る組み合わせに対する補正値が予め記憶されている。
同様にROM27には識別器２のA/D変換器が出力するQ1,Q2,
Q3のデータで，該データがとり得るパターンの数，識別
レベル数，傾きの正負の数等，あらゆる組み合わせに対
する補正値が予め記憶されている。
Q3のデータで，該データがとり得るパターンの数，識別
レベル数，傾きの正負の数等，あらゆる組み合わせに対
する補正値が予め記憶されている。
従って、例えばＩチャンネルの識別器１で識別されたタ
イミングT1,T0,T-1での各３ビットのデータ（I1,I2,
I3）をアドレスとしてROM25がアクセスされ，現時点で
のタイミングT0における傾きと本来とるべき値との差の
データがROM25から読み出され，傾きの信号は排他的オ
ア回路15へ入力され、本来とるべき値との差の信号はア
ンド回路26に入力される。識別器１から出力されるI4の
データ（小数点第１桁目のデータ即ちε1i）はフリップ
・フロップ14を介して現時点でのタイミングT0の時間合
わせが行われた上で排他的オア回路15に入力されてい
る。該排他的オア回路15を介して得られる上記フリップ
・フロップ14で時間合わせされた信号と，電圧制御発振
器４からのアンド回路26を経由したクロックとがＤ型フ
リップ・フロップ10で位相比較され，その差信号が低域
フィルタ11を介して電圧制御発振器４に入力される。従
って該電圧制御発振器４から補正された周波数のクロッ
クが再生される。
イミングT1,T0,T-1での各３ビットのデータ（I1,I2,
I3）をアドレスとしてROM25がアクセスされ，現時点で
のタイミングT0における傾きと本来とるべき値との差の
データがROM25から読み出され，傾きの信号は排他的オ
ア回路15へ入力され、本来とるべき値との差の信号はア
ンド回路26に入力される。識別器１から出力されるI4の
データ（小数点第１桁目のデータ即ちε1i）はフリップ
・フロップ14を介して現時点でのタイミングT0の時間合
わせが行われた上で排他的オア回路15に入力されてい
る。該排他的オア回路15を介して得られる上記フリップ
・フロップ14で時間合わせされた信号と，電圧制御発振
器４からのアンド回路26を経由したクロックとがＤ型フ
リップ・フロップ10で位相比較され，その差信号が低域
フィルタ11を介して電圧制御発振器４に入力される。従
って該電圧制御発振器４から補正された周波数のクロッ
クが再生される。
Ｑチャンネルも全く同様の動作が行われるが，電圧制御
発振器４で得られたクロックに対し，移相器７でその補
正されるべき位相分の位相制御されたクロックが，該移
相器７から出力される。
発振器４で得られたクロックに対し，移相器７でその補
正されるべき位相分の位相制御されたクロックが，該移
相器７から出力される。
以上の説明から,IチャンネルとＱチャンネルとを入れ換
えた構成，すなわちＩチャンネル側に移相器７を設け,Q
チャンネル側のクロックに対し位相制御させてクロック
を再生する構成としても同様にクロックを再生すること
ができることは明らかである。
えた構成，すなわちＩチャンネル側に移相器７を設け,Q
チャンネル側のクロックに対し位相制御させてクロック
を再生する構成としても同様にクロックを再生すること
ができることは明らかである。
以上説明した如く，本発明によれば,Iチャンネル,Qチャ
ンネルの識別後のデータを基にクロックを再生している
ので，当該識別後のデータとあるべきデータとの差を抽
出することが確実に行い得るものとなる。そしてPLL回
路構成によって一方側チャンネルのクロックを再生し，
他方の側のチャンネルのクロックは，再生されたクロッ
クに位相制御を行ってクロックを再生するようにしたの
で，回路構成が簡単となり，またPLL回路構成で再生し
ていることにより，クロックが安定して再生される。
ンネルの識別後のデータを基にクロックを再生している
ので，当該識別後のデータとあるべきデータとの差を抽
出することが確実に行い得るものとなる。そしてPLL回
路構成によって一方側チャンネルのクロックを再生し，
他方の側のチャンネルのクロックは，再生されたクロッ
クに位相制御を行ってクロックを再生するようにしたの
で，回路構成が簡単となり，またPLL回路構成で再生し
ていることにより，クロックが安定して再生される。
第１図は本発明に係わるクロック再生回路の原理構成
図，第２図は本発明に係わるクロック再生回路の一実施
例構成，第３図は識別タイミングのずれを補正する補正
説明図，第４図は本発明に係わるクロック再生回路の具
体的回路構成を示している。 図中,1,2は識別器,3はクロック再生部,4は電圧制御発振
器,5はクロック制御回路,6はタイミング制御回路部,7は
移相器,8は位相制御回路,9,17は傾き判定回路,25,27はR
OMを表している。
図，第２図は本発明に係わるクロック再生回路の一実施
例構成，第３図は識別タイミングのずれを補正する補正
説明図，第４図は本発明に係わるクロック再生回路の具
体的回路構成を示している。 図中,1,2は識別器,3はクロック再生部,4は電圧制御発振
器,5はクロック制御回路,6はタイミング制御回路部,7は
移相器,8は位相制御回路,9,17は傾き判定回路,25,27はR
OMを表している。
Claims (1)
- 【請求項１】ＩチャンネルとＱチャンネルとの２系列の
検波入力を所定のサンプリング・クロックでそれぞれ識
別する識別器（１），（２）を備えた多値QAM方式の識
別回路において，いずれか一方のチャンネルの識別器
（１）で識別されたデータを基に，該識別器（１）のサ
ンプリング・クロックを再生させるクロック再生部
（３）と， 該クロック再生部（３）で再生されたクロックに対し位
相制御を行い他方のチャンネルの識別器（２）へ与える
タイミング制御回路部（６） とを備え，該タイミング制御回路部（６）は クロック再生部（３）で再生されたクロックの位相を可
変する移相器（７）と，他方のチャンネルの識別器
（２）で識別されたデータを基にその補正されるべき位
相分を検出し，上記移相器（７）に入力されたクロック
に対し補正されるべき位相分の制御信号を移相器（７）
に送出する位相制御回路（８） とを備え，各チャンネルの識別器（１），（２）に最適
の識別タイミングとなるクロックをそれぞれ再生するよ
うにしたことを特徴とするクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044387A JPH06103882B2 (ja) | 1987-02-27 | 1987-02-27 | クロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044387A JPH06103882B2 (ja) | 1987-02-27 | 1987-02-27 | クロツク再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211935A JPS63211935A (ja) | 1988-09-05 |
| JPH06103882B2 true JPH06103882B2 (ja) | 1994-12-14 |
Family
ID=12690097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044387A Expired - Lifetime JPH06103882B2 (ja) | 1987-02-27 | 1987-02-27 | クロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103882B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3537738B2 (ja) | 2000-06-20 | 2004-06-14 | 松下電器産業株式会社 | クロック再生回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212219A (ja) * | 1985-07-09 | 1987-01-21 | Nec Corp | 復調システム |
| JPH0223106A (ja) * | 1988-07-12 | 1990-01-25 | Toshio Yamane | スクリュー羽根式リフター |
| JPH0455013A (ja) * | 1990-06-26 | 1992-02-21 | Kawasaki Steel Corp | 板厚制御装置の自動利得調整方法 |
-
1987
- 1987-02-27 JP JP62044387A patent/JPH06103882B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212219A (ja) * | 1985-07-09 | 1987-01-21 | Nec Corp | 復調システム |
| JPH0223106A (ja) * | 1988-07-12 | 1990-01-25 | Toshio Yamane | スクリュー羽根式リフター |
| JPH0455013A (ja) * | 1990-06-26 | 1992-02-21 | Kawasaki Steel Corp | 板厚制御装置の自動利得調整方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63211935A (ja) | 1988-09-05 |
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