JP2543515B2

JP2543515B2 - クロツク再生回路

Info

Publication number: JP2543515B2
Application number: JP62047801A
Authority: JP
Inventors: 隆則岩松; 芳民青野; 貞夫竹中
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-03-04
Filing date: 1987-03-04
Publication date: 1996-10-16
Anticipated expiration: 2011-10-16
Also published as: JPS63215235A

Description

【発明の詳細な説明】〔概要〕多値QAM信号を復調して得られるアナログ復調信号を
識別器で識別し符号化してディジタル信号を出力するに
際し、該識別器を駆動するためのクロックを生成するク
ロック再生回路であって、固定発振周波数の発振器と、
該発振器からのクロックの位相をシフトする無限移相器
と、前記識別器の出力を監視して前記識別器における識
別時点に対するクロック位相の偏差を検出する位相偏差
検出部とからなり、検出された偏差に応じて前記無限移
相器の移相量を制御することにより、識別器での識別タ
イミングに常に一致したクロックを再生できる。

〔産業上の利用分野〕

本発明は、多値直交振幅変調（QAM:Quadrature Ampli
tude Modulation）信号の復調部から出力されるＩチャ
ネル、Ｑチャネルの多値アナログ復調信号を複数の識別
レベルで識別し符号化してディジタル信号を送出する識
別器に対して印加すべきクロックを生成するクロック再
生回路に関する。

クロック再生回路はBTR（Bit Timing Recovery）回路
とも称せられ、多値QAM信号からクロック成分を再生す
る。再生されたクロックは主として識別器における識別
動作を毎回起動するためのタイミング信号として用いら
れる。この再生クロックは、アナログ復調信号のレベル
を識別すべきタイミング（いわゆるアイパターンが最も
開いたとき）と位相が一致していなればならないが、回
線状況の変化によりその一致が常に確保されるとは限ら
ない。

〔従来の技術〕

第９図は従来のクロック再生回路およびその周辺回路
を示す図である。本図において、１が本発明の対象とな
るクロック再生回路であり電圧制御形の発振器（VCO）
２を有してなる。この発振器２と検波器４およびローパ
スフィルタ５によっていわゆるPLL（Phase Locked Loo
p）をなす。このPLLが同期すべき信号は例えばＩチャネ
ルのアナログ復調信号ISaであり、これを全波整流器３
にて全波整流した信号とクロックCLKとを検波器４にて
位相比較し、信号ISaに常に追従したクロックCLKを得
る。このクロックCLKが主として識別器12における識別
タイミング信号として用いられる。

第９図においてクロック再生回路１の周辺は次のよう
な構成からなる。10はデータ再生部であり、図ではＩチ
ャネル側のデータ再生部のみ具体的に示すがＱチャネル
側のデータ再生部17も同様の構成である。これらデータ
再生部10および17は復調部16およびクロック再生回路１
と共同して動作する。すなわち、多値QAM信号（IF信
号）Sinは復調部16にて復調されてベースバンドのＩチ
ャネル（同相チャネル）アナログ復調信号ISaおよびＱ
チャネル（直交チャネル）アナログ復調信号QSaが出力
される。またクロック再生部１からは再生したクロック
CLKが出力される。

復調部16から出力されたアナログ復調信号ISaおよびQ
Saはそれぞれデータ再生部10および17に印加される。ア
ナログ復調信号ISa（QSaについても同様）は等化器11に
て波形等化された後、所定の複数の識別レベルをもって
A/D変換器13を備える識別器12によりレベル識別され符
号化されて、Ｉチャネルディジタル信号ISd（Ｑチャネ
ルディジタル信号QSdについても同様）となる。これが
再生ディジタルデータである。

この場合、クロック再生部１により再生されたクロッ
クCLKはＩチャネルデータ再生部10（Ｑチャネルデータ
再生部17も同様）内の移相器14に入力されて位相シフト
を受けた後に、A/D変換器13のクロック端子CKに印加さ
れ、識別タイミングを決定する。一般に、アナログ復調
信号ISa（QSaも同じ）の位相とクロックCLKの位相とは
若干のずれがあるので、移相器14によってその位相ずれ
を補償する。

A/D変換器13はその位相補償されたクロックCLKにより
起動され、所定の識別レベルをもってアナログ復調信号
ISa（QSaについても同様）のレベルを識別し符号化して
ディジタル信号ISd（QSdも同様）となす。以下、Ｉチャ
ネル系のみを例にとって説明するが、Ｑチャネル系も同
様に説明される。

A/D変換器13にて符号化され出力されるディジタル信
号ISdは、入力の多値QAM信号Sinが例えば64値QAM信号の
場合、第10図に示す如く識別される。第10図はA/D変換
器による一般的な識別動作を説明するためのレベルダイ
ヤグラムであり、アナログ復調信号ISaのレベルを８値
の所定の識別レベルで識別し、最上位の第１ビットB1か
ら最下位の第３ビットB3までの３ビット（2³＝８）のデ
ィジタル信号ISdを出力する。

ディジタル信号ISdの第１ビットB1は、アナログ復調
信号ISaの全振幅を1/2した識別レベルL10で識別して符
号化されるビット符号であって、信号ISaを1/2して正側
（１）と負側（０）に分ける極性信号にもなる。

第２ビットB2は、信号ISaをレベルL10で正負の1/2に
分けた値の各々について、さらに1/2にする識別レベルL
21,L22で識別され符号化されるビット符号である。

第３ビットB3は、第２ビットB2を定める識別レベルL2
1,L22で分けた値をさらに1/2にする識別レベルL211,L21
2,L222で識別され符号化されるビット符号である。

A/D変換器13は、ディジタル信号ISdの第３ビットB3の
さらに１ビット下位の第４ビットB4（第10図中１ケ所の
み示す）を識別誤差信号ε（第９図）として出力する。
信号εは同期引込み時の制御信号として利用できる。

さて、A/D変換器13を起動するクロックCLKの位相を、
アナログ復調信号ISaをレベル識別すべきタイミング
（第10図の識別時点）に一致させるための制御は、クロ
ック再生部１より与えられる再生クロックCLKを手動の
移相器14の調節抵抗15によって調節することにより行
う。あるいは等化器11を調節し、前記の識別時点を移動
させクロックCLKの位相に一致させる。

〔発明が解決しようとする問題点〕

従来のクロック再生回路１は、第９図に示すとおり、
多値QAM信号Sinを復調した直後のベースバンド信号、す
なわちアナログ復調信号ISaをもとにしてクロックCLKを
得ている。このため回線状況の影響をまともに受けなが
らクロックCLKを再生することになる。この結果、クロ
ックCLKの位相を第10図の識別時点に高精度に一致させ
ることが困難となり、例えばフェージング等の発生によ
りクロックの品質が劣化し、高精度なデータ再生が行え
ない場合があるという第１の問題がある。また電圧制御
形の発振器２を用いるのでクロック位相を高精度に制御
できないという第２の問題がある。さらにまた手動の移
相器14を用いるために不便であるという第３の問題があ
る。

本発明は上記問題点に鑑みなされたもので、ベースバ
ンド信号を用いず、電圧制御形の発振器を用いず、また
手動の移相器を用いることのないクロック再生回路を提
供することを目的とするものである。

〔問題点を解決するための手段〕

第１図は本発明に基づくクロック再生回路の原理構成
ブロックとその周辺を示す図である。本図においてクロ
ック再生回路20は、固定周波数の出力を送出する発振器
22と、その出力に位相シフトを加える無限移相器23と、
識別器12の出力を監視して識別器12における最適な識別
時点と、クロックCLKの位相との偏差を検出する位相偏
差検出部21とにより構成され、検出された偏差に応じて
位相器23の移相量を変化させる。

〔作用〕

第２図は本発明の動作原理を説明するためのタイミン
グ図であり、第10図のアイパターン列を時系列的に配列
したものであり、識別時点はT_k,T_k+1,T_k+2…T_nで示す。
本発明は電圧制御形の発振器に代えて固定周波数の発振
器22を用いることとしている。この場合、各識別時点
T_k,T_k+1,T_k+2…が現れる周期（t1）と発振器22の出力の
周期（t2）とが完全に一致することは実際上あり得な
い。そうすると、周期（t1）と周期（t2）の差（t1−t
2）に相当するビートが現れることになる。このビート
は、各識別時点T_k,T_k+1,T_k+2…と、それぞれに対応する
クロックCLK_k,CLK_k+1,CLK_k+2…との位相偏差（θ）とし
て現れ、しかもこの位相偏差は図示のθ₁,θ_２…の如く
図中の正（右）側（あるいは図中の負（左）側）へ向っ
て徐々に拡大して行く。そうすると、識別時点T_kで位相
偏差零であったのが、一定期間経過後、例えば識別時点
T_nで再び零となり、これを繰り返す。そこで、まず位相
偏差検出部21にて、位相偏差θ₁,θ_２…の変化を検出す
る。そして、この位相偏差の変化と同一歩調で、発振器
22の出力の位相をシフトさせる。この位相シフトによ
り、θ₁,θ_２…を常に相殺し、CLK_k+1,CLK_k+2…の位相
を常にT_k+1,T_k+2…と一致させることができる。このよ
うな連続的な位相シフトは無限移相器23によって容易に
実現できる。

かくして、従来の如く復調直後のアナログ復調信号Sa
を制御源としない。すなわち等化器11を経て波形等化さ
れ、かつ、識別器12を経て識別された後の信号を発振器
22の出力の制御源とするから例えばフェージング等が発
生してもその影響を受ける度合は小さく、クロックCLK
の品質は向上する。したがって、識別時点とクロックCL
Kの位相とを高精度に一致させることができる。また、
高精度な固定周波数発振器を採用できる。さらにまた、
手動の移相器も排除される。

〔実施例〕

第３図は本発明に基づくクロック再生回路の一実施例
を示すブロック図であり、特に位相偏差検出部21を具体
的に示したものである。この検出部21は、ディジタル信
号Sdを入力としてアナログ復調信号Saの変化の傾きを表
す信号γを出力する傾斜検出器31と、信号γおよび識別
誤差信号εを入力として、クロックCLKの識別時点（第1
0図）に対する進み位相または遅れ位相を示す信号θを
出力する進み遅れ判定器32とによって構成される。

信号θは無限移相器23の移相量を変化させ、これによ
り発振器22の出力が各識別時点に一致した位相を持つク
ロックCLKとなるようにする。この場合、クロックCLKの
位相が識別時点に対して遅れであるか進みであるかを示
す信号θを位相偏差検出部21にて生成するが、この信号
θが生成される原理は次のとおりである。

第４図はクロックの位相と識別時点とのずれを検出す
る原理を説明するための信号チャートを示す図である。
本図において横軸は時間ｔ、縦方向は信号点Ｐのレベル
を示す。レベルは、64値QAMの場合、最下位レベルか
ら最上位レベルまでの８段階である。また時間軸ｔで
は３つの連続する識別時点をT_-1,T₀およびT₊₁とし、ア
ナログ復調信号Saの推移を時系列的に観察する。ただ
し、この観察は直接、信号Saについて行うのではなく、
信号Sdを入力として行う。

そうすると、信号Saの信号モードとしては例えば図中
のa,bおよびｃが得られ、この他にも図示しないが多数
の信号モードが得られる。具体的には、信号モードａで
はレベルを通る正の傾きの信号Saを示し、信号モード
ｂではレベルを通る負の傾きの信号Saを示す。信号モ
ードｃは傾斜不明の信号Saを示す。なお、最下位レベル
はコード“000"に対応し、最上位レベルはコード
“111"に対応する。

このような傾斜（正、負）情報と識別誤差信号εの極
性の正、負の情報とにより、クロックCLKの位相が進み
か遅れかが分かる。第５図はクロックの進み位相または
遅れ位相の検出原理を示すレベルチャートであり、３つ
の時系列T_-1,T₀およびT₊₁と、一例として示す信号モー
ドａは第４図に示したのと同じである。識別誤差信号ε
の識別レベルはL₀で示し、３ビットで表示される信号点
Ｐであればさらに１ビット下位の第４ビット目の“10"
を決定するしきい値（L₀）となる。第５図の例によれば
アナログ復調信号Saの傾きが正であるから、信号εが正
（＋）を示すならば、クロックCLKの位相は遅れである
と判断され、逆に信号εが負（−）を示すならば、位相
は進みであると判断される。信号モードｂの場合は、図
示しないが、上記と逆の判断がなされる。

上述した、クロックの進み位相または遅れ位相の検出
原理は、いわゆるアイパターンが良好に開いているとき
には確実に成立する。もし、アイパターンがつぶれるよ
うな、例えばフェージング等の発生時ならば次のような
検出原理を採用すれば良い。アイパターンがつぶれるよ
うなときは信号点そのものおよび信号εそのものの信頼
性が失なわれるので、既述の信号モードとして特定のも
のを予め設定し、特定信号モードに合致したアナログ復
調信号Saのみを抽出し、これをクロック位相の判別に用
いる。

第６図は回線状況が悪い状態（誤り率大）で用いられ
る信号モードを示す図であり、第４図と対応する。この
悪状況下においては図に示す４種の信号モードI,II,III
およびIVに合致するアナログ復調信号Saのみを対象とす
る。これら４種の少なくとも１つを対象とすればよい
が、４種全部を対象とするならば一層正確なクロック位
相合せが可能となる。第６図と第５図とを参照すれば、
次のようなクロック位相の判定ができる。

上表中、＋，−はそれぞれ正負を表す記号である。例
えば信号モードＩのもとでは、傾きが正（＋）であっ
て、識別誤差信号εの極性が正（＋）ならば、クロック
位相は遅れとなる。また信号モードIIIのもとでは傾き
が正（＋）であって、εの極性が負（−）ならばクロッ
ク位相は進みとなる。回線状況が悪いときは第６図中の
各信号点Ｐを特定するアイパターンは殆どつぶれている
ことを想定し、まず最上位レベルの信号点（）または
最下位レベルの信号点（）を通過する信号Saのみに着
目する。どのように回線状況が悪くても、信号点（）
より上側に信号点が現れることは絶対になく、また信号
点（）より下側に信号点が現れることは絶対にないと
いう事実を考慮したものである。そしてさらに、用いる
べき識別誤差信号εの極性については、どのように回線
状況が悪くても、最上位レベルより上側の正の極性
（＋）は正以外の値をとり得ず、また最下位レベルよ
り下側の負の極性（−）は負以外の値をとり得ないこと
に着目し、εの極性情報としては信号モードI,IIについ
ては正のみを、信号モードIII,IVについては負のみを用
いる。要するに最も信用度の高い情報のみを集めてクロ
ック位相制御を行うのである。また傾きの正負について
みると、上記表の条件を満足するのに、信号モードＩお
よびIIIは正の一次傾斜を有する確率が極めて高く、信
号モードIIおよびIVは負の一次傾斜を有する確率が極め
て高いことが必要である。このためには次の条件を課す
のが望ましい。すなわち、信号モードＩは、レベルよ
り下位レベルの信号点を経て、最上位レベルの信号点
（）を通り、レベルより上位レベルの信号点に至
り、信号モードIIは、レベルより上位レベルの信号点
を経て、最上位レベルの信号点（）を通り、レベル
より下位レベルの信号点に至り、信号モードIIIは、レベルより下位レベルの信号点を
経て、最下位レベルの信号点（）を通り、レベルよ
り上位レベルの信号点に至り、信号モードIVは、レベルより上位レベルの信号点を経
て、最下位レベルの信号点（）を通り、レベルより
下位レベルの信号点に至るものとする。

第７図は本発明に基づくクロック再生回路の実用的な
構成例を示すブロック図であり、傾斜検出器31（第３
図）が第１の傾斜検出器311からなり、さらに第２の傾
斜検出器312も有する。第１の傾斜検出器311は、第４図
に示す単調増加（ａ）か単調減少（ｂ）のアナログ復調
信号Saについてのみ、その傾きの正または負を検出す
る。この検出器311のみでは回線状況の悪化に対応し切
れないとき、さらに第２の傾斜検出器312を設けるのが
好ましい。第２の傾斜検出器312は第６図で説明した信
号モードでの傾き検出を行う。これら第１および第２の
傾斜検出器311および312は回線状況に応じて択一的に駆
動される。回線状況は誤り検出器24によってデータ誤り
率を検出することによって判断され、回線状況が良いと
き（データ誤り率小）は第１の傾斜検出器311を駆動
し、逆に悪いとき（データ誤り率大）は第２の傾斜検出
器312を駆動する。

第８図は本発明に基づくクロック再生回路の具体例を
示す回路図である。本図において、第７図の第１の傾斜
検出器311および第２の傾斜検出器312はそれぞれリード
オンリーメモリ（ROM）41および42に対応し、両メモリ
は共通に遅延回路（Ｔ）43および44を有する。また第７
図の進み遅れ判定器32は排他的論理和ゲート63で実現さ
れる。

まず回線状況が悪いときの場合から説明する。遅延回
路43,44を双方通過する信号Sdにて第４図の識別時点T_-1
での信号点に対応する信号が得られ、遅延回路44のみを
通過する信号Sdおよび遅延回路を全く通過しない信号Sd
にて、同図における識別時点T₀およびT₊₁での信号点に
対応する信号がそれぞれ得られる。すなわち、ROM42の
入力には、アナログ復調信号Saの各種の信号モードを表
す情報が印加される。ROM42にはこの情報に応じた各種
の情報が予めストアされている。例えば第６図の信号モ
ードＩが現れたことがROM42に入力された情報により判
明すると、Ｚより特定モード信号有りの出力“1"（有
効）を、Ｙよりその傾きが正であることを示す出力“1"
を、Ｘより識別誤差信号εの正極性のみを用いるべきこ
とを示す出力“1"をそれぞれ送出する。なお、特定モー
ド信号以外のときはＺ出力は“0"（無効）となり、信号
保持器53の内容は不動のままである。

ROM42の出力Ｘは、第６図の信号モードI,IIのいずれ
かが現れたか（“1"）、信号モードIII,IVのいずれかが
現れたか（“0"）を示し、前者なら正極性の信号ε
（“1"）のみを、後者なら負極性の信号ε（“0"）のみ
を選択器52より通過させる。これは図示の如くデコーダ
61よりなり、入力（E,F）が“1,1"で“1"を、“0,0"で
“0"をそれぞれ進み遅れ判定器32に入力する。これは図
示の如く排他的論理和ゲート63からなり、信号の傾きの
正負を表すビット“1"または“0"と、εの極性を表すビ
ット“1"または“0"との排他的論理和をとり、既述の表
に示すクロック位相の進み（“1"）または遅れ（“0"）
を信号保持器53に送出する。これは図示の如くＤ−フリ
ップフロップ62よりなり、ゲート63の出力を有効／無効
指示線55の出力に応じて無限移相器23に通過させまたは
直前のものを保持したまま無限移相器23に供給する。

次に回線状況が良い場合について説明すると、この場
合には、第６図に示した特定モードの信号のみを使うに
は及ばず、第４図に示したような信号モードa,b等を用
いてROM41により制御を行えば良い。このようにすれば
回線状況に柔軟に対処でき、広範囲なクロック位相のタ
イミング制御が実現される。ROM41を使うかROM42を使う
かは回線状況次第である。このために回線状況の良否を
判断する擬似誤り検出器24を備える。検出器24は、例え
ば識別誤差信号εの第１ビット目ε１とその下位の第２
ビット目ε２とを入力とし、誤り率を検出する。誤り率
が例えば10^-3より低下したとすると回線状況の悪化とみ
なし切換信号SWを出力する。この信号SWは切換器51の接
点を切換えるとともに、ROM41およびROM42を択一的に駆
動する。ROM41は第４図の信号モード（a,b等）に応じて
有効／無効を示す信号をＺ′出力に送出する（無効は第
４図の信号モードｃの場合）。また有効の場合（第４図
の信号モードa,bの場合）にはその傾きの正負を表す信
号をＹ′出力より送出する。

誤り率が例えば10^-3以上になると、切換信号SWが送出
され、切換器51の接点を図中の下側接点より上側接点へ
切り換え、他方、ROM41からROM42に駆動を切り換える。
これは各ROMのイネーブル端子EN（ROM41はインバータ
付）に信号SWを与えることにより行われる。信号SWが回
線状況の改善により消失すると、再びROM41が駆動さ
れ、切換器51の接点も下側に切り換わる。

本発明の重要な構成要素をなす無限移相器23は、前述
した信号保持器53からの“1",“0"出力を受けて制御さ
れる。この移相器23の機能は、移相器23の入力（発振器
22からの出力）をsinθとし、移相器23の出力をsin（θ
＋α）とすると（αは移相量）、 sin（θ＋α）＝pcosθ＋qsinθ （ただしp²＋q²＝１、ｐ＝sinα,q＝cosα）となるように制御することにある。上式のsinθは、第
８図のπ/2ハイブリッド77をそのまま通過した発振器22
の出力であり掛算器76にてqsinθとなる。上式のcosθ
はそのπ/2ハイブリッド77でπ/2移相された発振器22の
出力であり、掛算器75にてpcosθとなる。したがって移
相量αをどのように変化させるかはp,qの値で決定され
る。これらp,qの値は、アップダウン（U/D）カウンタ71
の値に基づき変化し、カウンタ71の値は信号保持器53の
出力（“1",“0"）に応じ、すなわち既述の位相偏差の
負または正に応じて増大しまたは減少する。さらにカウ
ンタ71の増大または減少する値はROM72のアドレスとし
て入力される。ROM72には予め計算された各種の移相制
御用の数値がストアされている。すなわちカウンタ71の
出力に応じた、かつ、p²＋q²＝１を満足するｐおよびｑ
の値がディジタル値として計算されストアされる。これ
らディジタル値はディジタル／アナログ変換器（D/A）7
3および74にてアナログ値に変換され、掛算器75および7
6に与えられる。かくして位相偏差に応じた移相量が発
振器22の出力に加えられ、求めるクロックCLKが得ら
れ、さらに識別器12のクロック端子に印加される。

〔発明の効果〕

以上説明したように本発明によれば、等化識別後の信
号をクロック再生の制御信号とするとともに固定周波数
の発振器22を採用することから高精度なデータ再生が可
能となる。また従来の手動の移相器を排除してこれを自
動化することを可能とする。

【図面の簡単な説明】

第１図は本発明に基づくクロック再生回路の原理構成ブ
ロックとその周辺を示す図、第２図は本発明の動作原理を説明するためのタイミング
図、第３図は本発明に基づくクロック再生回路の一実施例を
示すブロック図、第４図はクロックの位相と識別時点とのずれを検出する
原理を説明するための信号チャートを示す図、第５図はクロックの進み位相または遅れ位相の検出原理
を示すレベルチャート、第６図は回線状況が悪い状態（誤り率大）で用いられる
信号モードを示す図、第７図は本発明に基づくクロック再生回路の実用的な構
成例を示すブロック図、第８図は本発明に基づくクロック再生回路の具体例を示
す回路図、第９図は従来のクロック再生回路およびその周辺回路を
示す図、第10図はA/D変換器による一般的な識別動作を説明する
ためのレベルダイヤグラムである。 12……識別器、16……復調部、 20……クロック再生回路、 21……位相偏差検出部、 22……発振器、23……無限移相器、 31……傾斜検出器、32……進み遅れ判定器、 311……第１の傾斜検出器、 312……第２の傾斜検出器、 71……アップ／ダウンカウンタ、 72……リードオンリーメモリ、 75,76……掛算器、 77……π/2ハイブリッド。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭62−38645（ＪＰ，Ａ) 特開昭61−71736（ＪＰ，Ａ) 特開昭61−146031（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】多値直交振幅変調信号（Sin）を復調して
得たアナログ復調信号（Sa）所定の複数の識別レベルで
識別し識別された信号点（Ｐ）に対応するディジタル信
号（Sd）に符号化するとともに識別誤差信号（ε）を送
出する識別器（12）に対し、識別器駆動用のクロック
（CLK）を供給するための回路であって、アナログ復調
信号（Sa）のレベルを識別するタイミング、すなわち識
別時点に位相が一致したクロック（CLK）を生成する発
振器と、該発振器の出力に位相シフトを加える無限移相
器（23）とを有してなるクロック再生回路において、前記発振器は固定周波数の発振器（22）からなり、さらに、識別器（12）の出力を監視して識別器（12）に
おける前記識別時点に対するクロック（CLK）の位相偏
差を検出し、検出された該位相偏差に応じて無限移相器
（23）の位相量を変化させてクロック（CLK）を再生す
る位相偏差検出部（21）を設け、ここに位相偏差検出部（21）は、識別器（12）から時系
列的に３連続の識別時点（T_-1,T₀,T₊₁）で得たディジタ
ル信号（Sd）を逐次受信して、対応するアナログ復調信
号（Sa）の傾きの正負を検出する傾斜検出器（31）と、
検出された傾きの正負および識別誤差信号（ε）の極性
の正負の組合わせに基づいてクロック（CLK）の位相の
識別時点（T₀）に対する進みまたは遅れを判定する進み
遅れ判定器（32）とから構成され、該進みまたは遅れに
応じて無限移相器（23）の移相量をそれぞれ負側または
正側に変化させることを特徴とするクロック再生回路。
【請求項２】前記傾斜検出器（31）が、単調増加かまた
は単調減少のアナログ復調信号（Sa）についてのみ前記
傾きの正負を検出する第１の傾斜検出器（311）を有す
る特許請求の範囲第１項記載のクロック再生回路。
【請求項３】前記傾斜検出器（31）が、単調増加かまた
は単調減少のアナログ復調信号（Sa）についてのみ前記
傾きの正負を検出する第１の傾斜検出器（311）と、第
２の傾斜検出器（312）とを有し、第２の傾斜検出器（3
12）は、アナログ復調信号（Sa）が最上位レベルまたは最下位レ
ベルの信号点（Ｐ）を識別時点（T₀）に通過するアナロ
グ復調信号（Sa）についてのみ前記傾きの正負を検出す
るとともに、当該アナログ復調信号（Sa）が前記最上位
レベルまたは最下位レベルにあるのに応じて前記識別誤
差信号（ε）の極性がそれぞれ正または負のときのみを
有効な極性として進み遅れ判定器（32）に入力するよう
にし、かつ識別誤差信号（ε）を監視してディジタル信号（Sd）の
データ誤り率を検出する誤り検出器（24）を設け、該デ
ータ誤り率の低下または増大に応じてそれぞれ第１の傾
斜検出器（311）または第２の傾斜検出器（312）を択一
的に駆動する特許請求の範囲第１項記載のクロック再生
回路。
【請求項４】前記無限移相器（23）、前記の検出された
位相偏差の負または正に応じてカウント値が増減するア
ップ／ダウンカウンタ（71）と、予め計算された各種の
移相制御用の数値（p,q）がストアされアップ／ダウン
カウンタ（71）のカウント出力に応じて対応する数値
（p,q）を出力するリードオンリーメモリ（72）と、出
力された数値（ｐ）および数値（ｑ）をアナログ量で各
一方の入力端子に受信する掛算器（75）および掛算器
（76）と、掛算器（75,76）の各他方の入力端子に、一
方はそのまま他方はπ/2移相した発振器（22）の出力を
それぞれ印加するπ/2ハイブリッド（77）からなり、掛
算器（75,76）の合成出力をもってクロック（CLK）とす
る特許請求の範囲第１項記載のクロック再生回路。