JP2543515C - - Google Patents

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【発明の詳細な説明】 〔概 要〕 多値QAM 信号を復調して得られるアナログ復調信号を識別器で識別し符号化し
てディジタル信号を出力するに際し、該識別器を駆動するためのクロックを生成
するクロック再生回路であって、固定発振周波数の発振器と、該発振器からのク
ロックの位相をシフトする無限移相器と、連続する３つの識別時点における前記
識別器の出力を監視して前記識別器における識別時点に対するクロック位相の偏
差を検出する位相偏差検出部とからなり、検出された偏差に応じて前記無限移相
器の移相量を制御することにより、識別器での識別タイミングに常に一致したク
ロックを再生できる。 〔産業上の利用分野〕 本発明は、多値直交振幅変調（QAM:Quadrature Amplitude Modulation）信号
の復調部から出力されるＩチャネル、Ｑチャネルの多値アナログ復調信号を複数
の識別レベルで識別し符号化してディジタル信号を送出する識別器に対して印加
すべきクロックを生成するクロック再生回路に関する。 クロック再生回路はBTR（Bit Timing Recovery）回路とも称せられ、多値QAM
信号からクロック成分を再生する。再生されたクロックは主として識別器におけ
る識別動作を毎回起動するためのタイミング信号として用いられる。この再生ク
ロックは、アナログ復調信号のレベルを識別すべきタイミング（いわゆるアイパ
ターンが最も開いたとき）と位相が一致していなればならないが、回線状況の変
化によりその一致が常に確保されるとは限らない。 〔従来の技術〕 第９図は従来のクロック再生回路およびその周辺回路を示す図である。本図に
おいて、１が本発明の対象となるクロック再生回路であり電圧制御形の発振器（
VCO）２を有してなる。この発振器２と検波器４およびローパスフィルタ５に よっていわゆるPLL（Phase Locked Loop）をなす。このPLL が同期すべき信号は
例えばＩチャネルのアナログ復調信号ISa であり、これを全波整流器３にて全波
整流した信号とクロックCLK とを検波器４にて位相比較し、信号ISa に常に追従
したクロックCLK を得る。このクロックCLK が主として識別器12における識別タ
イミング信号として用いられる。 第９図においてクロック再生回路１の周辺は次のような構成からなる。10はデ
ータ再生部であり、図ではＩチャネル側のデータ再生部のみ具体的に示すがＱチ
ャネル側のデータ再生部17も同様の構成である。これらデータ再生部10および17
は復調部16およびクロック再生回路１と共同して動作する。すなわち、多値QAM
信号（IF信号）Sin は復調部16にて復調されてベースバンドのＩチャネル（同相
チャネル）アナログ復調信号ISa およびＱチャネル（直交チャネル）アナログ復
調信号QSa が出力される。またクロック再生部１からは再生したクロックCLK が
出力される。 復調部16から出力されたアナログ復調信号ISa およびQSa はそれぞれデータ再
生部10および17に印加される。アナログ復調信号ISa（QSa についても同様）は
等化器11にて波形等化された後、所定の複数の識別レベルをもってA/D 変換器13
を備える識別器12によりレベル識別され符号化されて、Ｉチャネルディジタル信
号ISd（Ｑチャネルディジタル信号QSd についても同様）となる。これが再生デ
ィジタルデータである。 この場合、クロック再生部１により再生されたクロックCLK はＩチャネルデー
タ再生部10（Ｑチャネルデータ再生部17も同様）内の移相器14に入力されて位相
シフトを受けた後に、A/D 変換器13のクロック端子CKに印加され、識別タイミン
グを決定する。一般に、アナログ復調信号ISa（QSa も同じ）の位相とクロックC
LK の位相とは若干のずれがあるので、移相器14によってその位相ずれを補償す
る。 A/D 変換器13はその位相補償されたクロックCLK により起動され、所定の識別
レベルをもってアナログ復調信号ISa（QSa についても同様）のレベルを識別し
符号化してディジタル信号ISd（QSd も同様）となす。以下、Ｉチャネル系のみ
を例にとって説明するが、Ｑチャネル系も同様に説明される。 A/D 変換器13にて符号化され出力されるディジタル信号ISd は、入力の多値QA
M 信号Sin が例えば64値QAM 信号の場合、第10図に示す如く識別される。第10図
はA/D 変換器による一般的な識別動作を説明するためのレベルダイヤグラムであ
り、アナログ復調信号ISa のレベルを８値の所定の識別レベルで識別し、最上位
の第１ビットB1から最下位の第３ビットB3までの３ビット（2³＝８）のディジタ
ル信号ISd を出力する。 ディジタル信号ISd の第１ビットB1は、アナログ復調信号ISa の全振幅を1/2
した識別レベルL10 で識別して符号化されるビット符号であって、信号ISa を1/
2 して正側（１）と負側（０）に分ける極性信号にもなる。 第２ビットB2は、信号ISa をレベルL10 で正負の1/2 に分けた値の各々につい
て、さらに1/2 にする識別レベルL21,L22 で識別され符号化されるビット符号で
ある。 第３ビットB3は、第２ビットB2を定める識別レベルL21,L22 で分けた値をさら
に1/2 にする識別レベルL211,L212,L222で識別され符号化されるビット符号であ
る。 A/D 変換器13は、ディジタル信号ISd の第３ビットB3のさらに１ビット下位の
第４ビットB4（第10図中１ケ所のみ示す）を識別誤差信号ε（第９図）として出
力する。信号εは同期引込み時の制御信号として利用できる。 さて、A/D 変換器13を起動するクロックCLK の位相を、アナログ復調信号ISa
をレベル識別すべきタイミング（第10図の識別時点）に一致させるための制御は
、クロック再生部１より与えられる再生クロックCLK を手動の移相器14の調節抵
抗15によって調節することにより行う。あるいは等化器11を調節し、前記の識別
時点を移動させクロックCLK の位相に一致させる。 〔発明が解決しようとする問題点〕 従来のクロック再生回路１は、第９図に示すとおり、多値QAM 信号Sin を復調
した直後のベースバンド信号、すなわちアナログ復調信号ISa をもとにしてクロ
ックCLK を得ている。このため回線状況の影響をまともに受けながらクロックCL
K を再生することになる。この結果、クロックCLK の位相を第10図の識別時点に 高精度に一致させることが困難となり、例えばフェージング等の発生によりクロ
ックの品質が劣化し、高精度なデータ再生が行えない場合があるという第１の問
題がある。また電圧制御形の発振器２を用いるのでクロック位相を高精度に制御
できないという第２の問題がある。さらにまた手動の移相器14を用いるために不
便であるという第３の問題がある。 本発明は上記問題点に鑑みなされたもので、ベースバンド信号を用いず、電圧
制御形の発振器を用いず、また手動の移相器を用いることのないクロック再生回
路を提供することを目的とするものである。 〔問題点を解決するための手段〕 第１図は本発明に基づくクロック再生回路の原理構成ブロックとその周辺を示す
図である。本図においてクロック再生回路20は、固定周波数の出力を送出する発
振器22と、その出力に位相シフトを加える無限移相器23と、連続する３つの識別
時点（T_-1,T₀，T₊₁）における識別器12の出力を監視して対応するアナログ信号
の傾きが、正か負か不明かを検出し、識別器12における最適な識別時点に対する
クロックCLK の位相の進み・遅れ・不明を検出する位相偏差検出部21とにより構
成され、検出検出された結果に応じて位相器23の移相量を変化させる。 第１の発明では、位相偏差検出部21は、対応するアナログ信号の傾きが単調増
加かまたは単調減少についてのみ傾きの正負を検出する。 また、第２の発明では、更に位相偏差検出部21は、対応するアナログ信号が最
上位レベルまたは最下位レベルの信号点を識別時点（T₀）に通過するもののみ傾
きの正負を検出する。 〔作 用〕 第２図は本発明の動作原理を説明するためのタイミング図であり、第10図のア
イパターン列を時系列的に配列したものであり、識別時点は T_k,T_k-1，T_K-2… T
_n示す。本発明は電圧制御形の発振器に代えて固定周波数の発振器22を用いるこ
ととしている。この場合、各識別時点 T_k,T_k+1，T_K+2…が現れる周期（t1）と発
振器22の出力の周期（t2）とが完全に一致することは実際上あり得ない。そ うすると、周期（t1）と周期（t2）の差（t1−t2）に相当するビートが現れるこ
とになる。このビートは、各識別時点 T_k,T_k+1，T_k+2…と、それぞれに対応する
クロック CLK_k,CLK_k+1，CLK_k+2…との位相偏差（θ）として現れ、しかもこの相
偏差は図示のθ₁,θ₂…の如く図中の正（右）側（あるいは図中の負（左）側）
へ向って徐々に拡大して行く。そうすると、識別時点 T_k位相偏差零であったの
が、一定期間経過後、例えば識別時点 T_n再び零となり、これを繰り返す。そこ
で、まず位相偏差検出部21にて、位相偏差θ₁,θ₂…の変化を検出する。そして
、この位相偏差の変化と同一歩調で、発振器22の出力の位相をシフトさせる。こ
の位相シフトにより、θ₁,θ₂…を常に相殺し、 CLK_k,CLK_k+1，CLK_k+2…の位相
を常に T_k+1，T_k+2…と一致させることができる。このような連続的な位相シフ
トは無限移相器23によって容易に実現できる。 かくして、従来の如く復調直後のアナログ復調信号Saを制御源としない。すな
わち等化器11を経て波形等化され、かつ、識別器12を経て識別された後の信号を
発振器22の出力の制御源とするから例えばフェージング等が発生してもその影響
を受ける度合は小さく、クロックCLK の品質は向上する。したがって、識別時点
とクロックCLK の位相とを高精度に一致させることができる。また、高精度な固
定周波数発振器を採用できる。さらにまた、手動の移相器も排除される。 〔実施例〕 第３図は本発明に基づくクロック再生回路の一実施例を示すブロック図であり
、特に位相偏差検出部21を具体的に示したものである。この検出部21は、ディジ
タル信号Sdを入力としてアナログ復調信号Saの変化の傾きを表す信号γを出力す
る傾斜検出器31と、信号γおよび識別誤差信号εを入力として、クロックCLK の
識別時点（第10図）に対する進み位相または遅れ位相を示す信号θを出力する進
み遅れ判定器32とによって構成される。 信号θは無限移相器23の移相量を変化させ、これにより発振器22の出力が各識
別時点に一致した位相を持つクロックCLK となるようにする。この場合、クロッ
クCLK の位相が識別時点に対して遅れであるか進みであるかを示す信号θを位相
偏差検出部21にて生成するが、この信号θが生成される原理は次のとおりであ る。 第４図はクロックの位相と識別時点とのずれを検出する原理を説明するための
信号チャートを示す図である。本図において横軸は時間ｔ、縦方向は信号点Ｐの
レベルを示す。レベルは、64値QAM の場合、最下位レベルから最上位レベルまで
の８段階である。また時間軸ｔでは３つの連続する識別時点を T_-1，T₀および T
₊₁とし、アナログ復調信号Saの推移を時系列的に観察する。ただし、この観察は
直接、信号Saについて行うのではなく、信号Sdを入力として行う。 そうすると、信号Saの信号モードとしては例えば図中のa,b およびｃが得られ
、この他にも図示しないが多数の信号モードが得られる。具体的には、信号モー
ドａではレベルを通る正の傾きの信号Saを示し、信号モードｂではレベルを通る
負の傾きの信号Saを示す。信号モードｃは傾斜不明の信号Saを示す。なお、最下
位レベルはコード“000”に対応し、最上位レベルはコード“111”に対応する。 このような傾斜（正、負）情報と識別誤差信号εの極性の正、負の情報とによ
り、クロックCLK の位相が進みか遅れかが分かる。第５図はクロックの進み位相
または遅れ位相の検出原理を示すレベルチャートであり、３つの時系列 T_-1,T₀
および T₊₁と、一例として示す信号モードａは第４図に示したのと同じである。
識別誤差信号εの識別レベルはL₀で示し、３ビットで表示される信号点Ｐであれ
ばさらに１ビット下位の第４ビット目の“10”を決定するしきい値（L₀）となる
。第５図の例によればアナログ復調信号Saの傾きが正であるから、信号εが正（
＋）を示すならば、クロックCLK の位相は遅れであると判断され、逆に信号εが
負（−）を示すならば、位相は進みであると判断される。信号モードｂの場合は
、図示しないが、上記と逆の判断がなされる。 上述した、クロックの進み位相または遅れ位相の検出原理は、いわゆるアイパ
ターンが良好に開いているときには確実に成立する。もし、アイパターンがつぶ
れるような、例えばフェージング等の発生時ならば次のような検出原理を採用す
れば良い。アイパターンがつぶれるようなときは信号点そのものおよび信号εそ
のものの信頼性が失なわれるので、既述の信号モードとして特定のものを予め設
定し、特定信号モードに合致したアナログ復調信号Saのみを抽出し、これをクロ ック位相の判別に用いる。 第６図は回線状況が悪い状態（誤り率大）で用いられる信号モードを示す図で
あり、第４図と対応する。この悪状況下においては図に示す４種の信号モードI,
II,IIIおよびIVに合致するアナログ復調信号Saのみを対象とする。これら４種の
少なくとも１つを対象とすればよいが、４種全部を対象とするならば一層正確な
クロック位相合せが可能となる。第６図と第５図とを参照すれば、次のようなク
ロック位相の判定ができる。 上表中、＋，−はそれぞれ正負を表す記号である。例えば信号モードＩのもと
では、傾きが正（＋）であって、識別誤差信号εの極性が正（＋）ならば、クロ
ック位相は遅れとなる。また信号モードIII のもとでは傾きが正（＋）であって
、εの極性が負（−）ならばクロック位相は進みとなる。回線状況が悪いときは
第６図中の各信号点Ｐを特定するアイパターンは殆どつぶれていることを想定し
、まず最上位レベルの信号点（）または最下位レベルの信号点（）を通過す
る信号Saのみに着目する。どのように回線状況が悪くても、信号点（）より上
側に信号点が現れることは絶対になく、また信号点（）より下側に信号点が現
れることは絶対にないという事実を考慮したものである。そしてさらに、用いる
べき識別誤差信号εの極性については、どのように回線状況が悪くても、最上位
レベルより上側の正の極性（＋）は正以外の値をとり得ず、また最下位レベル
より下側の負の極性（−）は負以外の値をとり得ないことに着目し、εの極性
情報としては信号モードI,IIについては正のみを、信号モードIII,IVについては
負のみを用いる。要するに最も信用度の高い情報のみを集めてクロック位相制御
を行うのである。また傾きの正負についてみると、上記表の条件を満足するのに
、信号モードＩおよびIII は正の一次傾斜を有する確率が極めて高く、信号モ ードIIおよびIVは負の一次傾斜を有する確率が極めて高いことが必要である。こ
のためには次の条件を課すのが望ましい。すなわち、信号モードＩは、レベル
より下位レベルの信号点を経て、最上位レベルの信号点（）を通り、レベル
より上位レベルの信号点に至り、信号モードIIは、レベルより上位レベルの信
号点を経て、最上位レベルの信号点（）を通り、レベルより下位レベルの信
号点に至り、 信号モードIII は、レベルより下位レベルの信号点を経て、最下位レベルの信
号点（）を通り、レベルより上位レベルの信号点に至り、 信号モードIVは、レベルより上位レベルの信号点を経て、最下位レベルの信号
点（）を通り、レベルより下位レベルの信号点に至るものとする。 第７図は本発明に基づくクロック再生回路の実用的な構成例を示すブロック図
であり、傾斜検出器31（第３図）が第１の傾斜検出器311 からなり、さらに第２
の傾斜検出器312 も有する。第１の傾斜検出器311 は、第４図に示す単調増加（
ａ）か単調減少（ｂ）のアナログ復調信号Saについてのみ、その傾きの正または
負を検出する。この検出器311 のみでは回線状況の悪化に対応し切れないとき、
さらに第２の傾斜検出器312 を設けるのが好ましい。第２の傾斜検出器312 は第
６図で説明した信号モードでの傾き検出を行う。これら第１および第２の傾斜検
出器311 および312 は回線状況に応じて択一的に駆動される。回線状況は誤り検
出器24によってデータ誤り率を検出することによって判断され、回線状況が良い
とき（データ誤り率小）は第１の傾斜検出器311 を駆動し、逆に悪いとき（デー
タ誤り率大）は第２の傾斜検出器312 を駆動する。 第８図は本発明に基づくクロック再生回路の具体例を示す回路図である。本図
において、第７図の第１の傾斜検出器311 および第２の傾斜検出器312 はそれぞ
れリードオンリーメモリ（ROM）41および42に対応し、両メモリは共通に遅延回
路（Ｔ）43および44を有する。また第７図の進み遅れ判定器32は排他的論理和ゲ
ート63で実現される。 まず回線状況が悪いときの場合から説明する。遅延回路43,44 を双方通過する
信号Sdにて第４図の識別時点 T_-1での信号点に対応する信号が得られ、遅延回路
44のみを通過する信号Sdおよび遅延回路を全く通過しない信号Sdにて、同図にお ける識別時点T₀および T₊₁での信号点に対応する信号がそれぞれ得られる。すな
わち、ROM42 の入力には、アナログ復調信号Saの各種の信号モードを表す情報が
印加される。ROM42 にはこの情報に応じた各種の情報が予めストアされている。
例えば第６図の信号モードＩが現れたことがROM42 に入力された情報により判明
すると、Ｚより特定モード信号有りの出力“1”（有効）を、Ｙよりその傾きが
正であることを示す出力“1”を、Ｘより識別誤差信号εの正極性のみを用いる
べきことを示す出力“1”をそれぞれ送出する。なお、特定モード信号以外のと
きはＺ出力は“0”（無効）となり、信号保持器53の内容は不動のままである。 ROM42 の出力Ｘは、第６図の信号モードI,IIのいずれかが現れたか（“1”）
、信号モードIII,IVのいずれかが現れたか（“0”）を示し、前者なら正極性の
信号ε（“1”）のみを、後者なら負極性の信号ε（“0”）のみを選択器52より
通過させる。これは図示の如くデコーダ61よりなり、入力（E,F）が“1,1”で“
1”を、“0,0”で“0”をそれぞれ進み遅れ判定器32に入力する。これは図示の
如く排他的論理和ゲート63からなり、信号の傾きの正負を表すビット“1”また
は“0”と、εの極性を表すビット“1”または“0”との排他的論理和をとり、
既述の表に示すクロック位相の進み（“1”）または遅れ（“0”）を信号保持器
53に送出する。これは図示の如くＤ−フリップフロップ62よりなり、ゲート63の
出力を有効／無効指示線55の出力に応じて無限移相器23に通過させまたは直前の
ものを保持したまま無限移相器23に供給する。 次に回線状況が良い場合について説明すると、この場合には、第６図に示した
特定モードの信号のみを使うには及ばず、第４図に示したような信号モードa,b
等を用いてROM41 により制御を行えば良い。このようにすれば回線状況に柔軟に
対処でき、広範囲なクロック位相のタイミング制御が実現される。ROM41 を使う
かROM42 を使うかは回線状況次第である。このために回線状況の良否を判断する
擬似誤り検出器24を備える。検出器24は、例えば識別誤差信号εの第１ビット目
ε１とその下位の第２ビット目ε２とを入力とし、誤り率を検出する。誤り率が
例えば10^-3より低下したとすると回線状況の悪化とみなし切換信号SWを出力する
。この信号SWは切換器51の接点を切換えるとともに、ROM41 およびROM42 を択一
的に駆動する。ROM41 は第４図の信号モード（a,b 等）に応じて有効／無効を 示す信号をＺ′出力に送出する（無効は第４図の信号モードｃの場合）。また有
効の場合（第４図の信号モードa,b の場合）にはその傾きの正負を表す信号をＹ
′出力より送出する。 誤り率が例えば10^-3以上になると、切換信号SWが送出され、切換器51の接点を
図中の下側接点より上側接点へ切り換え、他方、ROM41 からROM42 に駆動を切り
換える。これは各ROM のイネーブル端子EN（ROM41 はインバータ付）に信号SWを
与えることにより行われる。信号SWが回線状況の改善により消失すると、再びRO
M41 が駆動され、切換器51の接点も下側に切り換わる。 本発明の重要な構成要素をなす無限移相器23は、前述した信号保持器53からの
“1”，“0”出力を受けて制御される。この移相器23の機能は、移相器23の入力
（発振器22からの出力）をsin θとし、移相器23の出力をsin（θ＋α）とする
と（αは移相量）、 sin（θ＋α）＝pcosθ＋qsinθ （ただしp²＋q²＝１、ｐ＝sin α,q＝cos α） となるように制御することにある。上式のsin θは、第８図のπ/2ハイブリッド
77をそのまま通過した発振器22の出力であり掛算器76にてqSinθとなる。上式の
cos θはそのπ/2ハイブリッド77でπ/2移相された発振器22の出力であり、掛算
器75にてpcosθとなる。したがって移相量αをどのように変化させるかはp,q の
値で決定される。これらp,q の値は、アップダウン（U/D）カウンタ71の値に基
づき変化し、カウンタ71の値は信号保持器53の出力（“1”，“0”）に応じ、す
なわち既述の位相偏差の負または正に応じて増大しまたは減少する。さらにカウ
ンタ71の増大または減少する値はROM72 のアドレスとして入力される。ROM72 に
は予め計算された各種の移相制御用の数値がストアされている。すなわちカウン
タ71の出力に応じた、かつ、p2＋q2＝１を満足するｐおよびｑの値がディジタル
値として計算されストアされる。これらディジタル値はディジタル／アナログ変
換器（D/A ）73および74にてアナログ値に変換され、掛算器75および76に与えら
れる。かくして位相偏差に応じた移相量が発振器22の出力に加えられ、求めるク
ロックCLK が得られ、さらに識別器12のクロック端子に印加される。 〔発明の効果〕 以上説明したように本発明によれば、等化識別後の信号をクロック再生の制御
信号とするとともに固定周波数の発振器22を採用することから高精度なデータ再
生が可能となる。また従来の手動の移相器を排除してこれを自動化することを可
能とする。

【図面の簡単な説明】 第１図は本発明に基づくクロック再生回路の原理構成ブロックとその周辺を示
す図、 第２図は本発明の動作原理を説明するためのタイミング図、 第３図は本発明に基づくクロック再生回路の一実施例を示すブロック図、 第４図はクロックの位相と識別時点とのずれを検出する原理を説明するための
信号チャートを示す図、 第５図はクロックの進み位相または遅れ位相の検出原理を示すレベルチャート
、 第６図は回線状況が悪い状態（誤り率大）で用いられる信号モードを示す図、 第７図は本発明に基づくクロック再生回路の実用的な構成例を示すブロック図
、 第８図は本発明に基づくクロック再生回路の具体例を示す回路図、 第９図は従来のクロック再生回路およびその周辺回路を示す図、 第10図はA/D 変換器による一般的な識別動作を説明するためのレベルダイヤグ
ラムである。 12……識別器、16……復調部、 20……クロック再生回路、 21……位相偏差検出部、 22……発振器、23……無限移相器、 31……傾斜検出器、32……進み遅れ判定器、 311 ……第１の傾斜検出器、 312 ……第２の傾斜検出器、 71……アップ／ダウンカウンタ、 72……リードオンリーメモリ、 75,76 ……掛算器、 77……π/2ハイブリッド。

Claims (1)

1. 【特許請求の範囲】 １．多値直交振幅変調信号（Sin）を復調して得たアナログ復調信号（Sa）を
   所定の複数の識別レベルで識別し識別された信号点（Ｐ）に対応するディジタル
   信号（Sd）に符号化するとともに識別誤差信号（ε）を送出する識別器（12）に
   対し、識別器駆動用のクロック（CLK）を供給するための回路であって、アナロ
   グ復調信号（Sa）のレベルを識別するタイミング、すなわち識別時点に位相が一
   致したクロック（CLK）を生成する発振器と、該発振器の出力に位相シフトを加
   える無限移相器（23）とを有してなるクロック再生回路において、 前記発振器は固定周波数の発振器（22）からなり、 さらに、識別器（12）の出力を監視して識別器（12）における前記識別時点に対
   するクロック（CLK）の位相偏差を検出し、検出された該位相偏差に応じて無限
   移相器（23）の位相量を変化させてクロック（CLK）を再生する位相偏差検出部
   （21）を設け、 ここに位相偏差検出部（21）は、識別器（12）から時系列的に３連続の識別時点
   （T_-1,T₀，T₊₁）で得たディジタル信号（Sd）を逐次受信して、対応するアナロ
   グ復調信号（Sa）の傾きが正か負か不明かを検出する傾斜検出器（31）と、検出
   された傾きの正・負・不明および識別誤差信号（ε）の極性の正負の組合わせに
   基づいてクロック（CLK）の位相の識別時点（T₀）に対する進みまたは遅れを判
   定する進み遅れ判定器（32）とから構成され、該進みまたは遅れに応じて、発振
   器（22）の位相を制御する無限移相器（23）の移相量をそれぞれ負側または正側
   に変化させ、 さらに、前記傾斜検出器（31）が、単調増加かまたは単調減少のアナログ復調信
   号（Sa）についてのみ前記傾きの正負を検出する第１の傾斜検出器（311）を有
   することを特徴とするクロック再生回路。 ２．多値直交振幅変調信号（Sin）を復調して得たアナログ復調信号（Sa）を 所定の複数の識別レベルで識別し識別された信号点（Ｐ）に対応するディジタル
   信号（Sd）に符号化するとともに識別誤差信号（ε）を送出する識別器（12）に
   対し、識別器駆動用のクロック（CLK）を供給するための回路であって、アナロ
   グ復調信号（Sa）のレベルを識別するタイミング、すなわち識別時点に位相が一
   致したクロック（CLK）を生成する発振器と、該発振器の出力に位相シフトを加
   える無限移相器（23）とを有してなるクロック再生回路において、 前記発振器は固定周波数の発振器（22）からなり、 さらに、識別器（12）の出力を監視して識別器（12）における前記識別時点に対
   するクロック（CLK）の位相偏差を検出し、検出された該位相偏差に応じて無限
   移相器（23）の位相量を変化させてクロック（CLK）を再生する位相偏差検出部
   （21）を設け、 ここに位相偏差検出部（21）は、識別器（12）から時系列的に３連続の識別時点
   （T_-1,T₀，T_-1）で得たディジタル信号（Sd）を逐次受信して、対応するアナロ
   グ復調信号（Sa）の傾きの正負を検出する傾斜検出器（31）と、検出された傾き
   の正負および識別誤差信号（ε）の極性の正負の組合わせに基づいてクロック（
   CLK）の位相の識別時点（T₀）に対する進みまたは遅れを判定する進み遅れ判定
   器（32）とから構成され、該進みまたは遅れに応じて無限移相器（23）の移相量
   をそれぞれ負側または正側に変化させ、 前記傾斜検出器（31）が、単調増加かまたは単調減少のアナログ復調信号（Sa）
   についてのみ前記傾きの正負を検出する第１の傾斜検出器（311）と、第２の傾
   斜検出器（312）とを有し、第２の傾斜検出器（312）は、 アナログ復調信号（Sa）が最上位レベルまたは最下位レベルの信号点（Ｐ）を識
   別時点（T₀）に通過するアナログ復調信号（Sa）についてのみ前記傾きの正負を
   検出するとともに、当該アナログ復調信号（Sa）が前記最上位レベルまたは最下
   位レベルにあるのに応じて前記識別誤差信号（ε）の極性がそれぞれ正または負
   のときのみを有効な極性として進み遅れ判定器（32）に入力するようにし、かつ
   識別誤差信号（ε）を監視してディジタル信号（Sd）のデータ誤り率を検出する
   誤り検出器（24）を設け、該データ誤り率の低下または増大に応じてそれぞれ第
   １の傾斜検出器（311）または第２の傾斜検出器（312）を択一的に駆動するこ とを特徴とするクロック再生回路。