JPS63138A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS63138A JPS63138A JP61144365A JP14436586A JPS63138A JP S63138 A JPS63138 A JP S63138A JP 61144365 A JP61144365 A JP 61144365A JP 14436586 A JP14436586 A JP 14436586A JP S63138 A JPS63138 A JP S63138A
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- integrated circuit
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路装置に関し、特にマスタースライス方
式集積回路装置の電源配線に関する。
式集積回路装置の電源配線に関する。
マスタースライス方式集積回路装量の中には、ゲートア
レイと呼ばれ、予め作シ込まれているマスター基板上に
品種個有の専用メタライズマスクを用いて穐々の回路を
構成し、特定の回路機能を有した集積回路装置を作るも
のがある。
レイと呼ばれ、予め作シ込まれているマスター基板上に
品種個有の専用メタライズマスクを用いて穐々の回路を
構成し、特定の回路機能を有した集積回路装置を作るも
のがある。
ゲートアレイにおいては集積回路装置の製造コストが安
いこと、専用メタライズマスク製作日数が短かいこと、
集積回路装置の胸造日程が短かいことを常に意識する必
要がある。。
いこと、専用メタライズマスク製作日数が短かいこと、
集積回路装置の胸造日程が短かいことを常に意識する必
要がある。。
従来より、ECLゲートアレイ等大電流を扱いかつ、集
積回路チップ内部の電源電圧のレベルシフト量を小さく
抑えなければならない集積回路チップにおいては、チッ
プサイズを縮少し製造歩留シを向上させると共に、電源
電圧のレベルシフト量を小さくするためメタライズ層を
増加させ、主たる電源配線K例えば第2層配線と第3層
配線とを平行に布設した構造を用いている。
積回路チップ内部の電源電圧のレベルシフト量を小さく
抑えなければならない集積回路チップにおいては、チッ
プサイズを縮少し製造歩留シを向上させると共に、電源
電圧のレベルシフト量を小さくするためメタライズ層を
増加させ、主たる電源配線K例えば第2層配線と第3層
配線とを平行に布設した構造を用いている。
この場合、M3層配線はパッドと同層とし品穐毎に用意
する専用メタライズマスク数低減のため複数品種に共通
なパターンによる汎用メタライズマスクとすることが多
い。
する専用メタライズマスク数低減のため複数品種に共通
なパターンによる汎用メタライズマスクとすることが多
い。
この汎用メタライズパターンは品種個有の専用メタライ
ズ層を介して集積回路チップ内部に電源電圧を供給して
いるが、予め固定されている汎用メタライズパターンの
用途は常に同じであった。
ズ層を介して集積回路チップ内部に電源電圧を供給して
いるが、予め固定されている汎用メタライズパターンの
用途は常に同じであった。
これは電源の極類が高電位電源と低電位電源の2WA類
であったためである。
であったためである。
ところで、近年TTL入出力、ECL入出力を双方取シ
扱うことのできるTTL入出力ECL入出力混在形マス
タースライス方式集積回路装置が製作されている。この
TTL入出力ECL入出力混在形マスタースライス方式
集債回路装置のゲートアレイにおいても、生じうる電源
供給形態の総てに対応可能な電源配線パターンを形成す
れば、従来のゲートアレイと同僚第1!−配線、第2層
配線を品攬個有の専用メタライズマスクとして製作し、
第3層配IPは共通パターンによる汎用メタ2イズマス
クとすることができるが、個々の一品種をとってみれば
無駄に使われている電源配線が生じ易くなる。これは、
例えば、TTL出力バツファ回路が多用されているある
品種においては最高電位を供給している電源配線の内部
電位シフト量が大きくなり電気的特性が劣化するが、逆
にECL出力バッファ回蕗が殆ど使用されないため最低
電位を供給している電源配線にはわずかなTIL流しか
流れず無駄な使われ方をしている状態が存在する。
扱うことのできるTTL入出力ECL入出力混在形マス
タースライス方式集積回路装置が製作されている。この
TTL入出力ECL入出力混在形マスタースライス方式
集債回路装置のゲートアレイにおいても、生じうる電源
供給形態の総てに対応可能な電源配線パターンを形成す
れば、従来のゲートアレイと同僚第1!−配線、第2層
配線を品攬個有の専用メタライズマスクとして製作し、
第3層配IPは共通パターンによる汎用メタ2イズマス
クとすることができるが、個々の一品種をとってみれば
無駄に使われている電源配線が生じ易くなる。これは、
例えば、TTL出力バツファ回路が多用されているある
品種においては最高電位を供給している電源配線の内部
電位シフト量が大きくなり電気的特性が劣化するが、逆
にECL出力バッファ回蕗が殆ど使用されないため最低
電位を供給している電源配線にはわずかなTIL流しか
流れず無駄な使われ方をしている状態が存在する。
第4図は従来例を示したものである。第4図はTTL入
出力混在形マスタースライス方式集積回路チップのTT
L入出力、ECL入出力混在用電源配線パタンの一周辺
部分の平面図であり、最塙電位電源電圧供給用vCCパ
ッド4Hと最高電位電源電圧供給用vCCパッド4Hよ
シ集積回路チップ内部に電力を供給するためVec電源
配緘4I。
出力混在形マスタースライス方式集積回路チップのTT
L入出力、ECL入出力混在用電源配線パタンの一周辺
部分の平面図であり、最塙電位電源電圧供給用vCCパ
ッド4Hと最高電位電源電圧供給用vCCパッド4Hよ
シ集積回路チップ内部に電力を供給するためVec電源
配緘4I。
4M、40.中間電位電源電圧供給用GNDパッド41
と中間電位電源電圧供給用GNDパッド41よ)集積回
路チップ内部に電力を供給するためのGND電源配線4
2、最低電位電詠電圧供給用Vggバッド43と最低電
位電源電圧供給用Vr、gパッド43よシ集積回路チッ
プ内部に電力を供給するためVr;z11L源配線44
.48.4C,出力バッファトランジスタ用中間電位電
源電圧供給用GNDAバッド4D、4Fと出力バツ7ア
トランジスタ用中間電位電源電圧供給用G N D A
バッド4D、4Fよりそれぞれ集積回路チップ内部に電
力を供給するためのGNDA[源配線4E、4G。
と中間電位電源電圧供給用GNDパッド41よ)集積回
路チップ内部に電力を供給するためのGND電源配線4
2、最低電位電詠電圧供給用Vggバッド43と最低電
位電源電圧供給用Vr、gパッド43よシ集積回路チッ
プ内部に電力を供給するためVr;z11L源配線44
.48.4C,出力バッファトランジスタ用中間電位電
源電圧供給用GNDAバッド4D、4Fと出力バツ7ア
トランジスタ用中間電位電源電圧供給用G N D A
バッド4D、4Fよりそれぞれ集積回路チップ内部に電
力を供給するためのGNDA[源配線4E、4G。
その他人出力バッファ回路動作に必要な各種基準電圧を
供給するための基準電圧供給用配線4P。
供給するための基準電圧供給用配線4P。
4Q 、4R,4S 、4T 、4U、4V、 おjび
第4図では枠しか示していないが人出力バッファセル領
域4W、4Xとによ−b y成される。
第4図では枠しか示していないが人出力バッファセル領
域4W、4Xとによ−b y成される。
第4図において点線は第1層電源配線、実線は第1層電
源配線、1点鎖線は第3層電源配線を表わしており、例
えば、vCC電源配@4 Mは1−2層間スルーホール
4L、第1fWI電源配1M4に、1−2層間スルーホ
ール4Jを経てVcc電源配線4Iと接続している。′
また、図面が複雑になるのを避けるため図示してはいな
いが、第2層’m源配線と第:3#′tlL源配線との
間には必要な場所に適宜2−3層間スルーホールが配置
されていて電気的に導通しているものとする。
源配線、1点鎖線は第3層電源配線を表わしており、例
えば、vCC電源配@4 Mは1−2層間スルーホール
4L、第1fWI電源配1M4に、1−2層間スルーホ
ール4Jを経てVcc電源配線4Iと接続している。′
また、図面が複雑になるのを避けるため図示してはいな
いが、第2層’m源配線と第:3#′tlL源配線との
間には必要な場所に適宜2−3層間スルーホールが配置
されていて電気的に導通しているものとする。
第4図の電源配線パタンによj5、TTL入出力とEC
L入出力とが混在している場合に全て対応しているもの
とすると、例えばTTL出力パッ7ア回路が大部分を占
めているある品種においては出力バッファトランジスタ
に最高電位を供給するためのVccの電源配線4Iに非
常に大きな電流が流れVcc電源配線4工での内部電位
レベルシフト量が太き(TTL出力レベル変動等の電気
的特性が劣化する。しかし隣接しているViv電源配線
48には、ECL出力パツファ回路が殆ど使用されてい
ないためわずかな電流しか流れず無駄な使われ方をして
いる。
L入出力とが混在している場合に全て対応しているもの
とすると、例えばTTL出力パッ7ア回路が大部分を占
めているある品種においては出力バッファトランジスタ
に最高電位を供給するためのVccの電源配線4Iに非
常に大きな電流が流れVcc電源配線4工での内部電位
レベルシフト量が太き(TTL出力レベル変動等の電気
的特性が劣化する。しかし隣接しているViv電源配線
48には、ECL出力パツファ回路が殆ど使用されてい
ないためわずかな電流しか流れず無駄な使われ方をして
いる。
一方、第5図はTTL入出力、ECL入出力混在形マス
タースライス方式集積回路チップのECL入出力専用の
電源配線パタンの一周辺部分の平面図であり、高電位電
源電圧供給用GNDパッド51と高電位電源電圧供給用
GNDパッド51よシ集積回路チップ内部に電力を供給
するためのGND電源配線52、低電位電源電圧供給用
Vtgパッド53と低電位電源電圧供給用Vmiバッド
53よシ集積回路チップ内部に電力を供給するたメov
xx電源配置1154 、 ss 、 sc、出力バツ
ファトランジスタ用高電位電源電圧供給用GNDAパッ
ド5D、5Fと出力バツファトランジスタ用高電位電源
電圧供給用GNDAパッド5D、5Fよりそれぞれ集積
回路チップ内部に電力を供給するためのGMDA電源配
線5E、5G、その他、人出力バッファ回路動作に必要
な各種基準電圧を供給するための基準電圧供給用配線5
P 、 5Q 。
タースライス方式集積回路チップのECL入出力専用の
電源配線パタンの一周辺部分の平面図であり、高電位電
源電圧供給用GNDパッド51と高電位電源電圧供給用
GNDパッド51よシ集積回路チップ内部に電力を供給
するためのGND電源配線52、低電位電源電圧供給用
Vtgパッド53と低電位電源電圧供給用Vmiバッド
53よシ集積回路チップ内部に電力を供給するたメov
xx電源配置1154 、 ss 、 sc、出力バツ
ファトランジスタ用高電位電源電圧供給用GNDAパッ
ド5D、5Fと出力バツファトランジスタ用高電位電源
電圧供給用GNDAパッド5D、5Fよりそれぞれ集積
回路チップ内部に電力を供給するためのGMDA電源配
線5E、5G、その他、人出力バッファ回路動作に必要
な各種基準電圧を供給するための基準電圧供給用配線5
P 、 5Q 。
SR,58,5V、および図では枠しか示していないが
、人出カバッファセル領域5#、5Xによシ構成される
。
、人出カバッファセル領域5#、5Xによシ構成される
。
第4図と同様に第5図において、点線は第1層電源配線
、実線は第2層電源配線、1点鎖線は第3層電源配線を
表わしておシ、第2層電源配線と第3層電源配線との関
には必要な場所に適宜2−3層間スルーホールが配置さ
れているものとする。
、実線は第2層電源配線、1点鎖線は第3層電源配線を
表わしておシ、第2層電源配線と第3層電源配線との関
には必要な場所に適宜2−3層間スルーホールが配置さ
れているものとする。
第5図は第4図と比較してVcc電源配@4I。
4M、40が除かれ全てGND電源配Iis!52とし
ている。また、最高電位電源電圧供給用Macバッド4
Hは出力バッ7アトランジスタ用高電位電源電圧供給用
GNDAバッド5Hとして、ECL出カバカバッファト
ランジスタ作に伴女う電源電圧のゆらぎを低減するのに
用いている。さらに1各種基準電圧供給用配酬のうちT
TL人出力バツファ回路にしか使用されない基準電圧供
給用配線4T 、4U社布設していない。
ている。また、最高電位電源電圧供給用Macバッド4
Hは出力バッ7アトランジスタ用高電位電源電圧供給用
GNDAバッド5Hとして、ECL出カバカバッファト
ランジスタ作に伴女う電源電圧のゆらぎを低減するのに
用いている。さらに1各種基準電圧供給用配酬のうちT
TL人出力バツファ回路にしか使用されない基準電圧供
給用配線4T 、4U社布設していない。
T 1’ L入出力ECL入出力混在用の電源配線パタ
ー/を第4図に示す1パターンKまとめて汎用電源配線
パターンとしても、ECL入出力専用の電源配線パター
ンとしては第5図に示す様な異なる電源配線パターンを
準備する必要がある。したがって、3層メタライズマス
クは、少なくとも、TTL入出力ECL入出力混在用の
メタライズマスクとECL入出力専用のメタライズマス
クの2極類が必要となシ、品種に応じて使い分けること
となる。なお、品種によっては集積回路チップのある一
辺にTTL入出入出力7プ77 集積回路チップの別の一辺にECL入出力バッファ回路
が集中することが起こるが、その場合には、集積回路チ
ップの各コーナ毎にTTL入出入出力EC出入出力混在
用電源配線バタンCL入出力専用電源配線パタンとを使
いわけなければならず、このとき3層メタライズマスク
は新規に製作する必要が生じる。
ー/を第4図に示す1パターンKまとめて汎用電源配線
パターンとしても、ECL入出力専用の電源配線パター
ンとしては第5図に示す様な異なる電源配線パターンを
準備する必要がある。したがって、3層メタライズマス
クは、少なくとも、TTL入出力ECL入出力混在用の
メタライズマスクとECL入出力専用のメタライズマス
クの2極類が必要となシ、品種に応じて使い分けること
となる。なお、品種によっては集積回路チップのある一
辺にTTL入出入出力7プ77 集積回路チップの別の一辺にECL入出力バッファ回路
が集中することが起こるが、その場合には、集積回路チ
ップの各コーナ毎にTTL入出入出力EC出入出力混在
用電源配線バタンCL入出力専用電源配線パタンとを使
いわけなければならず、このとき3層メタライズマスク
は新規に製作する必要が生じる。
TTL入出力F’CL入出力混在形マスタースライス方
式集積回路装置の汎用電源配線パターンでは、品種によ
り使用される入出力パラフッ回路が大きく異なり、予め
準備されている電源配線バタンでは、ある1!源配線に
訃いては殆ど電流が流れずに無駄な使われ方をしている
Kも関わらず、隣接している異なった電位を供給してい
る電源配線においては電流が多く流れて内部電位レベル
シフト量が大きく、電気的特性を劣化させているという
欠点がめる。
式集積回路装置の汎用電源配線パターンでは、品種によ
り使用される入出力パラフッ回路が大きく異なり、予め
準備されている電源配線バタンでは、ある1!源配線に
訃いては殆ど電流が流れずに無駄な使われ方をしている
Kも関わらず、隣接している異なった電位を供給してい
る電源配線においては電流が多く流れて内部電位レベル
シフト量が大きく、電気的特性を劣化させているという
欠点がめる。
上記欠点’IF決するための手段として、本発明の集積
回路装置は、少くとも2層配線構造を有する集積回路装
置において、上層配線層における第1の配線と第2の配
線とが非配線部をはさみ隣接し、かつ、対向して設置さ
れ、前記第1の配線と前記第2の配線とが前記非配線部
内において、下層配線層管用いて布設されている縞3の
配線によシ短絡されていることを%徴とする。
回路装置は、少くとも2層配線構造を有する集積回路装
置において、上層配線層における第1の配線と第2の配
線とが非配線部をはさみ隣接し、かつ、対向して設置さ
れ、前記第1の配線と前記第2の配線とが前記非配線部
内において、下層配線層管用いて布設されている縞3の
配線によシ短絡されていることを%徴とする。
以下本発明を実施例を用いて説明する。
第1図と笛2図は本発明を用いた一実施例である。第1
図は、TTL入出力ECL入出力混在形マスタースライ
ス方式集積回路チップの標準的なTTL入出力混在用i
it源配線パタンの一周辺部分の平面図であり、最高電
位′FIL源電圧供給用VccバッドIHと最高電位電
源圧供給用VeclHよシ集積回路チップ内部に電力を
供給するためのVcc電源配MIH,AM,10、中間
電位′rIL源m圧供給用GNDバッド11と中間電位
電源電圧供給用GNDパッド11よ)集積回路チップ内
部に電力を供給するためのGND[源配#12、数似電
位電源電圧供給用Vivバッド13と最低電位電源供給
用VE鳶パッド13よシ集積回路チップ内部に電力を供
給するためのVzx電源配線14,18.IC1出力バ
ッ7アトランジスタ用中間電位電源電圧供給用GNDA
パッドID、IFと出力バッ7アトランジスタ粗中間電
位電源電圧供給用GNDAパッドID、IFよシそれぞ
れ集積回路チップ内部に電力を供給するためのGMDA
電源配線IE。
図は、TTL入出力ECL入出力混在形マスタースライ
ス方式集積回路チップの標準的なTTL入出力混在用i
it源配線パタンの一周辺部分の平面図であり、最高電
位′FIL源電圧供給用VccバッドIHと最高電位電
源圧供給用VeclHよシ集積回路チップ内部に電力を
供給するためのVcc電源配MIH,AM,10、中間
電位′rIL源m圧供給用GNDバッド11と中間電位
電源電圧供給用GNDパッド11よ)集積回路チップ内
部に電力を供給するためのGND[源配#12、数似電
位電源電圧供給用Vivバッド13と最低電位電源供給
用VE鳶パッド13よシ集積回路チップ内部に電力を供
給するためのVzx電源配線14,18.IC1出力バ
ッ7アトランジスタ用中間電位電源電圧供給用GNDA
パッドID、IFと出力バッ7アトランジスタ粗中間電
位電源電圧供給用GNDAパッドID、IFよシそれぞ
れ集積回路チップ内部に電力を供給するためのGMDA
電源配線IE。
IG、その他人出力バッファ回路動作に必安な各種基準
電圧を供給するための基準電圧供給用配線IP、IQ、
IR,Is、IT、IU、IV、 及び第1図では枠し
か示していないが、人出力バツファセル領域IW、IX
によシ構成される。
電圧を供給するための基準電圧供給用配線IP、IQ、
IR,Is、IT、IU、IV、 及び第1図では枠し
か示していないが、人出力バツファセル領域IW、IX
によシ構成される。
第1図において点線は第1層電源配線、実線は第2層電
源配線、1点鎖線は第3層電源配線を表わしておシ、例
えば、■CC電源配線IMは1−2層間スルーホールI
L、第1層電源配線lK11−2層間スルーホールIJ
1f!:経てVce電源配線1工と接続している。また
、図面が複雑になるのを避けるため図示してはいないが
、第2層電源配線と第3層電源配線との間には必要な場
所に適宜2−3層間スルーホールが配置されていて電気
的に導通しているものとする。
源配線、1点鎖線は第3層電源配線を表わしておシ、例
えば、■CC電源配線IMは1−2層間スルーホールI
L、第1層電源配線lK11−2層間スルーホールIJ
1f!:経てVce電源配線1工と接続している。また
、図面が複雑になるのを避けるため図示してはいないが
、第2層電源配線と第3層電源配線との間には必要な場
所に適宜2−3層間スルーホールが配置されていて電気
的に導通しているものとする。
第1図の電気配線バタンは、標準的な状態、すなわちT
TL入出力パツ77回路とECL入出力バッファ回路と
が同じ位の割合で使用される場合使用される電源配線バ
タンであり、各々の電源配線には適切な電流が流れ電源
配線での内部電位レベルシフト量も許容範囲内に抑えら
れ出力レベル変動等の電気的特性が劣化することはらい
ものとする。
TL入出力パツ77回路とECL入出力バッファ回路と
が同じ位の割合で使用される場合使用される電源配線バ
タンであり、各々の電源配線には適切な電流が流れ電源
配線での内部電位レベルシフト量も許容範囲内に抑えら
れ出力レベル変動等の電気的特性が劣化することはらい
ものとする。
第2図d、TTL入出力ECL入出力混在形マスタース
ライス方式集積回路チップのTTL入出カバッファ回路
が多用されている場合のTTL入出力ECL入出力混在
用電源配線バター/の一周辺部分の平面図であシ、最高
電位電源電圧供給用Vccパッド2Hと最高電位電源電
圧供給用Vccパッド2Hよυ集積回路チップ内部に電
力を供給すルfcメ(DVcc’U1M配置fM 2
装 、 2 M 、 20、中間iiK位電源電圧供給
用GNDパッド21と中間電位電源電圧供給用GNDパ
ッド21よシ集積回路チップ内部に電力を供給するため
のGND電源配線22、最低電位電源電圧供給用Vz冨
パッド23と最低電位電源電圧供給用Vzgバッド23
よシ集積回路チップ内部に電力を供給するためのVmg
電源配線24.28.2C,出力バッファト2ンジスタ
用中間電位電源電圧供給用GNDAパッド2D 、 2
Fと出力バッファトランジスタ雨中間電位電源電圧供給
用GNDAバッド2D、2Fよシ集積回路チップ内部に
それぞれ集積回路チップ内部に電力を供給するためのG
NDA電源配線2E、2G、その油入出力バッ7ア回路
動作に必要な各1基準電圧を供給するだめの基準電圧供
給用配線2P。
ライス方式集積回路チップのTTL入出カバッファ回路
が多用されている場合のTTL入出力ECL入出力混在
用電源配線バター/の一周辺部分の平面図であシ、最高
電位電源電圧供給用Vccパッド2Hと最高電位電源電
圧供給用Vccパッド2Hよυ集積回路チップ内部に電
力を供給すルfcメ(DVcc’U1M配置fM 2
装 、 2 M 、 20、中間iiK位電源電圧供給
用GNDパッド21と中間電位電源電圧供給用GNDパ
ッド21よシ集積回路チップ内部に電力を供給するため
のGND電源配線22、最低電位電源電圧供給用Vz冨
パッド23と最低電位電源電圧供給用Vzgバッド23
よシ集積回路チップ内部に電力を供給するためのVmg
電源配線24.28.2C,出力バッファト2ンジスタ
用中間電位電源電圧供給用GNDAパッド2D 、 2
Fと出力バッファトランジスタ雨中間電位電源電圧供給
用GNDAバッド2D、2Fよシ集積回路チップ内部に
それぞれ集積回路チップ内部に電力を供給するためのG
NDA電源配線2E、2G、その油入出力バッ7ア回路
動作に必要な各1基準電圧を供給するだめの基準電圧供
給用配線2P。
2Q、2R,28,2T、2U、2V、 及び第1図同
様枠しか示していないが、入出力バツファセル領域2W
、2Xによシ構成される。
様枠しか示していないが、入出力バツファセル領域2W
、2Xによシ構成される。
第2図においても点線は第1層電源配線、実線は第2層
電源配線、1点鎖線は第3層電源配線を表わしておシ、
例えば、VCC電源配線2MFi1−2層間スルーホー
ル2L、第1層電源配m 2 K%1−2層間スルーホ
ール2Jt−経てVce電源配線2工と接続している。
電源配線、1点鎖線は第3層電源配線を表わしておシ、
例えば、VCC電源配線2MFi1−2層間スルーホー
ル2L、第1層電源配m 2 K%1−2層間スルーホ
ール2Jt−経てVce電源配線2工と接続している。
また、図面が複雑になるの全避けるため図示してはいな
いが、第27I電源配線と第3層電源配線との間には必
要な場所に適宜2−3層間スルーホールが配置されてい
て電気的に導通しているものとする。
いが、第27I電源配線と第3層電源配線との間には必
要な場所に適宜2−3層間スルーホールが配置されてい
て電気的に導通しているものとする。
今、TTL出力バッ7ア回路が大部分金占めているある
品種において第1図の′電源配線バタンを配置すると出
力バツ7アトランジスタに最高電位を供給するためのV
cc電源配411に、非常に犬さな電流が流れ、Vce
電源配線1工での内部電位レベルシフト量が太き(TT
L出力レベル変動等の電気的特性が劣化してしまう。そ
のため、第2図の電源配線バタンを配置することによシ
対処する。
品種において第1図の′電源配線バタンを配置すると出
力バツ7アトランジスタに最高電位を供給するためのV
cc電源配411に、非常に犬さな電流が流れ、Vce
電源配線1工での内部電位レベルシフト量が太き(TT
L出力レベル変動等の電気的特性が劣化してしまう。そ
のため、第2図の電源配線バタンを配置することによシ
対処する。
第1図と第2図の相異点は第1図のVce電源配線1工
が第2図においては第1図のVgx電源配線18の一部
であった3層電源配線を含めて強化されてVce電源配
線2工となシ、代わりに第1図のVicg電源配線18
は第2図においては配線幅を狭めVtg電源配線28と
なっている点である。
が第2図においては第1図のVgx電源配線18の一部
であった3層電源配線を含めて強化されてVce電源配
線2工となシ、代わりに第1図のVicg電源配線18
は第2図においては配線幅を狭めVtg電源配線28と
なっている点である。
第2図の電源配線バタンによ5TTL出力パツフアが多
用されている品種において出力バッ7アトランジスタに
最高電位を供給するためVc c ’@、源配線2工に
流れる電流密度が低下しWee電源配線2工での内部電
位レベルシフト量も許容範囲内に抑えられ出力レベル変
動等の電気的特性が劣化することはない。このとき、隣
接しているVm罵 電源配線28に#1ECL出力パッ
ファ回路が殆ど使用されていないため配線幅が減少して
も内部電位レベルジアド敬は許容範囲内に抑えられ出力
レベル変動等の電気的特性が劣化することはない。
用されている品種において出力バッ7アトランジスタに
最高電位を供給するためVc c ’@、源配線2工に
流れる電流密度が低下しWee電源配線2工での内部電
位レベルシフト量も許容範囲内に抑えられ出力レベル変
動等の電気的特性が劣化することはない。このとき、隣
接しているVm罵 電源配線28に#1ECL出力パッ
ファ回路が殆ど使用されていないため配線幅が減少して
も内部電位レベルジアド敬は許容範囲内に抑えられ出力
レベル変動等の電気的特性が劣化することはない。
また、第1図から第2図への配線パターンの変更は第1
層配線および第2層配線で行なうことができ、第3層配
線パターンは一切変更していない。
層配線および第2層配線で行なうことができ、第3層配
線パターンは一切変更していない。
したがって第1層配線、第2層配線を品種専用メタ2イ
ズマスク工程とし、第3層配線は共通パターンによる汎
用メタライズマスクとすることが可能である。
ズマスク工程とし、第3層配線は共通パターンによる汎
用メタライズマスクとすることが可能である。
第3図は本発明の第2の実施例である。
第3図はTTL入出力ECL入出力混在形マスタースラ
イス方式集積回路チップのECL入出力専用の電源配線
パタンの一周辺部分の平面図であシ、I%電位電源電圧
供給用GNDパッド31と高電位電源電圧供給用GND
バッド31より集積回路チップ内部に′電力を供給する
ためのGND電源配線32、低電位電源電圧供給用VE
Xバッド33と低電位電源電圧供給用vg鵞パッド33
よシ集積回路チップ内部に電力を供給するためのVgn
電源配線34,38,3C,出力バッファトランジ
スタ用高電位4源電圧供給用GNDAパツド3D。
イス方式集積回路チップのECL入出力専用の電源配線
パタンの一周辺部分の平面図であシ、I%電位電源電圧
供給用GNDパッド31と高電位電源電圧供給用GND
バッド31より集積回路チップ内部に′電力を供給する
ためのGND電源配線32、低電位電源電圧供給用VE
Xバッド33と低電位電源電圧供給用vg鵞パッド33
よシ集積回路チップ内部に電力を供給するためのVgn
電源配線34,38,3C,出力バッファトランジ
スタ用高電位4源電圧供給用GNDAパツド3D。
3Fと出力バッファトランジスタ用高電位電源供給用G
NDAパッド3D、3Fよシそれぞれ集積回路チップ内
部K11t力を供給するためのGNDA電源配53に、
3G、その他、人出力バッファ回路動作に必要な各撞着
準電圧を供給するための基準!圧供給用配置3P 、3
Q 、3R,38,3Vおよび図では枠しか示していな
いが、人出カバッファセル領域3W、3Xによシ構成さ
れる。
NDAパッド3D、3Fよシそれぞれ集積回路チップ内
部K11t力を供給するためのGNDA電源配53に、
3G、その他、人出力バッファ回路動作に必要な各撞着
準電圧を供給するための基準!圧供給用配置3P 、3
Q 、3R,38,3Vおよび図では枠しか示していな
いが、人出カバッファセル領域3W、3Xによシ構成さ
れる。
第1図と同様に第3図において、点線は第1層電源配線
、実線はM2層電源配線、1点鎖線は第3層電源配線と
の間には必要な場所に適宜2−3層間スルーホールが配
置されているものとする。
、実線はM2層電源配線、1点鎖線は第3層電源配線と
の間には必要な場所に適宜2−3層間スルーホールが配
置されているものとする。
第3図は、第1図、第2図と比較して、vCC電源配m
al I 、iM、10或いa2I 、2M、206s
除かn1全てGND′It源配線32としている。また
、最高電位電源電圧供給用’/ccバッドIH,或いは
2Hは出力バッファトランジスタ用高電位電#電圧供給
用GNDAパッド3Hとして、ECL出力バッファトラ
ンジスタの動作に伴なう電源電圧のゆらぎを低減するの
に用いている。さらに、各4基準電圧供給用配線のうち
TTL入出力パッファ回路にしか使用されない基準電圧
供給用配線IT、IU或いは2T 、20は布設せず、
代わりにVEE電源配線3Cの配線幅を太くしてVEE
電源配線を強化している。
al I 、iM、10或いa2I 、2M、206s
除かn1全てGND′It源配線32としている。また
、最高電位電源電圧供給用’/ccバッドIH,或いは
2Hは出力バッファトランジスタ用高電位電#電圧供給
用GNDAパッド3Hとして、ECL出力バッファトラ
ンジスタの動作に伴なう電源電圧のゆらぎを低減するの
に用いている。さらに、各4基準電圧供給用配線のうち
TTL入出力パッファ回路にしか使用されない基準電圧
供給用配線IT、IU或いは2T 、20は布設せず、
代わりにVEE電源配線3Cの配線幅を太くしてVEE
電源配線を強化している。
第1図のTTL入出力ECL入出力混在用の電源配線パ
ターンから、第3囚のECL入出力専用の電源配線パタ
ーンに変更する場合にふ・いても、第1層配縁、第2ノ
ー配線の品拙専用メタ2イズマスク工程によシ質更でき
、第3ノψ配線は第1図。
ターンから、第3囚のECL入出力専用の電源配線パタ
ーンに変更する場合にふ・いても、第1層配縁、第2ノ
ー配線の品拙専用メタ2イズマスク工程によシ質更でき
、第3ノψ配線は第1図。
第2図に用いたものと同じ汎用メタ2イズマスクにより
対処できる。
対処できる。
以上説明したように本発明は、予め固定されている第3
層配線パタンの用途を品種専用メタライズマスク工程に
よ)変更することによυ、品種専用メタライズマスクの
a類を増加することなく、品種によシ全く異なる入出カ
バ;ファ回路の使用形態に対して集積回路装置の電気的
特性の向上を計ることができる効果がある。
層配線パタンの用途を品種専用メタライズマスク工程に
よ)変更することによυ、品種専用メタライズマスクの
a類を増加することなく、品種によシ全く異なる入出カ
バ;ファ回路の使用形態に対して集積回路装置の電気的
特性の向上を計ることができる効果がある。
また、第3層配線パタンか品種によシ変更される場合に
おいては、第3層配線についても品種用データベースを
整備する必要がちシ、自動配置配線後の電源接続パタン
の確認も複雑になるが、第3層配線パタンを予め固定さ
れている汎用メタライズパターンにすることKよシ、第
3層配線の品種用のデータベースは不要となシ、自動配
置配線後の電源接続パタンの確認も容易にでき、作業工
数を削減できる効果がある。
おいては、第3層配線についても品種用データベースを
整備する必要がちシ、自動配置配線後の電源接続パタン
の確認も複雑になるが、第3層配線パタンを予め固定さ
れている汎用メタライズパターンにすることKよシ、第
3層配線の品種用のデータベースは不要となシ、自動配
置配線後の電源接続パタンの確認も容易にでき、作業工
数を削減できる効果がある。
第1図、第2図、第3図は本発明の実施例の集積回路チ
ップの一周辺部の電源配線パタンの平面図、第4図、第
5図は従来の集積回路チップの一周辺部の電源配線パタ
ンの平面図である。 11.41・・・・・・GNDパッド、12=42・・
・・・・GND電源配線、13.43・・・・・・VE
Xパッド、14.18.IC,44,48,4C・−−
−−−ViB電源配線、l H、4H・−・・・Vcc
パッド、II、1M。 10 、41 、4 M 、 4 ()”・−Vcct
源配線、lD。 IF、4D、4F・・・・・・GNDAパッド、IE。 IG、4に、4G・・・・・・GNDA電源配線、15
゜17.19.IB、IJ、IL、IN、45゜47.
49.4B、4J、4L、4N・・・・・・1−2層間
スルーホール、16.IA、IK、46゜4A、4K・
・・・・・第1層電源配線、IP、IQ。 IR,Is、IT、IU、IV、4P、4Q。 4R,4S、4T、4U、4V・・・・・・基準電圧供
給用配線、IW、IX、4W、4X・・・・・・入出力
バッファセル領域、21,31.51・・・・・・GN
Dパ。 ド、22,32,52・・・・・・GND電源配線、2
3゜33 、53−−mu−sVzxハッ)’、24
t 28 e 2 Ce34.38,3C,54,58
,5C・・・・・・Vyx冨電源配線、2D、2F、2
H,3D、3F、3H。 5D、5F、5HGNDAバツド、2に、2G。 3E、3G、5E、5G・・・・・・GNDA[源配線
、25.27,29.2B、35.37,39゜3B、
55.57.59.5B・・・・・・1−2層間スルー
ホール、26,2A、36,3A、56゜5A・・・・
・・第1層電源配線、2P、2Q、2R。 28.2V、3P、3Q、3R,3S、3V。 S P 、 5Q 、 SR、5S 、 5V−−−−
−−基準%圧1i用配線、2W、2X、3W、3X、5
W、5X・・・・・・入出力バッファセル領域。
ップの一周辺部の電源配線パタンの平面図、第4図、第
5図は従来の集積回路チップの一周辺部の電源配線パタ
ンの平面図である。 11.41・・・・・・GNDパッド、12=42・・
・・・・GND電源配線、13.43・・・・・・VE
Xパッド、14.18.IC,44,48,4C・−−
−−−ViB電源配線、l H、4H・−・・・Vcc
パッド、II、1M。 10 、41 、4 M 、 4 ()”・−Vcct
源配線、lD。 IF、4D、4F・・・・・・GNDAパッド、IE。 IG、4に、4G・・・・・・GNDA電源配線、15
゜17.19.IB、IJ、IL、IN、45゜47.
49.4B、4J、4L、4N・・・・・・1−2層間
スルーホール、16.IA、IK、46゜4A、4K・
・・・・・第1層電源配線、IP、IQ。 IR,Is、IT、IU、IV、4P、4Q。 4R,4S、4T、4U、4V・・・・・・基準電圧供
給用配線、IW、IX、4W、4X・・・・・・入出力
バッファセル領域、21,31.51・・・・・・GN
Dパ。 ド、22,32,52・・・・・・GND電源配線、2
3゜33 、53−−mu−sVzxハッ)’、24
t 28 e 2 Ce34.38,3C,54,58
,5C・・・・・・Vyx冨電源配線、2D、2F、2
H,3D、3F、3H。 5D、5F、5HGNDAバツド、2に、2G。 3E、3G、5E、5G・・・・・・GNDA[源配線
、25.27,29.2B、35.37,39゜3B、
55.57.59.5B・・・・・・1−2層間スルー
ホール、26,2A、36,3A、56゜5A・・・・
・・第1層電源配線、2P、2Q、2R。 28.2V、3P、3Q、3R,3S、3V。 S P 、 5Q 、 SR、5S 、 5V−−−−
−−基準%圧1i用配線、2W、2X、3W、3X、5
W、5X・・・・・・入出力バッファセル領域。
Claims (1)
- 少なくとも2層配線構造を有する集積回路装置において
、上層配線層における第1の配線と第2の配線とが非配
線部をはさみ隣接し、かつ、対向して設置され、前記第
1の配線と前記第2の配線とが前記非配線部内において
下層配線層を用いて布設されている第3の配線により短
絡されていることを特徴とする集積回路装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61144365A JPH0789568B2 (ja) | 1986-06-19 | 1986-06-19 | 集積回路装置 |
US07/064,996 US4825276A (en) | 1986-06-19 | 1987-06-18 | Integrated circuit semiconductor device having improved wiring structure |
DE8787305487T DE3781469T2 (de) | 1986-06-19 | 1987-06-19 | Integrierte halbleiter-schaltung mit einer verbesserten verbindungsstruktur. |
EP87305487A EP0250269B1 (en) | 1986-06-19 | 1987-06-19 | Integrated circuit semiconductor device having improved wiring structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61144365A JPH0789568B2 (ja) | 1986-06-19 | 1986-06-19 | 集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63138A true JPS63138A (ja) | 1988-01-05 |
JPH0789568B2 JPH0789568B2 (ja) | 1995-09-27 |
Family
ID=15360413
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61144365A Expired - Lifetime JPH0789568B2 (ja) | 1986-06-19 | 1986-06-19 | 集積回路装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4825276A (ja) |
EP (1) | EP0250269B1 (ja) |
JP (1) | JPH0789568B2 (ja) |
DE (1) | DE3781469T2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4647749A (en) * | 1985-01-17 | 1987-03-03 | Joy Manufacturing Company | Apparatus and method for weld cladding cylindrical objects |
JPH01241843A (ja) * | 1988-03-23 | 1989-09-26 | Nec Corp | 集積回路装置 |
JPH01259543A (ja) * | 1988-04-08 | 1989-10-17 | Fujitsu Ltd | 半導体装置 |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6435934A (en) * | 1987-07-30 | 1989-02-07 | Hitachi Ltd | Semiconductor integrated circuit device |
KR0130776B1 (ko) * | 1987-09-19 | 1998-04-06 | 미다 가쓰시게 | 반도체 집적회로 장치 |
JPH0194636A (ja) * | 1987-10-06 | 1989-04-13 | Hitachi Ltd | 半導体装置 |
JP2894635B2 (ja) * | 1990-11-30 | 1999-05-24 | 株式会社東芝 | 半導体記憶装置 |
US5182629A (en) * | 1991-10-24 | 1993-01-26 | Unisys Corporation | Integrated circuit die having a power distribution system for at least ten-thousand bipolar logic cells |
JP3052519B2 (ja) * | 1992-01-14 | 2000-06-12 | 日本電気株式会社 | 集積回路の電源配線設計方法 |
JP2919241B2 (ja) * | 1993-09-13 | 1999-07-12 | 日本電気株式会社 | 電源配線 |
US6307162B1 (en) | 1996-12-09 | 2001-10-23 | International Business Machines Corporation | Integrated circuit wiring |
US6642136B1 (en) * | 2001-09-17 | 2003-11-04 | Megic Corporation | Method of making a low fabrication cost, high performance, high reliability chip scale package |
US7405149B1 (en) * | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
US6936531B2 (en) | 1998-12-21 | 2005-08-30 | Megic Corporation | Process of fabricating a chip structure |
US7247932B1 (en) * | 2000-05-19 | 2007-07-24 | Megica Corporation | Chip package with capacitor |
US6815324B2 (en) * | 2001-02-15 | 2004-11-09 | Megic Corporation | Reliable metal bumps on top of I/O pads after removal of test probe marks |
TWI313507B (en) | 2002-10-25 | 2009-08-11 | Megica Corporatio | Method for assembling chips |
US7099293B2 (en) * | 2002-05-01 | 2006-08-29 | Stmicroelectronics, Inc. | Buffer-less de-skewing for symbol combination in a CDMA demodulator |
US6613606B1 (en) | 2001-09-17 | 2003-09-02 | Magic Corporation | Structure of high performance combo chip and processing method |
US7932603B2 (en) * | 2001-12-13 | 2011-04-26 | Megica Corporation | Chip structure and process for forming the same |
US8022544B2 (en) | 2004-07-09 | 2011-09-20 | Megica Corporation | Chip structure |
US7465654B2 (en) * | 2004-07-09 | 2008-12-16 | Megica Corporation | Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures |
US7452803B2 (en) * | 2004-08-12 | 2008-11-18 | Megica Corporation | Method for fabricating chip structure |
US7547969B2 (en) | 2004-10-29 | 2009-06-16 | Megica Corporation | Semiconductor chip with passivation layer comprising metal interconnect and contact pads |
US8294279B2 (en) * | 2005-01-25 | 2012-10-23 | Megica Corporation | Chip package with dam bar restricting flow of underfill |
TWI320219B (en) * | 2005-07-22 | 2010-02-01 | Method for forming a double embossing structure | |
US7397121B2 (en) | 2005-10-28 | 2008-07-08 | Megica Corporation | Semiconductor chip with post-passivation scheme formed over passivation layer |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56138939A (en) * | 1980-03-31 | 1981-10-29 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Master slice type integrated circuit |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
DE3066941D1 (en) * | 1979-05-24 | 1984-04-19 | Fujitsu Ltd | Masterslice semiconductor device and method of producing it |
JPS5835963A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 集積回路装置 |
JPS58103164A (ja) * | 1981-12-16 | 1983-06-20 | Toshiba Corp | 半導体装置 |
JPS594050A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置 |
JPS59158536A (ja) * | 1983-02-28 | 1984-09-08 | Nec Corp | 多層配線を有する半導体装置 |
JPS60192359A (ja) * | 1984-03-14 | 1985-09-30 | Nec Corp | 半導体メモリ装置 |
DE3586385T2 (de) * | 1984-10-03 | 1993-01-07 | Fujitsu Ltd | Integrierte gate-matrixstruktur. |
JPS6344742A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置 |
-
1986
- 1986-06-19 JP JP61144365A patent/JPH0789568B2/ja not_active Expired - Lifetime
-
1987
- 1987-06-18 US US07/064,996 patent/US4825276A/en not_active Expired - Lifetime
- 1987-06-19 EP EP87305487A patent/EP0250269B1/en not_active Expired - Lifetime
- 1987-06-19 DE DE8787305487T patent/DE3781469T2/de not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56138939A (en) * | 1980-03-31 | 1981-10-29 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Master slice type integrated circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4647749A (en) * | 1985-01-17 | 1987-03-03 | Joy Manufacturing Company | Apparatus and method for weld cladding cylindrical objects |
JPH01241843A (ja) * | 1988-03-23 | 1989-09-26 | Nec Corp | 集積回路装置 |
JPH01259543A (ja) * | 1988-04-08 | 1989-10-17 | Fujitsu Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
DE3781469T2 (de) | 1993-01-07 |
EP0250269A2 (en) | 1987-12-23 |
DE3781469D1 (de) | 1992-10-08 |
EP0250269A3 (en) | 1988-12-14 |
EP0250269B1 (en) | 1992-09-02 |
JPH0789568B2 (ja) | 1995-09-27 |
US4825276A (en) | 1989-04-25 |
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