JPS62179118A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62179118A JPS62179118A JP2068286A JP2068286A JPS62179118A JP S62179118 A JPS62179118 A JP S62179118A JP 2068286 A JP2068286 A JP 2068286A JP 2068286 A JP2068286 A JP 2068286A JP S62179118 A JPS62179118 A JP S62179118A
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- 229920005591 polysilicon Polymers 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims description 21
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- 238000005530 etching Methods 0.000 abstract description 22
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- 238000000034 method Methods 0.000 abstract 4
- 238000000059 patterning Methods 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置に関し、特に電極ポリシリコンを
非等方性エツチングで形成する素子群を有する半導体装
置に関する。
非等方性エツチングで形成する素子群を有する半導体装
置に関する。
（従来の技術）
従来、半導体装置の製造工程において、電極ポリシリコ
ンのパターニングは、素子分離絶縁膜に開口部を設け、
薄い酸化膜を形成した後に電極ポリシリコンを成長し、
ホトレジストをマスクとして、非等方性エツチングによ
り電極ポリシリコンをパターニングしていた。また、電
極ポリシリコンを成長する前に、薄い酸化膜にさらに開
口部（以降ダイレクトコンタクト部と称する）を設け、
電極ポリシリコンと基板の接続をとる箇所を設定する場
合がある。
ンのパターニングは、素子分離絶縁膜に開口部を設け、
薄い酸化膜を形成した後に電極ポリシリコンを成長し、
ホトレジストをマスクとして、非等方性エツチングによ
り電極ポリシリコンをパターニングしていた。また、電
極ポリシリコンを成長する前に、薄い酸化膜にさらに開
口部（以降ダイレクトコンタクト部と称する）を設け、
電極ポリシリコンと基板の接続をとる箇所を設定する場
合がある。
（発明が解決しようとする問題点）
しかしながら、ダイレクトコンタクト部の電極ポリシリ
コンをパターニングする場合、パターニングされたホト
レジスト膜をマスクとして、非等方性エツチングでエツ
チングされるが、エツチングが進み、基板面が露出する
と、基板とエツチングガスとの反応によシ、急速に等方
性エツチングが始じまシ、電極ポリシリコンがホトレジ
スト膜の下部でも急激に横方向に進み、オーバーエツチ
ング時間を長くすると、電極ポリシリコンと基板の抵抗
が高くなったり、完全に４通がとれなくなったりする問
題が発生していた。一方、酸化膜上の電極ポリシリコン
は、エツチングが進み、酸化膜が露出しても、酸化膜と
エツチングガスの反応が少ない為に非等方性エツチング
状態が変わらず、殆どホトレジストのパターンと同じに
エツチングされる。この為、酸化膜上の電極ポリシリコ
ンのパターン寸法をチェックして規格を満足しても、ダ
イレクトコンタクト部の電極ポリシリコンが横方向にエ
ツチングされた状態がチェックできずにいた。
コンをパターニングする場合、パターニングされたホト
レジスト膜をマスクとして、非等方性エツチングでエツ
チングされるが、エツチングが進み、基板面が露出する
と、基板とエツチングガスとの反応によシ、急速に等方
性エツチングが始じまシ、電極ポリシリコンがホトレジ
スト膜の下部でも急激に横方向に進み、オーバーエツチ
ング時間を長くすると、電極ポリシリコンと基板の抵抗
が高くなったり、完全に４通がとれなくなったりする問
題が発生していた。一方、酸化膜上の電極ポリシリコン
は、エツチングが進み、酸化膜が露出しても、酸化膜と
エツチングガスの反応が少ない為に非等方性エツチング
状態が変わらず、殆どホトレジストのパターンと同じに
エツチングされる。この為、酸化膜上の電極ポリシリコ
ンのパターン寸法をチェックして規格を満足しても、ダ
イレクトコンタクト部の電極ポリシリコンが横方向にエ
ツチングされた状態がチェックできずにいた。
（問題点を解決するだめの手段）
本発明の半導体装置は、半導体基板に形成された本来の
機能を実現する半導体素子本体部と、前記半導体素子本
体部とは独立に素子分離絶縁膜で分離されて設けられた
検査用素子群領域を有する半導体装置において、該検査
用素子群が素子分離絶縁膜に開口部を設けて基板を露出
させ、その基板面に直接電極ポリシリコンを成長し、一
定の幅をもちかつその幅を変化させて平行な帯状に電極
ポリシリコンをパターニングした構造になっている０ （実施例） 次に、本発明の実施例について図面を用いて説明する。
機能を実現する半導体素子本体部と、前記半導体素子本
体部とは独立に素子分離絶縁膜で分離されて設けられた
検査用素子群領域を有する半導体装置において、該検査
用素子群が素子分離絶縁膜に開口部を設けて基板を露出
させ、その基板面に直接電極ポリシリコンを成長し、一
定の幅をもちかつその幅を変化させて平行な帯状に電極
ポリシリコンをパターニングした構造になっている０ （実施例） 次に、本発明の実施例について図面を用いて説明する。
第１図は、半導体素子本体部の一部の断面図である。半
導体基板６に素子分離絶縁膜１を形成し、素子分離絶縁
膜に開口部を設け、薄い酸化膜２を形成した後、さらに
薄い酸化膜に開口部３（ダイレクトコンタクト部）を設
け、電極ポリシリコン４を成長し、ホトレジスト５をパ
ターニングした後、非等方性エツチングで前記パターニ
ングされたホトレジストをマスクして電極ポリシリコン
をエツチングした後の断面図である。ダイレクトコンタ
クト部の電極ポリシリコン（図中のＡ）は、エツチング
が進み、半導体基板が露出すると、エツチングガスと基
板のシリコンとの反応によシ、非等方性エツチングが崩
れ等方性エツチングとなシ、ホトレジストのマスクの下
で横方向にエツチングが進むようになる。この為、電極
ポリシリコンと基板との接続面積がオーバーエツチング
時間が長くなるにつれて、少なくなシ、接続抵抗が大き
くなる。さらに、オーバーエッチが進むと基板との接続
がとれなくなってしまう。
導体基板６に素子分離絶縁膜１を形成し、素子分離絶縁
膜に開口部を設け、薄い酸化膜２を形成した後、さらに
薄い酸化膜に開口部３（ダイレクトコンタクト部）を設
け、電極ポリシリコン４を成長し、ホトレジスト５をパ
ターニングした後、非等方性エツチングで前記パターニ
ングされたホトレジストをマスクして電極ポリシリコン
をエツチングした後の断面図である。ダイレクトコンタ
クト部の電極ポリシリコン（図中のＡ）は、エツチング
が進み、半導体基板が露出すると、エツチングガスと基
板のシリコンとの反応によシ、非等方性エツチングが崩
れ等方性エツチングとなシ、ホトレジストのマスクの下
で横方向にエツチングが進むようになる。この為、電極
ポリシリコンと基板との接続面積がオーバーエツチング
時間が長くなるにつれて、少なくなシ、接続抵抗が大き
くなる。さらに、オーバーエッチが進むと基板との接続
がとれなくなってしまう。
第２図ｉａ） 、 ｔｂ）は、半導体素子本体部とは独
立に素子分離絶縁膜で分離されて設けられた検査用素子
群の平面図である。第２図１ａ）では、素子分離絶縁膜
１に開口部を設け、薄いは化膜２を形成した後、再び前
記薄い酸化膜２を除去しダイレクトコンタクト部３（基
板露出部）を形成し、電極ポリシリコン４を成長し、ホ
トレジストをマスクとしてエツチングして基板面が露出
した直後にエツチングをやめ、ホトレジストを除去した
状態の平面図である。同図に示すように多結晶シリコン
４のブランチ部１１，１２．１３，１４．１５は順次細
くなるように形成されている。第２図（ｂ）は、基板面
が露出してから一定の時間オーバーエツチングした後に
エツチングを中止して、ホトレジストを除去した状態の
平面図である。電極ポリシリコンは、はしご状に平行に
一定幅づつ幅を変えて配腺されている。オーバーエツチ
ングが進むについて、細いパターンから基板面に接した
電極ポリシリコンがエツチングされて消えていく。この
本数を管理することにより、オーバーエツチングの量が
管理できる。
立に素子分離絶縁膜で分離されて設けられた検査用素子
群の平面図である。第２図１ａ）では、素子分離絶縁膜
１に開口部を設け、薄いは化膜２を形成した後、再び前
記薄い酸化膜２を除去しダイレクトコンタクト部３（基
板露出部）を形成し、電極ポリシリコン４を成長し、ホ
トレジストをマスクとしてエツチングして基板面が露出
した直後にエツチングをやめ、ホトレジストを除去した
状態の平面図である。同図に示すように多結晶シリコン
４のブランチ部１１，１２．１３，１４．１５は順次細
くなるように形成されている。第２図（ｂ）は、基板面
が露出してから一定の時間オーバーエツチングした後に
エツチングを中止して、ホトレジストを除去した状態の
平面図である。電極ポリシリコンは、はしご状に平行に
一定幅づつ幅を変えて配腺されている。オーバーエツチ
ングが進むについて、細いパターンから基板面に接した
電極ポリシリコンがエツチングされて消えていく。この
本数を管理することにより、オーバーエツチングの量が
管理できる。
（発明の効果）
以上説明したように、本発明によれば、電極ポリシリコ
ンのエツチングをオーバーエッチし、ダイレクトコンタ
クト部の電極ポリシリコンが横方向にエツチングされて
、電極ポリシリコンと基板との専通抵抗が高くなったり
、専通がとれなくなったシする問題を、検査用素子群の
はしごパターンが何本消えているかを管理することによ
り容易に解決することができる。
ンのエツチングをオーバーエッチし、ダイレクトコンタ
クト部の電極ポリシリコンが横方向にエツチングされて
、電極ポリシリコンと基板との専通抵抗が高くなったり
、専通がとれなくなったシする問題を、検査用素子群の
はしごパターンが何本消えているかを管理することによ
り容易に解決することができる。
第１図は、半導体素子本体部の断面図、第２図ｔａ＋
、 ｔｂ）は、半導体素子本体部とは独立した検査用パ
ターンの平面図である。 １・・・・・・累子分離絶縁膜、２・・・・・・薄い酸
化膜、３・・・・・・ダイレクトコンタクト部、４・・
・・・電極ポリシリコン、５・・・・・・ホトレジスト
、６・・・・・・半導体基板、Ａ・・・・・・ダイレク
トコンタクト部の′ＦＭ、極ポリシリコン。 代理人 弁理士 内 原 晋 ′躬／図
、 ｔｂ）は、半導体素子本体部とは独立した検査用パ
ターンの平面図である。 １・・・・・・累子分離絶縁膜、２・・・・・・薄い酸
化膜、３・・・・・・ダイレクトコンタクト部、４・・
・・・電極ポリシリコン、５・・・・・・ホトレジスト
、６・・・・・・半導体基板、Ａ・・・・・・ダイレク
トコンタクト部の′ＦＭ、極ポリシリコン。 代理人 弁理士 内 原 晋 ′躬／図
Claims (1)
- 半導体基板に形成された本来の機能を実現する半導体素
子本体部と、前記半導体素子本体部とは独立に素子分離
絶縁膜で分離されて設けられた検査用素子群領域を有す
る半導体装置において、該検査用素子群が素子分離絶縁
膜に開口を設けて基板を露出させその基板面に直接電極
ポリシリコンを、一定の幅をもちかつその幅を変化させ
て平行な帯状に電極ポリシリコンをパターニングした構
造に形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61020682A JP2567838B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61020682A JP2567838B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62179118A true JPS62179118A (ja) | 1987-08-06 |
| JP2567838B2 JP2567838B2 (ja) | 1996-12-25 |
Family
ID=12033946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61020682A Expired - Fee Related JP2567838B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567838B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106449456A (zh) * | 2016-10-24 | 2017-02-22 | 上海华力微电子有限公司 | 一种检测多晶硅栅极刻蚀能力的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60226129A (ja) * | 1984-04-25 | 1985-11-11 | Matsushita Electronics Corp | 半導体装置 |
-
1986
- 1986-01-31 JP JP61020682A patent/JP2567838B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60226129A (ja) * | 1984-04-25 | 1985-11-11 | Matsushita Electronics Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106449456A (zh) * | 2016-10-24 | 2017-02-22 | 上海华力微电子有限公司 | 一种检测多晶硅栅极刻蚀能力的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2567838B2 (ja) | 1996-12-25 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
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