JPS6122336B2 - - Google Patents
Info
- Publication number
- JPS6122336B2 JPS6122336B2 JP59184760A JP18476084A JPS6122336B2 JP S6122336 B2 JPS6122336 B2 JP S6122336B2 JP 59184760 A JP59184760 A JP 59184760A JP 18476084 A JP18476084 A JP 18476084A JP S6122336 B2 JPS6122336 B2 JP S6122336B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- memory
- state
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000872 buffer Substances 0.000 claims description 191
- 238000012546 transfer Methods 0.000 claims description 157
- 230000002093 peripheral effect Effects 0.000 claims description 54
- 238000013500 data storage Methods 0.000 claims description 10
- 230000006870 function Effects 0.000 description 100
- 238000010586 diagram Methods 0.000 description 91
- 238000000034 method Methods 0.000 description 79
- 238000003860 storage Methods 0.000 description 78
- 230000008569 process Effects 0.000 description 70
- 230000005540 biological transmission Effects 0.000 description 51
- 208000011580 syndromic disease Diseases 0.000 description 48
- 238000004891 communication Methods 0.000 description 30
- 238000001514 detection method Methods 0.000 description 30
- 230000009977 dual effect Effects 0.000 description 28
- 238000012545 processing Methods 0.000 description 27
- 230000007704 transition Effects 0.000 description 27
- 230000004044 response Effects 0.000 description 26
- 239000004065 semiconductor Substances 0.000 description 23
- 238000012937 correction Methods 0.000 description 22
- 238000009826 distribution Methods 0.000 description 19
- 230000004224 protection Effects 0.000 description 17
- 230000008901 benefit Effects 0.000 description 16
- 238000012423 maintenance Methods 0.000 description 14
- 230000008859 change Effects 0.000 description 13
- SHXWCVYOXRDMCX-UHFFFAOYSA-N 3,4-methylenedioxymethamphetamine Chemical compound CNC(C)CC1=CC=C2OCOC2=C1 SHXWCVYOXRDMCX-UHFFFAOYSA-N 0.000 description 11
- 241000110847 Kochia Species 0.000 description 11
- 230000007246 mechanism Effects 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 235000021419 vinegar Nutrition 0.000 description 8
- 239000000052 vinegar Substances 0.000 description 8
- 239000007787 solid Substances 0.000 description 7
- 238000004364 calculation method Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000013519 translation Methods 0.000 description 6
- 230000014509 gene expression Effects 0.000 description 5
- 238000007726 management method Methods 0.000 description 5
- 238000011084 recovery Methods 0.000 description 5
- 230000009471 action Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000013507 mapping Methods 0.000 description 4
- 230000008439 repair process Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000033001 locomotion Effects 0.000 description 3
- 230000002250 progressing effect Effects 0.000 description 3
- 230000010349 pulsation Effects 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 210000002784 stomach Anatomy 0.000 description 3
- 244000292604 Salvia columbariae Species 0.000 description 2
- 235000012377 Salvia columbariae var. columbariae Nutrition 0.000 description 2
- 235000001498 Salvia hispanica Nutrition 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 244000309464 bull Species 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 235000014167 chia Nutrition 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000003550 marker Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical compound CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 description 1
- 208000000044 Amnesia Diseases 0.000 description 1
- 101100400452 Caenorhabditis elegans map-2 gene Proteins 0.000 description 1
- 241000255925 Diptera Species 0.000 description 1
- 101150064138 MAP1 gene Proteins 0.000 description 1
- 206010027476 Metastases Diseases 0.000 description 1
- 235000008331 Pinus X rigitaeda Nutrition 0.000 description 1
- 235000011613 Pinus brutia Nutrition 0.000 description 1
- 241000018646 Pinus brutia Species 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000009172 bursting Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000008451 emotion Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 231100000863 loss of memory Toxicity 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000009401 metastasis Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000474 nursing effect Effects 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- RLLPVAHGXHCWKJ-UHFFFAOYSA-N permethrin Chemical compound CC1(C)C(C=C(Cl)Cl)C1C(=O)OCC1=CC=CC(OC=2C=CC=CC=2)=C1 RLLPVAHGXHCWKJ-UHFFFAOYSA-N 0.000 description 1
- 238000010587 phase diagram Methods 0.000 description 1
- 230000003863 physical function Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000013468 resource allocation Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 230000026676 system process Effects 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
- G06F11/2007—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2015—Redundant power supplies
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2023—Failover techniques
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2035—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant without idle spare hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2043—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant where the redundant components share a common memory address space
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2097—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements maintaining the standby controller/processing unit updated
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1458—Protection against unauthorised use of memory or access to memory by checking the subject access rights
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/287—Multiplexed DMA
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/366—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a centralised polling arbiter
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Mathematical Physics (AREA)
- Computer Security & Cryptography (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Power Sources (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
本発明は、複数のプロセツサモジユールにより
多重演算処理および多重プロミラミングを与える
マルチプロセツサシステムに適したコンピユータ
システムに関するもので、特に、プロセツサモジ
ユールの入出力チヤネルとデバイスコントローラ
間でデータをバースト形式で転送するにあたつて
他のバースト形式のデータと時分割伝送すること
のできる入出力システムにおけるバツフア装置に
関する。 高いトランザクシヨン速度を有する大量のデー
タをオンライン処理しなければならないような利
用分野は多数あり、この種オンライン処理を必要
とするものとしては、例えば、自動POSシステ
ム、在庫管理および信用取引のような販売業への
利用や、自動振替および信用取引のような金融制
度面へ利用等がある。 この種の利用分野において重要かつ決定的なこ
とは、多数の演算を同時に実施するに充分な計算
能力を保有させることである。 複数個のプロセツサモジユールを具えたシステ
ムは、高速動作が可能になるだけでなく、一方の
モジユールが他方のもののバツクとして作用して
中断のない作動を行うことができる。しかしなが
ら、システムに複数のプロセツサモジユールを使
用するだけでは、構成素子の障害時に所要処理能
力を保持するに充分なすべての条件を与えるとい
うわけにはいかない。 したがつて、中断なく作動させる必要のある大
量計算を必要とする利用分野に使用する計算シス
テムの場合は、その出発点としてマルチプロセツ
サを必要とする。しかし、マルチプロセツサの使
用が充分なすべての条件を満足するという保証は
なく、従来の技術によりこのオンラインシステム
用として充分な付加的条件を満足させるには種々
の問題点があつた。 従来技術による中断なきデータ処理に関する研
究は、一般に、次の２つの方向、すなわち、２つ
以上の汎用大形コンピユータを共同作動に適する
よう構成するか、あるいは、複数個のミニコンピ
ユータを相互接続して多重処理能力をもたせるか
という方向に沿つて進められてきた。 ２個の汎用大形コンピユータを共同作動に適す
るよう構成する前者の場合のアプローチの１つと
して、２個のコンピユータに１個の共通メモリー
を共用させる方式が考えられた。ところが、この
形式の多重処理システムでは、共用メモリーに障
害が生じた場合、全システムが停止する可能性が
あるほか、共用メモリーへのアクセスの順序づけ
を含す多くの他の問題を含んでいる。この方式は
中断のない処理に必要な条件のいくつかを満足さ
せることはできても、充分な条件のすべてを満足
するわけにはいかない。 さらに、汎用大形コンピユータを使用した多重
処理システムの場合は、各コンピユータを１ユニ
ツトとして構成しており、システムに他のプロセ
ツサを付加するごとに、パツケージシステム、空
調システム等を含むすべての構成素子を２重配置
にする必要がある。 また、複数個のミニコンピユータを使用するも
う１つのアプローチの場合は、もともとコンピユ
ータネツトワーク用として構成されることのない
通信リンクをコンピユータ間通信に適応させなけ
ればならないという難点があり、したがつて、入
出力チヤネルを介して所要通信リンクを作成する
のが通例であつた。この入出力チヤネルを介して
の接続はプロセツサ自体の内部転送に比し必然的
に遅くなり、したがつて、このようなプロセツサ
間リンクによるプロセツサ間通信はかなり低速と
ならざるを得ない。 そこで、独立に動作できるプロセツサモジユー
ルを相互に接続して多重演算処理することにより
処理の高速化を図り、他方で故障プロセツサモジ
ユールのバツクアツプを図るマルチプロセツサシ
ステムが提案されている。また、このシステムの
各プロセツサモジユールには、複数のデバイスコ
ントローラが接続されるとともに、それぞれメモ
リユニツトが内蔵され、種々の処理を多重的に行
うようになつており、また一つのプロセツサモジ
ユールやデバイスコントローラが故障した場合
に、他のプロセツサモジユールやデバイスコント
ローラがその作業を引継ぎ耐故障性の高いシステ
ムを提供している。 このようなシステムにおいて、プロセツサモジ
ユールのメモリと複数の周辺装置との間でのデー
タ転送はデバイスコントローラを介して行われ、
デバイスコントローラが周辺装置のデータをプロ
セツサモジユールの入出力チヤネルに送り、また
プロセツサモジユールから各周辺装置へデータを
送つている。 本発明は、上記のようなマルチプロセツサシス
テムだけでなく、一般のプロセツサシステムを含
めたコンピユータシステムにおいて、プロセツサ
ユニツトのメモリに対し複数の周辺装置からまた
は該周辺装置へデータ転送を行うことに関するも
のである。 プロセツサユニツトとデバイスコントローラと
の間のデータの転送は高速で行われるが、デバイ
スコントローラと各周辺装置との間のデータ転送
とそれ程高速にできない場合がある。これは周辺
装置のデータ転送速度が高速にできない場合があ
るからである。従つて、デバイスコントローラに
バツフア装置を設けて、これにより、周辺装置の
低速データ転送にかかわらず、プロセツサユニツ
トとのデータ転送を高速化することが行われてい
る。このデータの転送は、バースト（すなわち一
群のキヤラクタまたはクード）形式で行われ転送
を更に高速化することも行われている。 上記したデータ転送において、高速の転送を行
うには、プロセツサユニツトの入出力チヤネルの
帯域幅を最大限に利用することである。複数の周
辺装置からのあるいは該周辺装置へのデータの転
送において、それぞれ可能な限りの最大の帯域幅
を利用できれば、データの転送は極めて高速で行
うことができる。 従つて、本発明の目的は、高速でプロセツサユ
ニツトの入出力チヤネルに対してデータの転送を
行えるようにした、デバイスコントローラのバツ
フア装置を提供することにある。 かかる目的を達成すれば、本考案によれば、デ
バイスコントローラに設けられていて該デバイス
コントローラと入出力チヤネルとの間で転送され
る可変長のバースト形式で受けたデータを記憶す
るバツフア装置であつて、デバイスコントローラ
に接続された複数の周辺装置と入出力チヤネルと
の間で転送されたデータを受取りこれを記憶す
る、デバイスコントローラに設けられたバツフア
メモリ手段と、各デバイスコントローラに設けら
れており、前記バツフアメモリ手段のデータ記憶
容量のスレツシユホールドレベルとバツフアメモ
リ手段及び入出力チヤネルの間でのデータ転送の
方向とを表示する充填信号を発生するようになつ
たバツフア制御論理手段と、充填のレベルがスレ
ツシユホールドレベル以上になると入出力チヤネ
ルに再接続するリクエストを作り出すよう前記充
填信号に応答する再接続リクエスト形成手段と、
前記バツフアメモリ手段に接続された前記スレツ
シユホールドレベルを変化させる測定手段とから
成ることを特徴とするバツフア装置が提供され
る。 一般に、デバイスコントローラを介して周辺装
置とプロセツサのメモリとのデータ転送を行うデ
ータ経路が形成されていて、複数のデバイスコン
トローラが１つの入出力チヤネルに接続されるよ
うになつており、各デバイスコントローラにはそ
れぞれ１つのバツフア装置が設けられている。入
出力チヤネルは各デバイスコントローラのバツフ
アとプロセツサのメモリとのデータ転送を制御す
るものである。チヤネルのデータ転送帯域幅は周
辺装置とデバイスコントローラとの間のデータ転
送の帯域幅より相当に大きい。また、デバイスコ
ントローラのバツフアと関係する周辺装置との間
ではデータは連続的に転送できる。更に、幾つか
のデバイスコントローラと周辺装置との組の間で
のデータ転送は同時に行われることもある。デバ
イスコントローラのバツフアと関連の周辺装置と
のデータ転送に従つて、入出力チヤネルは各デバ
イスコントローラのバツフア装置に対して周期的
に“再接続”を行い、またプロセツサメモリとバ
ツフアとの間のデータ転送を行う。 本発明においては、入出力チヤネルがどのバツ
フア装置にまたどの時点で再接続すべきかを決定
する手段が設けられている。この手段は各バツフ
ア装置の充填状態に関係する“ストレス”と呼ば
れる量を測定している。そしてこの手段は各デバ
イスコントローラに対して量“ストレス”がスレ
ツシユホールドレベルに合致しあるいはそれを超
えたとき入出力チヤネルに再接続要求（すなわち
リクエスト）を発生する。また、入出力チヤネル
にはリクエストが同時に生じた場合にその優先度
を測定する手段が設けられうるようになつてい
て、高い優先度のリクエストに対して応答できる
ようになつている。 デバイスコントローラは種々の形式のものが入
出力チヤネルに対して多数の組合せ形式で接続さ
れうる。 各デバイスコントローラはそのバツフア装置の
ストレスの度合を保持するよう制御を行つてお
り、そのストレスの度合やスレツシユホールドレ
ベルを超える程に増大したとき入出力チヤネルに
対して再接続リクエストを発する。スレツシユホ
ールドレベルを特定の入出力チヤネルに接続され
たデバイスコントローラの数や組合せに従つて変
化できるようにスレツシユホールドレベルを変化
させる手段が設けられている。 ここで本書に用いられている“ストレス”とい
う語について説明する。用語“ストレス”は前記
したバツフア装置が入出力装置に対して如何に早
く再接続されるべきであるかを示す尺度として定
義されているものであつて、これにより、データ
が周辺装置からデバイスコントローラ及び入出力
チヤネルを介してプロセツサメモリに送られてい
る場合にはバツフア装置のオーバーフローを防止
し、また、データがプロセツサメモリから入出力
チヤネル及びデバイスコントローラを介して周辺
装置に送られている場合にはバツフア装置の“空
き過ぎ”を防止している。データの転送は一般に
は単作時間当りのバイトで測定される。従つて、
ストレスはバツフア装置の充填のレベルに関係す
るのであるが、時間に依存する尺度として考える
こともできる。ストレスは、次のバツフア充填状
態に関係する。周辺装置からデバイスコントロー
ラ（バツフア装置）及び入出力チヤネルを介して
プロセツサのメモリへデータを転送している場合
には、バツフア装置が空きのときにストレスが最
少となり、バツフア装置が満極のときストレスは
最大であり、データがバーストすなわちユニツト
毎に周辺装置からバツフア装置へ転送されている
ときストレスは増加状態にあり、また、バツフア
装置から入出力チヤネルを介してプロセツサメモ
リへデータユニツトが送られているときストレス
が減少状態にある。反対に、プロセツサメモリか
ら入出力チヤネル及びバツフア装置を介して周辺
装置にデータを転送している場合には、バツフア
装置が満極のときストレスは最少になり、バツフ
ア装置が空きのときストレスが最大になり、各デ
ータユニツトがバツフア装置から周辺装置に送ら
れているときストレスが増加状態にあり、各デー
タユニツトが入出力チヤネルからバツフア装置へ
転送されているときストレスは減少状態にある。 従つて、ストレスは、入出力チヤネルとバツフ
ア装置との間のデータの転送並びバツフア装置と
周辺装置との間のデータの転送に起因する、バツ
フア装置の充填のレベルの尺度となる。 また、本書で用いられる“スレツシユホール
ド”という用語についても説明する。このスレツ
シユホールドレベルも、バツフア装置の充填に関
係する用語である。スレツシユホールドレベル
は、前記したストレスに対してバツフア装置と入
出力チヤネルとの間の作動が始まる前に設定され
る値である。 各バツフア装置のスレツシユホールドレベル
は、デバイスコントローラをシステムに接続した
ときに必要な値にセツトされる。このセツチは次
の２つの基準を満足しなければならない。 その第１は、データがバツフア装置と周辺装置
との間で転送されているとき、バツフアの充填状
態が変化してストレスレベルを増大させるように
なつている。ストレスレベルがスレツシユホール
ドレベルに一致したとき、デバイスコントローラ
は入出力チヤネルへの再接続のリクエストを発す
るが、再接続は既座には行われない。これは入出
力チヤネルが別のデバイスコントローラに再接続
されていることがあるからである。また、別の高
優先度順位にあるデバイスコントローラが入出力
チヤネルに再接続を要求している場合もあるから
である。従つて、特定のデバイスコントローラの
バツフア装置のスレツシユホールドレベルの設定
時において満足すべき第１の基準は、そのデバイ
スコントローラより優先度の低い１つのデバイス
コントローラと入出力チヤネルを再接続するのに
十分時間と該特定のデバイスコントローラより高
い優先度の全てのデバイスコントローラとに入出
力チヤネルを再接続するのに十分な時間との長い
期間に渡つて、対応する周辺装置によつて指定さ
れる速度で、バツフア装置からその周辺装置にあ
るいは該周辺装置からバツフア装置にデータを転
送するのに十分なだけバツフア装置の残りの容量
（すなわちスペース）がなければならないことで
ある。 第２は、特定のデバイスコントローラによる再
接続リクエストによりそのデバイスコントローラ
より高い優先度の周辺装置がある場合でも入出力
チヤネルの作用できるようにするため、また、該
特定のデバイスコントローラと同時に入出力チヤ
ネルの再接続リクエストを発生して該特定のデバ
イスコントローラの再接続リクエストが入出力チ
ヤネルにより連続的には応答しないようにするた
め、スレツシユホールドレベルの設定は次の規準
を満足しなければならない。すなわち特定のデバ
イスコントローラのバツフア装置のスレツシユホ
ールドレベルは、バツフア装置の、最少のストレ
スレベルとスレツシユホールドと等しいストレス
レベルとの容量すなわちスペースが、該特定のデ
バイスコントローラより低い優先度の全てのデバ
イスコントローラに入出力チヤネルを再接続する
のに十分な期間に渡つて関連の周辺装置によつて
指令される速度で、バツフア装置によつて周辺装
置とのデータの送受ができるのに十分なように、
設定されねばならない。このことにより、特定の
周辺装置が入出力チヤネルに接続された後には、
全ての低い優先度のデバイスコントローラが入出
力チヤネルに再接続される時間が終了する迄は再
接続の要求は行われない。 従つて、バツフア装置は相互に通信をすること
なく動作して、入出力チヤネルによつて必要とさ
れるメモリサイクルを最少限にしてその効率を増
大せしめる。 このように構成することにより、複数個のデバ
イスコントローラよりのデータの複数ブロツク転
送を見掛け上同時ベースに取扱いうるようこれを
ブロツク多重化できる。これは、入出力チヤネル
とデバイスコントローラ内のバツフア装置との間
の転送において、可変長バースト形式データを転
送することにより行うことができる。 そして、本発明入出力システムは、システムに
任意の形式の周辺装置を配置しうるような構成と
し、しかも入出力チヤネル帯域幅を最大限に使用
しうるようにしている。すなわち、デバイスコン
トローラには、デバイスコントローラと入出力チ
ヤネル間のすべてのデータ転送が最大チヤネル速
度で行われるようなバツフア装置を与える。 デバイスコントローラはそれ自体と周辺装置と
の間はバイトで転送することができるが、入出力
チヤネルとの間のワード転送のためには、データ
をバースト化したり、そのバーストの長さを変え
たりする必要がある。 本発明においては、入出力チヤネル内にでな
く、デバイスコントローラ内にバツフアを配置し
ているため、そのバツフアの機能は各特定のシス
テムに必要なバツフア機能だけでよい。また、本
発明によるときは、バツフアを入出力チヤネル内
に配置した場合に必要となるオーバーランの防止
のための、各周辺装置ごとのバツフアを必要とし
ない。 前述のように、各バツフアは次の２つの利点を
有する。 その１つは、各バツフアをサービスされるべき
周辺装置の形式および数量に関係した容量を有す
るよう形成することができ、したがつて、各デバ
イスコントローラに被制御装置の種類に関係する
バツフアサイズをもたせることができるというこ
とである。 第２に、バツフア構造と作動モードにより、バ
ツフア相互の通信を要せずして、各バツフアを作
動させることができ、したがつて、入出力チヤネ
ルの帯域幅の最適有効使用をはかることができ
る。 デバイスコントローラが入出力チヤネルに接続
されると、データはプロセツサのメモリの速度ま
たはそれに近い速度でバツフアと入出力チヤネル
間においてバースト形式で伝送される。 このように、バツフアは周辺装置との間では比
較的低い装置速度でデータを伝送し、一方プロセ
ツサモジユールとの間では、メモリの速度または
それに近い速度で応じてバースト形式でデータを
伝送することができるので、バースト転送を時分
割多重化し、複数個のデバイスコントローラより
の個々のバーストをインターリーブして、入出力
チヤネルの帯域幅の最適有効利用をはかることが
でき、また、異なるデバイスコントローラからの
複数ブロツクの転送を見掛け上同時ベースで行う
ようにすることができる。 以下図面により本発明を説明する。 マルチプロセツサシステム 第１図は本発明の一実施例により構成したバツ
フア装置を備えたマルチプロセツサシステムの一
部を示すもで、符号数字３１はマルチプロセツサ
システムの全体を示す。 マルチプロセツサシステム３１は個別のプロセ
ツサモジユール３３を含み、前記各プロセツサモ
ジユール３３は中央処理ユニツト１０５、メモリ
ー１０７、入出力チヤネル１０９およびプロセツ
サ間制御ユニツト５５を具える。 個別プロセツサモジユールはプロセツサ間通信
のためこれらをプロセツサ間母線３５により相互
に接続する。 マルチプロセツサシステム３１の一実施例の場
合は、16個までのプロセツサモジユール３３を２
本のプロセツサ間母線３５（第１図のＸ母線およ
びＹ母線）により相互接続している。 各プロセツサ間母線はその母線に関連する母線
コントローラ３７を有する。 母線コントローラ３７、プロセツサ間母線３５
およびプロセツサ間制御ユニツト５５（いずれも
第１図参照）は、関連のマイクロプロセツサ１１
３、マイクロプログラム１１５および母線受信テ
ーブル１５０（いずれも第２図参照）とともにプ
ロセツサ間母線システムを与える。このプロセツ
サ間母線システムの構成および作動に関しては、
第２図ないし第１１図および第４２図に示すとお
りで、後掲の“プロセツサ間母線システム”の項
で詳述することにする。 また、マルチプロセツサシステム３１は、例え
ば第１図に示すデイスク４５、ターミナル４７、
磁気テープ駆動装置４９、カードリーダ５１およ
びラインプリンタ５３などの周辺装置とプロセツ
サモジユール３３との間でデータの転送を行うう
ための入出力（Ｉ／Ｏ）システムを具える。 前記Ｉ／Ｏシステムはプロセツサモジユールの
各Ｉ／Ｏチヤネル１０９に関連する１つのＩ／Ｏ
母線３９を含み、前記各Ｉ／Ｏ母線３９に１つま
たはそれ以上のマルチポートデバイスコントロー
ラ４１を接続する。 図示実施例の場合、各デバイスコントローラ４
１は２個の異なるプロセツサモジユール３３との
接続のため２個のボード部４３を有し、各デバイ
スコントローラを２個のプロセツサモジユールに
よるアクセスが可能なように接続している。 Ｉ／ＯシステムはＩ／Ｏチヤネル１０９内に入
出力転送機能をもつたマイクロプロセツサ１１９
およびマイクロプログラム１２１を具える（第１
２図参照）。 また、第１２図に線図的に示したように、各プ
ロセツサモジユール３３の中央処理ユニツト１０
５内のマイクロプロセツサ１１３およびマイクロ
プログラム１１５ならびに主メモリー１０７内の
入出力制御テーブル１４０はＩ／Ｏチヤネル１０
９と関連して作動するようにする。 Ｉ／Ｏシステムの上記構成素子および値の構成
素子の構成および作動について第１２図ないし第
２９図に示すとおりで、後掲の“入出力システム
およびデユアルポートデバイスコントローラ”の
項で詳述することにする。 また、マルチプロセツサシステムは配電システ
ム３０１を含む。前記配電システム３０１は、オ
ンライン保守を可能にし、かつ各デバイスコント
ローラに対して電力のゆとりを与えるような方法
で個別の電源からプロセツサモジユール３３およ
びデバイスコントローラ４１に配電を行うように
する。 第３０図に示すように、配電システム３０１は
独立した個別の電源３０３を含む。 個別電源３０３は各プロセツサモジユール３３
ごとにこれを設け、母線３０５により電源３０３
から関連のプロセツサモジユール３３の中央処理
ユニツト１０５およびメモリー１０７に電力を供
給するようにする。 また、第３０図に示すように、各デバイスコン
トローラ４１に対しては自動スイツチ３１１を介
して２つの個別電源３０３から電力が供給される
よう接続し、特定のデバイスコントローラ４１用
の一方の電源３０３が異常をきたした場合、その
デバイスコントローラには他の電源３０３から電
源が供給されるようにし、しかもデバイスコント
ローラに供給される電力に中断または脈動を生ず
ることなく円滑に切換えが行われるようにする。 配電システムは、デバイスコントローラのデユ
アルボード系とあいまつて、１つのボード部４３
または１つの電源３０３のいずれかに異常をきた
した場合でも、作動が停止することなく周辺装置
へのアクセスを可能にしている。 また、マルチプロセツサシステムはシステムの
若干個の構成素子内に電源オン（PON）回路１
８２（詳細について第２５図に示す。）を具え、
特定構成素子への電力をある許容限度以内に設定
しうるようにしている。 例えば、PON回路１８２を各CPU１０５、各
デバイスコントローラ４１および各母線コントロ
ーラ３７内に配置する。 PON回路の目的は、特定構成素子に供給され
る電源レベルを設定する信号を提供することで、
電源がある所定の許容限度内にない場合、このの
信号出力を用いてPON回路を配置した構成素子
の適当な母線信号を直ちに不能とする（禁止す
る）ものである。 PON回路１８２は、電源オフ状態、電源オフ
状態からオンに進む状態、電源オン状態、および
電源オンからオフに進む状態の４つの状態で機能
する。 電源オン回路１８２は、電力の到来とともに、
システムのすべての論理状態を始動させる。本発
明の場合電源オン回路には、オンライン保守に関
連してフエイルセーフシステムを与えるというき
わめて重要な付加的機能を提供させるようにして
いる。この目的のため、本発明においては、独特
の方法で電源オン回路を使用して、システム内の
すべての相互連絡母線を駆動するインターフエー
ス回路の制御を行うようにしている。 配電システムの構成および作動については、第
３０図ないし第３３図に示すとおりで、後掲の
“配電システム”の項で詳述することにする。 また、マルチプロセツサシステムはメモリーシ
ステムを含み、前記メモリーシステムにおいて
は、物理的メリーを４つの論理アドレス記憶域、
すなわち、ユーザーデータ、システムデータ、ユ
ーザーコードおよびシステムコードに分割してい
る（第３６図参照）。 メモリーシステムは、すべての論理アドレスを
物理的アドレスに翻訳し、かつ、必要に応じて、
補助メモリー内に存在し主メモリービツトから欠
如しているページを表示するためのマツプ４０７
および制御論理部４０１（第３４図参照）を具
え、ユーザーには物理的ページアドレスの見えな
い仮想メモリーを実現させるようにしている。 メモリーシステムは中央処理ユニツト１０５お
よびＩ／Ｏチヤネル１０９によりメモリーにデニ
アルボードアクセスが可能となるよう形成する。
かくすれば、Ｉ／Ｏチヤネル１０９はデバイスコ
ントローラ４１との間でデータの転送を行うた
め、中央処理ユニツト１０５を経由せずメモリー
１０７に直接アクセスすることができる。 メモリーシステムの構成および作動については
第３４図ないし第４１図にもとづき、後掲の“メ
モリーシステム”の項で詳述することにする。 メモリーシステムには、半導体メモリーを使用
する場合、すべての単一ビツト誤りを訂正し、す
べてのダブルビツト誤りを検出システムを設け
る。この誤り検出システムは16ビツトデータ欄お
よび６ビツトチエツク欄（第３７図参照）を使用
し、単一ビツト誤りを訂正するため、第３７図に
示すようなデータ転送ビツト補数器４８７を具え
る。 誤り検出システムの詳細については第３７図な
いし第４１図により後述する。 上述のシステムおよび各構成素子の詳細を説明
する前に、本明細書で使用している術語の意味に
つき説明することにする。 “ソフトウエア”なる語はオペレーテイングシ
ステムまたはユーザープログラム命令を意味し、
“フアームウエア”なる語は読取り専用メモリー
のマイクロプログラムを意味し、また“ハードウ
エア”なる語は実際の電子的論理回路およびデー
タメモリーを意味する。 オペレーテイングシステムは、当該プロセツサ
モジユールにアクセス可能なすべてのシステム資
源の割当てに関する主制御を含み、各プロセツサ
モジユールにおいて実行される主制御プログラム
を形成する。オペレーテイングシステムは計画的
機能を与え、いかなるプロセスに当該プロセツサ
モジユールを使用するかを決定する。また、前記
オペレーテイングシステムは主メモリーの使用割
当てを行い（メモリー管理）、かつ補助メモリ
ー、管理用フアイルシステムを作動させる。さら
に、前記オペレーテイングシステムはメツセージ
システムの管理を行い、これによりプロセツサ間
母線に情転送能力を与える。 オペレーテイングシステム配電は上述のマルチ
プロセツサシステム構成素子のモジユール配置を
“全体的（グローバル）”な構成素子が存在しない
よう並列配置とする。 ソフトウエアシステムの最低レベルにおいて
は、プロセスとメツセージの２つの基本的構成要
素（エンテイテイ）が実行される。 プロセスはシステム内における制御の基本的構
成要素である。 各プロセスは専用データスペースおよびレジス
タ値ならびに可能な共用コードセツトにより形成
する。また、前記プロセスは共通データスペース
にアクセスすることもできる。 プロセツサモジユール３３内には多数のプロセ
スを共存せしめる。 プロセスはユーザーの書込んだプログラムでも
よく、また、例えばＩ／Ｏ装置の制御あるいは他
のプロセスの作成および削除のような専用機能を
もたせることもできる。 また、プロセスは他のプロセスからサービスを
リクエスト（要求）することができ、上記の他の
プロセスを同一プロセツサモジユール３３内にリ
クエストを行うプロセスとして配置し、または他
のプロセツサモジユール３３内に配置することも
できる。 各プロセスは非同期モードでそれぞれ作動す
る。したがつて、各プロセスは、“競合”するこ
となく（すなわち、どのプロセスが最初にスター
トしたかというシーケンスにより結果が左右され
るような条件でなく）、サービスに対するリクエ
スを待たせるような通信方法、したがつて、“メ
ツセージ”の必要性にもとづいた規制正しい通信
方法を必要とする。プロセツサモジユール間通信
の詳細については後述する。 また、すべてのプロセツサモジユール間通信
は、プロセスが同一プロセツサモジユール内にあ
るか、異なるプロセツサモジユール内にあるかと
いうこととは無関係に、各プロセスに対して同じ
に見えるようにしなければならない。 後述するように、ソフトウエア構造はハードウ
エアと並列化させている。かくすれば、ハードウ
エアのある構成素子に対して、異なる種々のプロ
セスを配列および機能において等価とみなすこと
が可能となる。 例えば、Ｉ／Ｏチヤネル１０９がＩ／Ｏ母線３
９を介してデバイスコントローラ４１と通信する
のと同じように、ユーザープロセスは、メツセー
ジシステムを用いて当該デバイスコントローラ４
１に関連するプロセスに対してリクエストを行う
ことができる。この場合、装置プロセスは、デバ
イスコントローラ４１がＩ／Ｏ母線３９を介して
Ｉ／Ｏチヤネル１０９に情報を戻すのと同じよう
な方法でステータスを元に戻す。 ソフトウエアシステムの他の基本的構成要素
（エンテイテイ）であるメツセージは、サービス
に対するリクエストおよび任意の所要データより
なり、リクエストが終つた際、任意の所要値がリ
クエストしているプロセスに戻される。 ２つの異なるプロセツサモジユール３３内のプ
ロセス間でメツセージを通信しようとする場合に
は、プロセツサ間母線３５を使用するか、前述の
ように、プロセス間のすべての通信は、プロセス
が同一プロセツサモジユール３３またはプロセツ
サモジユール３３内にあるかどうかに関係なく各
プロセスに対して同じに見える。 このソフトウエア構成は多くの利点を与えるこ
とができ、また、このソフトウエア構成方法はき
わめて信頼度の高いソフトウエアを与えることが
できる。すなわち、ソフトウエア構造を区分化可
能とすることにより、モジユールの大きさをさら
に小とすることができ、かつ、モジユール間のイ
ンターフエースを明確に規定することができる。 また、ソフトウエア機能を区分化することによ
り、システムをさらに保守しやすいものにするこ
とができる。 また、ソフトウエアシステム内の明確に規定さ
れたモジユールとインターフエースは、マルチプ
ロセツサシステムに他のプロセツサモジユール３
３またはデバイスコントローラ４１を追加する場
合のように、システムを容易に拡張できるという
利点を与える。 さらに、マルチプロセツサシステムおよびソフ
トウエアシステムのユーザーに対して、ユーザー
がユーザー自身のプログラムを書くに当つて実際
の機械の構成または他のプロセスの物理的記憶場
所を知つている必要性がないという利便を与えて
いる。 またハードウエアが余裕のある相互接続により
複数の機能的に等価なモジユールを提供している
のと同じことが、ソフトウエアに関していえる。 例えば、異なるプロセツサモジユール３３内の
プロセス間を行き来するメツセージに対しては任
意のプロセツサ間母線３５を使用しうるように
し、また、当該デバイスコントローラ４１に接続
された任意のプロセツサモジユール３３内のプロ
セスにより各デバイスコントローラ４１を作動さ
せうるようにすることができる。 上述のマルチプロセツサハードウエアシステム
およびソフトウエアシステムによるときは、機能
的に等価な同一構成の複数個のモジユール間を余
裕をもたせて相互接続するようにしているため、
ユーザーは障害許容形アプリケーシヨンシステム
を生成することが可能となる。 プロセツサ間母線システム 前述のように、個別の各プロセツサモジユール
３３は、各々関連の母線コントローラ３７により
制御される２本のプロセツサ間母線（Ｘ母線およ
びＹ母線）によりこれらを相互に接続する。各プ
ロセツサ間母線３５は、関連の母線コントロール
３７および各プロセツサモジユール３３内の関連
のプロセツサ間制御ユニツト５５とあいまつて、
システム内の任意のプロセツサモジユールから他
の任意のプロセツサモジユールへのマルチモジユ
ールへのマルチモジユール通信径路を与える。こ
のように２本の母線を使用することは、システム
内のすべてのプロセツサモジユール間に２つの別
個の径路の存在を可能にし、したがつて、１つの
通路（１母線）に障害を生じた場合でも、プロセ
ツサモジユール間の通信が妨げられることはな
い。 各プロセツサ間母線３５用の母線コントローラ
３７は、本例の場合、プロセツサモジユール３３
から分離した独立のコントローラにより形成す
る。 各プロセツサ間母線３５は、母線コントローラ
３７内の母線クロツク発生器により時間同期を与
えるようにした同期母線とする。各母線に関連す
るすべてのモジユールのプロセツサ間制御ユニツ
ト５５は、母線を介しての転送の間その母線クロ
ツクと同期した状態変化を与える。 また、後述するように、CPU１０５はプロセ
ツサ間母線クロツクとは異なるクロツクで作動さ
せる。したがつて、CPUによりプロセツサ間制
御ユニツト５５内のアウトキユーバツフアを充填
状態にする間、またはインキユーバツフアを空き
状態にする間はCPUクロツク速度により作動が
行われるがプロセツサ間母線を介してのバケツト
伝送は常に母線クロツク速度で行われるようにす
る。 上記システム重要な特徴は、プロセツサ間母線
を介して伝送される情報を種々のCPU１０５の
クロツク速度と時間的に同期させることを要せず
して高い伝送速度で伝送するようにしたことであ
る。また、プロセツサ間母線を介しての情報の転
送速度メモリー部１０７との記憶速度による直後
メモリーアクセスにより許容される速度よりきわ
めて早くし、マルチプロセツサシステム内に多数
のプロセツサモジユールを接続した場合でも、充
分な母線帯域幅を保有しうるようにしている。 各CPU１０５に対して別個のクロツクを使用
することの利点は、主システムクロツクを必要と
しないことで、これにより全システムを停止させ
る可能性のある単一構成素子障害の要因を除去し
ている。 プロセツサ間制御ユニツト５５は、その中に配
置した論理組合せとあいまつて、データの損失な
しにプロセツサ間母線３５をあるクロツク速度で
作動させ、各CPU１０５をそれ自体の個別クロ
ツク速度で作動させることを可能にしている。 母線を介して伝送される情報は複数ワードバケ
ツトで伝送するようにする。本発明実施例の場
合、各バケツトは16ワードバケツトにより形成し
ており、そのうち15ワードをデータワードとし、
１ワードをチエツクワードとしている。 個別モジユール３３のプロセツサ間制御ユニツ
ト５５および母線コントローラ３７内の制御論理
は詳細なブロトコルに従つて行う。前記ブロトコ
ルは、送受信対を設定するためのもので、データ
バケツト転送用のタイムフレームを与え、データ
バケツト転送用タイムフレームの終りに、母線コ
ントローラ３７を他のこの種シーケンスのため解
放するようにする。これらの機能を実行する方法
については第３図ないし第９図により後述するこ
とにする。 Ｘ母線３５の構成はＹ母線３５と同様であるの
で、１つの母線についてのみ詳細に説明する。 第２図に示すように、各母線３５は16本の個別
母線データライン５７、５本と個別母線ブロトコ
ルライン５９、１本のクロツクライン６１および
各プロセツサモジユール３３用の１本の選択ライ
ン６３を含む。 また第２図に示すように、各プロセツサモジユ
ール３３のプロセツサ間制御ユニツト５５は２つ
のインキユー部６５（Ｘインキユー部およびＹイ
ンキユー部）ならびに共用アウトキユー部６７を
含む。 第４図において、共用アウトキユー部６７は記
憶機能をするアウトキユーバツフア６９を含む。
本実施例の場合、バツフア６９は各々16ビツトよ
りなる16ワードを有する。前記バツフア６９は
CPUによりロードされ、バケツトの伝送時まで
データを保持し、バケツトの伝送時には、後述す
るようにデータを母線のゲートアウトする機能を
有する。 また、アウトキユー部６７は、実施例の場合、
４ビツトレジスタにより形成した受信レジスタ７
１を含む。レジスタは、データを送出しようとす
る対象プロセツサモジユールの番号とともに
CPUによりロードされる。 アウトキユー部６７の制御部分は、CPUクロ
ツクを同期して作動するプロセツサ充填状態論理
部７３Ｘ母線クロツクまたはＹ母線クロツクと同
期して作動する母線空き状態論理部７５およびア
ウトキユーカウンタ７７を含む。アウトキユーカ
ウンタ７７は、アウトキユーバツフア６９が
CPUにより充填されている間、バツフア６９を
走査してデータ入力をバツフアの各16ワードに指
向させ、16番目のワードがアウトキユーバツフア
に記憶されたとき、アウトキユーバツフア６９の
充填状態を終了させる。 また、アウトキユー部６７は、すべてのアウト
キユー部をＸ母線またはＹ母線３５のいずれかに
接続するアウトキユーポインタ７９を具える。前
記アウトキユーポインタ７９は、プロセツサ間Ｘ
およびＹ母線３５による論理部７３，７５および
バツフア６９の共用を許容する機能を有する。 第３図に示すように、母線コントローラ３７は
母線制御状態論理部８１、送信カウンタ８３、プ
ロセツサ選択論理部８５、受信レジスタ８７、バ
ケツトカウンタ８９および母線クロツク発生器９
１を含む。 また、第５図において、各インキユー部６５
は、母線クロツクと同期して作動する母線充填状
態論理部９３、送信レジスタ９５、インキユーバ
ツフア９７、インキユーカウンタ９９および
CPUクロツクと同期して作動するプロセツサ空
き状態論理部１０１を含む。 第６図は母線コントローラ３７の母線制御論理
部８１の状態図、第７図はアウトキユー部６７の
論理部７６および７５の状態図、第８図はインキ
ユー部６５の論理部９３および１０１の状態図で
ある。 第７図において、プロセツサ充填状態論理部７
３は、それぞれ凡例に示すような、FMPTY，
FILL，FULLおよびWAITの４つの基本的の状
態を有し、母線空き状論理部７５は、基本的に、
それぞれ凡例に示すような、IDLE，SYNC，
SENDおよびDONEの４つの状態を有する。 第７図の記号について説明すると、実線矢印は
現在の状態への転移を示し、実線上で終る点線矢
印は図示の転移を生ずるために満足しなければな
らない条件を示す。 相対的に非同期のクロツクで作動している状態
マシンを同期させるには、慎重にインターロツク
システムを構成する必要がある。これらの重要な
インターロツクは状態図に点線矢印で示すとおり
で、２つの相対的に非同期の状態マシンを同期さ
せる機能を有する。このように、状態マシン間を
結ぶ第７図および第８図示点線矢印は状態マシン
の図示の転移を同期させる信号を示す。 論理部７３のFILL状態に関していえば、記憶
アウトキユー条件は、アウトキユーカウンタ７７
が零からカウントを開始してカウント値１５に進
むまでFILL状態から出力（エグジツト）を生ず
ることはなく、カウント１５に進んだとき、
FILL状態はFULL状態に進む。 同様に、論理部７５のSEND状態はアウトキユ
ーカウンタ７７がカウント１５に達するまで選択
および送出コマンド条件で終ることはなく、カウ
ント値１５に達したとき、SEND状態はDONE状
態に進む。 第７図における星印はアウトキユーカウンタ７
７の増分を示す。 第６図は母線コントローラの論理部８１に対す
る状態図で、論理部８１は基本的に、IDLE，
POLL，REOEIVEおよびSENDの４つの状態を
有することを示す。 第６図の記号は第７図に関して述べたものと同
様である。すなわち、実線矢印は１つの状態から
他の状態への状態の転移を示し、実線矢印に終端
する点線矢印は実線矢印で表示した転移を起させ
るために生じなければならない条件を示す。この
場合、状態転移上の星印は図示の転移と同様に送
信カウンタ８３が１だけ増加することを示す。 第６図に示す点線矢印出力ラインは母線コント
ローラからプロセツサ間母線に出されるプロトコ
ルコマンドを示す。 第６図および第７図の双方において、状態から
離れる点線矢印は、例えば、プロトコルラインへ
の論理出力信号（母線空き状態論理部７５の場
合）あるいはプロセツサモジユールのステータス
ラインへの論理出力信号（プロセツサ充填状態態
論理部７３の場合）のような当該状態よりの論理
出力を示す。 第８図は母線充填状態論理部９３およびプロセ
ツサ空き状態論理部１０１の状態図を示す。 論理部９３に対する状態図は、SYNC，
ACKNOWLEDGE，RECEIVEおよびFULLの４
つの状態を含み、論理部１０１に対する状態図
は、RESET，READY，INTERRUPTおよび
DUMPの４つの状態を含む。 図において、実線矢印および点線矢印による表
示は第６図および第７図につき述べたのと同様で
ある。 また、第８図において、星印はインキユーカウ
ンタ９９の増分を示す。 第９図は第６図、第７図および第８図で与えら
れる状態変化を生ずるタイムシーケンスを示すタ
イミング図である。 第９図示シーケンスは母線クロツク速度で、あ
るプロセツサモジユールから他のプロセツサモジ
ユールへのパケツト伝送を行う（この場合、対象
とする受信モジユールはパケツト受信可能状態に
あるものとする。） また、第９図は良好なパケツト転送のタイムシ
ーケンスを示すもので、図の上方から下方に向つ
て各個別信号を表示し、各母線クロツクの時間周
期は図の左から右に向つて時間が経過することを
示している。 第９図の一番上のラインは母線コントローラの
状態を示すもので、各区画マークは第３図示母線
クロツク発生器９１のクロツク周期またはクロツ
クサイクルを表わす。また、一番上のラインの各
時間区画は図の左側の記号により表示した種々の
信号により縦方向に上から下に向つて実行され
る。 第９図の上から下に向う順序にしたがつて、各
信号を説明すると、最初の信号（母線コントロー
ラ状態ラインの下の信号）はSEND REQUEST
（送信リクエスト）信号（第３図に符号数字５９
で示すプロトコル群の１つ）で、特に、任意のプ
ロセツサモジユール３３のアウトキユー制御論理
部６７により主張（アサート）される信号であ
る。この信号は母線コントローラ３７の母線制御
状態論理部８１に伝送される（第３図参照）。 第９図に示す次の信号はSELECT信号（選択
信号）で、母線コントローラ３７のプロセツサ選
択論理部８５から発生し、一時に選択ライン６３
の１つのみを介して関連のプロセツサモジユール
３３に転送される信号を表わす。 第９図に示す次の信号、すなわちSEND
ACKNOWLEDGE信号（送信肯定応答信号）
は、特定のプロセツサ３３が選択され、かつその
母線空き状態論理部７５がSEND状態（第７図の
第３番目の状態）にあるとき、当該プロセツサ３
３によつてのみ主張される。このSEND
ACKNOWLEDGE信号はバケツトを送信しよう
としているプロセツサモジユール３３がそのもの
自体であることを確認するため母線コントローラ
３７により使用される。 次の信号、すなわちRECEIVE COMMAND信
号（受信コマンド信号）はプロトコルライン５９
の１つを介して伝送される母線コントローラ３７
よりの信号を表わす。この信号は次の２つの機能
を行う。 まず第１に、この信号は受信SELECT（選
択）信号とともに、受信プロセツサモジユール３
３に問合せを行い、その受信モジユールが受信可
能状態にあるかどうかを見出す（第８図の
ACKNOWLEDGE状態）。 次に、この信号は、対象とする受信モジユール
３３のアウトキユーバツフア部にもそれ自体の送
信可能状態データバケツトを有する場合、受信モ
ジユールの母線空き状態論理部７５を不能にし
（禁止し）、受信中のモジユールが対象する受信機
番号をデータ母線にゲートできないいようにする
という第２の機能を有する。 この点に関して、送信プロセツサがSEND
ACKNOWLEDGE信号を主張している間は、母
線コントローラ３７による使用のため受信機番号
を母線にゲートしている。母線３５それ自体は勿
論非方向性母線であるので、制御機能用としての
母線コントローラ３７による使用のため、もしく
は情報転送機能用としての他のプロセツサによる
使用のため、任意のモジユールにより情報をデー
タ母線５７にゲートすることができる。この場
合、モジユール３３はそのSELECT（選択）ラ
インンが主張され、RECEIVE COMMAND（受
信コマンド）信号が主張されないときだけ、母線
にデータをゲートすることができる。 RECEIVE COMMAND信号（受信コマンド信
号）が主張されている時間には、母線コントロー
ラ３７は、選択した受信プロセツサモジユールに
よる受信のため送信機番号をデータ母線５７にゲ
ートしている。 次の信号ライン（第９図のRECEIVE
ACKNOWLEDGE ライン）は、選択された受
信モジユールの母線充填状態論理部５３からプロ
トコルライン５９の１つを介して母線コントロー
ラ３７の母線制御状態論理部８１に伝送される信
号を表示し、選択された受信モジユールが
ACKNOWLEDGE（肯定応答）状態（第８図参
照）にあり、したがつて、送信モジユールからの
伝送可能バケツトを受信しうる状態にあることを
示す。 RECEIVE ACKNOWEDGE 信号（受信肯定
応答信号）が受信モジユールにより主張されない
場合には、送信機SELECT（選択）、SEND
COMMAND（送信コマンド）およびデータパケ
ツトのタイムフレーム伝送は起らない。 RECEIVE ACKNOWLEDGE信号（受信肯定
応答信号）が主張される場合には、SEND
COMMAND（送信コマンド）ラインで示すよう
なシーケンスが生ずる。 SEND COMMAND（送信コマンド）ライン
は、母線コントローラ３７の母線制御状態論理部
８１から発生し、プロトコルライン５９の１つを
介して受信プロセツサモジユール３３の母線空き
状態論理部７５に伝送される信号を表わす。 SEND COMMAND（送信コマンド）信号は、
受信プロセツサモジユールのSELECT（選択）
信号とあいまつて、送信コマンド信号によりブラ
ケツトされた16クロツクサイクルの間送信プロセ
ツサモジユールからバケツトを送信することを可
能にする。 一番下のライン、すなわち、データ／16ライン
は上述のシーケンスの間にデータライン５７上に
あらわれる情報を表わす。 データは、この16クロツクサイクルタイムフレ
ームの間に、選択された送信プロセツサモジユー
ルにより母線にゲートされ、受信プロセツサモジ
ユールに伝送されて、そのインキユーバツフア９
７（第５図参照）に供給される。これは、
RECEIVE COMMAND（受信コマンド））信号
に応じて母線コントローラよりRECEIVE
ACKNOWLEDGE（受信信肯定応答）信号が受
信されたことを意味する。 母線コントローラによりRECEIVE
ACKNOWLEDGE信号（受信肯定応答信号）が
受信されなかつた場合には、SEND COMMAND
（送信コマンド）信号は主張されず、母線コント
ローラ３７は第６図に示すように再度POLL（ポ
ール）状態となる。 以下、第２図、第７図、第１０図および第１１
図により、１プロセツサモジユール３３のアウト
キユーバツフア・制御部６７の標準的作動につい
て説明する。 第１０図に示すように、プロセツサ充填状態論
理部７３は２つのフリツプフロツプＡおよびＢを
含み、母線空き状態態論理部７５は２つのフリツ
プフロツプＣおよびＤを含む。 第１０図のABテーブルおよびCDテーブルに示
す状態指定は要約すると次のようになる。すなわ
ち、EMPTY状態は、Ａ＝０，Ｂ＝０として定義
され、FILL状態はＡ＝１，Ｂ＝０として定義さ
れ、FULL状態はＡ＝１，Ｂ＝１で定義され、ま
たWAIT状態はＡ＝00，Ｂ＝１で定義される。 同様に、Ｃ，Ｄ状態変数の同じ組合せをそれぞ
れ、IDLE，SYNC，SENDおよびDONE状態して
定義づけることにする。また、上記の状態指定
は、例えば、EMPTY＝，のように論理式の
形で与えることもでき、第１１図の論理式ではこ
のような記号を使用している。 第７図示作動状態図において、電源オン始動ま
たは手動リセツトにより得られる最初の状態は、
第７図の左上部に示すEMPTY状態である。 プロセツサ充填論理部７３のEMPTY状態は、
第７図にEMPTY状態から離れる方法で示した点
線矢印RDYで表示するように、その状態の存在
を示すレデイ信号を中央処理ユニツト（CPU）
１０５に供給する。 CPUフアームウエア（マイクロプログラム）
は、プロセツサ間母線を介しての伝送を必要とす
るとき、前記レデイ信号に応じて、第７図示線図
に、到来する点線矢印で表示した記憶受信信号
（SIRCV信号）に与える。この記憶受信信号は
FMPTY状態をFULL状態に進める状態転移を同
期させる働きをする。 また、データをアウトキユーバツフア６９に転
送するためのCPUフアームウエアは、バツフア
６９に記憶させるべき各ワードに対して記憶アウ
トキユー信号（第７図示線図に到来する点線矢印
で示す）を与える。 この記憶アウトキユー信号は、その発生の都
度、零カウントで始まるアウトキユーカウンタ７
７をカウント値１５に達するまで進める。 かくして、16回目の記憶アウトキユー信号の発
生にともなつて、第７図に実線矢印で表示する
FILL状態からFULL状態へ転移が可能となる。 プロセツサ充填状態論理部のFULL状態は、第
７図示論理部７３のFULL状態から論理部７５に
至る点線矢印で示すように母線空き状態論理部に
同期条件を与える。 プロセツサ充填状態論理部７３は、母線空き状
態論理部７５がDCNE状態に達するまで、FULL
状態を保持する。 次に、第７図の符号数字７５に示す母線空き状
態論理部について説明すると、この場合にも、電
源オン始動または手動リセツトにより初期の状態
IDLEが与えられる。 母線空き状態論理部７５は、プロセツサ充填状
態論理部７３のFULL状態から点線矢印で示すよ
うにSYNC状態への転移が許容されるまで、
IDLE状態に保持される。 母線空き状態論理部７５は同期（修飾）を必要
とすることなく、SYNC状態からSEND状態の進
む。 SEND状態においては、SEND状態から線図７
５を離れる方向の点線矢印で示すように、母線お
よび母線コントローラに至るSEND REQUEST
（送信リクエスト）信号を主張する。 第９図に関して前述したように、母線コントロ
ーラ論理部８１（第６図）は、このSEND
REQUEST（送信リクエスト）信号に応じて、
送信機を識別するまで連続的にプロセツサモジユ
ールをポーリングする。 母線コントローラは対象とする受信プロセツサ
モジユールに対してRECEIVE COMMAND（受
信コマンド）信号およびSELECT（選択）信号
を送出し、RECEIVE ACKNOWLEDGE（受信
肯定応答）信号の受信に伴いパケツトタイムフレ
ームを進行させる。 パケツトタイムフレームの間、母線コントロー
ラは送信プロセツサモジユールのSELECT（選
択）信号を主張し、また送信プロセツサモジユー
ルへのSEND COMMAND（送信コマンド）信号
をも主張する。 このSELECT（選択）信号およびSEND
COMMAND（送信コマンド）信号は、第７図示
線図に到来する信号として表示してあり、第７図
に関して前述したようにSEND状態への転移およ
びSEND状態からの転移を同期させる。 SELECT（選択）信号およびSEND
COMMAND（送信コマンド）信号が主張されて
いる間、各母線クロツクは零カウントで始まるア
ウトキユーカウンタ７７を進める。 SELECT（選択）信号およびSEND
COMMAND（送信コマンド）信号は、その16番
目のクロツク周期に、SEND状態を終つてDONE
状態に進む転移を点線矢印で示すように同期させ
る。 母線空き状態論理部７５がDONE状態に到達す
ると、この状態は、第７図にDONE状態から離れ
る点線矢印で示すように、プロセツサ充填状態論
理部７３のFULL状態からWAIT状態への転移を
同期させる。 次いで、プロセツサ充填状態論理部７３の
WAIT状態は、WAIT状態から離れる方向の点線
矢印で示すように母線空き状態論理部７５の
DONE状態からIDLE状態への転移を同期させ
る。 最後に、母線空き状態論理部７５のIDLE状態
は、IDLE状態から離れる方向の点線矢印で示す
ように、プロセツサ充填状態論理部７３のWAIT
状態からEMPTY状態への転移を同期させる。 この時点において、パケツトはプロセツサモジ
ユールによりアウトキユーバツフア６９にロード
され、母線３５を介して受信プロセツサモジユー
ルに伝送される。さらに、アウトキユー制御プロ
セツサ充填状態論理部７３および母線空き状態論
理部７５はそれぞれその最初の状態に復帰する。 以上、第７図に示す転移および同期について説
明した。以下、上述の第７図の作動説明に含まれ
る論理部７３および７５の作用につき第１０図示
論理図および第１１図示論理式により説明する。 第１０図において、フリツプフロツプＡおよび
ＢはJKフリツプフロツプで、クロツク転移にお
いてのみ状態変化を生ずるような縁部トリガフリ
ツプフロツプである。これを表示するため、第１
０図示フリツプフロツプＡおよびＢの左側の小三
角形記号を付してある。 第１０図示論理図の主要な意味は、第７図示状
態マシンにおける１つの状態から他の状態への転
移を示すことにあり、特に母線空き状態論理部７
５におけるIDLE状態からSYNC状態への転移を
示すもので、その作動は以下のとおりである。 IDLE状態からSYNC状態への状態変化を実現
するためには、状態変数Ｃはセツトされていなけ
ればならない。 状態変数ＣのＪ入力に対する論理式は第１１図
に符号数字１０３で示すとおりで、この論理式に
おいて、インターロツク（第７図のプロセツサ充
填状態論理部７３のFULL状態から転移に至る点
線矢印で示す。）は、符号数字１０３で表示した
論理式の量（Ａ，Ｂ）または（FULL）に対応す
る。また、第１１図に符号数字１０３で示す論理
式のまたは（IDLE）は、第７図示IDLE状態に
対応する。さらに、論理式のＪは第１０図示Ｃフ
リツプフロツプのＪ入力に対応し、（Ｃ）は第１
０図示Ｃフリツプフロツプの真理値出力に対応す
る。 第７図に示すこれ以上の状態転移については、
第１０図示論理図および第１１図示論理式により
実行され、その詳細は上述のIDLE状態から
SYNC状態への転移例により明らかであるので説
明を省略することにする。 第１０図および第１１図はアウトキユーバツフ
ア制御部６７の状態図に対する論理図および論理
式を示すもので、インキユバツフア・制御部６５
または母線コントローラに対する論理図および論
理式について、第１０図および第１１図図示論理
図および論理式と同様であり、かつ第６図および
第８図に示す状態図から容易に得られることがで
きるので、図示を省略してある。 マルチプロセツサシステム内の各プロセツサモ
ジユール３３（第１図）はこれらを両プロセツサ
間母線３５（第１図）に接続し、いずれかの母線
を介してそれ自体を含む任意のプロセツサモジユ
ールと通信しうるようにする。また、各ブロツク
データ転送に対して、１つのプロセツサモジユー
ルはソースまたは送信機で、他のプロセツサモジ
ユールは宛先または受信機となる。 プロセツサモジユールによるプロセツサ間母線
の１つを介してのデータの伝送は、SEND命令に
よるソフトウエア制御のもとで開始され、実行さ
れる。 SEND命令においては、マイクロプログラム１
１５（第２図およびCPUマルチプロセツサを１
１３（第２図）はプロセツサ間制御ユニツト５５
の共用アウトキユー部６７と相互に作動して、メ
モリー１０１からデータブロツクを読取り、これ
をパケツトに分解（ブレークアツプ）して、パケ
ツトチエツク合計語を計算し、母線を介して一時
に１パケツト宛受信プロセツサモジユールにブロ
ツクを伝送する。SEND命令に供給されるパラメ
ータは、ブロツク内のワード数、ブロツクのスタ
ーテイングアドレス、使用すべき母線、宛先プロ
セツサおよびアウトキユーバツフア６７（第２
図）が使用可能になるのを待合せるための最大初
期タイムアウト値を指定する。 SEND命令は全ブロツクが伝送された後におい
てのみ終了する。したがつて、ブロツク送信はソ
フトウエアの見地からすれば、１つの事象（イベ
ント）であるが、SEND命令は割込み可能かつ再
開始可能であるので、他の事象（イベント）に対
するオペレーテイングシステムの応答がSEND命
令を完了するに必要な時間長により損われること
はない。 プロセツサ間母線を介してのプロセツサモジユ
ールによるデータの受信はソフトウエア命令によ
つては行われない。それはデータパケツト到来時
間および到来ソースを予期できないためである。
すなわち、データの受信は受信機により可能とな
るが、受信機により開始することはできない。 CPUマルチプロセツサ１１３は、BUS
RECEIVE（母線受信）マイクロプログラム１１
５を実行する必要がある場合、処理中のソフトウ
エア命令からタイムアウト（時間切れ）を取得す
る。このマイクロプログラムはプロセツサ間制御
ユニツト５５のインキユー部６５（第２図）の１
つから受信データパケツトを取得してメモリーバ
ツフア内にデータを記憶し、正確なパケツトチエ
ツク加算を照合する。 受信パケツトのブロツクへの再組立はメモリー
内の母線受信テーブル（BRT）１５０を使用し
て行う。前記BRT１５０は本発明マルチプロセ
ツサをシステムの一実施例における16個の各プロ
セツサモジユールからの２本の母線に対応する32
個の２ワードエントリー（入口）を含む。前記各
BRTエントリーは１つの母線に対応し、１個の
送信機は１つのアドレスワードと１つのカウント
ワードを含む。アドレスワードは当該送信機より
の到来データをSYSTEM DATA（システムデー
タ）記憶域内のどのバツフアに記憶すべきかを規
定し、カウントワードは当該送信機からののブロ
ツク転送を終了するためにどれだけのデータワー
ドを残すかを規定する。 各データパケツトが受信された場合、CPUマ
イクロプロセツサ１１３はソフトウエア命令の処
理を一時停止し、母線受信マイクロプログラム１
１５を活性化させる。このマイクロプログラムは
送信機のBRTエントリーからアドレスワードお
よびカウントワードを読取つて特定記憶域にデー
タパケツトを記憶し、正確なケツトチエツク加算
を照合した後、アドレスおよびカウントワードの
調整値をBRTエントリーに再記憶させる。この
場合、パケツトによりカウントが零に到達した
り、パケツトに正しくないチエツク加算があると
きは、母線受信マイクロプログラムは終了割込フ
ラツグを設定し、ソフトウエアに対してデータブ
ロツクの終了を報知する。次いで、CPUマイク
ロプログラムは、現に実行中のプログラムより遅
延すること以外はなんらの支障を与えることなく
停止時点に処理していたソフトウエア命令を再び
開始す。 受信プロセツサモジユールにより、任意のシー
ケンスで受信したデータパケツトから複数の送信
機（センダ）よりのデータブロツクのすべてを同
時に組立てられるようにしたことは重要な特徴で
ある。このようなパケツトからのインターリーブ
ブロツク組立は受信プロセツサにおいて実行中の
ソフトウエアに対して透過モードで進められ、ブ
ロツクが旨く完成するか、誤つて伝送がなされた
ときのみ、ソフトウエアを中断させる。 また、プロセツサ間母線ハードウエアの時分割
を２つの記憶域で得られるようしたことも重要な
特徴である。 第１に、各プロセツサ間母線および関連の母線
コントローラは、任意の送信機と対象受信機間の
パケツト伝送を可能にする。母線コントローラに
よる循環的ポーリングによりリクエスト（要求）
中の送信機を識別するようにしているため、すべ
てのプロセツサモジユールに当該母線を介して送
信する平等の機会を与えることができ、各母線
は、すべてのプロセツサモジユールにより公平に
時分割された通信径路を与えることができる。 第２に、プロセツサモジユールのプロセツサ間
制御ユニツト５５の各インキユー部６５は複数の
送信機から到来するパケツトにより時分割される
ようにする。すなわち、１ブロツク転送の間、１
つのプロセツサのインキユー論理およびメモリー
部が単一送信機に専用されず、各受信パケツトは
その送信機および母線に対応するBRTエントリ
ーによりメモリー内に正しく指向されるようにす
る。かくすれば、複数の送信機（センダ）よりの
データブロツクは、前記送信機が、母線を使用す
る順序に関係なく受信プロセツサのメモリー内で
正しく組立てられる。 プロセツサモジユールは、Ｘ母線またはＹ母線
を介してパケツトを受信する能力を２つの方法で
制御するようにしている。 まず第１に、CPUの割込みマスク（MASK）
レジスタ内には各プロセツサ間母線に対応する１
つのビツトがあり、マスクビツトがオンの場合、
その母線に対するマイクロ割込みが許容される。
マイクロ割込みは、インキユーバツフアにパケツ
トが受信された後、インキユー部６５の母線空き
状態論理部１０１（第５図参照）がMIRO−INT
状態（マイクロ割込状態）に達したとき、母線受
信マイクロプログラムの作動により生ずる。パケ
ツトが受信されたとき、マスクビツトがオフの場
合は、マスクビツトがソフトウエア命令によりオ
ンにセツトされるまで、マイクロ割込みおよびメ
モリー内の後続のパケツト処理は延期される。 BRTエントリーを変えるようなソフトウエア
操作は、マイクロ割込みを禁止して、予期できな
い結果を回避するような方法でこれを行う。この
場合、マイクロ割込みが禁止されている間に、パ
ケツトが失われることはなく、最初の受信パケツ
トは、マイクロ割込みが作動状態となるまで、イ
ンキユーバツフア内に保持される。インキユーバ
ツフアがFULL状態にある間は、プロセツサ充填
状態論理部９３がFULL状態にあり、SELECT
（選択）信号に応じてRECEIVE
ACKNOWLEDGE（受信肯定応答）信号を主張
できないため、後続のパケツト転送は拒否され
る。 母線を介してのパケツト受信能力を制御する第
２の方法は、Ｘ母線またはＹ母線が、オペレーテ
イングシステム割込ハンドラーの作動により終了
割込み信号を受信した後、プロセツサモジユール
により行われる作動である。 すなわち、受信パケツト内においてチエツク加
算誤りが検出された場合、あるいはパケツトがメ
モリー内に蓄積され際、データブロツク内に残存
するRTワードカウントが零になつた場合には、
母線受信（BUS RECEIVE）マイクロプログラ
ムはＸ母線またはＹ母線終了割込みフラングを設
定する。また、そうでない場合には、マイクロプ
ログラムはインキユー空き状態論理部１０１に
RINT信号（第８図参照）を発出し、他のパケツ
トの受信を許容するが、終了フラツグが設定され
るとRINT信号は発出されない。 このように、RIRソフトウエア命令により
RINT信号を供給して、インキユー部６５を再作
動させることは、母線受信終了ソフトウエア割込
みハンドラーの責務で、これが起るまで、インキ
ユー母線充填状態論理部９３はFULL状態のまま
とどまり、付加的パケツトは受信されない。 したがつて、終了割込み信号は、誤りなしに送
受信されたブロツクデータ転送を指定することが
でき、あるいは、チエツク加算誤りが検出され、
かつ検出されたチエツク加算誤りの結果として終
了割込み信号の部分転送が生じるような部分転送
を指定することができる。この後者の場合には、
送信機（セング）はデータブロツクを送信し続け
るが、受信機はチエツク加算誤りの検出後、デー
タブロツクを放棄する。この誤りは母線受信テー
ブル（BRT）カウントワード内に負の値として
表示される。これについては、以下に記述する作
動説明を参照されたい。 送信（SEND）命令はCPUレジスタツク内の４
つのパラメータワードを要求する命令である。 ４つのパラメータワードの第１は転送すべきワ
ード数のカウント値で、この値は、転送がうまく
完了しようとしている際、受信プロセツサモジユ
ール内のBRTの予期している数とマツチしなけ
ればならない。 第２のパラメータワードは転送すべきデータを
配置した送信プロセツサメモリーのシステムデー
タ記憶域内のアドレスマイナス１である。 第３のパラメータワードは、単一パケツト（15
データワード）の転送を完了するために割当てら
れたタイムアウト（時間切れ）値で、タイムアウ
ト周期は送信（SEND）命令により転送される各
パケツトごとに再開始される。 また、第４のパラメータワードは使用すべき母
線（Ｘ母線またはＹ母線のいずれか）を規定し、
また受信プロセツサモジユールを規定する。本実
施例の場合、パラメータの高位ビツトは母線を規
定し、低位の４ビツトトは受信プロセツサモジユ
ールの番号を規定する。 送信（SEND）命令の完了時には、２つの状態
が起りうる。 第１の状態は、パケツトタイムアウトが起つ
て、残りのパケツトが伝送されず、その時点で命
令が終るということで、この場合には、ブロツク
の残りのパケツトは伝送されない。 第２の状態はデータブロツクの転送が満足に完
了したことの表示である。 このように、送信（SEND）命令の初期作動を
要約すると、送信（SEND）命令はアウトキユー
バツフア６９（第４図参照）を15データワードで
充填して、奇数パリテイチエツク加算を付加し、
前記バツフア６９が伝送可状態のパケツトを有す
ることを母線コントローラ３７に報知する。各16
ワードパケツトが伝送された後、送信（SEND）
命令は、それが終つた点から命令の実行を再び開
始する。ブロツクの最後のパケツトが15ワードよ
り少ない場合は、残りのワードは零で充填され、
最終パケツトが伝送されたとき送信命令は終了す
る。 第５図は送信ハードウエア用の論理図を示し、
また、第７図は同上用状態図を示す。 送信（SEND）命令シーケンスの最初の作動
は、プロセツサ充填状態論理部７３（第４図）に
記憶・受信信号（Ｓ／RECEIVE信号）を発出
し、Ｍ母線（第４図）を介して受信レジスタ７１
に受信プロセツサ番号を供給することである。こ
れと同時に、アウトキユーポインタ７９のポイン
タはＭ母線の高位ビツトによりセツトされ、アウ
トキユー部６７をＸ母線またはＹ母線にいずれか
に接続する。 記憶・受信信号（Ｓ／RECEIVE信号）は、プ
ロセツサ充填状態論理部７３（当初は第７図に示
すようにEMPTY状態にある）を第７図に示すよ
うにFILL状態に進める。この状態転移により受
信レジスタ７１（第４図）は受信プロセツサ番号
でロードされる。 この時点において、アウトキユー部６７は、デ
ータパケツトをアウトキユーバツフア６９にロー
ドすることが可能な状態となり、ここで、15まで
のワードがメモリーから読出され、Ｍ母線（第４
図）を介してアウトキユーバツフア６９に蓄積さ
れる。蓄積されたアウトキユー信号はＭ母線上の
各ワードをアウトキユーカウンタ７７により規定
されたアウトキユーバツフア６９の記憶場所に書
込ませ、アウトキユーカウンタ７７を１つだけ進
める。 メモリーからワードが読出されているとき、ア
ドレスワードドは１つだけ増やされ、送信すべき
ワードのカウント値は１つだけ減らされる。メモ
リーから15のワードが読出される前に、カウント
が零に到達した場合は、アウトキユーバツフアの
残りの部分は零で充填され、データパケツトから
バツトアウトされる。 さらに、アウトキユーバツフア６９にワードが
ロードされている際、マイクロプログラム１１５
（第２図）はデータワードのモジユロ２加算を計
算しており、15番目のデータワードドがロードさ
れた後に、この奇数チエツク加算ワードドはアウ
トキユーバツフア６９の16番目の記憶場所にロー
ドされる。 この時点において、アウトキユーカウンタ７７
はカウント１５の値を有し、この値は蓄積アウト
キユー信号とともにプロセツサ充填状態論理部７
３を第７図に示すようにFILL状態からFULL状
態に進める。 この時点において、マイクロプログラム１１５
はアウトキユー部６９へのデータのローテイング
を完了し、第７図に示すレデイ信号（RDY信
号）の発生をテストして、パケツト伝送待機状態
にある。 マイクロプログラム１１５は、パケツト伝送の
待機中にタイマーを増加させ、レデイ（RDY）
信号が主張される前に、タイマーが終了（ランア
ウト）した場合、プロセツサ充填状態論理部７３
（第４図参照）にクリアアウトキユー（CLOQ）
信号を発出し、これによりプロセツサ充填状態論
理部７３を第７図に示すようにFMPTY状態に戻
し、次いで、マイクロプログラムはタイムアウト
表示とともに送信（SEND）命令を終了させる。 通常の作動においては、プロセツサ充填状態論
理部７３のFULL状態は母線空き状態論理部７５
を同期させて（修飾して）第７図に示すように
IDLE状態からSYNC状態に進める。次いで、
SYNC状態は自動的にSEND状態に進み、この状
態において母線コントローラ３７にSEND
REQUEST（送信リクエスト）信号を発出す
る。SEND、REQUEST（送信リクエスト）信号
は前述のようにパケツトト転送シーケンスを開始
する。 また、前述したように、ポーリングにより母線
コントローラ３７が送信プロセツサモジユールを
識別し、かつ、受信プロセツサモジユールが
RECEIVE ACKNOWLEDGE（受信肯定応答）
信号によりパケツト転送を受容したときは、デー
タパケツトはアウトキユーバツフア６９からアウ
トキユーポインタ７９を介して母線５７の１つに
ゲートされ、受信プロセツサモジユールのインキ
ユー部にロードされる。 この場合、16番目のワードが母線にゲートされ
ると、アウトキユーカウンタのカウンタ値１５は
SEND COMMAND（送信コマンド）信号および
SELECT（送信選択）信号とあいまつて母線空
き状態論理部７５のSEND状態をDONE状態に進
める。 DONE状態は、第７図のDONE状態からFULL
状態よりの転移表示線に至る点線矢印で示すよう
に、プロセツサ充填状態論理部７３にFULL状態
を同期させて（修飾して）WAIT状態に進める。 次いで、WAIT状態はDONE状態を同期せさせ
て（修飾して）、第７図に示すようにFDLE状態
に進める。 最後に、IDLE状態は第７図の状態図に示すよ
うにWAIT状態を同期させて（修飾して）、
EMPTY状態に進める。 プロセツサ充填状態論理部７３のEMPTY状態
はマイクロプログラム１１５にREADY（レデ
イ）表示を与える。 この場合、伝送し終つたパケツトが特定データ
ブロツクの最終パケツトであるときは、SEND
（送信）命令は終り、ブロツク転送良好の表示が
与えられる。 一方、伝送されたパケツトがデータブロツクの
最終パケツトでない場合は、ブロツク内のすべて
のワードが転送されるまで、もしくはタイムアウ
ト誤りが生ずるまで、前述のシーケンスが繰返さ
れる。 SENED（送信）命令は割込可能、かつ再開始
可能である。ただし、SEND（送信）命令の割込
みはパケツト間においてのみ可能であり、伝送さ
れるデータは割込みによつてなんらの影響をうけ
ることはない。 このように、単一のソフトウエア命令（SEND
命令）を用いて32.767ワードまでのデータブロツ
ク送信プロセツサモジユールから受信プロセツサ
モジユールに伝送することができ、かつ、パケツ
トチエツク加算により伝送の正確さを検査するこ
とができる。また、送信プロセツサモジユールの
アウトキユーバツフア６９によるバツフアリング
により、送信プロセツサモジユールの記憶速度と
は無関係にプロセツサ間母線速度により転送を可
能にしているため、高いデータ転送速度で伝送を
行うことができ、かくして、多数のプロセツサモ
ジユール間において時分割ベースでこの通信路を
効率的に使用することが可能となる。 また前述したように、受信用にはなんらの命令
を必要としない。 プロセツサモジユールがプロセツサ間母線を介
してデータを受信する際は、当該プロセツサモジ
ユール内のオペレーテイングシステムはさまず最
初の母線受信テーブル（BRT）内にエントリー
（入口）を形成しなければならない。また、この
場合、各BRTエントリーは到来データを蓄積す
るアドレスと期待されるワード数を含むものとす
る。 送信プロセツサモジユールが送信命令を実行
し、母線を介してデータを送出している間、受信
プロセツサモジユール内の母線受信ハードウエア
およびマイクロプログラム１１５は適当なBRT
エントリーによりデータを蓄積し続けるようにす
る。（これはソフトウエアプログラムの実行に関
してインターリング配列を生ぜしめる）。 受信プロセツサモジユールが所定の送信プロセ
ツサから予期したワード数を受信したときは、現
に実行中のプログラムは中断され、その特定母線
転送を終了させる。 第５図は、母線受信ハードウエアに対する論理
図を示し、第８図は同上用状態図を示す。 前述したように、各プロセツサモジユールは、
Ｘ母線およびＹ母線用として同一構成のＸおよび
Ｙインキユー部６５を有する。したがつて、以下
そのうちの１つのみについて説明することにす
る。 プロセツサモジユールの初期リセツト後、また
は前の受信動作後には、プロセツサ線空き状態論
理部１０１のRESET状態はREADY状態に進
み、READY状態は母線充填状態論理部９３の
SYNC状態を同期させて（修飾して）、論理を
ACKNOWLEDGE状態に進める。 このACKNOWLEDGE（肯定応答）状態にお
いて、インキユー部６５は当該プロセツサモジユ
ール３３の選択（SELECT）信号６３（第２図
参照）に応じて、母線コントローラ３７に
RECEIVE ACKNOWLEDGE状態（受信肯定応
答）信号に戻し、Ｘインキユー部６５のデータパ
ケツト受信可能状態にあることを表示する。 前述のパケツト転送シーケンスにおいて、当該
プロセツサモジユールにSELECT（選択）信号
はRECEIVE COMMAND（受信コマンド）信号
とあいまつて、母線空き状態論理部９３の
ACKNOWLEDGE（肯定応答）状態を同期させ
て（修飾して）RECEIVE（受信）状態を進め
る。 この状態転移が生ずると送信レジスタ９５（第
５図）は送信プロセツサモジユールの番号でロー
ドされる。 RECEIVE（受信）状態においては、データパ
ケツトはインキユーカウンタ９９の制御によりデ
ータ母線からインキユーバツフア９７にロードさ
れる。 パケツトの16番号目のワードがロードされる
と、これによりRECEIVE状態はFULL状態に進
む（第８図参照）。 次に、FULL状態はプロセツサ空き状態論理部
１０１のREADY状態を同期させて（修飾し
て）、第８図に示すようにMICROINTERRUPT
（マイクロ割込）状態に進め、
MICROINTERRUPT（マイクロ割込）状態は
CPU割込論理にINQUEUE FULL（インキユー
フル）状態を与える。このINQUEUE FULL
（インキユーフル）信号は当該母線に対応する
MASK（マスク）ビツトがオンの場合、次のソ
フトウエア命令の終りに割込みを生じさせる。 割込みにより活性となる母線受信マイクロプロ
グラム１１５は、まず最初に、プロセツサ空き状
態論理部１０１に対してLOCK（ロツク）信号
（第５図）で発出し、これりより、プロセツサ空
き状態論理部１０７のMICROINTERRUPT（マ
イクロ割込）状態をDUMP（ダンプ）状態に進め
る。 また、LOCK（ロツク）信号はＸインキユー部
またはＹインキユー部のいずかを選択する。ただ
し、この場合、双方のインキユー部が一杯で、か
つ作動状態にある場合は、Ｘインキユー部が選択
されるようにする。 次に、マイクロプログラム１１５はＫ／SEND
（Ｋ送信）信号を発生し、この信号によつて送信
レジスタ９５の内容をＫ母線（第５図参照）にゲ
ートさせ、パケツト送信機（センダ）のプロセツ
サ番号を取得する。 マイクロプログラム１１５はこのプロセツサ番
号を用いて送信プロセツサのBRTエントリーを
読取り、アドレスおよびカウントワードを得る。 カウントワードが零または負の場合は、パケツ
トは放棄され、またこの場合には、マイクロプロ
グラム１１５はRINT信号を発生し、この信号に
よりプロセツサ空き状態論理部１０１を第８図に
示すようにDUMP状態からRESET状態に進め
る。このイベントにおいてはこれ以上の動きはな
く、マイクロ割込みは終了し、ソフトウエア命令
処理が再開される。 また、カウントが正の場合には、マイクロプロ
グラム１１５は、第５図に示すようにＫ／
INQUEUE（Ｋインキユ）信号によりインキユー
バツフア９７からＫ母線にワードを読出す。 インキユーカウンタ９９は、Ｋ／INQUEUE信
号の発生に都度増加され、インキユーバツフア９
７を介して走査を行うようにする。 インキユーバツフア９７から各データワードが
読出される場合、カウントワードは減ぜられ、メ
モリ−アドレスワードは増加され、かくしてて得
られたデータワードがメモリーに記憶される。 また、カウントワードが零に達した場合は、メ
モリーにはそれ以上のワードは蓄積されず、終了
割込みフラツグがセツトされ、送信プロセツサ番
号は記憶場所に保管（セーブ）される。このイベ
ントにおいては、母線充填状態論理部９３はソフ
トウエアRIR命令によりクリアされるまで、
FULL状態に保持される。 かくして、データブロツクが完全に受信された
ときカウントワードは−14と０の間の値を有す
る。終了割込みが起きた後は、RIR命令によりイ
ンキユー部がクリアされるまで、割込みを生ずる
ような母線を介してのプロセツサへの転送は行わ
れない。 データワードがメモリーに蓄積されると、パケ
ツトデータのモジユロ２加算の計算が行われる。 チエツク加算が不良の場合には、BRTエント
リー内のワードカウントは−256にセツトされ
て、終了割込フラツグが設定され、送信プロセツ
サ番号がメモリー内に保管（セーブ）される。こ
の場合、母線充填状態論理部９３は、前述のよう
に、RIR命令によりクリアされるまでFULL状態
にとどまる。 カウントワードが零に達せず、かつチエツク加
算が良好の場合には、母線受信マイクロプログラ
ム１１５は、第５図に示すように、プロセツサ空
き状態論理部にRINT信号を発出し、この信号に
より第８図に示すように、プロセツサ空き状態論
理部１０１のDUMP状態をRESET状態に進め
る。 プロセツサ空き状態論理部１０１のRESET状
態は、母線充填状態論理部９３を同期させ（修飾
し）、第８図に示すように論理部９３のFULL状
態をSYNC状態に進める。 この時点におて、論理はパケツトが受信される
前の状態に戻り、パケツトの受信が可能となる。 これらのパケツトは、そのデータブロツクを終
了する同一送信機（センダ）よりのパケツトであ
つてもよく、また、他の送信機（センダ）よりの
パケツトでもよい。 以上で母線受信マイクロプログラム１１５の作
動は終了し、マイクロプロセツサ１１３はソフト
ウエア命令の処理を再開する。 母線受信終了割込みが起ると、ソフトウエア割
込みハンドラーはその番号が保管されている記憶
場所から送信プロセツサ番号を得、次いで、当該
送信プロセツサの母線受信テーブルカウントワー
ドを調べることにより、チエツク加算誤りが生じ
たかどうかを検出することができる。 伝送誤りの場合には、カウントワードは−256
にセツトされる。そうでない場合には、カウント
ワードは−14と０の間の値を有する。 前述したように、RIRソフトウエア命令により
RIINT信号を発出し、インキユー部６５を再作動
させるのは、母線受信終了ソフトウエア割込みハ
ンドラーの責務である。 要約するに、受信作動においては、送信プロセ
ツサモジユールによるデータブロツクの送信はソ
フトウエアにとつては１つのイベントとして見ら
れるだけであるので、受信プロセツサによるデー
タの受信は、全データブロツクが受信されるま
で、あるいは誤りが生ずるまで受信プロセツサモ
ジユールのソフトウエア割込みを起さない。ま
た、インキユー部６５は、データの伝送を母線伝
送速度で行い、データのメモリーの記憶およびデ
ータのチエツクを記憶速度で行うことを可能にす
るためのバツフアとして働く。このように、母線
上において高い伝送速度を使用しうるようにして
いるため、母線は時分割多重ベースで多数のプロ
セツサモジユールをサービスするに充分な帯域幅
を有する。最後に、各データパケツト内にチエツ
ク加算ワードを付加することにより、受信プロセ
ツサモジユール内にマルチプロセツサ通信径路を
介して受信されるデータの正確さを検査する手段
を与えるようにしている。 プロセツサ間母線を介して送出される情報はオ
ペレーテイングシステムの制御のもとに行われ、
あるプロセツサモジユール３３内のあるプロセス
から他のプロセツサモジユール３３内の他のプロ
セスに送られる。前掲のマルチプロセツサシステ
ムの項で詳述したように、プロセスはソフトウエ
アシステムにおける制御の基本的構成素子（エン
テイテイ）であり、また、１つのプロセツサモジ
ユール内には複数のプロセスが共存する。プロセ
ツサ間母線を介して、異なるプロセツサモジユー
ル内のプロセス間において送信される情報は、２
つの形式の素子、すなわち、制御パケツトおよび
データにより構成される。 前記制御パケツトは、受信中プロセツサモジユ
ール３３に対しての開始、取消しおよびデータ転
送を報知するのに使用する。 これに関して留意すべきことは、プロセツサ間
母線３５がプロセツサモジユール３５を相互接続
している間に、特定のプロセツサモジユール３３
内のプロセスがプロセツサ間母線３５を多重化す
る方法により他のプロセツサモジユール３３内の
１つまたはそれ以上の他のプロセスとの間で通信
を行うということである。したがつて、２プロセ
ツサモジユール３３間の母線トラヒツクは、終了
状態の異なるる種々のプロセス間通信の部分を含
むことになり、かくして、多数のプロセス間通信
が見掛け上同時ベースでインターリーブされるこ
とになる。 ハードウエアは、プロセツサ間母線３５の使用
をパケツトレベルで時分割多重化し、また、複数
のプロセスは、相互にインターリーブモードで発
生するメツセージ処理に際し、プロセツサモジユ
ール３３内で相互通信を行うとともに、必要に応
じてプロセツサ間母線３５を介して相互通信を行
うようにしており、任意の特定プロセス間通信用
として１つのプロセツサ間母線３５が割当てられ
ることのないようにしている。 データ情報は１つまたはそれ以上のパケツトで
プロセツサ間母線を介して送出するようにし、こ
の場合、必ず制御パケツトを前置し、トレーラパ
ケツトを付随させるようにする。 データパケツトの前に制御パケツトを先行させ
る必要がある理由は、特定メツセージに対して１
つの母線が専用されることはないためで、かくし
て、メツセージを正しく識別し、かつ、メツセー
ジ内でどれだけのデータを受信すべきかを表示す
るため前記制御パケツトを必要とする。 この情報転送（すなわち、制御パケツト、デー
タ情報、トレーラパケツト）は、いつたんスター
トした後は不可分ユニツトトとして行われる。送
信プロセツサモジユールは、若干数のデータパケ
ツトよりなる個別の伝送としてデータブロツクを
送信し、個別の伝送としてトレーラパケツトを送
信する。送信プロセツサモジユールは、このとき
だけ、他のメツセージに関する情報を送信するこ
とができる。 トレーラパケツトは２つの目的に役立てること
ができる。 まず第１に、データ伝送中に誤りが生じ、した
がつて、データブロツクの残りの部分が放棄され
た場合、トレーラパケツトはブロツクの終りを表
示する。 次に、送信プロセツサが、多すぎるとデータを
送信しようとした場合（この場合にも、ブツクは
切棄てられる）、トレーラパケツトはデータが伝
送され、データ伝送が終了したことを認識する手
段を与える。 伝送される情報は情報がプロセスプロセツサに
確実に取得されるよう異なる径路を介して２種伝
送されるようにするか、必要な場合、情報を反復
伝送させるよう受信肯定定応答信号を要求するよ
うにしている。したがつて、任意の単一母線の誤
りによつて情報が失なわれることはなく、また、
任意の単一母線誤りが２つの包含されるプロセス
により見られることもない。 母線受信ソフトウエアは、インキユーからメツ
モリー１０７への情膜を転送を制御することによ
り、母線受信ハードウエア（第２図示インキユー
部６５）とインターロツクさせるようにしてい
る。 かくすれば、母線受信テーブル情報を変更する
ような作動を競合条件（同期の問題）なしに行わ
せることが可能である。 母線受信テーブル情報がいつたん更新される
と、前の終了割込みをクリアし、かつ、マスクレ
ジスタ内の母線マスクビツトにセツトして受信マ
イクロ割込みを再作動させることにより、インタ
ーロツクは取除かれる。 これにより２つの事象が行われる。すなわち、
インキユーハードウエアがパケツトをインキユー
部に受入れることを許容するほか、母線受信マイ
クロプログラムがその情報をインキユー部からメ
モリーに転送することを可能とする。 また、ハードウエア・ソフトウエアシステム
は、主電源よりのAC電源の完全障害のようなシ
ステム電源障害時、あるいはシステムの一部に対
して一時的電源障害を招来するライン過渡時にお
いても情報がなくなることのないようこれを構成
する。 このハードウエア・ソフトウエアシステム共同
動作は、インキユー部６５（第２図）に供給する
ようにした電源警報信号（第３図のライン３３７
参照）を含み、前記電源警報信号を受信した後、
精々１パケツトの情報程度しかインキユー部にロ
ードできないようにしている。 また、このイベントにおけるソフトウエア作動
は、インキユー部を充填状態にさせるための送信
（SEND）命令を含む。この正味の効果は、プロ
セツサモジユール３３が電源警報信号を受信した
後は伝送を終了しないようにし、論理部電源を切
つた際、すべての転送の状態が分るようにするこ
とである。 また、プロセツサ間母線３５は、オペレーテイ
ングシステムにより、システム内の他のプロセツ
サモジユールが作動していることを確認するのに
使用する。すなわち、プロセツサモジユール３３
の各々から、Ｎ秒ごとに各プロセツサ間母線３５
を介して、システム内の各プロセツサモジユール
３３に制御パケツトを送信する。かくすれば、各
プロセツサモジユール３３は、システム内の各プ
ロセツサモジユールから2N秒ごとに、前記パケ
ツトを受信していなければならず、応答のないプ
ロセツサモジユールはダウンしたものとみなされ
る。あるプロセツサモジユールがそれ自体のメツ
セージを受信しない場合、そのプロセツサモジユ
ール３３はなにか具合いの悪いことが起つたこと
を知り、以後はＩ／Ｏデバイスコントローラ４１
を捕捉（テークオーバ）しない。 第４２図はマルチプロセツサシステムの種々の
部分が不作動状態になつた場合、どのようにして
特定アプリケーシヨンプログラムが連続してその
進行を継続しうるかを線図的に示したものであ
る。 第４２図の個別の各ブロツクは、それぞれ２本
のプロセツサ間母線３５（Ｘ母線およびＹ母線）
により接続した２つのプロセツサモジユール３
３、複数のキーボードターミナルを制御するデバ
イスコントローラ４１、および１つのデイスクを
制御する他のデバイスコントローラにより形成し
たマルチプロセツサシステムを示す。 また、第４２図の各図はマルチプロセツサシス
テムの種々の部分はサービス不能となつた後、再
びサービス可能状態でマルチプロセツサシステム
に導入される状況を示す。 シーケンスは第４２図の左上側の図から始ま
り、各図内の太線矢印にり示す順序で進行する。
したがつて、シーケンスは、各図に記号で表示し
たように、(1)最初の状態で示す状態からら(2)
CPU0ダウン(3)CPU0復旧(4)CPU1ダウンン(5)
CPU1復旧、の状態に進む。 第４２図の左上側隅に“イニシヤルスート（最
初の状態）”なる記号で示したマルチプロセツサ
システムの最初の状態においては、アプリケーシ
ヨンプログラムの１つのコピー（PA）が活性状
態で、このコピーによりシステムコールを行い、
アプリケーシヨンプログラムPAが情報を通過さ
せるバツクアツプとしてコピーPBを生成させ
る。この場合、すべてのＩ／Ｏ装置はプロセツサ
モジユール０により作動している。この最初の状
態において、図のＸ母線上にバー印を付して示し
たように、プロセツサ間母線３５が障害を生じた
り、ダウンした場合には、アプリケーシヨンプロ
グラムのPAになんらの影響を与えることはな
く、再びマルチプロセツサシステム内に導入する
ことができる。 次の図、すなわち“CPU0ダウン”の状態で
は、プロセツサモジユール０はサービス不能とな
り、マルチプロセツサシステムは、アプリケーシ
ヨンプログラムPAにこのことが起つたことを報
知し、アプリケーシヨンプログラムPAは、プロ
グラムPBと通信する試みを停止し、マルチプロ
セツサシステムによりすべてのＩ／Ｏ装置をプロ
セツサモジユール１に切換える。かくして、アプ
リケーシヨンプログラムは、プロセツサモジユー
ル１とデバイスコントローラ４１を接続するＩ／
Ｏ母線３９（右側のＩ／Ｏ母線上に矢印で示
す。）を介して中断することなくターミナルに無
停止サービスを続けさせる。 第４２図の中央上部に“CPU0復旧”なる記号
で表示するようなマルチプロセツサシステムの次
の作動状態においては、プロセツサモジユール０
はコンソールコマンドにより再びサービス可能状
態に戻る。この場合、プロセツサモジユール０は
プロセツサモジユール１を介してデイスクからマ
ルチプロセツサシステムに再びロードされる。ア
プリケーシヨンプログラムPAは、プロセツサモ
ジユール０がサービス可能となつたことを知らさ
れ、プロセツサモジユール０内にアプリケーシヨ
ンプログラムの他のコピーを生成するようマルチ
プロセツサシステムに命令する。上記コピーは
PCと名付けられ、ターミナルは中断することな
く無停止サービスを続ける。 次に、“CPU1ダウン”として表示するよう
に、プロセツサモジユール１が不動作状態になる
と、アプリケーシヨンプログラムPGはこの事実
をマルチプロセツサシステムにより報知され、ア
プリケーシヨンを引継ぐ。マルチプロセツサシス
テムは自動的にプロセツサモジユール０を介して
すべてＩ／Ｏ装置と通信を行い、ターミナルに中
断することなく無停止サービスを続けさせる。 最後に、第４２図の右側上部に“CPU1復旧”
として示すような状態では、プロセツサモジユー
ル１はコンソールコマンドにより作動可能とな
り、プロセツサモジユール０を介してデイスクか
らマルチプロセツサシステムに再ロードされる。
アプリケーシヨンプログラムPCは、プロセツサ
モジユール１が使用可能となつたことを報知さ
れ、プロセツサモジユール１内にそれ自体の他の
コピー（アプリケーシヨンプログラムPD）を生
成するようマルチプロセツサシステムに命令し、
かくして、マルチプロセツサシステムの素子すべ
て作動状態となる。 以上の説明から明らかなように、上記の時間中
には、プロセツサ間母線の双方とプロセツサモジ
ユールの双方がサービス不能となつた後再びシス
テム内に導入されているが、アプリケーシヨンプ
ログラムとターミナルは中断することなく、作動
を継続している。 このように、なにものかが障害を生じている間
もアプリケーシヨンプログラムを継続させうるよ
うにし、かつ、アプリケーシヨンプログラムを継
続しながら、障害を起して構成素子を修理し、も
しくは交換できるようにしたことは本発明マルチ
プロセツサシステムの重要な特徴である。また、
このことは、プロセツサモジユールおよびプロセ
ツサ間母線に対してだけではなく、例えば、ラツ
ク内のフアン、電源などのようなマルチプロセツ
サシステムの全構成素子に対してもいえること
で、かくして、マルチプロセツサシステム３１は
本当の意味を無停止システムということができ
る。 入出力システムおよびデユアルポートデバイスコ
ントローラ 前述のように、第１図示マルチプロセツサシス
テム３１は入出力（Ｉ／Ｏ）記憶およびデユアル
ポートデバイスコントローラ４１を含む。 Ｉ／Ｏシステムの一般的目的はプロセツサモジ
ユール３３と周辺装置間のデータの転送を可能に
することである。 このシステムの重要な特徴の１つは、システム
のフアイルソフト作動を確保するため余裕をもつ
た径路を介してデータ転送を行うようにし、１つ
のプロセツサモジユール３３の障害またはデバイ
スコントローラの一部の障害によつても、特定周
辺装置との間のデータの転送が停止されることの
ないようにしていることである。 各デバイスコントローラ４１はデユアルポート
部４３および関連構造を有し、２本の関連のＩ／
Ｏ母線３９とともに、以下に詳述するような周辺
装置への余裕あるアクセスを可能にする。 また、Ｉ／Ｏシステムは、パーフオーマンス
（性能）の点で特に重要な特徴を有する。例え
ば、Ｉ／Ｏシステムのパーフオーマンス特性の１
つは、入出力母線構造の作動速度（帯域幅）であ
る。デバイスコントローラ４１は比較的低速度で
データの伝送を行う周辺装置からのデータを収集
し、この収集データをプロセツサモジユール３３
の記憶速度またはそれに近い速度でバースト多重
モードによりプロセツサモジユールに伝送する。 第１図に示すように、各プロセツサモジユール
３３には、複数個の個別デバイスコントローラ４
１を付属させてこれらを操作するようにし、これ
により、単一マルチプロセツサシステム内におい
て各デバイスコントローラ４１をデユアルポート
部４３を介て１以上のプロセツサモジユール３３
に接続することを可能にしている。 第１２図において、各プロセツサモジユール３
３は前述のプロセツサ間制御ユニツト５５のほ
か、中央処理ユニツト（CPU）部１０５，メモ
リー部１０７および入出力（Ｉ／Ｏ）チヤネル部
１０９を含む。 各デバイスコントローラは、第１２図および第
１図に示すように、スター形状に接続した接続線
１１１を介して１またはそれ以上の装置を制御す
るようにしている。すなわち、各装置をデバイス
コントローラに個別に接続するようにしている。 第１２図においては、デイスクドライブ４５を
１つのデバイスコントローラ４１に接続し、テー
プドライブ４９を他のデバイスコントローラ４１
に接続している。 さらに、第１２図において、各CPU部１０５
はマイクロプロセツサ１１３を含み、前記各マイ
クロプロセツサ１１３にマイクロプログラム１１
５を関連させる。前記マイクロプログラム１１５
の一部はＩ／Ｏシステム用のＩ／Ｏ命令の遂行に
当り、マイクロプロセツサ１１３により実行され
るようにする。前記Ｉ／Ｏ命令は、第１２図にお
いては、EIO（execute Ｉ／Ｏ），IIO
（interrogate Ｉ／Ｏ），HIIO（interrogate high
priority Ｉ／Ｏ）として示してある。これらの
命令の詳細については、第１５図、第１６図およ
び第１７図により後述する。 マイクロプロセツサ１１３は、第１２図に示す
径路１１７の集合によりＩ／Ｏチヤネル１０９を
介してＩ／Ｏ母線３９にアクセスする。 また、第１２図において、Ｉ／Ｏチヤネルはマ
イクロプロセツサ１１９を含み、前記マイクロプ
ロセツサ１１９のマイクロプログラム１２１を関
連させる。 マイクロプログラム１２１はマルチプロセツサ
システムにおける１つの機能を有する。その機能
は第１６図に示すような再接続およびデータ転送
シーケンスを遂行することで、これに関しては後
述する。 また、プロセツサモジユール３３のＩ／Ｏチヤ
ネル１０９は、第１２図に示すように、データ径
路論理部１２３を含む。 前記データ径路論理部１２３は、第１３図に示
すように、チヤネルメモリデータレジスタ１２
５、入出力データレジスタ１２７、チヤネルメモ
リーアドレスレジスタ１２９、キヤラクタカウン
トレジスタ１３１、アクテイブデバイスアドレス
レジスタ１３３、優先度決定レジスタ１３５およ
びパリテイ発生・チエツク論理部１３７を含む。 第１２図に示す径路１１７は、第１３図にＭ母
線およびＫ母線として示した２つの母線を含む。 Ｍ母線はマイクロプロセツサ１１３からの出母
線で、入出力データレジスタ１２７にデータを伝
送する。 また、Ｋ母線はデータ径路論理部１２３よりの
データをマイクロプロセツサ１１３に伝送する入
母線である。 第１２図において、径路１３９はデータ径路論
理部１２３とメモリーサブシステム１０７とを接
続する。 この径路１３９は、第１２図に示すように、プ
ロセツサモジユール３３のメモリーサブシステム
１０７内のハードウエア径路１３９Ａおよび２つ
のの論理径路１３９Ｂ，１３９Ｃを含む。 論理径路１３９Ｂおよび１３９Ｃの詳細につい
ては第１６図により後述する。 ハードウエア径路１３９Ａは第１３図に示すよ
うに３つの分岐路を含む。 第１分岐路１３９Ａ−１はメモリーからチヤネ
ルメモリーデータレジスタ１２５への伝送路を形
成し、第２分岐路１３９Ａ−２はチヤネルメモリ
ーアドレスレジスタ１２９からメモリーーへの伝
送路を形成し、また第３分岐路１３９Ａ−３は入
出データレジスタ１２７からメモリーへの伝送路
を形成する。 第１２図において、プロセツサモジユール３３
の入出力チヤネルは制御論理部１４１を含み、こ
の制御論理部１４１はＴ母線マシン１４３（第１
３図参照）、ならびに４つのリクエストライン、
すなわちRECONNECT IN（再接続，RCI）１４
５、LOW PRICRITY INTERRUPT
REQUEST（低優先度割込リクエスト，LIRQ）
１４７、HIGH PRIORITY INTERRUPT
REQUEST（高優先度割込リクエスト）１４９
およびRANK（ランク）１５１（第１４図参照）
を含む。 また、第１４図および第１２図に示すＩ／Ｏ母
線３９の群のチヤネル機能ライン１５３，１５
５，１５７および１５９を含む（第１３図参
照）。TAG母線（Ｔ母線）１５３は機能ラインと
して働く４本のラインよりなり、このほか、第１
４図に示すようにハンドシエークラインとしての
機能をもつた３つのライン、すなわち、
SERVICE OUT（SVO、サービスアウト）ライ
ン１５５、SERVICE IN（SVI、サービスイン）
ライン１５７、およびSTOP IN（STI、ストツ
プイン）ライン１５９がある。 また、第１４図よび第１２図に示すように、
Ｉ／Ｏ母線３９はデータライン群１６１，１６
３，１６５，１６７および１６９を含む。 DATA BUS（データ母線）ライン１６１およ
びPARITY（パリテイ）ライン１６３は双方向性
で、データラインンとしての機能を有し、この群
内には、第１４図に示すように、16本のDATA
BUS（データ母線）ライン１６１および１本の
PAUFTY（パリテイ）ライン１６３を含む。 また、END OF TRANSFER （EOT、転送
終り）ライン１６５、PAD OUT（PADO パツ
ドアウト）ライン１６７およびPAD IN
（PADI、パツドイン）ライン１６９はデータステ
ータスラインとしての機能を有し、データライン
１６１および１６３上に起る特殊な状態を表示す
る。 最後に、Ｉ／Ｏ母線３９は第１４図および第１
２図に示すようにリセツトライン（IORST）１
７１を含む。 第１８図に示すＴ母線コマンドは、Ｔ母線コマ
ンドが有効である間に、データ母線１６１上にあ
る特定フオーマツトを必要とする。Ｔ母線機
能、、ロードアドレス＆コマンド（LAC）および
リードデバイスステータス（RDST）に対する特
定データ母線フオーマツトを本実施例の場合につ
き示すと第１８図の下側のようになる。 Ｔ母線機能、LACの場合には、データ母線１
６１のライン０ないし５上に伝送されるデータ転
またはフイールド（欄）を遂行すべし作動を規定
し、データ母線のライン８ないし12上に伝送され
るフイールド（欄）は、コマンドがアドレスされ
るデバイスコントローラ４１（より詳しくは、デ
ータ母線１６１に接続される当該デバイスコント
ローラのポード部４３）を規定し、また、データ
母線ラインン13ないし15上に伝送されるフイール
ド（欄）はデバイスコントローラ４１に接続した
どの周辺装置をこのコマンドに応じて当該デバイ
スコントローラにより作動させるべしかを規定す
る。 また、Ｔ母線機能、RDSTの場合には、データ
母線ビツト０，１，２および３はそれぞれ、オー
ナーシツプ誤り、割込みベンデイング、デバイス
ビジイ（使用中）、およびパリテイ誤りを示し、
ビツト４ないし15はデバイス従属ステータスを示
す。 Ｔ母線上の諸機能は、第１５図、第１６図およ
び第１７図に示すように３つのシーケンスで伝送
される。これについては以下に詳述する。 各Ｔ母線機能はチヤネルにより主張され、ハン
ドシエークシーケンスは、入出力チヤネル１０９
とデバイスコントローラ４１間でＴ母線機能の受
入れを肯定応答するため、ハンドシエークライン
１５５，１５７，１５９を使用して行われるよう
にする。Ｔ母線およびハンドシエークラインの制
御は第１３図示Ｔ母線マシン１４３により行う。 第２８図は、Ｉ／Ｏチヤネル１０９とポート部
４３間におけるハンドシエークの作動を示すタイ
ミング図である。 第２８図に示すように、ライン１５５はサービ
スアウト信号（SVO）を伝送し、ライン１５７
はサービスイン信号（SVI）を伝送する。 また、図には、SVO信号およびSVI信号ととも
にチヤネルクロツクサイクルを上部に示してあ
る。 第２８図に示すように、SVI信号は、チヤネル
クロツクと同期しておらず、Ｉ／Ｏチヤネル１０
９よりのSVO信号に応じて、任意の時間にデバ
イスコントローラにより主張（アサート）され
る。 Ｉ／Ｏチヤネル１０９はサービスアウト
（SVO）信号を主張す前にＴ母線機能および必要
に応じてデータ母線を主張する。 次いで、Ｉ／Ｏチヤネルは、第２８図に垂直上
昇部２７９で示すように、サービスアウト
（SVO）信号を主張する。前記SVO信号はデバイ
スコントローラがサービスイン（SVI）信号２８
１に応答し、チヤネルコマンドに肯定応答するま
でその状態を保持し、サービスイン（SVI）信号
は、チヤネルがSVO信号を低下（ドロツプ）さ
せるまでその状態を保持する。 デバイスコントローラ４１がサービスイン
（SVI）信号を主張して場合は、チヤネル１０９
は通路１クロツクサイクルと２クロツクサイクル
の間の時間周期で、第２８図に垂直下降部２８３
で示すようにサービスアウト（SVO）信号を除
去し、それに応じて、デバイスコントローラは第
２８図に垂直下降部２８５で示すようにサービス
イン（SVI）信号を低下（ドロツプ）させる。 デバイスコントローラによりサービスイン
（SVI）信号がドロツプすると、チヤネル１０９
は次の転送のためサービスアウト（SVO）信号
を再主張しうる状態となるが、チヤネル１０９
は、SVI信号がドロツプするまで、SVO信号を再
主張しない。 第２８図の矢印２８１Ａ，２８３Ａおよび２８
５Ａはそれぞれアクシヨン（作動）２７９，２８
１および２８３を表わす。 ハンドシエークは第２８図に示すように垂直下
降部２８５の立下り縁部で終了する。 出力転送に際しては、コントローラのインター
フエースデータレジスタ２１３はサービスアウト
信号の立上り縁部（垂直上昇部２７９）において
データを受入れ、サービスアウト信号の立下り縁
部（垂直下降部２８３）において、データををデ
バイスコントローラ１８７の制御部に転送する。 また、入力転送の場合は、チヤネル１０９はサ
ービスアウト（SVO）信号の立下り縁部（垂直
下降部２８３）において、デバイスコントローラ
からデータを受入れる。 このように、２ラインハンドシエークを使用し
て、非同期作動をするチヤネル１０９とそのデバ
イスコントローラ４１間における情報の転送をイ
ンターロツクさせらるようにしている。 これが第１５図、第１６図および第１７図のハ
ンドシエーク2Lで示す通常のハンドシエーク状
態である。 このほか、特殊目的に使用する場合として、２
つの特殊なハンドシエーク状態が考えられる。 まず最初に、デバイスコントローラを選択する
ために使用するチヤネルコマンドはSVI信号によ
りハンドシエークされないようにする。それは、
この時間の間には単一デバイスコントローラは選
択されないからである。 このようなチヤネルコマンドドとしては、第１
８図に示すように次のものがある。すなわち、 SEL−セレクト（選択） LAC−ロードアドレスおよびコマンド HPOL−高優先度割込ポーリング LPOL−低優先度割込ポーリング RPOL−再接続込ポーリング また、シーケンスを終了させるために使用する
コマンドもSVI信号によりハンドシエークされな
いようにする。それは、これならのコマンドは選
択したデバイスコントローラにそれ自体をデイセ
レクト（選択解除）させるためである。 このようなコマンドとしては次のものがある
（第１８図参照）。 DSEL−デイセレクト ABTI−打切り命令（Ｉ／Ｏ） ABTD−打切りデータ ハンドシエークされない上記の全コマンドに対
して、チヤネルは所定時間周期の間（すなわち、
２クロツクサイクルの間）SVO信号１５５を主
張した後、この信号を取除く、この形式のハンド
シエークを第１５図、第１６図および第１７図に
1Lで示す。 第２に、データ転送は、デバイスコントローラ
がこれ以上のサービスを必要としないことをしら
せたいとき、SVI信号でなく、ストツプイン
（STI）信号を戻す場合を除いて、通常はハンド
シエークされるようにする。この場合、チヤネル
によりSVO信号が次にドロツプしたとき、ポー
ト部はそれ自体をデイセレクトする。そうでない
場合は、STI信号によりSVI信号と同るじような
方法でハンドシエークされる。 すべてのハンドシエークに関する他の状態とし
て、チヤネルがSVO信号を主張する準備をする
場合には、チヤネルは、第１３図示Ｔ母線マシン
１４３の一部であるタイマーを始動させる。前記
タイマーは、設定された時間周期以内に次のハン
ドシエークサイクラルが始まらず、また終了しな
い場合、時間切れとなつて誤り報知を行う。タイ
マーが時間切れとなつた場合は、シーケンス内の
適当なポイントに誤りが報知され、デバイスコン
トローラ４１にABTI（EIO，IIO、またはHIIO
シーケンス）またはABTD（再接続シーケンス）
のいずれかが送信される。 第２９図は第２８図に示すハンドシエーク用論
理部を示す。第２９図に示す論理回路は第１３図
示Ｔ母線マシンの一部であり、また前述の通常の
ハンドシエーク状態に対して有効な論理回路であ
る。 第２９図論理回路はサービスアウトフリツプフ
ロツプ２８９およびサービスイン同期フリツプフ
ロツプを含む。第２９図に区分線および記号で示
すように、フリツプフロツプ２８７および２８９
はチヤネル１０９内に物理的に配置する。 デバイスコントローラ４１は、フリツプフロツ
プ２８９のＤ入力にサービスイン（SVI）信号を
帰還伝送する送信機２９３ならびに組合せ論理回
路２９１を含む。 第２９図に示す論理部の機能は以下のとおりで
ある。 チヤネル１０９は、フリツプフロツプ２８７の
Ｊ入力をターンオンすることによりサービスアウ
ト（SVO）信号を主張し、次のクロツクサイク
ルがスタートするとき、送信機２９５によりデバ
イスコントローラにサービスアウト信号
（SVO）信号が伝送される。 デバイスコントローラ内の組合せ論理回路２９
１は、それかレデイ状態の場合、送信機２９３を
作動させて、フリツプフロツプ２８９にサービス
イン（SVI）信号を戻し、これでハンドシエーク
を完了する。 ここで、第１９図に示すデユアルポートデバイ
スコントローラに戻ることにし、デバイスコント
ローラ４１のデユアルポート部の各々は物理接続
線１７９により、これをインターフエース共通論
理部１８１（第２１図にその詳細を示す）に接続
し、ポート部４３の各々を論理接続線１８３を介
して、オーナージツプラツチ回路１８５により決
められるようにインターフエース共通論理部１８
１と関連させる。 第１９図に接続線１８０で示すように、インタ
ーフエース共通論理部１８１はデバイスコントロ
ーラ４１の制御部１８７と関連させる。デバイス
コントローラの制御部１８７は本発明に係るバツ
フア装置１８９を含む。 また、第１９図にブロツク図の形で示すデユア
ルポート部４３（その詳細を第２３図に示す。）
は、Ｉ／Ｏシステムに対してフエイルソフトモー
ドを与えるもので、マルチプロセツサシステムの
重要な部分である。 ポート部４３および関連のシステム構成素子は
１つのデバイスコントローラ４１の２つのポート
部４３が論理的、物理的に独立するような方法で
構成し、かくして、１つのポート部４３の構成素
子部分が特定デバイスコントローラ４１の他のポ
ート部の構成素子を形成することなく、また、１
つのポート部内の集積回路障害のような単一構成
素子の障害により、他のポート部の作動に影響を
与えないようしている。 第１９図に記号で示すように、各ポート部４３
はプロセツサモジユール３３をデバイスコントロ
ーラとインターフエースさせ、究極的には、前記
デバイスコントローラ４１を介して特定の周辺装
置とインターフエースさせる機能を有する。ま
た、ポート部４３は、オーナーシツプラツチ回路
１８５の状態を条件としてデバイスコントローラ
１８７の制御部と通信し、またプロセツサモジユ
ールと通信するための構成要素（エンテイテイ）
である。 すなわち、ポート部はその選択ビツト１７３を
セツトして、後述するように、Ｉ／Ｏチヤネル１
０９より受信した命令によりそれ自体をプロセツ
サモジユールに接続する。 特定デバイスコントローラ４１内の個別ポート
部４３を各々は、独立してプロセツサモジユール
３３に接続することができ、また、当該デバイス
コントローラ内の他のポート部と同時に異なるプ
ロセツサモジユールに接続されるが、デバイスコ
ントローラの制御部とデユアルポート部４３の１
つとの間には、オーナーシツプラツチ回路１８５
により、任意のある時間には１ポート部のみしか
デバイスコントローラにより制御されないような
論理接続が設定されるようにしている。 デコーダ論理部は、任意の特定時間はＴ母線１
５３上にどんな機能を伝送するかを決定する機能
を有する。 制御論理部はＴ母線機能を組合せて、例えば、
セツト選択ビツト、クリア選択ビツト、リード割
込みステータスのような特殊なポート機能に遂行
させる働きをする。 制御論理部の機能は第２７図示論理式に示すと
おりである。 第１５図、第１６図および第１７図により後述
するような接続シーケンスがＩ／Ｏ母線３９を介
して伝送される。ポート部４３の１つ（当該Ｉ／
Ｏ母線３９に接続されたデバイスコントローラ４
１の１ポート部４３のみ）が、その選択ビツト１
７３をセツトすることにより論理的センスで母線
３９に接続を行う。 この論理接続は当該接続シーケンスにおいて伝
送されるデータの一部により決められる。接続が
行われると、当該特定ポート部４３はデバイスコ
ントローラの制御部とチヤネル間に情報を通過さ
せるチヤネルプロトコルに応答する。装置アドレ
ス比較器１９３はポート部４３の構成部分で、ポ
ート部の新しいアドレスを決定する機能を有す
る。 装置アドレスス比較器１９３は、LAC Ｔ母線
機能の間、データ母線１６１上の装置アドレレス
欄を特定ポート部４３に関連する装置アドレスジ
ヤンパーと比較して、特定ポート部４３に対する
新しいアドレスを決定する。チヤネル１０９によ
りり伝送されるアドレスが特定ポート部４３に関
するジヤンパーにより決められるアドレスと整合
（マツチ）した場合は、項ADDCOMP（第２７図
参照）が生成され、当該ポート部用の選択ビツト
ト１７３がセツトされる。ただし、この場合、第
２７図に示す他の状態は、選択ビツトがセツトさ
れることを許容するものとする。かくして、ポー
ト部４３は選択ビツトがクリアされてシーケンス
が終了するまで、すべてのＴ母線作動に応答す
る。 第２７図において使用している略語は次のとお
りである。すなわち、 Add Comp−アドレス比較（装置アドレス） PAROKFF−パリテイOKフリツプフロツプ SEL −選択（セレクト） OWN −オーナーシツプ SELBIT−選択ビツト パリテイチエツクレジスタ１７７は第１３図に
示すパリテイ発生および検出論理部と以下のよう
に関連する。すなわち、その出力において、パリ
テイ発生論理部１３７は、ポート部４３のパリテ
イ検出器１７７によりチエツクされるべきパリテ
イを発生する。このパリテイはチエツクしなけれ
ばならないか、あるいはプロセツサモジユール３
３のＩ／Ｏチヤネル１０９により打切られるかす
る。 また、入力上には、同様な方法でチヤネルパリ
テイ検出論理部１３７によりチエツクされるべき
パリテイをインターフエース共通論理部１８１か
ら発生する。 第２４図に示すように、パリテイチエツクは、
データがレジスタにロードされる前にスタート
し、レジスタにデータが完全にロードされた後ま
で継続するようにする。すなわち、Ｄ母線上のパ
リテイは、チヤネルが出力Ｔ母線機能により
SVO信号を主張する都度、ポート部パリテイレ
ジスタによりチエツクされるようにし、SVO信
号の存在する間パリテイをモニタして、その期間
中におけるＤ母線上のデータの安定を確認し、か
つ、ポート部からデータレジスタ２１３にデータ
を転送するようにしている。 このパリテイチエツクはＴ母線シーケンスの各
トランザクシヨンごとに起り、シーケンスの任意
のトランザクシヨンの間にパリテイ誤りを生じた
場合は、誤りはシーケンスの間のＴ母線機能に応
じ、ステータスビツトとして戻される。例えば、
EIOシーケンス（第１８図および第１５図）にお
いて、RDSTに対するＰビツト戻りは、EIOシー
ケンスの間にポート部がパリテイ誤りを決定した
ことを示す。 また、第１８図に示すように、パリテイ誤りビ
ツトは、Ｔ母線上のRDST機能に対応するＤ母線
上のビツト番号３である。 EIOシーケンス期間中以外のある時間にパリテ
イ誤りが生じた場合は、RDST Ｔ母線機能に関
して述べたと同じようにして、読取り割込ステー
タス（RIST）Ｔ母線機能に、パリテイ誤が報告
される。 パリテイ誤りは、第２４図に示すように、
EIO，IIO，HIIOまたは再接続シーケンンスの始
めにクリアされる。 任意のシーケンスの間に、パリテイ誤りが検出
された場合には、パリテイ誤りはパリテイチエツ
クレジスタにより記憶され、RDSTまたはRIST
Ｔ母線機能に応じてＤ母線に戻される。 第２０図において、ポート部４３内のイネーブ
ルラツチ回路１７５の機能は、特定のデバイスコ
ントローラ４１に接続されたＩ／Ｏ母線３９の双
方を不作動にする可能性をもつたある種の誤りか
らＩ／Ｏシステムを回復させることで、ポート部
４３によりＩ／Ｏ母線３９上に任意の信号を配置
させないようにして、これを行つている。 イネーブルラツチ回路１７５は特定のデイスエ
ーブルコマンドによりクリアされるようにする。
このコマンドは、Ｄ母線１６１上に伝送される特
定のオペレーシヨンコードをもつたロードアドレ
スおよびコマンド（LAC）Ｔ母線機能である。 イネーブルラツチ回路１７５は、いつたんクリ
アされると、プログラム的にこれをリセツトでき
ないようにする。 また、ポート部４３はステータスルチプレクサ
１９５を含む。前記マルチプレクサ１９５は、デ
バイスコントローラ４１が当該デバイスコントロ
ーラの他のポート部４３に論理的に接続された場
合、前述のオーネーシツプ誤りを戻し、当該デバ
イスコントローラは他のポート部により所有さ
れ、このポート部に対するコマンドドは無効であ
ることを表示する機能を有する。 また、ポート部４３は、第１４図に示すＩ／Ｏ
母線３９の各入力ライン（すなわち、SVI，
STI，データ母線、パリテイ、PADI，RCI，
LIRQ，HIRQ）用のインターフエーストランシ
ーバ１９７を具える。ランシーバ１９７は、ポー
ト部選択ビツト１７３がセツトされ、かつ、Ｔ母
線１５３上のＴ母線機能によりデバイスコントロ
ーラ４１がチヤネルに情報を戻すことを必要とし
たとき、ポート部４３からＩ／Ｏチヤネル１０９
にデータを伝送する働きをする。トランシーバ１
９７はデータ母線１６１からポート部４３に常時
情報を通過させる。 電源オン回路１８２をトランシーバ１９７と関
連して作動させ、デバイスコントローラ４１の電
源が上昇（アツプ）または低下（ダウン）状態と
なつたとき、トランシーバの作動を制御して、電
源の上昇または低下中に誤つた信号がＩ／Ｏ母線
上に置かれないようにしたことは本発明の特徴
で、この特徴はオンライン保守の観点から特に重
要である。 第２０図に示すように、各トランシーバ１９７
は受信機１９８および送信機２００を含む。 送信機はイネーブルライン２０２により作動可
能となる。 イネーブルライン２０２上には、選択ビツト１
７３、Ｔ母線上の所要入力機能およびPON回路
１８２よりの信号を含む若干個の信号が存在す
る。 本発明実施例においては、PON回路よりの信
号を“ワイヤオア”接続でゲート回路の出力に接
続し、前記ゲートにおいて他の信号と組合せて、
イネーブルライン２０２をプルダウンさせ、かく
して、PON回路の出力により他の信号を抑制圧
するようにしている。これは、電源が集積回路を
正しく作動させるに充分なレベルにあることを
PON回路が検知するまで、送信機２００（本実
施例の場合、8T26Aまたは7438を使用）を高イ
ンピーダンス状態に置くことを可能にする。
PON回路出力段は、使用しているトランシーバ
集積回路の特性を利用しうるよう設計する。この
特殊形式の集積回路に関しては、ドライバーイネ
ーブルライン２０２が大地電位より上で２ダイオ
ードドロツプ以下の電位に保持される場合には、
送信機出力トランジスタは集積回路に供給される
電源レベルに無関係にオフ状態となり、かくし
て、ドライバによる母線の駆動を不可能とする。 このような特性の組合せは、電源の上昇または
低下に伴つて集積回路の出力を制御し、かつ電源
があるレベル以下に低下した際、通常集積回路の
出力を不確定とするような作動モードを与える。
この同一回路をプロセツサ間母線システムのＸ母
線およびＹ母線に使用して、トランシーバの制御
を行い、かつ、プロセツサ間制御ユニツト５５に
より生成される信号の制御を行うようにしてい
る。第３０図に示すように、各中央処理ユニツト
（CPU）１０５はデバイスコントローラ内に設け
たPON回路１８２と同一構成のPON回路１８２
を含む。このように、PON回路はすべてのデバ
イスコントローラ４１およびすべてのプロセツサ
間制御ユニツト５５用の送信機を制御する。 電源オン（PON）回路の詳細は第２５図に示
すとおりである。図において、符号数字１８２は
PON回路の全体を示す。 PON回路の目的は5V電源の２つの異なる電圧
レベルを感知することである。 電源が低下する場合、PON回路は、デバイス
コントローラまたはCPU内の論理部を不確定状
態とするような特定レベル以下に電源が低下する
点を感知し、この点において、PON回路は、そ
の後不確定な状態となる論理部に対してシステム
を保護するための信号を供給する。 PON回路が感知する第２の電圧レベルは、電
源が上昇する場合に感知する電圧値である。この
電源を感知する第２レベルは、第１レベルより約
100mV程度大きな値とし、これにより、システ
ムにヒステリシスを与え任意の発振条件を抑制す
るようにしている。 PON回路は、電圧条件の１つを感知した後
は、他の電圧条件を感知しその時点で状態変化を
生ずるまで安定状態にとどまる。PON回路が任
意の特定時間に置かれている状態により、他の状
態への転移が行われる電圧レベルが決定される。 かくして、電源オン回路１８２は、電源がデバ
イスコントローラ４１に対して定の作動許容限度
内にあることを表示する信号を与える。電源が上
記の所定許容限度内にない場合は、電源オン回路
１８２の信号を使用して、デバイスコントローラ
４１の適当な母線信号を直ちに不能にする。 PON回路１８２の出力は２進出力、出力が１
の場合、電源は許容限度内にあることを示し、出
力が０の場合は電源が許容限度以下であることを
示す。 以下に詳述する第２５図示電源オン回路１８２
は、デバイスコントローラ４１により使用され、
PON回路１８２をデバイスコントローラ４１に
適用する際に使用する７つの出力駆動段を有す
る。また、同一電源オン回路１８２はCPU１０
５および母線コントローラ３７によつても使用さ
れるが、この場合における出力駆動段段の数はデ
バイスコントローラの場合より少なくてすむ。 第２５図に示すように、PON回路１８２は電
流源１８４および差動増幅器１８６を含む。 差動増幅器１８６は、その１つの入力として、
ライン１８８上の温度補償基準電圧入力を有する
ほか、電源オン回路により感知されるべき電圧を
示すライン１９０上の第２入力を有する。 ライン１８８上の基準電圧はツエナーダイオー
ド１９２により設定されるようにする。 差動増幅器１８６は釣合いのとれた対のトラン
ジスタ１９４および１９６を含む。 ライン１９０上に供給される電圧は抵抗１９
８′，２００′および２０２′により決定されるよ
うにする。前記抵抗１９８，２００′および２０
２′は金属被膜抵抗によりこれを形成し、PON回
路に高い温度安定度を与えるようにしている。 差動増幅器１８６のライン２０４および２０６
上の出力はこれらを３つのトランジスタアレイ
（トランジスタ２０８，２１０および２１２）に
供給し、この３トランジスタアレイにより主出力
制御トランジスタ２１４を制御するようにする。 主出力制御トランジスタ２１４は接続したすべ
ての出力ドライバを駆動する。例えば、第２５図
に示すように、デバイスコントローラ４１に
PON回路１８２を利用する場合には、主出力ト
ランジスタ２１４は出力段２１６ないし２２８を
駆動するうにする。出力段２１６は論理部をクリ
アするために使用し、出力段２１８，２２０およ
び２２２はデバイスコントローラ４１の１つのポ
ート部４３のインターフエース装置との結合用と
して使用し、また、出力段２２４，２２６および
２２８はデバイスコントローラ４１の他のポート
部４３のインターフエース装置との結合用として
使用する。 また、PON回路１８２はヒステリシス制御回
路２３０を含み、前記回路２３０は抵抗２３２，
２３４およびトランジスタ２３６を含む。 以下、この回路の作動について説明する。この
場合、回路は電源オフ状態から電源オン状態に切
換わることから作動を開始するものとする。かく
すれば、電源は電流源１８２から差動増幅器１８
６および主出力制御トランジスタ２１４に供給さ
れる。この時点においては、ライン１９０上の電
圧はライン１８８上の電圧より小であるため、差
動増幅器１８６は主出力制御トランジスタ２１４
の出力をオフ状態に保持し、これにより出力段２
１６ないし２２８をオン状態にする。 かくして、PON回路１８２の出力は“０”状
態となり、電源が許容限度内にないことを表示す
る。 次に、電源が上昇すると、ライン１９０上の入
力電圧はライン１８８上の基準電圧に等しくなる
まで増加し、この時点において、差動増幅器１８
６は主出力制御トランジスタ２１４を駆動し、こ
のトランジスタをターンオンさせる。したがつ
て、出力段２１６ないし２２８からベース駆動が
取除かれ、これらの出力段をオフとする。かくし
て、PON回路１８２の出力は“１”となり、電
源が許容限度内にあることを表示する。 この時点において、ヒステリシス制御回路２３
０が作動を開始する。すなわち、電源が上昇して
いた間、ヒステリシス制御回路２３０のトランジ
スタ２３６はオン状態であり、トランジスタ２３
６がオン状態のときは、抵抗２０２の抵抗値は、
トランジスタ２３６がオフ状態のときのこの抵抗
２０２の抵抗値より小さいものと考えられる。 主出力制御トランジスタ２１４がターンオンす
る点はヒステリシストランジスタ２３６がターン
オフとなる点である。ヒステリシストランジスタ
２３６がターンオフすると、ライン１９０に僅か
電圧の上昇（ジヤンプ）を生じ、差動増幅器１８
６が主出力トランジスタ２１４をオン状態に保持
するような状態に差動増幅器１８６をラツチす
る。 PON回路の状態は、＋5V電圧がライン１９０に
供給される電圧により決まる低い方のスレシヨー
ルド値以下に低下するまで、この状態で安定状態
となり、主出力制御トランジスタ２１４はオン状
態、出力ドライバ２１６ないし２２８はオフ状態
を保持する。 電源故障状態において5V電源が低下し、ライ
ン１９０上の電圧がライン１８８上の基準電圧以
下に減少する場合は、差動増幅器１８６は主出力
制御トランジスタ２１４をターンオフさせ、これ
にともなつて、出力駆動段２１６ないし２２８は
ターンオン状態となる。 電源が低下したときはヒステリシストランジス
タ２３６はオフ状態にあつたので、PON回路１
８２の入力に供給される電圧は、電圧上昇作動状
態の間に電源が許容限度内にあることをPON回
路１８２が感知した電圧値に比し幾分低くならな
ければならない。 この差動またはヒステリス作動を使用するとき
は、5V電源上の任意の雑音により回路内になん
らかの発振を生じ、誤つた電源故障表示を行うこ
とを禁止することができる。 第２５図PON回路１８２は、その状態、すな
わち、“１”状態か、“０”状態かを決めるため、
PON回路により使用される２つの電圧に対して
きわめて正確な感知を与える。 これらの２電圧を正確に感知するため、PON
回路は種々の構成素子の初期トレランスにして補
償能力を有するものでなければならず、また、作
動中の温度変化を補償しうるものでなければなら
ない。PON回路１８２においては、その初期ト
レランスのための補償を必要とする唯一の臨界的
構成部品はツエナーダイオード１９２であり、抵
抗１８８′を選定することによりこの補償を行う
ようにしている。 また、温度補償を与えるため、ツエナーダイオ
ード１９２に受動形ツエナーダイオードでなく、
に能動形ツエナーダイオードを使用するように
し、さらに、差動増幅器１８６内の２つのトラン
ジスタに整合した対のトランジスタを選定し、か
つ、抵抗１９８′，２００′および２０２′に金属
薄膜抵抗を使用することにより効率的な温度補償
を得るようにしている。 各ポート部４３は第２０図および第１９図に符
号数字１７９で示す複数のラインンを含む。この
ライン群１７９は個別ライン２０１（16本のライ
ンにより入力母線すなわちＩ母線を形成）、装置
アドレスライン２０３、出力母線ライン２０５
（16本）テークオーナーシツプライン２０７、な
らびにパリテイのような信号、Ｔ母線および特定
ハンドウエア実現に必要な他の同種ラインを伝送
する一般ライン２０９を含む。 これらの特定ライン２０１，２０３，２０５，
２０７および２０９は第２１図に示すインターフ
エース共通論理部のブロツク図に同一数字で示す
したラインに対応するものであるが、インターフ
エース共通論理部１８１はデバイスコントローラ
４１内のデユアルポート部４３の各々に関連する
ため、第２１図においては２組の各ラインを示し
てある。 第２１図において、インターフエース共通論理
部１８１はオーナーシツプラツチ回路１８５（第
１９図をあわせ参照のこと）を含む。このオーナ
ーシツプラツチ回路はライン２０７を介して
TAKE OWNERSHIP（テークオーナーシツプ）
信号１８１間の論理接続を決定する機能を有す
る。 前述のように、テークオーナシツプ（TAKE
OWNERSHIP）信号はポート部ハードウエアに
より、Ｄ母線上のコマンド欄の特定作動コードを
もつたロードアドレスおよびコマンド（LAC）
Ｔ母線コマンドから抽出されるようにする。ポー
ト部がチヤネルからＴ母線上の機能LACを受信
すると、ポート論理部はＤ母線上のコマンド欄
（上位６ビツト）を調べ、コマンド欄にチークオ
ーナーシツプ命令を規定するコードがあるとき
は、ポートハードウエアからオーナーシツプライ
ン回路をセツトする信号を発生して、ポート部を
インターフエース共通論理部、したがつて、デバ
イスコントローラの制御部に接続する。コマンド
欄がキル（kill）コマンドを規定する場合は、ポ
ート部ハードウエアはポート部のイネーブルラツ
チ回路をクリアする信号を発生する。この作動
は、Ｄ母線上の装置アドレス欄がポート部の装置
アドレスジヤンパーと整合し、しかもコマンド期
間中パリテイ誤りが検出されない場合にのみ起
る。すなわち、LAC上にパリテイ誤りが検出さ
れた場合は、テークオーナーシツプコマンド、キ
ルコマンド等を含むコマンドは実行されない。 したがつて、テークオーナーシツプコマンドを
発生したＩ／Ｏチヤネル１０９はデバイスコント
ローラ４１の制御を受けることになり、他のポー
ト部４３は論理的に切離される。また、テークオ
ーナーシツプコマンドはデバイスコントローラの
内部状態をハードクリアさせることができる。 オーナーシツプラツチ回路１８５の状態は、マ
ルチプロセツサ２１１を介してどのポート部が情
報を通過させることができるかを決定する。オー
ナーシツプラツチ回路１８５かいつたん所定の方
向に設定されると、前記ラツチ回路は他のポート
部によりオーナーシツプコマンドが受信されるま
でその状態に保持される。また、Ｉ／Ｏリセツト
ライン（IORST）の肯定によつてデバイスコン
トローラの内部状態がクリアされた後、他のポー
ト部にオーナーシツプを与えるようにすることが
できる。 制御信号はオーナーシツプレジスタ１８５の状
態により適当な１ポート部４３から選択され、マ
ルチプロセツサ２１１により１組の制御ライン２
１５を介してデバイスコントローラの制御部１８
７に伝送されるようにする。また、データはライ
ン２０５を介して適当な１ポート部４３から選択
され、データレジスタ２１３内にロードされ、出
力母線（Ｏ母線）２１７を介してコントローラに
接続されるようにする。 制御ライン２１５のうち若干数のライン２１５
Ａは、ライン２１９を介してコントローラから伝
送される情報をマルチプロセツサ２２０で選択
し、入力母線（Ｉ母線）２０１によりポート部４
３（第２０図）、したがつて、プロセツサモジユ
ール３３のチヤネル１０９に戻す場合のマルチプ
ロセツサ２２０の制御用として使用する。また、
ライン２２１は適当なポート部４３からＩ母線２
０１、したがつて、Ｉ／Ｏチヤネル１０９に装置
アドレスを戻す。 第２２図は第１９図に示した本発明に係るバツ
フア装置１８９の詳細図である。 本発明の場合は、複数のデバイスコントローラ
４１をマルチワールドバツフアとともに作動さ
せ、周辺装置から比較的低速度で情報報を受信
し、プロセツサモジユールに対しては、そのメモ
リユニツトの記憶速度またはそれに近い速度でこ
の情報をプロセツサモジユール伝送するように
し、チヤネル帯域幅を最大限に使用しうるように
している。 バツフア装置の設計それ自体において重要なこ
とは、デバイスコントローラ４１を相互に共同作
動させてチヤネル１０９へアクセスしうるように
し、誤りの諸条件を避けられるようにすることで
ある。複数のデバイスコントローラ４１を適正に
共同作動させるため、いくつかの指計にしたがつ
てマルチワールドバツフア１８９を構成してい
る。これらの指針には次のようなものが含まれ
る。 その１つは、チヤネル１０９に対してデバイス
コントローラが再接続の要求（リクエスト）を行
う場合、バツフアには、優先度の高いすべてのデ
バイスコントローラ４１と優先度の低い１つのデ
バイスコントローラ４１をサービスするに充分な
バツフア容量を残しておくようにする必要があ
り、また、バツフアの残りの容量を使いつくすこ
となく、再接続持ちができるようにする必要があ
る。これををスレツシユホールツドと呼称し、第
２３図に略号Ｔで示す。 第２に、バツフアは、それがサービスを終つた
後、別の再接続要求をする前に、すべての低優先
度デバイスコントローラ４１のサービスを許容す
るに充分な時間待機しなければならない。すなわ
ち、待機できるだけの容量を持たなければならな
い。この容量が第２のスレツシユホールドとな
る。以下、先に述べたスレツシユホールドと区別
するため、この第２のスレツシユホールドをホー
ルドオフと呼称する。バツフア（第２３図のＤ）
はホールドオフのレベルとスレツシユホールドの
レベルの和になる。 ホールドオフレベルおよびスレツシユホールド
レベルは複数の変数の函数である。これらの変数
には、装置速度、チヤネル速度、プロセツサのメ
モリの記憶速度、再接続時間、当該入出力母線上
の高優先度のコントローラの数、当該入出力母線
上の低優先度上のコントローラの数、ならびに許
容可能な最大バースト長である。 Ｉ／Ｏ母線上の高優先度のコントローラは、同
一Ｉ／Ｏ母線上のそれより低優先度の他のコント
ローラより多数の低優先度のコントローラを有
し、したがつて、高優先度のコントローラには、
低優先度のコントローラより高いホールドオフレ
ベルを必要とする。同様に、Ｉ／Ｏ母線上の低優
先度のコントローラはそれより高い優先度のコン
トローラより大きなスレツシユホールドレベルを
必要とする。コントローラ内のバツフア装置１８
９は、ホールドオフレベルが増大するにしたがつ
て、スレツシユホールドレベルは減少し、スレツ
シユホールドレベルが増大するにしたがつてホー
ルドオフレベルが減少すという事実を利用して構
成している。これは、再接続要求がなされる数を
可能とすることにより達成でき、実際のセツテイ
ングは特定のＩ／Ｏチヤネル形状内の高優先度コ
ントローラおよび低優先度コントローラの特性に
より決めるようにしている。したがつて、バツフ
ア容量は、最悪の場合のスレツシユホールドレベ
ルと最悪の場合のホールドオフレベルの和ではな
く、最悪の場合に必要とするスレツシユホールド
レベルまたは最悪の場合に必要とするホールドオ
フレベルの最大値する。これにより、バツフア容
量を最小にし、かつ、バツフアを充填状態または
空き状態とするに必要な時間を短縮するようにし
ている。 第２３図はそれら種々のパラメータをグラフに
より表示したものである。図において、横軸は時
間を示し、縦軸は出力作動に対するバツフア内の
ワードを示す。 データは、まず第２３の左上部の点Ｄ（この点
においては、バツフアはバツフア容量一称にデー
タが充填されているものとする。）からスタート
して、傾斜−ＲDの線で速度で装置に転送され、
バツフア使用容量（すなわち深度）が傾斜線−Ｒ
Dとスレツシユホールドレベル線Ｔとの交点２２
３で示すスレツシユホールドベルに減少するま
で、再接続信号を生成することなく、このデータ
転送が続けられる。 この時点において、第２３図の横軸に記号で表
示したように、チヤネル１０９に対して再接続リ
クエストがなされる。 バツフアよりのデータの転送は、点２２５まで
傾斜線−ＲDで示す速度で続けられ、リクエスト
（要求）は高優先度デバイスコントローラ４１に
より待機すなわちホールドオフされるが、２２５
の点でリクエストはＩ／Ｏチヤネル１０９により
引継がれ、Ｉ／Ｏチヤネルはこのデバイスコント
ローラに対してその再接続リクエストシーケンス
を開始する。 点２２７においては、最初のデータワードはチ
ヤネル１０９によりデバイスコントローラのバツ
フア１８９に転送されており、次いで、チヤネル
１０９には傾斜ＲCの線で示す速度でバツフア１
８９にデータワードを転送する。 同時に、デバイスコントローラ４１は速度−Ｒ
Dでバツフアからデータワードドを転送しつづけ
るので、バツフア１８９への入力の総合速度は、
バツフアが点２２９で再び充填状態になるまで、
傾斜−ＲC−ＲDの線で示すような速度となる。点
２２９において、バツフアは充填され、デバイス
コントローラはチヤネル１０９から切離され、傾
斜線−ＲCで示す速度でデータ転送が続けられ
る。 第２３図の表示ｔrは、このデバイスコントロ
ーラのポーリングおよび選択、ならびに最初のワ
ードドの転送に必要な時間を示す。これに関して
は、第２６図により再度後述することにする。 また、第２３図の符号Ｂはバースト時間を示
す。このバースト時間は可変パラメータである。
任意の特定バーストの長さは、装置速度、チヤネ
ル転送速度、転送中の装置の数およびチヤネル再
接続時間に依存する。また、バーストに許容され
る最大時間は、必要とするバツフア容量を最小に
し、かつ高い装置転送速度に適応し、また同時に
転送できる装置の数に適応するようこれを選定す
る。 第２２図は第２３図に示すホールドオフレベル
ルの要求およびスレツシユホールドレベルの要求
を達成させうるよう構成した本発明実施例による
バツフア１８９のブロツクダイヤグラムである。 第２２図に示した本発明に係るバツフア装置１
８９は入力バツフア２３１、バツフアメモリー２
３３、出力バツフア２３５、入力ポインタ２３
７、出力ポインタ２３９、マルチプレクサ２４
１、バツフア制御論理部２４３（第２６図により
後述する）、前記バツフア制御論理部２４３に接
続したマルチプレクサ２４５、ならびにストレス
カウンタ２４７を含む。 また、第２２図に示すように、入力バツフア２
３１には、２つのデータ入力ライン群（ライン２
１７および２４９）を供給する。１つのデータラ
イン群は16の装置データ入力ライン２４９を含
み、他の入力ライン群は16の出力母線ライン（０
母線ライン）２１７を含む。 次いで、これら２群の入力信号のいずれか一方
を入力バツフア２３１からライン群２５１を介し
てバツフアメモリー２３３に供給する。前記ライ
ン群は16本のライン２５１を含む。 データはバツフアメモリー２３３から取出さ
れ、ライン群２５３を介して出力バツフア２３５
に供給される。前記ライン群は16本のライン２５
３を含む。 出力バツフア２３５は、第２２図に記号で表示
するように、16本のライン群２１９を介してイン
ターフエース共通論理部１８１（第１９図および
第２１図参照）にデータを送り返し、16本のライ
ン群２５５を介して周辺装置４５，４７（第１図
に示す装置４９，５１，５３も含む）にデータを
送りかえす。 入力ポインタ２３７および出力ポインタ２３９
はマルチプレクサ２４１とともに以下のように機
能する。 入力ポインタ２３７は、入力バツフア２３１か
らバツフアメモリー２３３にデータが転送されて
いる際マルチプレクサ２４１を介してバツフアメ
モリー２３３に接続され、ワードを書込むべき記
憶場所を決定する機能を有する。また、出力ポイ
ンタ２３９は、バツフアメモリー２３３から出力
バツフア２３５にデータが転送されている際、マ
ルチプレクサ２４１を介してバツフア装置メモリ
ー２３３に接続され、ワードを取出すべき記憶場
所を決定する機能を有する。 第２２図および第２６図に示すバツフア制御論
理部２４３の目的は、バツフア装置１８９に置か
れるストレス（如何に早く再接続されるべきかの
度合いを示す尺度）を追跡し続けることである。
これに関しては、バツフアの充填状態または空き
状態の度合いは、プロセツサモジユールに関する
転送の方向（入力か出力か）とあいまつて、スト
レスの程度を決定する。ストレスは装置がバツフ
アにアクセスする場合は増加し、チヤネルがバツ
フアにアクセスする場合は減少する。 また、第２２図および第２６図示装置におい
て、ストレスカウンタは入力上の０ないし15の増
加ストレスを測定し、出力上の０ないし15の減少
ストレスを測定する。また、他の実施例（図示省
略）の場合には、バツフア制御論理部において転
送の方向を付加し、２つの新しいラインによりポ
インタ２３７および２３９にアクセスさせるよう
にし、ストレスカウンタは常に増加ストレスを測
定するよう形成している。 第２２図において、チヤネルリクエストライン
２１５（第２１図をも参照のこと）および装置リ
クエストライン２５７（デバイスコントローラの
制御部分１８７から到来する）はアサートされ
て、バツフア１８９へのアクセスを表示する。 マルチプレクサ２４５は、プロセツサモジユー
ルに関する転送の方向（入力か出力か）にもとづ
き、バツフア充填を増加させるリクエスト（要
求）としてこれらのラインの１つを選択し、バツ
フア充填を減少させるリクエスト（要求）として
他のラインを選択する。 バツフア充填を増加させるため選択されたライ
ンは、適当なデータライン２４９または２１７
（第２２図参照）よりのデータをライン２５９を
介して入力バツフア２３１にロードするためにも
使用される。 チヤネルおよび装置は、同時にバツフア１８９
にアクセスすることができ、バツフア制御論理部
２４３は一時に１つのリクエスト（要求）をサー
ビスする。バツフア制御論理部２４３はサービス
のため、ラインの１つを選択してバツフア制御論
理部２４３が最初のリクエストのサービスを終る
まで、他のラインをホールドオフし、その後にお
いて他のリクエストをサービスする。 バツフア制御論理部２４３によるリクエストの
サービスには次のようなものがなる。 まず、始めに、バツフアメモリー２３３への転
送か、バツフアメモリー２３３からの転送かとい
う転送方向を決定し、マルチプレクサ２４１を介
して入力ポインタ２３７または出力ポインタ２３
９を選定するに適したものとして、マルチプレク
サ２４１に接続したライン２６１を主張する。 第２に、出力リクエストに際して、バツフア制
御論理部２４３はライン２６３を主張し、これに
より次の３つの事柄を行わせる。すなわち、 (A) バツフア制御論理部２４３は入力バツフア２
３１よりのワードを入力ポインタ２３７および
マルチプレクサ２４１により決められたバツフ
アメモリー２３３の記憶場所に書込む。 (B) バツフア制御論理部２４３はストレスカウン
タ２４７を増加させる。 (C) バツフア制御論理部２４３は入力ポインタ２
３７を増加させる。 第３に、出力転送に際して、バツフア制御論理部
２４３はライン２６５を主張し、これにより次の
３つの作動を行わせる。すなわち、 (A) バツフア制御論理部２４３は出力ポインタ２
３９およびマルチプレクサ２４１により決めら
れるように、バツフアメモリー２３３から読出
されているワードを出力バツフア２３５に書込
む。 (B) バツフア制御論理部２４３はストレスカウン
タ２４７を減少させる。 (C) バツフア制御論理部２４３は出力ポインタ２
３９を増加させる。 ストレスカウンタ２４７は、第２２図に記号で
表示したように、バツフア１８９がいつ充填状態
Ｄになつたか、あるいはバツフアがいつストレツ
シユホールド深度Ｔになつたかを決定する。 ストレスカウンタの出力はこれを解読した後、
解読値の任意の１つを使用して、バツフアがスト
レツシユホールド深度にあることを規定すること
ができる。本実施例においては、ワイヤジヤンパ
ーを用いて16の可能なストレス値の１つを選択
し、バツフア１８９上のストレスがその値に達し
たとき、チヤネル１０９に対して再接読リクエス
トを行うようにしている。 デバイスコントローラの制御部分１８７は、第
２３図に記号に対応するこれら３つの信号を用い
て、関連するライン１４５（第１４図および第１
２図参照）および１５９（第１４図および第１２
図参照）を介して再接続リクエストおよび切断リ
クエストを行う。 第１４図および第１２図に示すライン１５９を
介して伝送されるSTI（ストツプイン）信号はバ
ツフア深度Ｄ、バツフアの充填状態または空き状
態、および転送の方向に関係し、第１４図および
第１２図に示すライン１４５を介して伝送される
RCI（再接続イン）信号は第２２図示ストレスカ
ウンタ２４７よりのストレツシユホールド深度Ｔ
表示に関する。したがつて、バツフア１８９が最
小ストレス状態（出力において充填状態、入力に
おいて空き状態）となつたとき、STI信号を主張
し、この信号により、デバイスコントローラ４１
かバーストデータ転送を終らせようと欲している
ことをチヤネル１０９に報知する。また、バツフ
ア１８９がそのストレツシユホールド値を通過す
るとき、バツフアはライン１４５上のRCI信号を
主張し、この信号により、バツフアがデータバー
ストの転送を欲していることを表示する。 第２６図は第２２図示バツフア１８９のマルチ
プレクサ２４５、バツフア制御論理部２４３およ
びストレスカウンタ２４７の詳細図である。 第２６図において、マルチプレクサ２４５は２
組のゲート２４５Ａ，２４５Ｂ、リクエストフリ
ツプフロツプ２６７Ａ，２６７Ｂ、クロツクフリ
ツプフロツプ２６９、リクエスト同期フリツプフ
ロツプ２７１Ａ，２７１Ｂ、優先度決定ゲート２
７３およびリクエスト実行ゲート２７５Ａおよび
２７５Ｂにより表示してある。 ストレスカウンタ２４７は、第２６図に記号で
表示するようにカウンタ部２４７Ａおよびデコー
ダ部２４７Ｂを含む。 また、第２６図に示すように、２組のゲート２
４５Ａおよび２４５Ｂはチヤネルリクエスト信号
（ライン２１５）および装置リクエスト信号（ラ
イン２５７）ならびに読取りおよび書込み信号を
使用して、チヤネルまたは装置のいずれかバツフ
ア１８９にデータを一時記憶しており、バツフア
１８９からデータを取出しているかを決定する機
能を有する。 リクエストフリツプフロツプ２６７Ａおよび２
６７Ｂは制御論理部がリクエストのサービスを終
るまで、リクエストを記憶する機能を有する。 クリツクフリツプフロツプ２６９は、リクエス
ト同期フリツプフロツプ２７１Ａ，２７１Ｂおよ
びリクエスト実行ゲート２７５Ａ，２７５Ｂによ
り使用される２相クロツタ信号を発生する。 リクエスト同期フリツプフロツプ２７１Ａおよ
び２７１Ｂはクロツク発生フリツプフロツプ２６
９に対するリクエストを同期させ、実行リクエス
トを安定させる機能を有する。 優先度決定ゲート２７３は実行リクエストの１
つをピツクアツプし、他のリクエストをホールド
オフさせる働きをする。 また、リクエスト実行ゲート２７５Ａおよび２
７５Ｂは同期したリクエストにより種々のリクエ
ストを実行させる機能を有する。 ライン２６３および２６５上の各出力信号は、
前述のように、ストレスカウンタを増加、減少さ
せ、バツフアメモリーまたは出力バツフアを更新
し、入力ポインタまたは出力ポインタを更新する
というような種々の機能を実施する。 さらに、各信号は第２６図に示すライン２７７
Ａおよび２７７Ｂを介して適当なリクエストフリ
ツプフロツプをクリアする機能を有する。 前述のように、第１５図、第１６図および第１
７図は、Ｉ／Ｏシステムの３つの作動シーケンス
を示す。 Ｉ／Ｏシステムの作動において、プロセツサモ
ジユール３３と、デイスク４５のような特定装置
間における平常のデータ転送には、転送を開始さ
せるEIOシーケンスを含む。 EIO命令は特定のデバイスコントローラおよび
装置を選択し、遂行すべき作動を規定する。 デバイスコントローラ４１は、デバイスコント
ローラ４１と特定装置間のＩ／Ｏチヤネルを始動
させる。 すなわち、デバイスコントローラ４１は首期的
にチヤネル１０９に再接続を行い、デバイスコン
トローラ４１とチヤネル１０９間にデータの転送
を行うようにする。周期的に再接続を行うように
したのは、チヤネルから装置へ、あるいは装置か
らチヤネルへのいずれに対してもデータの転送を
行いうるようにするためである。 データの転送が終了すると、デバイスコントロ
ーラ４１はCPU１０５に割込みを行い、前記
CPU１０５はIIOまたはHIIOシーケンスを発出し
てこれに応答する。 IIOシーケンスは割込み中の装置と転送が終了
した状態が一致することを決定する。 HIIOシーケンスは、高優先度Ｉ／Ｏ割込みに
応じて発出されることを除いては、IIOシーケン
スと同様である。 “Ｉ／Ｏ実行”CPU命令（EIO命令）は第１５
図に示すＴ母線状態変化により定義される。 第１５図の一番左側に示す最初の状態は非作動
（NOP）状態またはアイドル状態であり、その他
の状態は、第１８図に対応する略号で示した次の
状態、すなわち、ロードアンドレスおよびコマン
ド（LAC）、ロードパラメータ（LPRM）、リー
ドデバイスステータス（RDST）、デイセレクト
（DSEL）およびアポートインストラクシヨン
（打切り命令、ABTI）と同じものである。 第６図、第７図および第８図に示す状態変化図
の場合と同じく、実線矢印は状態変化を示し、点
線矢印は状態変化が起る前に起らなければならな
い状態を示す。 第１５図に示すEIO命令およびその実行は、
CPU１０５のマイクロプロセツサ１１３（第１
２図参照）の直接制御のもとに行われるようにす
る。 このCPU始動は、第１５図においては、ライ
ン１１７により状態マシンにより状態マシンに伝
送される形で示してある。この始動信号はＴ母線
がアイドル状態の場合のみ受入れられるようにす
る。 CPU始動信号がいつたん供給されると、Ｔ母
線はNOP（アイドル）状態からLAC状態に進
む。 LAC状態またはLAC機能においては、CPU１
０５内のレジスタスタツク１１２の最上部からワ
ードが取出され（第１２図参照）、Ｄ母線１６１
（第１４図参照）上に導出されるようにする。 このワードは、前述のように、特定デバイスコ
ントローラ４１およびおよび特定の周辺装置４
５，４７，４９，５１または５３（第１図参照）
を選択するのに使用するほか、実行すべき作動を
規定するためにも使用する。 Ｔ母線は、次のＴ母線サイクルにLPRL状態に
進む。 ロードパラメータ（LPRM）状態においては、
CPU１０５（第１２図参照）内のレジスタスタ
ツクの最上部のすぐ下にあるワードがＩ／Ｏチヤ
ネル１０９を介してＴ母線１６１（第１４図参
照）上に供給され、前のLAC状態の間に選択さ
れたデバイスコントローラ４１に伝送されるよう
にする。 第１５図に点線矢印で示すようなハンドシエー
クサイクルの終了時には、Ｔ母線はRDST状態に
進む。この状態においては、デバイスコントロー
ラ４１は装置ステータス（選択された特定装置の
ステータスおよび当該装置の状態を記述する信号
のセツトを含む。）をデバイスコントローラ４１
からCPUに戻し、これをCPU１０５内のレジス
タスタツト１１２の最上部の一時記憶させる。 ロードパラメータ（LPRM）状態およびリード
デバイスステータス（RDST）状態の間には、若
干の誤りが発生する可能性がある。これらの誤り
には、パリテイ誤り、ハンドシエークタイムアウ
ト（時間切れ）およびステータスワード内の誤り
表示が含まれる。なんらかの誤りが発生した場合
には、Ｔ母線マシン１４３（第１３図）はRDST
状態から打切り命令（ABTI）状態に進む。 ABTI状態は、Ｉ／Ｏチヤネル１０９を介して
デバイスコントローラを通過した前のLAC情報
およびLPRM情報を無視するようデバイスコント
ローラ４１に命令し、次いで、Ｔ母線（チヤネ
ル）はNOP（アイドル）状態に戻る。 第１５図の上部分岐部の点線矢印１１４で示す
ように、RDST状態の後、誤りが検出されなかつ
た場合はＴ母線はデイセレクト（DSEL）状態に
進む。 Ｔ母線がDSEL状態にあるときは、デバイスコ
ントローラ４１はその選択ラツク回路１７３をク
リアして、それに対して発出される命令（LAC
状態の間にはデバイスコントローラを通過する）
に応答し、Ｔ母線はNOP（アイドル）状態に戻
る。 Ｉ／Ｏシステムの作動時には、非同期モードで
発生する状態リクエスト信号が存在する。例え
ば、再接続信号は、チヤネルがデータをコントロ
ーラに転送することをリクエストするため、EIO
シーケンス後に生成され、また、デバイスコント
ローラ４１は種々の異なる条件、すなわち、EIO
シーケンスの終了を報知するという条件、あるい
は周辺装置における異常状態を報告するという条
件のもとで割込みリクエストを主張する。 装置リクエストラインは特定のＩ／Ｏ母線３９
に接続されたすべてのデバイスコントローラのポ
ート部４３に共通である。 チヤネル１０９はラインRCI（第１４図の１４
５）を介して行われる再接続リクエストに応答
し、また、CPU１０５は、IIOシーケンスに
LIRQライン１４７（第１４図参照）を介してな
されるリクエストに応答し、HIIOシーケンスに
HIRQライン１４９を介してなされるリクエスト
に応答する。 チヤネル１０９またはCPU１０５が装置リク
エスト信号に応じて行う第１の事柄は、それがリ
クエストを主張している最高優先度のデバイスコ
ントローラであることを決定することである。す
なわち、チヤネル１０９に対して同時にリクエス
トを主張しているデバイスコントローラ４１は複
数個存在しうるため、チヤネルは所定の優先順位
計画にしたがつて特定のデバイスコントローラを
選択する。 本発明実施例においては、３２までのデバイス
コントローラ４１を単一のチヤネル１０９に接続
することが可能である。 32個のデバイスコントローラは16ビツトデータ
母線１６１を使用して、それらをスターポーリン
グ状に接続し、さらに、１つの付加的ライン１５
１を使用して３２のデバイスコントローラをそれ
ぞれ16のコントローラよりなる２つの群に分割し
ている。16のデバイスコントローラの１つの群と
他の群との間には、優先度を割当て、さらに、各
群内の16のデバイスコントローラ間にも優先度を
割分てる。この場合、ポーリングシーケンスの間
にＤ母線のビツト零に応答する装置は、ランク内
で最高の優先度を有し、ビツト15に応答する装置
は最低の優先度を有するものとする。 ここで留意すべきことは、以下に説明しようと
しているポーリングには第１６図および第１７図
に関する状態記述が含まれるほか、各図の選択
（SEL）状態の間に起るハンドシエークが含まれ
るということである。 第１６図および第１７図において、チヤネル１
０９はランクラインを０にセツトし、レスポンス
が再接続リクエストに対するものである場合は、
Ｔ母線機能RPOL（第１６図）を与え、一方、
CPU１０５は、それがIIOシーケンスに応答して
いる場合、LPOL（第１７図）Ｔ母線機能を与
え、HIIOシーケンスに応答している場合、
HPOLT母線機能を与える。この点が、ポーリン
グに関する第１６図（チヤネル応答）と第１７図
（CPU応答）の唯一の主要な相違点である。 第１６図において、また、RCIライン１４５
（第１４図参照）の主張に対するチヤネル１０９
の応答において、ンク零に応答することが未定の
再接続リクエストをもつたすべての装置がＤ母線
上に１ビツトレスポンスを置く。すなわち、これ
らすべての装置がランク内のそれぞれの優先度に
対応するＤ母線１６１の１つのラインを主張する
ことになる。 チヤネル１０９は優先度決定レジスタ１３５
（第１３図参照）にＤ母線応答信号を転送する。
この優先度決定レジスタ１３５の出力は、前述の
優先順位計画にしたがつて、どのデバイスコント
ローラが最高の優先度を有するかを決定し、か
つ、接続されたデバイスコントローラによるラン
ク零を主張（アサート）するビツトがある場合、
Ｄ母線１６１上に適当なビツトを送り返す（アサ
ートバツクする）。 優先度決定レジスタに対してランク零の応答を
主張している装置が１つ以上存在する場合には、
接続されたすべてのデバイスコントローラに対し
てＴ母線上の選択（SEL）機能とともに優先度決
定レジスタの出力が供給され、そのランク零の優
先度が優先度決定レジスタの出力とマツチするデ
バイスコントローラがそれぞれを選択ビツト１７
３にセツトし（第１９図参照）、かくして、当該
ポート部は、シーケンス内の次の状態に応答す
る。これが、第１６図にランク零のRPOLで示す
状態から選択（SEL）状態に進む実線矢印で示し
た作動モードである。 ランクラインが零に等しいとき被応答装置が存
在しないことを優先度決定レジスタ１３５が決定
した場合は、チヤネル１０９はランクライン１に
セツトし、再度RPOL Ｔ母線コマンドを発す
る。次に、優先度決定レジスタがランク１でレス
ポンズが起つたことを決定した場合には、チヤネ
ル１０９は前と同じようにＴ母線選択機能を主張
する。 しかしながら、優先度決定レジスタがランク１
でレスポンズがなかつたことを決定した場合は、
チヤネルは第１６図に状態NOPで示すアイドル
状態に戻る。 この後者の場合は、１つのポート部４３に発生
しうる障害の事例で、この場合、システム３１は
他のポート部４３を介して当該特定デバイスコン
トローラにアクセスされる。 前述のように、CPU１０５により始動される
IIOまたはEIIOシーケンスに応じて行われる優先
度決定レジスタの作用は、デバイスコントローラ
４１からライン１４５に供給される再接続イン信
号（RCI信号）に応じてチヤネルにより始められ
る再接続シーケンスに対する優先度決定レジスタ
１３５のレスポンスと同様である。 第１６図において、再接続シーケンスは、リク
エストを行つている最高優先度デバイスコントロ
ーラ４１を再接続するために前述のポーリングシ
ーケンスとともに始まる。 再接続シーケンスにおける次のステツプは、装
置アドレス比較器１９３内にある実際のデバイス
コントローラ番号を決定することである。前述の
ように、装置アドレス比較器１９３は物理的デバ
イスコントローラ番号を決定するためのジヤンパ
ーを含む。これらは、特定ポート部を決定するた
めEIOシーケンス中にLAC Ｔ母線機能に関して
使用したものと同じものである。再接続シーケン
スにおいては、上記のジヤンパーにより決められ
るアドレスは、この装置用のバツフア記憶或を規
定するテーブルにアクセスさせるため、Ｔ母線
RAC状態の間にＤ母線を介してＩ／Ｏチヤネル
に戻される。 また、このほか、転送の方向（すなわち、プロ
セツサモジユールに対する入力転送か、出力転送
か）を決定することも必要である。リクエストさ
れた転送の方向を装置アドレスを決定するため、
チヤネルはRAC Ｔ母線機能を主張し、デバイス
コントローラ４１はデバイスコントローラアドレ
スと転送方向をチヤネルに戻す。 チヤネルはデバイスコントローラ４１により戻
された装置アドレスを使用して、この特定デバイ
スコントローラおよび装置に対するメモリー１０
７内のバツフア記憶域１３８を規定するＩ／Ｏ制
御テーブル（IOC）１４０（第１２図）内の２ワ
ードエンドリー１４２にアクセスする。 ２ワードエントリー１４２のフオーマツトは第
１２図の拡大図に示すとおりで、第１２図におい
ては２ワードの各欄の詳細を図示してある。 IOCテーブル１４０内には、特定プロセツサモ
ジユール３３に関するＩ／Ｏ母線３９に接続した
32個の各デバイスコントローラ４１の８つの各装
置に対する２ワードエントリー１４２を含み、各
プロセツサモジユール３３はそれ自体のIOCテー
ブルを有する。 各２ワードエントリーは、主メモリー内のバツ
フア記憶場所および特定装置への特定データ転送
中における任意の特定時間に転送すべきバツフア
記憶域の残りの長さを記述する。したがつて、第
１２図に記号で表示するように、上側のワード
は、それとの間にバーストにより転送を行う転送
アドレスを規定し、また、下側のワードはバツフ
ア記憶域の残りの長さを規定するバイトカウント
ならびに転送の状態（ステータス）を規定する。 転送の状態（ステータス）を表わす欄は保護ビ
ツトＰとチヤネル誤り欄CH ERRを含む。チヤ
ネル誤り欄は７までの番号を付した誤りの任意の
１つの表示するよう設定可能な３つのビツトを含
む。 転送アドレスおよびバイトカウントは各再接続
およびデータ転送シーケンス（バースト）の終了
時にIOCテーブル１４０において更新されるよう
にする。各バーストの終了時には、転送アドレス
はカウントアツプされ、バイトカウントはカウン
トダウンされるようする。その量はバースト期間
中に転送されるバイト数を反映する。 また、第２のワード（下側のワード）は(1)再接
続およびデータ転送シーケンス中に偶々起つた任
意の誤りを〓後における分析のために報知する
欄、(2)メモリ１０７のバツフア記憶域を書込みが
行われず読取り専用とするよう規定するための保
護ビツトを含む。 保護ビツトはデバイスコントローラ４１の障害
からプロセツサメモリーを保護する働きをする。
すなわち、リードアドレスおよびコマンド
（RAC）Ｔ母線機能の間に、デバイスコントロー
ラ４１がチヤネル１０９への転送方向に戻つたと
き、デバイスコントローラ４１内の障害により、
デバイスコントローラが誤つて入力転送を規定す
るおそれがある。この場合には、チヤネルはIN
状態に進み、デバイスコントローラからメモリー
にデータを転送することになり、バツフア１３８
内のデータを失う可能性がある。保護ビツトは、
チヤネルがこのバツフア記憶域に書込まないこと
をプログラムに規定させることを可能にする。す
なわち、この場合、装置は出力転送のみを規定す
ることができる。 転送アドレスは論理径路１３９Ｂ（第１２図参
照）を規定する。 チヤネルはチヤネルメモリーアドレスレジスタ
１２９（第１３照参照）内に転送アドレスを一時
記憶させ、キヤラクタカウントレジスタ１３１
（第１３図参照）内にバイトカウントを一時記憶
させる。 チヤネルは、第１６図に示すLAC状態の間に
チヤネルが装置から検索した転送の方向に応じ
て、Ｔ母線をIN状態またはOUT状態のいずれか
に置き、論理径路１３９Ｃ（第１２図参照）を規
定するために、チヤネルメモリーアドレスレジス
タ１２９を使用して、デバイスコントローラ４１
とメモリー１０７間にデータの転送を行わせる。
またチヤネルメモリーアドレスレジスタ１２９お
よびキヤラクタカウントレジスタ１３１は、バー
スト期間中に各ワードが転送される際更新される
ようにし、将来とも転送すべきキヤラクタの数お
よびバツフア内の次のアドレスに反映させるよう
にする。また、バーストの終了時には、チヤネル
メモリーアドレスレジスタ１２９およびキヤラク
タカウントレジスタ１３１の内容はIOCテーブル
１４０内に書込まれるようにする。 以下、作動について説明すると、入力転送に際
しては、装置からチヤネルに転送される各ワード
に対して、チヤネル１０９は前述のハンドシエー
タ機構により、ワードを受入れ、Ｉ／Ｏデータレ
ジスタ１２７（第１３図参照）内にそれを一時記
憶した後、論理径路１３９Ｃ（第１２図参照）に
より決められたメモリー内のバツフア記憶域に前
記ワードを転送する。 また、出力転送に際しては、チヤネル１０９は
バツフア記憶域から論理径路１３９Ｃを介してワ
ードを取出し、これをチヤネルメモリーデータレ
ジスタ１２５に転送する。次いで、チヤネルは
Ｉ／Ｏデータレジスタ１２７（第１３図）にワー
ド転送し、デバイスコントローラとハンドシエー
タして、ワードをそのインターフエースデータレ
ジスタ２１３に受入れさせる。 また、チヤネルによりＩ／Ｏデータレジスタ１
２７内のワードを装置に対してハンドシエークさ
せ、同時に、メモリー１０７から転送中の次のワ
ードをリクエストし、かつ受入れて、これをチヤ
ネルメモリーデータレジスタ１２５に一時記憶さ
せるようなパイプライン構成によりＩ／Ｏチヤネ
ルの高速転送を可能にすることができる。この場
合装置に対してワードを送出するには、メモリー
よりのワードを装置に対して受入れるのと同じ時
間を必要とするため、上記のような２つの作動を
オーバーラツプさせることができる。 また、各ワードには２つのバイトが存在するの
で、バースト期間中には、チヤネルは転送される
すべてのワードに対してキヤラクタカウントレジ
スタを２だけ減少させる。 バースト転送は、通常の状態あるいは誤り状態
の２つの方法で終了させることができる。 この通常状態による転送の終了には２つのケー
スが考えられる。 第１の作動状態においては、キヤラクタカウン
トレジスタ１３１が転送すべく残されている１ま
たは２バイトのカウントに達し、この位置におい
て、チヤネルは転送の終りに到達したことを表示
するEOT信号（第１４図のライン１６５）を主
張する。すなわち、カンウトが１に達した場合
は、チヤネルはEOT信号およびPAD OUT（第
１４図のライン１６７）を主張し、奇数バイトに
より転送の終了を表示する。また、キヤラクタカ
ウントが２に達した場合は、チヤネルはEOT信
号を主張する。ただし、この場合には、母線上の
両バイトが有効であるためPAD OUT信号（第１
４図のライン１６７上のPADO信号）を必要とし
ない。 いずれの場合にも、デバイスコントローラ４１
はライン１５９（第１４図参照）上のSTI（スト
ツプイン）信号を主張することにより応答する。
また、デバイスコントローラ４１は、チヤネルが
PADO（PAD OUT）信号を主張した場合には、
ライン１６９（第１４図）上のPAD IN
（PADL）信号をも主張する。 要するに、この転送終了の第１のケースの場
合、転送は、バーストでなく、チヤネル１０９に
より終了させられる。 もう１つの通常の終了状態は、デバイスコント
ローラ４１がチヤネルSVO（サービスアウト）
信号に応じてSTI（ストツプイン）信号を主張す
ることによりバーストを終らせる場合で、これは
バツフア１８９（第１９図）参照）が第２３図に
点２２９で示すように最小ストレスの状態に到達
したことを意味する。 STI（ストツプイン）信号は出力転送または入
力転送に際して起りうる。 入力転送に際しては、デバイスコントローラ４
１が転送のみならずバーストをも終らせようと欲
する場合にデバイスコントローラ４１はSTI（ス
トツプイン）信号を主張し、さらに最後のワード
上の奇数バイトを表示するため、PAD IN
（PADI）信号をも主張ることができる。 第１６図に示すように、OUTおよびINを丸印
で囲んで表示した出転送または入力転送のいずれ
かの場合に、誤りのない状態（STTまたは
EOT）で転送が終了したときには、チヤネル１
０９は、前述のように、IOCテーブルエントリー
を更新し、第１６図に示すアイドル（NOP）状
態に戻る。 また、前述したように、転送は誤り状態によつ
ても終了させることができる。 バースト期間中、誤りが発生するケーストして
は次のようなものが考えられる。 第１は、前述のようにIOCテーブル内にその保
護ビツトがセツトされているバツフアに対してデ
バイスコントローラが入力転送をリクエストする
場合がある。 第２はデバイスコントローラ４１がチヤネル１
０９よりのPAD OUT（PADO）信号に応じて
PAD IN（PADI）信号を戻さない場合である。 第３は、チヤネル１０９のＤ母線１６１上のバ
リテイ誤りを検出しない場合である。 第４は、デバイスコントローラ４１が、ハンド
シエークに関連して前述したような割当時間内に
チヤネル１０９よりのSVO（サービスアウト）
信号に応答しない場合である。 また、第５は、IOCテーブルエントリーにより
規定されたバツフア記憶域が、そのマツプマーク
の欠如しているページに交叉（クロス）する場合
である（メモリーシステムのマツピング機構に関
する記述を参照のこと）。 第６は、再接続インおよびデータ転送シーケン
ス中にメモリーにアクセスしながらマツプにアク
セスする際にパリテイ誤りが検出する場合で、こ
れについては、メモリーシステムのパリテイ誤り
チエツクに関す記述を参照されたい。 また、第７はチヤネル１０９がメモリーにてア
クセスするとき、メモリーシステムが訂正不能パ
リテイ誤りを検出する場合で、これについては、
このパリテイ誤りチエツクに関するメモリーシス
テムの記述を参照されたい。 上記のような誤り状態が起つた場合、チヤネル
１０９は第１６図に示すようにデータ転送打切り
（ABTD）状態に進み、デバイスコントローラ４
１に対して、誤りが発生し、データ転送を打切る
べきことを命令し、次いで、チヤネル１０９は第
１６図にNOPで示すアイドル状態に戻る。 誤りが発生したときは、チヤネル１０９はIOC
テーブルエントリーを更新して、前述のように
IOCテーブルエントリーの第２ワードの誤り欄に
前述の７つの誤りの１つを示す誤り殿号を与え
る。 したがつて、単一誤りが発生した場合は、当該
誤り番号がIOCテーブルエントリーの誤り欄に入
れられ、１つ以上の誤りが発生した場合は、チヤ
ネル１０９は回復する可能性の最も少ない誤りを
選択し、その誤りの番号のみをIOCテーブルエン
トリーの誤り欄に入れる。 また、このほかに発生する可能性のある他の形
式の誤りがある。すなわち、IOCテーブル内のカ
ウントワードが零のとき、デバイスコントローラ
４１はチヤネルに再接続しようとする。この場
合、チヤネルはデバイスコントローラに再接続を
させず、第１６図に関して前述したようなシーケ
ンスを進めるが、IOCテーブル内のカウントワー
ドが零であることをチヤネルが決定したときは、
チヤネル１０９は直ちに打切り（ABTD）状態に
進む。このことは、故障中の装置によりプロセツ
サメモリーに過度に書込みが行われないよう保護
を与える。 特定装置に対するIOCテーブルエントリー１４
２の第２ワードのバイトカウントにおいてカウン
トが零であり、かつ、デバイスコントローラ４１
がチヤネル１０９に再接続しようとする場合に
は、チヤネル１０９は上述のように、デバイスコ
ントローラ４１に対して打切り（ABTD）命令を
発し、２ワードエントリー１４２のチヤネル誤り
欄を零のままにする。 次いで、デバイスコントローラ４１は、データ
打切り（ABTD）Ｔ母線機能に応じ、チヤネル１
０９に対してラインHIRQまたはLIRQ（第１４
図に示すライン１４９または１４７）を介して割
込みリクエストを行う。 デバイスコントローラ４１は、これら２つのラ
インを介して任意の時間に割込みリクエストの行
うことができる。 割込みは、通常、チヤネルよりの打切り
（ABTD）、あるいは、デバイスコントローラ４１
または接続装帯内の誤り状態によりデータ転送が
終了したことを示し、もしくは、デバイスコント
ローラまたは接続装置内に特別な状態が起つたこ
とを示す。例えば、電源が供給され、電源が許容
レベルであることをPON回路が表示したとき、
デバイスコントローラはプロセツサモジユールに
割込みを行い、電源がオフまたは故障で、これま
でPON回路よりリセツトされていたため、その
内部状態がリセツト状態であることを示す。 プロセツサモジユール３３内で進行中のプログ
ラムは、割込みに応じて、Ｉ／Ｏ母線３９を介し
てＩ／Ｏ問合せ命令（IIO）または高優先度Ｉ／
Ｏ問合せ命令（HIIO）を発する。 IIO命令は低優先度Ｉ／Ｏ割込みに応じて、低
優先度割込みリクエスト（LIRQ）ライン１４７
第１４図参照）上に発出される命令であり、ま
た、HIIO命令は高優先度Ｉ／Ｏ割込みに応じて
高優先割込みリクエスト（HIRQ）ライン１４９
（第１４図参照）上に発出される命令である。 マイクロプロセツサ１１３（第１２図参照）
は、チヤネル制御論理部１４１およびデータ径路
論理部１２３の制御を受け、EIO，IIOまたは
HIIOの命令を実行する。 これらの命令に対するシーケンスは第１７図に
示すとおりで、シーケンスは前述のようにポーリ
ングシーケンスとともにスタートする。 すなわち、IIO命令は、Ｔ母線機能低優先度割
込みポーリング（LPOL）を用いて、シーケンス
内でポーリグを行い、ま、HIIO命令はＴ母線機
能高優先度割込みポーリング（HPOL）を用い
て、シーケンス内でポーリングを行う。 前述したように、ポーリングシーケンスは、第
１７図に示すＴ母線機能選択（SEL）を用いて適
当なデバイスコントローラを選択することにより
終了する。 かくして選択された適当なデバイスロントロー
ラ４１は最も高い優先度を有し、かつ割込みリク
エストを行つている当該デバイスコントローラで
ある。 シーケンスは第１７図に示すRIC（リードイン
タラプトコーズ）Ｔ母線機能に進み、デバイスコ
ントローラ４１はＤ母線１６１（第１４図参照）
上に装置従属ステータスを戻すことによりRIC
Ｔ母線機能に応答する。 ここで、マイクロプロセツサ１１３（第１２
図）はＤ母線１６１からステータスを読取り、こ
れをレジスタスタツク１１２（第１２図）の最上
部に一時記憶させる。 次いで、シーケンスは第１７図に示すRIST
（ワード割込みステータス）Ｔ母線機能に進み、
デバイスコントローラ４１は、デバイスコントロ
ーラ番号、ユニツタ番号および４つの専用ステー
タスビツトをＤ母線上に変すことにより、この
RIST Ｔ母線機能に応答する。 ４ビツトステータス欄のビツトの２つは、それ
ぞれ、打切り（ABTD）およびパリテイ誤りを表
示する（このパリテイ誤りは再接続およびデータ
転送シーケンスの間に発生する）。 マイクロプロセツサ１１３はＤ母線の内容、す
なわち、コントローラ番号、装置番号および割込
みステータスのコピー（写し）をとり、前記Ｄ母
線の内容をレジスタスタツク１１２の最上部に一
時記憶させる。 シーケンス期間中に誤りが発生しなかつた場合
には、シーケンスはDSEE（デイセレクト）状態
に進んで、デバイスコントローラ４１をデイセレ
クタ（選択を解く）し、次いで、シーケンスは、
第１７図の上で示すようにアドレス（NOP）状
態に進む。 これに対して、誤りが発生した場合には（この
誤りはチヤネルにより検出されたパリテイ誤りま
たはハンドシエークタイムアウトである）。チヤ
ネルは第１７図に示すように、RIST状態から
ABTI（打切り命令）状態に進んで、デバイスコ
ントローラ４１をデイセレクトし、次いで、チヤ
ネル１０９は第１７図の下の線で示すようにアド
レス（NOP）状態に戻る。 前述のように、プロセツサモジユールとＩ／Ｏ
装置間のＩ／Ｏ作動は、標準的には、EIOシーケ
ンスで始まり、若干数の再接続およびデータ転送
シーケンスが続き、IIOシーケンスで終るような
シーケンス群よりなる。これらのシーケンスは、
複数の異なる／Ｏ作動からインターリーブさせる
ことができるので、見掛け上、複数の装置による
Ｉ／Ｏの同時作動を与えることができ、したがつ
て、多数の装置を同時にアクセスさせることが可
能となる。この場合の正確な装置の数は、チヤネ
ル帯域幅と各装置により使用される実際の帯域幅
により決まる。 上述のＩ／Ｏシステムおよびデユアルポートデ
バイスコントローラの機構（アーキテクチヤ）お
よび作動は多くの重要な利点を与えることができ
る。 こられの利点としては、(a)広汎な周辺装置とイ
ンターフエースできる融通性を有すること、(b)資
源（リソース）の最大利用ができること、(c)マル
チプロセツサシステム内で周辺装置をアクセスさ
せる場合においてフエイルソフト環境を与えてい
ること、(d)オンライン保守およびマルチプロセツ
サシステムの品質向上能力を有すること、(e)Ｉ／
ＯシステムおよびCPUにより多数の同時処理を
行う必要のあるオンライン処理システムにおい
て、プロセツサスループツトまたはＩ／Ｏスルー
プツトを排他的に強めるのでなく、システム全体
として最大のスループツトを与えていることなど
があげられる。 本発明マルチプロセツサシステムの場合は装置
形成に関する固有の特性に事前に仮定していない
ため、広範囲の装置とインターフエースできる融
通性を与えることができ、かつ、広汎な装置の作
動を包含しうるような構造および作動を与えるこ
とができる。 また、本発明においては、主として、メモリー
帯域幅を最大限に使用することにより、資源（リ
ソール）の最大利用を可能にしている。すなわ
ち、各装帯には最小のメモリー帝域幅を使用せる
ようにし、かくしてかなり多数の装置を特定の
Ｉ／Ｏ母線に関連させるようにしている。また、
本発明によるＩ／Ｏ母線の固有速度とバツフアリ
ング技術とにより、督定の各転送を記憶速度によ
つてのみ制限される可成り速い速度で実施するこ
とを可能にしている。また、転送をバーストモー
ドで行うようにしているため、各転送に関連する
オーバーヘツド（無駄な時間）を最小にすること
ができ、かくして、チヤネル帯域幅の最大利用と
高速周辺装置の使用を可能ならしめることができ
る。 また、本発明は周辺装置に対してフエイルソフ
トアクセスを与えることができる。すなわち、各
周辺装置に対しては余裕のある通信径路を与え
て、任意の特定径路上の障害を封じ込めるように
し、１つの径路内における特定モジユールの障害
により当該装置への他の径路内のモジユールの作
動に影響を与えないようにしている。 本発明によるときは、径路上のデータの完全さ
をチエツクし、シーケンス障害をテエツクし、ま
た、タイミング障害をチエツクする広汎な誤りチ
エツクを与えている。 さらに、本発明の場合は、周辺装置かそれ自体
のバツフアまたはシステムのメモリーに影響を与
えないような保護機能を与えるようにしている。
これらの保護機能には、各IOCテーブル内の個別
カウントワードとIOCテーブル内の保護ビツトが
含まれる。また、IOCテーブルはチヤネルにより
アクセス可能であるが、装置によつてはアクセス
できないようにし、これにより当該装置に割当て
られていない任意のメモリーに装置をアクセスさ
せないようにするための第２の保護レベルを与え
るようにしている。 また、本発明によるときは、Ｉ／Ｏ母線内の少
数のラインのみを使用して、融通性があり、かつ
強力なＩ／Ｏシステムを与えることができる。 また、電源のターンオンまたはターンオフ時に
おけるデバイスコントローラの作動を明確に規定
することにより、この時間中のＩ／Ｏ母線を誤り
信号から保護し、かつ、オンライン保守およびシ
ステムの品質向上を可能にしている。 本発明においては、複数のバツフアを相互に通
信を行うことなく共同作動させうるようなストレ
スを使用している。 また、オーバーラツプ転送および処理を行うこ
とによりオンライン処理システムを与えるように
している。 また、多チヤネル直接メモリーアクセスは、平
行転送ならびに装置をアクセスする際の最小待ち
時間を与えるためのインターリーブバーストを与
える。各バーストは最小のメモリーオーバーヘツ
ドを必要とし、かつプロセツサによるメモリーの
最大利用を可能にする。この組合せにより、Ｉ／
Ｏ帯域幅の最大限使用とプロセツサの最小限の束
縛（タイアツプ）を可能とすることができる。 配電システム マルチプロセツサシステムは従来の技術よる
種々の問題点を解決した配電システムを有する。 種々の既知のシステムにおいては、システムの
構成素子に所要の保守を行う場合、プロセツサシ
ステムを停止させることを必要とし、また、電源
系統の障害により全プロセツサシステムがストツ
プする可能性があつた。 この配電システムの場合は、複数個の分離形個
別電源を設け、オンライン保守を可能とし、かつ
各デバイスコントローラに余裕のある電力を供給
するような方法で各電源からプロセツサモジユー
ルおよびデバイスコントローラに電力を供給する
ようにしている。 ここにいう“オンライン”とは、システムの一
部がオンラインのとき、システムの当該部分は電
源オン状態にあり、かつ、システムとともに作動
して有用な働きを実行しうる状態にあることを意
味する。 したがつて、“オンライン保守”とは、システ
ムの残りの部分を上述の定義によるオンラインに
保持しながら、システムの一部に、定期的予防保
守または修理作業を含む保守を行うことを意味す
る。 マルチプロセツサシステムの残りの部分をオン
ラインの作動状態保持しながら、任意のプロセツ
サモジユールまたはデバイスコントローラの電源
を低下（ダウン）させ、当該プロセツサモジユー
ルまたはデバイスコントローラに関して電源オフ
状態で保守を行うことができ、しかも、アンダー
ライターズラボラトリー（Underwriters
Laboratory）安全要求に完全に合致するような
方法でオンライン保守を行うことが可能となる。 また、この配電システムにおいては、ダイオー
ドスイツチング配置を介して２つの独立電源から
各デバイスコントローラに電力を供給するような
接続とし、前記スイツチング配置により、両電源
が作動状態にあるときは両電源からデバイスコン
トローラに電力を供給しうるようにするととも
に、一方の電源が故障のときはいずれかの電源か
ら電力を供給しうるようにし、電源の１つの障害
時における切換えに際し、電源の脈動または中断
を生ずることなく円滑に切換えが行われるように
し、関連の電源の１つに障害が生じた場合でもデ
バイスコントローラに対して電源の中断を生ずる
ことのないようにしている。 第３０図は各デユアルポートデバイスコントロ
ーラ４１用の主電源および代替電源を具えた配電
システムを示す。図において符号数字３０１は電
源システムの全体を示す。 配電システム３０１は、各デユアルポーテデバ
イスコントローラ４１に対してそれぞれ主電源お
よび代替電源の双方をもたせるよう構成する。か
くすれば、各デバイスコントローラはそれぞれ２
つの独立した個別電源を有することになるため、
特定デバイスコントローラに対する主電源の障害
があつても、当該デバイスコントローラ（したが
つて、そのコントローラに関連するすべての周辺
装置）が不作動になることはない。本例の場合
は、スイツチング配置により代替電源への自動切
換えを行うようにし、デバイスコントローラを継
続的に作動させるようにしている。このように、
配電システムをデバイスコントローラのデユアル
ポートシステムと共同作動させることにより、単
一ポート部または単一電源のいずれかに障害を生
じた場合でも、途中で作動を停止することなく、
周辺装置へのアクセスを可能にしいる。 さらに、第３０図示配電システム３０１は、各
プロセツサモジユール３３ならびに関連のCPU
１０５およびメモリー１０７に対して当該プロセ
ツサモジユール専用の独立した個別電源を与える
という利点を有する。したがつて、本配置による
ときは、任意の単一電源が障害を生じた場合、も
しくは電源または関連のプロセツサモジユールの
修理、サービス等のため任意の１電源を手動によ
り切断した場合、その影響は実際には特定の１プ
ロセツサモジユールに限定され、マルチプロセツ
サシステム内の他の任意のプロセツサモジユール
の作動に影響を及ぼすことはない。 このように、第３０図配置システム３０１は個
別プロセツサモジユールおよびデユアルポートデ
バイスコントローラとともに機能し、任意の１電
源の障害または切断により全システムを停止させ
たり、任意の周辺装置を不作動にすることのない
ようにしている。 配置システム３０１は複数個の独立した個別電
源３０３を含み、前記電源３０３の各々は特定の
関連プロセツサモジユールのCPUおよびメモリ
ーに電力を供給するための専用のライン３０５
（実際には、第３３図に示すような多重ライン母
線３０５）を具える。 各デバイスコントローラ４１は主ライン３０
７、代替ライン３０９および自動スイツチ３１１
を介して２つの電源３０３に対応せしめる。 また、主ライン３０７および代替ライン３０９
とデバイスコントローラ間に手動スイツチ３１３
を配置し、各デバイスコントローラ４１と関連さ
せるようにする。 第３１図はスイツチ３１１および３１３の詳細
図、第３２図は電源３０３の素子構成を示す詳細
図である。 第３２図に示すように、各電源３０３は主電源
から電力を取得するための入力コネクタ３１５を
有する。前記入力３１５はこれとAC−DC変換器
３１７に接続し、前記AC−DC変換器の出力から
ライン３１９上に5Vの中断可能電源（IPS）を導
出させ、この5V中断可能電源をCPU１０５、メ
モリー１０７およびデバイスコントローラ４１に
供給する。第３３図も併せて参照されたい。 また、AC−DC変換器３１７は第２出力ライン
３２１上に6V DC出力を導出し、これをDC−DC
変換器３２３に供給する（第３２図参照）。DC−
DC変換器３２３はライン３２５上に5V出力を導
出し、ライン３２７上に12V出力を導出する。 例示のシステムの場合、ライン３２５および３
２７よりの出力は中断不能電源（UPS）とし、こ
れらの電源出力をCPUおよびメモリー（半導体
メモリー使用の場合）に接続するようにする。半
導体メモリーの場合は、半導体メモリーへの電力
がなくなると、メモリー内に記憶されている全デ
ータを喪失するため、電源は中断可能なものであ
つてはならい。 ライン３１９上の5V中断可能電源について
は、この電力は電源の中断を許容しうるようなマ
ルチプロセツサシステムの部分に供給されるもの
であるため、中断可能電源と見做される。この
5V中断可能電源を半導体メモリー以外のCPUの
部分とメモリーのコアメモリー部分（コアメモリ
ー部分は電源がなくなつても記憶事報はなくなら
ない）のみに供給し、さらにデバイスコントロー
ラにも供給する。デバイスコントローラの場合に
は、以下に詳述するように、主電源の障害時には
代替電源がこれに代る。 ライン３２５および３２７上の電源は中断不能
電源でなければならないため、本発明において
は、DC−DC変換器３２３への入力用としてバツ
クアツプ電池を具える。このバツクアツプ電池は
電池および充電器モジユール３２９を含み、前記
モジユール３２９をライン３３１およびダイオー
ド３３７を介してDC−DC変換器３２３に接続す
る。 本例の場合、電池３２９は48Vの電圧を変換器
３２３に供給するようにしている。この電圧は変
換器３２３の入力の範囲内にある。 ダイオード３３３はライン３２１上の電圧が
48Vより低くなつたとき、電池から変換器３２３
に電力を供給させる働きをする。また、ダイオー
ド３３３はライン３２１上のAC−DC変換器の出
力48Vを超えたとき電池およびライン３３１から
電流が流れないようにする機能を有する。 また、各電源３０３は、出力ライン３１９，３
２５および３２７上に充分な電力が導出されない
ようなライン３１５上のAC入力電力の状態を検
知するため、電源警報回路３３５を具える。電源
警報回路３３５はライン３３７を介して関連の
CPU１０５に電源異常警報信号を伝送する。 電源３０３内における容量蓄積作用により、電
源警報信号とライン３１９における5V中断可能
電源喪失との間には充分な時間があるため、電源
がなくなる前に、CPUまその状態を救済するこ
とができる。 しかしながら、ライン３２５および３２７上の
中断不能電源は瞬時といえども中断しないように
しなければならず、入力ライン３１５の電源障害
時でも第３２図示配置によるバツクアツプ電池に
よりライン３２５上の電源に中断を生ずることの
ないようにしている。 他の電源０３が作動している間に、ある理由に
より特定の１電源３０３が異常となることがあり
うる。その場合にも、本発明配電システム３０１
により、電源３０３の異常の影響は特定の関連
CPUおよびメモリーに限定され、自動スイツチ
３１１により障害電源から代替電源への自動切換
えを行い、関連デバイスコントローラ４１の作動
を継続させることができる。このように、障害電
源に接続されていたデバイスコントローラ４１に
は、代替電源から所要電力が自動的にスイツチン
グされるので、マルチプロセツサシステムの他の
プロセツサモジユールおよび他の構成素子ととも
に作動を継続することができる。 第３１図に示すように、各自動スイツチ３１１
は２つダイオード、すなわち、主電源ライン３０
７に対応するダイオード３４１および代替電源ラ
イン３０９に対応するダイオード３４３を含む。 ダイオード３４１および３４３の機能は、主電
源およぶ代替電源を隔離した状態で主電源ライン
３０７と関連の電源３０３、あるいは代替電源ラ
イン３０９と関連の電源３０３のいずれかからデ
バイスコントローラ４１に電力を供給することで
ある。このように、両電源を隔離することによ
り、障害電源が関連の代替電源または主電源の異
常を招来しないようにしている。 平常作動状態においては、各ダイオードにはあ
る大きさの電流が流れるようにし、各デバイスコ
ントローラ４１への電力は、実際には当該デバイ
スコントローラ用の主電源と代替電源の双方から
供給されるようにし、一方の電源が障害を生じた
場合には、他の電源から全電力が供給されるよう
にし、この場合、まつたく電力の損失なく、この
転移が行われるよう形成している。 ダイオード３４１および３４３の両端には、僅
かな電圧降下があるため、ライン３０７および３
０９上の電圧はダイオード３４１および３４３の
電圧降下をカバーし、デバイスコントローラ４１
に正確に5Vを供給し続けるため、5Vより充分高
い電圧にする必要がある。また、ライン３０５は
ライン３０７および３０９と並列で、実際に、メ
モリー内でCPUに受信される電力も5Vとなるよ
うにする必要があり、これがため、ライン３０５
内に平衡ダイオード３３９を配置し、各CPUに
供給されるダイオード３３９より後の電圧が正し
く5Vとなるようにしている。 手動スイツチ３１３は、デバイスコントローラ
４１を取外し、サービスするための電源から切断
する必要を生じたとき、主電源および代替電源の
双方からデバイスコントローラを切離するための
ものである。 スイツチ３１３の構造の詳細は第３１図に示す
とおりである。図に示すように、スイツチ３１３
は手動スイツチ３４５、トランジスタ３４７、コ
ンデンサ３４８および３５０，３５２を含む。 手動スイツチ３４５を閉じるときトランジスタ
３４７はターンされ、この場合、デバイスコント
ローラ４１には電力が供給される。 デバイスコントローラ４１に対する電源のター
ンオンおよびターンオフは、電源オン（PON）
回路１８２を１回以上トリガするような脈動を生
ずることなく円滑に行われるようにすることが重
要である。帰還コンデンサ３４８は抵抗３５２と
あいまつてスイツチ３４５を閉じてトランジスタ
３４７をターンオンする場合、所要の平滑な傾斜
をもつて電源を立上らせる働きをする。 また、スイツチ３４５を開いて、トランジスタ
３４７をターンオフさせる場合、前記帰還コンデ
ンサ３４８は抵抗３５０とあいまつて電源の平滑
な立下りを与える。 本例の場合、すべてのダイオード３４１，３４
３および３３９には、順方向電圧降下のきわめて
小さいシヨツトキーダイオードを使用しており、
これにより電力消費の減少をはかつている。 前掲のＩ／Ｏシステムおぐびデユアルポートデ
バイスコントローラ４１の項で述べたように、各
デバイスコントローラ４１は、5V電源がいつ規
格値以下になつたかを検知するため電源オン
（PON）回路１８２を具える。PON回路１８２の
詳細については第２５図の参照されたい。PON
回路１８２はデバイスコントローラ４１をリセツ
トして、デバイスコントローラのすべてのロツク
を外し、デバイスコントローラそれ自体をスイツ
チ３１３により電源がターンオフされてときの既
知の状態に保持させる。また、スイツチ３１３に
より電源がターンオンされ、正しい規格値の5V
電圧がデバイスコントローラ４１に供給されて
後、PON回路１８２はデバイスコントローラを
復旧させ、作動状態に戻す働きをする。 第２５図に示す電源オン回路１８２の詳細につ
いては前掲のＩ／Ｏシステムおよびデユアルポー
トデバイスコントローラの項を参照されたい。 第３３図において、各電源３０３よりの電力は
垂直母線３０５を介して関連のCPUに伝送され
る。前記の各垂直母線３０５はそれぞれ５つの導
電層を有する成層母線バーにより形成する。 第３３図に記号で示すように、各垂直母線３０
５は大地電位に接続した２つの異なる導線を有す
る。 １つの導線は、5V中断可能電源（IPS）および
5V中断不能電源（UPS）の双方に対する大地電
位を与え、別の１つの導線はメモリー電圧に対す
る大地電位を与える。このメモリー電圧用導線は
メモリーに流れる電源の比較的大きい変動によ
り、CPUに供給される5V IPSまたは5V UPSが
影響を受けないようにするためのものである。 水平母線３０５，３０７は、第３０図に符号数
字で示すように主電源ライン３０７および代替電
源ライン３０９を含む。本発明実施例の場、母線
３０５，３０７は、１つの大地電位層と８つの電
圧層（第３３図に符号V1ないしV8で示す）を有
する９つの層による成層母線によりこれらを形成
している。 前記各電圧層はこれらを異なる電源３０３の
5V中断可能出力に接続する。すなわち、層V1は
点３５１において、第３３図に示すように一番左
側にある電源３０３および関連プロセツサモジユ
ール用の5V IPS電源に接続し、層V2は点３５３
において、第３３図の中央に位置するプロセツサ
モジユール用の5V IPS電源３０３に接続し、以
下これに準じて接続する。 水平母線には、各デバイスコントローラに使用
可能な共通接地層と８つの層（V1ないしV8）があ
るため、水平母線に沿つてある間隔をもたせて上
記８つの層に垂直タツプ３５５を設けることによ
り、主電源ライン３０７と代替電源ライン３０９
を特定の組のタツプに接続するだけで、各デバイ
スコントローラ４１を電源３０３の任意の２つに
対応させることが可能となる。例示のため、第３
３図においては、図の左側にあるデバイスコント
ローラ４１をタツプV1およびV3に接続し、右側
のデバイスコントローラ４１をタツプV2および
V3に接続している。 かくして、任意のデバイスコントローラ４１を
電源３０３の任意の２つに接続し、任意の１電源
を主電源として使用し、他の任意の１電源を代替
電源として使用することができる。 このように、本発明配電システムは多くの重要
な利点を与える。 すなわち、本配電システムは、マルチプロセツ
サシステムの残りの部分をオンラインで作動させ
ながら、あるプロセツサモジユールまたはデバイ
スコントローラに対する電源をダウンさせること
ができるため、オンライン保守を行うことができ
る。 また、本配電システムは、マルチプロセツサシ
ステムの残りの部分をオンライン状態で作動させ
ながら、電源ダウン構成素子のオンライン保守を
行うためのアンダーライターラポラトリー
（Underwriter Laboratory）安全要求にすべて合
致する。 さらに、各デバイスコントローラを２つの分離
電源に対応せしめているので、電源の１つの障害
が生じた場合でも、デバイスコントローラの作動
を停止させることはない。また、電子スイツチ配
置によるときは、２つの電源から１つの電源に転
移する際、デバイスコントローラが中断を生ずる
ことなく作動を継続するような方法で円滑に切換
えを行うことが可能となる。 メモリーシステム マルチプロセツサシステム３１の各プロセツサ
モジユール３３（第１照参照）はメモリーを含
む。 このメモリーを第１図に符号数字１０７で示
し、その詳細を第３４図に示す。 各プロセツサモジユール３３のメモリー１０７
は当該モジユールのCPU１０５およびＩ／Ｏチ
ヤネル１０９の双方に関連し、CPUおよびＩ／
Ｏチヤネルによるメモリーへのアクセス用として
デユアルポート部を有する。すなわちCPU１０
５（第１図および第３４図参照）はプログラムま
たはデータ参照のためメモリーにアクセス可能で
あり、またＩ／Ｏチヤネル１０９は、デバイスコ
ントローラ４１との間におけるデータ転送のた
め、CPUを経由するを要せず、直接メモリーに
アクセスできるようにする。上記のメモリーに対
するデユアルアクセスは第３４図に示すとおり
で、その構成および作動については第３４図によ
り以下に詳述することにする。 メモリーに対してデユアルアクセスを行うよう
にしたことの１つの利点は、CPUおよびチヤネ
ルのメモリーへのアクセスを時間的にインターリ
ーブさせることができるということである。すな
わち、CPUおよびチヤネルの双方がまさしく同
時にメモリーにアクセスしようとする場合以外
は、CPUまたはチヤネルはメモリーへのアクセ
スのため待たされる必要がない。したがつて、
CPUまたはチヤネルのうち一方のユニツトがメ
モリーにアクセスしている丁度その時間に、他の
ユニツトがメモリーにアクセスしようとする場合
まれに待たされることがあることを除いて、
CPUおよびチヤネルの双方は同時にそれぞれ別
個の機能を遂行することができる。 また、デユアルポートアクセスはバツクグラウ
ンドＩ／Ｏ作動を可能にする。すなわち、CPU
１０５はＩ／Ｏデータ転送の開始時および終了時
においてチヤネル１０９と関連させるだけでよ
く、実際にＩ／Ｏデータが転送されている期間に
は、それ自体他の機能を遂行することができる。 第３４図に示すメモリー１０７はそれぞれ16デ
ータビツトの262，144ワードよりなる物理的メモ
リーを含む。 メモリー内の各ワードは上記の16データビツト
のほか、メモリーがコアメモリーの場合は１つの
パリテイビツトを有し、半導体メモリーの場合は
６つの誤り訂正ビツトを有する。 前記パリテイビツトは単一ビツト誤りの検出を
可能にし、６つの誤り訂正ビツトは単一ビツト誤
りの検出および訂正を可能にするほか、すべての
ダブルビツト誤りの検出を可能する。 物理的メモリーはこれをそれぞれ1024ワードよ
りなる隣接ブロツク（以下ページと呼称する）に
概念に細分する。物理的メモリー内のページには
物理的記憶場所ゼロから始まるページ０から連続
的に番号を付する。本例の場合の物理的メモリー
のアドレス領域（０ないし261，143）には18ビツ
トの物理的アドレス情報を必要とするが、基本的
構造（アーキテクチヤ）においては、以下に述べ
るように、20ビツトの物理的アドレス情報を収納
し、使用するような構成としている。 本例の場合は、物理的メモリーを物理的に
32768ワードの物理的モジユールに分割し、８つ
のモジユールにより上記の262143ワードを与える
ようにしている。 メモリーに対するアクセスはすべて、４つの論
理アドレス記憶域、すなわちユーザーデータ、シ
ステムデータ、ユーザーコードおよびシステムコ
ードの各記憶域の１つに対してなされるように
し、すべてのCPU命令は、これらの物理的とは
異なる論理的アドレスを排他的に取扱うようにす
る。かくすれば、プログラマーは、実際の物理的
アドレスに係る必要はなく、完全に論理的アドレ
スをベースにしてプログラムを書くことができ
る。この場合、論理アドレスはメモリーシステム
のマツプ部により物理的アドレスに翻訳するよう
にする。 任意の所定論理アドレス記憶域内におけるアド
レス指定領域は16ビツト論理アドレス、０ないし
65，535である。したがつて、各論理アドレス記
憶域はそれぞれ1024ワードよりなる64の論理ペー
ジを含むことになる。 本例のメモリーシステムによるときには、論理
的ページと物理的ページを一致させる必要はな
く、オペレーテイングシステムまたはユーザープ
ログラムを含む種々の論理的ページを隣接する物
理的ページ内に置く必要もない。さらに、論理的
ページを物理的主メモリー内に配置するだけでな
く、デイスクのような補助メモリー内に配置する
こともできる。 これは仮想メモリー機構の実現を可能にする。
仮想メモリーは次の２つの利点を有する。 第１に、仮想メモリーは論理的アドレスが必要
とするものより小さい物理的主メモリースペース
の使用を可能にする。それは物理的補助メモリー
により物理的主メモリーを補足することができる
ためである。 第２に、仮想メモリーは複数のユーザーのアド
レススペースに物理的メモリーを共用させること
を可能にする。かくして、各ユーザーはオペレー
テイングシステム、ユーザー自身または他の油ー
ザー間の物理的メモリーの割当に関与するを要し
ない。 本例のメモリーシステムによるときは、あるユ
ーザーのプログラムを他のユーザーのプログラム
のメモリースペースから読出したり書込んだりで
きないよう保証することにより、多重プログラミ
ング環境にあるユーザーの間に保護を与えるよう
にし、ページングおよびマツプングシステムによ
りこれを行うようにしている。すなわち、あるユ
ーザーのプログラムの進行中は、当該ユーザープ
ログラム用のマツプは当該特定ユーザープログラ
ム用のメモリーページ（64までのコードページと
64までのデータページ）のみに指向し、当該特定
プログラムはそれ自体の論理アドレススペースの
範囲をこえてアドレスすることはできず、したが
つて他のユーザープログラムのメモリースペース
に書込んだり、それから読出したりすることはで
きない。 また、コードページを変更不能とすることによ
り、ユーザープログラムそれ自体が破壊されるこ
とを防止している。 このように、多重プログラミング環境で作動す
るユーザープログラムに対しては、各ユーザーマ
ツプをメモリー内のそれ自体のページのみに指向
させるようにしたこと、ならびにコートページを
変更下能としたことの２つのレベルの保護を与え
るようにしている。また、本例の場合、保護限界
レジスタなしにこの保護を得るようにするか、あ
るいは既知の技術でよく使われている保護キーを
用いて保護を与えるようにしている。 16ビツト論理アドレスの19ビツト物理的アドレ
スへの所定の翻訳はマツピング機構により行い、
このマツピング機構の一部として、マツプ内の探
索（ルツクアツプ）操作により物理的ページ番号
を得るようにし、次いでこの物理的ページ番号を
ページ内のアドレスと組合わせて完全な物理的メ
モリーアドレスを形成するようにしている。 この場合、ページ番号のみが翻訳され、マツピ
ング内ではページ内のオフセツトまたはアドレス
は絶対変更されないようにする。 本例によるときは、４つのマツプ部を具え、各
マツプ部を４つの論理アドレス記憶域（ユーザー
データ、システムデータ、ユーザーコードおよび
システムコード）の１つに対応させている。 このように論理アドレスを４つの異なる個別の
記憶域に分離させることは種々の利便を与える。 すなわち、この分離はプログラムをデータから
隔離してプログラムが絶体変更されないようにす
ることを保証しているほか、システムプログラム
およびデータをユーザープログラムおよびデータ
から隔離してオペレーテイングシステムをユーザ
ーエラーから保護している。 ４つのマツプ部は以下のとおりである。 マツプ０……ユーザーデータマツプ、種々のユ
ーザーデータ記憶域に対するすべてのアドレスは
このユーザーデータマツプを介して翻訳される。 マツプ１……システムデータマツプ、システム
データマツプはユーザーデータマツプと同じであ
るが、そのほかＩ／Ｏチヤネル、プロセツサ間母
線ハンドリングマイクロプログラム、または割込
ハンドリングマイクロプログラムのいずれかによ
るメモリー参照のすべてがこのマツプを規制す
る。システムデータマツプは16ビツトアドレスワ
ードを介してのみすべての物理的メモリーに対す
るチヤネルアクセスを与える。 マツプ２……ユーザーコードマツプ、このマツ
プは使用中ユーザープログラムを定義し、すべて
のユーザー命令および固定データはこのユーザー
コードマツプを介して得られる。 マツプ３……システムコードマツプ、このマツ
プはオペレーテイングシステムプログラムを定義
する。すべてのオペレーテイングシステム命令お
よび固定データはこのシステムコードマツプを介
して得られる。 各マツプ部は、各論理アドレス記憶域内の64の
ページに対応する64のエントリーを有し、各エン
トリーは次の情報を含む。すなわち、 (1) 物理的ページ番号欄（０ないし255の値をす
る）。 (2) マツプエントリー用の奇数パリテイビツト
マツプエントリーに書込みが行われる都度、マ
ツプ論理部によりパリテイビツトが生成され
る。 (3) 基準ヒストリー欄 基準ヒストリー欄に基準
ビツトを含み、当該マツプエントリーに対応す
るページを使用するごとに基準ビツトの高位ビ
ツトを“１”にセツトする。 (4) ダーテイビツト ダーテイビツトは対応する
物理的ページに書込みアクセスがなされたとき
“１”にセツトされる。 基準ビツトおよびダーテイビツトはオーバー
レイのためのページの選択を支援するため、オ
ペレーテイングシステムの記憶管理者機能によ
り使用される。またダーテイビツトは補助メモ
リーに対する不必要なデーターページの交換を
避ける方法を与える。 (5) アブセントビツト アブセントビツトは、ペ
ージが主メモリーにないことを報知（フラツ
グ）するため、始めにオペレーテイングシステ
ムにより“１”にセツトされる。アブセントビ
ツトが“１”にセツトされたページにアクセス
が行われた場合は、オペレーテイングシステム
ページ障害割込みハンドラーへの割込みが起
り、オペレーテイングシステム仮想メモリー管
理機能を作動させる。またアブセントビツトは
保護機構としても使用され、コードまたはデー
タ用の論理アドレス記憶域の範囲をこえたプロ
グラムにより誤つたアクセスが行われることを
防止する。 オペレーテイングシステムはマツプに関連して
３つの命令を使用する。これらの命令はSMAP，
RMAPおよびAMAPである。 SMAP（センドマツプエントリー）命令は、マ
ツプエントリーにデータを挿入させるためのもの
で、オペレーテイングシステムの記憶管理者機能
により使用される。この命令には、マツプエント
リーアドレスを挿入すべきデータの２つのパラメ
ータを必要とする。 RMAP（リードマツプエントリー）命令はマツ
プエントリーを読取るための命令で、オペレーテ
イングシステムの記憶管理者機能により使用され
る。この命令には１つのパラメータ、すなわちマ
ツプエントリーアドレスを必要とし、命令により
戻された結果がマツプエントリーの内容となる。 AMAP（エージマツプエントリー）命令は、
マツプエントリーの基準ヒストリー欄を１位置だ
け右にシフトさせるための命令である。この命令
はオーバーレイ用のページの選択にあたつての一
助としての基準ヒストリー情報を保持すため、オ
ペレーテイングシステムの記憶管理者機能により
使用される。 アブセントビツトにより与えられるページ障害
割込みは、現在主メモリー内にないページに対し
て照会が行われたとき、あるいは、プログラムま
たはそのデータの論理アドレススペースの部分以
外のページに対して照会が行われたときに起り、
ページ障害が検出された際、オペレーテイングシ
ステムページ障害割込みハンドラーに対して割込
みが起る。 ページ障害割込シーケンスは次の事象（イベン
ト）を含む。すなわち、 １ 物理的メモリーにないページに対してアドレ
ス照会がなされる（アブセントビツト＝
“１”）。 ２ ページ障害割込みが起る。割込ハンドラーマ
イクロコードはオペレーテイングシステムによ
り既知のメモリー記憶場所にマツプ番号および
論理ページ番号を表示する割込みパラメータを
置く。次に、メモリーの割込スタツクマーカー
内に現在の環境を保存する。 ３ ページ障害割込みハンドラーは次のことを実
行する。すなわち、プログラムの論理アドレス
スペースの範囲をこたえ照会によりページ障害
が生じた場合には、誤り状態でプログラムを終
了させる。これに反して、論理的ページが物理
的主メモリー内になく、補助メモリー内にある
ことによりページ障害が生じた場合には、オペ
レーテイングシステムプロセスは欠如していた
ページを補助メモリー（通常はデイスク）から
主メモリー内の使用可能なページに読出し、そ
の物理的ページ情報とゼロアブセントビツトを
マツプエントリーに挿入する。この記憶管理機
能が完了すると、ページ障害を起した環境は復
旧される。 ４ 前にページ障害を生じた命令を再び実行す
る。この場合には、論理ページのマツプエント
リー内のアブセントビツトは“０”にセツトさ
れているので、ページ障害は起らず、ページア
ドレスは補助メモリーから読出されたばかりろ
物理的ページに翻訳し、命令は終了する。 前述のようにＩ／Ｏチヤネルはそれ自体のポー
ト部を介してメモリーにアクセスする。 Ｉ／Ｏチヤネルによるメモリーとの間のデータ
の転送はシステムデータマツプを介して行う。す
なわち、Ｉ／Ｏチヤネルにより与えられる16ビツ
ト論理アドレスはシステムデータマツプにより18
ビツトの物理的アドレスに翻訳する。 かくすれば、マツピング機構は、そのアドレス
カウンタが通常許容することも多い物理的メモリ
ーのワードに対するＩ／Ｏアクセスを可能にす
る。 本例においては、マツプを通すことにより16ビ
ツトの論理アドレスで物理的メモリー（18ビツト
アドレス用）の262144ワードにアクセスすること
ができる。この場合、余分のアドレス情報（物理
的ページ事報）はマツプ内に置き、各Ｉ／Ｏ転送
が始まる前にオペレーテイングシステムにより供
給されるようにする。 また、後述の説明により明らかなように、20ビ
ツトの物理的アドレスに容易に拡張することがで
きる。 第３４図はプロセツサモジユール３３のメモリ
ー１０７の詳細図を示すほか、メモリー１０７と
当該プロセツサモジユールのCPU１０５および
Ｉ／Ｏチヤネル１０９との間の接続の状態を示
す。 第３４図に示すようにメモリーシステム１０７
はCPU１０５およびＩ／Ｏチヤネル１０９用の
メモリー１０７に対するアクセスポート部を具
え、Ｉ／Ｏチヤネル１０９をCPU１０５を介し
てメモリーにアクセスさせる必要性を除去してい
る。 また、メモリー１０７は物理的メモリーモジユ
ール４０３に対するアクセスの開始と終了の制御
を行うためマツプメモリー制御論理部４０７を含
む。 また、メモリー１０７は、メモリーに書込むべ
きデータを供給し、かつメモリーから読出したデ
ータを保持するためのレジスタを有するデータ径
路部４０５を具える。第３４図に記号で表示した
上記レジスタの詳細については後述する。 さらに、メモリー１０７はマツプ部４０７を含
む。前記マツプ部４０７はCPUおよびチヤネル
の双方よりの論理アドレスレジスタとマツプ記憶
部４０９を含み、前記マツプ記憶部から物理的ペ
ージ番号を得るようにしている。 マツプ部４０７はプロセツサメモリーアドレス
（PMA）レジスタ４１１およびチヤネルメモリー
アドレス（CMA）レジスタ１２９を含み、これ
ら２つのレジスタをアドレスアクセス（ASEL）
４１５に接続する。 アドレスアクセス４１５は論理ページアドレス
母線４１７を介してマツプ４０９に接続するほ
か、ページオフセツト母線４１９を介して直接メ
モリーに接続する。 母線４１７および４１９の近傍に数字８および
10で示すように、論理ページアドレス母線４１７
は物理的ページ番号への翻訳のためマツプ４０９
に対して８つの高位ビツトを伝送し、ページオフ
セツト母線４１９はアドレスアクセス４１５より
の18のページアドレスのうち10の低位ビツトをメ
モリーモジユール４０３に伝送する。 出力母線４２１はモジユール４０３に物理的ペ
ージアドレスを供給する。この出力母線４２１は
物理的ページのアドレス用として翻訳された８つ
の高位ビツトを含む。 データ径路部４０５は５つのレジスタ、すなわ
ち、プロセツサメモリーデータ（PMD）レジス
タ４２３、チヤネルメモリーデータ（CMD）レ
ジスタ４２５、次命令（NI）レジスタ４３１、
メモリーデータ（MD）レジスタ４３３およびチ
ヤネルデータ（CD）１２５を含む。 PMDレジスタおよびCMDレジスタの出力はこ
れらをデータセレクタ４２７に供給する。このデ
ータセレクタはモジユール４０３内のメモリーに
書込むべきデータを供給するための出力母線４２
９を有する。 メモリーモジユール４０３の１つから読出され
たデータは母線４３７を介して３つのデータレジ
スタNI，MDおよびCDの１つに読取られるよう
にする。 第３４図に示すように、マツプメモリー制御論
理部４０１は母線４３９を介して各メモリーモジ
ール４０３とも接続する。母線４３９は読取りま
たは書込み動作を開始させるコマンドライン、メ
モリーモジユールよりの終了信号、ならびに誤り
表示信号または誤りフラツグ信号を含む。 第３５図において、マツプ部４０７はマツプ４
０９のほか、マツプページレジスタ４４１、マツ
プ出力ラツチ回路４４３、マツプメモリーデータ
（MMD）レジスタ４４５、マツプデータセレクタ
４４７、マツプパリテイ発生器４４９、マツプパ
リテイ検出器４５１、基準ビツト論理部４５３お
よびダーテイビツト論理部４５５を含む。 第３５図には、制御信号ライン４５７を介して
マツプメモリー制御論理部４０１をマツプ部４０
７と関連させる状況を示してある。 マツプメモリー制御論理部４０１はレジスタの
ローテイングおよびセレクタによるレジスタの選
択を制御し、マツプ欠如およびパリテイ誤り出力
との関連でメモリーモジユール４０３の作動の開
始を制御し、さらに、第３５図に記号で示したペ
ージ障害割込信号およびマツプパリテイ誤り割込
信号のような割込信号をCPU１０５に供給す
る。これらの詳細については後述する。 本例の場合、第３４図および第３５図に示すメ
モリーシステムにおいては、８ビツトの物理的ペ
ージアドレス欄と10ビツトのページオフセツトを
使用し、これらを組合せて合計18ビツトを与える
ようにしている。前述のように、第３４図および
第３５図に示す母線上の括弧に付してない数字
８，10，12，13，14および18は18ビツトの本例に
関するものであるが、メモリーシステムはこれを
10ビツトの物理的ページアドレスをもつた20ビツ
トの実施例に容易に拡張することができ、これを
第３５図の同一母線上に括弧を付した数字
（10），（12），（14），（15），（16）および（20）
で
表示してある。 第３６図は４つの異なる個別アドレス記憶域４
５９，４６１，４６３および４６５に分離した論
理メモリーの構成を示す。これら４つの論理アド
レス記憶域はユーザーデータ記憶域４５９、シス
テムデータ記憶域４６１、ユーザーコード記憶域
４６３およびシステムコード記憶域４６５であ
る。 また、第３６図は論理アドレス記憶域に対応す
る４つのマツプ部を示す。 このように、ユーザーデータマツプ部４６７は
論理ユーザーデータアドレス記憶域４５９に対応
し、システムデータマツプ部４６９は論理システ
ムデータアドレス記憶域４６１に対応し、ユーザ
ーコードマツプ部４７１は論理ユーザーコードア
ドレス記憶域４６３に対応し、また、システムコ
ードマツプ部４７３は論理システムコードアドレ
ス記憶域４６５に対応する。 また、第３６図に示すように、各マツプ部は64
の論理ページエントリー（ページ０ないしページ
63）を有し、各マツトエントリーは図に拡大図で
示すような16のビツトを有する。 第３６図示マツプエントリーに関連して記号で
表示したように、各マツプエントリーは10ビツト
の物理的ページ番号欄、単一チヤネル１０９Ｐ、
３つの基準ビツトＲ，Ｓ，Ｔを含む基準ヒストリ
ー欄、単一ダーテイビツトおよび単一アブセント
ビツトＡを含む。 10の高位ビツトにより与えられる物理的ページ
番号欄は、プログラムにより要求された論理ペー
ジに対応する物理的ページ番号を与える。 パリテイビツトＰは常に奇数パリテイとして生
成され、マツプエントリー内容にデータ完全チエ
ツクを与える。 基準ヒストリー欄ビツトＲ，ＳおよびＴは、も
つとも新しい時期にオーバーレイ用として使用し
たページを選択するための基準ヒストリー情報を
保持するためオペレーテイングシステムの記憶管
理者機能により使用される。 Ｒビツトは当該論理ページに対応する読取りま
たは書込み操作が行われる都度、“１”にセツト
される。 ＳビツトおよびＴビツトはAMAP（エージマ
ツプエントリー）命令により操作される記憶ビツ
トである。 ダーテイビツトＤは当該論理ページへの書込み
アクセスにより“１”にセツトされ、データペー
ジが補助メモリーから最後に読出されて以来変更
されたかどうかを決定するため、オペレーテイン
グシステムにより使用される。 アブセントビツトＡはオペレーテイングシステ
ムにより“１”にセツトされ、主メモリー内には
なく補助メモリー内にある論理ページを報知する
か、あるいは当該ユーザーの論理アドレス記憶域
の範囲外のページを報知するためオペレーテイン
グシステムにより使用される。 第３６図に示すマツプエントリー用の２つの高
位ビツトは図示の実施例において使用しておら
ず、20ビツトの完全な物理的アドレス指定を使用
する場合にこれら２つの高位ビツトを使用する。 前述のように、オペレーテイングシステムはマ
ツプに関し３つの命令、すなわち、SMAP，
RMAPおよびAMAP命令を使用する。 SMAP命令は、第２６図に示すように、マツプ
エントリー内にデータを挿入するため、オペレー
テイングシステムの記憶管理者機能により使用さ
れる。 上記のSMAP命令は、CPU１０５内のマイクロ
プログラム１１５（第１２図）により行われる。
マイクロプログラム１１５はマツプメモリー制御
論理部４０１（第３４図参照）とともに作動し
て、まず最初に（第１命令パラメータとともに）
マツプ４０９内の記憶場所を選択し、次いで第２
命令パラメータ、すなわち、新しいマツプエント
リーデータを当該記憶場所に挿入する。 第３５図において、作動シーケンスの最初のス
テツプでは、マイクロプログラム１１５によりプ
ロセツサメモリーデータ（PMD）レジスタ４２
３内に新しいマツプエントリーデータがロードさ
れる。 シーケンスの次のステツプにおいては、マツプ
選択用の２つの高位ビツトを含むアツプアドレス
がプロセツサメモリーアドレス（PMA）レジス
タ４１１にロードされる。 この時点においては、マツプエントリーアドレ
スと挿入すべきデータを含む２つの命令パラメー
タは、それぞれ関連のレジスタ４１１および４２
３内にロードされている。 次にCPU１０５内のマイクロプログラム１１
５は、マツプメモリー制御論理部４０１のマツプ
書込操作シーケンスを開始させる。この場合、マ
ツプ書込操作シーケンスは任意の先行する記憶接
作が終了した後に開始されるようにする。 作動シーケンスにおける上述の各ステツプはす
べてマイクロプログラム（フアームウエア）によ
り行う。 SMAP命令の残りの操作はマツプメモリー制御
論理部の制御のもとに行うようにする。したがつ
て残りの操作はすべてハードウエアにより自動的
に行われることになる。 マツプ書込み操作シーケンスにおいて、マツプ
アドレスはPMAレジスタからアドレスセレクタ
４１５を介し、母線４１７を経由してマツプ４０
９に供給される。この操作においては、８つの高
位ビツト（マツプ選択およびマツプアドレス）の
みが使用される。 ２つの高位ビツトはマツプの選択……すなわ
ち、ユーザーデータか、システムデータか、ユー
ザーコードか、またはシステムコードかを規定す
る。 アドレスセレクタ（ASEL）４１５よりの論理
アドレス母線の10ビツト低位ビツト（これらのビ
ツトはメモリー読出しまたは書込みアクセスのた
めのページ内のオフセツトである）はこの操作に
おいては使用されない。 上述のようにマツプにアドレス指定が行われて
いる場合には、マツプデータセレクタ４４７を介
してPMDレジスタ４２３からマツプパリテイ発
生器およびマツプ４０９に新しいマツプデータが
伝送される。マツプパリテイ発生器は新しいマツ
プデータ上の奇数パリテイを計算し、このパリテ
イビツトをマツプに供給する。 この時点において、マツプメモリー制御論理部
４０１はマツプ書込みストローブ信号を発生し、
第３５図に符号数字４５７で示すラインの１つを
介してこれをマツプ４０９に供給し、かくして母
線４１７上の論理ページアドレスにより選択され
た特定マツプエントリーにおいて、選択マツプ部
に新しいデータとパリテイを書込ませ、かくして
SMAP命令シーケンスを終了する。 このSMAP命令の終了時には、適正なマツプ部
が選択され、当該マツプ部について特定論理的ペ
ージエントリーが選択され、データおよび計算さ
れた奇数パリテイがマツプに供給され、そのデー
タはマツプ書込みストロープ信号により所望のマ
ツプエントリーに書込まれていることになる。 セツトマツプ（SMAP）命令は、必要に応じて
４つの各マツプ部内の各論理ページエントリーを
始動させるためオペレーテイングシステムによつ
て使用される命令である。 したがつて、SMAP命令の１つの用途は補助メ
モリーからのページの交換がなされた後、論理的
ページ番号を物理的ページ番号に翻訳するため、
論理ページに対して物理的ページアドレスを挿入
することである。 またSMAP命令の他の用途は、補助メモリーに
スワツプアウトされた論理ページ用のアブセント
ビツトをオンにセツトすることである。 リードマツプ（RMAP）命令は、マツプエント
リーの内容を調べるため、オペレーテイングシス
テムの記憶管理者機能により使用される。 このRMAP命令においては、CPU１０５内の
マイクロプログラム１１５はマツプメモリー制御
論理部４０１とともに作動して命令パラメータと
ともにマツプ４０９内の記憶場所を選択し、当該
マツプエントリーの内容の結果としてレジスタタ
ツク１１２（第１２図参照）に復帰させる。 第３５図において、リードマツプ（RMAP）命
令の作動時には、マイクロプログラム１１５はマ
ツプ選択用の２つの高位ビツトを含むマツプアド
レスをPMAレジスタ４１１にロードした後、マ
ツプメモリー制御論理部４０１のマツプ読取り操
作シーケンスを開始させる。 この場合、このシーケンスはハードウエアによ
る実行される。また、このシーケンスにおいて、
マツプアドレスはPMAレジスタ４１１からアド
レスセレクタ４１５を介してマツプ４０９に伝送
される。その作動においても、マツプ選択および
ページアドレスビツトのみが使用される。 選択されたマツプエントリーの内容はマツプ４
０９からマツプパリテイ検出器４５１（第３５図
参照）およびマツプ出力ラツチ回路４４３に伝送
される。マツプパリテイ検出器４５１にマツプエ
ントリーよりのパリテイビツトをデータに関して
計算された奇数パリテイと比較する。 かくして、パリテイが正しくない場合には、マ
ツプアドレスはマツプページレジスタ４４１にロ
ードされ、マツプパリテイ誤り信号により、
CPU１０５に対してパリテイ誤り割込みを発生
させる誤りフラツグ（標識）をセツトする。 これに反して、パリテイが正しい場合には、マ
ツプ出力ラツチ回路４４３からマツプメモリーデ
ータ（MMD）レジスタ４４５にマツプエントリ
ーデータがロードされる。 最後に、RMAP命令マイクロプログラムはマツ
プメモリーデータ（MMD）レジスタ４４５内の
データを命令の結果としてレジスタスタツク１１
２（第１２図参照）に戻す。 かくしてリードマツプ（RMAP）命令の終りに
は、適正なマツプ部が選択され、当該マツプ部の
特定論理ページエントリーが選択され、また当該
マツプエントリーの内容がマツプから読出され、
命令の結果としてCPUのレジスタスタツクに戻
されることになる。 RMAP命令の用途としては次のものである。 すなわち、リードマツプ（RMAP）命令の主要
な機能は、オペレーテイングシステムにマツプエ
ントリー（第３６図示マツプエントリーフオーマ
ツト参照）の基準ヒストリー欄およびターテイビ
ツトを調べさせ、オーバーレイ用のページを決定
することである（後述の作動説明を参照のこ
と）。 また、リードマツプ（RMAP）命令は、マツプ
記憶が正しく機能しているかどうかを決定するた
めの診断用としても使用される。 エージマツプ（AMAP）命令は有用な基準エ
ントリー情報をマツプ内に保持するため、オペレ
ーテイングシステムの記憶管理者機能により使用
される。この基準ヒストリー情報は、当該マツプ
部における各ページ障害割込もの発生後標準的に
“古くなつた”マツプ部内のマツプエントリー
（第３６図示マツプエントリーフオーマツトの
Ｒ，ＳおよびＴビツト）によりマツプ内に保持さ
れる。 このAMAP命令はエージされるべきマツプ記
憶場所を規定するマツプアドレスの単一パラメー
タを有する。 エージマツプ（AMAP）命令の作動時におい
て、CPU１０５内のマイクロプログラム１１５
は命令マツプアドレスパラメータとともにマツプ
記憶場所を選択し、RMAP名令の場合と同様にマ
ツプアドレスパラメータをPMAレジスタにロー
ドする。 この時点においてマツプメモリー制御論理部４
０１のマツプ読取り作動シーケンスが始動する。
このシーケンスは前述のRMAP命令の場合と同じ
ように進行する。 マイクロプログラム１１５（第１２図）は
MMDレジスタ４４５（第３５図）からマツプエ
ントリーの内容を読取つて、基準ヒストリー欄
（第３６図のＲ，ＳおよびＴビツト、10，11およ
び12）を抽出し、この欄を右１位置だけシフトさ
せて再挿入し、新しいマツプエントリーデータを
形成せしめる。かくして、０がＲビツトに入り、
ＲビツトはＳビツトにシフトされ、ＳビツトはＴ
ビツトにシフトされて、古いＴビツトはなくなる
ことになる。 ここで、マイクロプログラム１１５は変更され
たマツプエントリーを有することになり、この新
しいデータをPMDレジスタ４２３（第３４図）
にロードし、SMAPシーケンスの場合と同様に選
択されたマツプエントリーに新しいマツプエント
リーデータを書込み、かくしてAMAP命令を終
了する。 かくして、エージマツプ（AMAP）命令の結
果、マツプエントリーがマツプから取られ、その
基準ヒストリー欄はシフトされ、またかくして変
更されたエントリーは選択されたマツプ記憶場所
に再挿入されることになる。 前述のように、関連の論理的ページに対する任
意のメモリーレフアレンス（参照）によりＲビツ
トは１にセツトされる。したがつて、このビツト
が１の場合は、最後のセツトマツプ（SMAP）作
動命令またはエージマツプ（AMAP）作動命令
以来このページが使用されていることを示すこと
になる。 エージマツプ（AMAP）命令に関連して行わ
れるこのＲビツトのセツテイングは、マツプの基
準ヒストリー欄内の情報の使用頻度を維持する手
段を与える。 所定マツプ内のすべてのマツプエントリーの基
準ヒストリー欄は、通常ページ障害割込み後にエ
ージされる（古くなる）。したがつて、マツプエ
ントリー内の３ビツトの基準欄の値は、前の３つ
のページ障害割込み以来のアクセス頻度を表わす
ことになる。 例えば、２進値７（３つの全基準ビツトが１に
セツト）は進行中のページ障害割込み間の各イン
ターバルにおけるアクセスを示す。 また、基準ヒストリー欄内の２進値４（Ｒビツ
トが１に、ＳビツトおよびＴビツトが０にセツ
ト）は、最後のページ障害割込み以来のインダー
バルにおけるアクセスを示し、最も新しいページ
障害割込みより以前のインターバルにはアクセス
がないことを示す。 最後の例として、３ビツト基準欄内の２進値０
は、当該論理ページが最後の３つのページ障害割
込み以来の３つのインターバルのいずれにおいて
もアクセスされなかつたことを示す。 このように、３ビツト基準ヒストリー欄により
表わされる２進数が大きくなるにしたがつて、当
該ページへの最近のアクセス頻度が高いことにな
る。 この基準ヒストリー情報は、オーバーレイ用の
ページを選択する必要があるとき、最近において
ほとんど使用されていなかつたページを識別しう
るよう維持される。最近において滅多にアクセス
されなかつたページは、その傾向を続ける可能性
が強く、また、したがつてこのようなページはオ
ーバーレイされた後、メモリーに戻す（スワツプ
バツクする）必要はないものと考えられる。 この使用頻度経歴（ヒストリー）は、オーバー
レイ用として滅多に使用されたことのないページ
を選択して補助メモリーとの間のページ交換を最
少とし、効率的な仮想メモリーシステムを実現さ
せるため、オペレーテイングシステムの記憶管理
者機能により使用される。 前述のように、メモリーはCPUはまたはＩ／
Ｏシステムによりアクセス可能とする。 以下、CPUメモリーアクセスシーケンス中に
おけるメモリーシステムおよびマツプの作動につ
き説明する。アクセスシーケンスは、例えばメモ
リーよりの命令の読取り、データの読取りまたは
データの書込みのような種々のCPUメモリーア
クセスに対して同様である。 CPUメモリーアクセスシーケンスはCPUマイ
クロプログラム１１５またはCPU命令取出し論
理部のいずれかにより始動されるようにする。い
ずれの場合にも、CPU１０５は18ビツトの論理
アドレスをDMAレジスタ４１１にロードし、マ
ツプメモリー制御論理部４０１のデータ読取り、
データ書込みまたは命令読取り作動シーケンスを
開始させる。 18ビツトの論理アドレスは２つの高位の論理ア
ドレススペース選択ビツトと当該論理アドレスス
ペース内の記憶場所を規定する16の低位ビツトと
より構成する。２つの選択ビツトはCPUマイク
ロプログラム１１５により規定することもでき、
命令（Ｉ）および環境（Ｅ）レジスタの障害にも
とづき、CPU内において自動的に生成させるこ
ともできる。 また、18ビツトの論理アドレスは、２つの高位
の論理アドレス選択ビツト以外に、選択されたマ
ツプ内の論理ページを規定する６つのビツトと、
選択されたマツプにおけるページ内のオフセツト
を規定する10の低位ビツトとを含む。 マツプメモリー制御論理部４０１のデータ読取
り、データ書込みまたは命令読取り作動シーケン
スにおいては、先行するマツプまたはメモリー動
作が終了した後、PMAレジスタ４１１（第３５
図）内の18ビツトアドレスがアドレスセレクタ４
１５を介して母線４１７および４１９（第３４図
および第３５図参照）に伝送される。 母線４１９はアドレスのページオフセツト部分
を伝送する。このアドレスページオフセツト部分
は母線４１９を介して物理的メモリーモジユール
４０３（第３４図）に直接伝送されるようにす
る。 母線４１７は論理ページアドレス部分（これは
物理的ページアドレスに翻訳する必要がある）を
マツプ４０９に伝送する。 論理ページアドレスにより選択されたマツプエ
ントリーはマツプ４０９よりマツプメモリー制御
論理部（第３４図）、マツプパリテイ検出器４５
１（第３５図）およびマツプ出力ラツチ回路４４
３に読出される。 アブセントビツトが１の場合は、論理ページア
ドレスはマツプページレジスタ４４１にロードさ
れて、ページ障害割込信号をCPU１０５に伝送
し、マツプメモリー制御論理部４０１はメモリー
アクセスシーケンスを終了する。 同様に、パリテイ検出器４５１がマツプエント
リー内の正しくないパリテイを検出した場合は、
マツプページレジスタ４４１に論理ページアドレ
スがロードされ、CPUにマツプパリテイ誤り信
号が伝送され、メモリーアクセスシーケンスを終
了する。 これに反して、誤りがない場合には、物理的ア
ドレスがマツプ出力ラツチ回路４４３および母線
４２１を介して物理的メモリーモジユール４０３
に伝送されて、マツプメモリー制御論理部４０１
から母線４３９を介して選択されてメモリーモジ
ユール４０３に読取りまたは書込み操作を行わせ
るための命令を送出する。 CPU書込み操作においては、書込むべきデー
タをPMDレジスタ４２３からデータセレクタ４
２７を介して母線４２９によりメモリーモジユー
ルに伝送するようにする。 メモリーモジユールが読取りまたは書込み作動
を実行している間に、マツプメモリー制御論理部
４０１はマツプエントリーデータを変更し、再書
込みさせる。 マツプエントリーデータはパリテイビツトＰま
たは基準ビツトＲなしに、マツプ出力ラツチ回路
４４３からデータビツト論理部４５５（第３５
図）およびマツプデータセレクタ４４７に伝送す
るようにする。 この操作において、マツプエントリーの物理的
ページ欄（第３６図の右側下部に拡大図で示
す）。基準欄のＳビツトおよびＴビツト、ならび
にアブセントビツトは常に変更されることなく、
再書込みされる。 CPUデータ書込み動作が行われている場合に
はマツプデータセレクタに供給されるダーテイビ
ツトＤは、ダーテイビツト論理部４５５により１
にセツトされる。さもないと、ダーテイビツトは
変更されない。 基準ビツト論理部４５３によりマツプデータセ
レクタに供給される基準ビツトＲは読取りまたは
書込み操作のいずれかにおいて１にセツトされる
ようにする。 前述のように、物理的ページ欄ならびにＳ，Ｔ
およびＡビツトは変更されない。 マツプデータセレクタ４４７はこの新しいマツ
プデータをパリテイ発生器４４９およびマツプ４
０９に供給し、前記パリテイ発生器４４９（第３
５図参照）により新しいデータから奇数パリテイ
ビツトＰを生ぜしめる。 次いで、マツプメモリー制御論理部４０１より
のマツプ書込みストローブ信号は、論理ページア
ドレス母線４１７により選択されたマツプエント
リー内に新しいデータとパリテイの書込みを行わ
せる。 かくして論理ページはマツプエントリーを介し
て翻訳され、更新されたパリテイビツト、基準ビ
ツトおよびダーテイビツトで再書込みが行われた
ことになる。 物理的メモリーモジユール４０３がその読取り
または書込み操作を終了したときは、モジユール
４０３から母線４３９（第３４図参照）を介して
マツプメモリー制御論理部４０１に終了信号を送
出する。 読取り操作においては、メモリーモジユール４
０３は母線４３７（第３４図）に記憶データをゲ
ートさせる。 データ読取り作動シーケンスにおいては、デー
タCPU１０５による使用のためMDレジスタ４３
３（第３４図）内にロードされるようにする。 命令読出し作動シーケンスにおいては、CU１
０５による後読の実行のため、データはMIレジ
スタ４３１（第３４図）内にロードされるように
する。 データ読取り、データ書行みおよび命令読出し
についてのCPUメモリーアクセスは上述のよう
にして終了する。 データ読取りまたはデータ書込みのためにＩ／
Ｏチヤネルによるメモリーへのアクセスは、次の
点を除けば、前述のCPUメモリーアクセスの場
合と同様である。 論理アドレスを与えるため、チヤネルメモリー
アドレス（CMA）レジスタ１２９（第３４図）
を使用する。このレジスタは常時システムデータ
マツプ４６９（第３５図参照）を規定する。 また、書込み作動においてメモリーにデータを
供給するため、チヤネルメモリーデータ
（CMD）レジスタ４２５（第３４図）を使用し、
読出し作動においてメモリーからデータを受信す
るため、チヤネルデータ（CD）レジスタ１２５
（第３４図）を使用する。 Ｉ／Ｏチヤネル１０９のメモリーアクセスの場
合、アクセスは常にメモリーよりのデータ読出し
アクセスまたはメモリーへのデータ書込みアクセ
スで、CPUアクセスの場合のような命令読取り
アクセスはない。 さらに、メモリーへのＩ／Ｏチヤネルアクセス
の場合は、マツプパリテイおよびオフセツト状態
が生じた場合、Ｉ／Ｃチヤネル１０９に対してマ
ツプパリテイおよびアブセント状態に伝送され
る。 前にある程度触れるように、メモリーモジユー
ル４０３用としては、半導体メモリーまたはコア
メモリーのいずれをも使用することができる。 メモリーがコアメモリーの場合は、パリテイ誤
り検出システムにより誤り検出を行う。コアメモ
リーモジユール用の誤り検出システムはすべての
単一ビツト誤りを検出するのに適し、これには既
知のパリテイ誤り発生および検出技術を使用する
ことができるので、ここではコアメモリーの詳細
については説明を省略することにする。 半導体メモリーの場合の障害の起りうる確率
は、誤り検出および訂正システムを正当化するに
充分な程大きい。したがつて、16ビツトの各ワー
ドに対して６ビツトのチエツク欄を共同作動させ
るような誤り検出および訂正システムを提供する
ようにしている。第３７図ないし第４１図および
関連の表１（後掲）は、メモリーモジユール４０
３を半導体メモリーにより構成した場合に使用す
る誤り検出および訂正システムの詳細を示す。 ６ビツトチエツク欄誤り検出、訂正システム
は、以下に詳述するように、すべての単一ビツト
誤りを検出し、訂正することができるほか、すべ
てのダブルビツト誤りを検出し、訂正することが
可能である。さらに、３ビツト誤りまたはそれ以
上の多ビツト誤りのほとんどすべてを検出するこ
とができる。 誤り検出および訂正システムについての本明細
書の記述は、半導体メモリーに関するものである
が、本誤り検出、訂正システムは半導体メモリー
に限定されるものでなく、任意のデータ記憶また
はデータ伝送利用分野にも有効である。 本例の誤り検出および訂正システムの重要な利
点は、単一ビツト誤りを訂正できるだけでなく、
単一ビツト誤りがなくなつた後、続いて起る可能
性のある任意のダブルビツト誤りをも高信頼度で
検出できるということである。 したがつて、誤り検出、訂正システムとともに
作動するマルチプロセツサシステムは、単一ビツ
ト障害許容形であり、半導体メモリーの修理の都
合のよい時期まで、半導体メモリー内の単一ビツ
ト障害を保持したまま作動を続けさせることがで
きる。 誤り検出および訂正システムにおいては、ハミ
ング距離４の体系的直線状２進コードを使用して
いる。このコードでは、各チエツクビツトは第３
８図に示すように８データビツトの直線状組合せ
である。また、各データビツトは第３８図に示す
ように、正確に３チエツクビツトの構成素子であ
る。このワードの利点は、チエツクビツトにより
データビツトの均一なカバレージが得られるとい
うことである。 誤り検出および訂正システムは速い論理速度と
遅いパーツカウントの組合せを支えるシンドロー
ムデコーダを具える。 要約すると、本発明誤り検出および訂正システ
ムは、記憶装置に書込まれた各データワードに６
チエツクビツトを付加するよう作動し、次いでメ
モリーからデータワードを読出す場合、記憶ワー
ドのチエツク欄部分を用いて、情報が記憶されて
から後の当該ワード内における情報の喪失を識別
または検出する。 半導体メモリーの場合は、２つの情報喪失（誤
り）機構が考えられる。その１つは、メモリー装
置による情報の保持を永久に不可能にするような
メモリー装置のハード障害であり、他の１つは電
気的雑音により情報の過渡的損失をもたらすよう
なソフト障害である。 誤り検出は、６ビツトシンドロームを生ずるチ
エツクビツト比較器により行うようにする。シン
ドロームは記憶されたワードから得られるチエツ
ク欄と、通常、記憶されたワードから得られるデ
ータ欄に対応するチエツク欄との間の差違であ
る。 したがつて、このシンドロームを分析（解読）
して、誤りが生じているかどうかを決定し、誤り
が発生している場合はどのような形成の訂正を必
要とするかを決定する。 単一データビツト誤りの場合は、シンドローム
デコーダ出力によりデータビツト補数器を作動さ
せて、誤りのあるビツトを反転させ、この訂正デ
ータを当該メモリーモジユールの出力として供給
するようにする。 シンドロームデコーダが多ビツト誤りを表示す
る場合には、制御および誤りラインの１つを介し
てこの事実をマツプメモリー制御部に連結し、
CPUに対して割込みを生じさせる。 第３７図において、メモリーモジユール４０３
はタイミングおよび制御論諭部４７５および半導
体記憶アレイ４７７を含む。記憶アレイ４７７
は、各々22ビツトの32，768ワードに対する記憶
を与える。各ワードは第３７図に示すように、16
ビツトデータ欄を６ビツトチエツク欄とを含む。 また、第３７図に示すように、各半導体メモリ
ーモジユール４０３は出力ラツチ回路４７９、チ
エツクビツト発生器４８１、チエツクビツト比較
器４８３、シンドロームデコーダ４８５およびデ
ータビツト補数器４８７を含む。 また、メモリーモジユール４０３は第３７図に
示すような信号およびデータ径路を介すてシステ
ムの残りの部分にインターフエイスさせるように
する。これらの径路には、４２９（メモリーへの
データ母線）、４３９（マツプメモリー制御部４
０１への制御および誤りライン）、４１９および
４２１（物理的アドレス母線）ならびに４３７
（メモリーよりのデータ母線）を含む。前記の信
号およびデータ径路は第３４図にも図示してあ
る。 第３７図において、出力ラツチ回路４７９の内
容は母線４８９を介してチエツクビツト比較器４
８３およびデータビツト比較器４８７の双方に伝
送するようにする。 また、チエツクビツト比較器４８３の出力はシ
ンドローム母線４９１を介してシンドロードデコ
ーダ４８５およびタイミング・制御論理部４７５
の双方にこれを伝送する。 シンドロームデコーダ４８５の出力は母線４９
３を介してデータビツト補数器４８７に伝送す
る。 また、シントロームデコーダ４８５の他の出力
はライン４９５および４９７を介してタイミン
グ・制御論理部４７５に伝送するようにする。ラ
イン４９５はSINGLE ERROR信号すなわち単一
ビツト誤り（訂正可能誤り）信号を伝送し、ライ
ン４９７はMULTIPLE ERROR信号、すなわち
多ビツト誤り（訂正不能誤り）信号を伝送する。 タイミング・制御論理部４７５は制御母線４９
９を介して半導体記憶アレイ４７７および出力ラ
ツチ回路４７９に制御信号を与える。 また、チエツクビツト発生器４８１の出力は母
線５０１を介してこれを記憶アレイ４７７に伝送
する。 第３８図において、チエツクビツト発生器４８
１は６つの個別の８ビツトパリテイツリー５０３
を含む。 また、第３９図に示すように、チエツクビツト
比較器４８３は６つの個別の６ビツトパリテイツ
リー５０５を含む。 さらに、第４０図に示すように、シンドローム
デコーダ４８５はデコーダ部５０７および６ビツ
トパリテイツリー５０９を含む。 第４０図において、デコーダ部５０７および６
ビツトパリテイツリー５０９の出力は、これらを
符号数字５１１で示す誤り識別論理部内で結合さ
せる。 また、第４１図に示すように、ビツト補数器４
３７は16個の排他的論理和ゲート５１３を含む。 作動に際しては、16ビツトデータワードが母線
４２９を介して記憶アレイ４７７およびチエツク
ビツト発生器４８１（第３７図参照）に供給され
る。 第３８図において、チエツクビツト発生器４８
１は６つの８ビツトパリテイツリー５０３により
６チエツクビツトC0ないしC5を発生する。 また、第３８図に示すように、図の最も左側に
位置する８ビツトパリテイツリー５０３は図の下
側部分に示すC0に対する論理式で示すようなチ
エツクビツトゼロ（C0）を発生する。したがつ
て、チエツクビツト（C0）はデータビツト８な
いし15のモジユロー２和の補数である。 また、他の一側として、チエツクビツトC3
は、第３８図の下側部分に示すC3に対する論理
式で示すように、８ビツトパリテイツリー５０３
により生成される。図に論理式で示し、かつ図の
上部の論理図に８ビツトパリテイツリーと、対応
するデータビツトラインとの間の接続で示すよう
に、このチエツクビツト３（C3）はデータビツ
ト０，１，２，４，７，９，10および12のモジユ
ロー２和である。 同様に、他の各チエツクビツトは第３８図の上
部に論理図で示すように、８データビツトのモジ
ユロー２加算により生成される。 チエツクビツト発生器４８１により生成した上
記の６チエツクビツトをデータ母線４２９を介し
て伝送される16データビツトは、メモリー書込み
作動を行うため記憶アドレス４７７内の特定記憶
場所にロードされる。この場合、第３７図に示す
ように、６チエツクビツトと16データビツトはタ
イミング・制御論理部４７５および物理的アドレ
ス母線４１９，４２１上の物理的アドレス情報の
制御のもとに記憶アレイ４７７にロードされるよ
うにする。 記憶アレイ４７７に記憶されたすべてのワード
は、同じような方法で当該ワード用として生成さ
れた６ビツトチエツク欄を有する。このチエツク
欄は、記憶アレイ内の当該記憶場所が読出し操作
のため次にアクセスされるときまで、記憶された
ワードとともに、記憶アレイ４７７内に保持され
る。 記憶アレイ４７７から特定のワードを読出そう
とするときは、タイミング・制御論理部４７５お
よび物理的アドレス母線４１９，４２１上のアド
レスにより選択された記憶場所の内容を出力ラツ
チ回路４７９にロードされるようにする。出力ラ
ツチ回路４７９は16データビツトと６ビツトチエ
ツク欄を収納しうるよう22ビツトの広さを有す
る。 16データビツトおよび６ビツトチエツク欄は、
出力ラツチ回路４２９から母線４８９を介してチ
エツクビツト比較器４８３に伝送するようにす
る。 チエツクビツト比較器４８３は、第３９図に示
すように、６シンドロームビツトS0ないしS5を
形成する。 各シンドロームビツトは８データビツトおよび
１チエツクビツトの入力を有する９ビツトパリテ
イツリー５０５の出力で、対応して番号を付した
チエツクビツトに関係する。したがつてチエツク
ビツト０はシンドロームビツト０を計算するため
にのみ使用され、チエツクビツト１はシンドロー
ムビツト１を計算するためにのみ使用される。以
下これと同様とする。 一例として、シンドロームビツト０（S0）は
第３９図の下側に論理式で示すように、チエツク
ビツト０とデータビツト８ないし15のモジユロー
２和の補数である。 同様に、シンドロームビツトS1ないしS5の
各々は第３９図の論理図部分に各シンドロームビ
ツトに対する特定データビツトラインへの接続で
示してあるように、対応するチエツクビツトと８
データビツトのモジユロー２和から生成される。 誤りの有無および誤りの形式（誤りがある場
合）は母線４１９上の６シンドロームビツトの値
を通訳することより識別する。 表１は６ビツトシンドロームコードの64のあり
うる値を列挙し、各値に対する通訳を与えるもの
である。 例えば、シンドロームビツトS0ないしS5のす
べてが０の場合には、データ欄またはチエツク欄
のいずれにも誤りは存在せず、これは表１の左最
上部に示す状態に等しい。 また、誤りの有無および誤りの形式については
表１の下部に要約してある。 これによれば、６シンドロームビツトのすべて
が０のときは、前述のように誤りは存在しないこ
とを示している。 ６シンドロームビツトのうち１つだけがオンの
場合、これは対応するチエツクビツト内の１つの
誤りを示す。この場合、チエツクビツト誤りは、
データワードの訂正を必要としない単一ビツト誤
りである。
多重演算処理および多重プロミラミングを与える
マルチプロセツサシステムに適したコンピユータ
システムに関するもので、特に、プロセツサモジ
ユールの入出力チヤネルとデバイスコントローラ
間でデータをバースト形式で転送するにあたつて
他のバースト形式のデータと時分割伝送すること
のできる入出力システムにおけるバツフア装置に
関する。 高いトランザクシヨン速度を有する大量のデー
タをオンライン処理しなければならないような利
用分野は多数あり、この種オンライン処理を必要
とするものとしては、例えば、自動POSシステ
ム、在庫管理および信用取引のような販売業への
利用や、自動振替および信用取引のような金融制
度面へ利用等がある。 この種の利用分野において重要かつ決定的なこ
とは、多数の演算を同時に実施するに充分な計算
能力を保有させることである。 複数個のプロセツサモジユールを具えたシステ
ムは、高速動作が可能になるだけでなく、一方の
モジユールが他方のもののバツクとして作用して
中断のない作動を行うことができる。しかしなが
ら、システムに複数のプロセツサモジユールを使
用するだけでは、構成素子の障害時に所要処理能
力を保持するに充分なすべての条件を与えるとい
うわけにはいかない。 したがつて、中断なく作動させる必要のある大
量計算を必要とする利用分野に使用する計算シス
テムの場合は、その出発点としてマルチプロセツ
サを必要とする。しかし、マルチプロセツサの使
用が充分なすべての条件を満足するという保証は
なく、従来の技術によりこのオンラインシステム
用として充分な付加的条件を満足させるには種々
の問題点があつた。 従来技術による中断なきデータ処理に関する研
究は、一般に、次の２つの方向、すなわち、２つ
以上の汎用大形コンピユータを共同作動に適する
よう構成するか、あるいは、複数個のミニコンピ
ユータを相互接続して多重処理能力をもたせるか
という方向に沿つて進められてきた。 ２個の汎用大形コンピユータを共同作動に適す
るよう構成する前者の場合のアプローチの１つと
して、２個のコンピユータに１個の共通メモリー
を共用させる方式が考えられた。ところが、この
形式の多重処理システムでは、共用メモリーに障
害が生じた場合、全システムが停止する可能性が
あるほか、共用メモリーへのアクセスの順序づけ
を含す多くの他の問題を含んでいる。この方式は
中断のない処理に必要な条件のいくつかを満足さ
せることはできても、充分な条件のすべてを満足
するわけにはいかない。 さらに、汎用大形コンピユータを使用した多重
処理システムの場合は、各コンピユータを１ユニ
ツトとして構成しており、システムに他のプロセ
ツサを付加するごとに、パツケージシステム、空
調システム等を含むすべての構成素子を２重配置
にする必要がある。 また、複数個のミニコンピユータを使用するも
う１つのアプローチの場合は、もともとコンピユ
ータネツトワーク用として構成されることのない
通信リンクをコンピユータ間通信に適応させなけ
ればならないという難点があり、したがつて、入
出力チヤネルを介して所要通信リンクを作成する
のが通例であつた。この入出力チヤネルを介して
の接続はプロセツサ自体の内部転送に比し必然的
に遅くなり、したがつて、このようなプロセツサ
間リンクによるプロセツサ間通信はかなり低速と
ならざるを得ない。 そこで、独立に動作できるプロセツサモジユー
ルを相互に接続して多重演算処理することにより
処理の高速化を図り、他方で故障プロセツサモジ
ユールのバツクアツプを図るマルチプロセツサシ
ステムが提案されている。また、このシステムの
各プロセツサモジユールには、複数のデバイスコ
ントローラが接続されるとともに、それぞれメモ
リユニツトが内蔵され、種々の処理を多重的に行
うようになつており、また一つのプロセツサモジ
ユールやデバイスコントローラが故障した場合
に、他のプロセツサモジユールやデバイスコント
ローラがその作業を引継ぎ耐故障性の高いシステ
ムを提供している。 このようなシステムにおいて、プロセツサモジ
ユールのメモリと複数の周辺装置との間でのデー
タ転送はデバイスコントローラを介して行われ、
デバイスコントローラが周辺装置のデータをプロ
セツサモジユールの入出力チヤネルに送り、また
プロセツサモジユールから各周辺装置へデータを
送つている。 本発明は、上記のようなマルチプロセツサシス
テムだけでなく、一般のプロセツサシステムを含
めたコンピユータシステムにおいて、プロセツサ
ユニツトのメモリに対し複数の周辺装置からまた
は該周辺装置へデータ転送を行うことに関するも
のである。 プロセツサユニツトとデバイスコントローラと
の間のデータの転送は高速で行われるが、デバイ
スコントローラと各周辺装置との間のデータ転送
とそれ程高速にできない場合がある。これは周辺
装置のデータ転送速度が高速にできない場合があ
るからである。従つて、デバイスコントローラに
バツフア装置を設けて、これにより、周辺装置の
低速データ転送にかかわらず、プロセツサユニツ
トとのデータ転送を高速化することが行われてい
る。このデータの転送は、バースト（すなわち一
群のキヤラクタまたはクード）形式で行われ転送
を更に高速化することも行われている。 上記したデータ転送において、高速の転送を行
うには、プロセツサユニツトの入出力チヤネルの
帯域幅を最大限に利用することである。複数の周
辺装置からのあるいは該周辺装置へのデータの転
送において、それぞれ可能な限りの最大の帯域幅
を利用できれば、データの転送は極めて高速で行
うことができる。 従つて、本発明の目的は、高速でプロセツサユ
ニツトの入出力チヤネルに対してデータの転送を
行えるようにした、デバイスコントローラのバツ
フア装置を提供することにある。 かかる目的を達成すれば、本考案によれば、デ
バイスコントローラに設けられていて該デバイス
コントローラと入出力チヤネルとの間で転送され
る可変長のバースト形式で受けたデータを記憶す
るバツフア装置であつて、デバイスコントローラ
に接続された複数の周辺装置と入出力チヤネルと
の間で転送されたデータを受取りこれを記憶す
る、デバイスコントローラに設けられたバツフア
メモリ手段と、各デバイスコントローラに設けら
れており、前記バツフアメモリ手段のデータ記憶
容量のスレツシユホールドレベルとバツフアメモ
リ手段及び入出力チヤネルの間でのデータ転送の
方向とを表示する充填信号を発生するようになつ
たバツフア制御論理手段と、充填のレベルがスレ
ツシユホールドレベル以上になると入出力チヤネ
ルに再接続するリクエストを作り出すよう前記充
填信号に応答する再接続リクエスト形成手段と、
前記バツフアメモリ手段に接続された前記スレツ
シユホールドレベルを変化させる測定手段とから
成ることを特徴とするバツフア装置が提供され
る。 一般に、デバイスコントローラを介して周辺装
置とプロセツサのメモリとのデータ転送を行うデ
ータ経路が形成されていて、複数のデバイスコン
トローラが１つの入出力チヤネルに接続されるよ
うになつており、各デバイスコントローラにはそ
れぞれ１つのバツフア装置が設けられている。入
出力チヤネルは各デバイスコントローラのバツフ
アとプロセツサのメモリとのデータ転送を制御す
るものである。チヤネルのデータ転送帯域幅は周
辺装置とデバイスコントローラとの間のデータ転
送の帯域幅より相当に大きい。また、デバイスコ
ントローラのバツフアと関係する周辺装置との間
ではデータは連続的に転送できる。更に、幾つか
のデバイスコントローラと周辺装置との組の間で
のデータ転送は同時に行われることもある。デバ
イスコントローラのバツフアと関連の周辺装置と
のデータ転送に従つて、入出力チヤネルは各デバ
イスコントローラのバツフア装置に対して周期的
に“再接続”を行い、またプロセツサメモリとバ
ツフアとの間のデータ転送を行う。 本発明においては、入出力チヤネルがどのバツ
フア装置にまたどの時点で再接続すべきかを決定
する手段が設けられている。この手段は各バツフ
ア装置の充填状態に関係する“ストレス”と呼ば
れる量を測定している。そしてこの手段は各デバ
イスコントローラに対して量“ストレス”がスレ
ツシユホールドレベルに合致しあるいはそれを超
えたとき入出力チヤネルに再接続要求（すなわち
リクエスト）を発生する。また、入出力チヤネル
にはリクエストが同時に生じた場合にその優先度
を測定する手段が設けられうるようになつてい
て、高い優先度のリクエストに対して応答できる
ようになつている。 デバイスコントローラは種々の形式のものが入
出力チヤネルに対して多数の組合せ形式で接続さ
れうる。 各デバイスコントローラはそのバツフア装置の
ストレスの度合を保持するよう制御を行つてお
り、そのストレスの度合やスレツシユホールドレ
ベルを超える程に増大したとき入出力チヤネルに
対して再接続リクエストを発する。スレツシユホ
ールドレベルを特定の入出力チヤネルに接続され
たデバイスコントローラの数や組合せに従つて変
化できるようにスレツシユホールドレベルを変化
させる手段が設けられている。 ここで本書に用いられている“ストレス”とい
う語について説明する。用語“ストレス”は前記
したバツフア装置が入出力装置に対して如何に早
く再接続されるべきであるかを示す尺度として定
義されているものであつて、これにより、データ
が周辺装置からデバイスコントローラ及び入出力
チヤネルを介してプロセツサメモリに送られてい
る場合にはバツフア装置のオーバーフローを防止
し、また、データがプロセツサメモリから入出力
チヤネル及びデバイスコントローラを介して周辺
装置に送られている場合にはバツフア装置の“空
き過ぎ”を防止している。データの転送は一般に
は単作時間当りのバイトで測定される。従つて、
ストレスはバツフア装置の充填のレベルに関係す
るのであるが、時間に依存する尺度として考える
こともできる。ストレスは、次のバツフア充填状
態に関係する。周辺装置からデバイスコントロー
ラ（バツフア装置）及び入出力チヤネルを介して
プロセツサのメモリへデータを転送している場合
には、バツフア装置が空きのときにストレスが最
少となり、バツフア装置が満極のときストレスは
最大であり、データがバーストすなわちユニツト
毎に周辺装置からバツフア装置へ転送されている
ときストレスは増加状態にあり、また、バツフア
装置から入出力チヤネルを介してプロセツサメモ
リへデータユニツトが送られているときストレス
が減少状態にある。反対に、プロセツサメモリか
ら入出力チヤネル及びバツフア装置を介して周辺
装置にデータを転送している場合には、バツフア
装置が満極のときストレスは最少になり、バツフ
ア装置が空きのときストレスが最大になり、各デ
ータユニツトがバツフア装置から周辺装置に送ら
れているときストレスが増加状態にあり、各デー
タユニツトが入出力チヤネルからバツフア装置へ
転送されているときストレスは減少状態にある。 従つて、ストレスは、入出力チヤネルとバツフ
ア装置との間のデータの転送並びバツフア装置と
周辺装置との間のデータの転送に起因する、バツ
フア装置の充填のレベルの尺度となる。 また、本書で用いられる“スレツシユホール
ド”という用語についても説明する。このスレツ
シユホールドレベルも、バツフア装置の充填に関
係する用語である。スレツシユホールドレベル
は、前記したストレスに対してバツフア装置と入
出力チヤネルとの間の作動が始まる前に設定され
る値である。 各バツフア装置のスレツシユホールドレベル
は、デバイスコントローラをシステムに接続した
ときに必要な値にセツトされる。このセツチは次
の２つの基準を満足しなければならない。 その第１は、データがバツフア装置と周辺装置
との間で転送されているとき、バツフアの充填状
態が変化してストレスレベルを増大させるように
なつている。ストレスレベルがスレツシユホール
ドレベルに一致したとき、デバイスコントローラ
は入出力チヤネルへの再接続のリクエストを発す
るが、再接続は既座には行われない。これは入出
力チヤネルが別のデバイスコントローラに再接続
されていることがあるからである。また、別の高
優先度順位にあるデバイスコントローラが入出力
チヤネルに再接続を要求している場合もあるから
である。従つて、特定のデバイスコントローラの
バツフア装置のスレツシユホールドレベルの設定
時において満足すべき第１の基準は、そのデバイ
スコントローラより優先度の低い１つのデバイス
コントローラと入出力チヤネルを再接続するのに
十分時間と該特定のデバイスコントローラより高
い優先度の全てのデバイスコントローラとに入出
力チヤネルを再接続するのに十分な時間との長い
期間に渡つて、対応する周辺装置によつて指定さ
れる速度で、バツフア装置からその周辺装置にあ
るいは該周辺装置からバツフア装置にデータを転
送するのに十分なだけバツフア装置の残りの容量
（すなわちスペース）がなければならないことで
ある。 第２は、特定のデバイスコントローラによる再
接続リクエストによりそのデバイスコントローラ
より高い優先度の周辺装置がある場合でも入出力
チヤネルの作用できるようにするため、また、該
特定のデバイスコントローラと同時に入出力チヤ
ネルの再接続リクエストを発生して該特定のデバ
イスコントローラの再接続リクエストが入出力チ
ヤネルにより連続的には応答しないようにするた
め、スレツシユホールドレベルの設定は次の規準
を満足しなければならない。すなわち特定のデバ
イスコントローラのバツフア装置のスレツシユホ
ールドレベルは、バツフア装置の、最少のストレ
スレベルとスレツシユホールドと等しいストレス
レベルとの容量すなわちスペースが、該特定のデ
バイスコントローラより低い優先度の全てのデバ
イスコントローラに入出力チヤネルを再接続する
のに十分な期間に渡つて関連の周辺装置によつて
指令される速度で、バツフア装置によつて周辺装
置とのデータの送受ができるのに十分なように、
設定されねばならない。このことにより、特定の
周辺装置が入出力チヤネルに接続された後には、
全ての低い優先度のデバイスコントローラが入出
力チヤネルに再接続される時間が終了する迄は再
接続の要求は行われない。 従つて、バツフア装置は相互に通信をすること
なく動作して、入出力チヤネルによつて必要とさ
れるメモリサイクルを最少限にしてその効率を増
大せしめる。 このように構成することにより、複数個のデバ
イスコントローラよりのデータの複数ブロツク転
送を見掛け上同時ベースに取扱いうるようこれを
ブロツク多重化できる。これは、入出力チヤネル
とデバイスコントローラ内のバツフア装置との間
の転送において、可変長バースト形式データを転
送することにより行うことができる。 そして、本発明入出力システムは、システムに
任意の形式の周辺装置を配置しうるような構成と
し、しかも入出力チヤネル帯域幅を最大限に使用
しうるようにしている。すなわち、デバイスコン
トローラには、デバイスコントローラと入出力チ
ヤネル間のすべてのデータ転送が最大チヤネル速
度で行われるようなバツフア装置を与える。 デバイスコントローラはそれ自体と周辺装置と
の間はバイトで転送することができるが、入出力
チヤネルとの間のワード転送のためには、データ
をバースト化したり、そのバーストの長さを変え
たりする必要がある。 本発明においては、入出力チヤネル内にでな
く、デバイスコントローラ内にバツフアを配置し
ているため、そのバツフアの機能は各特定のシス
テムに必要なバツフア機能だけでよい。また、本
発明によるときは、バツフアを入出力チヤネル内
に配置した場合に必要となるオーバーランの防止
のための、各周辺装置ごとのバツフアを必要とし
ない。 前述のように、各バツフアは次の２つの利点を
有する。 その１つは、各バツフアをサービスされるべき
周辺装置の形式および数量に関係した容量を有す
るよう形成することができ、したがつて、各デバ
イスコントローラに被制御装置の種類に関係する
バツフアサイズをもたせることができるというこ
とである。 第２に、バツフア構造と作動モードにより、バ
ツフア相互の通信を要せずして、各バツフアを作
動させることができ、したがつて、入出力チヤネ
ルの帯域幅の最適有効使用をはかることができ
る。 デバイスコントローラが入出力チヤネルに接続
されると、データはプロセツサのメモリの速度ま
たはそれに近い速度でバツフアと入出力チヤネル
間においてバースト形式で伝送される。 このように、バツフアは周辺装置との間では比
較的低い装置速度でデータを伝送し、一方プロセ
ツサモジユールとの間では、メモリの速度または
それに近い速度で応じてバースト形式でデータを
伝送することができるので、バースト転送を時分
割多重化し、複数個のデバイスコントローラより
の個々のバーストをインターリーブして、入出力
チヤネルの帯域幅の最適有効利用をはかることが
でき、また、異なるデバイスコントローラからの
複数ブロツクの転送を見掛け上同時ベースで行う
ようにすることができる。 以下図面により本発明を説明する。 マルチプロセツサシステム 第１図は本発明の一実施例により構成したバツ
フア装置を備えたマルチプロセツサシステムの一
部を示すもで、符号数字３１はマルチプロセツサ
システムの全体を示す。 マルチプロセツサシステム３１は個別のプロセ
ツサモジユール３３を含み、前記各プロセツサモ
ジユール３３は中央処理ユニツト１０５、メモリ
ー１０７、入出力チヤネル１０９およびプロセツ
サ間制御ユニツト５５を具える。 個別プロセツサモジユールはプロセツサ間通信
のためこれらをプロセツサ間母線３５により相互
に接続する。 マルチプロセツサシステム３１の一実施例の場
合は、16個までのプロセツサモジユール３３を２
本のプロセツサ間母線３５（第１図のＸ母線およ
びＹ母線）により相互接続している。 各プロセツサ間母線はその母線に関連する母線
コントローラ３７を有する。 母線コントローラ３７、プロセツサ間母線３５
およびプロセツサ間制御ユニツト５５（いずれも
第１図参照）は、関連のマイクロプロセツサ１１
３、マイクロプログラム１１５および母線受信テ
ーブル１５０（いずれも第２図参照）とともにプ
ロセツサ間母線システムを与える。このプロセツ
サ間母線システムの構成および作動に関しては、
第２図ないし第１１図および第４２図に示すとお
りで、後掲の“プロセツサ間母線システム”の項
で詳述することにする。 また、マルチプロセツサシステム３１は、例え
ば第１図に示すデイスク４５、ターミナル４７、
磁気テープ駆動装置４９、カードリーダ５１およ
びラインプリンタ５３などの周辺装置とプロセツ
サモジユール３３との間でデータの転送を行うう
ための入出力（Ｉ／Ｏ）システムを具える。 前記Ｉ／Ｏシステムはプロセツサモジユールの
各Ｉ／Ｏチヤネル１０９に関連する１つのＩ／Ｏ
母線３９を含み、前記各Ｉ／Ｏ母線３９に１つま
たはそれ以上のマルチポートデバイスコントロー
ラ４１を接続する。 図示実施例の場合、各デバイスコントローラ４
１は２個の異なるプロセツサモジユール３３との
接続のため２個のボード部４３を有し、各デバイ
スコントローラを２個のプロセツサモジユールに
よるアクセスが可能なように接続している。 Ｉ／ＯシステムはＩ／Ｏチヤネル１０９内に入
出力転送機能をもつたマイクロプロセツサ１１９
およびマイクロプログラム１２１を具える（第１
２図参照）。 また、第１２図に線図的に示したように、各プ
ロセツサモジユール３３の中央処理ユニツト１０
５内のマイクロプロセツサ１１３およびマイクロ
プログラム１１５ならびに主メモリー１０７内の
入出力制御テーブル１４０はＩ／Ｏチヤネル１０
９と関連して作動するようにする。 Ｉ／Ｏシステムの上記構成素子および値の構成
素子の構成および作動について第１２図ないし第
２９図に示すとおりで、後掲の“入出力システム
およびデユアルポートデバイスコントローラ”の
項で詳述することにする。 また、マルチプロセツサシステムは配電システ
ム３０１を含む。前記配電システム３０１は、オ
ンライン保守を可能にし、かつ各デバイスコント
ローラに対して電力のゆとりを与えるような方法
で個別の電源からプロセツサモジユール３３およ
びデバイスコントローラ４１に配電を行うように
する。 第３０図に示すように、配電システム３０１は
独立した個別の電源３０３を含む。 個別電源３０３は各プロセツサモジユール３３
ごとにこれを設け、母線３０５により電源３０３
から関連のプロセツサモジユール３３の中央処理
ユニツト１０５およびメモリー１０７に電力を供
給するようにする。 また、第３０図に示すように、各デバイスコン
トローラ４１に対しては自動スイツチ３１１を介
して２つの個別電源３０３から電力が供給される
よう接続し、特定のデバイスコントローラ４１用
の一方の電源３０３が異常をきたした場合、その
デバイスコントローラには他の電源３０３から電
源が供給されるようにし、しかもデバイスコント
ローラに供給される電力に中断または脈動を生ず
ることなく円滑に切換えが行われるようにする。 配電システムは、デバイスコントローラのデユ
アルボード系とあいまつて、１つのボード部４３
または１つの電源３０３のいずれかに異常をきた
した場合でも、作動が停止することなく周辺装置
へのアクセスを可能にしている。 また、マルチプロセツサシステムはシステムの
若干個の構成素子内に電源オン（PON）回路１
８２（詳細について第２５図に示す。）を具え、
特定構成素子への電力をある許容限度以内に設定
しうるようにしている。 例えば、PON回路１８２を各CPU１０５、各
デバイスコントローラ４１および各母線コントロ
ーラ３７内に配置する。 PON回路の目的は、特定構成素子に供給され
る電源レベルを設定する信号を提供することで、
電源がある所定の許容限度内にない場合、このの
信号出力を用いてPON回路を配置した構成素子
の適当な母線信号を直ちに不能とする（禁止す
る）ものである。 PON回路１８２は、電源オフ状態、電源オフ
状態からオンに進む状態、電源オン状態、および
電源オンからオフに進む状態の４つの状態で機能
する。 電源オン回路１８２は、電力の到来とともに、
システムのすべての論理状態を始動させる。本発
明の場合電源オン回路には、オンライン保守に関
連してフエイルセーフシステムを与えるというき
わめて重要な付加的機能を提供させるようにして
いる。この目的のため、本発明においては、独特
の方法で電源オン回路を使用して、システム内の
すべての相互連絡母線を駆動するインターフエー
ス回路の制御を行うようにしている。 配電システムの構成および作動については、第
３０図ないし第３３図に示すとおりで、後掲の
“配電システム”の項で詳述することにする。 また、マルチプロセツサシステムはメモリーシ
ステムを含み、前記メモリーシステムにおいて
は、物理的メリーを４つの論理アドレス記憶域、
すなわち、ユーザーデータ、システムデータ、ユ
ーザーコードおよびシステムコードに分割してい
る（第３６図参照）。 メモリーシステムは、すべての論理アドレスを
物理的アドレスに翻訳し、かつ、必要に応じて、
補助メモリー内に存在し主メモリービツトから欠
如しているページを表示するためのマツプ４０７
および制御論理部４０１（第３４図参照）を具
え、ユーザーには物理的ページアドレスの見えな
い仮想メモリーを実現させるようにしている。 メモリーシステムは中央処理ユニツト１０５お
よびＩ／Ｏチヤネル１０９によりメモリーにデニ
アルボードアクセスが可能となるよう形成する。
かくすれば、Ｉ／Ｏチヤネル１０９はデバイスコ
ントローラ４１との間でデータの転送を行うた
め、中央処理ユニツト１０５を経由せずメモリー
１０７に直接アクセスすることができる。 メモリーシステムの構成および作動については
第３４図ないし第４１図にもとづき、後掲の“メ
モリーシステム”の項で詳述することにする。 メモリーシステムには、半導体メモリーを使用
する場合、すべての単一ビツト誤りを訂正し、す
べてのダブルビツト誤りを検出システムを設け
る。この誤り検出システムは16ビツトデータ欄お
よび６ビツトチエツク欄（第３７図参照）を使用
し、単一ビツト誤りを訂正するため、第３７図に
示すようなデータ転送ビツト補数器４８７を具え
る。 誤り検出システムの詳細については第３７図な
いし第４１図により後述する。 上述のシステムおよび各構成素子の詳細を説明
する前に、本明細書で使用している術語の意味に
つき説明することにする。 “ソフトウエア”なる語はオペレーテイングシ
ステムまたはユーザープログラム命令を意味し、
“フアームウエア”なる語は読取り専用メモリー
のマイクロプログラムを意味し、また“ハードウ
エア”なる語は実際の電子的論理回路およびデー
タメモリーを意味する。 オペレーテイングシステムは、当該プロセツサ
モジユールにアクセス可能なすべてのシステム資
源の割当てに関する主制御を含み、各プロセツサ
モジユールにおいて実行される主制御プログラム
を形成する。オペレーテイングシステムは計画的
機能を与え、いかなるプロセスに当該プロセツサ
モジユールを使用するかを決定する。また、前記
オペレーテイングシステムは主メモリーの使用割
当てを行い（メモリー管理）、かつ補助メモリ
ー、管理用フアイルシステムを作動させる。さら
に、前記オペレーテイングシステムはメツセージ
システムの管理を行い、これによりプロセツサ間
母線に情転送能力を与える。 オペレーテイングシステム配電は上述のマルチ
プロセツサシステム構成素子のモジユール配置を
“全体的（グローバル）”な構成素子が存在しない
よう並列配置とする。 ソフトウエアシステムの最低レベルにおいて
は、プロセスとメツセージの２つの基本的構成要
素（エンテイテイ）が実行される。 プロセスはシステム内における制御の基本的構
成要素である。 各プロセスは専用データスペースおよびレジス
タ値ならびに可能な共用コードセツトにより形成
する。また、前記プロセスは共通データスペース
にアクセスすることもできる。 プロセツサモジユール３３内には多数のプロセ
スを共存せしめる。 プロセスはユーザーの書込んだプログラムでも
よく、また、例えばＩ／Ｏ装置の制御あるいは他
のプロセスの作成および削除のような専用機能を
もたせることもできる。 また、プロセスは他のプロセスからサービスを
リクエスト（要求）することができ、上記の他の
プロセスを同一プロセツサモジユール３３内にリ
クエストを行うプロセスとして配置し、または他
のプロセツサモジユール３３内に配置することも
できる。 各プロセスは非同期モードでそれぞれ作動す
る。したがつて、各プロセスは、“競合”するこ
となく（すなわち、どのプロセスが最初にスター
トしたかというシーケンスにより結果が左右され
るような条件でなく）、サービスに対するリクエ
スを待たせるような通信方法、したがつて、“メ
ツセージ”の必要性にもとづいた規制正しい通信
方法を必要とする。プロセツサモジユール間通信
の詳細については後述する。 また、すべてのプロセツサモジユール間通信
は、プロセスが同一プロセツサモジユール内にあ
るか、異なるプロセツサモジユール内にあるかと
いうこととは無関係に、各プロセスに対して同じ
に見えるようにしなければならない。 後述するように、ソフトウエア構造はハードウ
エアと並列化させている。かくすれば、ハードウ
エアのある構成素子に対して、異なる種々のプロ
セスを配列および機能において等価とみなすこと
が可能となる。 例えば、Ｉ／Ｏチヤネル１０９がＩ／Ｏ母線３
９を介してデバイスコントローラ４１と通信する
のと同じように、ユーザープロセスは、メツセー
ジシステムを用いて当該デバイスコントローラ４
１に関連するプロセスに対してリクエストを行う
ことができる。この場合、装置プロセスは、デバ
イスコントローラ４１がＩ／Ｏ母線３９を介して
Ｉ／Ｏチヤネル１０９に情報を戻すのと同じよう
な方法でステータスを元に戻す。 ソフトウエアシステムの他の基本的構成要素
（エンテイテイ）であるメツセージは、サービス
に対するリクエストおよび任意の所要データより
なり、リクエストが終つた際、任意の所要値がリ
クエストしているプロセスに戻される。 ２つの異なるプロセツサモジユール３３内のプ
ロセス間でメツセージを通信しようとする場合に
は、プロセツサ間母線３５を使用するか、前述の
ように、プロセス間のすべての通信は、プロセス
が同一プロセツサモジユール３３またはプロセツ
サモジユール３３内にあるかどうかに関係なく各
プロセスに対して同じに見える。 このソフトウエア構成は多くの利点を与えるこ
とができ、また、このソフトウエア構成方法はき
わめて信頼度の高いソフトウエアを与えることが
できる。すなわち、ソフトウエア構造を区分化可
能とすることにより、モジユールの大きさをさら
に小とすることができ、かつ、モジユール間のイ
ンターフエースを明確に規定することができる。 また、ソフトウエア機能を区分化することによ
り、システムをさらに保守しやすいものにするこ
とができる。 また、ソフトウエアシステム内の明確に規定さ
れたモジユールとインターフエースは、マルチプ
ロセツサシステムに他のプロセツサモジユール３
３またはデバイスコントローラ４１を追加する場
合のように、システムを容易に拡張できるという
利点を与える。 さらに、マルチプロセツサシステムおよびソフ
トウエアシステムのユーザーに対して、ユーザー
がユーザー自身のプログラムを書くに当つて実際
の機械の構成または他のプロセスの物理的記憶場
所を知つている必要性がないという利便を与えて
いる。 またハードウエアが余裕のある相互接続により
複数の機能的に等価なモジユールを提供している
のと同じことが、ソフトウエアに関していえる。 例えば、異なるプロセツサモジユール３３内の
プロセス間を行き来するメツセージに対しては任
意のプロセツサ間母線３５を使用しうるように
し、また、当該デバイスコントローラ４１に接続
された任意のプロセツサモジユール３３内のプロ
セスにより各デバイスコントローラ４１を作動さ
せうるようにすることができる。 上述のマルチプロセツサハードウエアシステム
およびソフトウエアシステムによるときは、機能
的に等価な同一構成の複数個のモジユール間を余
裕をもたせて相互接続するようにしているため、
ユーザーは障害許容形アプリケーシヨンシステム
を生成することが可能となる。 プロセツサ間母線システム 前述のように、個別の各プロセツサモジユール
３３は、各々関連の母線コントローラ３７により
制御される２本のプロセツサ間母線（Ｘ母線およ
びＹ母線）によりこれらを相互に接続する。各プ
ロセツサ間母線３５は、関連の母線コントロール
３７および各プロセツサモジユール３３内の関連
のプロセツサ間制御ユニツト５５とあいまつて、
システム内の任意のプロセツサモジユールから他
の任意のプロセツサモジユールへのマルチモジユ
ールへのマルチモジユール通信径路を与える。こ
のように２本の母線を使用することは、システム
内のすべてのプロセツサモジユール間に２つの別
個の径路の存在を可能にし、したがつて、１つの
通路（１母線）に障害を生じた場合でも、プロセ
ツサモジユール間の通信が妨げられることはな
い。 各プロセツサ間母線３５用の母線コントローラ
３７は、本例の場合、プロセツサモジユール３３
から分離した独立のコントローラにより形成す
る。 各プロセツサ間母線３５は、母線コントローラ
３７内の母線クロツク発生器により時間同期を与
えるようにした同期母線とする。各母線に関連す
るすべてのモジユールのプロセツサ間制御ユニツ
ト５５は、母線を介しての転送の間その母線クロ
ツクと同期した状態変化を与える。 また、後述するように、CPU１０５はプロセ
ツサ間母線クロツクとは異なるクロツクで作動さ
せる。したがつて、CPUによりプロセツサ間制
御ユニツト５５内のアウトキユーバツフアを充填
状態にする間、またはインキユーバツフアを空き
状態にする間はCPUクロツク速度により作動が
行われるがプロセツサ間母線を介してのバケツト
伝送は常に母線クロツク速度で行われるようにす
る。 上記システム重要な特徴は、プロセツサ間母線
を介して伝送される情報を種々のCPU１０５の
クロツク速度と時間的に同期させることを要せず
して高い伝送速度で伝送するようにしたことであ
る。また、プロセツサ間母線を介しての情報の転
送速度メモリー部１０７との記憶速度による直後
メモリーアクセスにより許容される速度よりきわ
めて早くし、マルチプロセツサシステム内に多数
のプロセツサモジユールを接続した場合でも、充
分な母線帯域幅を保有しうるようにしている。 各CPU１０５に対して別個のクロツクを使用
することの利点は、主システムクロツクを必要と
しないことで、これにより全システムを停止させ
る可能性のある単一構成素子障害の要因を除去し
ている。 プロセツサ間制御ユニツト５５は、その中に配
置した論理組合せとあいまつて、データの損失な
しにプロセツサ間母線３５をあるクロツク速度で
作動させ、各CPU１０５をそれ自体の個別クロ
ツク速度で作動させることを可能にしている。 母線を介して伝送される情報は複数ワードバケ
ツトで伝送するようにする。本発明実施例の場
合、各バケツトは16ワードバケツトにより形成し
ており、そのうち15ワードをデータワードとし、
１ワードをチエツクワードとしている。 個別モジユール３３のプロセツサ間制御ユニツ
ト５５および母線コントローラ３７内の制御論理
は詳細なブロトコルに従つて行う。前記ブロトコ
ルは、送受信対を設定するためのもので、データ
バケツト転送用のタイムフレームを与え、データ
バケツト転送用タイムフレームの終りに、母線コ
ントローラ３７を他のこの種シーケンスのため解
放するようにする。これらの機能を実行する方法
については第３図ないし第９図により後述するこ
とにする。 Ｘ母線３５の構成はＹ母線３５と同様であるの
で、１つの母線についてのみ詳細に説明する。 第２図に示すように、各母線３５は16本の個別
母線データライン５７、５本と個別母線ブロトコ
ルライン５９、１本のクロツクライン６１および
各プロセツサモジユール３３用の１本の選択ライ
ン６３を含む。 また第２図に示すように、各プロセツサモジユ
ール３３のプロセツサ間制御ユニツト５５は２つ
のインキユー部６５（Ｘインキユー部およびＹイ
ンキユー部）ならびに共用アウトキユー部６７を
含む。 第４図において、共用アウトキユー部６７は記
憶機能をするアウトキユーバツフア６９を含む。
本実施例の場合、バツフア６９は各々16ビツトよ
りなる16ワードを有する。前記バツフア６９は
CPUによりロードされ、バケツトの伝送時まで
データを保持し、バケツトの伝送時には、後述す
るようにデータを母線のゲートアウトする機能を
有する。 また、アウトキユー部６７は、実施例の場合、
４ビツトレジスタにより形成した受信レジスタ７
１を含む。レジスタは、データを送出しようとす
る対象プロセツサモジユールの番号とともに
CPUによりロードされる。 アウトキユー部６７の制御部分は、CPUクロ
ツクを同期して作動するプロセツサ充填状態論理
部７３Ｘ母線クロツクまたはＹ母線クロツクと同
期して作動する母線空き状態論理部７５およびア
ウトキユーカウンタ７７を含む。アウトキユーカ
ウンタ７７は、アウトキユーバツフア６９が
CPUにより充填されている間、バツフア６９を
走査してデータ入力をバツフアの各16ワードに指
向させ、16番目のワードがアウトキユーバツフア
に記憶されたとき、アウトキユーバツフア６９の
充填状態を終了させる。 また、アウトキユー部６７は、すべてのアウト
キユー部をＸ母線またはＹ母線３５のいずれかに
接続するアウトキユーポインタ７９を具える。前
記アウトキユーポインタ７９は、プロセツサ間Ｘ
およびＹ母線３５による論理部７３，７５および
バツフア６９の共用を許容する機能を有する。 第３図に示すように、母線コントローラ３７は
母線制御状態論理部８１、送信カウンタ８３、プ
ロセツサ選択論理部８５、受信レジスタ８７、バ
ケツトカウンタ８９および母線クロツク発生器９
１を含む。 また、第５図において、各インキユー部６５
は、母線クロツクと同期して作動する母線充填状
態論理部９３、送信レジスタ９５、インキユーバ
ツフア９７、インキユーカウンタ９９および
CPUクロツクと同期して作動するプロセツサ空
き状態論理部１０１を含む。 第６図は母線コントローラ３７の母線制御論理
部８１の状態図、第７図はアウトキユー部６７の
論理部７６および７５の状態図、第８図はインキ
ユー部６５の論理部９３および１０１の状態図で
ある。 第７図において、プロセツサ充填状態論理部７
３は、それぞれ凡例に示すような、FMPTY，
FILL，FULLおよびWAITの４つの基本的の状
態を有し、母線空き状論理部７５は、基本的に、
それぞれ凡例に示すような、IDLE，SYNC，
SENDおよびDONEの４つの状態を有する。 第７図の記号について説明すると、実線矢印は
現在の状態への転移を示し、実線上で終る点線矢
印は図示の転移を生ずるために満足しなければな
らない条件を示す。 相対的に非同期のクロツクで作動している状態
マシンを同期させるには、慎重にインターロツク
システムを構成する必要がある。これらの重要な
インターロツクは状態図に点線矢印で示すとおり
で、２つの相対的に非同期の状態マシンを同期さ
せる機能を有する。このように、状態マシン間を
結ぶ第７図および第８図示点線矢印は状態マシン
の図示の転移を同期させる信号を示す。 論理部７３のFILL状態に関していえば、記憶
アウトキユー条件は、アウトキユーカウンタ７７
が零からカウントを開始してカウント値１５に進
むまでFILL状態から出力（エグジツト）を生ず
ることはなく、カウント１５に進んだとき、
FILL状態はFULL状態に進む。 同様に、論理部７５のSEND状態はアウトキユ
ーカウンタ７７がカウント１５に達するまで選択
および送出コマンド条件で終ることはなく、カウ
ント値１５に達したとき、SEND状態はDONE状
態に進む。 第７図における星印はアウトキユーカウンタ７
７の増分を示す。 第６図は母線コントローラの論理部８１に対す
る状態図で、論理部８１は基本的に、IDLE，
POLL，REOEIVEおよびSENDの４つの状態を
有することを示す。 第６図の記号は第７図に関して述べたものと同
様である。すなわち、実線矢印は１つの状態から
他の状態への状態の転移を示し、実線矢印に終端
する点線矢印は実線矢印で表示した転移を起させ
るために生じなければならない条件を示す。この
場合、状態転移上の星印は図示の転移と同様に送
信カウンタ８３が１だけ増加することを示す。 第６図に示す点線矢印出力ラインは母線コント
ローラからプロセツサ間母線に出されるプロトコ
ルコマンドを示す。 第６図および第７図の双方において、状態から
離れる点線矢印は、例えば、プロトコルラインへ
の論理出力信号（母線空き状態論理部７５の場
合）あるいはプロセツサモジユールのステータス
ラインへの論理出力信号（プロセツサ充填状態態
論理部７３の場合）のような当該状態よりの論理
出力を示す。 第８図は母線充填状態論理部９３およびプロセ
ツサ空き状態論理部１０１の状態図を示す。 論理部９３に対する状態図は、SYNC，
ACKNOWLEDGE，RECEIVEおよびFULLの４
つの状態を含み、論理部１０１に対する状態図
は、RESET，READY，INTERRUPTおよび
DUMPの４つの状態を含む。 図において、実線矢印および点線矢印による表
示は第６図および第７図につき述べたのと同様で
ある。 また、第８図において、星印はインキユーカウ
ンタ９９の増分を示す。 第９図は第６図、第７図および第８図で与えら
れる状態変化を生ずるタイムシーケンスを示すタ
イミング図である。 第９図示シーケンスは母線クロツク速度で、あ
るプロセツサモジユールから他のプロセツサモジ
ユールへのパケツト伝送を行う（この場合、対象
とする受信モジユールはパケツト受信可能状態に
あるものとする。） また、第９図は良好なパケツト転送のタイムシ
ーケンスを示すもので、図の上方から下方に向つ
て各個別信号を表示し、各母線クロツクの時間周
期は図の左から右に向つて時間が経過することを
示している。 第９図の一番上のラインは母線コントローラの
状態を示すもので、各区画マークは第３図示母線
クロツク発生器９１のクロツク周期またはクロツ
クサイクルを表わす。また、一番上のラインの各
時間区画は図の左側の記号により表示した種々の
信号により縦方向に上から下に向つて実行され
る。 第９図の上から下に向う順序にしたがつて、各
信号を説明すると、最初の信号（母線コントロー
ラ状態ラインの下の信号）はSEND REQUEST
（送信リクエスト）信号（第３図に符号数字５９
で示すプロトコル群の１つ）で、特に、任意のプ
ロセツサモジユール３３のアウトキユー制御論理
部６７により主張（アサート）される信号であ
る。この信号は母線コントローラ３７の母線制御
状態論理部８１に伝送される（第３図参照）。 第９図に示す次の信号はSELECT信号（選択
信号）で、母線コントローラ３７のプロセツサ選
択論理部８５から発生し、一時に選択ライン６３
の１つのみを介して関連のプロセツサモジユール
３３に転送される信号を表わす。 第９図に示す次の信号、すなわちSEND
ACKNOWLEDGE信号（送信肯定応答信号）
は、特定のプロセツサ３３が選択され、かつその
母線空き状態論理部７５がSEND状態（第７図の
第３番目の状態）にあるとき、当該プロセツサ３
３によつてのみ主張される。このSEND
ACKNOWLEDGE信号はバケツトを送信しよう
としているプロセツサモジユール３３がそのもの
自体であることを確認するため母線コントローラ
３７により使用される。 次の信号、すなわちRECEIVE COMMAND信
号（受信コマンド信号）はプロトコルライン５９
の１つを介して伝送される母線コントローラ３７
よりの信号を表わす。この信号は次の２つの機能
を行う。 まず第１に、この信号は受信SELECT（選
択）信号とともに、受信プロセツサモジユール３
３に問合せを行い、その受信モジユールが受信可
能状態にあるかどうかを見出す（第８図の
ACKNOWLEDGE状態）。 次に、この信号は、対象とする受信モジユール
３３のアウトキユーバツフア部にもそれ自体の送
信可能状態データバケツトを有する場合、受信モ
ジユールの母線空き状態論理部７５を不能にし
（禁止し）、受信中のモジユールが対象する受信機
番号をデータ母線にゲートできないいようにする
という第２の機能を有する。 この点に関して、送信プロセツサがSEND
ACKNOWLEDGE信号を主張している間は、母
線コントローラ３７による使用のため受信機番号
を母線にゲートしている。母線３５それ自体は勿
論非方向性母線であるので、制御機能用としての
母線コントローラ３７による使用のため、もしく
は情報転送機能用としての他のプロセツサによる
使用のため、任意のモジユールにより情報をデー
タ母線５７にゲートすることができる。この場
合、モジユール３３はそのSELECT（選択）ラ
インンが主張され、RECEIVE COMMAND（受
信コマンド）信号が主張されないときだけ、母線
にデータをゲートすることができる。 RECEIVE COMMAND信号（受信コマンド信
号）が主張されている時間には、母線コントロー
ラ３７は、選択した受信プロセツサモジユールに
よる受信のため送信機番号をデータ母線５７にゲ
ートしている。 次の信号ライン（第９図のRECEIVE
ACKNOWLEDGE ライン）は、選択された受
信モジユールの母線充填状態論理部５３からプロ
トコルライン５９の１つを介して母線コントロー
ラ３７の母線制御状態論理部８１に伝送される信
号を表示し、選択された受信モジユールが
ACKNOWLEDGE（肯定応答）状態（第８図参
照）にあり、したがつて、送信モジユールからの
伝送可能バケツトを受信しうる状態にあることを
示す。 RECEIVE ACKNOWEDGE 信号（受信肯定
応答信号）が受信モジユールにより主張されない
場合には、送信機SELECT（選択）、SEND
COMMAND（送信コマンド）およびデータパケ
ツトのタイムフレーム伝送は起らない。 RECEIVE ACKNOWLEDGE信号（受信肯定
応答信号）が主張される場合には、SEND
COMMAND（送信コマンド）ラインで示すよう
なシーケンスが生ずる。 SEND COMMAND（送信コマンド）ライン
は、母線コントローラ３７の母線制御状態論理部
８１から発生し、プロトコルライン５９の１つを
介して受信プロセツサモジユール３３の母線空き
状態論理部７５に伝送される信号を表わす。 SEND COMMAND（送信コマンド）信号は、
受信プロセツサモジユールのSELECT（選択）
信号とあいまつて、送信コマンド信号によりブラ
ケツトされた16クロツクサイクルの間送信プロセ
ツサモジユールからバケツトを送信することを可
能にする。 一番下のライン、すなわち、データ／16ライン
は上述のシーケンスの間にデータライン５７上に
あらわれる情報を表わす。 データは、この16クロツクサイクルタイムフレ
ームの間に、選択された送信プロセツサモジユー
ルにより母線にゲートされ、受信プロセツサモジ
ユールに伝送されて、そのインキユーバツフア９
７（第５図参照）に供給される。これは、
RECEIVE COMMAND（受信コマンド））信号
に応じて母線コントローラよりRECEIVE
ACKNOWLEDGE（受信信肯定応答）信号が受
信されたことを意味する。 母線コントローラによりRECEIVE
ACKNOWLEDGE信号（受信肯定応答信号）が
受信されなかつた場合には、SEND COMMAND
（送信コマンド）信号は主張されず、母線コント
ローラ３７は第６図に示すように再度POLL（ポ
ール）状態となる。 以下、第２図、第７図、第１０図および第１１
図により、１プロセツサモジユール３３のアウト
キユーバツフア・制御部６７の標準的作動につい
て説明する。 第１０図に示すように、プロセツサ充填状態論
理部７３は２つのフリツプフロツプＡおよびＢを
含み、母線空き状態態論理部７５は２つのフリツ
プフロツプＣおよびＤを含む。 第１０図のABテーブルおよびCDテーブルに示
す状態指定は要約すると次のようになる。すなわ
ち、EMPTY状態は、Ａ＝０，Ｂ＝０として定義
され、FILL状態はＡ＝１，Ｂ＝０として定義さ
れ、FULL状態はＡ＝１，Ｂ＝１で定義され、ま
たWAIT状態はＡ＝00，Ｂ＝１で定義される。 同様に、Ｃ，Ｄ状態変数の同じ組合せをそれぞ
れ、IDLE，SYNC，SENDおよびDONE状態して
定義づけることにする。また、上記の状態指定
は、例えば、EMPTY＝，のように論理式の
形で与えることもでき、第１１図の論理式ではこ
のような記号を使用している。 第７図示作動状態図において、電源オン始動ま
たは手動リセツトにより得られる最初の状態は、
第７図の左上部に示すEMPTY状態である。 プロセツサ充填論理部７３のEMPTY状態は、
第７図にEMPTY状態から離れる方法で示した点
線矢印RDYで表示するように、その状態の存在
を示すレデイ信号を中央処理ユニツト（CPU）
１０５に供給する。 CPUフアームウエア（マイクロプログラム）
は、プロセツサ間母線を介しての伝送を必要とす
るとき、前記レデイ信号に応じて、第７図示線図
に、到来する点線矢印で表示した記憶受信信号
（SIRCV信号）に与える。この記憶受信信号は
FMPTY状態をFULL状態に進める状態転移を同
期させる働きをする。 また、データをアウトキユーバツフア６９に転
送するためのCPUフアームウエアは、バツフア
６９に記憶させるべき各ワードに対して記憶アウ
トキユー信号（第７図示線図に到来する点線矢印
で示す）を与える。 この記憶アウトキユー信号は、その発生の都
度、零カウントで始まるアウトキユーカウンタ７
７をカウント値１５に達するまで進める。 かくして、16回目の記憶アウトキユー信号の発
生にともなつて、第７図に実線矢印で表示する
FILL状態からFULL状態へ転移が可能となる。 プロセツサ充填状態論理部のFULL状態は、第
７図示論理部７３のFULL状態から論理部７５に
至る点線矢印で示すように母線空き状態論理部に
同期条件を与える。 プロセツサ充填状態論理部７３は、母線空き状
態論理部７５がDCNE状態に達するまで、FULL
状態を保持する。 次に、第７図の符号数字７５に示す母線空き状
態論理部について説明すると、この場合にも、電
源オン始動または手動リセツトにより初期の状態
IDLEが与えられる。 母線空き状態論理部７５は、プロセツサ充填状
態論理部７３のFULL状態から点線矢印で示すよ
うにSYNC状態への転移が許容されるまで、
IDLE状態に保持される。 母線空き状態論理部７５は同期（修飾）を必要
とすることなく、SYNC状態からSEND状態の進
む。 SEND状態においては、SEND状態から線図７
５を離れる方向の点線矢印で示すように、母線お
よび母線コントローラに至るSEND REQUEST
（送信リクエスト）信号を主張する。 第９図に関して前述したように、母線コントロ
ーラ論理部８１（第６図）は、このSEND
REQUEST（送信リクエスト）信号に応じて、
送信機を識別するまで連続的にプロセツサモジユ
ールをポーリングする。 母線コントローラは対象とする受信プロセツサ
モジユールに対してRECEIVE COMMAND（受
信コマンド）信号およびSELECT（選択）信号
を送出し、RECEIVE ACKNOWLEDGE（受信
肯定応答）信号の受信に伴いパケツトタイムフレ
ームを進行させる。 パケツトタイムフレームの間、母線コントロー
ラは送信プロセツサモジユールのSELECT（選
択）信号を主張し、また送信プロセツサモジユー
ルへのSEND COMMAND（送信コマンド）信号
をも主張する。 このSELECT（選択）信号およびSEND
COMMAND（送信コマンド）信号は、第７図示
線図に到来する信号として表示してあり、第７図
に関して前述したようにSEND状態への転移およ
びSEND状態からの転移を同期させる。 SELECT（選択）信号およびSEND
COMMAND（送信コマンド）信号が主張されて
いる間、各母線クロツクは零カウントで始まるア
ウトキユーカウンタ７７を進める。 SELECT（選択）信号およびSEND
COMMAND（送信コマンド）信号は、その16番
目のクロツク周期に、SEND状態を終つてDONE
状態に進む転移を点線矢印で示すように同期させ
る。 母線空き状態論理部７５がDONE状態に到達す
ると、この状態は、第７図にDONE状態から離れ
る点線矢印で示すように、プロセツサ充填状態論
理部７３のFULL状態からWAIT状態への転移を
同期させる。 次いで、プロセツサ充填状態論理部７３の
WAIT状態は、WAIT状態から離れる方向の点線
矢印で示すように母線空き状態論理部７５の
DONE状態からIDLE状態への転移を同期させ
る。 最後に、母線空き状態論理部７５のIDLE状態
は、IDLE状態から離れる方向の点線矢印で示す
ように、プロセツサ充填状態論理部７３のWAIT
状態からEMPTY状態への転移を同期させる。 この時点において、パケツトはプロセツサモジ
ユールによりアウトキユーバツフア６９にロード
され、母線３５を介して受信プロセツサモジユー
ルに伝送される。さらに、アウトキユー制御プロ
セツサ充填状態論理部７３および母線空き状態論
理部７５はそれぞれその最初の状態に復帰する。 以上、第７図に示す転移および同期について説
明した。以下、上述の第７図の作動説明に含まれ
る論理部７３および７５の作用につき第１０図示
論理図および第１１図示論理式により説明する。 第１０図において、フリツプフロツプＡおよび
ＢはJKフリツプフロツプで、クロツク転移にお
いてのみ状態変化を生ずるような縁部トリガフリ
ツプフロツプである。これを表示するため、第１
０図示フリツプフロツプＡおよびＢの左側の小三
角形記号を付してある。 第１０図示論理図の主要な意味は、第７図示状
態マシンにおける１つの状態から他の状態への転
移を示すことにあり、特に母線空き状態論理部７
５におけるIDLE状態からSYNC状態への転移を
示すもので、その作動は以下のとおりである。 IDLE状態からSYNC状態への状態変化を実現
するためには、状態変数Ｃはセツトされていなけ
ればならない。 状態変数ＣのＪ入力に対する論理式は第１１図
に符号数字１０３で示すとおりで、この論理式に
おいて、インターロツク（第７図のプロセツサ充
填状態論理部７３のFULL状態から転移に至る点
線矢印で示す。）は、符号数字１０３で表示した
論理式の量（Ａ，Ｂ）または（FULL）に対応す
る。また、第１１図に符号数字１０３で示す論理
式のまたは（IDLE）は、第７図示IDLE状態に
対応する。さらに、論理式のＪは第１０図示Ｃフ
リツプフロツプのＪ入力に対応し、（Ｃ）は第１
０図示Ｃフリツプフロツプの真理値出力に対応す
る。 第７図に示すこれ以上の状態転移については、
第１０図示論理図および第１１図示論理式により
実行され、その詳細は上述のIDLE状態から
SYNC状態への転移例により明らかであるので説
明を省略することにする。 第１０図および第１１図はアウトキユーバツフ
ア制御部６７の状態図に対する論理図および論理
式を示すもので、インキユバツフア・制御部６５
または母線コントローラに対する論理図および論
理式について、第１０図および第１１図図示論理
図および論理式と同様であり、かつ第６図および
第８図に示す状態図から容易に得られることがで
きるので、図示を省略してある。 マルチプロセツサシステム内の各プロセツサモ
ジユール３３（第１図）はこれらを両プロセツサ
間母線３５（第１図）に接続し、いずれかの母線
を介してそれ自体を含む任意のプロセツサモジユ
ールと通信しうるようにする。また、各ブロツク
データ転送に対して、１つのプロセツサモジユー
ルはソースまたは送信機で、他のプロセツサモジ
ユールは宛先または受信機となる。 プロセツサモジユールによるプロセツサ間母線
の１つを介してのデータの伝送は、SEND命令に
よるソフトウエア制御のもとで開始され、実行さ
れる。 SEND命令においては、マイクロプログラム１
１５（第２図およびCPUマルチプロセツサを１
１３（第２図）はプロセツサ間制御ユニツト５５
の共用アウトキユー部６７と相互に作動して、メ
モリー１０１からデータブロツクを読取り、これ
をパケツトに分解（ブレークアツプ）して、パケ
ツトチエツク合計語を計算し、母線を介して一時
に１パケツト宛受信プロセツサモジユールにブロ
ツクを伝送する。SEND命令に供給されるパラメ
ータは、ブロツク内のワード数、ブロツクのスタ
ーテイングアドレス、使用すべき母線、宛先プロ
セツサおよびアウトキユーバツフア６７（第２
図）が使用可能になるのを待合せるための最大初
期タイムアウト値を指定する。 SEND命令は全ブロツクが伝送された後におい
てのみ終了する。したがつて、ブロツク送信はソ
フトウエアの見地からすれば、１つの事象（イベ
ント）であるが、SEND命令は割込み可能かつ再
開始可能であるので、他の事象（イベント）に対
するオペレーテイングシステムの応答がSEND命
令を完了するに必要な時間長により損われること
はない。 プロセツサ間母線を介してのプロセツサモジユ
ールによるデータの受信はソフトウエア命令によ
つては行われない。それはデータパケツト到来時
間および到来ソースを予期できないためである。
すなわち、データの受信は受信機により可能とな
るが、受信機により開始することはできない。 CPUマルチプロセツサ１１３は、BUS
RECEIVE（母線受信）マイクロプログラム１１
５を実行する必要がある場合、処理中のソフトウ
エア命令からタイムアウト（時間切れ）を取得す
る。このマイクロプログラムはプロセツサ間制御
ユニツト５５のインキユー部６５（第２図）の１
つから受信データパケツトを取得してメモリーバ
ツフア内にデータを記憶し、正確なパケツトチエ
ツク加算を照合する。 受信パケツトのブロツクへの再組立はメモリー
内の母線受信テーブル（BRT）１５０を使用し
て行う。前記BRT１５０は本発明マルチプロセ
ツサをシステムの一実施例における16個の各プロ
セツサモジユールからの２本の母線に対応する32
個の２ワードエントリー（入口）を含む。前記各
BRTエントリーは１つの母線に対応し、１個の
送信機は１つのアドレスワードと１つのカウント
ワードを含む。アドレスワードは当該送信機より
の到来データをSYSTEM DATA（システムデー
タ）記憶域内のどのバツフアに記憶すべきかを規
定し、カウントワードは当該送信機からののブロ
ツク転送を終了するためにどれだけのデータワー
ドを残すかを規定する。 各データパケツトが受信された場合、CPUマ
イクロプロセツサ１１３はソフトウエア命令の処
理を一時停止し、母線受信マイクロプログラム１
１５を活性化させる。このマイクロプログラムは
送信機のBRTエントリーからアドレスワードお
よびカウントワードを読取つて特定記憶域にデー
タパケツトを記憶し、正確なケツトチエツク加算
を照合した後、アドレスおよびカウントワードの
調整値をBRTエントリーに再記憶させる。この
場合、パケツトによりカウントが零に到達した
り、パケツトに正しくないチエツク加算があると
きは、母線受信マイクロプログラムは終了割込フ
ラツグを設定し、ソフトウエアに対してデータブ
ロツクの終了を報知する。次いで、CPUマイク
ロプログラムは、現に実行中のプログラムより遅
延すること以外はなんらの支障を与えることなく
停止時点に処理していたソフトウエア命令を再び
開始す。 受信プロセツサモジユールにより、任意のシー
ケンスで受信したデータパケツトから複数の送信
機（センダ）よりのデータブロツクのすべてを同
時に組立てられるようにしたことは重要な特徴で
ある。このようなパケツトからのインターリーブ
ブロツク組立は受信プロセツサにおいて実行中の
ソフトウエアに対して透過モードで進められ、ブ
ロツクが旨く完成するか、誤つて伝送がなされた
ときのみ、ソフトウエアを中断させる。 また、プロセツサ間母線ハードウエアの時分割
を２つの記憶域で得られるようしたことも重要な
特徴である。 第１に、各プロセツサ間母線および関連の母線
コントローラは、任意の送信機と対象受信機間の
パケツト伝送を可能にする。母線コントローラに
よる循環的ポーリングによりリクエスト（要求）
中の送信機を識別するようにしているため、すべ
てのプロセツサモジユールに当該母線を介して送
信する平等の機会を与えることができ、各母線
は、すべてのプロセツサモジユールにより公平に
時分割された通信径路を与えることができる。 第２に、プロセツサモジユールのプロセツサ間
制御ユニツト５５の各インキユー部６５は複数の
送信機から到来するパケツトにより時分割される
ようにする。すなわち、１ブロツク転送の間、１
つのプロセツサのインキユー論理およびメモリー
部が単一送信機に専用されず、各受信パケツトは
その送信機および母線に対応するBRTエントリ
ーによりメモリー内に正しく指向されるようにす
る。かくすれば、複数の送信機（センダ）よりの
データブロツクは、前記送信機が、母線を使用す
る順序に関係なく受信プロセツサのメモリー内で
正しく組立てられる。 プロセツサモジユールは、Ｘ母線またはＹ母線
を介してパケツトを受信する能力を２つの方法で
制御するようにしている。 まず第１に、CPUの割込みマスク（MASK）
レジスタ内には各プロセツサ間母線に対応する１
つのビツトがあり、マスクビツトがオンの場合、
その母線に対するマイクロ割込みが許容される。
マイクロ割込みは、インキユーバツフアにパケツ
トが受信された後、インキユー部６５の母線空き
状態論理部１０１（第５図参照）がMIRO−INT
状態（マイクロ割込状態）に達したとき、母線受
信マイクロプログラムの作動により生ずる。パケ
ツトが受信されたとき、マスクビツトがオフの場
合は、マスクビツトがソフトウエア命令によりオ
ンにセツトされるまで、マイクロ割込みおよびメ
モリー内の後続のパケツト処理は延期される。 BRTエントリーを変えるようなソフトウエア
操作は、マイクロ割込みを禁止して、予期できな
い結果を回避するような方法でこれを行う。この
場合、マイクロ割込みが禁止されている間に、パ
ケツトが失われることはなく、最初の受信パケツ
トは、マイクロ割込みが作動状態となるまで、イ
ンキユーバツフア内に保持される。インキユーバ
ツフアがFULL状態にある間は、プロセツサ充填
状態論理部９３がFULL状態にあり、SELECT
（選択）信号に応じてRECEIVE
ACKNOWLEDGE（受信肯定応答）信号を主張
できないため、後続のパケツト転送は拒否され
る。 母線を介してのパケツト受信能力を制御する第
２の方法は、Ｘ母線またはＹ母線が、オペレーテ
イングシステム割込ハンドラーの作動により終了
割込み信号を受信した後、プロセツサモジユール
により行われる作動である。 すなわち、受信パケツト内においてチエツク加
算誤りが検出された場合、あるいはパケツトがメ
モリー内に蓄積され際、データブロツク内に残存
するRTワードカウントが零になつた場合には、
母線受信（BUS RECEIVE）マイクロプログラ
ムはＸ母線またはＹ母線終了割込みフラングを設
定する。また、そうでない場合には、マイクロプ
ログラムはインキユー空き状態論理部１０１に
RINT信号（第８図参照）を発出し、他のパケツ
トの受信を許容するが、終了フラツグが設定され
るとRINT信号は発出されない。 このように、RIRソフトウエア命令により
RINT信号を供給して、インキユー部６５を再作
動させることは、母線受信終了ソフトウエア割込
みハンドラーの責務で、これが起るまで、インキ
ユー母線充填状態論理部９３はFULL状態のまま
とどまり、付加的パケツトは受信されない。 したがつて、終了割込み信号は、誤りなしに送
受信されたブロツクデータ転送を指定することが
でき、あるいは、チエツク加算誤りが検出され、
かつ検出されたチエツク加算誤りの結果として終
了割込み信号の部分転送が生じるような部分転送
を指定することができる。この後者の場合には、
送信機（セング）はデータブロツクを送信し続け
るが、受信機はチエツク加算誤りの検出後、デー
タブロツクを放棄する。この誤りは母線受信テー
ブル（BRT）カウントワード内に負の値として
表示される。これについては、以下に記述する作
動説明を参照されたい。 送信（SEND）命令はCPUレジスタツク内の４
つのパラメータワードを要求する命令である。 ４つのパラメータワードの第１は転送すべきワ
ード数のカウント値で、この値は、転送がうまく
完了しようとしている際、受信プロセツサモジユ
ール内のBRTの予期している数とマツチしなけ
ればならない。 第２のパラメータワードは転送すべきデータを
配置した送信プロセツサメモリーのシステムデー
タ記憶域内のアドレスマイナス１である。 第３のパラメータワードは、単一パケツト（15
データワード）の転送を完了するために割当てら
れたタイムアウト（時間切れ）値で、タイムアウ
ト周期は送信（SEND）命令により転送される各
パケツトごとに再開始される。 また、第４のパラメータワードは使用すべき母
線（Ｘ母線またはＹ母線のいずれか）を規定し、
また受信プロセツサモジユールを規定する。本実
施例の場合、パラメータの高位ビツトは母線を規
定し、低位の４ビツトトは受信プロセツサモジユ
ールの番号を規定する。 送信（SEND）命令の完了時には、２つの状態
が起りうる。 第１の状態は、パケツトタイムアウトが起つ
て、残りのパケツトが伝送されず、その時点で命
令が終るということで、この場合には、ブロツク
の残りのパケツトは伝送されない。 第２の状態はデータブロツクの転送が満足に完
了したことの表示である。 このように、送信（SEND）命令の初期作動を
要約すると、送信（SEND）命令はアウトキユー
バツフア６９（第４図参照）を15データワードで
充填して、奇数パリテイチエツク加算を付加し、
前記バツフア６９が伝送可状態のパケツトを有す
ることを母線コントローラ３７に報知する。各16
ワードパケツトが伝送された後、送信（SEND）
命令は、それが終つた点から命令の実行を再び開
始する。ブロツクの最後のパケツトが15ワードよ
り少ない場合は、残りのワードは零で充填され、
最終パケツトが伝送されたとき送信命令は終了す
る。 第５図は送信ハードウエア用の論理図を示し、
また、第７図は同上用状態図を示す。 送信（SEND）命令シーケンスの最初の作動
は、プロセツサ充填状態論理部７３（第４図）に
記憶・受信信号（Ｓ／RECEIVE信号）を発出
し、Ｍ母線（第４図）を介して受信レジスタ７１
に受信プロセツサ番号を供給することである。こ
れと同時に、アウトキユーポインタ７９のポイン
タはＭ母線の高位ビツトによりセツトされ、アウ
トキユー部６７をＸ母線またはＹ母線にいずれか
に接続する。 記憶・受信信号（Ｓ／RECEIVE信号）は、プ
ロセツサ充填状態論理部７３（当初は第７図に示
すようにEMPTY状態にある）を第７図に示すよ
うにFILL状態に進める。この状態転移により受
信レジスタ７１（第４図）は受信プロセツサ番号
でロードされる。 この時点において、アウトキユー部６７は、デ
ータパケツトをアウトキユーバツフア６９にロー
ドすることが可能な状態となり、ここで、15まで
のワードがメモリーから読出され、Ｍ母線（第４
図）を介してアウトキユーバツフア６９に蓄積さ
れる。蓄積されたアウトキユー信号はＭ母線上の
各ワードをアウトキユーカウンタ７７により規定
されたアウトキユーバツフア６９の記憶場所に書
込ませ、アウトキユーカウンタ７７を１つだけ進
める。 メモリーからワードが読出されているとき、ア
ドレスワードドは１つだけ増やされ、送信すべき
ワードのカウント値は１つだけ減らされる。メモ
リーから15のワードが読出される前に、カウント
が零に到達した場合は、アウトキユーバツフアの
残りの部分は零で充填され、データパケツトから
バツトアウトされる。 さらに、アウトキユーバツフア６９にワードが
ロードされている際、マイクロプログラム１１５
（第２図）はデータワードのモジユロ２加算を計
算しており、15番目のデータワードドがロードさ
れた後に、この奇数チエツク加算ワードドはアウ
トキユーバツフア６９の16番目の記憶場所にロー
ドされる。 この時点において、アウトキユーカウンタ７７
はカウント１５の値を有し、この値は蓄積アウト
キユー信号とともにプロセツサ充填状態論理部７
３を第７図に示すようにFILL状態からFULL状
態に進める。 この時点において、マイクロプログラム１１５
はアウトキユー部６９へのデータのローテイング
を完了し、第７図に示すレデイ信号（RDY信
号）の発生をテストして、パケツト伝送待機状態
にある。 マイクロプログラム１１５は、パケツト伝送の
待機中にタイマーを増加させ、レデイ（RDY）
信号が主張される前に、タイマーが終了（ランア
ウト）した場合、プロセツサ充填状態論理部７３
（第４図参照）にクリアアウトキユー（CLOQ）
信号を発出し、これによりプロセツサ充填状態論
理部７３を第７図に示すようにFMPTY状態に戻
し、次いで、マイクロプログラムはタイムアウト
表示とともに送信（SEND）命令を終了させる。 通常の作動においては、プロセツサ充填状態論
理部７３のFULL状態は母線空き状態論理部７５
を同期させて（修飾して）第７図に示すように
IDLE状態からSYNC状態に進める。次いで、
SYNC状態は自動的にSEND状態に進み、この状
態において母線コントローラ３７にSEND
REQUEST（送信リクエスト）信号を発出す
る。SEND、REQUEST（送信リクエスト）信号
は前述のようにパケツトト転送シーケンスを開始
する。 また、前述したように、ポーリングにより母線
コントローラ３７が送信プロセツサモジユールを
識別し、かつ、受信プロセツサモジユールが
RECEIVE ACKNOWLEDGE（受信肯定応答）
信号によりパケツト転送を受容したときは、デー
タパケツトはアウトキユーバツフア６９からアウ
トキユーポインタ７９を介して母線５７の１つに
ゲートされ、受信プロセツサモジユールのインキ
ユー部にロードされる。 この場合、16番目のワードが母線にゲートされ
ると、アウトキユーカウンタのカウンタ値１５は
SEND COMMAND（送信コマンド）信号および
SELECT（送信選択）信号とあいまつて母線空
き状態論理部７５のSEND状態をDONE状態に進
める。 DONE状態は、第７図のDONE状態からFULL
状態よりの転移表示線に至る点線矢印で示すよう
に、プロセツサ充填状態論理部７３にFULL状態
を同期させて（修飾して）WAIT状態に進める。 次いで、WAIT状態はDONE状態を同期せさせ
て（修飾して）、第７図に示すようにFDLE状態
に進める。 最後に、IDLE状態は第７図の状態図に示すよ
うにWAIT状態を同期させて（修飾して）、
EMPTY状態に進める。 プロセツサ充填状態論理部７３のEMPTY状態
はマイクロプログラム１１５にREADY（レデ
イ）表示を与える。 この場合、伝送し終つたパケツトが特定データ
ブロツクの最終パケツトであるときは、SEND
（送信）命令は終り、ブロツク転送良好の表示が
与えられる。 一方、伝送されたパケツトがデータブロツクの
最終パケツトでない場合は、ブロツク内のすべて
のワードが転送されるまで、もしくはタイムアウ
ト誤りが生ずるまで、前述のシーケンスが繰返さ
れる。 SENED（送信）命令は割込可能、かつ再開始
可能である。ただし、SEND（送信）命令の割込
みはパケツト間においてのみ可能であり、伝送さ
れるデータは割込みによつてなんらの影響をうけ
ることはない。 このように、単一のソフトウエア命令（SEND
命令）を用いて32.767ワードまでのデータブロツ
ク送信プロセツサモジユールから受信プロセツサ
モジユールに伝送することができ、かつ、パケツ
トチエツク加算により伝送の正確さを検査するこ
とができる。また、送信プロセツサモジユールの
アウトキユーバツフア６９によるバツフアリング
により、送信プロセツサモジユールの記憶速度と
は無関係にプロセツサ間母線速度により転送を可
能にしているため、高いデータ転送速度で伝送を
行うことができ、かくして、多数のプロセツサモ
ジユール間において時分割ベースでこの通信路を
効率的に使用することが可能となる。 また前述したように、受信用にはなんらの命令
を必要としない。 プロセツサモジユールがプロセツサ間母線を介
してデータを受信する際は、当該プロセツサモジ
ユール内のオペレーテイングシステムはさまず最
初の母線受信テーブル（BRT）内にエントリー
（入口）を形成しなければならない。また、この
場合、各BRTエントリーは到来データを蓄積す
るアドレスと期待されるワード数を含むものとす
る。 送信プロセツサモジユールが送信命令を実行
し、母線を介してデータを送出している間、受信
プロセツサモジユール内の母線受信ハードウエア
およびマイクロプログラム１１５は適当なBRT
エントリーによりデータを蓄積し続けるようにす
る。（これはソフトウエアプログラムの実行に関
してインターリング配列を生ぜしめる）。 受信プロセツサモジユールが所定の送信プロセ
ツサから予期したワード数を受信したときは、現
に実行中のプログラムは中断され、その特定母線
転送を終了させる。 第５図は、母線受信ハードウエアに対する論理
図を示し、第８図は同上用状態図を示す。 前述したように、各プロセツサモジユールは、
Ｘ母線およびＹ母線用として同一構成のＸおよび
Ｙインキユー部６５を有する。したがつて、以下
そのうちの１つのみについて説明することにす
る。 プロセツサモジユールの初期リセツト後、また
は前の受信動作後には、プロセツサ線空き状態論
理部１０１のRESET状態はREADY状態に進
み、READY状態は母線充填状態論理部９３の
SYNC状態を同期させて（修飾して）、論理を
ACKNOWLEDGE状態に進める。 このACKNOWLEDGE（肯定応答）状態にお
いて、インキユー部６５は当該プロセツサモジユ
ール３３の選択（SELECT）信号６３（第２図
参照）に応じて、母線コントローラ３７に
RECEIVE ACKNOWLEDGE状態（受信肯定応
答）信号に戻し、Ｘインキユー部６５のデータパ
ケツト受信可能状態にあることを表示する。 前述のパケツト転送シーケンスにおいて、当該
プロセツサモジユールにSELECT（選択）信号
はRECEIVE COMMAND（受信コマンド）信号
とあいまつて、母線空き状態論理部９３の
ACKNOWLEDGE（肯定応答）状態を同期させ
て（修飾して）RECEIVE（受信）状態を進め
る。 この状態転移が生ずると送信レジスタ９５（第
５図）は送信プロセツサモジユールの番号でロー
ドされる。 RECEIVE（受信）状態においては、データパ
ケツトはインキユーカウンタ９９の制御によりデ
ータ母線からインキユーバツフア９７にロードさ
れる。 パケツトの16番号目のワードがロードされる
と、これによりRECEIVE状態はFULL状態に進
む（第８図参照）。 次に、FULL状態はプロセツサ空き状態論理部
１０１のREADY状態を同期させて（修飾し
て）、第８図に示すようにMICROINTERRUPT
（マイクロ割込）状態に進め、
MICROINTERRUPT（マイクロ割込）状態は
CPU割込論理にINQUEUE FULL（インキユー
フル）状態を与える。このINQUEUE FULL
（インキユーフル）信号は当該母線に対応する
MASK（マスク）ビツトがオンの場合、次のソ
フトウエア命令の終りに割込みを生じさせる。 割込みにより活性となる母線受信マイクロプロ
グラム１１５は、まず最初に、プロセツサ空き状
態論理部１０１に対してLOCK（ロツク）信号
（第５図）で発出し、これりより、プロセツサ空
き状態論理部１０７のMICROINTERRUPT（マ
イクロ割込）状態をDUMP（ダンプ）状態に進め
る。 また、LOCK（ロツク）信号はＸインキユー部
またはＹインキユー部のいずかを選択する。ただ
し、この場合、双方のインキユー部が一杯で、か
つ作動状態にある場合は、Ｘインキユー部が選択
されるようにする。 次に、マイクロプログラム１１５はＫ／SEND
（Ｋ送信）信号を発生し、この信号によつて送信
レジスタ９５の内容をＫ母線（第５図参照）にゲ
ートさせ、パケツト送信機（センダ）のプロセツ
サ番号を取得する。 マイクロプログラム１１５はこのプロセツサ番
号を用いて送信プロセツサのBRTエントリーを
読取り、アドレスおよびカウントワードを得る。 カウントワードが零または負の場合は、パケツ
トは放棄され、またこの場合には、マイクロプロ
グラム１１５はRINT信号を発生し、この信号に
よりプロセツサ空き状態論理部１０１を第８図に
示すようにDUMP状態からRESET状態に進め
る。このイベントにおいてはこれ以上の動きはな
く、マイクロ割込みは終了し、ソフトウエア命令
処理が再開される。 また、カウントが正の場合には、マイクロプロ
グラム１１５は、第５図に示すようにＫ／
INQUEUE（Ｋインキユ）信号によりインキユー
バツフア９７からＫ母線にワードを読出す。 インキユーカウンタ９９は、Ｋ／INQUEUE信
号の発生に都度増加され、インキユーバツフア９
７を介して走査を行うようにする。 インキユーバツフア９７から各データワードが
読出される場合、カウントワードは減ぜられ、メ
モリ−アドレスワードは増加され、かくしてて得
られたデータワードがメモリーに記憶される。 また、カウントワードが零に達した場合は、メ
モリーにはそれ以上のワードは蓄積されず、終了
割込みフラツグがセツトされ、送信プロセツサ番
号は記憶場所に保管（セーブ）される。このイベ
ントにおいては、母線充填状態論理部９３はソフ
トウエアRIR命令によりクリアされるまで、
FULL状態に保持される。 かくして、データブロツクが完全に受信された
ときカウントワードは−14と０の間の値を有す
る。終了割込みが起きた後は、RIR命令によりイ
ンキユー部がクリアされるまで、割込みを生ずる
ような母線を介してのプロセツサへの転送は行わ
れない。 データワードがメモリーに蓄積されると、パケ
ツトデータのモジユロ２加算の計算が行われる。 チエツク加算が不良の場合には、BRTエント
リー内のワードカウントは−256にセツトされ
て、終了割込フラツグが設定され、送信プロセツ
サ番号がメモリー内に保管（セーブ）される。こ
の場合、母線充填状態論理部９３は、前述のよう
に、RIR命令によりクリアされるまでFULL状態
にとどまる。 カウントワードが零に達せず、かつチエツク加
算が良好の場合には、母線受信マイクロプログラ
ム１１５は、第５図に示すように、プロセツサ空
き状態論理部にRINT信号を発出し、この信号に
より第８図に示すように、プロセツサ空き状態論
理部１０１のDUMP状態をRESET状態に進め
る。 プロセツサ空き状態論理部１０１のRESET状
態は、母線充填状態論理部９３を同期させ（修飾
し）、第８図に示すように論理部９３のFULL状
態をSYNC状態に進める。 この時点におて、論理はパケツトが受信される
前の状態に戻り、パケツトの受信が可能となる。 これらのパケツトは、そのデータブロツクを終
了する同一送信機（センダ）よりのパケツトであ
つてもよく、また、他の送信機（センダ）よりの
パケツトでもよい。 以上で母線受信マイクロプログラム１１５の作
動は終了し、マイクロプロセツサ１１３はソフト
ウエア命令の処理を再開する。 母線受信終了割込みが起ると、ソフトウエア割
込みハンドラーはその番号が保管されている記憶
場所から送信プロセツサ番号を得、次いで、当該
送信プロセツサの母線受信テーブルカウントワー
ドを調べることにより、チエツク加算誤りが生じ
たかどうかを検出することができる。 伝送誤りの場合には、カウントワードは−256
にセツトされる。そうでない場合には、カウント
ワードは−14と０の間の値を有する。 前述したように、RIRソフトウエア命令により
RIINT信号を発出し、インキユー部６５を再作動
させるのは、母線受信終了ソフトウエア割込みハ
ンドラーの責務である。 要約するに、受信作動においては、送信プロセ
ツサモジユールによるデータブロツクの送信はソ
フトウエアにとつては１つのイベントとして見ら
れるだけであるので、受信プロセツサによるデー
タの受信は、全データブロツクが受信されるま
で、あるいは誤りが生ずるまで受信プロセツサモ
ジユールのソフトウエア割込みを起さない。ま
た、インキユー部６５は、データの伝送を母線伝
送速度で行い、データのメモリーの記憶およびデ
ータのチエツクを記憶速度で行うことを可能にす
るためのバツフアとして働く。このように、母線
上において高い伝送速度を使用しうるようにして
いるため、母線は時分割多重ベースで多数のプロ
セツサモジユールをサービスするに充分な帯域幅
を有する。最後に、各データパケツト内にチエツ
ク加算ワードを付加することにより、受信プロセ
ツサモジユール内にマルチプロセツサ通信径路を
介して受信されるデータの正確さを検査する手段
を与えるようにしている。 プロセツサ間母線を介して送出される情報はオ
ペレーテイングシステムの制御のもとに行われ、
あるプロセツサモジユール３３内のあるプロセス
から他のプロセツサモジユール３３内の他のプロ
セスに送られる。前掲のマルチプロセツサシステ
ムの項で詳述したように、プロセスはソフトウエ
アシステムにおける制御の基本的構成素子（エン
テイテイ）であり、また、１つのプロセツサモジ
ユール内には複数のプロセスが共存する。プロセ
ツサ間母線を介して、異なるプロセツサモジユー
ル内のプロセス間において送信される情報は、２
つの形式の素子、すなわち、制御パケツトおよび
データにより構成される。 前記制御パケツトは、受信中プロセツサモジユ
ール３３に対しての開始、取消しおよびデータ転
送を報知するのに使用する。 これに関して留意すべきことは、プロセツサ間
母線３５がプロセツサモジユール３５を相互接続
している間に、特定のプロセツサモジユール３３
内のプロセスがプロセツサ間母線３５を多重化す
る方法により他のプロセツサモジユール３３内の
１つまたはそれ以上の他のプロセスとの間で通信
を行うということである。したがつて、２プロセ
ツサモジユール３３間の母線トラヒツクは、終了
状態の異なるる種々のプロセス間通信の部分を含
むことになり、かくして、多数のプロセス間通信
が見掛け上同時ベースでインターリーブされるこ
とになる。 ハードウエアは、プロセツサ間母線３５の使用
をパケツトレベルで時分割多重化し、また、複数
のプロセスは、相互にインターリーブモードで発
生するメツセージ処理に際し、プロセツサモジユ
ール３３内で相互通信を行うとともに、必要に応
じてプロセツサ間母線３５を介して相互通信を行
うようにしており、任意の特定プロセス間通信用
として１つのプロセツサ間母線３５が割当てられ
ることのないようにしている。 データ情報は１つまたはそれ以上のパケツトで
プロセツサ間母線を介して送出するようにし、こ
の場合、必ず制御パケツトを前置し、トレーラパ
ケツトを付随させるようにする。 データパケツトの前に制御パケツトを先行させ
る必要がある理由は、特定メツセージに対して１
つの母線が専用されることはないためで、かくし
て、メツセージを正しく識別し、かつ、メツセー
ジ内でどれだけのデータを受信すべきかを表示す
るため前記制御パケツトを必要とする。 この情報転送（すなわち、制御パケツト、デー
タ情報、トレーラパケツト）は、いつたんスター
トした後は不可分ユニツトトとして行われる。送
信プロセツサモジユールは、若干数のデータパケ
ツトよりなる個別の伝送としてデータブロツクを
送信し、個別の伝送としてトレーラパケツトを送
信する。送信プロセツサモジユールは、このとき
だけ、他のメツセージに関する情報を送信するこ
とができる。 トレーラパケツトは２つの目的に役立てること
ができる。 まず第１に、データ伝送中に誤りが生じ、した
がつて、データブロツクの残りの部分が放棄され
た場合、トレーラパケツトはブロツクの終りを表
示する。 次に、送信プロセツサが、多すぎるとデータを
送信しようとした場合（この場合にも、ブツクは
切棄てられる）、トレーラパケツトはデータが伝
送され、データ伝送が終了したことを認識する手
段を与える。 伝送される情報は情報がプロセスプロセツサに
確実に取得されるよう異なる径路を介して２種伝
送されるようにするか、必要な場合、情報を反復
伝送させるよう受信肯定定応答信号を要求するよ
うにしている。したがつて、任意の単一母線の誤
りによつて情報が失なわれることはなく、また、
任意の単一母線誤りが２つの包含されるプロセス
により見られることもない。 母線受信ソフトウエアは、インキユーからメツ
モリー１０７への情膜を転送を制御することによ
り、母線受信ハードウエア（第２図示インキユー
部６５）とインターロツクさせるようにしてい
る。 かくすれば、母線受信テーブル情報を変更する
ような作動を競合条件（同期の問題）なしに行わ
せることが可能である。 母線受信テーブル情報がいつたん更新される
と、前の終了割込みをクリアし、かつ、マスクレ
ジスタ内の母線マスクビツトにセツトして受信マ
イクロ割込みを再作動させることにより、インタ
ーロツクは取除かれる。 これにより２つの事象が行われる。すなわち、
インキユーハードウエアがパケツトをインキユー
部に受入れることを許容するほか、母線受信マイ
クロプログラムがその情報をインキユー部からメ
モリーに転送することを可能とする。 また、ハードウエア・ソフトウエアシステム
は、主電源よりのAC電源の完全障害のようなシ
ステム電源障害時、あるいはシステムの一部に対
して一時的電源障害を招来するライン過渡時にお
いても情報がなくなることのないようこれを構成
する。 このハードウエア・ソフトウエアシステム共同
動作は、インキユー部６５（第２図）に供給する
ようにした電源警報信号（第３図のライン３３７
参照）を含み、前記電源警報信号を受信した後、
精々１パケツトの情報程度しかインキユー部にロ
ードできないようにしている。 また、このイベントにおけるソフトウエア作動
は、インキユー部を充填状態にさせるための送信
（SEND）命令を含む。この正味の効果は、プロ
セツサモジユール３３が電源警報信号を受信した
後は伝送を終了しないようにし、論理部電源を切
つた際、すべての転送の状態が分るようにするこ
とである。 また、プロセツサ間母線３５は、オペレーテイ
ングシステムにより、システム内の他のプロセツ
サモジユールが作動していることを確認するのに
使用する。すなわち、プロセツサモジユール３３
の各々から、Ｎ秒ごとに各プロセツサ間母線３５
を介して、システム内の各プロセツサモジユール
３３に制御パケツトを送信する。かくすれば、各
プロセツサモジユール３３は、システム内の各プ
ロセツサモジユールから2N秒ごとに、前記パケ
ツトを受信していなければならず、応答のないプ
ロセツサモジユールはダウンしたものとみなされ
る。あるプロセツサモジユールがそれ自体のメツ
セージを受信しない場合、そのプロセツサモジユ
ール３３はなにか具合いの悪いことが起つたこと
を知り、以後はＩ／Ｏデバイスコントローラ４１
を捕捉（テークオーバ）しない。 第４２図はマルチプロセツサシステムの種々の
部分が不作動状態になつた場合、どのようにして
特定アプリケーシヨンプログラムが連続してその
進行を継続しうるかを線図的に示したものであ
る。 第４２図の個別の各ブロツクは、それぞれ２本
のプロセツサ間母線３５（Ｘ母線およびＹ母線）
により接続した２つのプロセツサモジユール３
３、複数のキーボードターミナルを制御するデバ
イスコントローラ４１、および１つのデイスクを
制御する他のデバイスコントローラにより形成し
たマルチプロセツサシステムを示す。 また、第４２図の各図はマルチプロセツサシス
テムの種々の部分はサービス不能となつた後、再
びサービス可能状態でマルチプロセツサシステム
に導入される状況を示す。 シーケンスは第４２図の左上側の図から始ま
り、各図内の太線矢印にり示す順序で進行する。
したがつて、シーケンスは、各図に記号で表示し
たように、(1)最初の状態で示す状態からら(2)
CPU0ダウン(3)CPU0復旧(4)CPU1ダウンン(5)
CPU1復旧、の状態に進む。 第４２図の左上側隅に“イニシヤルスート（最
初の状態）”なる記号で示したマルチプロセツサ
システムの最初の状態においては、アプリケーシ
ヨンプログラムの１つのコピー（PA）が活性状
態で、このコピーによりシステムコールを行い、
アプリケーシヨンプログラムPAが情報を通過さ
せるバツクアツプとしてコピーPBを生成させ
る。この場合、すべてのＩ／Ｏ装置はプロセツサ
モジユール０により作動している。この最初の状
態において、図のＸ母線上にバー印を付して示し
たように、プロセツサ間母線３５が障害を生じた
り、ダウンした場合には、アプリケーシヨンプロ
グラムのPAになんらの影響を与えることはな
く、再びマルチプロセツサシステム内に導入する
ことができる。 次の図、すなわち“CPU0ダウン”の状態で
は、プロセツサモジユール０はサービス不能とな
り、マルチプロセツサシステムは、アプリケーシ
ヨンプログラムPAにこのことが起つたことを報
知し、アプリケーシヨンプログラムPAは、プロ
グラムPBと通信する試みを停止し、マルチプロ
セツサシステムによりすべてのＩ／Ｏ装置をプロ
セツサモジユール１に切換える。かくして、アプ
リケーシヨンプログラムは、プロセツサモジユー
ル１とデバイスコントローラ４１を接続するＩ／
Ｏ母線３９（右側のＩ／Ｏ母線上に矢印で示
す。）を介して中断することなくターミナルに無
停止サービスを続けさせる。 第４２図の中央上部に“CPU0復旧”なる記号
で表示するようなマルチプロセツサシステムの次
の作動状態においては、プロセツサモジユール０
はコンソールコマンドにより再びサービス可能状
態に戻る。この場合、プロセツサモジユール０は
プロセツサモジユール１を介してデイスクからマ
ルチプロセツサシステムに再びロードされる。ア
プリケーシヨンプログラムPAは、プロセツサモ
ジユール０がサービス可能となつたことを知らさ
れ、プロセツサモジユール０内にアプリケーシヨ
ンプログラムの他のコピーを生成するようマルチ
プロセツサシステムに命令する。上記コピーは
PCと名付けられ、ターミナルは中断することな
く無停止サービスを続ける。 次に、“CPU1ダウン”として表示するよう
に、プロセツサモジユール１が不動作状態になる
と、アプリケーシヨンプログラムPGはこの事実
をマルチプロセツサシステムにより報知され、ア
プリケーシヨンを引継ぐ。マルチプロセツサシス
テムは自動的にプロセツサモジユール０を介して
すべてＩ／Ｏ装置と通信を行い、ターミナルに中
断することなく無停止サービスを続けさせる。 最後に、第４２図の右側上部に“CPU1復旧”
として示すような状態では、プロセツサモジユー
ル１はコンソールコマンドにより作動可能とな
り、プロセツサモジユール０を介してデイスクか
らマルチプロセツサシステムに再ロードされる。
アプリケーシヨンプログラムPCは、プロセツサ
モジユール１が使用可能となつたことを報知さ
れ、プロセツサモジユール１内にそれ自体の他の
コピー（アプリケーシヨンプログラムPD）を生
成するようマルチプロセツサシステムに命令し、
かくして、マルチプロセツサシステムの素子すべ
て作動状態となる。 以上の説明から明らかなように、上記の時間中
には、プロセツサ間母線の双方とプロセツサモジ
ユールの双方がサービス不能となつた後再びシス
テム内に導入されているが、アプリケーシヨンプ
ログラムとターミナルは中断することなく、作動
を継続している。 このように、なにものかが障害を生じている間
もアプリケーシヨンプログラムを継続させうるよ
うにし、かつ、アプリケーシヨンプログラムを継
続しながら、障害を起して構成素子を修理し、も
しくは交換できるようにしたことは本発明マルチ
プロセツサシステムの重要な特徴である。また、
このことは、プロセツサモジユールおよびプロセ
ツサ間母線に対してだけではなく、例えば、ラツ
ク内のフアン、電源などのようなマルチプロセツ
サシステムの全構成素子に対してもいえること
で、かくして、マルチプロセツサシステム３１は
本当の意味を無停止システムということができ
る。 入出力システムおよびデユアルポートデバイスコ
ントローラ 前述のように、第１図示マルチプロセツサシス
テム３１は入出力（Ｉ／Ｏ）記憶およびデユアル
ポートデバイスコントローラ４１を含む。 Ｉ／Ｏシステムの一般的目的はプロセツサモジ
ユール３３と周辺装置間のデータの転送を可能に
することである。 このシステムの重要な特徴の１つは、システム
のフアイルソフト作動を確保するため余裕をもつ
た径路を介してデータ転送を行うようにし、１つ
のプロセツサモジユール３３の障害またはデバイ
スコントローラの一部の障害によつても、特定周
辺装置との間のデータの転送が停止されることの
ないようにしていることである。 各デバイスコントローラ４１はデユアルポート
部４３および関連構造を有し、２本の関連のＩ／
Ｏ母線３９とともに、以下に詳述するような周辺
装置への余裕あるアクセスを可能にする。 また、Ｉ／Ｏシステムは、パーフオーマンス
（性能）の点で特に重要な特徴を有する。例え
ば、Ｉ／Ｏシステムのパーフオーマンス特性の１
つは、入出力母線構造の作動速度（帯域幅）であ
る。デバイスコントローラ４１は比較的低速度で
データの伝送を行う周辺装置からのデータを収集
し、この収集データをプロセツサモジユール３３
の記憶速度またはそれに近い速度でバースト多重
モードによりプロセツサモジユールに伝送する。 第１図に示すように、各プロセツサモジユール
３３には、複数個の個別デバイスコントローラ４
１を付属させてこれらを操作するようにし、これ
により、単一マルチプロセツサシステム内におい
て各デバイスコントローラ４１をデユアルポート
部４３を介て１以上のプロセツサモジユール３３
に接続することを可能にしている。 第１２図において、各プロセツサモジユール３
３は前述のプロセツサ間制御ユニツト５５のほ
か、中央処理ユニツト（CPU）部１０５，メモ
リー部１０７および入出力（Ｉ／Ｏ）チヤネル部
１０９を含む。 各デバイスコントローラは、第１２図および第
１図に示すように、スター形状に接続した接続線
１１１を介して１またはそれ以上の装置を制御す
るようにしている。すなわち、各装置をデバイス
コントローラに個別に接続するようにしている。 第１２図においては、デイスクドライブ４５を
１つのデバイスコントローラ４１に接続し、テー
プドライブ４９を他のデバイスコントローラ４１
に接続している。 さらに、第１２図において、各CPU部１０５
はマイクロプロセツサ１１３を含み、前記各マイ
クロプロセツサ１１３にマイクロプログラム１１
５を関連させる。前記マイクロプログラム１１５
の一部はＩ／Ｏシステム用のＩ／Ｏ命令の遂行に
当り、マイクロプロセツサ１１３により実行され
るようにする。前記Ｉ／Ｏ命令は、第１２図にお
いては、EIO（execute Ｉ／Ｏ），IIO
（interrogate Ｉ／Ｏ），HIIO（interrogate high
priority Ｉ／Ｏ）として示してある。これらの
命令の詳細については、第１５図、第１６図およ
び第１７図により後述する。 マイクロプロセツサ１１３は、第１２図に示す
径路１１７の集合によりＩ／Ｏチヤネル１０９を
介してＩ／Ｏ母線３９にアクセスする。 また、第１２図において、Ｉ／Ｏチヤネルはマ
イクロプロセツサ１１９を含み、前記マイクロプ
ロセツサ１１９のマイクロプログラム１２１を関
連させる。 マイクロプログラム１２１はマルチプロセツサ
システムにおける１つの機能を有する。その機能
は第１６図に示すような再接続およびデータ転送
シーケンスを遂行することで、これに関しては後
述する。 また、プロセツサモジユール３３のＩ／Ｏチヤ
ネル１０９は、第１２図に示すように、データ径
路論理部１２３を含む。 前記データ径路論理部１２３は、第１３図に示
すように、チヤネルメモリデータレジスタ１２
５、入出力データレジスタ１２７、チヤネルメモ
リーアドレスレジスタ１２９、キヤラクタカウン
トレジスタ１３１、アクテイブデバイスアドレス
レジスタ１３３、優先度決定レジスタ１３５およ
びパリテイ発生・チエツク論理部１３７を含む。 第１２図に示す径路１１７は、第１３図にＭ母
線およびＫ母線として示した２つの母線を含む。 Ｍ母線はマイクロプロセツサ１１３からの出母
線で、入出力データレジスタ１２７にデータを伝
送する。 また、Ｋ母線はデータ径路論理部１２３よりの
データをマイクロプロセツサ１１３に伝送する入
母線である。 第１２図において、径路１３９はデータ径路論
理部１２３とメモリーサブシステム１０７とを接
続する。 この径路１３９は、第１２図に示すように、プ
ロセツサモジユール３３のメモリーサブシステム
１０７内のハードウエア径路１３９Ａおよび２つ
のの論理径路１３９Ｂ，１３９Ｃを含む。 論理径路１３９Ｂおよび１３９Ｃの詳細につい
ては第１６図により後述する。 ハードウエア径路１３９Ａは第１３図に示すよ
うに３つの分岐路を含む。 第１分岐路１３９Ａ−１はメモリーからチヤネ
ルメモリーデータレジスタ１２５への伝送路を形
成し、第２分岐路１３９Ａ−２はチヤネルメモリ
ーアドレスレジスタ１２９からメモリーーへの伝
送路を形成し、また第３分岐路１３９Ａ−３は入
出データレジスタ１２７からメモリーへの伝送路
を形成する。 第１２図において、プロセツサモジユール３３
の入出力チヤネルは制御論理部１４１を含み、こ
の制御論理部１４１はＴ母線マシン１４３（第１
３図参照）、ならびに４つのリクエストライン、
すなわちRECONNECT IN（再接続，RCI）１４
５、LOW PRICRITY INTERRUPT
REQUEST（低優先度割込リクエスト，LIRQ）
１４７、HIGH PRIORITY INTERRUPT
REQUEST（高優先度割込リクエスト）１４９
およびRANK（ランク）１５１（第１４図参照）
を含む。 また、第１４図および第１２図に示すＩ／Ｏ母
線３９の群のチヤネル機能ライン１５３，１５
５，１５７および１５９を含む（第１３図参
照）。TAG母線（Ｔ母線）１５３は機能ラインと
して働く４本のラインよりなり、このほか、第１
４図に示すようにハンドシエークラインとしての
機能をもつた３つのライン、すなわち、
SERVICE OUT（SVO、サービスアウト）ライ
ン１５５、SERVICE IN（SVI、サービスイン）
ライン１５７、およびSTOP IN（STI、ストツ
プイン）ライン１５９がある。 また、第１４図よび第１２図に示すように、
Ｉ／Ｏ母線３９はデータライン群１６１，１６
３，１６５，１６７および１６９を含む。 DATA BUS（データ母線）ライン１６１およ
びPARITY（パリテイ）ライン１６３は双方向性
で、データラインンとしての機能を有し、この群
内には、第１４図に示すように、16本のDATA
BUS（データ母線）ライン１６１および１本の
PAUFTY（パリテイ）ライン１６３を含む。 また、END OF TRANSFER （EOT、転送
終り）ライン１６５、PAD OUT（PADO パツ
ドアウト）ライン１６７およびPAD IN
（PADI、パツドイン）ライン１６９はデータステ
ータスラインとしての機能を有し、データライン
１６１および１６３上に起る特殊な状態を表示す
る。 最後に、Ｉ／Ｏ母線３９は第１４図および第１
２図に示すようにリセツトライン（IORST）１
７１を含む。 第１８図に示すＴ母線コマンドは、Ｔ母線コマ
ンドが有効である間に、データ母線１６１上にあ
る特定フオーマツトを必要とする。Ｔ母線機
能、、ロードアドレス＆コマンド（LAC）および
リードデバイスステータス（RDST）に対する特
定データ母線フオーマツトを本実施例の場合につ
き示すと第１８図の下側のようになる。 Ｔ母線機能、LACの場合には、データ母線１
６１のライン０ないし５上に伝送されるデータ転
またはフイールド（欄）を遂行すべし作動を規定
し、データ母線のライン８ないし12上に伝送され
るフイールド（欄）は、コマンドがアドレスされ
るデバイスコントローラ４１（より詳しくは、デ
ータ母線１６１に接続される当該デバイスコント
ローラのポード部４３）を規定し、また、データ
母線ラインン13ないし15上に伝送されるフイール
ド（欄）はデバイスコントローラ４１に接続した
どの周辺装置をこのコマンドに応じて当該デバイ
スコントローラにより作動させるべしかを規定す
る。 また、Ｔ母線機能、RDSTの場合には、データ
母線ビツト０，１，２および３はそれぞれ、オー
ナーシツプ誤り、割込みベンデイング、デバイス
ビジイ（使用中）、およびパリテイ誤りを示し、
ビツト４ないし15はデバイス従属ステータスを示
す。 Ｔ母線上の諸機能は、第１５図、第１６図およ
び第１７図に示すように３つのシーケンスで伝送
される。これについては以下に詳述する。 各Ｔ母線機能はチヤネルにより主張され、ハン
ドシエークシーケンスは、入出力チヤネル１０９
とデバイスコントローラ４１間でＴ母線機能の受
入れを肯定応答するため、ハンドシエークライン
１５５，１５７，１５９を使用して行われるよう
にする。Ｔ母線およびハンドシエークラインの制
御は第１３図示Ｔ母線マシン１４３により行う。 第２８図は、Ｉ／Ｏチヤネル１０９とポート部
４３間におけるハンドシエークの作動を示すタイ
ミング図である。 第２８図に示すように、ライン１５５はサービ
スアウト信号（SVO）を伝送し、ライン１５７
はサービスイン信号（SVI）を伝送する。 また、図には、SVO信号およびSVI信号ととも
にチヤネルクロツクサイクルを上部に示してあ
る。 第２８図に示すように、SVI信号は、チヤネル
クロツクと同期しておらず、Ｉ／Ｏチヤネル１０
９よりのSVO信号に応じて、任意の時間にデバ
イスコントローラにより主張（アサート）され
る。 Ｉ／Ｏチヤネル１０９はサービスアウト
（SVO）信号を主張す前にＴ母線機能および必要
に応じてデータ母線を主張する。 次いで、Ｉ／Ｏチヤネルは、第２８図に垂直上
昇部２７９で示すように、サービスアウト
（SVO）信号を主張する。前記SVO信号はデバイ
スコントローラがサービスイン（SVI）信号２８
１に応答し、チヤネルコマンドに肯定応答するま
でその状態を保持し、サービスイン（SVI）信号
は、チヤネルがSVO信号を低下（ドロツプ）さ
せるまでその状態を保持する。 デバイスコントローラ４１がサービスイン
（SVI）信号を主張して場合は、チヤネル１０９
は通路１クロツクサイクルと２クロツクサイクル
の間の時間周期で、第２８図に垂直下降部２８３
で示すようにサービスアウト（SVO）信号を除
去し、それに応じて、デバイスコントローラは第
２８図に垂直下降部２８５で示すようにサービス
イン（SVI）信号を低下（ドロツプ）させる。 デバイスコントローラによりサービスイン
（SVI）信号がドロツプすると、チヤネル１０９
は次の転送のためサービスアウト（SVO）信号
を再主張しうる状態となるが、チヤネル１０９
は、SVI信号がドロツプするまで、SVO信号を再
主張しない。 第２８図の矢印２８１Ａ，２８３Ａおよび２８
５Ａはそれぞれアクシヨン（作動）２７９，２８
１および２８３を表わす。 ハンドシエークは第２８図に示すように垂直下
降部２８５の立下り縁部で終了する。 出力転送に際しては、コントローラのインター
フエースデータレジスタ２１３はサービスアウト
信号の立上り縁部（垂直上昇部２７９）において
データを受入れ、サービスアウト信号の立下り縁
部（垂直下降部２８３）において、データををデ
バイスコントローラ１８７の制御部に転送する。 また、入力転送の場合は、チヤネル１０９はサ
ービスアウト（SVO）信号の立下り縁部（垂直
下降部２８３）において、デバイスコントローラ
からデータを受入れる。 このように、２ラインハンドシエークを使用し
て、非同期作動をするチヤネル１０９とそのデバ
イスコントローラ４１間における情報の転送をイ
ンターロツクさせらるようにしている。 これが第１５図、第１６図および第１７図のハ
ンドシエーク2Lで示す通常のハンドシエーク状
態である。 このほか、特殊目的に使用する場合として、２
つの特殊なハンドシエーク状態が考えられる。 まず最初に、デバイスコントローラを選択する
ために使用するチヤネルコマンドはSVI信号によ
りハンドシエークされないようにする。それは、
この時間の間には単一デバイスコントローラは選
択されないからである。 このようなチヤネルコマンドドとしては、第１
８図に示すように次のものがある。すなわち、 SEL−セレクト（選択） LAC−ロードアドレスおよびコマンド HPOL−高優先度割込ポーリング LPOL−低優先度割込ポーリング RPOL−再接続込ポーリング また、シーケンスを終了させるために使用する
コマンドもSVI信号によりハンドシエークされな
いようにする。それは、これならのコマンドは選
択したデバイスコントローラにそれ自体をデイセ
レクト（選択解除）させるためである。 このようなコマンドとしては次のものがある
（第１８図参照）。 DSEL−デイセレクト ABTI−打切り命令（Ｉ／Ｏ） ABTD−打切りデータ ハンドシエークされない上記の全コマンドに対
して、チヤネルは所定時間周期の間（すなわち、
２クロツクサイクルの間）SVO信号１５５を主
張した後、この信号を取除く、この形式のハンド
シエークを第１５図、第１６図および第１７図に
1Lで示す。 第２に、データ転送は、デバイスコントローラ
がこれ以上のサービスを必要としないことをしら
せたいとき、SVI信号でなく、ストツプイン
（STI）信号を戻す場合を除いて、通常はハンド
シエークされるようにする。この場合、チヤネル
によりSVO信号が次にドロツプしたとき、ポー
ト部はそれ自体をデイセレクトする。そうでない
場合は、STI信号によりSVI信号と同るじような
方法でハンドシエークされる。 すべてのハンドシエークに関する他の状態とし
て、チヤネルがSVO信号を主張する準備をする
場合には、チヤネルは、第１３図示Ｔ母線マシン
１４３の一部であるタイマーを始動させる。前記
タイマーは、設定された時間周期以内に次のハン
ドシエークサイクラルが始まらず、また終了しな
い場合、時間切れとなつて誤り報知を行う。タイ
マーが時間切れとなつた場合は、シーケンス内の
適当なポイントに誤りが報知され、デバイスコン
トローラ４１にABTI（EIO，IIO、またはHIIO
シーケンス）またはABTD（再接続シーケンス）
のいずれかが送信される。 第２９図は第２８図に示すハンドシエーク用論
理部を示す。第２９図に示す論理回路は第１３図
示Ｔ母線マシンの一部であり、また前述の通常の
ハンドシエーク状態に対して有効な論理回路であ
る。 第２９図論理回路はサービスアウトフリツプフ
ロツプ２８９およびサービスイン同期フリツプフ
ロツプを含む。第２９図に区分線および記号で示
すように、フリツプフロツプ２８７および２８９
はチヤネル１０９内に物理的に配置する。 デバイスコントローラ４１は、フリツプフロツ
プ２８９のＤ入力にサービスイン（SVI）信号を
帰還伝送する送信機２９３ならびに組合せ論理回
路２９１を含む。 第２９図に示す論理部の機能は以下のとおりで
ある。 チヤネル１０９は、フリツプフロツプ２８７の
Ｊ入力をターンオンすることによりサービスアウ
ト（SVO）信号を主張し、次のクロツクサイク
ルがスタートするとき、送信機２９５によりデバ
イスコントローラにサービスアウト信号
（SVO）信号が伝送される。 デバイスコントローラ内の組合せ論理回路２９
１は、それかレデイ状態の場合、送信機２９３を
作動させて、フリツプフロツプ２８９にサービス
イン（SVI）信号を戻し、これでハンドシエーク
を完了する。 ここで、第１９図に示すデユアルポートデバイ
スコントローラに戻ることにし、デバイスコント
ローラ４１のデユアルポート部の各々は物理接続
線１７９により、これをインターフエース共通論
理部１８１（第２１図にその詳細を示す）に接続
し、ポート部４３の各々を論理接続線１８３を介
して、オーナージツプラツチ回路１８５により決
められるようにインターフエース共通論理部１８
１と関連させる。 第１９図に接続線１８０で示すように、インタ
ーフエース共通論理部１８１はデバイスコントロ
ーラ４１の制御部１８７と関連させる。デバイス
コントローラの制御部１８７は本発明に係るバツ
フア装置１８９を含む。 また、第１９図にブロツク図の形で示すデユア
ルポート部４３（その詳細を第２３図に示す。）
は、Ｉ／Ｏシステムに対してフエイルソフトモー
ドを与えるもので、マルチプロセツサシステムの
重要な部分である。 ポート部４３および関連のシステム構成素子は
１つのデバイスコントローラ４１の２つのポート
部４３が論理的、物理的に独立するような方法で
構成し、かくして、１つのポート部４３の構成素
子部分が特定デバイスコントローラ４１の他のポ
ート部の構成素子を形成することなく、また、１
つのポート部内の集積回路障害のような単一構成
素子の障害により、他のポート部の作動に影響を
与えないようしている。 第１９図に記号で示すように、各ポート部４３
はプロセツサモジユール３３をデバイスコントロ
ーラとインターフエースさせ、究極的には、前記
デバイスコントローラ４１を介して特定の周辺装
置とインターフエースさせる機能を有する。ま
た、ポート部４３は、オーナーシツプラツチ回路
１８５の状態を条件としてデバイスコントローラ
１８７の制御部と通信し、またプロセツサモジユ
ールと通信するための構成要素（エンテイテイ）
である。 すなわち、ポート部はその選択ビツト１７３を
セツトして、後述するように、Ｉ／Ｏチヤネル１
０９より受信した命令によりそれ自体をプロセツ
サモジユールに接続する。 特定デバイスコントローラ４１内の個別ポート
部４３を各々は、独立してプロセツサモジユール
３３に接続することができ、また、当該デバイス
コントローラ内の他のポート部と同時に異なるプ
ロセツサモジユールに接続されるが、デバイスコ
ントローラの制御部とデユアルポート部４３の１
つとの間には、オーナーシツプラツチ回路１８５
により、任意のある時間には１ポート部のみしか
デバイスコントローラにより制御されないような
論理接続が設定されるようにしている。 デコーダ論理部は、任意の特定時間はＴ母線１
５３上にどんな機能を伝送するかを決定する機能
を有する。 制御論理部はＴ母線機能を組合せて、例えば、
セツト選択ビツト、クリア選択ビツト、リード割
込みステータスのような特殊なポート機能に遂行
させる働きをする。 制御論理部の機能は第２７図示論理式に示すと
おりである。 第１５図、第１６図および第１７図により後述
するような接続シーケンスがＩ／Ｏ母線３９を介
して伝送される。ポート部４３の１つ（当該Ｉ／
Ｏ母線３９に接続されたデバイスコントローラ４
１の１ポート部４３のみ）が、その選択ビツト１
７３をセツトすることにより論理的センスで母線
３９に接続を行う。 この論理接続は当該接続シーケンスにおいて伝
送されるデータの一部により決められる。接続が
行われると、当該特定ポート部４３はデバイスコ
ントローラの制御部とチヤネル間に情報を通過さ
せるチヤネルプロトコルに応答する。装置アドレ
ス比較器１９３はポート部４３の構成部分で、ポ
ート部の新しいアドレスを決定する機能を有す
る。 装置アドレスス比較器１９３は、LAC Ｔ母線
機能の間、データ母線１６１上の装置アドレレス
欄を特定ポート部４３に関連する装置アドレスジ
ヤンパーと比較して、特定ポート部４３に対する
新しいアドレスを決定する。チヤネル１０９によ
りり伝送されるアドレスが特定ポート部４３に関
するジヤンパーにより決められるアドレスと整合
（マツチ）した場合は、項ADDCOMP（第２７図
参照）が生成され、当該ポート部用の選択ビツト
ト１７３がセツトされる。ただし、この場合、第
２７図に示す他の状態は、選択ビツトがセツトさ
れることを許容するものとする。かくして、ポー
ト部４３は選択ビツトがクリアされてシーケンス
が終了するまで、すべてのＴ母線作動に応答す
る。 第２７図において使用している略語は次のとお
りである。すなわち、 Add Comp−アドレス比較（装置アドレス） PAROKFF−パリテイOKフリツプフロツプ SEL −選択（セレクト） OWN −オーナーシツプ SELBIT−選択ビツト パリテイチエツクレジスタ１７７は第１３図に
示すパリテイ発生および検出論理部と以下のよう
に関連する。すなわち、その出力において、パリ
テイ発生論理部１３７は、ポート部４３のパリテ
イ検出器１７７によりチエツクされるべきパリテ
イを発生する。このパリテイはチエツクしなけれ
ばならないか、あるいはプロセツサモジユール３
３のＩ／Ｏチヤネル１０９により打切られるかす
る。 また、入力上には、同様な方法でチヤネルパリ
テイ検出論理部１３７によりチエツクされるべき
パリテイをインターフエース共通論理部１８１か
ら発生する。 第２４図に示すように、パリテイチエツクは、
データがレジスタにロードされる前にスタート
し、レジスタにデータが完全にロードされた後ま
で継続するようにする。すなわち、Ｄ母線上のパ
リテイは、チヤネルが出力Ｔ母線機能により
SVO信号を主張する都度、ポート部パリテイレ
ジスタによりチエツクされるようにし、SVO信
号の存在する間パリテイをモニタして、その期間
中におけるＤ母線上のデータの安定を確認し、か
つ、ポート部からデータレジスタ２１３にデータ
を転送するようにしている。 このパリテイチエツクはＴ母線シーケンスの各
トランザクシヨンごとに起り、シーケンスの任意
のトランザクシヨンの間にパリテイ誤りを生じた
場合は、誤りはシーケンスの間のＴ母線機能に応
じ、ステータスビツトとして戻される。例えば、
EIOシーケンス（第１８図および第１５図）にお
いて、RDSTに対するＰビツト戻りは、EIOシー
ケンスの間にポート部がパリテイ誤りを決定した
ことを示す。 また、第１８図に示すように、パリテイ誤りビ
ツトは、Ｔ母線上のRDST機能に対応するＤ母線
上のビツト番号３である。 EIOシーケンス期間中以外のある時間にパリテ
イ誤りが生じた場合は、RDST Ｔ母線機能に関
して述べたと同じようにして、読取り割込ステー
タス（RIST）Ｔ母線機能に、パリテイ誤が報告
される。 パリテイ誤りは、第２４図に示すように、
EIO，IIO，HIIOまたは再接続シーケンンスの始
めにクリアされる。 任意のシーケンスの間に、パリテイ誤りが検出
された場合には、パリテイ誤りはパリテイチエツ
クレジスタにより記憶され、RDSTまたはRIST
Ｔ母線機能に応じてＤ母線に戻される。 第２０図において、ポート部４３内のイネーブ
ルラツチ回路１７５の機能は、特定のデバイスコ
ントローラ４１に接続されたＩ／Ｏ母線３９の双
方を不作動にする可能性をもつたある種の誤りか
らＩ／Ｏシステムを回復させることで、ポート部
４３によりＩ／Ｏ母線３９上に任意の信号を配置
させないようにして、これを行つている。 イネーブルラツチ回路１７５は特定のデイスエ
ーブルコマンドによりクリアされるようにする。
このコマンドは、Ｄ母線１６１上に伝送される特
定のオペレーシヨンコードをもつたロードアドレ
スおよびコマンド（LAC）Ｔ母線機能である。 イネーブルラツチ回路１７５は、いつたんクリ
アされると、プログラム的にこれをリセツトでき
ないようにする。 また、ポート部４３はステータスルチプレクサ
１９５を含む。前記マルチプレクサ１９５は、デ
バイスコントローラ４１が当該デバイスコントロ
ーラの他のポート部４３に論理的に接続された場
合、前述のオーネーシツプ誤りを戻し、当該デバ
イスコントローラは他のポート部により所有さ
れ、このポート部に対するコマンドドは無効であ
ることを表示する機能を有する。 また、ポート部４３は、第１４図に示すＩ／Ｏ
母線３９の各入力ライン（すなわち、SVI，
STI，データ母線、パリテイ、PADI，RCI，
LIRQ，HIRQ）用のインターフエーストランシ
ーバ１９７を具える。ランシーバ１９７は、ポー
ト部選択ビツト１７３がセツトされ、かつ、Ｔ母
線１５３上のＴ母線機能によりデバイスコントロ
ーラ４１がチヤネルに情報を戻すことを必要とし
たとき、ポート部４３からＩ／Ｏチヤネル１０９
にデータを伝送する働きをする。トランシーバ１
９７はデータ母線１６１からポート部４３に常時
情報を通過させる。 電源オン回路１８２をトランシーバ１９７と関
連して作動させ、デバイスコントローラ４１の電
源が上昇（アツプ）または低下（ダウン）状態と
なつたとき、トランシーバの作動を制御して、電
源の上昇または低下中に誤つた信号がＩ／Ｏ母線
上に置かれないようにしたことは本発明の特徴
で、この特徴はオンライン保守の観点から特に重
要である。 第２０図に示すように、各トランシーバ１９７
は受信機１９８および送信機２００を含む。 送信機はイネーブルライン２０２により作動可
能となる。 イネーブルライン２０２上には、選択ビツト１
７３、Ｔ母線上の所要入力機能およびPON回路
１８２よりの信号を含む若干個の信号が存在す
る。 本発明実施例においては、PON回路よりの信
号を“ワイヤオア”接続でゲート回路の出力に接
続し、前記ゲートにおいて他の信号と組合せて、
イネーブルライン２０２をプルダウンさせ、かく
して、PON回路の出力により他の信号を抑制圧
するようにしている。これは、電源が集積回路を
正しく作動させるに充分なレベルにあることを
PON回路が検知するまで、送信機２００（本実
施例の場合、8T26Aまたは7438を使用）を高イ
ンピーダンス状態に置くことを可能にする。
PON回路出力段は、使用しているトランシーバ
集積回路の特性を利用しうるよう設計する。この
特殊形式の集積回路に関しては、ドライバーイネ
ーブルライン２０２が大地電位より上で２ダイオ
ードドロツプ以下の電位に保持される場合には、
送信機出力トランジスタは集積回路に供給される
電源レベルに無関係にオフ状態となり、かくし
て、ドライバによる母線の駆動を不可能とする。 このような特性の組合せは、電源の上昇または
低下に伴つて集積回路の出力を制御し、かつ電源
があるレベル以下に低下した際、通常集積回路の
出力を不確定とするような作動モードを与える。
この同一回路をプロセツサ間母線システムのＸ母
線およびＹ母線に使用して、トランシーバの制御
を行い、かつ、プロセツサ間制御ユニツト５５に
より生成される信号の制御を行うようにしてい
る。第３０図に示すように、各中央処理ユニツト
（CPU）１０５はデバイスコントローラ内に設け
たPON回路１８２と同一構成のPON回路１８２
を含む。このように、PON回路はすべてのデバ
イスコントローラ４１およびすべてのプロセツサ
間制御ユニツト５５用の送信機を制御する。 電源オン（PON）回路の詳細は第２５図に示
すとおりである。図において、符号数字１８２は
PON回路の全体を示す。 PON回路の目的は5V電源の２つの異なる電圧
レベルを感知することである。 電源が低下する場合、PON回路は、デバイス
コントローラまたはCPU内の論理部を不確定状
態とするような特定レベル以下に電源が低下する
点を感知し、この点において、PON回路は、そ
の後不確定な状態となる論理部に対してシステム
を保護するための信号を供給する。 PON回路が感知する第２の電圧レベルは、電
源が上昇する場合に感知する電圧値である。この
電源を感知する第２レベルは、第１レベルより約
100mV程度大きな値とし、これにより、システ
ムにヒステリシスを与え任意の発振条件を抑制す
るようにしている。 PON回路は、電圧条件の１つを感知した後
は、他の電圧条件を感知しその時点で状態変化を
生ずるまで安定状態にとどまる。PON回路が任
意の特定時間に置かれている状態により、他の状
態への転移が行われる電圧レベルが決定される。 かくして、電源オン回路１８２は、電源がデバ
イスコントローラ４１に対して定の作動許容限度
内にあることを表示する信号を与える。電源が上
記の所定許容限度内にない場合は、電源オン回路
１８２の信号を使用して、デバイスコントローラ
４１の適当な母線信号を直ちに不能にする。 PON回路１８２の出力は２進出力、出力が１
の場合、電源は許容限度内にあることを示し、出
力が０の場合は電源が許容限度以下であることを
示す。 以下に詳述する第２５図示電源オン回路１８２
は、デバイスコントローラ４１により使用され、
PON回路１８２をデバイスコントローラ４１に
適用する際に使用する７つの出力駆動段を有す
る。また、同一電源オン回路１８２はCPU１０
５および母線コントローラ３７によつても使用さ
れるが、この場合における出力駆動段段の数はデ
バイスコントローラの場合より少なくてすむ。 第２５図に示すように、PON回路１８２は電
流源１８４および差動増幅器１８６を含む。 差動増幅器１８６は、その１つの入力として、
ライン１８８上の温度補償基準電圧入力を有する
ほか、電源オン回路により感知されるべき電圧を
示すライン１９０上の第２入力を有する。 ライン１８８上の基準電圧はツエナーダイオー
ド１９２により設定されるようにする。 差動増幅器１８６は釣合いのとれた対のトラン
ジスタ１９４および１９６を含む。 ライン１９０上に供給される電圧は抵抗１９
８′，２００′および２０２′により決定されるよ
うにする。前記抵抗１９８，２００′および２０
２′は金属被膜抵抗によりこれを形成し、PON回
路に高い温度安定度を与えるようにしている。 差動増幅器１８６のライン２０４および２０６
上の出力はこれらを３つのトランジスタアレイ
（トランジスタ２０８，２１０および２１２）に
供給し、この３トランジスタアレイにより主出力
制御トランジスタ２１４を制御するようにする。 主出力制御トランジスタ２１４は接続したすべ
ての出力ドライバを駆動する。例えば、第２５図
に示すように、デバイスコントローラ４１に
PON回路１８２を利用する場合には、主出力ト
ランジスタ２１４は出力段２１６ないし２２８を
駆動するうにする。出力段２１６は論理部をクリ
アするために使用し、出力段２１８，２２０およ
び２２２はデバイスコントローラ４１の１つのポ
ート部４３のインターフエース装置との結合用と
して使用し、また、出力段２２４，２２６および
２２８はデバイスコントローラ４１の他のポート
部４３のインターフエース装置との結合用として
使用する。 また、PON回路１８２はヒステリシス制御回
路２３０を含み、前記回路２３０は抵抗２３２，
２３４およびトランジスタ２３６を含む。 以下、この回路の作動について説明する。この
場合、回路は電源オフ状態から電源オン状態に切
換わることから作動を開始するものとする。かく
すれば、電源は電流源１８２から差動増幅器１８
６および主出力制御トランジスタ２１４に供給さ
れる。この時点においては、ライン１９０上の電
圧はライン１８８上の電圧より小であるため、差
動増幅器１８６は主出力制御トランジスタ２１４
の出力をオフ状態に保持し、これにより出力段２
１６ないし２２８をオン状態にする。 かくして、PON回路１８２の出力は“０”状
態となり、電源が許容限度内にないことを表示す
る。 次に、電源が上昇すると、ライン１９０上の入
力電圧はライン１８８上の基準電圧に等しくなる
まで増加し、この時点において、差動増幅器１８
６は主出力制御トランジスタ２１４を駆動し、こ
のトランジスタをターンオンさせる。したがつ
て、出力段２１６ないし２２８からベース駆動が
取除かれ、これらの出力段をオフとする。かくし
て、PON回路１８２の出力は“１”となり、電
源が許容限度内にあることを表示する。 この時点において、ヒステリシス制御回路２３
０が作動を開始する。すなわち、電源が上昇して
いた間、ヒステリシス制御回路２３０のトランジ
スタ２３６はオン状態であり、トランジスタ２３
６がオン状態のときは、抵抗２０２の抵抗値は、
トランジスタ２３６がオフ状態のときのこの抵抗
２０２の抵抗値より小さいものと考えられる。 主出力制御トランジスタ２１４がターンオンす
る点はヒステリシストランジスタ２３６がターン
オフとなる点である。ヒステリシストランジスタ
２３６がターンオフすると、ライン１９０に僅か
電圧の上昇（ジヤンプ）を生じ、差動増幅器１８
６が主出力トランジスタ２１４をオン状態に保持
するような状態に差動増幅器１８６をラツチす
る。 PON回路の状態は、＋5V電圧がライン１９０に
供給される電圧により決まる低い方のスレシヨー
ルド値以下に低下するまで、この状態で安定状態
となり、主出力制御トランジスタ２１４はオン状
態、出力ドライバ２１６ないし２２８はオフ状態
を保持する。 電源故障状態において5V電源が低下し、ライ
ン１９０上の電圧がライン１８８上の基準電圧以
下に減少する場合は、差動増幅器１８６は主出力
制御トランジスタ２１４をターンオフさせ、これ
にともなつて、出力駆動段２１６ないし２２８は
ターンオン状態となる。 電源が低下したときはヒステリシストランジス
タ２３６はオフ状態にあつたので、PON回路１
８２の入力に供給される電圧は、電圧上昇作動状
態の間に電源が許容限度内にあることをPON回
路１８２が感知した電圧値に比し幾分低くならな
ければならない。 この差動またはヒステリス作動を使用するとき
は、5V電源上の任意の雑音により回路内になん
らかの発振を生じ、誤つた電源故障表示を行うこ
とを禁止することができる。 第２５図PON回路１８２は、その状態、すな
わち、“１”状態か、“０”状態かを決めるため、
PON回路により使用される２つの電圧に対して
きわめて正確な感知を与える。 これらの２電圧を正確に感知するため、PON
回路は種々の構成素子の初期トレランスにして補
償能力を有するものでなければならず、また、作
動中の温度変化を補償しうるものでなければなら
ない。PON回路１８２においては、その初期ト
レランスのための補償を必要とする唯一の臨界的
構成部品はツエナーダイオード１９２であり、抵
抗１８８′を選定することによりこの補償を行う
ようにしている。 また、温度補償を与えるため、ツエナーダイオ
ード１９２に受動形ツエナーダイオードでなく、
に能動形ツエナーダイオードを使用するように
し、さらに、差動増幅器１８６内の２つのトラン
ジスタに整合した対のトランジスタを選定し、か
つ、抵抗１９８′，２００′および２０２′に金属
薄膜抵抗を使用することにより効率的な温度補償
を得るようにしている。 各ポート部４３は第２０図および第１９図に符
号数字１７９で示す複数のラインンを含む。この
ライン群１７９は個別ライン２０１（16本のライ
ンにより入力母線すなわちＩ母線を形成）、装置
アドレスライン２０３、出力母線ライン２０５
（16本）テークオーナーシツプライン２０７、な
らびにパリテイのような信号、Ｔ母線および特定
ハンドウエア実現に必要な他の同種ラインを伝送
する一般ライン２０９を含む。 これらの特定ライン２０１，２０３，２０５，
２０７および２０９は第２１図に示すインターフ
エース共通論理部のブロツク図に同一数字で示す
したラインに対応するものであるが、インターフ
エース共通論理部１８１はデバイスコントローラ
４１内のデユアルポート部４３の各々に関連する
ため、第２１図においては２組の各ラインを示し
てある。 第２１図において、インターフエース共通論理
部１８１はオーナーシツプラツチ回路１８５（第
１９図をあわせ参照のこと）を含む。このオーナ
ーシツプラツチ回路はライン２０７を介して
TAKE OWNERSHIP（テークオーナーシツプ）
信号１８１間の論理接続を決定する機能を有す
る。 前述のように、テークオーナシツプ（TAKE
OWNERSHIP）信号はポート部ハードウエアに
より、Ｄ母線上のコマンド欄の特定作動コードを
もつたロードアドレスおよびコマンド（LAC）
Ｔ母線コマンドから抽出されるようにする。ポー
ト部がチヤネルからＴ母線上の機能LACを受信
すると、ポート論理部はＤ母線上のコマンド欄
（上位６ビツト）を調べ、コマンド欄にチークオ
ーナーシツプ命令を規定するコードがあるとき
は、ポートハードウエアからオーナーシツプライ
ン回路をセツトする信号を発生して、ポート部を
インターフエース共通論理部、したがつて、デバ
イスコントローラの制御部に接続する。コマンド
欄がキル（kill）コマンドを規定する場合は、ポ
ート部ハードウエアはポート部のイネーブルラツ
チ回路をクリアする信号を発生する。この作動
は、Ｄ母線上の装置アドレス欄がポート部の装置
アドレスジヤンパーと整合し、しかもコマンド期
間中パリテイ誤りが検出されない場合にのみ起
る。すなわち、LAC上にパリテイ誤りが検出さ
れた場合は、テークオーナーシツプコマンド、キ
ルコマンド等を含むコマンドは実行されない。 したがつて、テークオーナーシツプコマンドを
発生したＩ／Ｏチヤネル１０９はデバイスコント
ローラ４１の制御を受けることになり、他のポー
ト部４３は論理的に切離される。また、テークオ
ーナーシツプコマンドはデバイスコントローラの
内部状態をハードクリアさせることができる。 オーナーシツプラツチ回路１８５の状態は、マ
ルチプロセツサ２１１を介してどのポート部が情
報を通過させることができるかを決定する。オー
ナーシツプラツチ回路１８５かいつたん所定の方
向に設定されると、前記ラツチ回路は他のポート
部によりオーナーシツプコマンドが受信されるま
でその状態に保持される。また、Ｉ／Ｏリセツト
ライン（IORST）の肯定によつてデバイスコン
トローラの内部状態がクリアされた後、他のポー
ト部にオーナーシツプを与えるようにすることが
できる。 制御信号はオーナーシツプレジスタ１８５の状
態により適当な１ポート部４３から選択され、マ
ルチプロセツサ２１１により１組の制御ライン２
１５を介してデバイスコントローラの制御部１８
７に伝送されるようにする。また、データはライ
ン２０５を介して適当な１ポート部４３から選択
され、データレジスタ２１３内にロードされ、出
力母線（Ｏ母線）２１７を介してコントローラに
接続されるようにする。 制御ライン２１５のうち若干数のライン２１５
Ａは、ライン２１９を介してコントローラから伝
送される情報をマルチプロセツサ２２０で選択
し、入力母線（Ｉ母線）２０１によりポート部４
３（第２０図）、したがつて、プロセツサモジユ
ール３３のチヤネル１０９に戻す場合のマルチプ
ロセツサ２２０の制御用として使用する。また、
ライン２２１は適当なポート部４３からＩ母線２
０１、したがつて、Ｉ／Ｏチヤネル１０９に装置
アドレスを戻す。 第２２図は第１９図に示した本発明に係るバツ
フア装置１８９の詳細図である。 本発明の場合は、複数のデバイスコントローラ
４１をマルチワールドバツフアとともに作動さ
せ、周辺装置から比較的低速度で情報報を受信
し、プロセツサモジユールに対しては、そのメモ
リユニツトの記憶速度またはそれに近い速度でこ
の情報をプロセツサモジユール伝送するように
し、チヤネル帯域幅を最大限に使用しうるように
している。 バツフア装置の設計それ自体において重要なこ
とは、デバイスコントローラ４１を相互に共同作
動させてチヤネル１０９へアクセスしうるように
し、誤りの諸条件を避けられるようにすることで
ある。複数のデバイスコントローラ４１を適正に
共同作動させるため、いくつかの指計にしたがつ
てマルチワールドバツフア１８９を構成してい
る。これらの指針には次のようなものが含まれ
る。 その１つは、チヤネル１０９に対してデバイス
コントローラが再接続の要求（リクエスト）を行
う場合、バツフアには、優先度の高いすべてのデ
バイスコントローラ４１と優先度の低い１つのデ
バイスコントローラ４１をサービスするに充分な
バツフア容量を残しておくようにする必要があ
り、また、バツフアの残りの容量を使いつくすこ
となく、再接続持ちができるようにする必要があ
る。これををスレツシユホールツドと呼称し、第
２３図に略号Ｔで示す。 第２に、バツフアは、それがサービスを終つた
後、別の再接続要求をする前に、すべての低優先
度デバイスコントローラ４１のサービスを許容す
るに充分な時間待機しなければならない。すなわ
ち、待機できるだけの容量を持たなければならな
い。この容量が第２のスレツシユホールドとな
る。以下、先に述べたスレツシユホールドと区別
するため、この第２のスレツシユホールドをホー
ルドオフと呼称する。バツフア（第２３図のＤ）
はホールドオフのレベルとスレツシユホールドの
レベルの和になる。 ホールドオフレベルおよびスレツシユホールド
レベルは複数の変数の函数である。これらの変数
には、装置速度、チヤネル速度、プロセツサのメ
モリの記憶速度、再接続時間、当該入出力母線上
の高優先度のコントローラの数、当該入出力母線
上の低優先度上のコントローラの数、ならびに許
容可能な最大バースト長である。 Ｉ／Ｏ母線上の高優先度のコントローラは、同
一Ｉ／Ｏ母線上のそれより低優先度の他のコント
ローラより多数の低優先度のコントローラを有
し、したがつて、高優先度のコントローラには、
低優先度のコントローラより高いホールドオフレ
ベルを必要とする。同様に、Ｉ／Ｏ母線上の低優
先度のコントローラはそれより高い優先度のコン
トローラより大きなスレツシユホールドレベルを
必要とする。コントローラ内のバツフア装置１８
９は、ホールドオフレベルが増大するにしたがつ
て、スレツシユホールドレベルは減少し、スレツ
シユホールドレベルが増大するにしたがつてホー
ルドオフレベルが減少すという事実を利用して構
成している。これは、再接続要求がなされる数を
可能とすることにより達成でき、実際のセツテイ
ングは特定のＩ／Ｏチヤネル形状内の高優先度コ
ントローラおよび低優先度コントローラの特性に
より決めるようにしている。したがつて、バツフ
ア容量は、最悪の場合のスレツシユホールドレベ
ルと最悪の場合のホールドオフレベルの和ではな
く、最悪の場合に必要とするスレツシユホールド
レベルまたは最悪の場合に必要とするホールドオ
フレベルの最大値する。これにより、バツフア容
量を最小にし、かつ、バツフアを充填状態または
空き状態とするに必要な時間を短縮するようにし
ている。 第２３図はそれら種々のパラメータをグラフに
より表示したものである。図において、横軸は時
間を示し、縦軸は出力作動に対するバツフア内の
ワードを示す。 データは、まず第２３の左上部の点Ｄ（この点
においては、バツフアはバツフア容量一称にデー
タが充填されているものとする。）からスタート
して、傾斜−ＲDの線で速度で装置に転送され、
バツフア使用容量（すなわち深度）が傾斜線−Ｒ
Dとスレツシユホールドレベル線Ｔとの交点２２
３で示すスレツシユホールドベルに減少するま
で、再接続信号を生成することなく、このデータ
転送が続けられる。 この時点において、第２３図の横軸に記号で表
示したように、チヤネル１０９に対して再接続リ
クエストがなされる。 バツフアよりのデータの転送は、点２２５まで
傾斜線−ＲDで示す速度で続けられ、リクエスト
（要求）は高優先度デバイスコントローラ４１に
より待機すなわちホールドオフされるが、２２５
の点でリクエストはＩ／Ｏチヤネル１０９により
引継がれ、Ｉ／Ｏチヤネルはこのデバイスコント
ローラに対してその再接続リクエストシーケンス
を開始する。 点２２７においては、最初のデータワードはチ
ヤネル１０９によりデバイスコントローラのバツ
フア１８９に転送されており、次いで、チヤネル
１０９には傾斜ＲCの線で示す速度でバツフア１
８９にデータワードを転送する。 同時に、デバイスコントローラ４１は速度−Ｒ
Dでバツフアからデータワードドを転送しつづけ
るので、バツフア１８９への入力の総合速度は、
バツフアが点２２９で再び充填状態になるまで、
傾斜−ＲC−ＲDの線で示すような速度となる。点
２２９において、バツフアは充填され、デバイス
コントローラはチヤネル１０９から切離され、傾
斜線−ＲCで示す速度でデータ転送が続けられ
る。 第２３図の表示ｔrは、このデバイスコントロ
ーラのポーリングおよび選択、ならびに最初のワ
ードドの転送に必要な時間を示す。これに関して
は、第２６図により再度後述することにする。 また、第２３図の符号Ｂはバースト時間を示
す。このバースト時間は可変パラメータである。
任意の特定バーストの長さは、装置速度、チヤネ
ル転送速度、転送中の装置の数およびチヤネル再
接続時間に依存する。また、バーストに許容され
る最大時間は、必要とするバツフア容量を最小に
し、かつ高い装置転送速度に適応し、また同時に
転送できる装置の数に適応するようこれを選定す
る。 第２２図は第２３図に示すホールドオフレベル
ルの要求およびスレツシユホールドレベルの要求
を達成させうるよう構成した本発明実施例による
バツフア１８９のブロツクダイヤグラムである。 第２２図に示した本発明に係るバツフア装置１
８９は入力バツフア２３１、バツフアメモリー２
３３、出力バツフア２３５、入力ポインタ２３
７、出力ポインタ２３９、マルチプレクサ２４
１、バツフア制御論理部２４３（第２６図により
後述する）、前記バツフア制御論理部２４３に接
続したマルチプレクサ２４５、ならびにストレス
カウンタ２４７を含む。 また、第２２図に示すように、入力バツフア２
３１には、２つのデータ入力ライン群（ライン２
１７および２４９）を供給する。１つのデータラ
イン群は16の装置データ入力ライン２４９を含
み、他の入力ライン群は16の出力母線ライン（０
母線ライン）２１７を含む。 次いで、これら２群の入力信号のいずれか一方
を入力バツフア２３１からライン群２５１を介し
てバツフアメモリー２３３に供給する。前記ライ
ン群は16本のライン２５１を含む。 データはバツフアメモリー２３３から取出さ
れ、ライン群２５３を介して出力バツフア２３５
に供給される。前記ライン群は16本のライン２５
３を含む。 出力バツフア２３５は、第２２図に記号で表示
するように、16本のライン群２１９を介してイン
ターフエース共通論理部１８１（第１９図および
第２１図参照）にデータを送り返し、16本のライ
ン群２５５を介して周辺装置４５，４７（第１図
に示す装置４９，５１，５３も含む）にデータを
送りかえす。 入力ポインタ２３７および出力ポインタ２３９
はマルチプレクサ２４１とともに以下のように機
能する。 入力ポインタ２３７は、入力バツフア２３１か
らバツフアメモリー２３３にデータが転送されて
いる際マルチプレクサ２４１を介してバツフアメ
モリー２３３に接続され、ワードを書込むべき記
憶場所を決定する機能を有する。また、出力ポイ
ンタ２３９は、バツフアメモリー２３３から出力
バツフア２３５にデータが転送されている際、マ
ルチプレクサ２４１を介してバツフア装置メモリ
ー２３３に接続され、ワードを取出すべき記憶場
所を決定する機能を有する。 第２２図および第２６図に示すバツフア制御論
理部２４３の目的は、バツフア装置１８９に置か
れるストレス（如何に早く再接続されるべきかの
度合いを示す尺度）を追跡し続けることである。
これに関しては、バツフアの充填状態または空き
状態の度合いは、プロセツサモジユールに関する
転送の方向（入力か出力か）とあいまつて、スト
レスの程度を決定する。ストレスは装置がバツフ
アにアクセスする場合は増加し、チヤネルがバツ
フアにアクセスする場合は減少する。 また、第２２図および第２６図示装置におい
て、ストレスカウンタは入力上の０ないし15の増
加ストレスを測定し、出力上の０ないし15の減少
ストレスを測定する。また、他の実施例（図示省
略）の場合には、バツフア制御論理部において転
送の方向を付加し、２つの新しいラインによりポ
インタ２３７および２３９にアクセスさせるよう
にし、ストレスカウンタは常に増加ストレスを測
定するよう形成している。 第２２図において、チヤネルリクエストライン
２１５（第２１図をも参照のこと）および装置リ
クエストライン２５７（デバイスコントローラの
制御部分１８７から到来する）はアサートされ
て、バツフア１８９へのアクセスを表示する。 マルチプレクサ２４５は、プロセツサモジユー
ルに関する転送の方向（入力か出力か）にもとづ
き、バツフア充填を増加させるリクエスト（要
求）としてこれらのラインの１つを選択し、バツ
フア充填を減少させるリクエスト（要求）として
他のラインを選択する。 バツフア充填を増加させるため選択されたライ
ンは、適当なデータライン２４９または２１７
（第２２図参照）よりのデータをライン２５９を
介して入力バツフア２３１にロードするためにも
使用される。 チヤネルおよび装置は、同時にバツフア１８９
にアクセスすることができ、バツフア制御論理部
２４３は一時に１つのリクエスト（要求）をサー
ビスする。バツフア制御論理部２４３はサービス
のため、ラインの１つを選択してバツフア制御論
理部２４３が最初のリクエストのサービスを終る
まで、他のラインをホールドオフし、その後にお
いて他のリクエストをサービスする。 バツフア制御論理部２４３によるリクエストの
サービスには次のようなものがなる。 まず、始めに、バツフアメモリー２３３への転
送か、バツフアメモリー２３３からの転送かとい
う転送方向を決定し、マルチプレクサ２４１を介
して入力ポインタ２３７または出力ポインタ２３
９を選定するに適したものとして、マルチプレク
サ２４１に接続したライン２６１を主張する。 第２に、出力リクエストに際して、バツフア制
御論理部２４３はライン２６３を主張し、これに
より次の３つの事柄を行わせる。すなわち、 (A) バツフア制御論理部２４３は入力バツフア２
３１よりのワードを入力ポインタ２３７および
マルチプレクサ２４１により決められたバツフ
アメモリー２３３の記憶場所に書込む。 (B) バツフア制御論理部２４３はストレスカウン
タ２４７を増加させる。 (C) バツフア制御論理部２４３は入力ポインタ２
３７を増加させる。 第３に、出力転送に際して、バツフア制御論理部
２４３はライン２６５を主張し、これにより次の
３つの作動を行わせる。すなわち、 (A) バツフア制御論理部２４３は出力ポインタ２
３９およびマルチプレクサ２４１により決めら
れるように、バツフアメモリー２３３から読出
されているワードを出力バツフア２３５に書込
む。 (B) バツフア制御論理部２４３はストレスカウン
タ２４７を減少させる。 (C) バツフア制御論理部２４３は出力ポインタ２
３９を増加させる。 ストレスカウンタ２４７は、第２２図に記号で
表示したように、バツフア１８９がいつ充填状態
Ｄになつたか、あるいはバツフアがいつストレツ
シユホールド深度Ｔになつたかを決定する。 ストレスカウンタの出力はこれを解読した後、
解読値の任意の１つを使用して、バツフアがスト
レツシユホールド深度にあることを規定すること
ができる。本実施例においては、ワイヤジヤンパ
ーを用いて16の可能なストレス値の１つを選択
し、バツフア１８９上のストレスがその値に達し
たとき、チヤネル１０９に対して再接読リクエス
トを行うようにしている。 デバイスコントローラの制御部分１８７は、第
２３図に記号に対応するこれら３つの信号を用い
て、関連するライン１４５（第１４図および第１
２図参照）および１５９（第１４図および第１２
図参照）を介して再接続リクエストおよび切断リ
クエストを行う。 第１４図および第１２図に示すライン１５９を
介して伝送されるSTI（ストツプイン）信号はバ
ツフア深度Ｄ、バツフアの充填状態または空き状
態、および転送の方向に関係し、第１４図および
第１２図に示すライン１４５を介して伝送される
RCI（再接続イン）信号は第２２図示ストレスカ
ウンタ２４７よりのストレツシユホールド深度Ｔ
表示に関する。したがつて、バツフア１８９が最
小ストレス状態（出力において充填状態、入力に
おいて空き状態）となつたとき、STI信号を主張
し、この信号により、デバイスコントローラ４１
かバーストデータ転送を終らせようと欲している
ことをチヤネル１０９に報知する。また、バツフ
ア１８９がそのストレツシユホールド値を通過す
るとき、バツフアはライン１４５上のRCI信号を
主張し、この信号により、バツフアがデータバー
ストの転送を欲していることを表示する。 第２６図は第２２図示バツフア１８９のマルチ
プレクサ２４５、バツフア制御論理部２４３およ
びストレスカウンタ２４７の詳細図である。 第２６図において、マルチプレクサ２４５は２
組のゲート２４５Ａ，２４５Ｂ、リクエストフリ
ツプフロツプ２６７Ａ，２６７Ｂ、クロツクフリ
ツプフロツプ２６９、リクエスト同期フリツプフ
ロツプ２７１Ａ，２７１Ｂ、優先度決定ゲート２
７３およびリクエスト実行ゲート２７５Ａおよび
２７５Ｂにより表示してある。 ストレスカウンタ２４７は、第２６図に記号で
表示するようにカウンタ部２４７Ａおよびデコー
ダ部２４７Ｂを含む。 また、第２６図に示すように、２組のゲート２
４５Ａおよび２４５Ｂはチヤネルリクエスト信号
（ライン２１５）および装置リクエスト信号（ラ
イン２５７）ならびに読取りおよび書込み信号を
使用して、チヤネルまたは装置のいずれかバツフ
ア１８９にデータを一時記憶しており、バツフア
１８９からデータを取出しているかを決定する機
能を有する。 リクエストフリツプフロツプ２６７Ａおよび２
６７Ｂは制御論理部がリクエストのサービスを終
るまで、リクエストを記憶する機能を有する。 クリツクフリツプフロツプ２６９は、リクエス
ト同期フリツプフロツプ２７１Ａ，２７１Ｂおよ
びリクエスト実行ゲート２７５Ａ，２７５Ｂによ
り使用される２相クロツタ信号を発生する。 リクエスト同期フリツプフロツプ２７１Ａおよ
び２７１Ｂはクロツク発生フリツプフロツプ２６
９に対するリクエストを同期させ、実行リクエス
トを安定させる機能を有する。 優先度決定ゲート２７３は実行リクエストの１
つをピツクアツプし、他のリクエストをホールド
オフさせる働きをする。 また、リクエスト実行ゲート２７５Ａおよび２
７５Ｂは同期したリクエストにより種々のリクエ
ストを実行させる機能を有する。 ライン２６３および２６５上の各出力信号は、
前述のように、ストレスカウンタを増加、減少さ
せ、バツフアメモリーまたは出力バツフアを更新
し、入力ポインタまたは出力ポインタを更新する
というような種々の機能を実施する。 さらに、各信号は第２６図に示すライン２７７
Ａおよび２７７Ｂを介して適当なリクエストフリ
ツプフロツプをクリアする機能を有する。 前述のように、第１５図、第１６図および第１
７図は、Ｉ／Ｏシステムの３つの作動シーケンス
を示す。 Ｉ／Ｏシステムの作動において、プロセツサモ
ジユール３３と、デイスク４５のような特定装置
間における平常のデータ転送には、転送を開始さ
せるEIOシーケンスを含む。 EIO命令は特定のデバイスコントローラおよび
装置を選択し、遂行すべき作動を規定する。 デバイスコントローラ４１は、デバイスコント
ローラ４１と特定装置間のＩ／Ｏチヤネルを始動
させる。 すなわち、デバイスコントローラ４１は首期的
にチヤネル１０９に再接続を行い、デバイスコン
トローラ４１とチヤネル１０９間にデータの転送
を行うようにする。周期的に再接続を行うように
したのは、チヤネルから装置へ、あるいは装置か
らチヤネルへのいずれに対してもデータの転送を
行いうるようにするためである。 データの転送が終了すると、デバイスコントロ
ーラ４１はCPU１０５に割込みを行い、前記
CPU１０５はIIOまたはHIIOシーケンスを発出し
てこれに応答する。 IIOシーケンスは割込み中の装置と転送が終了
した状態が一致することを決定する。 HIIOシーケンスは、高優先度Ｉ／Ｏ割込みに
応じて発出されることを除いては、IIOシーケン
スと同様である。 “Ｉ／Ｏ実行”CPU命令（EIO命令）は第１５
図に示すＴ母線状態変化により定義される。 第１５図の一番左側に示す最初の状態は非作動
（NOP）状態またはアイドル状態であり、その他
の状態は、第１８図に対応する略号で示した次の
状態、すなわち、ロードアンドレスおよびコマン
ド（LAC）、ロードパラメータ（LPRM）、リー
ドデバイスステータス（RDST）、デイセレクト
（DSEL）およびアポートインストラクシヨン
（打切り命令、ABTI）と同じものである。 第６図、第７図および第８図に示す状態変化図
の場合と同じく、実線矢印は状態変化を示し、点
線矢印は状態変化が起る前に起らなければならな
い状態を示す。 第１５図に示すEIO命令およびその実行は、
CPU１０５のマイクロプロセツサ１１３（第１
２図参照）の直接制御のもとに行われるようにす
る。 このCPU始動は、第１５図においては、ライ
ン１１７により状態マシンにより状態マシンに伝
送される形で示してある。この始動信号はＴ母線
がアイドル状態の場合のみ受入れられるようにす
る。 CPU始動信号がいつたん供給されると、Ｔ母
線はNOP（アイドル）状態からLAC状態に進
む。 LAC状態またはLAC機能においては、CPU１
０５内のレジスタスタツク１１２の最上部からワ
ードが取出され（第１２図参照）、Ｄ母線１６１
（第１４図参照）上に導出されるようにする。 このワードは、前述のように、特定デバイスコ
ントローラ４１およびおよび特定の周辺装置４
５，４７，４９，５１または５３（第１図参照）
を選択するのに使用するほか、実行すべき作動を
規定するためにも使用する。 Ｔ母線は、次のＴ母線サイクルにLPRL状態に
進む。 ロードパラメータ（LPRM）状態においては、
CPU１０５（第１２図参照）内のレジスタスタ
ツクの最上部のすぐ下にあるワードがＩ／Ｏチヤ
ネル１０９を介してＴ母線１６１（第１４図参
照）上に供給され、前のLAC状態の間に選択さ
れたデバイスコントローラ４１に伝送されるよう
にする。 第１５図に点線矢印で示すようなハンドシエー
クサイクルの終了時には、Ｔ母線はRDST状態に
進む。この状態においては、デバイスコントロー
ラ４１は装置ステータス（選択された特定装置の
ステータスおよび当該装置の状態を記述する信号
のセツトを含む。）をデバイスコントローラ４１
からCPUに戻し、これをCPU１０５内のレジス
タスタツト１１２の最上部の一時記憶させる。 ロードパラメータ（LPRM）状態およびリード
デバイスステータス（RDST）状態の間には、若
干の誤りが発生する可能性がある。これらの誤り
には、パリテイ誤り、ハンドシエークタイムアウ
ト（時間切れ）およびステータスワード内の誤り
表示が含まれる。なんらかの誤りが発生した場合
には、Ｔ母線マシン１４３（第１３図）はRDST
状態から打切り命令（ABTI）状態に進む。 ABTI状態は、Ｉ／Ｏチヤネル１０９を介して
デバイスコントローラを通過した前のLAC情報
およびLPRM情報を無視するようデバイスコント
ローラ４１に命令し、次いで、Ｔ母線（チヤネ
ル）はNOP（アイドル）状態に戻る。 第１５図の上部分岐部の点線矢印１１４で示す
ように、RDST状態の後、誤りが検出されなかつ
た場合はＴ母線はデイセレクト（DSEL）状態に
進む。 Ｔ母線がDSEL状態にあるときは、デバイスコ
ントローラ４１はその選択ラツク回路１７３をク
リアして、それに対して発出される命令（LAC
状態の間にはデバイスコントローラを通過する）
に応答し、Ｔ母線はNOP（アイドル）状態に戻
る。 Ｉ／Ｏシステムの作動時には、非同期モードで
発生する状態リクエスト信号が存在する。例え
ば、再接続信号は、チヤネルがデータをコントロ
ーラに転送することをリクエストするため、EIO
シーケンス後に生成され、また、デバイスコント
ローラ４１は種々の異なる条件、すなわち、EIO
シーケンスの終了を報知するという条件、あるい
は周辺装置における異常状態を報告するという条
件のもとで割込みリクエストを主張する。 装置リクエストラインは特定のＩ／Ｏ母線３９
に接続されたすべてのデバイスコントローラのポ
ート部４３に共通である。 チヤネル１０９はラインRCI（第１４図の１４
５）を介して行われる再接続リクエストに応答
し、また、CPU１０５は、IIOシーケンスに
LIRQライン１４７（第１４図参照）を介してな
されるリクエストに応答し、HIIOシーケンスに
HIRQライン１４９を介してなされるリクエスト
に応答する。 チヤネル１０９またはCPU１０５が装置リク
エスト信号に応じて行う第１の事柄は、それがリ
クエストを主張している最高優先度のデバイスコ
ントローラであることを決定することである。す
なわち、チヤネル１０９に対して同時にリクエス
トを主張しているデバイスコントローラ４１は複
数個存在しうるため、チヤネルは所定の優先順位
計画にしたがつて特定のデバイスコントローラを
選択する。 本発明実施例においては、３２までのデバイス
コントローラ４１を単一のチヤネル１０９に接続
することが可能である。 32個のデバイスコントローラは16ビツトデータ
母線１６１を使用して、それらをスターポーリン
グ状に接続し、さらに、１つの付加的ライン１５
１を使用して３２のデバイスコントローラをそれ
ぞれ16のコントローラよりなる２つの群に分割し
ている。16のデバイスコントローラの１つの群と
他の群との間には、優先度を割当て、さらに、各
群内の16のデバイスコントローラ間にも優先度を
割分てる。この場合、ポーリングシーケンスの間
にＤ母線のビツト零に応答する装置は、ランク内
で最高の優先度を有し、ビツト15に応答する装置
は最低の優先度を有するものとする。 ここで留意すべきことは、以下に説明しようと
しているポーリングには第１６図および第１７図
に関する状態記述が含まれるほか、各図の選択
（SEL）状態の間に起るハンドシエークが含まれ
るということである。 第１６図および第１７図において、チヤネル１
０９はランクラインを０にセツトし、レスポンス
が再接続リクエストに対するものである場合は、
Ｔ母線機能RPOL（第１６図）を与え、一方、
CPU１０５は、それがIIOシーケンスに応答して
いる場合、LPOL（第１７図）Ｔ母線機能を与
え、HIIOシーケンスに応答している場合、
HPOLT母線機能を与える。この点が、ポーリン
グに関する第１６図（チヤネル応答）と第１７図
（CPU応答）の唯一の主要な相違点である。 第１６図において、また、RCIライン１４５
（第１４図参照）の主張に対するチヤネル１０９
の応答において、ンク零に応答することが未定の
再接続リクエストをもつたすべての装置がＤ母線
上に１ビツトレスポンスを置く。すなわち、これ
らすべての装置がランク内のそれぞれの優先度に
対応するＤ母線１６１の１つのラインを主張する
ことになる。 チヤネル１０９は優先度決定レジスタ１３５
（第１３図参照）にＤ母線応答信号を転送する。
この優先度決定レジスタ１３５の出力は、前述の
優先順位計画にしたがつて、どのデバイスコント
ローラが最高の優先度を有するかを決定し、か
つ、接続されたデバイスコントローラによるラン
ク零を主張（アサート）するビツトがある場合、
Ｄ母線１６１上に適当なビツトを送り返す（アサ
ートバツクする）。 優先度決定レジスタに対してランク零の応答を
主張している装置が１つ以上存在する場合には、
接続されたすべてのデバイスコントローラに対し
てＴ母線上の選択（SEL）機能とともに優先度決
定レジスタの出力が供給され、そのランク零の優
先度が優先度決定レジスタの出力とマツチするデ
バイスコントローラがそれぞれを選択ビツト１７
３にセツトし（第１９図参照）、かくして、当該
ポート部は、シーケンス内の次の状態に応答す
る。これが、第１６図にランク零のRPOLで示す
状態から選択（SEL）状態に進む実線矢印で示し
た作動モードである。 ランクラインが零に等しいとき被応答装置が存
在しないことを優先度決定レジスタ１３５が決定
した場合は、チヤネル１０９はランクライン１に
セツトし、再度RPOL Ｔ母線コマンドを発す
る。次に、優先度決定レジスタがランク１でレス
ポンズが起つたことを決定した場合には、チヤネ
ル１０９は前と同じようにＴ母線選択機能を主張
する。 しかしながら、優先度決定レジスタがランク１
でレスポンズがなかつたことを決定した場合は、
チヤネルは第１６図に状態NOPで示すアイドル
状態に戻る。 この後者の場合は、１つのポート部４３に発生
しうる障害の事例で、この場合、システム３１は
他のポート部４３を介して当該特定デバイスコン
トローラにアクセスされる。 前述のように、CPU１０５により始動される
IIOまたはEIIOシーケンスに応じて行われる優先
度決定レジスタの作用は、デバイスコントローラ
４１からライン１４５に供給される再接続イン信
号（RCI信号）に応じてチヤネルにより始められ
る再接続シーケンスに対する優先度決定レジスタ
１３５のレスポンスと同様である。 第１６図において、再接続シーケンスは、リク
エストを行つている最高優先度デバイスコントロ
ーラ４１を再接続するために前述のポーリングシ
ーケンスとともに始まる。 再接続シーケンスにおける次のステツプは、装
置アドレス比較器１９３内にある実際のデバイス
コントローラ番号を決定することである。前述の
ように、装置アドレス比較器１９３は物理的デバ
イスコントローラ番号を決定するためのジヤンパ
ーを含む。これらは、特定ポート部を決定するた
めEIOシーケンス中にLAC Ｔ母線機能に関して
使用したものと同じものである。再接続シーケン
スにおいては、上記のジヤンパーにより決められ
るアドレスは、この装置用のバツフア記憶或を規
定するテーブルにアクセスさせるため、Ｔ母線
RAC状態の間にＤ母線を介してＩ／Ｏチヤネル
に戻される。 また、このほか、転送の方向（すなわち、プロ
セツサモジユールに対する入力転送か、出力転送
か）を決定することも必要である。リクエストさ
れた転送の方向を装置アドレスを決定するため、
チヤネルはRAC Ｔ母線機能を主張し、デバイス
コントローラ４１はデバイスコントローラアドレ
スと転送方向をチヤネルに戻す。 チヤネルはデバイスコントローラ４１により戻
された装置アドレスを使用して、この特定デバイ
スコントローラおよび装置に対するメモリー１０
７内のバツフア記憶域１３８を規定するＩ／Ｏ制
御テーブル（IOC）１４０（第１２図）内の２ワ
ードエンドリー１４２にアクセスする。 ２ワードエントリー１４２のフオーマツトは第
１２図の拡大図に示すとおりで、第１２図におい
ては２ワードの各欄の詳細を図示してある。 IOCテーブル１４０内には、特定プロセツサモ
ジユール３３に関するＩ／Ｏ母線３９に接続した
32個の各デバイスコントローラ４１の８つの各装
置に対する２ワードエントリー１４２を含み、各
プロセツサモジユール３３はそれ自体のIOCテー
ブルを有する。 各２ワードエントリーは、主メモリー内のバツ
フア記憶場所および特定装置への特定データ転送
中における任意の特定時間に転送すべきバツフア
記憶域の残りの長さを記述する。したがつて、第
１２図に記号で表示するように、上側のワード
は、それとの間にバーストにより転送を行う転送
アドレスを規定し、また、下側のワードはバツフ
ア記憶域の残りの長さを規定するバイトカウント
ならびに転送の状態（ステータス）を規定する。 転送の状態（ステータス）を表わす欄は保護ビ
ツトＰとチヤネル誤り欄CH ERRを含む。チヤ
ネル誤り欄は７までの番号を付した誤りの任意の
１つの表示するよう設定可能な３つのビツトを含
む。 転送アドレスおよびバイトカウントは各再接続
およびデータ転送シーケンス（バースト）の終了
時にIOCテーブル１４０において更新されるよう
にする。各バーストの終了時には、転送アドレス
はカウントアツプされ、バイトカウントはカウン
トダウンされるようする。その量はバースト期間
中に転送されるバイト数を反映する。 また、第２のワード（下側のワード）は(1)再接
続およびデータ転送シーケンス中に偶々起つた任
意の誤りを〓後における分析のために報知する
欄、(2)メモリ１０７のバツフア記憶域を書込みが
行われず読取り専用とするよう規定するための保
護ビツトを含む。 保護ビツトはデバイスコントローラ４１の障害
からプロセツサメモリーを保護する働きをする。
すなわち、リードアドレスおよびコマンド
（RAC）Ｔ母線機能の間に、デバイスコントロー
ラ４１がチヤネル１０９への転送方向に戻つたと
き、デバイスコントローラ４１内の障害により、
デバイスコントローラが誤つて入力転送を規定す
るおそれがある。この場合には、チヤネルはIN
状態に進み、デバイスコントローラからメモリー
にデータを転送することになり、バツフア１３８
内のデータを失う可能性がある。保護ビツトは、
チヤネルがこのバツフア記憶域に書込まないこと
をプログラムに規定させることを可能にする。す
なわち、この場合、装置は出力転送のみを規定す
ることができる。 転送アドレスは論理径路１３９Ｂ（第１２図参
照）を規定する。 チヤネルはチヤネルメモリーアドレスレジスタ
１２９（第１３照参照）内に転送アドレスを一時
記憶させ、キヤラクタカウントレジスタ１３１
（第１３図参照）内にバイトカウントを一時記憶
させる。 チヤネルは、第１６図に示すLAC状態の間に
チヤネルが装置から検索した転送の方向に応じ
て、Ｔ母線をIN状態またはOUT状態のいずれか
に置き、論理径路１３９Ｃ（第１２図参照）を規
定するために、チヤネルメモリーアドレスレジス
タ１２９を使用して、デバイスコントローラ４１
とメモリー１０７間にデータの転送を行わせる。
またチヤネルメモリーアドレスレジスタ１２９お
よびキヤラクタカウントレジスタ１３１は、バー
スト期間中に各ワードが転送される際更新される
ようにし、将来とも転送すべきキヤラクタの数お
よびバツフア内の次のアドレスに反映させるよう
にする。また、バーストの終了時には、チヤネル
メモリーアドレスレジスタ１２９およびキヤラク
タカウントレジスタ１３１の内容はIOCテーブル
１４０内に書込まれるようにする。 以下、作動について説明すると、入力転送に際
しては、装置からチヤネルに転送される各ワード
に対して、チヤネル１０９は前述のハンドシエー
タ機構により、ワードを受入れ、Ｉ／Ｏデータレ
ジスタ１２７（第１３図参照）内にそれを一時記
憶した後、論理径路１３９Ｃ（第１２図参照）に
より決められたメモリー内のバツフア記憶域に前
記ワードを転送する。 また、出力転送に際しては、チヤネル１０９は
バツフア記憶域から論理径路１３９Ｃを介してワ
ードを取出し、これをチヤネルメモリーデータレ
ジスタ１２５に転送する。次いで、チヤネルは
Ｉ／Ｏデータレジスタ１２７（第１３図）にワー
ド転送し、デバイスコントローラとハンドシエー
タして、ワードをそのインターフエースデータレ
ジスタ２１３に受入れさせる。 また、チヤネルによりＩ／Ｏデータレジスタ１
２７内のワードを装置に対してハンドシエークさ
せ、同時に、メモリー１０７から転送中の次のワ
ードをリクエストし、かつ受入れて、これをチヤ
ネルメモリーデータレジスタ１２５に一時記憶さ
せるようなパイプライン構成によりＩ／Ｏチヤネ
ルの高速転送を可能にすることができる。この場
合装置に対してワードを送出するには、メモリー
よりのワードを装置に対して受入れるのと同じ時
間を必要とするため、上記のような２つの作動を
オーバーラツプさせることができる。 また、各ワードには２つのバイトが存在するの
で、バースト期間中には、チヤネルは転送される
すべてのワードに対してキヤラクタカウントレジ
スタを２だけ減少させる。 バースト転送は、通常の状態あるいは誤り状態
の２つの方法で終了させることができる。 この通常状態による転送の終了には２つのケー
スが考えられる。 第１の作動状態においては、キヤラクタカウン
トレジスタ１３１が転送すべく残されている１ま
たは２バイトのカウントに達し、この位置におい
て、チヤネルは転送の終りに到達したことを表示
するEOT信号（第１４図のライン１６５）を主
張する。すなわち、カンウトが１に達した場合
は、チヤネルはEOT信号およびPAD OUT（第
１４図のライン１６７）を主張し、奇数バイトに
より転送の終了を表示する。また、キヤラクタカ
ウントが２に達した場合は、チヤネルはEOT信
号を主張する。ただし、この場合には、母線上の
両バイトが有効であるためPAD OUT信号（第１
４図のライン１６７上のPADO信号）を必要とし
ない。 いずれの場合にも、デバイスコントローラ４１
はライン１５９（第１４図参照）上のSTI（スト
ツプイン）信号を主張することにより応答する。
また、デバイスコントローラ４１は、チヤネルが
PADO（PAD OUT）信号を主張した場合には、
ライン１６９（第１４図）上のPAD IN
（PADL）信号をも主張する。 要するに、この転送終了の第１のケースの場
合、転送は、バーストでなく、チヤネル１０９に
より終了させられる。 もう１つの通常の終了状態は、デバイスコント
ローラ４１がチヤネルSVO（サービスアウト）
信号に応じてSTI（ストツプイン）信号を主張す
ることによりバーストを終らせる場合で、これは
バツフア１８９（第１９図）参照）が第２３図に
点２２９で示すように最小ストレスの状態に到達
したことを意味する。 STI（ストツプイン）信号は出力転送または入
力転送に際して起りうる。 入力転送に際しては、デバイスコントローラ４
１が転送のみならずバーストをも終らせようと欲
する場合にデバイスコントローラ４１はSTI（ス
トツプイン）信号を主張し、さらに最後のワード
上の奇数バイトを表示するため、PAD IN
（PADI）信号をも主張ることができる。 第１６図に示すように、OUTおよびINを丸印
で囲んで表示した出転送または入力転送のいずれ
かの場合に、誤りのない状態（STTまたは
EOT）で転送が終了したときには、チヤネル１
０９は、前述のように、IOCテーブルエントリー
を更新し、第１６図に示すアイドル（NOP）状
態に戻る。 また、前述したように、転送は誤り状態によつ
ても終了させることができる。 バースト期間中、誤りが発生するケーストして
は次のようなものが考えられる。 第１は、前述のようにIOCテーブル内にその保
護ビツトがセツトされているバツフアに対してデ
バイスコントローラが入力転送をリクエストする
場合がある。 第２はデバイスコントローラ４１がチヤネル１
０９よりのPAD OUT（PADO）信号に応じて
PAD IN（PADI）信号を戻さない場合である。 第３は、チヤネル１０９のＤ母線１６１上のバ
リテイ誤りを検出しない場合である。 第４は、デバイスコントローラ４１が、ハンド
シエークに関連して前述したような割当時間内に
チヤネル１０９よりのSVO（サービスアウト）
信号に応答しない場合である。 また、第５は、IOCテーブルエントリーにより
規定されたバツフア記憶域が、そのマツプマーク
の欠如しているページに交叉（クロス）する場合
である（メモリーシステムのマツピング機構に関
する記述を参照のこと）。 第６は、再接続インおよびデータ転送シーケン
ス中にメモリーにアクセスしながらマツプにアク
セスする際にパリテイ誤りが検出する場合で、こ
れについては、メモリーシステムのパリテイ誤り
チエツクに関す記述を参照されたい。 また、第７はチヤネル１０９がメモリーにてア
クセスするとき、メモリーシステムが訂正不能パ
リテイ誤りを検出する場合で、これについては、
このパリテイ誤りチエツクに関するメモリーシス
テムの記述を参照されたい。 上記のような誤り状態が起つた場合、チヤネル
１０９は第１６図に示すようにデータ転送打切り
（ABTD）状態に進み、デバイスコントローラ４
１に対して、誤りが発生し、データ転送を打切る
べきことを命令し、次いで、チヤネル１０９は第
１６図にNOPで示すアイドル状態に戻る。 誤りが発生したときは、チヤネル１０９はIOC
テーブルエントリーを更新して、前述のように
IOCテーブルエントリーの第２ワードの誤り欄に
前述の７つの誤りの１つを示す誤り殿号を与え
る。 したがつて、単一誤りが発生した場合は、当該
誤り番号がIOCテーブルエントリーの誤り欄に入
れられ、１つ以上の誤りが発生した場合は、チヤ
ネル１０９は回復する可能性の最も少ない誤りを
選択し、その誤りの番号のみをIOCテーブルエン
トリーの誤り欄に入れる。 また、このほかに発生する可能性のある他の形
式の誤りがある。すなわち、IOCテーブル内のカ
ウントワードが零のとき、デバイスコントローラ
４１はチヤネルに再接続しようとする。この場
合、チヤネルはデバイスコントローラに再接続を
させず、第１６図に関して前述したようなシーケ
ンスを進めるが、IOCテーブル内のカウントワー
ドが零であることをチヤネルが決定したときは、
チヤネル１０９は直ちに打切り（ABTD）状態に
進む。このことは、故障中の装置によりプロセツ
サメモリーに過度に書込みが行われないよう保護
を与える。 特定装置に対するIOCテーブルエントリー１４
２の第２ワードのバイトカウントにおいてカウン
トが零であり、かつ、デバイスコントローラ４１
がチヤネル１０９に再接続しようとする場合に
は、チヤネル１０９は上述のように、デバイスコ
ントローラ４１に対して打切り（ABTD）命令を
発し、２ワードエントリー１４２のチヤネル誤り
欄を零のままにする。 次いで、デバイスコントローラ４１は、データ
打切り（ABTD）Ｔ母線機能に応じ、チヤネル１
０９に対してラインHIRQまたはLIRQ（第１４
図に示すライン１４９または１４７）を介して割
込みリクエストを行う。 デバイスコントローラ４１は、これら２つのラ
インを介して任意の時間に割込みリクエストの行
うことができる。 割込みは、通常、チヤネルよりの打切り
（ABTD）、あるいは、デバイスコントローラ４１
または接続装帯内の誤り状態によりデータ転送が
終了したことを示し、もしくは、デバイスコント
ローラまたは接続装置内に特別な状態が起つたこ
とを示す。例えば、電源が供給され、電源が許容
レベルであることをPON回路が表示したとき、
デバイスコントローラはプロセツサモジユールに
割込みを行い、電源がオフまたは故障で、これま
でPON回路よりリセツトされていたため、その
内部状態がリセツト状態であることを示す。 プロセツサモジユール３３内で進行中のプログ
ラムは、割込みに応じて、Ｉ／Ｏ母線３９を介し
てＩ／Ｏ問合せ命令（IIO）または高優先度Ｉ／
Ｏ問合せ命令（HIIO）を発する。 IIO命令は低優先度Ｉ／Ｏ割込みに応じて、低
優先度割込みリクエスト（LIRQ）ライン１４７
第１４図参照）上に発出される命令であり、ま
た、HIIO命令は高優先度Ｉ／Ｏ割込みに応じて
高優先割込みリクエスト（HIRQ）ライン１４９
（第１４図参照）上に発出される命令である。 マイクロプロセツサ１１３（第１２図参照）
は、チヤネル制御論理部１４１およびデータ径路
論理部１２３の制御を受け、EIO，IIOまたは
HIIOの命令を実行する。 これらの命令に対するシーケンスは第１７図に
示すとおりで、シーケンスは前述のようにポーリ
ングシーケンスとともにスタートする。 すなわち、IIO命令は、Ｔ母線機能低優先度割
込みポーリング（LPOL）を用いて、シーケンス
内でポーリグを行い、ま、HIIO命令はＴ母線機
能高優先度割込みポーリング（HPOL）を用い
て、シーケンス内でポーリングを行う。 前述したように、ポーリングシーケンスは、第
１７図に示すＴ母線機能選択（SEL）を用いて適
当なデバイスコントローラを選択することにより
終了する。 かくして選択された適当なデバイスロントロー
ラ４１は最も高い優先度を有し、かつ割込みリク
エストを行つている当該デバイスコントローラで
ある。 シーケンスは第１７図に示すRIC（リードイン
タラプトコーズ）Ｔ母線機能に進み、デバイスコ
ントローラ４１はＤ母線１６１（第１４図参照）
上に装置従属ステータスを戻すことによりRIC
Ｔ母線機能に応答する。 ここで、マイクロプロセツサ１１３（第１２
図）はＤ母線１６１からステータスを読取り、こ
れをレジスタスタツク１１２（第１２図）の最上
部に一時記憶させる。 次いで、シーケンスは第１７図に示すRIST
（ワード割込みステータス）Ｔ母線機能に進み、
デバイスコントローラ４１は、デバイスコントロ
ーラ番号、ユニツタ番号および４つの専用ステー
タスビツトをＤ母線上に変すことにより、この
RIST Ｔ母線機能に応答する。 ４ビツトステータス欄のビツトの２つは、それ
ぞれ、打切り（ABTD）およびパリテイ誤りを表
示する（このパリテイ誤りは再接続およびデータ
転送シーケンスの間に発生する）。 マイクロプロセツサ１１３はＤ母線の内容、す
なわち、コントローラ番号、装置番号および割込
みステータスのコピー（写し）をとり、前記Ｄ母
線の内容をレジスタスタツク１１２の最上部に一
時記憶させる。 シーケンス期間中に誤りが発生しなかつた場合
には、シーケンスはDSEE（デイセレクト）状態
に進んで、デバイスコントローラ４１をデイセレ
クタ（選択を解く）し、次いで、シーケンスは、
第１７図の上で示すようにアドレス（NOP）状
態に進む。 これに対して、誤りが発生した場合には（この
誤りはチヤネルにより検出されたパリテイ誤りま
たはハンドシエークタイムアウトである）。チヤ
ネルは第１７図に示すように、RIST状態から
ABTI（打切り命令）状態に進んで、デバイスコ
ントローラ４１をデイセレクトし、次いで、チヤ
ネル１０９は第１７図の下の線で示すようにアド
レス（NOP）状態に戻る。 前述のように、プロセツサモジユールとＩ／Ｏ
装置間のＩ／Ｏ作動は、標準的には、EIOシーケ
ンスで始まり、若干数の再接続およびデータ転送
シーケンスが続き、IIOシーケンスで終るような
シーケンス群よりなる。これらのシーケンスは、
複数の異なる／Ｏ作動からインターリーブさせる
ことができるので、見掛け上、複数の装置による
Ｉ／Ｏの同時作動を与えることができ、したがつ
て、多数の装置を同時にアクセスさせることが可
能となる。この場合の正確な装置の数は、チヤネ
ル帯域幅と各装置により使用される実際の帯域幅
により決まる。 上述のＩ／Ｏシステムおよびデユアルポートデ
バイスコントローラの機構（アーキテクチヤ）お
よび作動は多くの重要な利点を与えることができ
る。 こられの利点としては、(a)広汎な周辺装置とイ
ンターフエースできる融通性を有すること、(b)資
源（リソース）の最大利用ができること、(c)マル
チプロセツサシステム内で周辺装置をアクセスさ
せる場合においてフエイルソフト環境を与えてい
ること、(d)オンライン保守およびマルチプロセツ
サシステムの品質向上能力を有すること、(e)Ｉ／
ＯシステムおよびCPUにより多数の同時処理を
行う必要のあるオンライン処理システムにおい
て、プロセツサスループツトまたはＩ／Ｏスルー
プツトを排他的に強めるのでなく、システム全体
として最大のスループツトを与えていることなど
があげられる。 本発明マルチプロセツサシステムの場合は装置
形成に関する固有の特性に事前に仮定していない
ため、広範囲の装置とインターフエースできる融
通性を与えることができ、かつ、広汎な装置の作
動を包含しうるような構造および作動を与えるこ
とができる。 また、本発明においては、主として、メモリー
帯域幅を最大限に使用することにより、資源（リ
ソール）の最大利用を可能にしている。すなわ
ち、各装帯には最小のメモリー帝域幅を使用せる
ようにし、かくしてかなり多数の装置を特定の
Ｉ／Ｏ母線に関連させるようにしている。また、
本発明によるＩ／Ｏ母線の固有速度とバツフアリ
ング技術とにより、督定の各転送を記憶速度によ
つてのみ制限される可成り速い速度で実施するこ
とを可能にしている。また、転送をバーストモー
ドで行うようにしているため、各転送に関連する
オーバーヘツド（無駄な時間）を最小にすること
ができ、かくして、チヤネル帯域幅の最大利用と
高速周辺装置の使用を可能ならしめることができ
る。 また、本発明は周辺装置に対してフエイルソフ
トアクセスを与えることができる。すなわち、各
周辺装置に対しては余裕のある通信径路を与え
て、任意の特定径路上の障害を封じ込めるように
し、１つの径路内における特定モジユールの障害
により当該装置への他の径路内のモジユールの作
動に影響を与えないようにしている。 本発明によるときは、径路上のデータの完全さ
をチエツクし、シーケンス障害をテエツクし、ま
た、タイミング障害をチエツクする広汎な誤りチ
エツクを与えている。 さらに、本発明の場合は、周辺装置かそれ自体
のバツフアまたはシステムのメモリーに影響を与
えないような保護機能を与えるようにしている。
これらの保護機能には、各IOCテーブル内の個別
カウントワードとIOCテーブル内の保護ビツトが
含まれる。また、IOCテーブルはチヤネルにより
アクセス可能であるが、装置によつてはアクセス
できないようにし、これにより当該装置に割当て
られていない任意のメモリーに装置をアクセスさ
せないようにするための第２の保護レベルを与え
るようにしている。 また、本発明によるときは、Ｉ／Ｏ母線内の少
数のラインのみを使用して、融通性があり、かつ
強力なＩ／Ｏシステムを与えることができる。 また、電源のターンオンまたはターンオフ時に
おけるデバイスコントローラの作動を明確に規定
することにより、この時間中のＩ／Ｏ母線を誤り
信号から保護し、かつ、オンライン保守およびシ
ステムの品質向上を可能にしている。 本発明においては、複数のバツフアを相互に通
信を行うことなく共同作動させうるようなストレ
スを使用している。 また、オーバーラツプ転送および処理を行うこ
とによりオンライン処理システムを与えるように
している。 また、多チヤネル直接メモリーアクセスは、平
行転送ならびに装置をアクセスする際の最小待ち
時間を与えるためのインターリーブバーストを与
える。各バーストは最小のメモリーオーバーヘツ
ドを必要とし、かつプロセツサによるメモリーの
最大利用を可能にする。この組合せにより、Ｉ／
Ｏ帯域幅の最大限使用とプロセツサの最小限の束
縛（タイアツプ）を可能とすることができる。 配電システム マルチプロセツサシステムは従来の技術よる
種々の問題点を解決した配電システムを有する。 種々の既知のシステムにおいては、システムの
構成素子に所要の保守を行う場合、プロセツサシ
ステムを停止させることを必要とし、また、電源
系統の障害により全プロセツサシステムがストツ
プする可能性があつた。 この配電システムの場合は、複数個の分離形個
別電源を設け、オンライン保守を可能とし、かつ
各デバイスコントローラに余裕のある電力を供給
するような方法で各電源からプロセツサモジユー
ルおよびデバイスコントローラに電力を供給する
ようにしている。 ここにいう“オンライン”とは、システムの一
部がオンラインのとき、システムの当該部分は電
源オン状態にあり、かつ、システムとともに作動
して有用な働きを実行しうる状態にあることを意
味する。 したがつて、“オンライン保守”とは、システ
ムの残りの部分を上述の定義によるオンラインに
保持しながら、システムの一部に、定期的予防保
守または修理作業を含む保守を行うことを意味す
る。 マルチプロセツサシステムの残りの部分をオン
ラインの作動状態保持しながら、任意のプロセツ
サモジユールまたはデバイスコントローラの電源
を低下（ダウン）させ、当該プロセツサモジユー
ルまたはデバイスコントローラに関して電源オフ
状態で保守を行うことができ、しかも、アンダー
ライターズラボラトリー（Underwriters
Laboratory）安全要求に完全に合致するような
方法でオンライン保守を行うことが可能となる。 また、この配電システムにおいては、ダイオー
ドスイツチング配置を介して２つの独立電源から
各デバイスコントローラに電力を供給するような
接続とし、前記スイツチング配置により、両電源
が作動状態にあるときは両電源からデバイスコン
トローラに電力を供給しうるようにするととも
に、一方の電源が故障のときはいずれかの電源か
ら電力を供給しうるようにし、電源の１つの障害
時における切換えに際し、電源の脈動または中断
を生ずることなく円滑に切換えが行われるように
し、関連の電源の１つに障害が生じた場合でもデ
バイスコントローラに対して電源の中断を生ずる
ことのないようにしている。 第３０図は各デユアルポートデバイスコントロ
ーラ４１用の主電源および代替電源を具えた配電
システムを示す。図において符号数字３０１は電
源システムの全体を示す。 配電システム３０１は、各デユアルポーテデバ
イスコントローラ４１に対してそれぞれ主電源お
よび代替電源の双方をもたせるよう構成する。か
くすれば、各デバイスコントローラはそれぞれ２
つの独立した個別電源を有することになるため、
特定デバイスコントローラに対する主電源の障害
があつても、当該デバイスコントローラ（したが
つて、そのコントローラに関連するすべての周辺
装置）が不作動になることはない。本例の場合
は、スイツチング配置により代替電源への自動切
換えを行うようにし、デバイスコントローラを継
続的に作動させるようにしている。このように、
配電システムをデバイスコントローラのデユアル
ポートシステムと共同作動させることにより、単
一ポート部または単一電源のいずれかに障害を生
じた場合でも、途中で作動を停止することなく、
周辺装置へのアクセスを可能にしいる。 さらに、第３０図示配電システム３０１は、各
プロセツサモジユール３３ならびに関連のCPU
１０５およびメモリー１０７に対して当該プロセ
ツサモジユール専用の独立した個別電源を与える
という利点を有する。したがつて、本配置による
ときは、任意の単一電源が障害を生じた場合、も
しくは電源または関連のプロセツサモジユールの
修理、サービス等のため任意の１電源を手動によ
り切断した場合、その影響は実際には特定の１プ
ロセツサモジユールに限定され、マルチプロセツ
サシステム内の他の任意のプロセツサモジユール
の作動に影響を及ぼすことはない。 このように、第３０図配置システム３０１は個
別プロセツサモジユールおよびデユアルポートデ
バイスコントローラとともに機能し、任意の１電
源の障害または切断により全システムを停止させ
たり、任意の周辺装置を不作動にすることのない
ようにしている。 配置システム３０１は複数個の独立した個別電
源３０３を含み、前記電源３０３の各々は特定の
関連プロセツサモジユールのCPUおよびメモリ
ーに電力を供給するための専用のライン３０５
（実際には、第３３図に示すような多重ライン母
線３０５）を具える。 各デバイスコントローラ４１は主ライン３０
７、代替ライン３０９および自動スイツチ３１１
を介して２つの電源３０３に対応せしめる。 また、主ライン３０７および代替ライン３０９
とデバイスコントローラ間に手動スイツチ３１３
を配置し、各デバイスコントローラ４１と関連さ
せるようにする。 第３１図はスイツチ３１１および３１３の詳細
図、第３２図は電源３０３の素子構成を示す詳細
図である。 第３２図に示すように、各電源３０３は主電源
から電力を取得するための入力コネクタ３１５を
有する。前記入力３１５はこれとAC−DC変換器
３１７に接続し、前記AC−DC変換器の出力から
ライン３１９上に5Vの中断可能電源（IPS）を導
出させ、この5V中断可能電源をCPU１０５、メ
モリー１０７およびデバイスコントローラ４１に
供給する。第３３図も併せて参照されたい。 また、AC−DC変換器３１７は第２出力ライン
３２１上に6V DC出力を導出し、これをDC−DC
変換器３２３に供給する（第３２図参照）。DC−
DC変換器３２３はライン３２５上に5V出力を導
出し、ライン３２７上に12V出力を導出する。 例示のシステムの場合、ライン３２５および３
２７よりの出力は中断不能電源（UPS）とし、こ
れらの電源出力をCPUおよびメモリー（半導体
メモリー使用の場合）に接続するようにする。半
導体メモリーの場合は、半導体メモリーへの電力
がなくなると、メモリー内に記憶されている全デ
ータを喪失するため、電源は中断可能なものであ
つてはならい。 ライン３１９上の5V中断可能電源について
は、この電力は電源の中断を許容しうるようなマ
ルチプロセツサシステムの部分に供給されるもの
であるため、中断可能電源と見做される。この
5V中断可能電源を半導体メモリー以外のCPUの
部分とメモリーのコアメモリー部分（コアメモリ
ー部分は電源がなくなつても記憶事報はなくなら
ない）のみに供給し、さらにデバイスコントロー
ラにも供給する。デバイスコントローラの場合に
は、以下に詳述するように、主電源の障害時には
代替電源がこれに代る。 ライン３２５および３２７上の電源は中断不能
電源でなければならないため、本発明において
は、DC−DC変換器３２３への入力用としてバツ
クアツプ電池を具える。このバツクアツプ電池は
電池および充電器モジユール３２９を含み、前記
モジユール３２９をライン３３１およびダイオー
ド３３７を介してDC−DC変換器３２３に接続す
る。 本例の場合、電池３２９は48Vの電圧を変換器
３２３に供給するようにしている。この電圧は変
換器３２３の入力の範囲内にある。 ダイオード３３３はライン３２１上の電圧が
48Vより低くなつたとき、電池から変換器３２３
に電力を供給させる働きをする。また、ダイオー
ド３３３はライン３２１上のAC−DC変換器の出
力48Vを超えたとき電池およびライン３３１から
電流が流れないようにする機能を有する。 また、各電源３０３は、出力ライン３１９，３
２５および３２７上に充分な電力が導出されない
ようなライン３１５上のAC入力電力の状態を検
知するため、電源警報回路３３５を具える。電源
警報回路３３５はライン３３７を介して関連の
CPU１０５に電源異常警報信号を伝送する。 電源３０３内における容量蓄積作用により、電
源警報信号とライン３１９における5V中断可能
電源喪失との間には充分な時間があるため、電源
がなくなる前に、CPUまその状態を救済するこ
とができる。 しかしながら、ライン３２５および３２７上の
中断不能電源は瞬時といえども中断しないように
しなければならず、入力ライン３１５の電源障害
時でも第３２図示配置によるバツクアツプ電池に
よりライン３２５上の電源に中断を生ずることの
ないようにしている。 他の電源０３が作動している間に、ある理由に
より特定の１電源３０３が異常となることがあり
うる。その場合にも、本発明配電システム３０１
により、電源３０３の異常の影響は特定の関連
CPUおよびメモリーに限定され、自動スイツチ
３１１により障害電源から代替電源への自動切換
えを行い、関連デバイスコントローラ４１の作動
を継続させることができる。このように、障害電
源に接続されていたデバイスコントローラ４１に
は、代替電源から所要電力が自動的にスイツチン
グされるので、マルチプロセツサシステムの他の
プロセツサモジユールおよび他の構成素子ととも
に作動を継続することができる。 第３１図に示すように、各自動スイツチ３１１
は２つダイオード、すなわち、主電源ライン３０
７に対応するダイオード３４１および代替電源ラ
イン３０９に対応するダイオード３４３を含む。 ダイオード３４１および３４３の機能は、主電
源およぶ代替電源を隔離した状態で主電源ライン
３０７と関連の電源３０３、あるいは代替電源ラ
イン３０９と関連の電源３０３のいずれかからデ
バイスコントローラ４１に電力を供給することで
ある。このように、両電源を隔離することによ
り、障害電源が関連の代替電源または主電源の異
常を招来しないようにしている。 平常作動状態においては、各ダイオードにはあ
る大きさの電流が流れるようにし、各デバイスコ
ントローラ４１への電力は、実際には当該デバイ
スコントローラ用の主電源と代替電源の双方から
供給されるようにし、一方の電源が障害を生じた
場合には、他の電源から全電力が供給されるよう
にし、この場合、まつたく電力の損失なく、この
転移が行われるよう形成している。 ダイオード３４１および３４３の両端には、僅
かな電圧降下があるため、ライン３０７および３
０９上の電圧はダイオード３４１および３４３の
電圧降下をカバーし、デバイスコントローラ４１
に正確に5Vを供給し続けるため、5Vより充分高
い電圧にする必要がある。また、ライン３０５は
ライン３０７および３０９と並列で、実際に、メ
モリー内でCPUに受信される電力も5Vとなるよ
うにする必要があり、これがため、ライン３０５
内に平衡ダイオード３３９を配置し、各CPUに
供給されるダイオード３３９より後の電圧が正し
く5Vとなるようにしている。 手動スイツチ３１３は、デバイスコントローラ
４１を取外し、サービスするための電源から切断
する必要を生じたとき、主電源および代替電源の
双方からデバイスコントローラを切離するための
ものである。 スイツチ３１３の構造の詳細は第３１図に示す
とおりである。図に示すように、スイツチ３１３
は手動スイツチ３４５、トランジスタ３４７、コ
ンデンサ３４８および３５０，３５２を含む。 手動スイツチ３４５を閉じるときトランジスタ
３４７はターンされ、この場合、デバイスコント
ローラ４１には電力が供給される。 デバイスコントローラ４１に対する電源のター
ンオンおよびターンオフは、電源オン（PON）
回路１８２を１回以上トリガするような脈動を生
ずることなく円滑に行われるようにすることが重
要である。帰還コンデンサ３４８は抵抗３５２と
あいまつてスイツチ３４５を閉じてトランジスタ
３４７をターンオンする場合、所要の平滑な傾斜
をもつて電源を立上らせる働きをする。 また、スイツチ３４５を開いて、トランジスタ
３４７をターンオフさせる場合、前記帰還コンデ
ンサ３４８は抵抗３５０とあいまつて電源の平滑
な立下りを与える。 本例の場合、すべてのダイオード３４１，３４
３および３３９には、順方向電圧降下のきわめて
小さいシヨツトキーダイオードを使用しており、
これにより電力消費の減少をはかつている。 前掲のＩ／Ｏシステムおぐびデユアルポートデ
バイスコントローラ４１の項で述べたように、各
デバイスコントローラ４１は、5V電源がいつ規
格値以下になつたかを検知するため電源オン
（PON）回路１８２を具える。PON回路１８２の
詳細については第２５図の参照されたい。PON
回路１８２はデバイスコントローラ４１をリセツ
トして、デバイスコントローラのすべてのロツク
を外し、デバイスコントローラそれ自体をスイツ
チ３１３により電源がターンオフされてときの既
知の状態に保持させる。また、スイツチ３１３に
より電源がターンオンされ、正しい規格値の5V
電圧がデバイスコントローラ４１に供給されて
後、PON回路１８２はデバイスコントローラを
復旧させ、作動状態に戻す働きをする。 第２５図に示す電源オン回路１８２の詳細につ
いては前掲のＩ／Ｏシステムおよびデユアルポー
トデバイスコントローラの項を参照されたい。 第３３図において、各電源３０３よりの電力は
垂直母線３０５を介して関連のCPUに伝送され
る。前記の各垂直母線３０５はそれぞれ５つの導
電層を有する成層母線バーにより形成する。 第３３図に記号で示すように、各垂直母線３０
５は大地電位に接続した２つの異なる導線を有す
る。 １つの導線は、5V中断可能電源（IPS）および
5V中断不能電源（UPS）の双方に対する大地電
位を与え、別の１つの導線はメモリー電圧に対す
る大地電位を与える。このメモリー電圧用導線は
メモリーに流れる電源の比較的大きい変動によ
り、CPUに供給される5V IPSまたは5V UPSが
影響を受けないようにするためのものである。 水平母線３０５，３０７は、第３０図に符号数
字で示すように主電源ライン３０７および代替電
源ライン３０９を含む。本発明実施例の場、母線
３０５，３０７は、１つの大地電位層と８つの電
圧層（第３３図に符号V1ないしV8で示す）を有
する９つの層による成層母線によりこれらを形成
している。 前記各電圧層はこれらを異なる電源３０３の
5V中断可能出力に接続する。すなわち、層V1は
点３５１において、第３３図に示すように一番左
側にある電源３０３および関連プロセツサモジユ
ール用の5V IPS電源に接続し、層V2は点３５３
において、第３３図の中央に位置するプロセツサ
モジユール用の5V IPS電源３０３に接続し、以
下これに準じて接続する。 水平母線には、各デバイスコントローラに使用
可能な共通接地層と８つの層（V1ないしV8）があ
るため、水平母線に沿つてある間隔をもたせて上
記８つの層に垂直タツプ３５５を設けることによ
り、主電源ライン３０７と代替電源ライン３０９
を特定の組のタツプに接続するだけで、各デバイ
スコントローラ４１を電源３０３の任意の２つに
対応させることが可能となる。例示のため、第３
３図においては、図の左側にあるデバイスコント
ローラ４１をタツプV1およびV3に接続し、右側
のデバイスコントローラ４１をタツプV2および
V3に接続している。 かくして、任意のデバイスコントローラ４１を
電源３０３の任意の２つに接続し、任意の１電源
を主電源として使用し、他の任意の１電源を代替
電源として使用することができる。 このように、本発明配電システムは多くの重要
な利点を与える。 すなわち、本配電システムは、マルチプロセツ
サシステムの残りの部分をオンラインで作動させ
ながら、あるプロセツサモジユールまたはデバイ
スコントローラに対する電源をダウンさせること
ができるため、オンライン保守を行うことができ
る。 また、本配電システムは、マルチプロセツサシ
ステムの残りの部分をオンライン状態で作動させ
ながら、電源ダウン構成素子のオンライン保守を
行うためのアンダーライターラポラトリー
（Underwriter Laboratory）安全要求にすべて合
致する。 さらに、各デバイスコントローラを２つの分離
電源に対応せしめているので、電源の１つの障害
が生じた場合でも、デバイスコントローラの作動
を停止させることはない。また、電子スイツチ配
置によるときは、２つの電源から１つの電源に転
移する際、デバイスコントローラが中断を生ずる
ことなく作動を継続するような方法で円滑に切換
えを行うことが可能となる。 メモリーシステム マルチプロセツサシステム３１の各プロセツサ
モジユール３３（第１照参照）はメモリーを含
む。 このメモリーを第１図に符号数字１０７で示
し、その詳細を第３４図に示す。 各プロセツサモジユール３３のメモリー１０７
は当該モジユールのCPU１０５およびＩ／Ｏチ
ヤネル１０９の双方に関連し、CPUおよびＩ／
Ｏチヤネルによるメモリーへのアクセス用として
デユアルポート部を有する。すなわちCPU１０
５（第１図および第３４図参照）はプログラムま
たはデータ参照のためメモリーにアクセス可能で
あり、またＩ／Ｏチヤネル１０９は、デバイスコ
ントローラ４１との間におけるデータ転送のた
め、CPUを経由するを要せず、直接メモリーに
アクセスできるようにする。上記のメモリーに対
するデユアルアクセスは第３４図に示すとおり
で、その構成および作動については第３４図によ
り以下に詳述することにする。 メモリーに対してデユアルアクセスを行うよう
にしたことの１つの利点は、CPUおよびチヤネ
ルのメモリーへのアクセスを時間的にインターリ
ーブさせることができるということである。すな
わち、CPUおよびチヤネルの双方がまさしく同
時にメモリーにアクセスしようとする場合以外
は、CPUまたはチヤネルはメモリーへのアクセ
スのため待たされる必要がない。したがつて、
CPUまたはチヤネルのうち一方のユニツトがメ
モリーにアクセスしている丁度その時間に、他の
ユニツトがメモリーにアクセスしようとする場合
まれに待たされることがあることを除いて、
CPUおよびチヤネルの双方は同時にそれぞれ別
個の機能を遂行することができる。 また、デユアルポートアクセスはバツクグラウ
ンドＩ／Ｏ作動を可能にする。すなわち、CPU
１０５はＩ／Ｏデータ転送の開始時および終了時
においてチヤネル１０９と関連させるだけでよ
く、実際にＩ／Ｏデータが転送されている期間に
は、それ自体他の機能を遂行することができる。 第３４図に示すメモリー１０７はそれぞれ16デ
ータビツトの262，144ワードよりなる物理的メモ
リーを含む。 メモリー内の各ワードは上記の16データビツト
のほか、メモリーがコアメモリーの場合は１つの
パリテイビツトを有し、半導体メモリーの場合は
６つの誤り訂正ビツトを有する。 前記パリテイビツトは単一ビツト誤りの検出を
可能にし、６つの誤り訂正ビツトは単一ビツト誤
りの検出および訂正を可能にするほか、すべての
ダブルビツト誤りの検出を可能する。 物理的メモリーはこれをそれぞれ1024ワードよ
りなる隣接ブロツク（以下ページと呼称する）に
概念に細分する。物理的メモリー内のページには
物理的記憶場所ゼロから始まるページ０から連続
的に番号を付する。本例の場合の物理的メモリー
のアドレス領域（０ないし261，143）には18ビツ
トの物理的アドレス情報を必要とするが、基本的
構造（アーキテクチヤ）においては、以下に述べ
るように、20ビツトの物理的アドレス情報を収納
し、使用するような構成としている。 本例の場合は、物理的メモリーを物理的に
32768ワードの物理的モジユールに分割し、８つ
のモジユールにより上記の262143ワードを与える
ようにしている。 メモリーに対するアクセスはすべて、４つの論
理アドレス記憶域、すなわちユーザーデータ、シ
ステムデータ、ユーザーコードおよびシステムコ
ードの各記憶域の１つに対してなされるように
し、すべてのCPU命令は、これらの物理的とは
異なる論理的アドレスを排他的に取扱うようにす
る。かくすれば、プログラマーは、実際の物理的
アドレスに係る必要はなく、完全に論理的アドレ
スをベースにしてプログラムを書くことができ
る。この場合、論理アドレスはメモリーシステム
のマツプ部により物理的アドレスに翻訳するよう
にする。 任意の所定論理アドレス記憶域内におけるアド
レス指定領域は16ビツト論理アドレス、０ないし
65，535である。したがつて、各論理アドレス記
憶域はそれぞれ1024ワードよりなる64の論理ペー
ジを含むことになる。 本例のメモリーシステムによるときには、論理
的ページと物理的ページを一致させる必要はな
く、オペレーテイングシステムまたはユーザープ
ログラムを含む種々の論理的ページを隣接する物
理的ページ内に置く必要もない。さらに、論理的
ページを物理的主メモリー内に配置するだけでな
く、デイスクのような補助メモリー内に配置する
こともできる。 これは仮想メモリー機構の実現を可能にする。
仮想メモリーは次の２つの利点を有する。 第１に、仮想メモリーは論理的アドレスが必要
とするものより小さい物理的主メモリースペース
の使用を可能にする。それは物理的補助メモリー
により物理的主メモリーを補足することができる
ためである。 第２に、仮想メモリーは複数のユーザーのアド
レススペースに物理的メモリーを共用させること
を可能にする。かくして、各ユーザーはオペレー
テイングシステム、ユーザー自身または他の油ー
ザー間の物理的メモリーの割当に関与するを要し
ない。 本例のメモリーシステムによるときは、あるユ
ーザーのプログラムを他のユーザーのプログラム
のメモリースペースから読出したり書込んだりで
きないよう保証することにより、多重プログラミ
ング環境にあるユーザーの間に保護を与えるよう
にし、ページングおよびマツプングシステムによ
りこれを行うようにしている。すなわち、あるユ
ーザーのプログラムの進行中は、当該ユーザープ
ログラム用のマツプは当該特定ユーザープログラ
ム用のメモリーページ（64までのコードページと
64までのデータページ）のみに指向し、当該特定
プログラムはそれ自体の論理アドレススペースの
範囲をこえてアドレスすることはできず、したが
つて他のユーザープログラムのメモリースペース
に書込んだり、それから読出したりすることはで
きない。 また、コードページを変更不能とすることによ
り、ユーザープログラムそれ自体が破壊されるこ
とを防止している。 このように、多重プログラミング環境で作動す
るユーザープログラムに対しては、各ユーザーマ
ツプをメモリー内のそれ自体のページのみに指向
させるようにしたこと、ならびにコートページを
変更下能としたことの２つのレベルの保護を与え
るようにしている。また、本例の場合、保護限界
レジスタなしにこの保護を得るようにするか、あ
るいは既知の技術でよく使われている保護キーを
用いて保護を与えるようにしている。 16ビツト論理アドレスの19ビツト物理的アドレ
スへの所定の翻訳はマツピング機構により行い、
このマツピング機構の一部として、マツプ内の探
索（ルツクアツプ）操作により物理的ページ番号
を得るようにし、次いでこの物理的ページ番号を
ページ内のアドレスと組合わせて完全な物理的メ
モリーアドレスを形成するようにしている。 この場合、ページ番号のみが翻訳され、マツピ
ング内ではページ内のオフセツトまたはアドレス
は絶対変更されないようにする。 本例によるときは、４つのマツプ部を具え、各
マツプ部を４つの論理アドレス記憶域（ユーザー
データ、システムデータ、ユーザーコードおよび
システムコード）の１つに対応させている。 このように論理アドレスを４つの異なる個別の
記憶域に分離させることは種々の利便を与える。 すなわち、この分離はプログラムをデータから
隔離してプログラムが絶体変更されないようにす
ることを保証しているほか、システムプログラム
およびデータをユーザープログラムおよびデータ
から隔離してオペレーテイングシステムをユーザ
ーエラーから保護している。 ４つのマツプ部は以下のとおりである。 マツプ０……ユーザーデータマツプ、種々のユ
ーザーデータ記憶域に対するすべてのアドレスは
このユーザーデータマツプを介して翻訳される。 マツプ１……システムデータマツプ、システム
データマツプはユーザーデータマツプと同じであ
るが、そのほかＩ／Ｏチヤネル、プロセツサ間母
線ハンドリングマイクロプログラム、または割込
ハンドリングマイクロプログラムのいずれかによ
るメモリー参照のすべてがこのマツプを規制す
る。システムデータマツプは16ビツトアドレスワ
ードを介してのみすべての物理的メモリーに対す
るチヤネルアクセスを与える。 マツプ２……ユーザーコードマツプ、このマツ
プは使用中ユーザープログラムを定義し、すべて
のユーザー命令および固定データはこのユーザー
コードマツプを介して得られる。 マツプ３……システムコードマツプ、このマツ
プはオペレーテイングシステムプログラムを定義
する。すべてのオペレーテイングシステム命令お
よび固定データはこのシステムコードマツプを介
して得られる。 各マツプ部は、各論理アドレス記憶域内の64の
ページに対応する64のエントリーを有し、各エン
トリーは次の情報を含む。すなわち、 (1) 物理的ページ番号欄（０ないし255の値をす
る）。 (2) マツプエントリー用の奇数パリテイビツト
マツプエントリーに書込みが行われる都度、マ
ツプ論理部によりパリテイビツトが生成され
る。 (3) 基準ヒストリー欄 基準ヒストリー欄に基準
ビツトを含み、当該マツプエントリーに対応す
るページを使用するごとに基準ビツトの高位ビ
ツトを“１”にセツトする。 (4) ダーテイビツト ダーテイビツトは対応する
物理的ページに書込みアクセスがなされたとき
“１”にセツトされる。 基準ビツトおよびダーテイビツトはオーバー
レイのためのページの選択を支援するため、オ
ペレーテイングシステムの記憶管理者機能によ
り使用される。またダーテイビツトは補助メモ
リーに対する不必要なデーターページの交換を
避ける方法を与える。 (5) アブセントビツト アブセントビツトは、ペ
ージが主メモリーにないことを報知（フラツ
グ）するため、始めにオペレーテイングシステ
ムにより“１”にセツトされる。アブセントビ
ツトが“１”にセツトされたページにアクセス
が行われた場合は、オペレーテイングシステム
ページ障害割込みハンドラーへの割込みが起
り、オペレーテイングシステム仮想メモリー管
理機能を作動させる。またアブセントビツトは
保護機構としても使用され、コードまたはデー
タ用の論理アドレス記憶域の範囲をこえたプロ
グラムにより誤つたアクセスが行われることを
防止する。 オペレーテイングシステムはマツプに関連して
３つの命令を使用する。これらの命令はSMAP，
RMAPおよびAMAPである。 SMAP（センドマツプエントリー）命令は、マ
ツプエントリーにデータを挿入させるためのもの
で、オペレーテイングシステムの記憶管理者機能
により使用される。この命令には、マツプエント
リーアドレスを挿入すべきデータの２つのパラメ
ータを必要とする。 RMAP（リードマツプエントリー）命令はマツ
プエントリーを読取るための命令で、オペレーテ
イングシステムの記憶管理者機能により使用され
る。この命令には１つのパラメータ、すなわちマ
ツプエントリーアドレスを必要とし、命令により
戻された結果がマツプエントリーの内容となる。 AMAP（エージマツプエントリー）命令は、
マツプエントリーの基準ヒストリー欄を１位置だ
け右にシフトさせるための命令である。この命令
はオーバーレイ用のページの選択にあたつての一
助としての基準ヒストリー情報を保持すため、オ
ペレーテイングシステムの記憶管理者機能により
使用される。 アブセントビツトにより与えられるページ障害
割込みは、現在主メモリー内にないページに対し
て照会が行われたとき、あるいは、プログラムま
たはそのデータの論理アドレススペースの部分以
外のページに対して照会が行われたときに起り、
ページ障害が検出された際、オペレーテイングシ
ステムページ障害割込みハンドラーに対して割込
みが起る。 ページ障害割込シーケンスは次の事象（イベン
ト）を含む。すなわち、 １ 物理的メモリーにないページに対してアドレ
ス照会がなされる（アブセントビツト＝
“１”）。 ２ ページ障害割込みが起る。割込ハンドラーマ
イクロコードはオペレーテイングシステムによ
り既知のメモリー記憶場所にマツプ番号および
論理ページ番号を表示する割込みパラメータを
置く。次に、メモリーの割込スタツクマーカー
内に現在の環境を保存する。 ３ ページ障害割込みハンドラーは次のことを実
行する。すなわち、プログラムの論理アドレス
スペースの範囲をこたえ照会によりページ障害
が生じた場合には、誤り状態でプログラムを終
了させる。これに反して、論理的ページが物理
的主メモリー内になく、補助メモリー内にある
ことによりページ障害が生じた場合には、オペ
レーテイングシステムプロセスは欠如していた
ページを補助メモリー（通常はデイスク）から
主メモリー内の使用可能なページに読出し、そ
の物理的ページ情報とゼロアブセントビツトを
マツプエントリーに挿入する。この記憶管理機
能が完了すると、ページ障害を起した環境は復
旧される。 ４ 前にページ障害を生じた命令を再び実行す
る。この場合には、論理ページのマツプエント
リー内のアブセントビツトは“０”にセツトさ
れているので、ページ障害は起らず、ページア
ドレスは補助メモリーから読出されたばかりろ
物理的ページに翻訳し、命令は終了する。 前述のようにＩ／Ｏチヤネルはそれ自体のポー
ト部を介してメモリーにアクセスする。 Ｉ／Ｏチヤネルによるメモリーとの間のデータ
の転送はシステムデータマツプを介して行う。す
なわち、Ｉ／Ｏチヤネルにより与えられる16ビツ
ト論理アドレスはシステムデータマツプにより18
ビツトの物理的アドレスに翻訳する。 かくすれば、マツピング機構は、そのアドレス
カウンタが通常許容することも多い物理的メモリ
ーのワードに対するＩ／Ｏアクセスを可能にす
る。 本例においては、マツプを通すことにより16ビ
ツトの論理アドレスで物理的メモリー（18ビツト
アドレス用）の262144ワードにアクセスすること
ができる。この場合、余分のアドレス情報（物理
的ページ事報）はマツプ内に置き、各Ｉ／Ｏ転送
が始まる前にオペレーテイングシステムにより供
給されるようにする。 また、後述の説明により明らかなように、20ビ
ツトの物理的アドレスに容易に拡張することがで
きる。 第３４図はプロセツサモジユール３３のメモリ
ー１０７の詳細図を示すほか、メモリー１０７と
当該プロセツサモジユールのCPU１０５および
Ｉ／Ｏチヤネル１０９との間の接続の状態を示
す。 第３４図に示すようにメモリーシステム１０７
はCPU１０５およびＩ／Ｏチヤネル１０９用の
メモリー１０７に対するアクセスポート部を具
え、Ｉ／Ｏチヤネル１０９をCPU１０５を介し
てメモリーにアクセスさせる必要性を除去してい
る。 また、メモリー１０７は物理的メモリーモジユ
ール４０３に対するアクセスの開始と終了の制御
を行うためマツプメモリー制御論理部４０７を含
む。 また、メモリー１０７は、メモリーに書込むべ
きデータを供給し、かつメモリーから読出したデ
ータを保持するためのレジスタを有するデータ径
路部４０５を具える。第３４図に記号で表示した
上記レジスタの詳細については後述する。 さらに、メモリー１０７はマツプ部４０７を含
む。前記マツプ部４０７はCPUおよびチヤネル
の双方よりの論理アドレスレジスタとマツプ記憶
部４０９を含み、前記マツプ記憶部から物理的ペ
ージ番号を得るようにしている。 マツプ部４０７はプロセツサメモリーアドレス
（PMA）レジスタ４１１およびチヤネルメモリー
アドレス（CMA）レジスタ１２９を含み、これ
ら２つのレジスタをアドレスアクセス（ASEL）
４１５に接続する。 アドレスアクセス４１５は論理ページアドレス
母線４１７を介してマツプ４０９に接続するほ
か、ページオフセツト母線４１９を介して直接メ
モリーに接続する。 母線４１７および４１９の近傍に数字８および
10で示すように、論理ページアドレス母線４１７
は物理的ページ番号への翻訳のためマツプ４０９
に対して８つの高位ビツトを伝送し、ページオフ
セツト母線４１９はアドレスアクセス４１５より
の18のページアドレスのうち10の低位ビツトをメ
モリーモジユール４０３に伝送する。 出力母線４２１はモジユール４０３に物理的ペ
ージアドレスを供給する。この出力母線４２１は
物理的ページのアドレス用として翻訳された８つ
の高位ビツトを含む。 データ径路部４０５は５つのレジスタ、すなわ
ち、プロセツサメモリーデータ（PMD）レジス
タ４２３、チヤネルメモリーデータ（CMD）レ
ジスタ４２５、次命令（NI）レジスタ４３１、
メモリーデータ（MD）レジスタ４３３およびチ
ヤネルデータ（CD）１２５を含む。 PMDレジスタおよびCMDレジスタの出力はこ
れらをデータセレクタ４２７に供給する。このデ
ータセレクタはモジユール４０３内のメモリーに
書込むべきデータを供給するための出力母線４２
９を有する。 メモリーモジユール４０３の１つから読出され
たデータは母線４３７を介して３つのデータレジ
スタNI，MDおよびCDの１つに読取られるよう
にする。 第３４図に示すように、マツプメモリー制御論
理部４０１は母線４３９を介して各メモリーモジ
ール４０３とも接続する。母線４３９は読取りま
たは書込み動作を開始させるコマンドライン、メ
モリーモジユールよりの終了信号、ならびに誤り
表示信号または誤りフラツグ信号を含む。 第３５図において、マツプ部４０７はマツプ４
０９のほか、マツプページレジスタ４４１、マツ
プ出力ラツチ回路４４３、マツプメモリーデータ
（MMD）レジスタ４４５、マツプデータセレクタ
４４７、マツプパリテイ発生器４４９、マツプパ
リテイ検出器４５１、基準ビツト論理部４５３お
よびダーテイビツト論理部４５５を含む。 第３５図には、制御信号ライン４５７を介して
マツプメモリー制御論理部４０１をマツプ部４０
７と関連させる状況を示してある。 マツプメモリー制御論理部４０１はレジスタの
ローテイングおよびセレクタによるレジスタの選
択を制御し、マツプ欠如およびパリテイ誤り出力
との関連でメモリーモジユール４０３の作動の開
始を制御し、さらに、第３５図に記号で示したペ
ージ障害割込信号およびマツプパリテイ誤り割込
信号のような割込信号をCPU１０５に供給す
る。これらの詳細については後述する。 本例の場合、第３４図および第３５図に示すメ
モリーシステムにおいては、８ビツトの物理的ペ
ージアドレス欄と10ビツトのページオフセツトを
使用し、これらを組合せて合計18ビツトを与える
ようにしている。前述のように、第３４図および
第３５図に示す母線上の括弧に付してない数字
８，10，12，13，14および18は18ビツトの本例に
関するものであるが、メモリーシステムはこれを
10ビツトの物理的ページアドレスをもつた20ビツ
トの実施例に容易に拡張することができ、これを
第３５図の同一母線上に括弧を付した数字
（10），（12），（14），（15），（16）および（20）
で
表示してある。 第３６図は４つの異なる個別アドレス記憶域４
５９，４６１，４６３および４６５に分離した論
理メモリーの構成を示す。これら４つの論理アド
レス記憶域はユーザーデータ記憶域４５９、シス
テムデータ記憶域４６１、ユーザーコード記憶域
４６３およびシステムコード記憶域４６５であ
る。 また、第３６図は論理アドレス記憶域に対応す
る４つのマツプ部を示す。 このように、ユーザーデータマツプ部４６７は
論理ユーザーデータアドレス記憶域４５９に対応
し、システムデータマツプ部４６９は論理システ
ムデータアドレス記憶域４６１に対応し、ユーザ
ーコードマツプ部４７１は論理ユーザーコードア
ドレス記憶域４６３に対応し、また、システムコ
ードマツプ部４７３は論理システムコードアドレ
ス記憶域４６５に対応する。 また、第３６図に示すように、各マツプ部は64
の論理ページエントリー（ページ０ないしページ
63）を有し、各マツトエントリーは図に拡大図で
示すような16のビツトを有する。 第３６図示マツプエントリーに関連して記号で
表示したように、各マツプエントリーは10ビツト
の物理的ページ番号欄、単一チヤネル１０９Ｐ、
３つの基準ビツトＲ，Ｓ，Ｔを含む基準ヒストリ
ー欄、単一ダーテイビツトおよび単一アブセント
ビツトＡを含む。 10の高位ビツトにより与えられる物理的ページ
番号欄は、プログラムにより要求された論理ペー
ジに対応する物理的ページ番号を与える。 パリテイビツトＰは常に奇数パリテイとして生
成され、マツプエントリー内容にデータ完全チエ
ツクを与える。 基準ヒストリー欄ビツトＲ，ＳおよびＴは、も
つとも新しい時期にオーバーレイ用として使用し
たページを選択するための基準ヒストリー情報を
保持するためオペレーテイングシステムの記憶管
理者機能により使用される。 Ｒビツトは当該論理ページに対応する読取りま
たは書込み操作が行われる都度、“１”にセツト
される。 ＳビツトおよびＴビツトはAMAP（エージマ
ツプエントリー）命令により操作される記憶ビツ
トである。 ダーテイビツトＤは当該論理ページへの書込み
アクセスにより“１”にセツトされ、データペー
ジが補助メモリーから最後に読出されて以来変更
されたかどうかを決定するため、オペレーテイン
グシステムにより使用される。 アブセントビツトＡはオペレーテイングシステ
ムにより“１”にセツトされ、主メモリー内には
なく補助メモリー内にある論理ページを報知する
か、あるいは当該ユーザーの論理アドレス記憶域
の範囲外のページを報知するためオペレーテイン
グシステムにより使用される。 第３６図に示すマツプエントリー用の２つの高
位ビツトは図示の実施例において使用しておら
ず、20ビツトの完全な物理的アドレス指定を使用
する場合にこれら２つの高位ビツトを使用する。 前述のように、オペレーテイングシステムはマ
ツプに関し３つの命令、すなわち、SMAP，
RMAPおよびAMAP命令を使用する。 SMAP命令は、第２６図に示すように、マツプ
エントリー内にデータを挿入するため、オペレー
テイングシステムの記憶管理者機能により使用さ
れる。 上記のSMAP命令は、CPU１０５内のマイクロ
プログラム１１５（第１２図）により行われる。
マイクロプログラム１１５はマツプメモリー制御
論理部４０１（第３４図参照）とともに作動し
て、まず最初に（第１命令パラメータとともに）
マツプ４０９内の記憶場所を選択し、次いで第２
命令パラメータ、すなわち、新しいマツプエント
リーデータを当該記憶場所に挿入する。 第３５図において、作動シーケンスの最初のス
テツプでは、マイクロプログラム１１５によりプ
ロセツサメモリーデータ（PMD）レジスタ４２
３内に新しいマツプエントリーデータがロードさ
れる。 シーケンスの次のステツプにおいては、マツプ
選択用の２つの高位ビツトを含むアツプアドレス
がプロセツサメモリーアドレス（PMA）レジス
タ４１１にロードされる。 この時点においては、マツプエントリーアドレ
スと挿入すべきデータを含む２つの命令パラメー
タは、それぞれ関連のレジスタ４１１および４２
３内にロードされている。 次にCPU１０５内のマイクロプログラム１１
５は、マツプメモリー制御論理部４０１のマツプ
書込操作シーケンスを開始させる。この場合、マ
ツプ書込操作シーケンスは任意の先行する記憶接
作が終了した後に開始されるようにする。 作動シーケンスにおける上述の各ステツプはす
べてマイクロプログラム（フアームウエア）によ
り行う。 SMAP命令の残りの操作はマツプメモリー制御
論理部の制御のもとに行うようにする。したがつ
て残りの操作はすべてハードウエアにより自動的
に行われることになる。 マツプ書込み操作シーケンスにおいて、マツプ
アドレスはPMAレジスタからアドレスセレクタ
４１５を介し、母線４１７を経由してマツプ４０
９に供給される。この操作においては、８つの高
位ビツト（マツプ選択およびマツプアドレス）の
みが使用される。 ２つの高位ビツトはマツプの選択……すなわ
ち、ユーザーデータか、システムデータか、ユー
ザーコードか、またはシステムコードかを規定す
る。 アドレスセレクタ（ASEL）４１５よりの論理
アドレス母線の10ビツト低位ビツト（これらのビ
ツトはメモリー読出しまたは書込みアクセスのた
めのページ内のオフセツトである）はこの操作に
おいては使用されない。 上述のようにマツプにアドレス指定が行われて
いる場合には、マツプデータセレクタ４４７を介
してPMDレジスタ４２３からマツプパリテイ発
生器およびマツプ４０９に新しいマツプデータが
伝送される。マツプパリテイ発生器は新しいマツ
プデータ上の奇数パリテイを計算し、このパリテ
イビツトをマツプに供給する。 この時点において、マツプメモリー制御論理部
４０１はマツプ書込みストローブ信号を発生し、
第３５図に符号数字４５７で示すラインの１つを
介してこれをマツプ４０９に供給し、かくして母
線４１７上の論理ページアドレスにより選択され
た特定マツプエントリーにおいて、選択マツプ部
に新しいデータとパリテイを書込ませ、かくして
SMAP命令シーケンスを終了する。 このSMAP命令の終了時には、適正なマツプ部
が選択され、当該マツプ部について特定論理的ペ
ージエントリーが選択され、データおよび計算さ
れた奇数パリテイがマツプに供給され、そのデー
タはマツプ書込みストロープ信号により所望のマ
ツプエントリーに書込まれていることになる。 セツトマツプ（SMAP）命令は、必要に応じて
４つの各マツプ部内の各論理ページエントリーを
始動させるためオペレーテイングシステムによつ
て使用される命令である。 したがつて、SMAP命令の１つの用途は補助メ
モリーからのページの交換がなされた後、論理的
ページ番号を物理的ページ番号に翻訳するため、
論理ページに対して物理的ページアドレスを挿入
することである。 またSMAP命令の他の用途は、補助メモリーに
スワツプアウトされた論理ページ用のアブセント
ビツトをオンにセツトすることである。 リードマツプ（RMAP）命令は、マツプエント
リーの内容を調べるため、オペレーテイングシス
テムの記憶管理者機能により使用される。 このRMAP命令においては、CPU１０５内の
マイクロプログラム１１５はマツプメモリー制御
論理部４０１とともに作動して命令パラメータと
ともにマツプ４０９内の記憶場所を選択し、当該
マツプエントリーの内容の結果としてレジスタタ
ツク１１２（第１２図参照）に復帰させる。 第３５図において、リードマツプ（RMAP）命
令の作動時には、マイクロプログラム１１５はマ
ツプ選択用の２つの高位ビツトを含むマツプアド
レスをPMAレジスタ４１１にロードした後、マ
ツプメモリー制御論理部４０１のマツプ読取り操
作シーケンスを開始させる。 この場合、このシーケンスはハードウエアによ
る実行される。また、このシーケンスにおいて、
マツプアドレスはPMAレジスタ４１１からアド
レスセレクタ４１５を介してマツプ４０９に伝送
される。その作動においても、マツプ選択および
ページアドレスビツトのみが使用される。 選択されたマツプエントリーの内容はマツプ４
０９からマツプパリテイ検出器４５１（第３５図
参照）およびマツプ出力ラツチ回路４４３に伝送
される。マツプパリテイ検出器４５１にマツプエ
ントリーよりのパリテイビツトをデータに関して
計算された奇数パリテイと比較する。 かくして、パリテイが正しくない場合には、マ
ツプアドレスはマツプページレジスタ４４１にロ
ードされ、マツプパリテイ誤り信号により、
CPU１０５に対してパリテイ誤り割込みを発生
させる誤りフラツグ（標識）をセツトする。 これに反して、パリテイが正しい場合には、マ
ツプ出力ラツチ回路４４３からマツプメモリーデ
ータ（MMD）レジスタ４４５にマツプエントリ
ーデータがロードされる。 最後に、RMAP命令マイクロプログラムはマツ
プメモリーデータ（MMD）レジスタ４４５内の
データを命令の結果としてレジスタスタツク１１
２（第１２図参照）に戻す。 かくしてリードマツプ（RMAP）命令の終りに
は、適正なマツプ部が選択され、当該マツプ部の
特定論理ページエントリーが選択され、また当該
マツプエントリーの内容がマツプから読出され、
命令の結果としてCPUのレジスタスタツクに戻
されることになる。 RMAP命令の用途としては次のものである。 すなわち、リードマツプ（RMAP）命令の主要
な機能は、オペレーテイングシステムにマツプエ
ントリー（第３６図示マツプエントリーフオーマ
ツト参照）の基準ヒストリー欄およびターテイビ
ツトを調べさせ、オーバーレイ用のページを決定
することである（後述の作動説明を参照のこ
と）。 また、リードマツプ（RMAP）命令は、マツプ
記憶が正しく機能しているかどうかを決定するた
めの診断用としても使用される。 エージマツプ（AMAP）命令は有用な基準エ
ントリー情報をマツプ内に保持するため、オペレ
ーテイングシステムの記憶管理者機能により使用
される。この基準ヒストリー情報は、当該マツプ
部における各ページ障害割込もの発生後標準的に
“古くなつた”マツプ部内のマツプエントリー
（第３６図示マツプエントリーフオーマツトの
Ｒ，ＳおよびＴビツト）によりマツプ内に保持さ
れる。 このAMAP命令はエージされるべきマツプ記
憶場所を規定するマツプアドレスの単一パラメー
タを有する。 エージマツプ（AMAP）命令の作動時におい
て、CPU１０５内のマイクロプログラム１１５
は命令マツプアドレスパラメータとともにマツプ
記憶場所を選択し、RMAP名令の場合と同様にマ
ツプアドレスパラメータをPMAレジスタにロー
ドする。 この時点においてマツプメモリー制御論理部４
０１のマツプ読取り作動シーケンスが始動する。
このシーケンスは前述のRMAP命令の場合と同じ
ように進行する。 マイクロプログラム１１５（第１２図）は
MMDレジスタ４４５（第３５図）からマツプエ
ントリーの内容を読取つて、基準ヒストリー欄
（第３６図のＲ，ＳおよびＴビツト、10，11およ
び12）を抽出し、この欄を右１位置だけシフトさ
せて再挿入し、新しいマツプエントリーデータを
形成せしめる。かくして、０がＲビツトに入り、
ＲビツトはＳビツトにシフトされ、ＳビツトはＴ
ビツトにシフトされて、古いＴビツトはなくなる
ことになる。 ここで、マイクロプログラム１１５は変更され
たマツプエントリーを有することになり、この新
しいデータをPMDレジスタ４２３（第３４図）
にロードし、SMAPシーケンスの場合と同様に選
択されたマツプエントリーに新しいマツプエント
リーデータを書込み、かくしてAMAP命令を終
了する。 かくして、エージマツプ（AMAP）命令の結
果、マツプエントリーがマツプから取られ、その
基準ヒストリー欄はシフトされ、またかくして変
更されたエントリーは選択されたマツプ記憶場所
に再挿入されることになる。 前述のように、関連の論理的ページに対する任
意のメモリーレフアレンス（参照）によりＲビツ
トは１にセツトされる。したがつて、このビツト
が１の場合は、最後のセツトマツプ（SMAP）作
動命令またはエージマツプ（AMAP）作動命令
以来このページが使用されていることを示すこと
になる。 エージマツプ（AMAP）命令に関連して行わ
れるこのＲビツトのセツテイングは、マツプの基
準ヒストリー欄内の情報の使用頻度を維持する手
段を与える。 所定マツプ内のすべてのマツプエントリーの基
準ヒストリー欄は、通常ページ障害割込み後にエ
ージされる（古くなる）。したがつて、マツプエ
ントリー内の３ビツトの基準欄の値は、前の３つ
のページ障害割込み以来のアクセス頻度を表わす
ことになる。 例えば、２進値７（３つの全基準ビツトが１に
セツト）は進行中のページ障害割込み間の各イン
ターバルにおけるアクセスを示す。 また、基準ヒストリー欄内の２進値４（Ｒビツ
トが１に、ＳビツトおよびＴビツトが０にセツ
ト）は、最後のページ障害割込み以来のインダー
バルにおけるアクセスを示し、最も新しいページ
障害割込みより以前のインターバルにはアクセス
がないことを示す。 最後の例として、３ビツト基準欄内の２進値０
は、当該論理ページが最後の３つのページ障害割
込み以来の３つのインターバルのいずれにおいて
もアクセスされなかつたことを示す。 このように、３ビツト基準ヒストリー欄により
表わされる２進数が大きくなるにしたがつて、当
該ページへの最近のアクセス頻度が高いことにな
る。 この基準ヒストリー情報は、オーバーレイ用の
ページを選択する必要があるとき、最近において
ほとんど使用されていなかつたページを識別しう
るよう維持される。最近において滅多にアクセス
されなかつたページは、その傾向を続ける可能性
が強く、また、したがつてこのようなページはオ
ーバーレイされた後、メモリーに戻す（スワツプ
バツクする）必要はないものと考えられる。 この使用頻度経歴（ヒストリー）は、オーバー
レイ用として滅多に使用されたことのないページ
を選択して補助メモリーとの間のページ交換を最
少とし、効率的な仮想メモリーシステムを実現さ
せるため、オペレーテイングシステムの記憶管理
者機能により使用される。 前述のように、メモリーはCPUはまたはＩ／
Ｏシステムによりアクセス可能とする。 以下、CPUメモリーアクセスシーケンス中に
おけるメモリーシステムおよびマツプの作動につ
き説明する。アクセスシーケンスは、例えばメモ
リーよりの命令の読取り、データの読取りまたは
データの書込みのような種々のCPUメモリーア
クセスに対して同様である。 CPUメモリーアクセスシーケンスはCPUマイ
クロプログラム１１５またはCPU命令取出し論
理部のいずれかにより始動されるようにする。い
ずれの場合にも、CPU１０５は18ビツトの論理
アドレスをDMAレジスタ４１１にロードし、マ
ツプメモリー制御論理部４０１のデータ読取り、
データ書込みまたは命令読取り作動シーケンスを
開始させる。 18ビツトの論理アドレスは２つの高位の論理ア
ドレススペース選択ビツトと当該論理アドレスス
ペース内の記憶場所を規定する16の低位ビツトと
より構成する。２つの選択ビツトはCPUマイク
ロプログラム１１５により規定することもでき、
命令（Ｉ）および環境（Ｅ）レジスタの障害にも
とづき、CPU内において自動的に生成させるこ
ともできる。 また、18ビツトの論理アドレスは、２つの高位
の論理アドレス選択ビツト以外に、選択されたマ
ツプ内の論理ページを規定する６つのビツトと、
選択されたマツプにおけるページ内のオフセツト
を規定する10の低位ビツトとを含む。 マツプメモリー制御論理部４０１のデータ読取
り、データ書込みまたは命令読取り作動シーケン
スにおいては、先行するマツプまたはメモリー動
作が終了した後、PMAレジスタ４１１（第３５
図）内の18ビツトアドレスがアドレスセレクタ４
１５を介して母線４１７および４１９（第３４図
および第３５図参照）に伝送される。 母線４１９はアドレスのページオフセツト部分
を伝送する。このアドレスページオフセツト部分
は母線４１９を介して物理的メモリーモジユール
４０３（第３４図）に直接伝送されるようにす
る。 母線４１７は論理ページアドレス部分（これは
物理的ページアドレスに翻訳する必要がある）を
マツプ４０９に伝送する。 論理ページアドレスにより選択されたマツプエ
ントリーはマツプ４０９よりマツプメモリー制御
論理部（第３４図）、マツプパリテイ検出器４５
１（第３５図）およびマツプ出力ラツチ回路４４
３に読出される。 アブセントビツトが１の場合は、論理ページア
ドレスはマツプページレジスタ４４１にロードさ
れて、ページ障害割込信号をCPU１０５に伝送
し、マツプメモリー制御論理部４０１はメモリー
アクセスシーケンスを終了する。 同様に、パリテイ検出器４５１がマツプエント
リー内の正しくないパリテイを検出した場合は、
マツプページレジスタ４４１に論理ページアドレ
スがロードされ、CPUにマツプパリテイ誤り信
号が伝送され、メモリーアクセスシーケンスを終
了する。 これに反して、誤りがない場合には、物理的ア
ドレスがマツプ出力ラツチ回路４４３および母線
４２１を介して物理的メモリーモジユール４０３
に伝送されて、マツプメモリー制御論理部４０１
から母線４３９を介して選択されてメモリーモジ
ユール４０３に読取りまたは書込み操作を行わせ
るための命令を送出する。 CPU書込み操作においては、書込むべきデー
タをPMDレジスタ４２３からデータセレクタ４
２７を介して母線４２９によりメモリーモジユー
ルに伝送するようにする。 メモリーモジユールが読取りまたは書込み作動
を実行している間に、マツプメモリー制御論理部
４０１はマツプエントリーデータを変更し、再書
込みさせる。 マツプエントリーデータはパリテイビツトＰま
たは基準ビツトＲなしに、マツプ出力ラツチ回路
４４３からデータビツト論理部４５５（第３５
図）およびマツプデータセレクタ４４７に伝送す
るようにする。 この操作において、マツプエントリーの物理的
ページ欄（第３６図の右側下部に拡大図で示
す）。基準欄のＳビツトおよびＴビツト、ならび
にアブセントビツトは常に変更されることなく、
再書込みされる。 CPUデータ書込み動作が行われている場合に
はマツプデータセレクタに供給されるダーテイビ
ツトＤは、ダーテイビツト論理部４５５により１
にセツトされる。さもないと、ダーテイビツトは
変更されない。 基準ビツト論理部４５３によりマツプデータセ
レクタに供給される基準ビツトＲは読取りまたは
書込み操作のいずれかにおいて１にセツトされる
ようにする。 前述のように、物理的ページ欄ならびにＳ，Ｔ
およびＡビツトは変更されない。 マツプデータセレクタ４４７はこの新しいマツ
プデータをパリテイ発生器４４９およびマツプ４
０９に供給し、前記パリテイ発生器４４９（第３
５図参照）により新しいデータから奇数パリテイ
ビツトＰを生ぜしめる。 次いで、マツプメモリー制御論理部４０１より
のマツプ書込みストローブ信号は、論理ページア
ドレス母線４１７により選択されたマツプエント
リー内に新しいデータとパリテイの書込みを行わ
せる。 かくして論理ページはマツプエントリーを介し
て翻訳され、更新されたパリテイビツト、基準ビ
ツトおよびダーテイビツトで再書込みが行われた
ことになる。 物理的メモリーモジユール４０３がその読取り
または書込み操作を終了したときは、モジユール
４０３から母線４３９（第３４図参照）を介して
マツプメモリー制御論理部４０１に終了信号を送
出する。 読取り操作においては、メモリーモジユール４
０３は母線４３７（第３４図）に記憶データをゲ
ートさせる。 データ読取り作動シーケンスにおいては、デー
タCPU１０５による使用のためMDレジスタ４３
３（第３４図）内にロードされるようにする。 命令読出し作動シーケンスにおいては、CU１
０５による後読の実行のため、データはMIレジ
スタ４３１（第３４図）内にロードされるように
する。 データ読取り、データ書行みおよび命令読出し
についてのCPUメモリーアクセスは上述のよう
にして終了する。 データ読取りまたはデータ書込みのためにＩ／
Ｏチヤネルによるメモリーへのアクセスは、次の
点を除けば、前述のCPUメモリーアクセスの場
合と同様である。 論理アドレスを与えるため、チヤネルメモリー
アドレス（CMA）レジスタ１２９（第３４図）
を使用する。このレジスタは常時システムデータ
マツプ４６９（第３５図参照）を規定する。 また、書込み作動においてメモリーにデータを
供給するため、チヤネルメモリーデータ
（CMD）レジスタ４２５（第３４図）を使用し、
読出し作動においてメモリーからデータを受信す
るため、チヤネルデータ（CD）レジスタ１２５
（第３４図）を使用する。 Ｉ／Ｏチヤネル１０９のメモリーアクセスの場
合、アクセスは常にメモリーよりのデータ読出し
アクセスまたはメモリーへのデータ書込みアクセ
スで、CPUアクセスの場合のような命令読取り
アクセスはない。 さらに、メモリーへのＩ／Ｏチヤネルアクセス
の場合は、マツプパリテイおよびオフセツト状態
が生じた場合、Ｉ／Ｃチヤネル１０９に対してマ
ツプパリテイおよびアブセント状態に伝送され
る。 前にある程度触れるように、メモリーモジユー
ル４０３用としては、半導体メモリーまたはコア
メモリーのいずれをも使用することができる。 メモリーがコアメモリーの場合は、パリテイ誤
り検出システムにより誤り検出を行う。コアメモ
リーモジユール用の誤り検出システムはすべての
単一ビツト誤りを検出するのに適し、これには既
知のパリテイ誤り発生および検出技術を使用する
ことができるので、ここではコアメモリーの詳細
については説明を省略することにする。 半導体メモリーの場合の障害の起りうる確率
は、誤り検出および訂正システムを正当化するに
充分な程大きい。したがつて、16ビツトの各ワー
ドに対して６ビツトのチエツク欄を共同作動させ
るような誤り検出および訂正システムを提供する
ようにしている。第３７図ないし第４１図および
関連の表１（後掲）は、メモリーモジユール４０
３を半導体メモリーにより構成した場合に使用す
る誤り検出および訂正システムの詳細を示す。 ６ビツトチエツク欄誤り検出、訂正システム
は、以下に詳述するように、すべての単一ビツト
誤りを検出し、訂正することができるほか、すべ
てのダブルビツト誤りを検出し、訂正することが
可能である。さらに、３ビツト誤りまたはそれ以
上の多ビツト誤りのほとんどすべてを検出するこ
とができる。 誤り検出および訂正システムについての本明細
書の記述は、半導体メモリーに関するものである
が、本誤り検出、訂正システムは半導体メモリー
に限定されるものでなく、任意のデータ記憶また
はデータ伝送利用分野にも有効である。 本例の誤り検出および訂正システムの重要な利
点は、単一ビツト誤りを訂正できるだけでなく、
単一ビツト誤りがなくなつた後、続いて起る可能
性のある任意のダブルビツト誤りをも高信頼度で
検出できるということである。 したがつて、誤り検出、訂正システムとともに
作動するマルチプロセツサシステムは、単一ビツ
ト障害許容形であり、半導体メモリーの修理の都
合のよい時期まで、半導体メモリー内の単一ビツ
ト障害を保持したまま作動を続けさせることがで
きる。 誤り検出および訂正システムにおいては、ハミ
ング距離４の体系的直線状２進コードを使用して
いる。このコードでは、各チエツクビツトは第３
８図に示すように８データビツトの直線状組合せ
である。また、各データビツトは第３８図に示す
ように、正確に３チエツクビツトの構成素子であ
る。このワードの利点は、チエツクビツトにより
データビツトの均一なカバレージが得られるとい
うことである。 誤り検出および訂正システムは速い論理速度と
遅いパーツカウントの組合せを支えるシンドロー
ムデコーダを具える。 要約すると、本発明誤り検出および訂正システ
ムは、記憶装置に書込まれた各データワードに６
チエツクビツトを付加するよう作動し、次いでメ
モリーからデータワードを読出す場合、記憶ワー
ドのチエツク欄部分を用いて、情報が記憶されて
から後の当該ワード内における情報の喪失を識別
または検出する。 半導体メモリーの場合は、２つの情報喪失（誤
り）機構が考えられる。その１つは、メモリー装
置による情報の保持を永久に不可能にするような
メモリー装置のハード障害であり、他の１つは電
気的雑音により情報の過渡的損失をもたらすよう
なソフト障害である。 誤り検出は、６ビツトシンドロームを生ずるチ
エツクビツト比較器により行うようにする。シン
ドロームは記憶されたワードから得られるチエツ
ク欄と、通常、記憶されたワードから得られるデ
ータ欄に対応するチエツク欄との間の差違であ
る。 したがつて、このシンドロームを分析（解読）
して、誤りが生じているかどうかを決定し、誤り
が発生している場合はどのような形成の訂正を必
要とするかを決定する。 単一データビツト誤りの場合は、シンドローム
デコーダ出力によりデータビツト補数器を作動さ
せて、誤りのあるビツトを反転させ、この訂正デ
ータを当該メモリーモジユールの出力として供給
するようにする。 シンドロームデコーダが多ビツト誤りを表示す
る場合には、制御および誤りラインの１つを介し
てこの事実をマツプメモリー制御部に連結し、
CPUに対して割込みを生じさせる。 第３７図において、メモリーモジユール４０３
はタイミングおよび制御論諭部４７５および半導
体記憶アレイ４７７を含む。記憶アレイ４７７
は、各々22ビツトの32，768ワードに対する記憶
を与える。各ワードは第３７図に示すように、16
ビツトデータ欄を６ビツトチエツク欄とを含む。 また、第３７図に示すように、各半導体メモリ
ーモジユール４０３は出力ラツチ回路４７９、チ
エツクビツト発生器４８１、チエツクビツト比較
器４８３、シンドロームデコーダ４８５およびデ
ータビツト補数器４８７を含む。 また、メモリーモジユール４０３は第３７図に
示すような信号およびデータ径路を介すてシステ
ムの残りの部分にインターフエイスさせるように
する。これらの径路には、４２９（メモリーへの
データ母線）、４３９（マツプメモリー制御部４
０１への制御および誤りライン）、４１９および
４２１（物理的アドレス母線）ならびに４３７
（メモリーよりのデータ母線）を含む。前記の信
号およびデータ径路は第３４図にも図示してあ
る。 第３７図において、出力ラツチ回路４７９の内
容は母線４８９を介してチエツクビツト比較器４
８３およびデータビツト比較器４８７の双方に伝
送するようにする。 また、チエツクビツト比較器４８３の出力はシ
ンドローム母線４９１を介してシンドロードデコ
ーダ４８５およびタイミング・制御論理部４７５
の双方にこれを伝送する。 シンドロームデコーダ４８５の出力は母線４９
３を介してデータビツト補数器４８７に伝送す
る。 また、シントロームデコーダ４８５の他の出力
はライン４９５および４９７を介してタイミン
グ・制御論理部４７５に伝送するようにする。ラ
イン４９５はSINGLE ERROR信号すなわち単一
ビツト誤り（訂正可能誤り）信号を伝送し、ライ
ン４９７はMULTIPLE ERROR信号、すなわち
多ビツト誤り（訂正不能誤り）信号を伝送する。 タイミング・制御論理部４７５は制御母線４９
９を介して半導体記憶アレイ４７７および出力ラ
ツチ回路４７９に制御信号を与える。 また、チエツクビツト発生器４８１の出力は母
線５０１を介してこれを記憶アレイ４７７に伝送
する。 第３８図において、チエツクビツト発生器４８
１は６つの個別の８ビツトパリテイツリー５０３
を含む。 また、第３９図に示すように、チエツクビツト
比較器４８３は６つの個別の６ビツトパリテイツ
リー５０５を含む。 さらに、第４０図に示すように、シンドローム
デコーダ４８５はデコーダ部５０７および６ビツ
トパリテイツリー５０９を含む。 第４０図において、デコーダ部５０７および６
ビツトパリテイツリー５０９の出力は、これらを
符号数字５１１で示す誤り識別論理部内で結合さ
せる。 また、第４１図に示すように、ビツト補数器４
３７は16個の排他的論理和ゲート５１３を含む。 作動に際しては、16ビツトデータワードが母線
４２９を介して記憶アレイ４７７およびチエツク
ビツト発生器４８１（第３７図参照）に供給され
る。 第３８図において、チエツクビツト発生器４８
１は６つの８ビツトパリテイツリー５０３により
６チエツクビツトC0ないしC5を発生する。 また、第３８図に示すように、図の最も左側に
位置する８ビツトパリテイツリー５０３は図の下
側部分に示すC0に対する論理式で示すようなチ
エツクビツトゼロ（C0）を発生する。したがつ
て、チエツクビツト（C0）はデータビツト８な
いし15のモジユロー２和の補数である。 また、他の一側として、チエツクビツトC3
は、第３８図の下側部分に示すC3に対する論理
式で示すように、８ビツトパリテイツリー５０３
により生成される。図に論理式で示し、かつ図の
上部の論理図に８ビツトパリテイツリーと、対応
するデータビツトラインとの間の接続で示すよう
に、このチエツクビツト３（C3）はデータビツ
ト０，１，２，４，７，９，10および12のモジユ
ロー２和である。 同様に、他の各チエツクビツトは第３８図の上
部に論理図で示すように、８データビツトのモジ
ユロー２加算により生成される。 チエツクビツト発生器４８１により生成した上
記の６チエツクビツトをデータ母線４２９を介し
て伝送される16データビツトは、メモリー書込み
作動を行うため記憶アドレス４７７内の特定記憶
場所にロードされる。この場合、第３７図に示す
ように、６チエツクビツトと16データビツトはタ
イミング・制御論理部４７５および物理的アドレ
ス母線４１９，４２１上の物理的アドレス情報の
制御のもとに記憶アレイ４７７にロードされるよ
うにする。 記憶アレイ４７７に記憶されたすべてのワード
は、同じような方法で当該ワード用として生成さ
れた６ビツトチエツク欄を有する。このチエツク
欄は、記憶アレイ内の当該記憶場所が読出し操作
のため次にアクセスされるときまで、記憶された
ワードとともに、記憶アレイ４７７内に保持され
る。 記憶アレイ４７７から特定のワードを読出そう
とするときは、タイミング・制御論理部４７５お
よび物理的アドレス母線４１９，４２１上のアド
レスにより選択された記憶場所の内容を出力ラツ
チ回路４７９にロードされるようにする。出力ラ
ツチ回路４７９は16データビツトと６ビツトチエ
ツク欄を収納しうるよう22ビツトの広さを有す
る。 16データビツトおよび６ビツトチエツク欄は、
出力ラツチ回路４２９から母線４８９を介してチ
エツクビツト比較器４８３に伝送するようにす
る。 チエツクビツト比較器４８３は、第３９図に示
すように、６シンドロームビツトS0ないしS5を
形成する。 各シンドロームビツトは８データビツトおよび
１チエツクビツトの入力を有する９ビツトパリテ
イツリー５０５の出力で、対応して番号を付した
チエツクビツトに関係する。したがつてチエツク
ビツト０はシンドロームビツト０を計算するため
にのみ使用され、チエツクビツト１はシンドロー
ムビツト１を計算するためにのみ使用される。以
下これと同様とする。 一例として、シンドロームビツト０（S0）は
第３９図の下側に論理式で示すように、チエツク
ビツト０とデータビツト８ないし15のモジユロー
２和の補数である。 同様に、シンドロームビツトS1ないしS5の
各々は第３９図の論理図部分に各シンドロームビ
ツトに対する特定データビツトラインへの接続で
示してあるように、対応するチエツクビツトと８
データビツトのモジユロー２和から生成される。 誤りの有無および誤りの形式（誤りがある場
合）は母線４１９上の６シンドロームビツトの値
を通訳することより識別する。 表１は６ビツトシンドロームコードの64のあり
うる値を列挙し、各値に対する通訳を与えるもの
である。 例えば、シンドロームビツトS0ないしS5のす
べてが０の場合には、データ欄またはチエツク欄
のいずれにも誤りは存在せず、これは表１の左最
上部に示す状態に等しい。 また、誤りの有無および誤りの形式については
表１の下部に要約してある。 これによれば、６シンドロームビツトのすべて
が０のときは、前述のように誤りは存在しないこ
とを示している。 ６シンドロームビツトのうち１つだけがオンの
場合、これは対応するチエツクビツト内の１つの
誤りを示す。この場合、チエツクビツト誤りは、
データワードの訂正を必要としない単一ビツト誤
りである。
【表】
【表】
【表】
【表】
また、表１の下部の要約に示すように、２つの
ビツトがオンのときは、１つのダブルビツト誤り
が存在する。この場合、２ビツト誤りは、(a)１ビ
ツト誤りはデータビツト内にあり、他の１ビツト
誤りがチエツクビツト内にあるか、〓２つの誤り
がデータビツト内にあるか、(c)２つの誤りがチエ
ツクビツト内にあるかの３つの状態をとりうる。 また、３ビツトシンドロームコード内の３ビツ
トがオンのときは、その状態は単一データビツト
誤りか、あるいは多ビツト誤りのいずれかに対応
する。 データビツト内の単一ビツト誤りの一例として
は表１の右下方部のデータビツトＤ−15に単一ビ
ツト誤りで示すシンドロームコード111000を参照
されたい。後述するように、シンドロームデコー
ダ４８５（第３７図および第４０図）はデータビ
ツト15の正しくない値を反転して（正しくする）
機能を有する。 シンドロームデコーダ４８５は２つの機能を有
する。 第１にシンドロームデコーダ４８５は単一デー
タビツト誤りの場合、母線４９３を介してデータ
ビツト補数器４８７（第３７図参照）に入力を供
給する。この入力はデータビツト補数器４８７内
に誤りビツトを反転させる働きをする。 第２に、シンドロームデコーダ４８５は誤りの
場合に２つの誤り信号の１つを与える。 単一データビツト誤りまたは単一チエツクビツ
ト誤りは、SINGLE ERROR（単一誤り）ライン
４９５を介してタイミング・制御論理部４７５に
伝送され、多ビツト誤り表示は、MULTIPLE
ERROR（多数ビツト誤り）ライン４９７を介し
てタイミング・制御論理部４７５に伝送される。 MULTIPLE ERROR（多数ビツト誤り）信号
は、あらゆるダブルビツト誤りの場合と、ほとん
どすべての３ビツトまたはそれ以上の多数ビツト
誤りの場合に生成されるようにする。前述のよう
に、この多ビツト誤り信号はCPU１０５（第３
４図参照）に割込みを与える。 シンドロームデータ４８５の構成の詳細は第４
０図に示すとおりである。シンドロームデコーダ
４８５はデコーダ５０７、６ビツトパリテイツリ
ー５０９および誤り識別論理部５１１を含む。 デコーダ５０７は６つのシンドロームビツトの
うち５つ（ビツトS1ないしS5）を解読して誤り
の形成（単一ビツト誤りか、ダブルビツト誤り
か、多数ビツト誤りか）および16データビツト内
のデータビツト誤りを反転させるのに必要な16の
出力ラインの双方を生成するに充分な情報を与え
る。データビツト誤りの反に必要なこれら16の出
力ラインは、その全体を第４０図に母線４９３で
示す。また第４０図には、各ラインをT0ないし
T15より個別に表示してある。 ORビツト５１２に接続してないデコータ５０
７の出力は、６つのチエツクビツト内の誤りに対
応する。６つのチエツクビツト内の誤りはデータ
ビツト誤りでないため訂正するを要しない。した
がつて、デコーダのこれらの出力は使用されな
い。 残りの出力、すなわち、ORゲート５１２に接
続した出力は、第４０図に記号で示すように、ダ
ブルビツト誤りまたは多数ビツト誤りを表示す
る。これら上記の場合のすべてはORゲート５１
２により集められ、誤り識別論理部５１１の出力
におけるライン４９７上の多数ビツト誤り信号の
一構成素子を形成する。 また、第４０図に示すように、シンドロームデ
コーダ４８５はシンドロームビツトS0ないしS5
のモジユロー２和を形成させるためのパリテイツ
リー５０９を含む。 パリテイツリー５０９よりの偶数または奇数出
力は表１の最下部に示す誤りの種類に対応させ
る。すなわち、偶数出力５１４は、オンのビツト
なし、２ビツトオンまたは６ビツトオンを有する
シンドロームに対応する。 オンビツトなし（誤りなし）に対応する偶数シ
ンドロームは、ANDゲート５１５により
MULTIPLE ERROR（多数ビツト誤り）出力信
号４９７から排除されるようにする。前記AND
ゲート５１５は零シンドローム状態（デコーダ５
０７からゲート５１５に供給される他の入力）を
排除する機能を有する。 したがつて、２ビツトオン、４ビツトオンまた
は６ビツトオンを含むシンドロームが残りの偶数
シンドロームとなり、これらはMULTIPLE（多
数ビツト）信号と組合されてMULTIPLE
ERROR（多数ビツト誤り）出力ライン４９７に
伝送される多数ビツト誤りを構成する。 SINGLE ERROR（単一ビツト誤り）表示ライ
ン４９５上には、単一ビツト誤りのみに対して出
力が導出されることが望ましい。パリテイツリー
５０９のライン５１０上の奇数出力は、表１の下
部に要約して示したように、１ビツトオン（チエ
ツクビツト誤り）、３ビツトオン（データビツト
誤りまたはマルチビツト誤り）、または５ビツト
オン（多数ビツト誤り）に対応するもので、ライ
ン５１０上の奇数出力は論理部５１１を介してラ
イン４９５に単一ビツト誤りのみが伝送されるよ
う修飾する必要がある。マルチビツト誤りに対応
する上記の３ビツト、シンドロームコードとすべ
ての５ビツトシンドロームコードはライン４９５
上に単一ビツト誤りのみが伝送されるようこれら
を排除する必要があり、インバータ５１７および
ANDゲート５１９によりこれを行うようにして
いる。 ライン４９５上のSINGLE ERROR（単一ビツ
ト誤り）出力は、単一の１ビツト（チエツクビツ
ト誤り）を含むコードおよびデータビツト誤りに
対応する３つの１ビツトを含むシンドロームコー
ドに対して生成される。前述のように、パリテイ
ツリー５０９の奇数出力は１ビツトオン、３ビツ
トオンまたは、５ビツトオンを含むシンドローム
を示す。インバータ５１７およびANDゲート５
１９は多数ビツト誤り３ビツトシンドロームとす
べての５ビツトシンドロームを排除する働きをす
る。したがつて、SINGLE ERROR（単一ビツト
誤り）出力４９５は単一チエツクビツト誤りと単
一データビツト誤りのみとなる。単一チエツクビ
ツト誤りは訂正する必要がなく、単一データビツ
ト誤りをビツト補数器４８７により訂正する。 第４０図の下部に示したMULTIPLE ERROR
（多数ビツト誤り）もくはSINGLE ERROR（単
一ビツト誤り）に対する論理式は上述の作動を表
わすものである。 実際には、多数ビツト誤りとして識別されず、
誤りなし、または単一ビツト誤り（訂正可能誤
り）として不正に識別される可能性のある３ビツ
ト誤りまたはそれ以上の多数ビツト誤りが存在し
うる。しかしながら、通常の誤り発生パターンに
おいては、通常３ビツト誤りが発生する前に記憶
の低下が検知される。例えば、メモリー記憶低下
の通常のパターンでは、まず雑音または構成素子
の故障に起因する単一ビツト誤りが発生し、その
後において付加的障害などに起因するダブルビツ
ト誤り発生し、３ビツト誤りまたはそれ以上の多
数ビツト誤りが生成される前に、このダブルビツ
ト誤りが検出される。 データビツト補数器４８７（第３７図参照）の
機能は、シンドロームデコーダ４８５により検出
されたデータビツト誤りを反転させることであ
る。 第４１図はビツト補数器４８７の構成の詳細図
である。第４１図に示すように、ビツト補数器４
８７は排他的論理和ゲート５１３により形成す
る。これらの各ゲート５１３はライン４９３上の
関連のデコーダ出力がアサートされたとき、ライ
ン４８９上の所定データビツトを反転させる機能
を有する。 次いで、訂正された出力は当該物理的メモリー
モジユールの出力としてビツト補数器４８７の出
力線４３７上に伝送される。 以上の誤り検出および訂正システムの説明を終
ることにする。 例示したメモリーシステムは種々の顕著な特徴
を有する。 第１に、メモリーマツプは４つの異なる個別の
論理アドレススペース、すなわち、システムコー
ド、システムデータユーザーコードおよびユーザ
ーデータの各スペースを与え、これらのアドレス
スペース内で論理的アドレスの物理的アドレスへ
の翻訳を行うようにしている。 このように、論理的メモリーを４つのアドレス
スペースに分割することにより、システムプログ
ラムをユーザープログラムの作用から隔離し、任
意のユーザー誤りからシステムプログラムを保護
することができ、さらに、ユーザーコードおよび
データとシステムコードおよびデータの双方に対
してコードおよびデータを分離させることがで
き、変更不能プログラムの利便を与える。 各マツプエントリー内には、このページアドレ
ス翻訳および他の特定状態のための特定の欄を設
ける。 １つの欄は、論理的ページアドレスの物理的ペ
ージアドレスへの翻訳を可能にし、他の欄はアブ
センス素子を与える。この欄はアブセンスビツト
で、これにより仮想メモリー機構の実現を可能に
し、補助メモリー内に論理的ページを配置するこ
とを可能にする。 また、他の欄としては基準ヒストリー欄を有す
る。この基準ヒストリー欄は、オペレーテイング
システムの記憶管理者機能による使用のため、情
報の使用頻度を維持することを許容し、かくし
て、仮想メモリー機構を効率的機構とする機能を
有する。この場合、頻度に使用されるページは主
メモリー内に保持するようにし、たまにしか使用
されないページを必要なオーバーレイ用として選
択するようにする。 また、システムデータマツプおよびユーザーデ
ータマツプの各エントリーには、ダーテイビツト
欄を保持するようにし、変更されないデータペー
ジを識別しうるようにする。かして識別された変
更不能データページは、そのデータページの有効
なコピーが補助メモリー内に既に存在するため、
補助メモリーにスワツプアウトされることはな
い。 また、メモリーシステムは、メモリーに対して
CPUおよびＩ／Ｏチヤネルによるアクセスが行
われる際、自動的に基準ビツト情報およびダーテ
イビツト情報を保持するためのマツプエントリー
制御論理部を含む。 本例のメモリーシステムは、マツプ内の情報を
保持し、かつこれを利用するためオペレーテイン
グシステムの記憶管理者機能により使用される３
つのCPU命令、すなわち、SMAP命令、RMAP命
令およびAMAP命令を有する。 さらに、本例のメモリーシステムは、メモリー
に対するデユアルポートアクセスを含み、CPU
およびＩ／Ｏチヤネルにより、メモリーに個別に
アクセスできるようにしている。かくして、Ｉ／
ＯチヤネルによるメモリーへのアクセスはCPU
を径由して行う必要はなく、メモリーとの間にお
いてデータ転送が行われている時間に、CPUは
他の機能を遂行することが可能となる。 また、メモリーへのデユアルポートアクセス作
動は、CPUおよびＩ／Ｏチヤネルがメモリーへ
同時にアクセスしようとした場合におけるマツプ
メモリー制御論理部による仲裁を可能にする。す
なわち、同時アクセスの場合には、Ｉ／Ｏチヤネ
ルに優先権が与えられ、当該Ｉ／Ｏチヤネルによ
るアクセスが終了するまで、CPUを待機させる
ようにしている。 物理的メモリーは物理的メモリーモジユールを
付加することにより拡張することが可能である。 物理的メモリーモジユールは、半導体メモリー
の場合、ある条件のもとに誤り検出および誤り訂
正を行うことができる。単一ビツト誤りは、物理
的メモリーモジユール内に過渡的または永久的障
害が生じた場合でも、CPUおよびＩ／Ｏチヤネ
ルの作動を継続しうるようにするため、これを検
出し、かつ訂正するようにする。誤り検出および
訂正システムは記憶媒体内の22ビツトワードを有
する。16ビツトはデータを表わし、６ビツトは誤
り検出および訂正チエツク欄を与える。前記６ビ
ツトチエツク欄はすべての単一ビツト誤りの検出
と、訂正ならびにあらゆるダブルビツト誤りの検
出を可能にする。 コアメモリーは単一ビツト誤り検出用のパリテ
イを有する。 マルチプロセツサシステムにおいては、各プロ
セツサモジユールをそれ自身の主メモリーシステ
ムと共同作動させるようしている。 各プロセツサモジユールにはそれ自身のメモリ
ーシステムを保有させるようにしているため、多
重処理システムにおけるメモリー共用の問題点は
存在しない。 多重処理システムにおけるメモリー共用の問題
点としては、競合のため特定プロセツサに利用で
きるメモリー帯域幅の減少という問題があり、利
用可能メモリー帯域幅の縮少は付加的CPUを共
用メモリーと組合せる場合は、さらにきびしいも
のとなる。 また、共用メモリーを使用しておらず。また、
プロセツサ間母線通信システムによりプロセツサ
モジユール間の通信を行うようにしているため、
共用メモリー内の記憶域によるCPU間通信に関
するインターロツクの問題を避けることができ
る。 共用メモリーの付加的問題点としては、共用メ
モリー内の障害により、システム内の複数個また
はすべてのCPUが同時に障害を越す行能性があ
るということがある。すなわち、共用メモリーシ
ステムの場合は、単一メモリーの障害によりシス
テムの全部または一部の作動を停止させる可能性
があるが、例示マルチプロセツサシステムにおい
ては、単一メモリーの障害によりシステムの停止
をきたすことはない。 CPUおよびＩ／Ｏチヤネルによるメモリーへ
のデユアルポートアクセスを可能にするため、メ
モリーとの間に個別のアドレスレジスタおよびデ
ータレジスタを設けている。 CPUはメモリーよりの命令を受信するため特
定のレジスタ（NIレジスタ）を有する。この個
別の特定レジスタは、メモリーよりのデータの読
出しを含む現行命令の実行期間中、オーバーラツ
プして次の命令を取出すことを可能にする。かく
すれば、現行命令の終了時に、命令の取出しを待
つことなく、直ちに次の命令を開始させることが
できる。 また、マツプは物理的主メモリーに対するアク
セス速度に比しきわめて高速なアクセスを与える
よう構成しており、これにより、マツプを介して
のアドレスの翻訳に種々の利便を提供している。 すなわち、例示メモリーシステムにおいては、
物理的メモリーアクセスが行われている時間にマ
ツプを再書込みを行うことができる。 再書込みは高速で行われるため、マツプの再書
込みによりメモリーサイクルタイムの損失をきた
すことはない。 また、高速でマツプにアクセスできるようにし
ているため、メモリーアクセスに必要なページ翻
訳を含む全体の時間を減少させることが可能とな
る。 また、パリテイは、実際のマツプ記憶部それ自
体内に保持され、チエツクされるようにすている
ため、プロセツサモジユールの正しくない作動を
招来する前にマツプ記憶部内に任意の障害の中間
表示を与えることができる。 本発明は本明細書記載の実施例に限定されるも
のでなく、本発明は他の変形をも包含するもので
ある。
ビツトがオンのときは、１つのダブルビツト誤り
が存在する。この場合、２ビツト誤りは、(a)１ビ
ツト誤りはデータビツト内にあり、他の１ビツト
誤りがチエツクビツト内にあるか、〓２つの誤り
がデータビツト内にあるか、(c)２つの誤りがチエ
ツクビツト内にあるかの３つの状態をとりうる。 また、３ビツトシンドロームコード内の３ビツ
トがオンのときは、その状態は単一データビツト
誤りか、あるいは多ビツト誤りのいずれかに対応
する。 データビツト内の単一ビツト誤りの一例として
は表１の右下方部のデータビツトＤ−15に単一ビ
ツト誤りで示すシンドロームコード111000を参照
されたい。後述するように、シンドロームデコー
ダ４８５（第３７図および第４０図）はデータビ
ツト15の正しくない値を反転して（正しくする）
機能を有する。 シンドロームデコーダ４８５は２つの機能を有
する。 第１にシンドロームデコーダ４８５は単一デー
タビツト誤りの場合、母線４９３を介してデータ
ビツト補数器４８７（第３７図参照）に入力を供
給する。この入力はデータビツト補数器４８７内
に誤りビツトを反転させる働きをする。 第２に、シンドロームデコーダ４８５は誤りの
場合に２つの誤り信号の１つを与える。 単一データビツト誤りまたは単一チエツクビツ
ト誤りは、SINGLE ERROR（単一誤り）ライン
４９５を介してタイミング・制御論理部４７５に
伝送され、多ビツト誤り表示は、MULTIPLE
ERROR（多数ビツト誤り）ライン４９７を介し
てタイミング・制御論理部４７５に伝送される。 MULTIPLE ERROR（多数ビツト誤り）信号
は、あらゆるダブルビツト誤りの場合と、ほとん
どすべての３ビツトまたはそれ以上の多数ビツト
誤りの場合に生成されるようにする。前述のよう
に、この多ビツト誤り信号はCPU１０５（第３
４図参照）に割込みを与える。 シンドロームデータ４８５の構成の詳細は第４
０図に示すとおりである。シンドロームデコーダ
４８５はデコーダ５０７、６ビツトパリテイツリ
ー５０９および誤り識別論理部５１１を含む。 デコーダ５０７は６つのシンドロームビツトの
うち５つ（ビツトS1ないしS5）を解読して誤り
の形成（単一ビツト誤りか、ダブルビツト誤り
か、多数ビツト誤りか）および16データビツト内
のデータビツト誤りを反転させるのに必要な16の
出力ラインの双方を生成するに充分な情報を与え
る。データビツト誤りの反に必要なこれら16の出
力ラインは、その全体を第４０図に母線４９３で
示す。また第４０図には、各ラインをT0ないし
T15より個別に表示してある。 ORビツト５１２に接続してないデコータ５０
７の出力は、６つのチエツクビツト内の誤りに対
応する。６つのチエツクビツト内の誤りはデータ
ビツト誤りでないため訂正するを要しない。した
がつて、デコーダのこれらの出力は使用されな
い。 残りの出力、すなわち、ORゲート５１２に接
続した出力は、第４０図に記号で示すように、ダ
ブルビツト誤りまたは多数ビツト誤りを表示す
る。これら上記の場合のすべてはORゲート５１
２により集められ、誤り識別論理部５１１の出力
におけるライン４９７上の多数ビツト誤り信号の
一構成素子を形成する。 また、第４０図に示すように、シンドロームデ
コーダ４８５はシンドロームビツトS0ないしS5
のモジユロー２和を形成させるためのパリテイツ
リー５０９を含む。 パリテイツリー５０９よりの偶数または奇数出
力は表１の最下部に示す誤りの種類に対応させ
る。すなわち、偶数出力５１４は、オンのビツト
なし、２ビツトオンまたは６ビツトオンを有する
シンドロームに対応する。 オンビツトなし（誤りなし）に対応する偶数シ
ンドロームは、ANDゲート５１５により
MULTIPLE ERROR（多数ビツト誤り）出力信
号４９７から排除されるようにする。前記AND
ゲート５１５は零シンドローム状態（デコーダ５
０７からゲート５１５に供給される他の入力）を
排除する機能を有する。 したがつて、２ビツトオン、４ビツトオンまた
は６ビツトオンを含むシンドロームが残りの偶数
シンドロームとなり、これらはMULTIPLE（多
数ビツト）信号と組合されてMULTIPLE
ERROR（多数ビツト誤り）出力ライン４９７に
伝送される多数ビツト誤りを構成する。 SINGLE ERROR（単一ビツト誤り）表示ライ
ン４９５上には、単一ビツト誤りのみに対して出
力が導出されることが望ましい。パリテイツリー
５０９のライン５１０上の奇数出力は、表１の下
部に要約して示したように、１ビツトオン（チエ
ツクビツト誤り）、３ビツトオン（データビツト
誤りまたはマルチビツト誤り）、または５ビツト
オン（多数ビツト誤り）に対応するもので、ライ
ン５１０上の奇数出力は論理部５１１を介してラ
イン４９５に単一ビツト誤りのみが伝送されるよ
う修飾する必要がある。マルチビツト誤りに対応
する上記の３ビツト、シンドロームコードとすべ
ての５ビツトシンドロームコードはライン４９５
上に単一ビツト誤りのみが伝送されるようこれら
を排除する必要があり、インバータ５１７および
ANDゲート５１９によりこれを行うようにして
いる。 ライン４９５上のSINGLE ERROR（単一ビツ
ト誤り）出力は、単一の１ビツト（チエツクビツ
ト誤り）を含むコードおよびデータビツト誤りに
対応する３つの１ビツトを含むシンドロームコー
ドに対して生成される。前述のように、パリテイ
ツリー５０９の奇数出力は１ビツトオン、３ビツ
トオンまたは、５ビツトオンを含むシンドローム
を示す。インバータ５１７およびANDゲート５
１９は多数ビツト誤り３ビツトシンドロームとす
べての５ビツトシンドロームを排除する働きをす
る。したがつて、SINGLE ERROR（単一ビツト
誤り）出力４９５は単一チエツクビツト誤りと単
一データビツト誤りのみとなる。単一チエツクビ
ツト誤りは訂正する必要がなく、単一データビツ
ト誤りをビツト補数器４８７により訂正する。 第４０図の下部に示したMULTIPLE ERROR
（多数ビツト誤り）もくはSINGLE ERROR（単
一ビツト誤り）に対する論理式は上述の作動を表
わすものである。 実際には、多数ビツト誤りとして識別されず、
誤りなし、または単一ビツト誤り（訂正可能誤
り）として不正に識別される可能性のある３ビツ
ト誤りまたはそれ以上の多数ビツト誤りが存在し
うる。しかしながら、通常の誤り発生パターンに
おいては、通常３ビツト誤りが発生する前に記憶
の低下が検知される。例えば、メモリー記憶低下
の通常のパターンでは、まず雑音または構成素子
の故障に起因する単一ビツト誤りが発生し、その
後において付加的障害などに起因するダブルビツ
ト誤り発生し、３ビツト誤りまたはそれ以上の多
数ビツト誤りが生成される前に、このダブルビツ
ト誤りが検出される。 データビツト補数器４８７（第３７図参照）の
機能は、シンドロームデコーダ４８５により検出
されたデータビツト誤りを反転させることであ
る。 第４１図はビツト補数器４８７の構成の詳細図
である。第４１図に示すように、ビツト補数器４
８７は排他的論理和ゲート５１３により形成す
る。これらの各ゲート５１３はライン４９３上の
関連のデコーダ出力がアサートされたとき、ライ
ン４８９上の所定データビツトを反転させる機能
を有する。 次いで、訂正された出力は当該物理的メモリー
モジユールの出力としてビツト補数器４８７の出
力線４３７上に伝送される。 以上の誤り検出および訂正システムの説明を終
ることにする。 例示したメモリーシステムは種々の顕著な特徴
を有する。 第１に、メモリーマツプは４つの異なる個別の
論理アドレススペース、すなわち、システムコー
ド、システムデータユーザーコードおよびユーザ
ーデータの各スペースを与え、これらのアドレス
スペース内で論理的アドレスの物理的アドレスへ
の翻訳を行うようにしている。 このように、論理的メモリーを４つのアドレス
スペースに分割することにより、システムプログ
ラムをユーザープログラムの作用から隔離し、任
意のユーザー誤りからシステムプログラムを保護
することができ、さらに、ユーザーコードおよび
データとシステムコードおよびデータの双方に対
してコードおよびデータを分離させることがで
き、変更不能プログラムの利便を与える。 各マツプエントリー内には、このページアドレ
ス翻訳および他の特定状態のための特定の欄を設
ける。 １つの欄は、論理的ページアドレスの物理的ペ
ージアドレスへの翻訳を可能にし、他の欄はアブ
センス素子を与える。この欄はアブセンスビツト
で、これにより仮想メモリー機構の実現を可能に
し、補助メモリー内に論理的ページを配置するこ
とを可能にする。 また、他の欄としては基準ヒストリー欄を有す
る。この基準ヒストリー欄は、オペレーテイング
システムの記憶管理者機能による使用のため、情
報の使用頻度を維持することを許容し、かくし
て、仮想メモリー機構を効率的機構とする機能を
有する。この場合、頻度に使用されるページは主
メモリー内に保持するようにし、たまにしか使用
されないページを必要なオーバーレイ用として選
択するようにする。 また、システムデータマツプおよびユーザーデ
ータマツプの各エントリーには、ダーテイビツト
欄を保持するようにし、変更されないデータペー
ジを識別しうるようにする。かして識別された変
更不能データページは、そのデータページの有効
なコピーが補助メモリー内に既に存在するため、
補助メモリーにスワツプアウトされることはな
い。 また、メモリーシステムは、メモリーに対して
CPUおよびＩ／Ｏチヤネルによるアクセスが行
われる際、自動的に基準ビツト情報およびダーテ
イビツト情報を保持するためのマツプエントリー
制御論理部を含む。 本例のメモリーシステムは、マツプ内の情報を
保持し、かつこれを利用するためオペレーテイン
グシステムの記憶管理者機能により使用される３
つのCPU命令、すなわち、SMAP命令、RMAP命
令およびAMAP命令を有する。 さらに、本例のメモリーシステムは、メモリー
に対するデユアルポートアクセスを含み、CPU
およびＩ／Ｏチヤネルにより、メモリーに個別に
アクセスできるようにしている。かくして、Ｉ／
ＯチヤネルによるメモリーへのアクセスはCPU
を径由して行う必要はなく、メモリーとの間にお
いてデータ転送が行われている時間に、CPUは
他の機能を遂行することが可能となる。 また、メモリーへのデユアルポートアクセス作
動は、CPUおよびＩ／Ｏチヤネルがメモリーへ
同時にアクセスしようとした場合におけるマツプ
メモリー制御論理部による仲裁を可能にする。す
なわち、同時アクセスの場合には、Ｉ／Ｏチヤネ
ルに優先権が与えられ、当該Ｉ／Ｏチヤネルによ
るアクセスが終了するまで、CPUを待機させる
ようにしている。 物理的メモリーは物理的メモリーモジユールを
付加することにより拡張することが可能である。 物理的メモリーモジユールは、半導体メモリー
の場合、ある条件のもとに誤り検出および誤り訂
正を行うことができる。単一ビツト誤りは、物理
的メモリーモジユール内に過渡的または永久的障
害が生じた場合でも、CPUおよびＩ／Ｏチヤネ
ルの作動を継続しうるようにするため、これを検
出し、かつ訂正するようにする。誤り検出および
訂正システムは記憶媒体内の22ビツトワードを有
する。16ビツトはデータを表わし、６ビツトは誤
り検出および訂正チエツク欄を与える。前記６ビ
ツトチエツク欄はすべての単一ビツト誤りの検出
と、訂正ならびにあらゆるダブルビツト誤りの検
出を可能にする。 コアメモリーは単一ビツト誤り検出用のパリテ
イを有する。 マルチプロセツサシステムにおいては、各プロ
セツサモジユールをそれ自身の主メモリーシステ
ムと共同作動させるようしている。 各プロセツサモジユールにはそれ自身のメモリ
ーシステムを保有させるようにしているため、多
重処理システムにおけるメモリー共用の問題点は
存在しない。 多重処理システムにおけるメモリー共用の問題
点としては、競合のため特定プロセツサに利用で
きるメモリー帯域幅の減少という問題があり、利
用可能メモリー帯域幅の縮少は付加的CPUを共
用メモリーと組合せる場合は、さらにきびしいも
のとなる。 また、共用メモリーを使用しておらず。また、
プロセツサ間母線通信システムによりプロセツサ
モジユール間の通信を行うようにしているため、
共用メモリー内の記憶域によるCPU間通信に関
するインターロツクの問題を避けることができ
る。 共用メモリーの付加的問題点としては、共用メ
モリー内の障害により、システム内の複数個また
はすべてのCPUが同時に障害を越す行能性があ
るということがある。すなわち、共用メモリーシ
ステムの場合は、単一メモリーの障害によりシス
テムの全部または一部の作動を停止させる可能性
があるが、例示マルチプロセツサシステムにおい
ては、単一メモリーの障害によりシステムの停止
をきたすことはない。 CPUおよびＩ／Ｏチヤネルによるメモリーへ
のデユアルポートアクセスを可能にするため、メ
モリーとの間に個別のアドレスレジスタおよびデ
ータレジスタを設けている。 CPUはメモリーよりの命令を受信するため特
定のレジスタ（NIレジスタ）を有する。この個
別の特定レジスタは、メモリーよりのデータの読
出しを含む現行命令の実行期間中、オーバーラツ
プして次の命令を取出すことを可能にする。かく
すれば、現行命令の終了時に、命令の取出しを待
つことなく、直ちに次の命令を開始させることが
できる。 また、マツプは物理的主メモリーに対するアク
セス速度に比しきわめて高速なアクセスを与える
よう構成しており、これにより、マツプを介して
のアドレスの翻訳に種々の利便を提供している。 すなわち、例示メモリーシステムにおいては、
物理的メモリーアクセスが行われている時間にマ
ツプを再書込みを行うことができる。 再書込みは高速で行われるため、マツプの再書
込みによりメモリーサイクルタイムの損失をきた
すことはない。 また、高速でマツプにアクセスできるようにし
ているため、メモリーアクセスに必要なページ翻
訳を含む全体の時間を減少させることが可能とな
る。 また、パリテイは、実際のマツプ記憶部それ自
体内に保持され、チエツクされるようにすている
ため、プロセツサモジユールの正しくない作動を
招来する前にマツプ記憶部内に任意の障害の中間
表示を与えることができる。 本発明は本明細書記載の実施例に限定されるも
のでなく、本発明は他の変形をも包含するもので
ある。
第１図は本発明の一実施例に係る入出力システ
ムを備えたマルチプロセツサシステムのブロツク
ダイヤグラムで、各々、母線コントローラ３７に
より制御される２本のプロセツサ間母線３５（Ｘ
母線およびＹ母線）により接続した若干個のプロ
セツサモジユール３３ならびに各々２個のプロセ
ツサモジユールの入出力（Ｉ／Ｏ）母線３９に接
続した若干個のデユアルポートデバイスコントロ
ーラ４１を示す図、第２図は各個別プロセツサモ
ジユールに対するＸ母線コントローラおよびＹ母
線コントローラの接続の詳細を示すブロツクダイ
ヤグラムで、各母線コントローラと個別プロセツ
サモジユールのプロセツサ間制御ユニツト５５間
の接続を示す図、第３図は第２図に示す母線コン
トローラ３７の論理を示す詳細図、第４図は第２
図に示すプロセツサモジユールのプロセツサ制御
ユニツト５５内に共用出力バツフア・制御回路６
７の論理を示す詳細図、第５図はプロセツサモジ
ユール用プロセツサ間制御ユニツト５５のインキ
ユーバツフア・制御回路６５の論理を示す詳細
図、第６図は母線コントローラ３７用論理回路８
１の状態図で、論理がどのようにして母線コント
ローラに入るプロトコルラインに応答し、母線コ
ントローラから出て行くプロトコルラインを生ず
るかを示す図、第７図は第４図に示す共用アウト
キユーバツフア・制御回路６７用の論理部７３お
よび７５を示す状態図、第８図は第５図示インキ
ユーバツフア・制御回路６５用の論理を示す状態
図、第９図は送信プロセツサモジユールと受信プ
ロセツサモジユール間の所定パツケージ伝送に対
するタイムシーケンスを示す図、第１０図は第４
図示アウトキユーバツフア・制御回路６７の母線
空き状態論理部７５およびプロセツサ充填状態論
理部７３の論理図、第１１図は第１０図示論理図
に関する論理式のリストを示す図、第１２図は、
第１図に示すマルチプロセツサシステムの入出力
（Ｉ／Ｏ）システムのブロツクダイヤグラム、第
１３図はプロセツサモジユールの入出力（Ｉ／
Ｏ）チヤネル１０９のブロツクダイヤグラムで、
Ｉ／Ｏチヤネルの主要構成素子およびこれらの構
成素子部分に関連するデータ径路を示す図、第１
４図は第１図に示すＩ／Ｏ母線３９内の個々のラ
インを示す詳細図、第１５図は、中央処理ユニツ
ト（CPU）１０５により開始され、プロセツサ
モジユール３３のＩ／Ｏチヤネル１０９を介して
Ｔ母線１５３上を第１図に示すデバイルコントロ
ーラ４１に転送されるシーケンスを有し、CPU
１０５内のマイクロプログラム１１５により生ず
る実行入出力（EIO）に対するＴ母線１５３の状
態変化を示すＩ／Ｏチヤネルプロトコル図、第１
６図は、デバイスコントローラ４１よりのリクエ
スト信号に応じてＩ／Ｏチヤネル、マイクロプロ
グラム１２１により開始される再後続およびデー
タ転送シーケンスに対するＴ母線１５３の状態変
化を示すＩ／Ｏチヤネルプロトコル図、第１７図
は、Ｔ母線１５３上にデバイスコントローラ４１
に伝送されるシーケンスを有し、CPUマイクロ
プログラム１１５により開始される高優先度問合
せＩ／Ｏ命令（HIIO命令）または問合さＩ／Ｏ
命令（IIO命令）に対するＴ母線１５３の状態変
化を示すＩ／Ｏチヤネルプロトコル図、第１８図
は第１５図ないし第１７図に略語で示したＴ母線
機能を示す表、第１９図は第１図に示すデバイス
コントローラ４１およびポート部４３の全体構造
を示すブロツクダイヤグラム、第２０図は第１９
図に示すポート部４３のブロツクダイヤグラム
で、主としてポート部４３内のデータ径路を示す
図、第２１図は第１９図に示すデバイスコントロ
ーラ４１のインターフエース共通論理部１８１の
データ径路の詳細を示すブロツクダイヤグラム、
第２２図は第１９図に示すデバイスコントローラ
４１の制御部内に配置した本発明に係るバツフア
装置１８９の構成素子部を示すブロツクダイヤグ
ラム、第２３図は第１９図および第２２図に示す
データバツフア１８９の作動を示すグラフ、第２
４図は、チヤネル１０９からのサービスアウト
（SVO）とポートデータレジスタ２１３へのデー
タのローテイングとの関係を示すタイミング図
で、データがレジスタにロードされる前にどのよ
うにしてパリテイチエツクが開始され、レジスタ
内にデータが完全にロードされた後まで継続され
るかを示す図、第２５図は第１９図および第２１
図に示す電源オン（PON）回路の詳細図、第２
６図はデバイスコントローラ４１のデータバツフ
ア１８９（第２２図）のバツフア制御論理部２４
３の論理図でバツフア制御論理部２４３がどのよ
うにしてデータ母線上のハンドシエークを制御
し、入出力ポインタを制御すかを示す図、第２７
図は第２０図示ポート制御論理部１９１により実
現される選択レジスタ１７３に対する論理式を示
すリスト、第２８図はＩ／Ｏチヤネル１０９とポ
ート部４３間の２ラインハンドシエークの作動を
示すタイミング図、第２９図は第２８図に示す一
般的ハンドシエークの場合に対す論理を示す論理
図で、第３図に示す入出力チヤネル１０９のＴ母
線マシン１４３の部分を示す図、第３０図は記電
システムのブロツクダイヤグラムで、複数個の個
別分離電源３０３からどのように配電し、各デユ
アルデバイスコントローラ４１に主電源および代
替電源の双方を与えるため、どのようにデバイス
コントローラとの関連づけを行つているかを示す
図、第３１図はデバイスコントローラ用の主電源
と代替電源間の切換えを行うためのスイツチグ配
置を示す詳細図で、主電源の障害時における自動
スイツチングと、オフ、自動および代替の３つの
異なるモードにおける手動スイツチングの双方を
可能とすることを示す図、第３２図は第３０図に
示す個別分離電源３０３の詳細を示すブロツクダ
イヤグラム、第３３図は、第３０図に示す固々の
分離電源から個々のデバイスコントローラに電力
を供給する垂直母線および水平母線の詳細を示す
ブロツクダイヤグラムで、この特定配置により特
定のデバイスコントローラに対する主電源および
代替電源としての任意の２電源の選択を容易なら
しめることを示す図、第３４図はメモリーのブロ
ツクダイヤグラムで、第１図に示すプロセツサモ
ジユール３３のメモリー１０７の詳細を示す図、
第３５図は第３４図に示すメモリー１０７のマツ
プ部４０７の詳細を示すブロツクダイヤグラム、
第３６図は４つの論理アドレス記憶域および前記
論理アドレス記憶域に対応する４つの個別マツプ
部に分割した論理メモリーの構成図ならびに前記
マツプ部の単一マツプエントリーのビツトおよび
欄（フイールド）の詳細図、第３７図は半導体メ
モリーモジユールにより形成した第３４図に示す
メモリーモジユール４０３の詳細を示すブロツク
ダイヤグラム、第３８図は第３７図示半導体メモ
リーモジユール４０３に使用するチエツクビツト
発生器の構成図ならびにチエツクビツトレジスタ
に使用する８ビツトパリテイツリーの２つに対す
る論理式のリストを示す図、第３９図は第３７図
に示す半導体メモリーモジユール４０３用のチエ
ツクビツト比較器の構成図ならびにシンドローム
ビツト零に対する９ビツトパリテイツリーに対す
る論理式のリストを示す図、第４０図は第３７図
に示す半導体メモリーモジユール４０３に使用す
るシンドロームデコーダの構成図ならびにシンド
ロームデコーダの論理部５１１の作動に対する論
理式のリストを示す図、第４１図は第３７図示半
導体メモリーモジユール４０３に使用するビルト
補数器の論理図、第４２図は継続的に実行しつづ
ける必要のあるアプリケーシヨンプログラムを実
行中の２つのプロセツサシステムの種々の状態、
すなわち、２つのプロセツサが連続的に異常をき
たして修理され、それにしたがつてアブリケーシ
ヨンプログラムが作動モードを変える状態を示す
図である。 ３１……マルチプロセツサシステム、３３……
プロセツサモジユール、３５……プロセツサ間母
線、３７……母線コントローラ、３９……入出力
母線、４１……デバイスコントローラ（周辺装置
制御ユニツト）４３……ポート部、４５……デイ
スク、４７……ターミナル、４９……磁気テープ
駆動装置、５１……カードリーダ、５３……ライ
ンプリンタ、５５……プロセツサ間制御ユニツ
ト、５７……母線データライン、５９……母線プ
ロトコルライン、６１……クロツクライン、６３
……選択（セレクト）ライン、６５……インキユ
ー部、６７……アウトキユー部、６９……アウト
キユーバツフア、７１……受信レジスタ、７３…
…プロセツサ充填状態論理部、７５……母線空き
状態論理部、７７……アウトキユーカウンタ、９
７……アウトキユーポインタ、１……母線制御状
態論理部、８３……送信（センダー）カウンタ、
８５……プロセツサ選択論理部、８７……受信レ
ジスタ、８９……パケツトカウンタ、９１……母
線クロツク発生器、９３……母線充填状態論理
部、９５……送信レジスタ、９７……インキユー
バツフア、９９……インキユーカウンタ、１０１
……プロセツサ空き状態論理部、１０３……論理
式、１０５……中央処理ユニツト（CPU）、１０
７……主メモリー、１０９……入出力チヤネル、
１１１……接続ライン、１１２……レジスタタツ
ク、１１３……マイクロプロセツサ、１１４……
論理径路、１１５……マイクロプログラム、１１
７……論理径路、１１９……マイクロプロセツ
サ、１２１マイクロプログラム、１２３……デー
タ径路論理部、１２５……チヤネルメモリーデー
タレジスタ、１２７……入出力データレジスタ、
１２９……チヤネルメモリーアドレスレジスタ、
１３１……キヤラクタカウントレジスタ、１３３
……アクテイブデバイスアドレスレジスタ、１３
５……優先度決定レジスタ、１３７……パリテイ
発生およびチエツク論理部、１３８……バツフ
ア、１３９，１３９Ａ，１３９Ｂ，１３９Ｃ……
論理径路、１３９Ａ−１，１３９Ａ−２，１３９
Ａ−３……分岐径路、１４０……入出力制御テー
ブル、１４１……入出力チヤネル制御論理部、１
４２……２ワードエントリー、１４３……Ｔ母線
マシン、１４５……RCI（再接続イン）ライン、
１４７……LIRQ（低優先度割込リクエスト）ラ
イン、１４９……HIRQ（高優先度割込リクエス
ト）ライン、１５０……母線受信テーブル、１５
１……RANK（ランク）ライン、１５３……Ｔ母
線機能ライン、１５５……SVO（サービスアウ
ト）ライン、１５７……SVI（サービスイン）ラ
イン、１５９……STI（ストツプイン）ライン、
１６１……データ母線ライン、１６３……パリテ
イライン、１６５……EOT（転送終了）ライ
ン、１６７……PADO（パツドアウト）ライン、
１６９……PADI（パツドイン）ライン、１７１
……IORST（Ｉ／Ｏリセツト）ライン、１７３
……選択ラツチ回路、ポート選択ビツト、１７５
……イネーブルラツチ回路、１７７……パリテイ
チエツクレジスタ、１７９……物理的接続ライ
ン、１８０……接続ライン、１８１……インター
フエース共通論理部、１８２，１８２Ａ……電源
オン回路、１８３……接続ライン、１８４……電
流源、１８５……オーナーシツプラツチ回路、１
８６……差動増幅器、１８７……デバイスコント
ローラの制御部分、１８８……ライン、１８９…
…バツフア、１９０……ライン、１９１……制御
およびデコード論理部、１９２……ツエナーダイ
オード、１９３……装置アドレス比較器、１９
４，１９６……トランジスタ、１９５……ステー
タスマルチブレクサ、１９７……インターフエー
ストランシーバ、１９８……受信機、１９８′…
…抵抗、１９９……マルチプレクサ、２００……
送信機、２００′……抵抗、２０１……入力母線
ライン、２０２……イネーブルライン、２０２′
……抵抗、２０３……DVAD（装置アドレス）ラ
イン、２０４，２０６……ライン、２０５……出
力母線ライン、２０７……テークオーナーシツプ
ライン、２０８，２１０，２１２……トランジス
タ、２０９……制御ライン、２１１……マルチプ
レクサ、２１３……データレジスタ、２１４……
主出力制御トランジスタ、２１５，２１５Ａ……
制御ライン、２１６，２１８，２２０，２２４，
２２６，２２８……出力段、２１７……出力母
線、２１９，２２１……ライン、２２０……マル
チプレクサ、２２３，２２５，２２７，２２９…
…点、２３０……ヒステリシス制御論理部、２３
１……入力バツフア、２３２，２３４……抵抗、
２３３……バツフアメモリー、２３５……出力バ
ツフア、２３６……ヒステリシストランジスタ、
２３７……入力ポインタ、２３９……出力ポイン
タ、２４１，２４５……マルチプレクサ、２４５
Ａ，２４５Ｂ……ゲート、２４７……ストレスカ
ウンタ、２４７Ａ……カウンタ部、２４７Ｂ……
デコーダ部、２４９，２５１，２５３，２５５，
２５７，２８９，２６１，２６３，２６５……ラ
イン、２６７Ａ，２６７Ｂ……リクエストフリツ
プフロツプ、２６９……クロツクフリツプフロツ
プ、２７１Ａ，２７１Ｂ……リクエスト周期フリ
ツプフロツプ、２７３……優先度決定ゲート、２
７５Ａ，２７５Ｂ……リクエスト実行ゲート、２
７７Ａ，２７７Ｂ……ライン、２７９……垂直上
昇部、２８１……SVI（サービスライン）信号、
２８１Ａ，２８３Ａ，２８５Ａ……矢印、２８
３，２９５……垂直下降部、２８７……サービス
アウトフリツプフロツプ、２８９……サービスイ
ン同期フリツプフロツプ、２９１……組合せ論理
部、２９３，２９５……送信機、３０１……配電
システム、３０３……電源、３０５……マルチラ
イン母線、３０７……主ライン、３０９……代替
ライン、３１１……自動スイツチ、３１３……自
動スイツチ、３１５……入力コネクタ、３１７…
…AC−DC変換器、３１９，３２５，３２７，３
３１……ライン、３２１……出力ライン、３２３
……DC−DC変換器、３２９……電池および充電
器モジユール、３３３……ダイオード、３３５…
…電源警報回路、３３７……ライン、３３９……
平衡ダイオード、３４１，３４３……ダイオー
ド、３４５……手動スイツテ、３４７……トラン
ジスタ、３４８……コンデンサ、３５０，３５２
……抵抗、３５１，３５３……点、３５５……垂
直タツプ、４０１……マツプメモリー制御論理
部、４０３……メモリーモジユール、４０５……
データ径路部、４０７……マツプ部、４０９……
マツプ、４１１……PMA（プロセツサメモリー
アドレス）レジスタ、４１５……アドレスセレク
タ（ASEL）、４１７……論理ページアドレス母
線、４１９……ページオフセツト母線、４２１…
…出力母線、４２３……プロセツサメモリーデー
タ（PMD）レジスタ、４２５……チヤネルメモ
リーデータ（CMD）レジスタ、４２７……デー
タセレクタ（DSEL）、４２９……出力母線、４
３１……ネクストインストラクシヨン（NI）レ
ジスタ、４３３……メモリーデータ（MD）レジ
スタ、４３７，４３９……母線、４４１……マツ
プページ、４４３……マツプ出力ラツチ回路、４
４５……マツプメモリーデータ（MMD）レジス
タ、４４７……マツプデータセレクタ、４４９…
…マツプパリテイ発生器、４５１……マツプパリ
テイチエツカー、４５３……基準ビツト論理部、
４５５……ダーテイビツト論理部、４５７……制
御信号ライン、４５９……ユーザーデータ記憶
域、４６１……システムデータ記憶域、４６３…
…ユーザーコード記憶域、４６５……システムコ
ード記憶域、４６７……ユーザーデータマツプ
部、４６９……システムデータマツプ部、４７１
……ユーザーコードマツプ部、４３７……システ
ムコートマツプ部、４７５……タイミングおよび
制御論理部、４７７……半導体メモリーアレイ、
４７９……出力ラツチ回路、４８１……チエツク
ビツト発生器、４８３……チエツクビツト比較
器、４８５……シンドロームデコーダ、４８７…
…データビツト補数器、４８９，４９３……母
線、４９１……シンドローム母線、４９５，４９
７……ライン、４９９……制御母線、５０１……
母線、５０３……８ビツトパリテイツリー、５０
５……９ビツトパリテイツリー、５０７……デコ
ーダ部、５０９……６ビツトパリテイツリー、５
１０……奇数出力ライン、５１１……誤り識別論
理部、５１２……ORケート、５１３……排他的
論理和ゲート、５１４……偶数出力ライン、５１
５，５１９……ANDゲート、５１７……インバ
ータ。
ムを備えたマルチプロセツサシステムのブロツク
ダイヤグラムで、各々、母線コントローラ３７に
より制御される２本のプロセツサ間母線３５（Ｘ
母線およびＹ母線）により接続した若干個のプロ
セツサモジユール３３ならびに各々２個のプロセ
ツサモジユールの入出力（Ｉ／Ｏ）母線３９に接
続した若干個のデユアルポートデバイスコントロ
ーラ４１を示す図、第２図は各個別プロセツサモ
ジユールに対するＸ母線コントローラおよびＹ母
線コントローラの接続の詳細を示すブロツクダイ
ヤグラムで、各母線コントローラと個別プロセツ
サモジユールのプロセツサ間制御ユニツト５５間
の接続を示す図、第３図は第２図に示す母線コン
トローラ３７の論理を示す詳細図、第４図は第２
図に示すプロセツサモジユールのプロセツサ制御
ユニツト５５内に共用出力バツフア・制御回路６
７の論理を示す詳細図、第５図はプロセツサモジ
ユール用プロセツサ間制御ユニツト５５のインキ
ユーバツフア・制御回路６５の論理を示す詳細
図、第６図は母線コントローラ３７用論理回路８
１の状態図で、論理がどのようにして母線コント
ローラに入るプロトコルラインに応答し、母線コ
ントローラから出て行くプロトコルラインを生ず
るかを示す図、第７図は第４図に示す共用アウト
キユーバツフア・制御回路６７用の論理部７３お
よび７５を示す状態図、第８図は第５図示インキ
ユーバツフア・制御回路６５用の論理を示す状態
図、第９図は送信プロセツサモジユールと受信プ
ロセツサモジユール間の所定パツケージ伝送に対
するタイムシーケンスを示す図、第１０図は第４
図示アウトキユーバツフア・制御回路６７の母線
空き状態論理部７５およびプロセツサ充填状態論
理部７３の論理図、第１１図は第１０図示論理図
に関する論理式のリストを示す図、第１２図は、
第１図に示すマルチプロセツサシステムの入出力
（Ｉ／Ｏ）システムのブロツクダイヤグラム、第
１３図はプロセツサモジユールの入出力（Ｉ／
Ｏ）チヤネル１０９のブロツクダイヤグラムで、
Ｉ／Ｏチヤネルの主要構成素子およびこれらの構
成素子部分に関連するデータ径路を示す図、第１
４図は第１図に示すＩ／Ｏ母線３９内の個々のラ
インを示す詳細図、第１５図は、中央処理ユニツ
ト（CPU）１０５により開始され、プロセツサ
モジユール３３のＩ／Ｏチヤネル１０９を介して
Ｔ母線１５３上を第１図に示すデバイルコントロ
ーラ４１に転送されるシーケンスを有し、CPU
１０５内のマイクロプログラム１１５により生ず
る実行入出力（EIO）に対するＴ母線１５３の状
態変化を示すＩ／Ｏチヤネルプロトコル図、第１
６図は、デバイスコントローラ４１よりのリクエ
スト信号に応じてＩ／Ｏチヤネル、マイクロプロ
グラム１２１により開始される再後続およびデー
タ転送シーケンスに対するＴ母線１５３の状態変
化を示すＩ／Ｏチヤネルプロトコル図、第１７図
は、Ｔ母線１５３上にデバイスコントローラ４１
に伝送されるシーケンスを有し、CPUマイクロ
プログラム１１５により開始される高優先度問合
せＩ／Ｏ命令（HIIO命令）または問合さＩ／Ｏ
命令（IIO命令）に対するＴ母線１５３の状態変
化を示すＩ／Ｏチヤネルプロトコル図、第１８図
は第１５図ないし第１７図に略語で示したＴ母線
機能を示す表、第１９図は第１図に示すデバイス
コントローラ４１およびポート部４３の全体構造
を示すブロツクダイヤグラム、第２０図は第１９
図に示すポート部４３のブロツクダイヤグラム
で、主としてポート部４３内のデータ径路を示す
図、第２１図は第１９図に示すデバイスコントロ
ーラ４１のインターフエース共通論理部１８１の
データ径路の詳細を示すブロツクダイヤグラム、
第２２図は第１９図に示すデバイスコントローラ
４１の制御部内に配置した本発明に係るバツフア
装置１８９の構成素子部を示すブロツクダイヤグ
ラム、第２３図は第１９図および第２２図に示す
データバツフア１８９の作動を示すグラフ、第２
４図は、チヤネル１０９からのサービスアウト
（SVO）とポートデータレジスタ２１３へのデー
タのローテイングとの関係を示すタイミング図
で、データがレジスタにロードされる前にどのよ
うにしてパリテイチエツクが開始され、レジスタ
内にデータが完全にロードされた後まで継続され
るかを示す図、第２５図は第１９図および第２１
図に示す電源オン（PON）回路の詳細図、第２
６図はデバイスコントローラ４１のデータバツフ
ア１８９（第２２図）のバツフア制御論理部２４
３の論理図でバツフア制御論理部２４３がどのよ
うにしてデータ母線上のハンドシエークを制御
し、入出力ポインタを制御すかを示す図、第２７
図は第２０図示ポート制御論理部１９１により実
現される選択レジスタ１７３に対する論理式を示
すリスト、第２８図はＩ／Ｏチヤネル１０９とポ
ート部４３間の２ラインハンドシエークの作動を
示すタイミング図、第２９図は第２８図に示す一
般的ハンドシエークの場合に対す論理を示す論理
図で、第３図に示す入出力チヤネル１０９のＴ母
線マシン１４３の部分を示す図、第３０図は記電
システムのブロツクダイヤグラムで、複数個の個
別分離電源３０３からどのように配電し、各デユ
アルデバイスコントローラ４１に主電源および代
替電源の双方を与えるため、どのようにデバイス
コントローラとの関連づけを行つているかを示す
図、第３１図はデバイスコントローラ用の主電源
と代替電源間の切換えを行うためのスイツチグ配
置を示す詳細図で、主電源の障害時における自動
スイツチングと、オフ、自動および代替の３つの
異なるモードにおける手動スイツチングの双方を
可能とすることを示す図、第３２図は第３０図に
示す個別分離電源３０３の詳細を示すブロツクダ
イヤグラム、第３３図は、第３０図に示す固々の
分離電源から個々のデバイスコントローラに電力
を供給する垂直母線および水平母線の詳細を示す
ブロツクダイヤグラムで、この特定配置により特
定のデバイスコントローラに対する主電源および
代替電源としての任意の２電源の選択を容易なら
しめることを示す図、第３４図はメモリーのブロ
ツクダイヤグラムで、第１図に示すプロセツサモ
ジユール３３のメモリー１０７の詳細を示す図、
第３５図は第３４図に示すメモリー１０７のマツ
プ部４０７の詳細を示すブロツクダイヤグラム、
第３６図は４つの論理アドレス記憶域および前記
論理アドレス記憶域に対応する４つの個別マツプ
部に分割した論理メモリーの構成図ならびに前記
マツプ部の単一マツプエントリーのビツトおよび
欄（フイールド）の詳細図、第３７図は半導体メ
モリーモジユールにより形成した第３４図に示す
メモリーモジユール４０３の詳細を示すブロツク
ダイヤグラム、第３８図は第３７図示半導体メモ
リーモジユール４０３に使用するチエツクビツト
発生器の構成図ならびにチエツクビツトレジスタ
に使用する８ビツトパリテイツリーの２つに対す
る論理式のリストを示す図、第３９図は第３７図
に示す半導体メモリーモジユール４０３用のチエ
ツクビツト比較器の構成図ならびにシンドローム
ビツト零に対する９ビツトパリテイツリーに対す
る論理式のリストを示す図、第４０図は第３７図
に示す半導体メモリーモジユール４０３に使用す
るシンドロームデコーダの構成図ならびにシンド
ロームデコーダの論理部５１１の作動に対する論
理式のリストを示す図、第４１図は第３７図示半
導体メモリーモジユール４０３に使用するビルト
補数器の論理図、第４２図は継続的に実行しつづ
ける必要のあるアプリケーシヨンプログラムを実
行中の２つのプロセツサシステムの種々の状態、
すなわち、２つのプロセツサが連続的に異常をき
たして修理され、それにしたがつてアブリケーシ
ヨンプログラムが作動モードを変える状態を示す
図である。 ３１……マルチプロセツサシステム、３３……
プロセツサモジユール、３５……プロセツサ間母
線、３７……母線コントローラ、３９……入出力
母線、４１……デバイスコントローラ（周辺装置
制御ユニツト）４３……ポート部、４５……デイ
スク、４７……ターミナル、４９……磁気テープ
駆動装置、５１……カードリーダ、５３……ライ
ンプリンタ、５５……プロセツサ間制御ユニツ
ト、５７……母線データライン、５９……母線プ
ロトコルライン、６１……クロツクライン、６３
……選択（セレクト）ライン、６５……インキユ
ー部、６７……アウトキユー部、６９……アウト
キユーバツフア、７１……受信レジスタ、７３…
…プロセツサ充填状態論理部、７５……母線空き
状態論理部、７７……アウトキユーカウンタ、９
７……アウトキユーポインタ、１……母線制御状
態論理部、８３……送信（センダー）カウンタ、
８５……プロセツサ選択論理部、８７……受信レ
ジスタ、８９……パケツトカウンタ、９１……母
線クロツク発生器、９３……母線充填状態論理
部、９５……送信レジスタ、９７……インキユー
バツフア、９９……インキユーカウンタ、１０１
……プロセツサ空き状態論理部、１０３……論理
式、１０５……中央処理ユニツト（CPU）、１０
７……主メモリー、１０９……入出力チヤネル、
１１１……接続ライン、１１２……レジスタタツ
ク、１１３……マイクロプロセツサ、１１４……
論理径路、１１５……マイクロプログラム、１１
７……論理径路、１１９……マイクロプロセツ
サ、１２１マイクロプログラム、１２３……デー
タ径路論理部、１２５……チヤネルメモリーデー
タレジスタ、１２７……入出力データレジスタ、
１２９……チヤネルメモリーアドレスレジスタ、
１３１……キヤラクタカウントレジスタ、１３３
……アクテイブデバイスアドレスレジスタ、１３
５……優先度決定レジスタ、１３７……パリテイ
発生およびチエツク論理部、１３８……バツフ
ア、１３９，１３９Ａ，１３９Ｂ，１３９Ｃ……
論理径路、１３９Ａ−１，１３９Ａ−２，１３９
Ａ−３……分岐径路、１４０……入出力制御テー
ブル、１４１……入出力チヤネル制御論理部、１
４２……２ワードエントリー、１４３……Ｔ母線
マシン、１４５……RCI（再接続イン）ライン、
１４７……LIRQ（低優先度割込リクエスト）ラ
イン、１４９……HIRQ（高優先度割込リクエス
ト）ライン、１５０……母線受信テーブル、１５
１……RANK（ランク）ライン、１５３……Ｔ母
線機能ライン、１５５……SVO（サービスアウ
ト）ライン、１５７……SVI（サービスイン）ラ
イン、１５９……STI（ストツプイン）ライン、
１６１……データ母線ライン、１６３……パリテ
イライン、１６５……EOT（転送終了）ライ
ン、１６７……PADO（パツドアウト）ライン、
１６９……PADI（パツドイン）ライン、１７１
……IORST（Ｉ／Ｏリセツト）ライン、１７３
……選択ラツチ回路、ポート選択ビツト、１７５
……イネーブルラツチ回路、１７７……パリテイ
チエツクレジスタ、１７９……物理的接続ライ
ン、１８０……接続ライン、１８１……インター
フエース共通論理部、１８２，１８２Ａ……電源
オン回路、１８３……接続ライン、１８４……電
流源、１８５……オーナーシツプラツチ回路、１
８６……差動増幅器、１８７……デバイスコント
ローラの制御部分、１８８……ライン、１８９…
…バツフア、１９０……ライン、１９１……制御
およびデコード論理部、１９２……ツエナーダイ
オード、１９３……装置アドレス比較器、１９
４，１９６……トランジスタ、１９５……ステー
タスマルチブレクサ、１９７……インターフエー
ストランシーバ、１９８……受信機、１９８′…
…抵抗、１９９……マルチプレクサ、２００……
送信機、２００′……抵抗、２０１……入力母線
ライン、２０２……イネーブルライン、２０２′
……抵抗、２０３……DVAD（装置アドレス）ラ
イン、２０４，２０６……ライン、２０５……出
力母線ライン、２０７……テークオーナーシツプ
ライン、２０８，２１０，２１２……トランジス
タ、２０９……制御ライン、２１１……マルチプ
レクサ、２１３……データレジスタ、２１４……
主出力制御トランジスタ、２１５，２１５Ａ……
制御ライン、２１６，２１８，２２０，２２４，
２２６，２２８……出力段、２１７……出力母
線、２１９，２２１……ライン、２２０……マル
チプレクサ、２２３，２２５，２２７，２２９…
…点、２３０……ヒステリシス制御論理部、２３
１……入力バツフア、２３２，２３４……抵抗、
２３３……バツフアメモリー、２３５……出力バ
ツフア、２３６……ヒステリシストランジスタ、
２３７……入力ポインタ、２３９……出力ポイン
タ、２４１，２４５……マルチプレクサ、２４５
Ａ，２４５Ｂ……ゲート、２４７……ストレスカ
ウンタ、２４７Ａ……カウンタ部、２４７Ｂ……
デコーダ部、２４９，２５１，２５３，２５５，
２５７，２８９，２６１，２６３，２６５……ラ
イン、２６７Ａ，２６７Ｂ……リクエストフリツ
プフロツプ、２６９……クロツクフリツプフロツ
プ、２７１Ａ，２７１Ｂ……リクエスト周期フリ
ツプフロツプ、２７３……優先度決定ゲート、２
７５Ａ，２７５Ｂ……リクエスト実行ゲート、２
７７Ａ，２７７Ｂ……ライン、２７９……垂直上
昇部、２８１……SVI（サービスライン）信号、
２８１Ａ，２８３Ａ，２８５Ａ……矢印、２８
３，２９５……垂直下降部、２８７……サービス
アウトフリツプフロツプ、２８９……サービスイ
ン同期フリツプフロツプ、２９１……組合せ論理
部、２９３，２９５……送信機、３０１……配電
システム、３０３……電源、３０５……マルチラ
イン母線、３０７……主ライン、３０９……代替
ライン、３１１……自動スイツチ、３１３……自
動スイツチ、３１５……入力コネクタ、３１７…
…AC−DC変換器、３１９，３２５，３２７，３
３１……ライン、３２１……出力ライン、３２３
……DC−DC変換器、３２９……電池および充電
器モジユール、３３３……ダイオード、３３５…
…電源警報回路、３３７……ライン、３３９……
平衡ダイオード、３４１，３４３……ダイオー
ド、３４５……手動スイツテ、３４７……トラン
ジスタ、３４８……コンデンサ、３５０，３５２
……抵抗、３５１，３５３……点、３５５……垂
直タツプ、４０１……マツプメモリー制御論理
部、４０３……メモリーモジユール、４０５……
データ径路部、４０７……マツプ部、４０９……
マツプ、４１１……PMA（プロセツサメモリー
アドレス）レジスタ、４１５……アドレスセレク
タ（ASEL）、４１７……論理ページアドレス母
線、４１９……ページオフセツト母線、４２１…
…出力母線、４２３……プロセツサメモリーデー
タ（PMD）レジスタ、４２５……チヤネルメモ
リーデータ（CMD）レジスタ、４２７……デー
タセレクタ（DSEL）、４２９……出力母線、４
３１……ネクストインストラクシヨン（NI）レ
ジスタ、４３３……メモリーデータ（MD）レジ
スタ、４３７，４３９……母線、４４１……マツ
プページ、４４３……マツプ出力ラツチ回路、４
４５……マツプメモリーデータ（MMD）レジス
タ、４４７……マツプデータセレクタ、４４９…
…マツプパリテイ発生器、４５１……マツプパリ
テイチエツカー、４５３……基準ビツト論理部、
４５５……ダーテイビツト論理部、４５７……制
御信号ライン、４５９……ユーザーデータ記憶
域、４６１……システムデータ記憶域、４６３…
…ユーザーコード記憶域、４６５……システムコ
ード記憶域、４６７……ユーザーデータマツプ
部、４６９……システムデータマツプ部、４７１
……ユーザーコードマツプ部、４３７……システ
ムコートマツプ部、４７５……タイミングおよび
制御論理部、４７７……半導体メモリーアレイ、
４７９……出力ラツチ回路、４８１……チエツク
ビツト発生器、４８３……チエツクビツト比較
器、４８５……シンドロームデコーダ、４８７…
…データビツト補数器、４８９，４９３……母
線、４９１……シンドローム母線、４９５，４９
７……ライン、４９９……制御母線、５０１……
母線、５０３……８ビツトパリテイツリー、５０
５……９ビツトパリテイツリー、５０７……デコ
ーダ部、５０９……６ビツトパリテイツリー、５
１０……奇数出力ライン、５１１……誤り識別論
理部、５１２……ORケート、５１３……排他的
論理和ゲート、５１４……偶数出力ライン、５１
５，５１９……ANDゲート、５１７……インバ
ータ。
Claims (1)
- 【特許請求の範囲】 １ デバイスコントローラに設けられており、該
デバイスコントローラと入出力チヤネルとの間で
転送される可変長のバースト形式で受けたデータ
を記憶するバツフア装置において、 デバイスコントローラに接続された複数の周辺
装置と入出力チヤネルとの間で転送されたデータ
を受取りこれを記憶する、デバイスコントローラ
に設けられたバツフアメモリ手段と、 各デバイスコントローラに設けられており、前
記バツフアメモリ手段のデータ記憶容量のスレツ
シユホールドレベルとバツフアメモリ手段及び入
出力チヤネルの間でのデータ転送の方向とを表示
する充填信号を発生するようになつたバツフア制
御論理手段と、 充填のレベルがスレツシユホールドレベル以上
になると入出力チヤネルに再接続するリクエスト
を作り出すよう前記充填信号に応答する再接続リ
クエスト形成手段と、 前記バツフアメモリ手段に接続されて前記スレ
ツシユホールドレベルを変化させる測定手段と、 から成ることを特徴とするバツフア装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/721,043 US4228496A (en) | 1976-09-07 | 1976-09-07 | Multiprocessor system |
| US721043 | 1976-09-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60100258A JPS60100258A (ja) | 1985-06-04 |
| JPS6122336B2 true JPS6122336B2 (ja) | 1986-05-31 |
Family
ID=24896297
Family Applications (10)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52106390A Expired JPS5925257B2 (ja) | 1976-09-07 | 1977-09-06 | マルチブロセツサシステム |
| JP57057424A Granted JPS5850062A (ja) | 1976-09-07 | 1982-04-08 | マルチプロセツサシステム |
| JP59184755A Granted JPS60100253A (ja) | 1976-09-07 | 1984-09-05 | メモリ−システム |
| JP59184756A Granted JPS60100254A (ja) | 1976-09-07 | 1984-09-05 | マルチプロセツサシステム |
| JP59184757A Granted JPS60100255A (ja) | 1976-09-07 | 1984-09-05 | デ−タ通信方法 |
| JP59184760A Granted JPS60100258A (ja) | 1976-09-07 | 1984-09-05 | バツフア装置 |
| JP59184754A Granted JPS60100252A (ja) | 1976-09-07 | 1984-09-05 | マルチプロセツサ用配電システム |
| JP59184759A Granted JPS60100257A (ja) | 1976-09-07 | 1984-09-05 | 素子故障保証式マルチプロセツサ |
| JP59184758A Granted JPS60100256A (ja) | 1976-09-07 | 1984-09-05 | デ−タ通信方法と入出力システム |
| JP61135874A Pending JPS61286962A (ja) | 1976-09-07 | 1986-06-11 | 電源インタ−ロツクシステム |
Family Applications Before (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52106390A Expired JPS5925257B2 (ja) | 1976-09-07 | 1977-09-06 | マルチブロセツサシステム |
| JP57057424A Granted JPS5850062A (ja) | 1976-09-07 | 1982-04-08 | マルチプロセツサシステム |
| JP59184755A Granted JPS60100253A (ja) | 1976-09-07 | 1984-09-05 | メモリ−システム |
| JP59184756A Granted JPS60100254A (ja) | 1976-09-07 | 1984-09-05 | マルチプロセツサシステム |
| JP59184757A Granted JPS60100255A (ja) | 1976-09-07 | 1984-09-05 | デ−タ通信方法 |
Family Applications After (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59184754A Granted JPS60100252A (ja) | 1976-09-07 | 1984-09-05 | マルチプロセツサ用配電システム |
| JP59184759A Granted JPS60100257A (ja) | 1976-09-07 | 1984-09-05 | 素子故障保証式マルチプロセツサ |
| JP59184758A Granted JPS60100256A (ja) | 1976-09-07 | 1984-09-05 | デ−タ通信方法と入出力システム |
| JP61135874A Pending JPS61286962A (ja) | 1976-09-07 | 1986-06-11 | 電源インタ−ロツクシステム |
Country Status (9)
| Country | Link |
|---|---|
| US (10) | US4228496A (ja) |
| JP (10) | JPS5925257B2 (ja) |
| BE (1) | BE892627Q (ja) |
| CA (1) | CA1121481A (ja) |
| DE (1) | DE2740056A1 (ja) |
| FR (4) | FR2473197B1 (ja) |
| GB (5) | GB1588803A (ja) |
| HK (5) | HK62581A (ja) |
| MY (5) | MY8200209A (ja) |
Families Citing this family (848)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52123137A (en) * | 1976-04-09 | 1977-10-17 | Hitachi Ltd | Duplication memory control unit |
| JPS5619575A (en) * | 1979-07-25 | 1981-02-24 | Fujitsu Ltd | Data processing system having hierarchy memory |
| US4527237A (en) * | 1979-10-11 | 1985-07-02 | Nanodata Computer Corporation | Data processing system |
| US4516199A (en) * | 1979-10-11 | 1985-05-07 | Nanodata Computer Corporation | Data processing system |
| WO1981001066A1 (en) * | 1979-10-11 | 1981-04-16 | Nanodata Computer Corp | Data processing system |
| US4491916A (en) * | 1979-11-05 | 1985-01-01 | Litton Resources Systems, Inc. | Large volume, high speed data processor |
| US4318173A (en) * | 1980-02-05 | 1982-03-02 | The Bendix Corporation | Scheduler for a multiple computer system |
| US4333144A (en) * | 1980-02-05 | 1982-06-01 | The Bendix Corporation | Task communicator for multiple computer system |
| US4323966A (en) * | 1980-02-05 | 1982-04-06 | The Bendix Corporation | Operations controller for a fault-tolerant multiple computer system |
| US4527236A (en) * | 1980-04-04 | 1985-07-02 | Digital Equipment Corporation | Communications device for data processing system |
| US4383300A (en) * | 1980-04-04 | 1983-05-10 | The United States Of America As Represented By The Secretary Of The Navy | Multiple scanivalve control device |
| NL8002787A (nl) * | 1980-05-14 | 1981-12-16 | Philips Nv | Multiprocessor-rekenmachinesysteem voor het uitvoeren van een recursief algorithme. |
| US4374413A (en) * | 1980-06-26 | 1983-02-15 | Gte Automatic Electric Labs Inc. | Arbitration controller providing for access of a common resource by a plurality of central processing units |
| US4374414A (en) * | 1980-06-26 | 1983-02-15 | Gte Automatic Electric Labs Inc. | Arbitration controller providing for access of a common resource by a duplex plurality of central processing units |
| US4376975A (en) * | 1980-06-26 | 1983-03-15 | Gte Automatic Electric Labs Inc. | Arbitration controller providing for access of a common resource by a plurality of central processing units |
| US4363096A (en) * | 1980-06-26 | 1982-12-07 | Gte Automatic Electric Labs Inc. | Arbitration controller providing for access of a common resource by a duplex plurality of central processing units |
| US4412281A (en) * | 1980-07-11 | 1983-10-25 | Raytheon Company | Distributed signal processing system |
| US4468738A (en) * | 1980-07-16 | 1984-08-28 | Ford Aerospace & Communications Corporation | Bus access arbitration using unitary arithmetic resolution logic and unique logical addresses of competing processors |
| FR2490434B1 (fr) * | 1980-09-12 | 1988-03-18 | Quinquis Jean Paul | Dispositif de resolution des conflits d'acces et d'allocation d'une liaison de type bus interconnectant un ensemble de processeurs non hierarchises |
| CH651950A5 (de) * | 1980-10-20 | 1985-10-15 | Inventio Ag | Multiprozessoranordnung. |
| US4378594A (en) * | 1980-10-24 | 1983-03-29 | Ncr Corporation | High speed to low speed data buffering means |
| US4433374A (en) * | 1980-11-14 | 1984-02-21 | Sperry Corporation | Cache/disk subsystem with cache bypass |
| US4446514A (en) * | 1980-12-17 | 1984-05-01 | Texas Instruments Incorporated | Multiple register digital processor system with shared and independent input and output interface |
| US4520441A (en) * | 1980-12-15 | 1985-05-28 | Hitachi, Ltd. | Data processing system |
| FR2497373B1 (fr) * | 1980-12-30 | 1986-09-05 | Bull Sa | Systeme d'alimentation microprogrammable pour systeme de traitement de donnees comportant un panneau de service destine aux operations de maintenance et procedes d'exploitation de ce panneau de service |
| GB2214334B (en) * | 1988-01-05 | 1992-05-06 | Texas Instruments Ltd | Integrated circuit |
| USRE37496E1 (en) * | 1981-01-21 | 2002-01-01 | Hitachi, Ltd | Method of executing a job |
| JPS57121750A (en) * | 1981-01-21 | 1982-07-29 | Hitachi Ltd | Work processing method of information processing system |
| US4435762A (en) | 1981-03-06 | 1984-03-06 | International Business Machines Corporation | Buffered peripheral subsystems |
| JPS57153359A (en) * | 1981-03-18 | 1982-09-21 | Ibm | Data processing system with common memory |
| AU551032B2 (en) * | 1981-03-31 | 1986-04-17 | British Telecommunications Public Limited Company | Safety arrangement in computer control system |
| US4445171A (en) * | 1981-04-01 | 1984-04-24 | Teradata Corporation | Data processing systems and methods |
| US4814979A (en) * | 1981-04-01 | 1989-03-21 | Teradata Corporation | Network to transmit prioritized subtask pockets to dedicated processors |
| US4493021A (en) * | 1981-04-03 | 1985-01-08 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Multicomputer communication system |
| US4493024A (en) * | 1981-05-22 | 1985-01-08 | Data General Corporation | Digital data processing system |
| US4455602A (en) * | 1981-05-22 | 1984-06-19 | Data General Corporation | Digital data processing system having an I/O means using unique address providing and access priority control techniques |
| US4419728A (en) * | 1981-06-22 | 1983-12-06 | Bell Telephone Laboratories, Incorporated | Channel interface circuit providing virtual channel number translation and direct memory access |
| US4453213A (en) * | 1981-07-30 | 1984-06-05 | Harris Corporation | Error reporting scheme |
| US4590551A (en) * | 1981-08-24 | 1986-05-20 | Burroughs Corporation | Memory control circuit for subsystem controller |
| US4438494A (en) | 1981-08-25 | 1984-03-20 | Intel Corporation | Apparatus of fault-handling in a multiprocessing system |
| JPS5846428A (ja) * | 1981-09-11 | 1983-03-17 | Sharp Corp | 文章編集装置の停電保護用処理方式 |
| EP0088789B1 (en) * | 1981-09-18 | 1987-08-05 | CHRISTIAN ROVSING A/S af 1984 | Multiprocessor computer system |
| US4482950A (en) * | 1981-09-24 | 1984-11-13 | Dshkhunian Valery | Single-chip microcomputer |
| US4931922A (en) * | 1981-10-01 | 1990-06-05 | Stratus Computer, Inc. | Method and apparatus for monitoring peripheral device communications |
| DE3275595D1 (en) * | 1981-10-01 | 1987-04-09 | Stratus Computer Inc | Digital data processor with fault-tolerant bus protocol |
| US4453215A (en) * | 1981-10-01 | 1984-06-05 | Stratus Computer, Inc. | Central processing apparatus for fault-tolerant computing |
| US4597084A (en) * | 1981-10-01 | 1986-06-24 | Stratus Computer, Inc. | Computer memory apparatus |
| US4866604A (en) * | 1981-10-01 | 1989-09-12 | Stratus Computer, Inc. | Digital data processing apparatus with pipelined memory cycles |
| US4837675A (en) * | 1981-10-05 | 1989-06-06 | Digital Equipment Corporation | Secondary storage facility empolying serial communications between drive and controller |
| US4825406A (en) * | 1981-10-05 | 1989-04-25 | Digital Equipment Corporation | Secondary storage facility employing serial communications between drive and controller |
| AU560352B2 (en) * | 1981-10-05 | 1987-04-02 | Digital Equipment Corporation | Secondary storage facility employing serial communications between drive and controller |
| US4811278A (en) * | 1981-10-05 | 1989-03-07 | Bean Robert G | Secondary storage facility employing serial communications between drive and controller |
| US4811279A (en) * | 1981-10-05 | 1989-03-07 | Digital Equipment Corporation | Secondary storage facility employing serial communications between drive and controller |
| US4495567A (en) * | 1981-10-15 | 1985-01-22 | Codex Corporation | Multiprocessor/multimemory control system |
| JPS5868109A (ja) * | 1981-10-17 | 1983-04-22 | Toshiba Mach Co Ltd | 機能拡張性を有するプログラマブルシ−ケンスコントロ−ラ |
| US4594653A (en) * | 1981-10-22 | 1986-06-10 | Nippon Electric Co., Ltd. | Data processing machine suitable for high-speed processing |
| US4482951A (en) * | 1981-11-12 | 1984-11-13 | Hughes Aircraft Company | Direct memory access method for use with a multiplexed data bus |
| JPS5884308A (ja) * | 1981-11-16 | 1983-05-20 | Toshiba Mach Co Ltd | プログラマブルシーケンスコントローラの制御装置 |
| US4488256A (en) * | 1981-11-23 | 1984-12-11 | Motorola, Inc. | Memory management unit having means for detecting and preventing mapping conflicts |
| US4473878A (en) * | 1981-11-23 | 1984-09-25 | Motorola, Inc. | Memory management unit |
| US4477871A (en) * | 1981-11-23 | 1984-10-16 | Motorola, Inc. | Global operation coordination method and circuit |
| US4476526A (en) * | 1981-11-27 | 1984-10-09 | Storage Technology Corporation | Cache buffered memory subsystem |
| US4608689A (en) * | 1981-12-04 | 1986-08-26 | Canon Kabushiki Kaisha | Data processing and transfer apparatus |
| US4476527A (en) * | 1981-12-10 | 1984-10-09 | Data General Corporation | Synchronous data bus with automatically variable data rate |
| US4543627A (en) * | 1981-12-14 | 1985-09-24 | At&T Bell Laboratories | Internal communication arrangement for a multiprocessor system |
| US4480307A (en) * | 1982-01-04 | 1984-10-30 | Intel Corporation | Interface for use between a memory and components of a module switching apparatus |
| US4672609A (en) * | 1982-01-19 | 1987-06-09 | Tandem Computers Incorporated | Memory system with operation error detection |
| IL67664A (en) * | 1982-01-19 | 1987-01-30 | Tandem Computers Inc | Computer memory system with data,address and operation error detection |
| US4464658A (en) * | 1982-03-05 | 1984-08-07 | At&T Laboratories | Multipoint data communication system with collision detection |
| US4472712A (en) * | 1982-03-05 | 1984-09-18 | At&T Bell Laboratories | Multipoint data communication system with local arbitration |
| DE3215080A1 (de) * | 1982-04-22 | 1983-10-27 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur kopplung von digitalen verarbeitungseinheiten |
| DE3215177A1 (de) * | 1982-04-23 | 1983-10-27 | Hartmann & Braun Ag, 6000 Frankfurt | Ueberwachungssystem fuer eine oder mehrere, gleichartig aufgebaute prozessstationen |
| US4490785A (en) * | 1982-05-07 | 1984-12-25 | Digital Equipment Corporation | Dual path bus structure for computer interconnection |
| JPS58221453A (ja) * | 1982-06-17 | 1983-12-23 | Toshiba Corp | 多重系情報処理装置 |
| US4503534A (en) * | 1982-06-30 | 1985-03-05 | Intel Corporation | Apparatus for redundant operation of modules in a multiprocessing system |
| US4564899A (en) * | 1982-09-28 | 1986-01-14 | Elxsi | I/O Channel bus |
| EP0112912A4 (en) * | 1982-06-30 | 1987-04-28 | Elxsi | INPUT / OUTPUT CHANNEL BUS. |
| US4484272A (en) * | 1982-07-14 | 1984-11-20 | Burroughs Corporation | Digital computer for executing multiple instruction sets in a simultaneous-interleaved fashion |
| US4628158A (en) * | 1982-07-16 | 1986-12-09 | At&T Bell Laboratories | Stored program controller |
| FR2531550B1 (fr) * | 1982-08-06 | 1987-09-25 | Ozil Maurice | Dispositif de couplage universel pour la mise en communication d'ensembles de traitement d'informations et d'au moins une unite peripherique |
| JPS5935209A (ja) * | 1982-08-20 | 1984-02-25 | Koyo Denshi Kogyo Kk | シ−ケンスコントロ−ラ |
| US4539637A (en) * | 1982-08-26 | 1985-09-03 | At&T Bell Laboratories | Method and apparatus for handling interprocessor calls in a multiprocessor system |
| US4484308A (en) * | 1982-09-23 | 1984-11-20 | Motorola, Inc. | Serial data mode circuit for a memory |
| US4527157A (en) * | 1982-09-30 | 1985-07-02 | Gte Automatic Electric Inc. | Single fault tolerant CCIS data link arrangement |
| US4663706A (en) * | 1982-10-28 | 1987-05-05 | Tandem Computers Incorporated | Multiprocessor multisystem communications network |
| US4502114A (en) * | 1982-10-29 | 1985-02-26 | Gte Automatic Electric Incorporated | Circuit for reliable data transfer between two central processing units |
| US4590554A (en) * | 1982-11-23 | 1986-05-20 | Parallel Computers Systems, Inc. | Backup fault tolerant computer system |
| US4488228A (en) * | 1982-12-03 | 1984-12-11 | Motorola, Inc. | Virtual memory data processor |
| EP0109981B1 (de) * | 1982-12-07 | 1987-06-16 | Ibm Deutschland Gmbh | Ausfallgesicherte Datenverarbeitungsanlage |
| US4493035A (en) * | 1982-12-07 | 1985-01-08 | Motorola, Inc. | Data processor version validation |
| US4524415A (en) * | 1982-12-07 | 1985-06-18 | Motorola, Inc. | Virtual machine data processor |
| DE3382152D1 (de) * | 1982-12-09 | 1991-03-07 | Sequoia Systems Inc | Sicherstellungsspeichersystem. |
| US4819154A (en) * | 1982-12-09 | 1989-04-04 | Sequoia Systems, Inc. | Memory back up system with one cache memory and two physically separated main memories |
| JPS59133624A (ja) * | 1983-01-20 | 1984-08-01 | Sharp Corp | インタ−フエイス方式 |
| JPS59146345A (ja) * | 1983-02-10 | 1984-08-22 | Masahiro Sowa | コントロ−ルフロ−並列計算機方式 |
| US4703449A (en) * | 1983-02-28 | 1987-10-27 | Data Translation Inc. | Interrupt driven multi-buffer DMA circuit for enabling continuous sequential data transfers |
| US4599689A (en) * | 1983-02-28 | 1986-07-08 | Data Translations, Inc. | Continuous data transfer system |
| US4872106A (en) * | 1983-04-06 | 1989-10-03 | New Forney Corp. | Industrial process control system with back-up data processors to take over from failed primary data processors |
| US4604689A (en) * | 1983-04-15 | 1986-08-05 | Convergent Technologies, Inc. | Bus repeater |
| US4571671A (en) * | 1983-05-13 | 1986-02-18 | International Business Machines Corporation | Data processor having multiple-buffer adapter between a system channel and an input/output bus |
| US4733366A (en) * | 1983-05-16 | 1988-03-22 | Data General Corporation | Apparatus for providing an interrupt signal in response to a permanent or transient power failure |
| US4593350A (en) * | 1983-05-25 | 1986-06-03 | Rca Corporation | Distributed processor with periodic data transfer from each memory to like addresses of all other memories |
| US5224124A (en) * | 1983-06-16 | 1993-06-29 | Hitachi, Ltd. | Data transmission system |
| US4577272A (en) * | 1983-06-27 | 1986-03-18 | E-Systems, Inc. | Fault tolerant and load sharing processing system |
| US4587609A (en) * | 1983-07-01 | 1986-05-06 | Honeywell Information Systems Inc. | Lockout operation among asynchronous accessers of a shared computer system resource |
| US4549274A (en) * | 1983-07-11 | 1985-10-22 | Honeywell Inc. | Distributed electric power demand control |
| US4591975A (en) * | 1983-07-18 | 1986-05-27 | Data General Corporation | Data processing system having dual processors |
| US4868741A (en) * | 1983-07-22 | 1989-09-19 | Texas Instruments Incorporated | Computer bus deadlock prevention |
| US4858111A (en) * | 1983-07-29 | 1989-08-15 | Hewlett-Packard Company | Write-back cache system using concurrent address transfers to setup requested address in main memory before dirty miss signal from cache |
| JPS6054052A (ja) * | 1983-09-02 | 1985-03-28 | Nec Corp | 処理継続方式 |
| US4493000A (en) * | 1983-09-30 | 1985-01-08 | Magnetic Peripherals Incorporated | Power on/off protect circuit |
| US4649384A (en) * | 1983-10-07 | 1987-03-10 | Dialogic Systems Corp. | Method and apparatus for fault tolerant serial communication of digital information |
| US4875154A (en) * | 1983-10-13 | 1989-10-17 | Mitchell Maurice E | Microcomputer with disconnected, open, independent, bimemory architecture, allowing large interacting, interconnected multi-microcomputer parallel systems accomodating multiple levels of programmer defined heirarchy |
| US4860244A (en) * | 1983-11-07 | 1989-08-22 | Digital Equipment Corporation | Buffer system for input/output portion of digital data processing system |
| US4583222A (en) * | 1983-11-07 | 1986-04-15 | Digital Equipment Corporation | Method and apparatus for self-testing of floating point accelerator processors |
| US4639891A (en) * | 1983-11-14 | 1987-01-27 | Digital Equipment Corporation | Signals path control circuitry for a data terminal |
| US4608688A (en) * | 1983-12-27 | 1986-08-26 | At&T Bell Laboratories | Processing system tolerant of loss of access to secondary storage |
| US4881164A (en) * | 1983-12-30 | 1989-11-14 | International Business Machines Corporation | Multi-microprocessor for controlling shared memory |
| NL8400186A (nl) * | 1984-01-20 | 1985-08-16 | Philips Nv | Processorsysteem bevattende een aantal stations verbonden door een kommunikatienetwerk, alsmede station voor gebruik in zo een processorsysteem. |
| GB2156554B (en) * | 1984-03-10 | 1987-07-29 | Rediffusion Simulation Ltd | Processing system with shared data |
| US5255369A (en) * | 1984-03-10 | 1993-10-19 | Encore Computer U.S., Inc. | Multiprocessor system with reflective memory data transfer device |
| US5581732A (en) * | 1984-03-10 | 1996-12-03 | Encore Computer, U.S., Inc. | Multiprocessor system with reflective memory data transfer device |
| US4821174A (en) * | 1984-03-20 | 1989-04-11 | Westinghouse Electric Corp. | Signal processing system including a bus control module |
| US4633394A (en) * | 1984-04-24 | 1986-12-30 | International Business Machines Corp. | Distributed arbitration for multiple processors |
| US4905145A (en) * | 1984-05-17 | 1990-02-27 | Texas Instruments Incorporated | Multiprocessor |
| US4704599A (en) * | 1984-06-20 | 1987-11-03 | Kimmel Arthur T | Auxiliary power connector and communication channel control circuit |
| DE3424587A1 (de) * | 1984-07-04 | 1986-01-09 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Schaltungsanordnung zur steuerung der bidirektionalen datenuebertragung zwischen einer rechnereinheit und ueber ein-/ausgabeeinheiten angeschlossenen uebertragungsleitungen |
| US4669056A (en) * | 1984-07-31 | 1987-05-26 | International Business Machines Corporation | Data processing system with a plurality of processors accessing a common bus to interleaved storage |
| US4688168A (en) * | 1984-08-23 | 1987-08-18 | Picker International Inc. | High speed data transfer method and apparatus |
| JPS6194433A (ja) * | 1984-10-15 | 1986-05-13 | Mitsubishi Electric Corp | シリアルバスの制御方式 |
| US4754394A (en) * | 1984-10-24 | 1988-06-28 | International Business Machines Corporation | Multiprocessing system having dynamically allocated local/global storage and including interleaving transformation circuit for transforming real addresses to corresponding absolute address of the storage |
| US4870704A (en) * | 1984-10-31 | 1989-09-26 | Flexible Computer Corporation | Multicomputer digital processing system |
| US4697232A (en) * | 1984-11-30 | 1987-09-29 | Storage Technology Corporation | I/O device reconnection in a multiple-CPU, dynamic path allocation environment |
| US4692894A (en) * | 1984-12-18 | 1987-09-08 | Advanced Micro Devices, Inc. | Overflow/Underflow detection for elastic buffer |
| DE3508048A1 (de) * | 1985-03-07 | 1986-09-11 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Schnittstelleneinrichtung |
| US4967344A (en) * | 1985-03-26 | 1990-10-30 | Codex Corporation | Interconnection network for multiple processors |
| US4752928A (en) * | 1985-05-06 | 1988-06-21 | Tektronix, Inc. | Transaction analyzer |
| AU568977B2 (en) | 1985-05-10 | 1988-01-14 | Tandem Computers Inc. | Dual processor error detection system |
| US5101478A (en) * | 1985-06-28 | 1992-03-31 | Wang Laboratories, Inc. | I/O structure for information processing system |
| JPS623366A (ja) * | 1985-06-28 | 1987-01-09 | Toshiba Corp | マルチプロセツサシステム |
| US5157595A (en) * | 1985-07-19 | 1992-10-20 | El Paso Technologies, Company | Distributed logic control system and method |
| JPH0752876B2 (ja) * | 1985-07-20 | 1995-06-05 | ソニー株式会社 | 内部バス式デイジタル装置 |
| JPH067380B2 (ja) * | 1985-08-30 | 1994-01-26 | 株式会社日立製作所 | マルチプロセッサシステム |
| US4787028A (en) * | 1985-09-03 | 1988-11-22 | Ncr Corporation | Multicommunication protocol controller |
| US4700330A (en) * | 1985-10-30 | 1987-10-13 | Digital Equipment Corporation | Memory for a digital data processing system including circuit for controlling refresh operations during power-up and power-down conditions |
| US4783732A (en) * | 1985-12-12 | 1988-11-08 | Itt Corporation | Two-wire/three-port RAM for cellular array processor |
| US4736339A (en) * | 1985-12-16 | 1988-04-05 | Gte Communication Systems Corporation | Circuit for simplex I/O terminal control by duplex processors |
| US4979108A (en) * | 1985-12-20 | 1990-12-18 | Ag Communication Systems Corporation | Task synchronization arrangement and method for remote duplex processors |
| JPS62210436A (ja) * | 1986-03-11 | 1987-09-16 | Minolta Camera Co Ltd | カメラのデ−タ伝送装置 |
| US4746920A (en) * | 1986-03-28 | 1988-05-24 | Tandem Computers Incorporated | Method and apparatus for clock management |
| US5151999A (en) * | 1986-03-31 | 1992-09-29 | Wang Laboratories, Inc. | Serial communications controller for transfer of successive data frames with storage of supplemental data and word counts |
| GB2189168B (en) | 1986-04-21 | 1989-11-29 | Aligena Ag | Composite membranes useful in the separation of low molecular weight organic compounds from aqueous solutions containing inorganic salts |
| US4899136A (en) * | 1986-04-28 | 1990-02-06 | Xerox Corporation | Data processor having a user interface display with metaphoric objects |
| US4937036A (en) * | 1986-04-28 | 1990-06-26 | Xerox Corporation | Concurrent display of data from two different display processors and user interface therefore |
| US5113517A (en) * | 1986-04-28 | 1992-05-12 | Xerox Corporation | Concurrent display of data from two different processors each having different display font and user interface for controlling transfer of converted font data therebetween |
| US5088033A (en) * | 1986-04-28 | 1992-02-11 | Xerox Corporation | Data processing system emulation in a window with a coprocessor and I/O emulation |
| US5153577A (en) * | 1986-04-28 | 1992-10-06 | Xerox Corporation | Mapping character color attributes into grey pixel patterns |
| US4939507A (en) * | 1986-04-28 | 1990-07-03 | Xerox Corporation | Virtual and emulated objects for use in the user interface of a display screen of a display processor |
| US4920481A (en) * | 1986-04-28 | 1990-04-24 | Xerox Corporation | Emulation with display update trapping |
| US4860193A (en) * | 1986-05-22 | 1989-08-22 | International Business Machines Corporation | System for efficiently transferring data between a high speed channel and a low speed I/O device |
| US5301322A (en) * | 1986-05-23 | 1994-04-05 | Hitachi, Ltd. | System for converting job/process identifiers into processor/process identifiers in transferring data between processes in a multiprocessor system |
| US4835674A (en) * | 1986-07-28 | 1989-05-30 | Bull Hn Information Systems Inc. | Computer network system for multiple processing elements |
| US4819159A (en) * | 1986-08-29 | 1989-04-04 | Tolerant Systems, Inc. | Distributed multiprocess transaction processing system and method |
| US4951193A (en) * | 1986-09-05 | 1990-08-21 | Hitachi, Ltd. | Parallel computer with distributed shared memories and distributed task activating circuits |
| US4791641A (en) * | 1986-09-15 | 1988-12-13 | Thinking Machines Corporation | Parallel processor error checking |
| EP0606102A1 (en) * | 1986-09-19 | 1994-07-13 | International Business Machines Corporation | An input output interface controller connecting a synchronous bus to an asynchronous bus and methods for performing operations on the buses |
| GB2196762B (en) * | 1986-10-27 | 1990-12-19 | Burr Brown Ltd | Interleaved access to global memory by high priority source |
| US4933836A (en) * | 1986-10-29 | 1990-06-12 | United Technologies Corporation | n-Dimensional modular multiprocessor lattice architecture |
| US4912461A (en) * | 1986-11-05 | 1990-03-27 | Cellular Control Systems Corporation | Apparatus and network for transferring packets of electronic signals and associated method |
| US4816990A (en) * | 1986-11-05 | 1989-03-28 | Stratus Computer, Inc. | Method and apparatus for fault-tolerant computer system having expandable processor section |
| US5146575A (en) * | 1986-11-05 | 1992-09-08 | International Business Machines Corp. | Implementing privilege on microprocessor systems for use in software asset protection |
| US4914653A (en) * | 1986-12-22 | 1990-04-03 | American Telephone And Telegraph Company | Inter-processor communication protocol |
| JPH0440549Y2 (ja) * | 1986-12-26 | 1992-09-22 | ||
| JP2549642B2 (ja) * | 1986-12-26 | 1996-10-30 | 株式会社東芝 | 画像処理装置 |
| US5020024A (en) * | 1987-01-16 | 1991-05-28 | Stratus Computer, Inc. | Method and apparatus for detecting selected absence of digital logic synchronism |
| JP2530829B2 (ja) * | 1987-01-16 | 1996-09-04 | 株式会社日立製作所 | 直接メモリアクセス制御装置とマルチマイクロコンピュ―タシステム内におけるデ―タ転送方法 |
| AU598101B2 (en) * | 1987-02-27 | 1990-06-14 | Honeywell Bull Inc. | Shared memory controller arrangement |
| US5293597A (en) * | 1987-03-09 | 1994-03-08 | At&T Bell Laboratories | Concurrent context memory management unit |
| US4989134A (en) * | 1987-03-20 | 1991-01-29 | Hewlett-Packard Company | Method and apparatus for enhancing data storage efficiency |
| US5241627A (en) * | 1987-04-09 | 1993-08-31 | Tandem Computers Incorporated | Automatic processor module determination for multiprocessor systems for determining a value indicating the number of processors |
| US4855899A (en) * | 1987-04-13 | 1989-08-08 | Prime Computer, Inc. | Multiple I/O bus virtual broadcast of programmed I/O instructions |
| US5276807A (en) * | 1987-04-13 | 1994-01-04 | Emulex Corporation | Bus interface synchronization circuitry for reducing time between successive data transmission in a system using an asynchronous handshaking |
| US4821170A (en) * | 1987-04-17 | 1989-04-11 | Tandem Computers Incorporated | Input/output system for multiprocessors |
| US5307506A (en) * | 1987-04-20 | 1994-04-26 | Digital Equipment Corporation | High bandwidth multiple computer bus apparatus |
| US4920477A (en) * | 1987-04-20 | 1990-04-24 | Multiflow Computer, Inc. | Virtual address table look aside buffer miss recovery method and apparatus |
| US4933846A (en) * | 1987-04-24 | 1990-06-12 | Network Systems Corporation | Network communications adapter with dual interleaved memory banks servicing multiple processors |
| US4805228A (en) * | 1987-05-04 | 1989-02-14 | The Johns Hopkins University | Cellular logic processor |
| US5155857A (en) * | 1987-05-29 | 1992-10-13 | Hitachi, Ltd. | Communication processing system in which communication by terminals is controlled according to a terminal management table |
| US5257367A (en) * | 1987-06-02 | 1993-10-26 | Cab-Tek, Inc. | Data storage system with asynchronous host operating system communication link |
| AU605598B2 (en) * | 1987-06-02 | 1991-01-17 | Storage Computer Corporation | Fault-tolerant, error-correcting storage system |
| CA1296103C (en) * | 1987-06-02 | 1992-02-18 | Theodore Jay Goodlander | High-speed, high capacity, fault-tolerant, error-correcting storage system |
| US4942579A (en) * | 1987-06-02 | 1990-07-17 | Cab-Tek, Inc. | High-speed, high-capacity, fault-tolerant error-correcting storage system |
| US5201040A (en) * | 1987-06-22 | 1993-04-06 | Hitachi, Ltd. | Multiprocessor system having subsystems which are loosely coupled through a random access storage and which each include a tightly coupled multiprocessor |
| US5317717A (en) * | 1987-07-01 | 1994-05-31 | Digital Equipment Corp. | Apparatus and method for main memory unit protection using access and fault logic signals |
| US5278840A (en) * | 1987-07-01 | 1994-01-11 | Digital Equipment Corporation | Apparatus and method for data induced condition signalling |
| US5063497A (en) * | 1987-07-01 | 1991-11-05 | Digital Equipment Corporation | Apparatus and method for recovering from missing page faults in vector data processing operations |
| US5047923A (en) * | 1987-08-21 | 1991-09-10 | Siemens Aktiengesellschaft | Modularly structured digital communication system for interconnecting terminal equipment and public networks |
| US4958273A (en) * | 1987-08-26 | 1990-09-18 | International Business Machines Corporation | Multiprocessor system architecture with high availability |
| US4999771A (en) * | 1987-08-31 | 1991-03-12 | Control Data Corporation | Communications network |
| US4912680A (en) * | 1987-09-03 | 1990-03-27 | Minolta Camera Kabushiki Kaisha | Image memory having plural input registers and output registers to provide random and serial accesses |
| EP0306244B1 (en) * | 1987-09-04 | 1995-06-21 | Digital Equipment Corporation | Fault tolerant computer system with fault isolation |
| US5185877A (en) * | 1987-09-04 | 1993-02-09 | Digital Equipment Corporation | Protocol for transfer of DMA data |
| CA1320276C (en) * | 1987-09-04 | 1993-07-13 | William F. Bruckert | Dual rail processors with error checking on i/o reads |
| US4916704A (en) * | 1987-09-04 | 1990-04-10 | Digital Equipment Corporation | Interface of non-fault tolerant components to fault tolerant system |
| US4907228A (en) * | 1987-09-04 | 1990-03-06 | Digital Equipment Corporation | Dual-rail processor with error checking at single rail interfaces |
| JPS6479841A (en) * | 1987-09-22 | 1989-03-24 | Aisin Seiki | Abnormality monitoring device for microcomputer |
| CA1297593C (en) * | 1987-10-08 | 1992-03-17 | Stephen C. Leuty | Fault tolerant ancillary messaging and recovery system and method within adigital switch |
| AU616213B2 (en) * | 1987-11-09 | 1991-10-24 | Tandem Computers Incorporated | Method and apparatus for synchronizing a plurality of processors |
| JP2587434B2 (ja) * | 1987-11-13 | 1997-03-05 | 株式会社日立製作所 | データの入出力処理方法 |
| US5084816A (en) * | 1987-11-25 | 1992-01-28 | Bell Communications Research, Inc. | Real time fault tolerant transaction processing system |
| EP0323013B1 (en) * | 1987-11-30 | 1995-08-30 | International Business Machines Corporation | Method of operating a multiprocessor system employing a shared virtual memory |
| WO1989007296A1 (en) * | 1988-01-27 | 1989-08-10 | Storage Technology Corporation | An early start mode method and apparatus |
| US5247692A (en) * | 1988-02-08 | 1993-09-21 | Nec Corporation | Multiple file system having a plurality of file units holding the same files in which loss of data is prevented in a failure of a file unit |
| US5159686A (en) * | 1988-02-29 | 1992-10-27 | Convex Computer Corporation | Multi-processor computer system having process-independent communication register addressing |
| US5050070A (en) * | 1988-02-29 | 1991-09-17 | Convex Computer Corporation | Multi-processor computer system having self-allocating processors |
| US5113508A (en) * | 1988-03-08 | 1992-05-12 | International Business Machines Corporation | Data cache initialization |
| US4982325A (en) * | 1988-03-18 | 1991-01-01 | At&T Bell Laboratories | Applications processor module for interfacing to a database system |
| JPH01256843A (ja) * | 1988-03-25 | 1989-10-13 | Ncr Corp | リンク・コントロール・システム |
| US4979100A (en) * | 1988-04-01 | 1990-12-18 | Sprint International Communications Corp. | Communication processor for a packet-switched network |
| JPH0769882B2 (ja) * | 1988-05-11 | 1995-07-31 | 富士通株式会社 | クロスコール機能を有する入出力制御システム及びそのシステムにおける動的構成変更方法 |
| US5003464A (en) * | 1988-05-23 | 1991-03-26 | Bell Communications Research, Inc. | Methods and apparatus for efficient resource allocation |
| US5179683A (en) * | 1988-06-14 | 1993-01-12 | Hitachi, Ltd. | Retrieval apparatus including a plurality of retrieval units |
| US5287483A (en) * | 1988-07-06 | 1994-02-15 | Kabushiki Kaisha Toshiba | Prefetched operand storing system for an information processor |
| US4891785A (en) * | 1988-07-08 | 1990-01-02 | Donohoo Theodore J | Method for transferring data files between computers in a network response to generalized application program instructions |
| JPH0237422A (ja) * | 1988-07-28 | 1990-02-07 | Oki Electric Ind Co Ltd | 数値管理方式 |
| US5337411A (en) * | 1988-10-20 | 1994-08-09 | Westinghouse Electric Corporation | Multi-processor computer system bus architecture |
| EP0366583B1 (en) * | 1988-10-24 | 1995-08-30 | International Business Machines Corporation | Method of exchanging data between programs in a data processing system |
| JPH0797328B2 (ja) * | 1988-10-25 | 1995-10-18 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | フオールト・トレラント同期システム |
| US5155858A (en) * | 1988-10-27 | 1992-10-13 | At&T Bell Laboratories | Twin-threshold load-sharing system with each processor in a multiprocessor ring adjusting its own assigned task list based on workload threshold |
| JPH0833799B2 (ja) * | 1988-10-31 | 1996-03-29 | 富士通株式会社 | データ入出力制御方式 |
| US4994963A (en) * | 1988-11-01 | 1991-02-19 | Icon Systems International, Inc. | System and method for sharing resources of a host computer among a plurality of remote computers |
| JPH02130647A (ja) * | 1988-11-11 | 1990-05-18 | Toshiba Corp | 索引木構造の更新方式 |
| AU625293B2 (en) * | 1988-12-09 | 1992-07-09 | Tandem Computers Incorporated | Synchronization of fault-tolerant computer system having multiple processors |
| US4997288A (en) * | 1988-12-09 | 1991-03-05 | The Exchange System Limited Partnership | Power supply arrangement for fault-tolerant operation in a microcomputer-based encryption system |
| US5128996A (en) * | 1988-12-09 | 1992-07-07 | The Exchange System Limited Partnership | Multichannel data encryption device |
| US5123047A (en) * | 1988-12-09 | 1992-06-16 | The Exchange System Limited Partnership | Method of updating encryption device monitor code in a multichannel data encryption system |
| US4965717A (en) * | 1988-12-09 | 1990-10-23 | Tandem Computers Incorporated | Multiple processor system having shared memory with private-write capability |
| US5249298A (en) * | 1988-12-09 | 1993-09-28 | Dallas Semiconductor Corporation | Battery-initiated touch-sensitive power-up |
| US4984240A (en) * | 1988-12-22 | 1991-01-08 | Codex Corporation | Distributed switching architecture for communication module redundancy |
| GB2226666B (en) * | 1988-12-30 | 1993-07-07 | Intel Corp | Request/response protocol |
| US5097410A (en) * | 1988-12-30 | 1992-03-17 | International Business Machines Corporation | Multimode data system for transferring control and data information in an i/o subsystem |
| US5303351A (en) * | 1988-12-30 | 1994-04-12 | International Business Machines Corporation | Error recovery in a multiple 170 channel computer system |
| US5237676A (en) * | 1989-01-13 | 1993-08-17 | International Business Machines Corp. | High speed data transfer system which adjusts data transfer speed in response to indicated transfer speed capability of connected device |
| EP0378398B1 (en) * | 1989-01-13 | 1996-07-24 | International Business Machines Corporation | Data processing system with means for detecting status of data processing device receiving commands |
| ATE140549T1 (de) * | 1989-01-17 | 1996-08-15 | Landmark Graphics Corp | Verfahren zur übertragung von daten zwischen gleichzeitig ablaufenden rechnerprogrammen |
| US5089958A (en) * | 1989-01-23 | 1992-02-18 | Vortex Systems, Inc. | Fault tolerant computer backup system |
| US5148433A (en) * | 1989-03-13 | 1992-09-15 | Square D Company | Transfer network interface |
| IT1228728B (it) * | 1989-03-15 | 1991-07-03 | Bull Hn Information Syst | Sistema multiprocessore con replicazione di dati globali e due livelli di unita' di traduzione indirizzi. |
| US5276818A (en) * | 1989-04-24 | 1994-01-04 | Hitachi, Ltd. | Bus system for information processing system and method of controlling the same |
| US5325517A (en) * | 1989-05-17 | 1994-06-28 | International Business Machines Corporation | Fault tolerant data processing system |
| US5144692A (en) * | 1989-05-17 | 1992-09-01 | International Business Machines Corporation | System for controlling access by first system to portion of main memory dedicated exclusively to second system to facilitate input/output processing via first system |
| US5369767A (en) * | 1989-05-17 | 1994-11-29 | International Business Machines Corp. | Servicing interrupt requests in a data processing system without using the services of an operating system |
| US5369749A (en) * | 1989-05-17 | 1994-11-29 | Ibm Corporation | Method and apparatus for the direct transfer of information between application programs running on distinct processors without utilizing the services of one or both operating systems |
| US5155809A (en) * | 1989-05-17 | 1992-10-13 | International Business Machines Corp. | Uncoupling a central processing unit from its associated hardware for interaction with data handling apparatus alien to the operating system controlling said unit and hardware |
| US5113522A (en) * | 1989-05-17 | 1992-05-12 | International Business Machines Corporation | Data processing system with system resource management for itself and for an associated alien processor |
| US5283868A (en) * | 1989-05-17 | 1994-02-01 | International Business Machines Corp. | Providing additional system characteristics to a data processing system through operations of an application program, transparently to the operating system |
| RU1777148C (ru) * | 1989-05-30 | 1992-11-23 | Институт Точной Механики И Вычислительной Техники Им.С.А.Лебедева | Вычислительна система |
| US5353243A (en) * | 1989-05-31 | 1994-10-04 | Synopsys Inc. | Hardware modeling system and method of use |
| JPH0314161A (ja) * | 1989-06-13 | 1991-01-22 | Toshiba Corp | プロセッサ監視処理方式 |
| US5146574A (en) * | 1989-06-27 | 1992-09-08 | Sf2 Corporation | Method and circuit for programmable selecting a variable sequence of element using write-back |
| US5202980A (en) * | 1989-06-30 | 1993-04-13 | Nec Corporation | Information processing system capable of readily taking over processing of a faulty processor |
| US5036455A (en) * | 1989-07-25 | 1991-07-30 | Tandem Computers Incorporated | Multiple power supply sensor for protecting shared processor buses |
| US5048022A (en) * | 1989-08-01 | 1991-09-10 | Digital Equipment Corporation | Memory device with transfer of ECC signals on time division multiplexed bidirectional lines |
| US5153881A (en) * | 1989-08-01 | 1992-10-06 | Digital Equipment Corporation | Method of handling errors in software |
| ATE139632T1 (de) * | 1989-08-01 | 1996-07-15 | Digital Equipment Corp | Verfahren zur softwarefehlerbehandlung |
| US5065312A (en) * | 1989-08-01 | 1991-11-12 | Digital Equipment Corporation | Method of converting unique data to system data |
| US5068851A (en) * | 1989-08-01 | 1991-11-26 | Digital Equipment Corporation | Apparatus and method for documenting faults in computing modules |
| US5251227A (en) * | 1989-08-01 | 1993-10-05 | Digital Equipment Corporation | Targeted resets in a data processor including a trace memory to store transactions |
| US5068780A (en) * | 1989-08-01 | 1991-11-26 | Digital Equipment Corporation | Method and apparatus for controlling initiation of bootstrap loading of an operating system in a computer system having first and second discrete computing zones |
| US5163138A (en) * | 1989-08-01 | 1992-11-10 | Digital Equipment Corporation | Protocol for read write transfers via switching logic by transmitting and retransmitting an address |
| US5347637A (en) * | 1989-08-08 | 1994-09-13 | Cray Research, Inc. | Modular input/output system for supercomputers |
| US5159551A (en) * | 1989-08-09 | 1992-10-27 | Picker International, Inc. | Prism architecture for ct scanner image reconstruction |
| US5133078A (en) * | 1989-08-11 | 1992-07-21 | International Business Machines Corporation | Serial frame processing system in which validation and transfer of a frame's data from input buffer to output buffer proceed concurrently |
| US5179662A (en) * | 1989-08-31 | 1993-01-12 | International Business Machines Corporation | Optimized i/o buffers having the ability to increase or decrease in size to meet system requirements |
| US5204951A (en) * | 1989-10-02 | 1993-04-20 | International Business Machines Corporation | Apparatus and method for improving the communication efficiency between a host processor and peripheral devices connected by an scsi bus |
| US5212789A (en) * | 1989-10-12 | 1993-05-18 | Bell Communications Research, Inc. | Method and apparatus for updating application databases used in a distributed transaction processing environment |
| AU6642290A (en) * | 1989-10-17 | 1991-05-31 | Maurice E. Mitchell | A microcomputer with disconnected, open, independent, bimemory architecture |
| US5201055A (en) * | 1989-11-03 | 1993-04-06 | Compaq Computer Corporation | Multiprocessing system includes interprocessor encoding and decoding logic used for communication between two cards through reduced addressing lines |
| DE58908975D1 (de) * | 1989-11-21 | 1995-03-16 | Itt Ind Gmbh Deutsche | Zweiwege-Datenübergabe-Einrichtung. |
| US5729708A (en) * | 1989-12-04 | 1998-03-17 | Canon Kabushiki Kaisha | Portable data buffer apparatus with manually controlled reception/transmission |
| US5278974A (en) * | 1989-12-04 | 1994-01-11 | Digital Equipment Corporation | Method and apparatus for the dynamic adjustment of data transfer timing to equalize the bandwidths of two buses in a computer system having different bandwidths |
| US5687396A (en) * | 1989-12-04 | 1997-11-11 | Canon Kabushiki Kaisha | Data buffer apparatus with interrupted transmission/reception |
| KR940002905B1 (en) * | 1989-12-15 | 1994-04-07 | Ibm | Apparatus for conditioning priority arbitration in buffered direct memory addressing |
| AU7142091A (en) * | 1989-12-19 | 1991-07-18 | E-Systems Incorporated | Method and apparatus for dispersed end-entity flow control in computer networks |
| DE69032508T2 (de) | 1989-12-22 | 1999-03-25 | Tandem Computers Inc | Fehlertolerantes Rechnersystem mit Online-Wiedereinfügung und Abschaltung/Start |
| US5295258A (en) * | 1989-12-22 | 1994-03-15 | Tandem Computers Incorporated | Fault-tolerant computer system with online recovery and reintegration of redundant components |
| FR2656441B1 (fr) * | 1989-12-22 | 1993-12-10 | Bull Sa | Procede securise d'ecriture rapide d'informations pour dispositif de memoire de masse. |
| US5193187A (en) * | 1989-12-29 | 1993-03-09 | Supercomputer Systems Limited Partnership | Fast interrupt mechanism for interrupting processors in parallel in a multiprocessor system wherein processors are assigned process ID numbers |
| US5197130A (en) * | 1989-12-29 | 1993-03-23 | Supercomputer Systems Limited Partnership | Cluster architecture for a highly parallel scalar/vector multiprocessor system |
| US5239629A (en) * | 1989-12-29 | 1993-08-24 | Supercomputer Systems Limited Partnership | Dedicated centralized signaling mechanism for selectively signaling devices in a multiprocessor system |
| US5203004A (en) * | 1990-01-08 | 1993-04-13 | Tandem Computers Incorporated | Multi-board system having electronic keying and preventing power to improperly connected plug-in board with improperly configured diode connections |
| US5123094A (en) * | 1990-01-26 | 1992-06-16 | Apple Computer, Inc. | Interprocessor communications includes second CPU designating memory locations assigned to first CPU and writing their addresses into registers |
| JPH03235152A (ja) * | 1990-02-13 | 1991-10-21 | Fujitsu Ltd | バス制御方式 |
| KR950008837B1 (ko) * | 1990-03-09 | 1995-08-08 | 후지쓰 가부시끼가이샤 | 멀티 프로세서 시스템용 제어시스템 |
| DE69132300T2 (de) * | 1990-03-12 | 2000-11-30 | Hewlett Packard Co | Durch Anwender festgelegter direkter Speicherzugriff mit Anwendung von virtuellen Adressen |
| US5201044A (en) * | 1990-04-16 | 1993-04-06 | International Business Machines Corporation | Data processing method for file status recovery includes providing a log file of atomic transactions that may span both volatile and non volatile memory |
| EP0457308B1 (en) * | 1990-05-18 | 1997-01-22 | Fujitsu Limited | Data processing system having an input/output path disconnecting mechanism and method for controlling the data processing system |
| US5164944A (en) * | 1990-06-08 | 1992-11-17 | Unisys Corporation | Method and apparatus for effecting multiple error correction in a computer memory |
| US5261077A (en) * | 1990-06-29 | 1993-11-09 | Digital Equipment Corporation | Configurable data path arrangement for resolving data type incompatibility |
| AU630299B2 (en) * | 1990-07-10 | 1992-10-22 | Fujitsu Limited | A data gathering/scattering system in a parallel computer |
| GB9015363D0 (en) * | 1990-07-12 | 1990-08-29 | Marconi Gec Ltd | Optical networks |
| US5341496A (en) * | 1990-08-29 | 1994-08-23 | The Foxboro Company | Apparatus and method for interfacing host computer and computer nodes using redundant gateway data lists of accessible computer node data |
| US5255372A (en) * | 1990-08-31 | 1993-10-19 | International Business Machines Corporation | Apparatus for efficiently interconnecing channels of a multiprocessor system multiplexed via channel adapters |
| US5289589A (en) * | 1990-09-10 | 1994-02-22 | International Business Machines Corporation | Automated storage library having redundant SCSI bus system |
| US5475770A (en) * | 1990-09-24 | 1995-12-12 | Cgk Computer Gesellschaft Konstanz Mbh | Parallel recognition of document images with a time-elapsed processing abortion to improve overall throughput |
| US5255388A (en) * | 1990-09-26 | 1993-10-19 | Honeywell Inc. | Synchronizing slave processors through eavesdrop by one on a write request message directed to another followed by comparison of individual status request replies |
| US5293377A (en) * | 1990-10-05 | 1994-03-08 | International Business Machines, Corporation | Network control information without reserved bandwidth |
| US5339397A (en) * | 1990-10-12 | 1994-08-16 | International Business Machines Corporation | Hardware primary directory lock |
| US6453406B1 (en) | 1990-10-17 | 2002-09-17 | Compaq Computer Corporation | Multiprocessor system with fiber optic bus interconnect for interprocessor communications |
| JP2575557B2 (ja) * | 1990-11-13 | 1997-01-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | スーパーコンピユータシステム |
| US5182800A (en) * | 1990-11-16 | 1993-01-26 | International Business Machines Corporation | Direct memory access controller with adaptive pipelining and bus control features |
| US5210829A (en) * | 1990-12-12 | 1993-05-11 | Digital Equipment Corporation | Adjustable threshold for buffer management |
| EP0496506B1 (en) | 1991-01-25 | 2000-09-20 | Hitachi, Ltd. | Fault tolerant computer system incorporating processing units which have at least three processors |
| US5537624A (en) * | 1991-02-12 | 1996-07-16 | The United States Of America As Represented By The Secretary Of The Navy | Data repacking circuit having toggle buffer for transferring digital data from P1Q1 bus width to P2Q2 bus width |
| US5481707A (en) * | 1991-05-19 | 1996-01-02 | Unisys Corporation | Dedicated processor for task I/O and memory management |
| US5297282A (en) * | 1991-05-29 | 1994-03-22 | Toshiba America Information Systems, Inc. | Resume processing function for the OS/2 operating system |
| US5355490A (en) * | 1991-06-14 | 1994-10-11 | Toshiba America Information Systems, Inc. | System and method for saving the state for advanced microprocessor operating modes |
| EP0528538B1 (en) * | 1991-07-18 | 1998-12-23 | Tandem Computers Incorporated | Mirrored memory multi processor system |
| GB2258069B (en) * | 1991-07-25 | 1995-03-29 | Intel Corp | High speed computer graphics bus |
| DE69227996T2 (de) * | 1991-07-26 | 1999-08-26 | Tandem Computers Inc | Vorrichtung und verfahren zur vermittlung von datenblöcken |
| US5454082A (en) * | 1991-09-18 | 1995-09-26 | Ncr Corporation | System for preventing an unselected controller from transferring data via a first bus while concurrently permitting it to transfer data via a second bus |
| US5237658A (en) * | 1991-10-01 | 1993-08-17 | Tandem Computers Incorporated | Linear and orthogonal expansion of array storage in multiprocessor computing systems |
| US5758052A (en) * | 1991-10-02 | 1998-05-26 | International Business Machines Corporation | Network management method using redundant distributed control processors |
| DE69233194T2 (de) * | 1991-10-04 | 2004-06-09 | Bay Networks, Inc., Bedford | Verfahren und vorrichtung für simultane paketbus. |
| US5935253A (en) * | 1991-10-17 | 1999-08-10 | Intel Corporation | Method and apparatus for powering down an integrated circuit having a core that operates at a speed greater than the bus frequency |
| US5842029A (en) * | 1991-10-17 | 1998-11-24 | Intel Corporation | Method and apparatus for powering down an integrated circuit transparently and its phase locked loop |
| GB2260631B (en) * | 1991-10-17 | 1995-06-28 | Intel Corp | Microprocessor 2X core design |
| WO1993009494A1 (en) * | 1991-10-28 | 1993-05-13 | Digital Equipment Corporation | Fault-tolerant computer processing using a shadow virtual processor |
| EP0543512B1 (en) * | 1991-11-19 | 1999-10-06 | International Business Machines Corporation | Multiprocessor system |
| US5708784A (en) * | 1991-11-27 | 1998-01-13 | Emc Corporation | Dual bus computer architecture utilizing distributed arbitrators and method of using same |
| DE69230126T2 (de) * | 1991-11-27 | 2000-04-06 | Canon Kk | Wiedergabegerät |
| US5297287A (en) * | 1992-03-02 | 1994-03-22 | S-Mos Systems, Incorporated | System and method for resetting a microprocessor system |
| GB2264794B (en) * | 1992-03-06 | 1995-09-20 | Intel Corp | Method and apparatus for automatic power management in a high integration floppy disk controller |
| WO1993018456A1 (en) * | 1992-03-13 | 1993-09-16 | Emc Corporation | Multiple controller sharing in a redundant storage array |
| US5317751A (en) * | 1992-03-18 | 1994-05-31 | Aeg Westinghouse Transportation Systems, Inc. | Method and apparatus for placing a trainline monitor system in a layup mode |
| US6794060B2 (en) | 1992-03-27 | 2004-09-21 | The Louis Berkman Company | Corrosion-resistant coated metal and method for making the same |
| US5428769A (en) * | 1992-03-31 | 1995-06-27 | The Dow Chemical Company | Process control interface system having triply redundant remote field units |
| US5506964A (en) * | 1992-04-16 | 1996-04-09 | International Business Machines Corporation | System with multiple interface logic circuits including arbitration logic for individually linking multiple processing systems to at least one remote sub-system |
| US5434870A (en) * | 1992-04-17 | 1995-07-18 | Unisys Corporation | Apparatus and method for verifying the authenticity of a circuit board |
| US5493663A (en) * | 1992-04-22 | 1996-02-20 | International Business Machines Corporation | Method and apparatus for predetermining pages for swapping from physical memory in accordance with the number of accesses |
| JPH05314075A (ja) * | 1992-05-07 | 1993-11-26 | Nec Corp | オンラインコンピュータ装置 |
| US5325363A (en) * | 1992-05-11 | 1994-06-28 | Tandem Computers Incorporated | Fault tolerant power supply for an array of storage devices |
| US6134655A (en) * | 1992-05-13 | 2000-10-17 | Comverge Technologies, Inc. | Method and apparatus for initializing a microprocessor to insure fault-free operation |
| US6263422B1 (en) * | 1992-06-30 | 2001-07-17 | Discovision Associates | Pipeline processing machine with interactive stages operable in response to tokens and system and methods relating thereto |
| EP0582535A1 (en) * | 1992-07-07 | 1994-02-09 | International Business Machines Corporation | Communication system and method utilizing picoprocessors for performing complex functions out of main communication data path |
| JP2952112B2 (ja) * | 1992-07-15 | 1999-09-20 | 株式会社日立製作所 | 多線式フィールドバスシステム |
| US5471586A (en) * | 1992-09-22 | 1995-11-28 | Unisys Corporation | Interface system having plurality of channels and associated independent controllers for transferring data between shared buffer and peripheral devices independently |
| US5434997A (en) * | 1992-10-02 | 1995-07-18 | Compaq Computer Corp. | Method and apparatus for testing and debugging a tightly coupled mirrored processing system |
| EP0596144A1 (en) * | 1992-10-07 | 1994-05-11 | International Business Machines Corporation | Hierarchical memory system for microcode and means for correcting errors in the microcode |
| US6098113A (en) * | 1992-10-22 | 2000-08-01 | Ncr Corporation | Apparatus and method for address translation and allocation for a plurality of input/output (I/O) buses to a system bus |
| US5473767A (en) * | 1992-11-03 | 1995-12-05 | Intel Corporation | Method and apparatus for asynchronously stopping the clock in a processor |
| US5392437A (en) * | 1992-11-06 | 1995-02-21 | Intel Corporation | Method and apparatus for independently stopping and restarting functional units |
| JPH0760395B2 (ja) * | 1992-11-06 | 1995-06-28 | 日本電気株式会社 | フォールトトレラントコンピュータシステム |
| US5751955A (en) | 1992-12-17 | 1998-05-12 | Tandem Computers Incorporated | Method of synchronizing a pair of central processor units for duplex, lock-step operation by copying data into a corresponding locations of another memory |
| US5751932A (en) * | 1992-12-17 | 1998-05-12 | Tandem Computers Incorporated | Fail-fast, fail-functional, fault-tolerant multiprocessor system |
| US5513354A (en) * | 1992-12-18 | 1996-04-30 | International Business Machines Corporation | Fault tolerant load management system and method |
| EP0610950A3 (de) * | 1993-02-12 | 1998-04-22 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Nachrichtenübertragung |
| JPH06259343A (ja) * | 1993-03-10 | 1994-09-16 | Hitachi Ltd | 多重バス制御方式及びそれを用いたシステム |
| US5491786A (en) * | 1993-03-12 | 1996-02-13 | International Business Machines Corporation | Method and system for management of units within a data processing system |
| AU6408294A (en) * | 1993-03-16 | 1994-10-11 | Ht Research, Inc. | A chassis for a multiple computer system |
| US5559980A (en) * | 1993-03-18 | 1996-09-24 | Lucent Technologies Inc. | Method and apparatus for detecting references to deallocated memory in a dynamic memory allocation system |
| US5586332A (en) * | 1993-03-24 | 1996-12-17 | Intel Corporation | Power management for low power processors through the use of auto clock-throttling |
| US5919266A (en) * | 1993-04-02 | 1999-07-06 | Centigram Communications Corporation | Apparatus and method for fault tolerant operation of a multiprocessor data processing system |
| US5664195A (en) * | 1993-04-07 | 1997-09-02 | Sequoia Systems, Inc. | Method and apparatus for dynamic installation of a driver on a computer system |
| GB2277816B (en) * | 1993-05-04 | 1997-09-03 | Motorola Inc | Data communication system |
| JP2750315B2 (ja) * | 1993-05-14 | 1998-05-13 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 識別子の指定方法およびコンピュータ・システム |
| US5490279A (en) * | 1993-05-21 | 1996-02-06 | Intel Corporation | Method and apparatus for operating a single CPU computer system as a multiprocessor system |
| US5426736A (en) * | 1993-05-26 | 1995-06-20 | Digital Equipment Corporation | Method and apparatus for processing input/output commands in a storage system having a command queue |
| US5861894A (en) * | 1993-06-24 | 1999-01-19 | Discovision Associates | Buffer manager |
| US5446848A (en) * | 1993-06-25 | 1995-08-29 | Unisys Corp | Entry level data processing system which is expandable by a factor of two to a partitionable upgraded system with low overhead |
| US5471625A (en) * | 1993-09-27 | 1995-11-28 | Motorola, Inc. | Method and apparatus for entering a low-power mode and controlling an external bus of a data processing system during low-power mode |
| US5812757A (en) * | 1993-10-08 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Processing board, a computer, and a fault recovery method for the computer |
| US5448723A (en) * | 1993-10-15 | 1995-09-05 | Tandem Computers Incorporated | Method and apparatus for fault tolerant connection of a computing system to local area networks |
| JP3370155B2 (ja) * | 1993-12-01 | 2003-01-27 | 富士通株式会社 | データ処理システム |
| WO1995015529A1 (en) * | 1993-12-01 | 1995-06-08 | Marathon Technologies Corporation | Fault resilient/fault tolerant computing |
| JP3161189B2 (ja) * | 1993-12-03 | 2001-04-25 | 株式会社日立製作所 | 記憶システム |
| US5771397A (en) * | 1993-12-09 | 1998-06-23 | Quantum Corporation | SCSI disk drive disconnection/reconnection timing method for reducing bus utilization |
| EP0666525B1 (en) * | 1994-02-04 | 2001-09-12 | Intel Corporation | Method and apparatus for control of power consumption in a computer system |
| CA2142510A1 (en) * | 1994-02-24 | 1995-08-25 | Robert W. Horst | Massively parallel multiprocessor system with fault-tolerant interprocessor network |
| US5600576A (en) * | 1994-03-11 | 1997-02-04 | Northrop Grumman Corporation | Time stress measurement device |
| CA2145361C (en) * | 1994-03-24 | 1999-09-07 | Martin William Sotheran | Buffer manager |
| US5664089A (en) * | 1994-04-26 | 1997-09-02 | Unisys Corporation | Multiple power domain power loss detection and interface disable |
| JP2679674B2 (ja) * | 1994-05-02 | 1997-11-19 | 日本電気株式会社 | 半導体製造ライン制御装置 |
| US5623596A (en) * | 1994-05-09 | 1997-04-22 | Apple Computer, Inc. | Power fault protection in a computer system having multiple power supplies |
| US5557738A (en) * | 1994-05-09 | 1996-09-17 | Apple Computer, Inc. | Power system configuration and recovery from a power fault condition in a computer system having multiple power supplies |
| JPH10506483A (ja) * | 1994-06-10 | 1998-06-23 | テキサス・マイクロ・インコーポレーテッド | フォールト・トレラントなコンピュータ・システムのためのメイン・メモリ・システム及びチェックポイント用プロトコル |
| US5566297A (en) * | 1994-06-16 | 1996-10-15 | International Business Machines Corporation | Non-disruptive recovery from file server failure in a highly available file system for clustered computing environments |
| US5928368A (en) * | 1994-06-23 | 1999-07-27 | Tandem Computers Incorporated | Method and apparatus for fault-tolerant multiprocessing system recovery from power failure or drop-outs |
| GB2291571A (en) * | 1994-07-19 | 1996-01-24 | Ibm | Text to speech system; acoustic processor requests linguistic processor output |
| US5835953A (en) * | 1994-10-13 | 1998-11-10 | Vinca Corporation | Backup system that takes a snapshot of the locations in a mass storage device that has been identified for updating prior to updating |
| US5649152A (en) * | 1994-10-13 | 1997-07-15 | Vinca Corporation | Method and system for providing a static snapshot of data stored on a mass storage system |
| US6131153A (en) * | 1994-10-31 | 2000-10-10 | Nkk Corporation | Multiprocessor system having a plurality of gateway units and wherein each gateway unit controls memory access requests and interferences from one hierchical level to another |
| US5724554A (en) * | 1994-11-30 | 1998-03-03 | Intel Corporation | Apparatus for dual serial and parallel port connections for computer peripherals using a single connector |
| US5740359A (en) * | 1994-12-27 | 1998-04-14 | Kabushiki Kaisha Toshiba | Program execution system having a plurality of program versions |
| CA2167632A1 (en) | 1995-01-23 | 1996-07-24 | Leonard R. Fishler | Apparatus and method for efficient transfer of data and events between processes and between processes and drivers in a parallel, fault tolerant message based operating system |
| US5978914A (en) * | 1995-01-23 | 1999-11-02 | Tandem Computers Incorporated | Method and apparatus for preventing inadvertent changes to system-critical files in a computing system |
| CA2167634A1 (en) * | 1995-01-23 | 1996-07-24 | Michael E. Fisher | Method and apparatus for maintaining network connections across a voluntary process switchover |
| CA2167633A1 (en) * | 1995-01-23 | 1996-07-24 | Leonard R. Fishler | Apparatus and method for efficient modularity in a parallel, fault tolerant, message based operating system |
| US5576945A (en) * | 1995-01-23 | 1996-11-19 | Tandem Computers Incorporated | Transaction monitor process with pre-arranged modules for a multiprocessor system |
| US5630140A (en) * | 1995-01-23 | 1997-05-13 | Tandem Computers Incorporated | Ordered and reliable signal delivery in a distributed multiprocessor |
| CA2170468A1 (en) * | 1995-02-28 | 1996-08-29 | Noriyuki Ando | Multi-processor system with virtually addressable communication registers and controlling method thereof |
| JPH08256155A (ja) * | 1995-03-17 | 1996-10-01 | Fujitsu Ltd | ディジタル処理装置のポーリング方法及びその装置 |
| US5864654A (en) * | 1995-03-31 | 1999-01-26 | Nec Electronics, Inc. | Systems and methods for fault tolerant information processing |
| US5564027A (en) * | 1995-04-20 | 1996-10-08 | International Business Machines Corporation | Low latency cadence selectable interface for data transfers between busses of differing frequencies |
| US5956160A (en) * | 1995-04-25 | 1999-09-21 | Ricoh Company, Ltd. | Image forming system including a printer and scanner having separate housings |
| US5848230A (en) * | 1995-05-25 | 1998-12-08 | Tandem Computers Incorporated | Continuously available computer memory systems |
| US5630133A (en) * | 1995-06-07 | 1997-05-13 | Tandem Computers, Incorporated | Customer information control system and method with API start and cancel transaction functions in a loosely coupled parallel processing environment |
| US5790868A (en) * | 1995-06-07 | 1998-08-04 | Tandem Computers, Inc. | Customer information control system and method with transaction serialization control functions in a loosely coupled parallel processing environment |
| US5687308A (en) * | 1995-06-07 | 1997-11-11 | Tandem Computers Incorporated | Method to improve tolerance of non-homogeneous power outages |
| US5826043A (en) * | 1995-06-07 | 1998-10-20 | Ast Research, Inc. | Docking station with serially accessed memory that is powered by a portable computer for identifying the docking station |
| US5734843A (en) * | 1995-06-07 | 1998-03-31 | Advanced Micro Devices Inc. | Reverse data channel as a bandwidth modulator |
| US5673416A (en) * | 1995-06-07 | 1997-09-30 | Seiko Epson Corporation | Memory request and control unit including a mechanism for issuing and removing requests for memory access |
| US5682507A (en) * | 1995-06-07 | 1997-10-28 | Tandem Computers, Incorporated | Plurality of servers having identical customer information control procedure functions using temporary storage file of a predetermined server for centrally storing temporary data records |
| US5687372A (en) * | 1995-06-07 | 1997-11-11 | Tandem Computers, Inc. | Customer information control system and method in a loosely coupled parallel processing environment |
| JP3086779B2 (ja) * | 1995-06-19 | 2000-09-11 | 株式会社東芝 | メモリ状態復元装置 |
| US5812861A (en) * | 1995-06-22 | 1998-09-22 | Intel Corporation | Override signal for forcing a powerdown of a flash memory |
| US5740350A (en) * | 1995-06-30 | 1998-04-14 | Bull Hn Information Systems Inc. | Reconfigurable computer system |
| US5752251A (en) * | 1995-08-07 | 1998-05-12 | Ncr Corporation | Method and apparatus for recovering aborted file (or data) transmission |
| US6098128A (en) | 1995-09-18 | 2000-08-01 | Cyberstorage Systems Corporation | Universal storage management system |
| JP3628777B2 (ja) | 1995-10-30 | 2005-03-16 | 株式会社日立製作所 | 外部記憶装置 |
| US5751939A (en) * | 1995-11-29 | 1998-05-12 | Texas Micro, Inc. | Main memory system and checkpointing protocol for fault-tolerant computer system using an exclusive-or memory |
| US5737514A (en) * | 1995-11-29 | 1998-04-07 | Texas Micro, Inc. | Remote checkpoint memory system and protocol for fault-tolerant computer system |
| US5745672A (en) * | 1995-11-29 | 1998-04-28 | Texas Micro, Inc. | Main memory system and checkpointing protocol for a fault-tolerant computer system using a read buffer |
| US5864657A (en) * | 1995-11-29 | 1999-01-26 | Texas Micro, Inc. | Main memory system and checkpointing protocol for fault-tolerant computer system |
| US5954794A (en) | 1995-12-20 | 1999-09-21 | Tandem Computers Incorporated | Computer system data I/O by reference among I/O devices and multiple memory units |
| US5941959A (en) | 1995-12-20 | 1999-08-24 | Tandem Computers Incorporated | System for transferring a data stream to a requestor without copying data segments to each one of multiple data source/sinks during data stream building |
| US5790807A (en) | 1995-12-20 | 1998-08-04 | Tandem Computers Incorporated | Computer sysem data I/O by reference among CPUS and I/O devices |
| US5852719A (en) | 1995-12-20 | 1998-12-22 | Tandem Computers Incorporated | System for transferring data over a network in which a data source sends only a descriptor which a data sink uses to retrieve data |
| US5931903A (en) | 1995-12-20 | 1999-08-03 | Tandem Computers Incorporated | Computer system data I/O by reference among multiple CPUS |
| US6130878A (en) * | 1995-12-27 | 2000-10-10 | Compaq Computer Corporation | Method and apparatus for rate-based scheduling using a relative error approach |
| US5941994A (en) * | 1995-12-22 | 1999-08-24 | Lsi Logic Corporation | Technique for sharing hot spare drives among multiple subsystems |
| US5821784A (en) * | 1995-12-29 | 1998-10-13 | Intel Corporation | Method and apparatus for generating 2/N mode bus clock signals |
| US5802132A (en) * | 1995-12-29 | 1998-09-01 | Intel Corporation | Apparatus for generating bus clock signals with a 1/N characteristic in a 2/N mode clocking scheme |
| US5834956A (en) | 1995-12-29 | 1998-11-10 | Intel Corporation | Core clock correction in a 2/N mode clocking scheme |
| US5978933A (en) * | 1996-01-11 | 1999-11-02 | Hewlett-Packard Company | Generic fault tolerant platform |
| US5784628A (en) * | 1996-03-12 | 1998-07-21 | Microsoft Corporation | Method and system for controlling power consumption in a computer system |
| KR970072676A (ko) * | 1996-04-19 | 1997-11-07 | 김광호 | 이중화모듈 절체장치 |
| US6141769A (en) * | 1996-05-16 | 2000-10-31 | Resilience Corporation | Triple modular redundant computer system and associated method |
| WO1998000808A1 (en) * | 1996-06-28 | 1998-01-08 | Sony Corporation | Method and device for processing information |
| US5845296A (en) * | 1996-07-10 | 1998-12-01 | Oracle Corporation | Method and apparatus for implementing segmented arrays in a database |
| US5826067A (en) * | 1996-09-06 | 1998-10-20 | Intel Corporation | Method and apparatus for preventing logic glitches in a 2/n clocking scheme |
| US5862373A (en) * | 1996-09-06 | 1999-01-19 | Intel Corporation | Pad cells for a 2/N mode clocking scheme |
| US6038620A (en) * | 1996-09-09 | 2000-03-14 | International Business Machines Corporation | Method and system for optimal high speed match in a high performance controller which ensures an input/output interface stays ahead of a host interface |
| JP2830857B2 (ja) * | 1996-09-09 | 1998-12-02 | 三菱電機株式会社 | データストレージシステム及びデータストレージ管理方法 |
| TW379298B (en) * | 1996-09-30 | 2000-01-11 | Toshiba Corp | Memory updating history saving device and memory updating history saving method |
| US5805798A (en) * | 1996-10-29 | 1998-09-08 | Electronic Data Systems Corporation | Fail-safe event driven transaction processing system and method |
| US6038621A (en) * | 1996-11-04 | 2000-03-14 | Hewlett-Packard Company | Dynamic peripheral control of I/O buffers in peripherals with modular I/O |
| US5784394A (en) * | 1996-11-15 | 1998-07-21 | International Business Machines Corporation | Method and system for implementing parity error recovery schemes in a data processing system |
| US5887160A (en) * | 1996-12-10 | 1999-03-23 | Fujitsu Limited | Method and apparatus for communicating integer and floating point data over a shared data path in a single instruction pipeline processor |
| US5860116A (en) * | 1996-12-11 | 1999-01-12 | Ncr Corporation | Memory page location control for multiple memory-multiple processor system |
| US5778218A (en) * | 1996-12-19 | 1998-07-07 | Advanced Micro Devices, Inc. | Method and apparatus for clock synchronization across an isochronous bus by adjustment of frame clock rates |
| US6005920A (en) * | 1997-01-03 | 1999-12-21 | Ncr Corporation | Call center with fault resilient server-switch link |
| US6002851A (en) * | 1997-01-28 | 1999-12-14 | Tandem Computers Incorporated | Method and apparatus for node pruning a multi-processor system for maximal, full connection during recovery |
| US6230245B1 (en) | 1997-02-11 | 2001-05-08 | Micron Technology, Inc. | Method and apparatus for generating a variable sequence of memory device command signals |
| US5920703A (en) * | 1997-02-19 | 1999-07-06 | International Business Machines Corp. | Systems and methods for managing the processing of relatively large data objects in a communications stack |
| US5909553A (en) * | 1997-02-19 | 1999-06-01 | International Business Machines Corporation | Systems and methods for controlling the transmission of relatively large data objects in a communications system |
| US5983259A (en) * | 1997-02-19 | 1999-11-09 | International Business Machines Corp. | Systems and methods for transmitting and receiving data in connection with a communications stack in a communications system |
| US5813042A (en) * | 1997-02-19 | 1998-09-22 | International Business Machines Corp. | Methods and systems for control of memory |
| US6175894B1 (en) | 1997-03-05 | 2001-01-16 | Micron Technology, Inc. | Memory device command buffer apparatus and method and memory devices and computer systems using same |
| US6289447B1 (en) * | 1997-03-24 | 2001-09-11 | Intel Corporation | Topology dependent compensation to improve performance of self-compensated components including processors based on physical relationship with other system components |
| US5903717A (en) * | 1997-04-02 | 1999-05-11 | General Dynamics Information Systems, Inc. | Fault tolerant computer system |
| US6094696A (en) * | 1997-05-07 | 2000-07-25 | Advanced Micro Devices, Inc. | Virtual serial data transfer mechanism |
| US5916309A (en) * | 1997-05-12 | 1999-06-29 | Lexmark International Inc. | System for dynamically determining the size and number of communication buffers based on communication parameters at the beginning of the reception of message |
| US6046817A (en) * | 1997-05-12 | 2000-04-04 | Lexmark International, Inc. | Method and apparatus for dynamic buffering of input/output ports used for receiving and transmitting print data at a printer |
| US6249834B1 (en) | 1997-05-13 | 2001-06-19 | Micron Technology, Inc. | System for expanding PCI bus loading capacity |
| US6269417B1 (en) | 1997-05-13 | 2001-07-31 | Micron Technology, Inc. | Method for determining and displaying the physical slot number of an expansion bus device |
| US6324608B1 (en) | 1997-05-13 | 2001-11-27 | Micron Electronics | Method for hot swapping of network components |
| US6304929B1 (en) | 1997-05-13 | 2001-10-16 | Micron Electronics, Inc. | Method for hot swapping a programmable adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals |
| US6363497B1 (en) | 1997-05-13 | 2002-03-26 | Micron Technology, Inc. | System for clustering software applications |
| US6292905B1 (en) | 1997-05-13 | 2001-09-18 | Micron Technology, Inc. | Method for providing a fault tolerant network using distributed server processes to remap clustered network resources to other servers during server failure |
| US6243773B1 (en) | 1997-05-13 | 2001-06-05 | Micron Electronics, Inc. | Configuration management system for hot adding and hot replacing devices |
| US6170067B1 (en) | 1997-05-13 | 2001-01-02 | Micron Technology, Inc. | System for automatically reporting a system failure in a server |
| US6170028B1 (en) | 1997-05-13 | 2001-01-02 | Micron Electronics, Inc. | Method for hot swapping a programmable network adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals |
| US6134668A (en) * | 1997-05-13 | 2000-10-17 | Micron Electronics, Inc. | Method of selective independent powering of portion of computer system through remote interface from remote interface power supply |
| US6138250A (en) * | 1997-05-13 | 2000-10-24 | Micron Electronics, Inc. | System for reading system log |
| US6499073B1 (en) | 1997-05-13 | 2002-12-24 | Micron Electronics, Inc. | System using programmable processor for selectively enabling or disabling power to adapter in response to respective request signals |
| US6249885B1 (en) | 1997-05-13 | 2001-06-19 | Karl S. Johnson | Method for managing environmental conditions of a distributed processor system |
| US6219734B1 (en) | 1997-05-13 | 2001-04-17 | Micron Electronics, Inc. | Method for the hot add of a mass storage adapter on a system including a statically loaded adapter driver |
| US6247080B1 (en) | 1997-05-13 | 2001-06-12 | Micron Electronics, Inc. | Method for the hot add of devices |
| US6173346B1 (en) | 1997-05-13 | 2001-01-09 | Micron Electronics, Inc. | Method for hot swapping a programmable storage adapter using a programmable processor for selectively enabling or disabling power to adapter slot in response to respective request signals |
| US6189109B1 (en) | 1997-05-13 | 2001-02-13 | Micron Electronics, Inc. | Method of remote access and control of environmental conditions |
| US6249828B1 (en) | 1997-05-13 | 2001-06-19 | Micron Electronics, Inc. | Method for the hot swap of a mass storage adapter on a system including a statically loaded adapter driver |
| US5987554A (en) * | 1997-05-13 | 1999-11-16 | Micron Electronics, Inc. | Method of controlling the transfer of information across an interface between two buses |
| US6247898B1 (en) | 1997-05-13 | 2001-06-19 | Micron Electronics, Inc. | Computer fan speed control system |
| US6073255A (en) * | 1997-05-13 | 2000-06-06 | Micron Electronics, Inc. | Method of reading system log |
| US6338150B1 (en) | 1997-05-13 | 2002-01-08 | Micron Technology, Inc. | Diagnostic and managing distributed processor system |
| US6202160B1 (en) | 1997-05-13 | 2001-03-13 | Micron Electronics, Inc. | System for independent powering of a computer system |
| US6243838B1 (en) | 1997-05-13 | 2001-06-05 | Micron Electronics, Inc. | Method for automatically reporting a system failure in a server |
| US6192434B1 (en) | 1997-05-13 | 2001-02-20 | Micron Electronics, Inc | System for hot swapping a programmable adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals |
| US6202111B1 (en) | 1997-05-13 | 2001-03-13 | Micron Electronics, Inc. | Method for the hot add of a network adapter on a system including a statically loaded adapter driver |
| US6330690B1 (en) | 1997-05-13 | 2001-12-11 | Micron Electronics, Inc. | Method of resetting a server |
| US6145098A (en) | 1997-05-13 | 2000-11-07 | Micron Electronics, Inc. | System for displaying system status |
| US6148355A (en) * | 1997-05-13 | 2000-11-14 | Micron Electronics, Inc. | Configuration management method for hot adding and hot replacing devices |
| US6247079B1 (en) * | 1997-05-13 | 2001-06-12 | Micron Electronics, Inc | Apparatus for computer implemented hot-swap and hot-add |
| US6272648B1 (en) | 1997-05-13 | 2001-08-07 | Micron Electronics, Inc. | System for communicating a software-generated pulse waveform between two servers in a network |
| US6122758A (en) * | 1997-05-13 | 2000-09-19 | Micron Electronics, Inc. | System for mapping environmental resources to memory for program access |
| US6163849A (en) * | 1997-05-13 | 2000-12-19 | Micron Electronics, Inc. | Method of powering up or powering down a server to a maintenance state |
| US5892928A (en) * | 1997-05-13 | 1999-04-06 | Micron Electronics, Inc. | Method for the hot add of a network adapter on a system including a dynamically loaded adapter driver |
| US6134673A (en) * | 1997-05-13 | 2000-10-17 | Micron Electronics, Inc. | Method for clustering software applications |
| US6179486B1 (en) | 1997-05-13 | 2001-01-30 | Micron Electronics, Inc. | Method for hot add of a mass storage adapter on a system including a dynamically loaded adapter driver |
| US6282673B1 (en) | 1997-05-13 | 2001-08-28 | Micron Technology, Inc. | Method of recording information system events |
| US6253334B1 (en) | 1997-05-13 | 2001-06-26 | Micron Electronics, Inc. | Three bus server architecture with a legacy PCI bus and mirrored I/O PCI buses |
| US6526333B1 (en) | 1997-05-13 | 2003-02-25 | Micron Technology, Inc. | Computer fan speed control system method |
| US6122746A (en) * | 1997-05-13 | 2000-09-19 | Micron Electronics, Inc. | System for powering up and powering down a server |
| US6195717B1 (en) | 1997-05-13 | 2001-02-27 | Micron Electronics, Inc. | Method of expanding bus loading capacity |
| US6182180B1 (en) | 1997-05-13 | 2001-01-30 | Micron Electronics, Inc. | Apparatus for interfacing buses |
| US5996043A (en) | 1997-06-13 | 1999-11-30 | Micron Technology, Inc. | Two step memory device command buffer apparatus and method and memory devices and computer systems using same |
| US6484244B1 (en) | 1997-06-17 | 2002-11-19 | Micron Technology, Inc. | Method and system for storing and processing multiple memory commands |
| WO1999009490A1 (en) * | 1997-08-18 | 1999-02-25 | Tibco Software, Inc. | Certified message delivery and queuing in multipoint publish/subscribe communications |
| US7080385B1 (en) | 1997-08-18 | 2006-07-18 | Tibco Software Inc. | Certified message delivery and queuing in multipoint publish/subscribe communications |
| US6031624A (en) * | 1997-09-08 | 2000-02-29 | Lexmark International, Inc. | Method and apparatus for adaptive data buffering in a parallelized printing system |
| US5968147A (en) * | 1997-09-26 | 1999-10-19 | Adaptec, Inc. | Method and apparatus for improved peripheral bus utilization |
| US5974574A (en) * | 1997-09-30 | 1999-10-26 | Tandem Computers Incorporated | Method of comparing replicated databases using checksum information |
| US5974571A (en) * | 1997-09-30 | 1999-10-26 | Intel Corporation | Method and apparatus for avoiding deadlock in the issuance of commands that are reordered and require data movement according to an original command order |
| US6092213A (en) * | 1997-09-30 | 2000-07-18 | Tandem Computers Incorporated | Fault tolerant method of maintaining and distributing configuration information in a distributed processing system |
| US6088816A (en) * | 1997-10-01 | 2000-07-11 | Micron Electronics, Inc. | Method of displaying system status |
| US6154835A (en) * | 1997-10-01 | 2000-11-28 | Micron Electronics, Inc. | Method for automatically configuring and formatting a computer system and installing software |
| US6175490B1 (en) | 1997-10-01 | 2001-01-16 | Micron Electronics, Inc. | Fault tolerant computer system |
| US6212585B1 (en) | 1997-10-01 | 2001-04-03 | Micron Electronics, Inc. | Method of automatically configuring a server after hot add of a device |
| US6035420A (en) * | 1997-10-01 | 2000-03-07 | Micron Electronics, Inc. | Method of performing an extensive diagnostic test in conjunction with a bios test routine |
| US6263387B1 (en) | 1997-10-01 | 2001-07-17 | Micron Electronics, Inc. | System for automatically configuring a server after hot add of a device |
| US6138179A (en) * | 1997-10-01 | 2000-10-24 | Micron Electronics, Inc. | System for automatically partitioning and formatting a primary hard disk for installing software in which selection of extended partition size is not related to size of hard disk |
| US6199173B1 (en) | 1997-10-01 | 2001-03-06 | Micron Electronics, Inc. | Method for mapping environmental resources to memory for program access |
| US6009541A (en) * | 1997-10-01 | 1999-12-28 | Micron Electronics, Inc. | Apparatus for performing an extensive diagnostic test in conjunction with a bios test routine |
| US6065053A (en) * | 1997-10-01 | 2000-05-16 | Micron Electronics, Inc. | System for resetting a server |
| SE511114C2 (sv) * | 1997-12-10 | 1999-08-09 | Ericsson Telefon Ab L M | Metod vid processor, samt processor anpassad att verka enligt metoden |
| US6219672B1 (en) * | 1997-12-11 | 2001-04-17 | Kabushiki Kaisha Toshiba | Distributed shared memory system and method of controlling distributed shared memory |
| US6202119B1 (en) | 1997-12-19 | 2001-03-13 | Micron Technology, Inc. | Method and system for processing pipelined memory commands |
| US6272573B1 (en) | 1997-12-24 | 2001-08-07 | International Business Machines Corporation | Scalable modular data storage system |
| US6148352A (en) * | 1997-12-24 | 2000-11-14 | International Business Machines Corporation | Scalable modular data storage system |
| JP3603577B2 (ja) * | 1997-12-26 | 2004-12-22 | 富士ゼロックス株式会社 | 画像処理システム |
| US6119248A (en) * | 1998-01-26 | 2000-09-12 | Dell Usa L.P. | Operating system notification of correctable error in computer information |
| DE19815263C2 (de) * | 1998-04-04 | 2002-03-28 | Astrium Gmbh | Vorrichtung zur fehlertoleranten Ausführung von Programmen |
| US6216051B1 (en) | 1998-05-04 | 2001-04-10 | Nec Electronics, Inc. | Manufacturing backup system |
| US6167330A (en) * | 1998-05-08 | 2000-12-26 | The United States Of America As Represented By The Secretary Of The Air Force | Dynamic power management of systems |
| US6289467B1 (en) * | 1998-05-08 | 2001-09-11 | Sun Microsystems, Inc. | Installation of processor and power supply modules in a multiprocessor system |
| US6178522B1 (en) | 1998-06-02 | 2001-01-23 | Alliedsignal Inc. | Method and apparatus for managing redundant computer-based systems for fault tolerant computing |
| US6202164B1 (en) * | 1998-07-02 | 2001-03-13 | Advanced Micro Devices, Inc. | Data rate synchronization by frame rate adjustment |
| US6279058B1 (en) | 1998-07-02 | 2001-08-21 | Advanced Micro Devices, Inc. | Master isochronous clock structure having a clock controller coupling to a CPU and two data buses |
| US6223234B1 (en) | 1998-07-17 | 2001-04-24 | Micron Electronics, Inc. | Apparatus for the hot swap and add of input/output platforms and devices |
| US6205503B1 (en) | 1998-07-17 | 2001-03-20 | Mallikarjunan Mahalingam | Method for the hot swap and add of input/output platforms and devices |
| US6145033A (en) * | 1998-07-17 | 2000-11-07 | Seiko Epson Corporation | Management of display FIFO requests for DRAM access wherein low priority requests are initiated when FIFO level is below/equal to high threshold value |
| US6175905B1 (en) | 1998-07-30 | 2001-01-16 | Micron Technology, Inc. | Method and system for bypassing pipelines in a pipelined memory command generator |
| US6119207A (en) * | 1998-08-20 | 2000-09-12 | Seiko Epson Corporation | Low priority FIFO request assignment for DRAM access |
| US6178488B1 (en) | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Method and apparatus for processing pipelined memory commands |
| US6154845A (en) * | 1998-09-11 | 2000-11-28 | Intel Corporation | Power failure safe computer architecture |
| US6209088B1 (en) | 1998-09-21 | 2001-03-27 | Microsoft Corporation | Computer hibernation implemented by a computer operating system |
| US6356962B1 (en) * | 1998-09-30 | 2002-03-12 | Stmicroelectronics, Inc. | Network device and method of controlling flow of data arranged in frames in a data-based network |
| US7325052B1 (en) * | 1998-10-06 | 2008-01-29 | Ricoh Company, Ltd. | Method and system to erase data after expiration or other condition |
| US6301670B1 (en) | 1998-10-06 | 2001-10-09 | Ricoh Corporation | Method and apparatus for erasing data when a problem is identified |
| US6304948B1 (en) * | 1998-10-06 | 2001-10-16 | Ricoh Corporation | Method and apparatus for erasing data after expiration |
| US6321335B1 (en) | 1998-10-30 | 2001-11-20 | Acqis Technology, Inc. | Password protected modular computer method and device |
| US6078957A (en) * | 1998-11-20 | 2000-06-20 | Network Alchemy, Inc. | Method and apparatus for a TCP/IP load balancing and failover process in an internet protocol (IP) network clustering system |
| US6006259A (en) * | 1998-11-20 | 1999-12-21 | Network Alchemy, Inc. | Method and apparatus for an internet protocol (IP) network clustering system |
| US6449733B1 (en) | 1998-12-07 | 2002-09-10 | Compaq Computer Corporation | On-line replacement of process pairs in a clustered processor architecture |
| US6389551B1 (en) | 1998-12-17 | 2002-05-14 | Steeleye Technology, Inc. | Method of preventing false or unnecessary failovers in a high availability cluster by using a quorum service |
| US6594735B1 (en) | 1998-12-28 | 2003-07-15 | Nortel Networks Limited | High availability computing system |
| DE19910069A1 (de) * | 1999-03-08 | 2000-11-23 | Peter Renner | Prozeßautomation |
| US6636977B1 (en) * | 1999-03-10 | 2003-10-21 | Shin Jiuh Corp. | Control device for use in a power supplying apparatus including multiple processors adapted to perform separate functions associated with status monitoring and load balancing |
| US6671704B1 (en) * | 1999-03-11 | 2003-12-30 | Hewlett-Packard Development Company, L.P. | Method and apparatus for handling failures of resource managers in a clustered environment |
| US6470342B1 (en) | 1999-03-12 | 2002-10-22 | Compaq Computer Corporation | Process of maintaining a distributed map of transaction identifiers and using hashing to access these maps |
| US6496825B1 (en) | 1999-03-12 | 2002-12-17 | Compaq Computer Corporation | Systems and methods for the detection of a loop-back of a transaction |
| US6411981B1 (en) | 1999-03-12 | 2002-06-25 | Compaq Computer Corporation | Method and apparatus for conducting a transaction between homogeneous and/or heterogeneous transaction processing systems using asynchronous pull of a transaction transfer |
| US6295548B1 (en) | 1999-03-12 | 2001-09-25 | Compaq Computer Corporation | Detection of an imported transaction for finding the global transaction identifier |
| US6618820B1 (en) * | 2000-01-10 | 2003-09-09 | Imagex.Com, Inc. | Method for configuring an application server system |
| US6618742B1 (en) | 2000-01-10 | 2003-09-09 | Imagex.Com, Inc. | Method for job impact learning |
| US6718415B1 (en) | 1999-05-14 | 2004-04-06 | Acqis Technology, Inc. | Computer system and method including console housing multiple computer modules having independent processing units, mass storage devices, and graphics controllers |
| US6643777B1 (en) | 1999-05-14 | 2003-11-04 | Acquis Technology, Inc. | Data security method and device for computer modules |
| US6169669B1 (en) * | 1999-07-15 | 2001-01-02 | Texas Instruments Incorporated | Digital signal processor controlled uninterruptable power supply |
| AT407582B (de) * | 1999-08-13 | 2001-04-25 | Fts Computertechnik Gmbh | Nachrichtenverteilereinheit mit integriertem guardian zur verhinderung von ''babbling idiot'' fehlern |
| US6408348B1 (en) | 1999-08-20 | 2002-06-18 | International Business Machines Corporation | System, method, and program for managing I/O requests to a storage device |
| US6928073B2 (en) * | 1999-10-01 | 2005-08-09 | Stmicroelectronics Ltd. | Integrated circuit implementing packet transmission |
| JP5220974B2 (ja) | 1999-10-14 | 2013-06-26 | ブルアーク ユーケー リミテッド | ハードウェア実行又はオペレーティングシステム機能の加速のための装置及び方法 |
| GB9927372D0 (en) * | 1999-11-20 | 2000-01-19 | Ncr Int Inc | Self-service terminal |
| US6564274B1 (en) * | 1999-12-17 | 2003-05-13 | Omnicluster Technologies, Inc. | Modular architecture for small computer networks |
| US6862613B1 (en) * | 2000-01-10 | 2005-03-01 | Sun Microsystems, Inc. | Method and apparatus for managing operations of clustered computer systems |
| JP4462697B2 (ja) | 2000-01-31 | 2010-05-12 | 株式会社日立製作所 | 記憶制御装置 |
| US6977926B1 (en) * | 2000-03-31 | 2005-12-20 | Alcatel | Method and system for providing a feedback signal in a telecommunications network |
| US7085237B1 (en) | 2000-03-31 | 2006-08-01 | Alcatel | Method and apparatus for routing alarms in a signaling server |
| US6820213B1 (en) | 2000-04-13 | 2004-11-16 | Stratus Technologies Bermuda, Ltd. | Fault-tolerant computer system with voter delay buffer |
| US6633996B1 (en) | 2000-04-13 | 2003-10-14 | Stratus Technologies Bermuda Ltd. | Fault-tolerant maintenance bus architecture |
| US6735715B1 (en) | 2000-04-13 | 2004-05-11 | Stratus Technologies Bermuda Ltd. | System and method for operating a SCSI bus with redundant SCSI adaptors |
| US6708283B1 (en) | 2000-04-13 | 2004-03-16 | Stratus Technologies, Bermuda Ltd. | System and method for operating a system with redundant peripheral bus controllers |
| US6691257B1 (en) | 2000-04-13 | 2004-02-10 | Stratus Technologies Bermuda Ltd. | Fault-tolerant maintenance bus protocol and method for using the same |
| US6687851B1 (en) | 2000-04-13 | 2004-02-03 | Stratus Technologies Bermuda Ltd. | Method and system for upgrading fault-tolerant systems |
| US6901481B2 (en) | 2000-04-14 | 2005-05-31 | Stratus Technologies Bermuda Ltd. | Method and apparatus for storing transactional information in persistent memory |
| US6691225B1 (en) | 2000-04-14 | 2004-02-10 | Stratus Technologies Bermuda Ltd. | Method and apparatus for deterministically booting a computer system having redundant components |
| US6802022B1 (en) | 2000-04-14 | 2004-10-05 | Stratus Technologies Bermuda Ltd. | Maintenance of consistent, redundant mass storage images |
| US6862689B2 (en) | 2001-04-12 | 2005-03-01 | Stratus Technologies Bermuda Ltd. | Method and apparatus for managing session information |
| US6865157B1 (en) * | 2000-05-26 | 2005-03-08 | Emc Corporation | Fault tolerant shared system resource with communications passthrough providing high availability communications |
| US6525926B1 (en) * | 2000-07-11 | 2003-02-25 | Racklogic Technologies, Inc. | Multinode high density computing apparatus |
| DE10036598A1 (de) * | 2000-07-27 | 2002-02-14 | Infineon Technologies Ag | Anordnung zur Überwachung des ordnungsgemäßen Betriebes von die selben oder einander entsprechende Aktionen ausführenden Komponenten eines elektrischen Systems |
| US7016992B2 (en) * | 2000-08-17 | 2006-03-21 | Matsushita Electric Industrial Co., Ltd. | Electronic mail system |
| US6718474B1 (en) | 2000-09-21 | 2004-04-06 | Stratus Technologies Bermuda Ltd. | Methods and apparatus for clock management based on environmental conditions |
| WO2003038775A1 (fr) * | 2000-09-28 | 2003-05-08 | Kabushiki Kaisha Visual Japan | Systeme et serveur pos, terminal de magasin, procede de gestion des ventes et support d'enregistrement |
| US6904505B1 (en) | 2000-10-12 | 2005-06-07 | Emulex Design & Manufacturing Corporation | Method for determining valid bytes for multiple-byte burst memories |
| US8185615B1 (en) | 2000-11-28 | 2012-05-22 | Verizon Business Global Llc | Message, control and reporting interface for a distributed network access system |
| US8180870B1 (en) | 2000-11-28 | 2012-05-15 | Verizon Business Global Llc | Programmable access device for a distributed network access system |
| US7046680B1 (en) | 2000-11-28 | 2006-05-16 | Mci, Inc. | Network access system including a programmable access device having distributed service control |
| US7657628B1 (en) | 2000-11-28 | 2010-02-02 | Verizon Business Global Llc | External processor for a distributed network access system |
| US6785893B2 (en) * | 2000-11-30 | 2004-08-31 | Microsoft Corporation | Operating system event tracker having separate storage for interrupt and non-interrupt events and flushing the third memory when timeout and memory full occur |
| US6948010B2 (en) * | 2000-12-20 | 2005-09-20 | Stratus Technologies Bermuda Ltd. | Method and apparatus for efficiently moving portions of a memory block |
| US6886171B2 (en) * | 2001-02-20 | 2005-04-26 | Stratus Technologies Bermuda Ltd. | Caching for I/O virtual address translation and validation using device drivers |
| US6766479B2 (en) | 2001-02-28 | 2004-07-20 | Stratus Technologies Bermuda, Ltd. | Apparatus and methods for identifying bus protocol violations |
| US6766413B2 (en) | 2001-03-01 | 2004-07-20 | Stratus Technologies Bermuda Ltd. | Systems and methods for caching with file-level granularity |
| US6874102B2 (en) | 2001-03-05 | 2005-03-29 | Stratus Technologies Bermuda Ltd. | Coordinated recalibration of high bandwidth memories in a multiprocessor computer |
| US6950893B2 (en) * | 2001-03-22 | 2005-09-27 | I-Bus Corporation | Hybrid switching architecture |
| US7065672B2 (en) | 2001-03-28 | 2006-06-20 | Stratus Technologies Bermuda Ltd. | Apparatus and methods for fault-tolerant computing using a switching fabric |
| US20020178313A1 (en) * | 2001-03-30 | 2002-11-28 | Gary Scott Paul | Using software interrupts to manage communication between data processors |
| US6928583B2 (en) * | 2001-04-11 | 2005-08-09 | Stratus Technologies Bermuda Ltd. | Apparatus and method for two computing elements in a fault-tolerant server to execute instructions in lockstep |
| US6971043B2 (en) * | 2001-04-11 | 2005-11-29 | Stratus Technologies Bermuda Ltd | Apparatus and method for accessing a mass storage device in a fault-tolerant server |
| US7047522B1 (en) * | 2001-04-30 | 2006-05-16 | General Electric Capital Corporation | Method and system for verifying a computer program |
| US6996750B2 (en) | 2001-05-31 | 2006-02-07 | Stratus Technologies Bermuda Ltd. | Methods and apparatus for computer bus error termination |
| JP2003016400A (ja) * | 2001-06-28 | 2003-01-17 | Sankyo Seiki Mfg Co Ltd | 停電検知装置、及びその停電検知装置を備えたカードリーダ |
| JP4382310B2 (ja) | 2001-08-17 | 2009-12-09 | 株式会社リコー | 画像形成装置及びその制御方法 |
| FR2828972A1 (fr) * | 2001-08-21 | 2003-02-28 | Koninkl Philips Electronics Nv | Dispositif de traitement et d'acheminement de donnees |
| US6909659B2 (en) * | 2001-08-30 | 2005-06-21 | Micron Technology, Inc. | Zero power chip standby mode |
| US6661410B2 (en) | 2001-09-07 | 2003-12-09 | Microsoft Corporation | Capacitive sensing and data input device power management |
| US7325050B2 (en) * | 2001-09-19 | 2008-01-29 | Dell Products L.P. | System and method for strategic power reduction in a computer system |
| US7337333B2 (en) * | 2001-09-19 | 2008-02-26 | Dell Products L.P. | System and method for strategic power supply sequencing in a computer system with multiple processing resources and multiple power supplies |
| US7287187B2 (en) * | 2001-10-15 | 2007-10-23 | Sun Microsystems, Inc. | Method and apparatus for supplying redundant power |
| US7177267B2 (en) * | 2001-11-09 | 2007-02-13 | Adc Dsl Systems, Inc. | Hardware monitoring and configuration management |
| US6954877B2 (en) * | 2001-11-29 | 2005-10-11 | Agami Systems, Inc. | Fault tolerance using logical checkpointing in computing systems |
| US7301961B1 (en) | 2001-12-27 | 2007-11-27 | Cypress Semiconductor Corportion | Method and apparatus for configuring signal lines according to idle codes |
| US6879523B1 (en) * | 2001-12-27 | 2005-04-12 | Cypress Semiconductor Corporation | Random access memory (RAM) method of operation and device for search engine systems |
| US6792516B2 (en) * | 2001-12-28 | 2004-09-14 | Intel Corporation | Memory arbiter with intelligent page gathering logic |
| US7035984B2 (en) * | 2001-12-31 | 2006-04-25 | Intel Corporation | Memory arbiter with grace and ceiling periods and intelligent page gathering logic |
| US6856045B1 (en) * | 2002-01-29 | 2005-02-15 | Hamilton Sundstrand Corporation | Power distribution assembly with redundant architecture |
| US6703599B1 (en) * | 2002-01-30 | 2004-03-09 | Microsoft Corporation | Proximity sensor with adaptive threshold |
| US20030212473A1 (en) * | 2002-02-25 | 2003-11-13 | General Electric Company | Processing system for a power distribution system |
| US20040078652A1 (en) * | 2002-03-08 | 2004-04-22 | Tapper Gunnar D. | Using process quads to enable continuous services in a cluster environment |
| US20030208750A1 (en) * | 2002-03-29 | 2003-11-06 | Tapper Gunnar D. | Information exchange for process pair replacement in a cluster environment |
| US7058639B1 (en) | 2002-04-08 | 2006-06-06 | Oracle International Corporation | Use of dynamic multi-level hash table for managing hierarchically structured information |
| US8271530B2 (en) * | 2002-04-08 | 2012-09-18 | Oracale International Corporation | Method and mechanism for managing and accessing static and dynamic data |
| US7096213B2 (en) | 2002-04-08 | 2006-08-22 | Oracle International Corporation | Persistent key-value repository with a pluggable architecture to abstract physical storage |
| US7136867B1 (en) | 2002-04-08 | 2006-11-14 | Oracle International Corporation | Metadata format for hierarchical data storage on a raw storage device |
| US7672945B1 (en) | 2002-04-08 | 2010-03-02 | Oracle International Corporation | Mechanism for creating member private data in a global namespace |
| US7209492B2 (en) * | 2002-04-15 | 2007-04-24 | Alcatel | DSO timing source transient compensation |
| US7111228B1 (en) | 2002-05-07 | 2006-09-19 | Marvell International Ltd. | System and method for performing parity checks in disk storage system |
| US20030212761A1 (en) * | 2002-05-10 | 2003-11-13 | Microsoft Corporation | Process kernel |
| US20050060608A1 (en) * | 2002-05-23 | 2005-03-17 | Benoit Marchand | Maximizing processor utilization and minimizing network bandwidth requirements in throughput compute clusters |
| US7305585B2 (en) * | 2002-05-23 | 2007-12-04 | Exludus Technologies Inc. | Asynchronous and autonomous data replication |
| US20080222234A1 (en) * | 2002-05-23 | 2008-09-11 | Benoit Marchand | Deployment and Scaling of Virtual Environments |
| US20050216910A1 (en) * | 2002-05-23 | 2005-09-29 | Benoit Marchand | Increasing fault-tolerance and minimizing network bandwidth requirements in software installation modules |
| US6954867B2 (en) | 2002-07-26 | 2005-10-11 | Microsoft Corporation | Capacitive sensing employing a repeatable offset charge |
| US7313706B2 (en) * | 2002-09-17 | 2007-12-25 | Hewlett-Packard Development Company, L.P. | System and method for managing power consumption for a plurality of processors based on a supply voltage to each processor, temperature, total power consumption and individual processor power consumption |
| US20040054938A1 (en) * | 2002-09-17 | 2004-03-18 | Belady Christian L. | Controlling a computer system based on an environmental condition |
| US7280620B2 (en) * | 2002-10-18 | 2007-10-09 | Canon Kabushiki Kaisha | Electronic device including image forming apparatus |
| DE10249592A1 (de) * | 2002-10-24 | 2004-06-17 | Abb Research Ltd. | Datenverarbeitungsknoten für ein Leitsystem |
| US8041735B1 (en) | 2002-11-01 | 2011-10-18 | Bluearc Uk Limited | Distributed file system and method |
| US7457822B1 (en) | 2002-11-01 | 2008-11-25 | Bluearc Uk Limited | Apparatus and method for hardware-based file system |
| JP3757204B2 (ja) * | 2002-12-06 | 2006-03-22 | ファナック株式会社 | エラー検出／訂正方式及び該方式を用いた制御装置 |
| US7206972B2 (en) * | 2003-01-09 | 2007-04-17 | Alcatel | Path commissioning analysis and diagnostic tool |
| US7287102B1 (en) | 2003-01-31 | 2007-10-23 | Marvell International Ltd. | System and method for concatenating data |
| US7007114B1 (en) | 2003-01-31 | 2006-02-28 | Qlogic Corporation | System and method for padding data blocks and/or removing padding from data blocks in storage controllers |
| US7080188B2 (en) * | 2003-03-10 | 2006-07-18 | Marvell International Ltd. | Method and system for embedded disk controllers |
| US7099963B2 (en) * | 2003-03-10 | 2006-08-29 | Qlogic Corporation | Method and system for monitoring embedded disk controller components |
| US7870346B2 (en) * | 2003-03-10 | 2011-01-11 | Marvell International Ltd. | Servo controller interface module for embedded disk controllers |
| US7064915B1 (en) | 2003-03-10 | 2006-06-20 | Marvell International Ltd. | Method and system for collecting servo field data from programmable devices in embedded disk controllers |
| US7492545B1 (en) | 2003-03-10 | 2009-02-17 | Marvell International Ltd. | Method and system for automatic time base adjustment for disk drive servo controllers |
| US7039771B1 (en) | 2003-03-10 | 2006-05-02 | Marvell International Ltd. | Method and system for supporting multiple external serial port devices using a serial port controller in embedded disk controllers |
| JP4242682B2 (ja) * | 2003-03-26 | 2009-03-25 | パナソニック株式会社 | メモリデバイス |
| US6823347B2 (en) * | 2003-04-23 | 2004-11-23 | Oracle International Corporation | Propagating commit times |
| US7210069B2 (en) * | 2003-05-13 | 2007-04-24 | Lucent Technologies Inc. | Failure recovery in a multiprocessor configuration |
| US7134052B2 (en) * | 2003-05-15 | 2006-11-07 | International Business Machines Corporation | Autonomic recovery from hardware errors in an input/output fabric |
| US7240130B2 (en) * | 2003-06-12 | 2007-07-03 | Hewlett-Packard Development Company, L.P. | Method of transmitting data through an 12C router |
| US7406641B2 (en) * | 2003-06-30 | 2008-07-29 | Intel Corporation | Selective control of test-access ports in integrated circuits |
| US7530108B1 (en) | 2003-09-15 | 2009-05-05 | The Directv Group, Inc. | Multiprocessor conditional access module and method for using the same |
| US7577806B2 (en) * | 2003-09-23 | 2009-08-18 | Symantec Operating Corporation | Systems and methods for time dependent data storage and recovery |
| US7827362B2 (en) * | 2004-08-24 | 2010-11-02 | Symantec Corporation | Systems, apparatus, and methods for processing I/O requests |
| US7904428B2 (en) * | 2003-09-23 | 2011-03-08 | Symantec Corporation | Methods and apparatus for recording write requests directed to a data store |
| US7725760B2 (en) * | 2003-09-23 | 2010-05-25 | Symantec Operating Corporation | Data storage system |
| US7991748B2 (en) * | 2003-09-23 | 2011-08-02 | Symantec Corporation | Virtual data store creation and use |
| US7631120B2 (en) * | 2004-08-24 | 2009-12-08 | Symantec Operating Corporation | Methods and apparatus for optimally selecting a storage buffer for the storage of data |
| US7287133B2 (en) * | 2004-08-24 | 2007-10-23 | Symantec Operating Corporation | Systems and methods for providing a modification history for a location within a data store |
| US7409587B2 (en) * | 2004-08-24 | 2008-08-05 | Symantec Operating Corporation | Recovering from storage transaction failures using checkpoints |
| US7296008B2 (en) * | 2004-08-24 | 2007-11-13 | Symantec Operating Corporation | Generation and use of a time map for accessing a prior image of a storage device |
| US7730222B2 (en) * | 2004-08-24 | 2010-06-01 | Symantec Operating System | Processing storage-related I/O requests using binary tree data structures |
| US7239581B2 (en) * | 2004-08-24 | 2007-07-03 | Symantec Operating Corporation | Systems and methods for synchronizing the internal clocks of a plurality of processor modules |
| US7577807B2 (en) * | 2003-09-23 | 2009-08-18 | Symantec Operating Corporation | Methods and devices for restoring a portion of a data store |
| US7209809B2 (en) * | 2003-10-15 | 2007-04-24 | The Boeing Company | Method and apparatus for obtaining high integrity and availability in multi-channel systems |
| US7526691B1 (en) | 2003-10-15 | 2009-04-28 | Marvell International Ltd. | System and method for using TAP controllers |
| US7225356B2 (en) * | 2003-11-06 | 2007-05-29 | Siemens Medical Solutions Health Services Corporation | System for managing operational failure occurrences in processing devices |
| US20050125486A1 (en) * | 2003-11-20 | 2005-06-09 | Microsoft Corporation | Decentralized operating system |
| EP1542181A1 (en) * | 2003-12-11 | 2005-06-15 | Banksys S.A. | Electronic data processing device |
| US8898339B2 (en) * | 2003-12-12 | 2014-11-25 | Napatech A/S | Method of transferring data implying a network analyser card |
| JP4441286B2 (ja) * | 2004-02-10 | 2010-03-31 | 株式会社日立製作所 | ストレージシステム |
| US7139150B2 (en) * | 2004-02-10 | 2006-11-21 | Marvell International Ltd. | Method and system for head position control in embedded disk drive controllers |
| US20060020852A1 (en) * | 2004-03-30 | 2006-01-26 | Bernick David L | Method and system of servicing asynchronous interrupts in multiple processors executing a user program |
| US7304996B1 (en) | 2004-03-30 | 2007-12-04 | Extreme Networks, Inc. | System and method for assembling a data packet |
| US7822032B1 (en) * | 2004-03-30 | 2010-10-26 | Extreme Networks, Inc. | Data structures for supporting packet data modification operations |
| US20050240806A1 (en) * | 2004-03-30 | 2005-10-27 | Hewlett-Packard Development Company, L.P. | Diagnostic memory dump method in a redundant processor |
| US7921419B2 (en) * | 2004-05-12 | 2011-04-05 | Oracle International Corporation | Method and mechanism for managing incompatible changes in a distributed system |
| CN100445977C (zh) * | 2004-05-18 | 2008-12-24 | 皇家飞利浦电子股份有限公司 | 数据处理系统以及用于处理数据的方法 |
| US7120084B2 (en) | 2004-06-14 | 2006-10-10 | Marvell International Ltd. | Integrated memory controller |
| US7392426B2 (en) * | 2004-06-15 | 2008-06-24 | Honeywell International Inc. | Redundant processing architecture for single fault tolerance |
| US8166217B2 (en) * | 2004-06-28 | 2012-04-24 | Marvell International Ltd. | System and method for reading and writing data using storage controllers |
| US7360111B2 (en) * | 2004-06-29 | 2008-04-15 | Microsoft Corporation | Lossless recovery for computer systems with remotely dependent data recovery |
| JP4353005B2 (ja) * | 2004-06-29 | 2009-10-28 | 株式会社日立製作所 | クラスタ構成コンピュータシステムの系切替方法 |
| US7472129B2 (en) * | 2004-06-29 | 2008-12-30 | Microsoft Corporation | Lossless recovery for computer systems with map assisted state transfer |
| JP4490751B2 (ja) | 2004-07-16 | 2010-06-30 | セイレイ工業株式会社 | アウトリガーの油圧シリンダ |
| US8032674B2 (en) * | 2004-07-19 | 2011-10-04 | Marvell International Ltd. | System and method for controlling buffer memory overflow and underflow conditions in storage controllers |
| US7757009B2 (en) * | 2004-07-19 | 2010-07-13 | Marvell International Ltd. | Storage controllers with dynamic WWN storage modules and methods for managing data and connections between a host and a storage device |
| US9201599B2 (en) * | 2004-07-19 | 2015-12-01 | Marvell International Ltd. | System and method for transmitting data in storage controllers |
| US7308605B2 (en) * | 2004-07-20 | 2007-12-11 | Hewlett-Packard Development Company, L.P. | Latent error detection |
| US8230252B2 (en) | 2004-07-20 | 2012-07-24 | Hewlett-Packard Development Company, L.P. | Time of day response |
| US7467324B1 (en) | 2004-09-30 | 2008-12-16 | Ayaya Inc. | Method and apparatus for continuing to provide processing on disk outages |
| US7386661B2 (en) | 2004-10-13 | 2008-06-10 | Marvell International Ltd. | Power save module for storage controllers |
| US7240267B2 (en) | 2004-11-08 | 2007-07-03 | Marvell International Ltd. | System and method for conducting BIST operations |
| US7802026B2 (en) * | 2004-11-15 | 2010-09-21 | Marvell International Ltd. | Method and system for processing frames in storage controllers |
| US7337357B2 (en) * | 2004-11-16 | 2008-02-26 | International Business Machines Corporation | Apparatus, system, and method for limiting failures in redundant signals |
| US7685400B2 (en) * | 2004-12-15 | 2010-03-23 | International Business Machines Corporation | Storage of data blocks of logical volumes in a virtual disk storage subsystem |
| JP4117684B2 (ja) * | 2004-12-20 | 2008-07-16 | 日本電気株式会社 | フォルトトレラント・二重化コンピュータシステムとその制御方法 |
| US20060156381A1 (en) | 2005-01-12 | 2006-07-13 | Tetsuro Motoyama | Approach for deleting electronic documents on network devices using document retention policies |
| US7334140B2 (en) * | 2005-03-03 | 2008-02-19 | International Business Machines Corporation | Apparatus and method to selectively provide power to one or more components disposed in an information storage and retrieval system |
| US7734471B2 (en) * | 2005-03-08 | 2010-06-08 | Microsoft Corporation | Online learning for dialog systems |
| US7885817B2 (en) * | 2005-03-08 | 2011-02-08 | Microsoft Corporation | Easy generation and automatic training of spoken dialog systems using text-to-speech |
| US7707131B2 (en) * | 2005-03-08 | 2010-04-27 | Microsoft Corporation | Thompson strategy based online reinforcement learning system for action selection |
| US8522253B1 (en) | 2005-03-31 | 2013-08-27 | Guillermo Rozas | Hardware support for virtual machine and operating system context switching in translation lookaside buffers and virtually tagged caches |
| US7095217B1 (en) * | 2005-03-31 | 2006-08-22 | O2Micro International Limited | Method circuitry and electronic device for controlling a variable output dc power source |
| US20060227145A1 (en) * | 2005-04-06 | 2006-10-12 | Raymond Chow | Graphics controller having a single display interface for two or more displays |
| US7609468B2 (en) | 2005-04-06 | 2009-10-27 | Marvell International Ltd. | Method and system for read gate timing control for storage controllers |
| US7797394B2 (en) * | 2005-04-18 | 2010-09-14 | Dell Products L.P. | System and method for processing commands in a storage enclosure |
| US8001297B2 (en) * | 2005-04-25 | 2011-08-16 | Microsoft Corporation | Dynamic adjusting send rate of buffered data |
| US7590819B2 (en) * | 2005-05-09 | 2009-09-15 | Lsi Logic Corporation | Compact memory management unit |
| DE102005059593A1 (de) * | 2005-05-25 | 2006-11-30 | Robert Bosch Gmbh | Verfahren und Vorrichtung zur Umschaltung bei einem Speicher für ein Steuergerät |
| US7877350B2 (en) * | 2005-06-27 | 2011-01-25 | Ab Initio Technology Llc | Managing metadata for graph-based computations |
| JP4732823B2 (ja) * | 2005-07-26 | 2011-07-27 | 株式会社日立産機システム | モジュール間通信装置 |
| US20070027485A1 (en) * | 2005-07-29 | 2007-02-01 | Kallmyer Todd A | Implantable medical device bus system and method |
| US8255745B2 (en) * | 2005-08-29 | 2012-08-28 | The Invention Science Fund I, Llc | Hardware-error tolerant computing |
| US7653834B2 (en) * | 2005-08-29 | 2010-01-26 | Searete, Llc | Power sparing synchronous apparatus |
| US7779213B2 (en) * | 2005-08-29 | 2010-08-17 | The Invention Science Fund I, Inc | Optimization of instruction group execution through hardware resource management policies |
| US8209524B2 (en) | 2005-08-29 | 2012-06-26 | The Invention Science Fund I, Llc | Cross-architecture optimization |
| US7725693B2 (en) * | 2005-08-29 | 2010-05-25 | Searete, Llc | Execution optimization using a processor resource management policy saved in an association with an instruction group |
| US7493516B2 (en) * | 2005-08-29 | 2009-02-17 | Searete Llc | Hardware-error tolerant computing |
| US20070050605A1 (en) * | 2005-08-29 | 2007-03-01 | Bran Ferren | Freeze-dried ghost pages |
| US8181004B2 (en) * | 2005-08-29 | 2012-05-15 | The Invention Science Fund I, Llc | Selecting a resource management policy for a resource available to a processor |
| US7739524B2 (en) * | 2005-08-29 | 2010-06-15 | The Invention Science Fund I, Inc | Power consumption management |
| US7647487B2 (en) * | 2005-08-29 | 2010-01-12 | Searete, Llc | Instruction-associated processor resource optimization |
| US7627739B2 (en) * | 2005-08-29 | 2009-12-01 | Searete, Llc | Optimization of a hardware resource shared by a multiprocessor |
| US8423824B2 (en) | 2005-08-29 | 2013-04-16 | The Invention Science Fund I, Llc | Power sparing synchronous apparatus |
| US8214191B2 (en) * | 2005-08-29 | 2012-07-03 | The Invention Science Fund I, Llc | Cross-architecture execution optimization |
| US7774558B2 (en) * | 2005-08-29 | 2010-08-10 | The Invention Science Fund I, Inc | Multiprocessor resource optimization |
| US7877584B2 (en) * | 2005-08-29 | 2011-01-25 | The Invention Science Fund I, Llc | Predictive processor resource management |
| US8516300B2 (en) * | 2005-08-29 | 2013-08-20 | The Invention Science Fund I, Llc | Multi-votage synchronous systems |
| US8402257B2 (en) | 2005-08-29 | 2013-03-19 | The Invention Science Fund I, PLLC | Alteration of execution of a program in response to an execution-optimization information |
| WO2007047346A2 (en) | 2005-10-14 | 2007-04-26 | Symantec Operating Corporation | Technique for timeline compression in a data store |
| TWI297237B (en) * | 2005-10-28 | 2008-05-21 | Hon Hai Prec Ind Co Ltd | Power switching circuit and power supply system using the same |
| US7428602B2 (en) * | 2005-11-29 | 2008-09-23 | International Business Machines Corporation | Method for executing initialization code to configure connected devices and executing segments of configuration code from a failed segment |
| US7526674B2 (en) * | 2005-12-22 | 2009-04-28 | International Business Machines Corporation | Methods and apparatuses for supplying power to processors in multiple processor systems |
| GB0601849D0 (en) * | 2006-01-30 | 2006-03-08 | Ttp Communications Ltd | Method of maintaining software integrity |
| CN101449256B (zh) | 2006-04-12 | 2013-12-25 | 索夫特机械公司 | 对载明并行和依赖运算的指令矩阵进行处理的装置和方法 |
| US8041985B2 (en) | 2006-08-11 | 2011-10-18 | Chicago Mercantile Exchange, Inc. | Match server for a financial exchange having fault tolerant operation |
| US7480827B2 (en) | 2006-08-11 | 2009-01-20 | Chicago Mercantile Exchange | Fault tolerance and failover using active copy-cat |
| US7434096B2 (en) | 2006-08-11 | 2008-10-07 | Chicago Mercantile Exchange | Match server for a financial exchange having fault tolerant operation |
| US8225320B2 (en) * | 2006-08-31 | 2012-07-17 | Advanced Simulation Technology, Inc. | Processing data using continuous processing task and binary routine |
| US7464230B2 (en) * | 2006-09-08 | 2008-12-09 | Jiun-In Guo | Memory controlling method |
| EP2527972A3 (en) | 2006-11-14 | 2014-08-06 | Soft Machines, Inc. | Apparatus and method for processing complex instruction formats in a multi- threaded architecture supporting various context switch modes and virtualization schemes |
| US20080141063A1 (en) * | 2006-12-12 | 2008-06-12 | Ridgeway Curtis A | Real time elastic FIFO latency optimization |
| US7990724B2 (en) | 2006-12-19 | 2011-08-02 | Juhasz Paul R | Mobile motherboard |
| US7702933B2 (en) * | 2007-01-30 | 2010-04-20 | Inventec Corporation | Multiprocessor power-on switch circuit |
| TW200847087A (en) * | 2007-05-18 | 2008-12-01 | Beyond Innovation Tech Co Ltd | Method and system for protecting information between a master terminal and a slave terminal |
| US8313432B2 (en) * | 2007-06-20 | 2012-11-20 | Surgmatix, Inc. | Surgical data monitoring and display system |
| US20090076628A1 (en) * | 2007-09-18 | 2009-03-19 | David Mark Smith | Methods and apparatus to upgrade and provide control redundancy in process plants |
| US7773504B2 (en) * | 2007-11-13 | 2010-08-10 | Intel Corporation | Bandwidth allocation for network packet traffic |
| US7917806B2 (en) * | 2007-12-18 | 2011-03-29 | International Business Machines Corporation | System and method for indicating status of an on-chip power supply system |
| US8028195B2 (en) * | 2007-12-18 | 2011-09-27 | International Business Machines Corporation | Structure for indicating status of an on-chip power supply system |
| US20090259786A1 (en) * | 2008-04-10 | 2009-10-15 | Chu-Ming Lin | Data transfer system and method for host-slave interface with automatic status report |
| US8027168B2 (en) * | 2008-08-13 | 2011-09-27 | Delphi Technologies, Inc. | Electrical center with vertical power bus bar |
| JP4892526B2 (ja) * | 2008-08-26 | 2012-03-07 | 本田技研工業株式会社 | タンデム式マスタシリンダ |
| US8139583B1 (en) | 2008-09-30 | 2012-03-20 | Extreme Networks, Inc. | Command selection in a packet forwarding device |
| US8272028B2 (en) * | 2008-10-15 | 2012-09-18 | Ricoh Company, Ltd. | Approach for managing access to electronic documents on network devices using document retention policies and document security policies |
| US20100138618A1 (en) * | 2008-12-03 | 2010-06-03 | Vns Portfolio Llc | Priority Encoders |
| US8561052B2 (en) * | 2008-12-08 | 2013-10-15 | Harris Corporation | Communications device with a plurality of processors and compatibility synchronization module for processor upgrades and related method |
| JP5344936B2 (ja) * | 2009-01-07 | 2013-11-20 | 株式会社日立製作所 | 制御装置 |
| CA2750279C (en) | 2009-02-13 | 2019-03-26 | Ab Initio Technology Llc | Managing task execution |
| US20120233397A1 (en) * | 2009-04-01 | 2012-09-13 | Kaminario Technologies Ltd. | System and method for storage unit building while catering to i/o operations |
| US9461930B2 (en) * | 2009-04-27 | 2016-10-04 | Intel Corporation | Modifying data streams without reordering in a multi-thread, multi-flow network processor |
| WO2011026270A1 (zh) * | 2009-09-02 | 2011-03-10 | 中兴通讯股份有限公司 | 通信设备的掉电保护方法及系统、电源控制器 |
| US20110179303A1 (en) | 2010-01-15 | 2011-07-21 | Microsoft Corporation | Persistent application activation and timer notifications |
| US20110296437A1 (en) * | 2010-05-28 | 2011-12-01 | Devendra Raut | Method and apparatus for lockless communication between cores in a multi-core processor |
| KR20150042297A (ko) | 2010-06-15 | 2015-04-20 | 아브 이니티오 테크놀로지 엘엘시 | 동적으로 로딩하는 그래프 기반 계산 |
| JP5559616B2 (ja) * | 2010-06-17 | 2014-07-23 | ラピスセミコンダクタ株式会社 | 半導体メモリ装置 |
| US8898511B2 (en) * | 2010-06-24 | 2014-11-25 | International Business Machines Corporation | Homogeneous recovery in a redundant memory system |
| US8549378B2 (en) | 2010-06-24 | 2013-10-01 | International Business Machines Corporation | RAIM system using decoding of virtual ECC |
| US8631271B2 (en) | 2010-06-24 | 2014-01-14 | International Business Machines Corporation | Heterogeneous recovery in a redundant memory system |
| EP2616928B1 (en) | 2010-09-17 | 2016-11-02 | Soft Machines, Inc. | Single cycle multi-branch prediction including shadow cache for early far branch prediction |
| US20120110562A1 (en) * | 2010-10-27 | 2012-05-03 | David Heinrich | Synchronized firmware update |
| US8443230B1 (en) * | 2010-12-15 | 2013-05-14 | Xilinx, Inc. | Methods and systems with transaction-level lockstep |
| KR101966712B1 (ko) | 2011-03-25 | 2019-04-09 | 인텔 코포레이션 | 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 메모리 프래그먼트 |
| EP2689327B1 (en) | 2011-03-25 | 2021-07-28 | Intel Corporation | Executing instruction sequence code blocks by using virtual cores instantiated by partitionable engines |
| TWI518504B (zh) | 2011-03-25 | 2016-01-21 | 軟體機器公司 | 使用可分割引擎實體化的虛擬核心以支援程式碼區塊執行的暫存器檔案節段 |
| WO2012162188A2 (en) | 2011-05-20 | 2012-11-29 | Soft Machines, Inc. | Decentralized allocation of resources and interconnect structures to support the execution of instruction sequences by a plurality of engines |
| KR101639854B1 (ko) | 2011-05-20 | 2016-07-14 | 소프트 머신즈, 인크. | 복수의 엔진에 의해 명령어 시퀀스들의 실행을 지원하기 위한 상호접속 구조 |
| US20120317356A1 (en) * | 2011-06-09 | 2012-12-13 | Advanced Micro Devices, Inc. | Systems and methods for sharing memory between a plurality of processors |
| US9318166B2 (en) | 2011-07-22 | 2016-04-19 | SanDisk Technologies, Inc. | Systems and methods of storing data |
| CN108427574B (zh) | 2011-11-22 | 2022-06-07 | 英特尔公司 | 微处理器加速的代码优化器 |
| US10191746B2 (en) | 2011-11-22 | 2019-01-29 | Intel Corporation | Accelerated code optimizer for a multiengine microprocessor |
| US8930674B2 (en) | 2012-03-07 | 2015-01-06 | Soft Machines, Inc. | Systems and methods for accessing a unified translation lookaside buffer |
| US9055069B2 (en) * | 2012-03-19 | 2015-06-09 | Xcelemor, Inc. | Hardware computing system with software mediation and method of operation thereof |
| US8938551B2 (en) * | 2012-04-10 | 2015-01-20 | Intel Mobile Communications GmbH | Data processing device |
| US9710399B2 (en) | 2012-07-30 | 2017-07-18 | Intel Corporation | Systems and methods for flushing a cache with modified data |
| US9740612B2 (en) | 2012-07-30 | 2017-08-22 | Intel Corporation | Systems and methods for maintaining the coherency of a store coalescing cache and a load cache |
| US9430410B2 (en) | 2012-07-30 | 2016-08-30 | Soft Machines, Inc. | Systems and methods for supporting a plurality of load accesses of a cache in a single cycle |
| US9229873B2 (en) | 2012-07-30 | 2016-01-05 | Soft Machines, Inc. | Systems and methods for supporting a plurality of load and store accesses of a cache |
| US9916253B2 (en) | 2012-07-30 | 2018-03-13 | Intel Corporation | Method and apparatus for supporting a plurality of load accesses of a cache in a single cycle to maintain throughput |
| US9678882B2 (en) | 2012-10-11 | 2017-06-13 | Intel Corporation | Systems and methods for non-blocking implementation of cache flush instructions |
| CN104737147B (zh) * | 2012-10-22 | 2018-11-06 | 英特尔公司 | 高性能互连物理层 |
| US9507682B2 (en) | 2012-11-16 | 2016-11-29 | Ab Initio Technology Llc | Dynamic graph performance monitoring |
| US10108521B2 (en) | 2012-11-16 | 2018-10-23 | Ab Initio Technology Llc | Dynamic component performance monitoring |
| JP6036578B2 (ja) * | 2013-03-08 | 2016-11-30 | 株式会社デンソー | データ処理装置 |
| US9442559B2 (en) | 2013-03-14 | 2016-09-13 | Intel Corporation | Exploiting process variation in a multicore processor |
| US9904625B2 (en) | 2013-03-15 | 2018-02-27 | Intel Corporation | Methods, systems and apparatus for predicting the way of a set associative cache |
| KR102083390B1 (ko) | 2013-03-15 | 2020-03-02 | 인텔 코포레이션 | 네이티브 분산된 플래그 아키텍처를 이용하여 게스트 중앙 플래그 아키텍처를 에뮬레이션하는 방법 |
| US10275255B2 (en) | 2013-03-15 | 2019-04-30 | Intel Corporation | Method for dependency broadcasting through a source organized source view data structure |
| US9886279B2 (en) | 2013-03-15 | 2018-02-06 | Intel Corporation | Method for populating and instruction view data structure by using register template snapshots |
| WO2014150971A1 (en) | 2013-03-15 | 2014-09-25 | Soft Machines, Inc. | A method for dependency broadcasting through a block organized source view data structure |
| US10140138B2 (en) | 2013-03-15 | 2018-11-27 | Intel Corporation | Methods, systems and apparatus for supporting wide and efficient front-end operation with guest-architecture emulation |
| US9891924B2 (en) | 2013-03-15 | 2018-02-13 | Intel Corporation | Method for implementing a reduced size register view data structure in a microprocessor |
| WO2014150806A1 (en) | 2013-03-15 | 2014-09-25 | Soft Machines, Inc. | A method for populating register view data structure by using register template snapshots |
| EP2972845B1 (en) | 2013-03-15 | 2021-07-07 | Intel Corporation | A method for executing multithreaded instructions grouped onto blocks |
| WO2014150991A1 (en) | 2013-03-15 | 2014-09-25 | Soft Machines, Inc. | A method for implementing a reduced size register view data structure in a microprocessor |
| US9569216B2 (en) | 2013-03-15 | 2017-02-14 | Soft Machines, Inc. | Method for populating a source view data structure by using register template snapshots |
| US9811342B2 (en) | 2013-03-15 | 2017-11-07 | Intel Corporation | Method for performing dual dispatch of blocks and half blocks |
| US9594612B2 (en) * | 2013-06-28 | 2017-03-14 | Arista Networks, Inc. | System and method of a hardware shadow for a network element |
| JP6236996B2 (ja) * | 2013-08-28 | 2017-11-29 | 富士通株式会社 | 情報処理装置および情報処理装置の制御方法 |
| FR3010540B1 (fr) * | 2013-09-10 | 2015-08-14 | Schneider Electric Ind Sas | Systeme d'automatisme comprenant plusieurs controleurs logiques programmables connectes sur un reseau de communication |
| EP3092557B1 (en) | 2013-12-05 | 2024-03-27 | AB Initio Technology LLC | Managing interfaces for dataflow graphs composed of sub-graphs |
| US9459972B2 (en) | 2014-06-20 | 2016-10-04 | International Business Machines Corporation | Alternative port error recovery with limited system impact |
| US10542125B2 (en) * | 2014-09-03 | 2020-01-21 | The Boeing Company | Systems and methods for configuring a computing device to use a communication protocol |
| US9043638B1 (en) | 2014-11-14 | 2015-05-26 | Quanta Computer Inc. | Method for enhancing memory fault tolerance |
| US10657134B2 (en) | 2015-08-05 | 2020-05-19 | Ab Initio Technology Llc | Selecting queries for execution on a stream of real-time data |
| US9633155B1 (en) * | 2015-11-10 | 2017-04-25 | International Business Machines Corporation | Circuit modification |
| CN108475189B (zh) | 2015-12-21 | 2021-07-09 | 起元技术有限责任公司 | 子图接口生成的方法、系统及计算机可读介质 |
| US10073718B2 (en) | 2016-01-15 | 2018-09-11 | Intel Corporation | Systems, methods and devices for determining work placement on processor cores |
| US10008052B2 (en) * | 2016-05-25 | 2018-06-26 | Caterpillar Inc. | Model generation and monitoring system for a machine |
| US9984182B2 (en) * | 2016-05-25 | 2018-05-29 | Caterpillar Inc. | Model generation system for a machine |
| US9792975B1 (en) | 2016-06-23 | 2017-10-17 | Mediatek Inc. | Dram and access and operating method thereof |
| FR3053564B1 (fr) | 2016-07-04 | 2018-07-27 | Kerlink | Dispositif de communication modulaire |
| FR3057086B1 (fr) * | 2016-10-04 | 2018-11-23 | Stmicroelectronics (Rousset) Sas | Procede de gestion d'une mise a jour d'au moins un microcode au sein d'une unite de traitement, par exemple un microcontroleur, et unite de traitement correspondante |
| US10528413B2 (en) | 2017-04-03 | 2020-01-07 | Intel Corporation | Criticality-based error detection |
| US10020012B1 (en) | 2017-10-31 | 2018-07-10 | Seagate Technology Llc | Data storage drive with low-latency ports coupling multiple servo control processors |
| JP6955163B2 (ja) * | 2017-12-26 | 2021-10-27 | 富士通株式会社 | 情報処理装置、情報処理方法及びプログラム |
| JP6968286B2 (ja) | 2018-11-12 | 2021-11-17 | Ｊｆｅスチール株式会社 | 高圧水素容器 |
| US11841776B2 (en) * | 2019-06-12 | 2023-12-12 | Intel Corporation | Single chip multi-die architecture having safety-compliant cross-monitoring capability |
| CN111274237A (zh) * | 2020-01-20 | 2020-06-12 | 重庆亚德科技股份有限公司 | 医疗数据核对修正系统及方法 |
| AU2021259986A1 (en) | 2020-04-20 | 2022-11-17 | Jfe Steel Corporation | High-pressure hydrogen vessel |
| CN113722770A (zh) * | 2021-08-18 | 2021-11-30 | 上海励驰半导体有限公司 | 基于分级的数据完整性的端到端的保护方法及系统 |
Family Cites Families (90)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3059221A (en) * | 1956-12-03 | 1962-10-16 | Rca Corp | Information storage and transfer system |
| NL297037A (ja) * | 1962-08-23 | |||
| US3303474A (en) * | 1963-01-17 | 1967-02-07 | Rca Corp | Duplexing system for controlling online and standby conditions of two computers |
| US3292156A (en) * | 1963-05-28 | 1966-12-13 | Bell Telephone Labor Inc | Data signal storage circuit |
| US3400372A (en) * | 1965-02-16 | 1968-09-03 | Ibm | Terminal for a multi-data processing system |
| US3480914A (en) * | 1967-01-03 | 1969-11-25 | Ibm | Control mechanism for a multi-processor computing system |
| DE1549397B2 (de) * | 1967-06-16 | 1972-09-14 | Chemische Werke Hüls AG, 4370 Mari | Verfahren zur automatischen steuerung chemischer anlagen |
| US3555517A (en) * | 1968-10-30 | 1971-01-12 | Ibm | Early error detection system for data processing machine |
| US3581286A (en) * | 1969-01-13 | 1971-05-25 | Ibm | Module switching apparatus with status sensing and dynamic sharing of modules |
| US3641505A (en) * | 1969-06-25 | 1972-02-08 | Bell Telephone Labor Inc | Multiprocessor computer adapted for partitioning into a plurality of independently operating systems |
| US3623014A (en) * | 1969-08-25 | 1971-11-23 | Control Data Corp | Computer communications system |
| US3577185A (en) * | 1969-10-02 | 1971-05-04 | Ibm | On-line system for measuring the efficiency of replacement algorithms |
| US3710324A (en) * | 1970-04-01 | 1973-01-09 | Digital Equipment Corp | Data processing system |
| JPS513463B1 (ja) * | 1970-09-25 | 1976-02-03 | ||
| US3810120A (en) * | 1971-02-12 | 1974-05-07 | Honeywell Inf Systems | Automatic deactivation device |
| DE2108836A1 (de) * | 1971-02-25 | 1972-09-07 | Licentia Gmbh | Anordnung für ein Doppelrechnersystem |
| US3725864A (en) * | 1971-03-03 | 1973-04-03 | Ibm | Input/output control |
| GB1394431A (en) * | 1971-06-24 | 1975-05-14 | Plessey Co Ltd | Multiprocessor data processing system |
| US3786427A (en) * | 1971-06-29 | 1974-01-15 | Ibm | Dynamic address translation reversed |
| US3749845A (en) * | 1971-08-27 | 1973-07-31 | Bell Telephone Labor Inc | Digital data communication system |
| JPS5147298B2 (ja) * | 1971-08-30 | 1976-12-14 | ||
| US3749897A (en) * | 1971-09-03 | 1973-07-31 | Collins Radio Co | System failure monitor title |
| GB1412246A (en) * | 1971-09-29 | 1975-10-29 | Kent Automation Systems Ltd | Computer control arrangements |
| US3820079A (en) * | 1971-11-01 | 1974-06-25 | Hewlett Packard Co | Bus oriented,modular,multiprocessing computer |
| JPS5147502B2 (ja) * | 1971-12-29 | 1976-12-15 | ||
| US3810114A (en) * | 1971-12-29 | 1974-05-07 | Tokyo Shibaura Electric Co | Data processing system |
| US3753234A (en) * | 1972-02-25 | 1973-08-14 | Reliance Electric Co | Multicomputer system with simultaneous data interchange between computers |
| FR2176279A5 (ja) * | 1972-03-17 | 1973-10-26 | Materiel Telephonique | |
| JPS553735B2 (ja) * | 1972-03-29 | 1980-01-26 | ||
| FR2182259A5 (ja) * | 1972-04-24 | 1973-12-07 | Cii | |
| GB1434186A (en) * | 1972-04-26 | 1976-05-05 | Gen Electric Co Ltd | Multiprocessor computer systems |
| US3768074A (en) * | 1972-05-12 | 1973-10-23 | Burroughs Corp | Multiprocessing system having means for permissive coupling of different subsystems |
| JPS4965103U (ja) * | 1972-09-20 | 1974-06-07 | ||
| IT971304B (it) * | 1972-11-29 | 1974-04-30 | Honeywell Inf Systems | Sistema di accesso a priorita variabile dinamicamente |
| JPS566015B2 (ja) * | 1972-12-12 | 1981-02-09 | ||
| US3827030A (en) * | 1973-01-29 | 1974-07-30 | Gulf & Western Industries | Programmable controller using a random access memory |
| JPS5633435B2 (ja) * | 1973-02-21 | 1981-08-04 | ||
| JPS49114845A (ja) * | 1973-02-28 | 1974-11-01 | ||
| US3828321A (en) * | 1973-03-15 | 1974-08-06 | Gte Automatic Electric Lab Inc | System for reconfiguring central processor and instruction storage combinations |
| JPS532296B2 (ja) * | 1973-03-19 | 1978-01-26 | ||
| US3893084A (en) * | 1973-05-01 | 1975-07-01 | Digital Equipment Corp | Memory access control system |
| US3859638A (en) * | 1973-05-31 | 1975-01-07 | Intersil Inc | Non-volatile memory unit with automatic standby power supply |
| US3836891A (en) * | 1973-07-05 | 1974-09-17 | Bendix Corp | Tape reader system with buffer memory |
| US3905023A (en) * | 1973-08-15 | 1975-09-09 | Burroughs Corp | Large scale multi-level information processing system employing improved failsaft techniques |
| US3921141A (en) * | 1973-09-14 | 1975-11-18 | Gte Automatic Electric Lab Inc | Malfunction monitor control circuitry for central data processor of digital communication system |
| CA1026850A (en) * | 1973-09-24 | 1978-02-21 | Smiths Industries Limited | Dual, simultaneously operating control system with fault detection |
| US3886524A (en) * | 1973-10-18 | 1975-05-27 | Texas Instruments Inc | Asynchronous communication bus |
| US4099241A (en) * | 1973-10-30 | 1978-07-04 | Telefonaktiebolaget L M Ericsson | Apparatus for facilitating a cooperation between an executive computer and a reserve computer |
| US3882460A (en) * | 1973-11-02 | 1975-05-06 | Burroughs Corp | Serial transfer error detection logic |
| JPS5324261B2 (ja) * | 1973-11-20 | 1978-07-19 | ||
| FR2258112A5 (ja) * | 1973-11-30 | 1975-08-08 | Honeywell Bull Soc Ind | |
| GB1474385A (en) * | 1973-12-14 | 1977-05-25 | Int Computers Ltd | Multiprocessor data processing systems |
| GB1481393A (en) * | 1974-02-28 | 1977-07-27 | Burroughs Corp | Information processing systems |
| JPS5812608B2 (ja) * | 1974-03-05 | 1983-03-09 | 日本電気株式会社 | デンシケイサンキシステム |
| JPS50133738A (ja) * | 1974-04-08 | 1975-10-23 | ||
| JPS537332B2 (ja) * | 1974-04-22 | 1978-03-16 | ||
| US4040026A (en) * | 1974-05-08 | 1977-08-02 | Francois Gernelle | Channel for exchanging information between a computer and rapid peripheral units |
| FR2273317B1 (ja) * | 1974-05-28 | 1976-10-15 | Philips Electrologica | |
| US4004277A (en) * | 1974-05-29 | 1977-01-18 | Gavril Bruce D | Switching system for non-symmetrical sharing of computer peripheral equipment |
| US4130865A (en) * | 1974-06-05 | 1978-12-19 | Bolt Beranek And Newman Inc. | Multiprocessor computer apparatus employing distributed communications paths and a passive task register |
| GB1510464A (en) * | 1974-06-24 | 1978-05-10 | Shell Int Research | N,n-disubstituted amino-acid derivatives and their use as herbicides |
| JPS5438844B2 (ja) * | 1974-07-19 | 1979-11-24 | ||
| US3908099A (en) * | 1974-09-27 | 1975-09-23 | Gte Automatic Electric Lab Inc | Fault detection system for a telephone exchange |
| US4004283A (en) * | 1974-10-30 | 1977-01-18 | Motorola, Inc. | Multiple interrupt microprocessor system |
| US4050096A (en) * | 1974-10-30 | 1977-09-20 | Motorola, Inc. | Pulse expanding system for microprocessor systems with slow memory |
| GB1505535A (en) * | 1974-10-30 | 1978-03-30 | Motorola Inc | Microprocessor system |
| US3919533A (en) * | 1974-11-08 | 1975-11-11 | Westinghouse Electric Corp | Electrical fault indicator |
| JPS564936B2 (ja) * | 1974-12-02 | 1981-02-02 | ||
| JPS5169308A (ja) * | 1974-12-13 | 1976-06-15 | Hitachi Ltd | Booringuhoshiki |
| US4009470A (en) * | 1975-02-18 | 1977-02-22 | Sperry Rand Corporation | Pre-emptive, rotational priority system |
| US4006466A (en) * | 1975-03-26 | 1977-02-01 | Honeywell Information Systems, Inc. | Programmable interface apparatus and method |
| US3991407A (en) * | 1975-04-09 | 1976-11-09 | E. I. Du Pont De Nemours And Company | Computer redundancy interface |
| NL165859C (nl) * | 1975-04-25 | 1981-05-15 | Philips Nv | Station voor informatie-overdracht. |
| CH584488A5 (ja) * | 1975-05-05 | 1977-01-31 | Ibm | |
| US4015243A (en) * | 1975-06-02 | 1977-03-29 | Kurpanek Horst G | Multi-processing computer system |
| US3995258A (en) * | 1975-06-30 | 1976-11-30 | Honeywell Information Systems, Inc. | Data processing system having a data integrity technique |
| US4001790A (en) * | 1975-06-30 | 1977-01-04 | Honeywell Information Systems, Inc. | Modularly addressable units coupled in a data processing system over a common bus |
| US4034347A (en) * | 1975-08-08 | 1977-07-05 | Bell Telephone Laboratories, Incorporated | Method and apparatus for controlling a multiprocessor system |
| US4020459A (en) * | 1975-10-28 | 1977-04-26 | Bell Telephone Laboratories, Incorporated | Parity generation and bus matching arrangement for synchronized duplicated data processing units |
| US4034794A (en) * | 1975-10-31 | 1977-07-12 | Nalco Chemical Company | Casting process with lignosulfonate-humate-graphite mold coatings |
| US4038644A (en) * | 1975-11-19 | 1977-07-26 | Ncr Corporation | Destination selection apparatus for a bus oriented computer system |
| US4014005A (en) * | 1976-01-05 | 1977-03-22 | International Business Machines Corporation | Configuration and control unit for a heterogeneous multi-system |
| US4048672A (en) * | 1976-01-05 | 1977-09-13 | T-Bar Incorporated | Switch matrix control and display |
| US4067059A (en) * | 1976-01-29 | 1978-01-03 | Sperry Rand Corporation | Shared direct memory access controller |
| US4041472A (en) * | 1976-04-29 | 1977-08-09 | Ncr Corporation | Data processing internal communications system having plural time-shared intercommunication buses and inter-bus communication means |
| US4051355A (en) * | 1976-04-29 | 1977-09-27 | Ncr Corporation | Apparatus and method for increasing the efficiency of random access storage |
| US4038642A (en) * | 1976-04-30 | 1977-07-26 | International Business Machines Corporation | Input/output interface logic for concurrent operations |
| US4042911A (en) * | 1976-04-30 | 1977-08-16 | International Business Machines Corporation | Outer and asynchronous storage extension system |
| US4059851A (en) * | 1976-07-12 | 1977-11-22 | Ncr Corporation | Priority network for devices coupled by a common bus |
| US4089052A (en) * | 1976-12-13 | 1978-05-09 | Data General Corporation | Data processing system |
-
1976
- 1976-09-07 US US05/721,043 patent/US4228496A/en not_active Expired - Lifetime
-
1977
- 1977-06-14 CA CA000280505A patent/CA1121481A/en not_active Expired
- 1977-06-17 GB GB25490/77A patent/GB1588803A/en not_active Expired
- 1977-06-17 GB GB3073/80A patent/GB1588807A/en not_active Expired
- 1977-06-17 GB GB3072/80A patent/GB1588806A/en not_active Expired
- 1977-06-17 GB GB3058/80A patent/GB1588805A/en not_active Expired
- 1977-06-17 GB GB3057/80A patent/GB1588804A/en not_active Expired
- 1977-09-06 FR FR7727011A patent/FR2473197B1/fr not_active Expired
- 1977-09-06 DE DE19772740056 patent/DE2740056A1/de active Granted
- 1977-09-06 JP JP52106390A patent/JPS5925257B2/ja not_active Expired
-
1980
- 1980-05-06 US US06/147,091 patent/US4378588A/en not_active Expired - Lifetime
- 1980-05-06 US US06/147,305 patent/US4356550A/en not_active Expired - Lifetime
- 1980-05-06 US US06/147,309 patent/US4365295A/en not_active Expired - Lifetime
- 1980-05-06 US US06/147,135 patent/US4639864A/en not_active Expired - Lifetime
-
1981
- 1981-09-04 FR FR8116835A patent/FR2485228B1/fr not_active Expired
- 1981-09-04 FR FR8116834A patent/FR2485227B1/fr not_active Expired
- 1981-12-17 HK HK625/81A patent/HK62581A/xx unknown
- 1981-12-17 HK HK626/81A patent/HK62681A/xx unknown
- 1981-12-17 HK HK623/81A patent/HK62381A/xx unknown
- 1981-12-17 HK HK624/81A patent/HK62481A/xx unknown
- 1981-12-17 HK HK622/81A patent/HK62281A/xx unknown
-
1982
- 1982-03-24 BE BE0/207664A patent/BE892627Q/fr not_active IP Right Cessation
- 1982-04-08 JP JP57057424A patent/JPS5850062A/ja active Granted
- 1982-12-30 MY MY209/82A patent/MY8200209A/xx unknown
- 1982-12-30 MY MY206/82A patent/MY8200206A/xx unknown
- 1982-12-30 MY MY205/82A patent/MY8200205A/xx unknown
- 1982-12-30 MY MY207/82A patent/MY8200207A/xx unknown
- 1982-12-30 MY MY208/82A patent/MY8200208A/xx unknown
-
1983
- 1983-06-17 US US06/504,596 patent/US4484275A/en not_active Expired - Lifetime
-
1984
- 1984-03-29 FR FR8404937A patent/FR2547082A1/fr active Pending
- 1984-09-05 JP JP59184755A patent/JPS60100253A/ja active Granted
- 1984-09-05 JP JP59184756A patent/JPS60100254A/ja active Granted
- 1984-09-05 JP JP59184757A patent/JPS60100255A/ja active Granted
- 1984-09-05 JP JP59184760A patent/JPS60100258A/ja active Granted
- 1984-09-05 JP JP59184754A patent/JPS60100252A/ja active Granted
- 1984-09-05 JP JP59184759A patent/JPS60100257A/ja active Granted
- 1984-09-05 JP JP59184758A patent/JPS60100256A/ja active Granted
-
1985
- 1985-03-18 US US06/713,583 patent/US4672535A/en not_active Expired - Lifetime
- 1985-04-29 US US06/727,614 patent/US4672537A/en not_active Expired - Lifetime
-
1986
- 1986-06-11 JP JP61135874A patent/JPS61286962A/ja active Pending
-
1987
- 1987-05-18 US US07/052,095 patent/US4807116A/en not_active Expired - Lifetime
- 1987-05-19 US US07/052,094 patent/US4817091A/en not_active Expired - Lifetime
Also Published As
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6122336B2 (ja) | ||
| Katzman | A fault-tolerant computing system | |
| US4130865A (en) | Multiprocessor computer apparatus employing distributed communications paths and a passive task register | |
| CA1176337A (en) | Distributed signal processing system | |
| EP0186006B1 (en) | Multiprocessor system | |
| US4144407A (en) | Multiprocessor system for automatic switching of telegraphic lines | |
| JPH0283601A (ja) | プログラマブル・コントローラ | |
| US4218739A (en) | Data processing interrupt apparatus having selective suppression control | |
| Katzman | The Tandem 16: A fault-tolerant computing system | |
| JPS63268035A (ja) | ロ−カル端末シミユレ−タによるリモ−ト端末制御方式 | |
| CA1136728A (en) | Multiprocessor system | |
| CA1147474A (en) | Memory system in a multiprocessor system | |
| CA1147824A (en) | Multiprocessor with stress responsive buffer | |
| Clark et al. | Traffic Service Position System No. 1B: Hardware Configuration | |
| CA1137582A (en) | Multiprocessor system | |
| CA1147417A (en) | Multiprocessor polling system | |
| CA1135809A (en) | Multiprocessor system | |
| Seligman | LSI and minicomputer system architecture | |
| JP2601560B2 (ja) | 二重化通信制御装置の系切替方式 |