JP2601560B2 - 二重化通信制御装置の系切替方式 - Google Patents

二重化通信制御装置の系切替方式

Info

Publication number
JP2601560B2
JP2601560B2 JP28088390A JP28088390A JP2601560B2 JP 2601560 B2 JP2601560 B2 JP 2601560B2 JP 28088390 A JP28088390 A JP 28088390A JP 28088390 A JP28088390 A JP 28088390A JP 2601560 B2 JP2601560 B2 JP 2601560B2
Authority
JP
Japan
Prior art keywords
act
circuit
communication control
standby
control device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP28088390A
Other languages
English (en)
Other versions
JPH04156156A (ja
Inventor
清文 三瀬
隆司 畑野
純恵 森田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP28088390A priority Critical patent/JP2601560B2/ja
Publication of JPH04156156A publication Critical patent/JPH04156156A/ja
Application granted granted Critical
Publication of JP2601560B2 publication Critical patent/JP2601560B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Monitoring And Testing Of Exchanges (AREA)
  • Exchange Systems With Centralized Control (AREA)

Description

【発明の詳細な説明】 [概要] ディジタル交換機の二重化通信制御装置の系切替方式
に関し, ディジタル交換機の二重化された通信制御装置の中の
アクト権をもった通信制御装置が動作できない障害を検
出して,系の切替を独自に行うことができる二重化通信
制御装置の系切替方式を提供することを目的とし, 上位装置用のインタフェース部で検出されたクロック
信号をウオッチドッグタイマに入力し,前記プロセッサ
によるリセットが発生しないと自装置をスタンバイに固
定し,他系の装置をアクトに切替るよう構成する。
[産業上の利用分野] 本発明はディジタル交換機の二重化通信制御装置の系
切替方式に関する。
近年,ISDNのディジタル交換機が実用化されるように
なったが,公衆網の交換機の場合は障害等に即時に対応
するため重要な装置については二重化されている。
ISDNのディジタル交換機システムを構成する主要な装
置は二重化構成がとられると共に,そのアクト/スタン
バイの切替えが上位装置により制御される場合がある。
ところが,その後の技術の改良で上位装置と制御が切
り離されると,アクト/スタンバイの切替え制御を上位
装置とは独立に行わなければならない装置が生じると,
独立した装置の障害を検出できない場合があり,アクト
/スタンバイの系切替によりシステムが動作しなくなる
ことがある。
[従来の技術] 第3図は従来のISDN対応のディジタル交換システムの
構成である。
第3図において,30はディジタル電話機(D−TEL:Dig
ital Telephone),31は端末制御装置(TCE:Terminal Co
ntrol Equipment),32は網終端装置(NTE:Network Term
ination Equipment),33はディジタル加入者回路(DLC:
Digital Subscriber Line Circuit),34は二重化(#0,
#1)された通信制御装置(DLCC:DLC−Common),35は
二重化されたラインタイムスイッチ(LTSW:Line Time S
witch),36は二重化されたラインプロセッサ(LPR)で
ある。
この交換システムは,ISDN(サービス総合ディジタル
通信網)対応の交換機能を備え,ディジタル電話機30,
端末制御装置31及び網終端装置32は加入者側に設けら
れ,DLC33及び各装置34〜36は交換機側に設けられてい
る。
DLCC34は,マイクロプロセッサ(CPU)を内蔵しマイ
クロプログラムによる制御を行い,端末制御装置31,網
終端装置32との間でDチャネルによる接続制御用の信号
やパケットの伝送制御を行うと共に,LPR36との間で各種
制御信号を送受信すると共に,Bチャネルによる音声(デ
ータも含む)の伝送制御をLPR36の制御の下に実行す
る。LTSW35は,LPR36により制御されて交換動作を行う。
この第3図のシステム構成では,DLCC34(#0,#1)
は,何れがアクト(現用)であるかは,上位装置である
LPR36の#0または#1のいずれがアクト状態であるか
に従って固定的に決められていた。すなわち,LPR#0が
アクトであれば,DLCC#0はアクトになり,アクト系の
切替えは全てLPRが支配権を持っていた。
第3図の従来の構成に対し,これを改良した交換シス
テムが開発され,その構成が第4図に示されている。
第4図の構成で第3図と相違する点は,ネットワーク
インタフェース(NWIF)37が新たに設けられ,ラインタ
イムスイッチに対応するローカルスイッチ(LSW)38が
設けられた点である。技術的には第3図の構成におい
て,DLCC34とLTSW35の間の接続がメタリック線路であっ
たものを,光伝送路に変更し,そのため第4図のネット
ワークインタフェース37が設けられこの中のローカルス
イッチ38及びLPR36との間の情報や制御信号を光信号で
送受するための光インタフェース機構が設けられてい
る。
この第4図のシステムでは,DLCC34,NWIF37,LSW38及び
LPR36がそれぞれ二重化されているが,LPR36等の上位装
置によるアクト/スタンバイの状態支配権は,それぞれ
NWIF37までであり,DLCC34まで支配権が及ばない。すな
わち,LPR#0がアクトの時,LSW#0,NWIF#0がアクト状
態になるが,その一方でDLCC34は,内蔵するマイクロプ
ロセッサ(CPU)による処理を行い独自に何れか一方が
アクトとなり,その後もアクト/スタンバイの系切替を
独立して行う構成になっている。このため,第4図に示
すように二重化されたDLCC34(#0,#1)の何れからも
二重化された2つのNWIF37(#0,#1)と接続されるよ
うに線路が配置されている。
[発明が解決しようとする課題] 上記第4図に示すシステム構成では,#0を0系,#
1を1系とすると,通常の系の切替えは,定時切替え
(一定時間毎),アクト状態の装置に障害が発生した
時の切替え,等がある。
ところが,上記したように通信制御装置(DLCC34)
は,独自でアクトを決めて通信制御を行う必要があるた
め,電源投入時から0系/1系の中でアクトを決めなけれ
ばならない。しかし,この時,アクトとなった通信制御
装置のCPU自体に障害が発生したり,当該通信制御装置
が搭載されているパッケージのシステムクロック用の発
振器に障害が発生して全くプログラムが動作できなくな
ったりすると,システム全体がデッドロックとなる。
本発明はディジタル交換機の二重化された通信制御装
置の中のアクト権をもった通信制御装置が動作できない
障害を検出して,系の切替を独自に行うことができる二
重化通信制御装置の系切替方式を提供することを目的と
する。
[課題を解決するための手段] 第1図は本発明の基本構成図である。
第1図において,1はネットワークインタフェース(NW
IF),2は通信制御装置(DLCC),3はタイマカウンタ,4は
パワーオン検出回路,5はリセット回路,6はアンド回路,7
はスタンバイ(SBYで表示)回路,8はアクトレジスタを
表す。
本発明は,アクト系になった通信制御装置がネットワ
ークインタフェースから取り出したクロック信号をタイ
マカウンタにより計数し,パワーオン検出後の所定の時
間内に通信制御装置内のCPUによるアクセス動作が発生
しないとタイマカウンタがオーバーフローして系切替え
を行うことにより自律的に自系をスタンバイ状態にす
る。
[作用] ネットワークインタフェース1では上位のローカルス
イッチ(第4図のLSW38)からのデータ信号を光モジュ
ール11で受けとる。この光モジュール11で信号中からク
ロックを抽出してセレクタ10を介して通信制御装置2の
タイマカウンタ3に入力して,カウントを行う。光モジ
ュール11で信号を検出しない場合は,セレクタ10を切替
えて,自走クロック12で発生するクロックが出力されタ
イマカウンタ3に入力する。
この通信制御装置2は,アクトまたはスタンバイの状
態でパワーオンした場合,パワーオン検出回路4は装置
の各部の電源が立ち上がるまで“L"の出力をアンド回路
6に供給し,立ち上がった後は,“H"信号を発生して,
電源オン時にタイマカウンタ3からのオーバーフロー信
号の出力を禁止する。
タイマカウンタ3はネットワークインタフェース1か
らのクロックを計数する。もし,この通信制御装置2内
の図示しないCPUが正常に動作していれば,一定時間間
隔でCPUからのライトアクセスが発生し,それに応じて
リセット回路5が駆動されてクリア信号を発生する。こ
の信号はタイマカウンタ3をリセットすると共に,パワ
ーオン検出回路4をセットする。これによりパワーオン
検出回路4からは何の影響も生じない。
これにより,電源オンの後パワーオン検出出力が発生
した後に,CPUの障害等によりリセット回路5が駆動され
ないと,タイマカウンタ3の計数が進められてオーバー
フロー出力を発生する。
すると,アンド回路6を通って,スタンバイ回路7を
駆動すると共に,他系リセット信号を発生する。スタン
バイ固定部7は,この入力を受け取るとアクトレジスタ
8に自系をスタンバイに設定する信号を発生する。これ
によりアクトレジスタ8の状態が切替わり自系アクト出
力として“L"が発生し,自系がスタンバイ状態であるこ
とを表示する。この信号は他系の同様な構成のアクトレ
ジスタに供給されて,他系はアクト状態に切替わる。
また,他系からは他系アクトの信号が入力され,“H"
なら他系がアクト,“L"なら他系がスタンバイであるこ
とを表示する。
アンド回路6から出力される他系リセット信号は,他
系のプロセッサがスタンバイの処理を行っているのをア
クトの処理にするためにリセットする信号である。
このようにして,アクト状態で通信制御装置のCPUが
電源投入後に全く動作しない場合や,動作開始後に障害
が発生すると,自系をスタンバイ状態にし他系をアクト
系にすることができる。
また,タイマカウンタのクロック源として通信線(ネ
ットワークインタフェース)から取り出すので,通信制
御装置のクロック発振器に障害が発生しても正確に検出
動作を行うことができる。
[実施例] 第2図は実施例の構成図である。
第2図において,20は手動キー(keyで表示),21はノ
ア回路,22,24はアンド回路,23はオア回路であり,20〜24
は上記第1図のアクトレジスタ8に対応する構成であ
る。また,25はパワーオンリセットパルス作成部,26はフ
リップフロップ回路1(FF1という),27はオア回路,28
は第1図のスタンバイ回路7に対応するフリップフロッ
プ回路2(FF2という),29は第1図のタイマカウンタに
対応するウオッチドッグタイマである。
動作を説明すると,当該通信制御装置(DLCC)がアク
ト系になった時,ウオッチドッグタイマ29は第1図に示
すネットワークインタフェース(NWIF)からのクロック
をカウントして,CPUからのアクセスにより発生するウオ
ッチドッグタイマクリアパルスによりリセットされ,所
定時間内にリセットされないとキャリーオーバー(co)
を発生する。なお,このウオッチドッグタイマ29は,プ
ロセッサ暴走時のチェック用に使用されるものと同様の
タイマである。
パワーオンリセットパルス作成部25は電源投入して当
該通信制御装置内の各部が立ち上った時間にパワーオン
リセットパルスを発生して必要な回路に供給すると同時
に,FF1(26)とFF2(28)をリセットする。これにより,
FF1の端子Qから“L"(論理“0"に対応)出力,FF2から
“H"(論理“1"に対応)出力が発生するので,パワーオ
ンした後にパワーオンリセットパルスが発生するまでの
時間内にウオッチドッグタイマ29からのキャリーオーバ
ー出力による系切替の発生を防止する。
この後,CPUが動作してそのアクセス動作によりウオッ
チドッグタイマクリアパルスが一定時間内に発生すると
ウオッチドッグタイマ29がリセットされ,キャリーオー
バは発生しない。
もし,パワーオン後にCPUが何らかの障害により動作
しなかった場合は,FF1,FF2がリセット状態の時にウオッ
チドッグタイマからキャリーオーバが発生(一定時間
“L"レベルとなるパルス)する。この“L"の立ち下げ信
号がFF2のクロック端子に入力すると,D(データ)端子
に電源電圧(+5V)が常時供給されているので,FF2の出
力端子は“L"となる。
アクトレジスタを構成する回路20〜24では,通常,手
動キー20がオン状態にあり,“L"動作がノア回路21に入
力され,ノア回路21の他方の入力としてアンド回路24の
出力が入力され,アンド回路24からの出力が“H"の場
合,ノア回路21から“L"出力が発生し,当該通信制御装
置がアクト系であることを表示し,“L"の場合ノア回路
21から“H"出力が発生しスタンバイであることを表示す
る。
アンド回路24の入力の1つである自系SBY化信号は,
自通信制御装置がアクトにだけファームウェアによりア
クセス可能な自系スタンバイ化レジスタからの信号であ
り,アクト時に自装置をスタンバイ化するために発生す
る信号(“L"パルス)である。この信号はアンド回路24
に入力して出力を“L"とし,ノア回路21の出力を“H"に
することによりこの通信制御装置をスタンバイに切替え
る。
次にアンド回路22はアイソレーション(ISOL)指示入
力であり,当該通信制御装置がアクト状態の時,その状
態を保持してスタンバイへ切替えさせないことを指示す
る入力である。すなわち,このISOL指示(“H"の信号)
は,アンド回路24から“H"が発生している時指示される
とアンド回路22,オア回路23を介してアンド回路24に供
給され,他の入力が“H"であれば,アンド回路24の出力
は“H"となって,ノア回路21の出力を“0"に維持する。
オア回路23の他の入力である「他系DLCC−ACT」は,
他系通信制御装置からのアクト(またはスタンバイ)状
態を表す信号が入力され,他系に設けられた第2図と同
様の構成の回路からの信号(他系のノア回路21の出力)
が入力される。即ち,他系がアクトなら“L"(論理
“0")が入力し,スタンバイなら“H"(論理“1")が入
力する。これにより,自系と他系の状態は,アクト/ス
タンバイの互いに異なる一方の状態に切替えられる。
[発明の効果] 本発明によれば二重化された通信制御装置のCPUの障
害や,クロック発振回路の障害等を早期に検出して切替
えることができるのでシステム全体の信頼性を向上する
ことができる。
【図面の簡単な説明】
第1図は本発明の基本構成図,第2図は実施例の構成
図,第3図は従来のISDN対応のディジタル交換システム
の構成図,第4図は従来の構成を改良したシステムの構
成図である。 第1図中, 1:ネットワークインタフェース(NWIF) 2:通信制御装置(DLCC) 3:タイマカウンタ 4:パワーオン検出回路 5:リセット回路 6:アンド回路 7:スタンバイ(SBY)回路 8:アクトレジスタ

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】ディジタル交換機の多数のディジタル加入
    者回路と上位装置用のインタフェース部との間に設けら
    れ,上位装置及びディジタル加入者回路のインターフェ
    ース制御をプロセッサとファームウェアにより実行する
    と共に二重化された上位装置のアクト/スタンバイの状
    態と独立してアクト/スタンバイ制御を行う二重化通信
    制御装置において, 上位装置用のインタフェース部で検出されたクロック信
    号をウオッチドッグタイマに入力し,前記プロセッサの
    動作によるリセットが発生しないと自装置をスタンバイ
    に固定し,他系の装置をアクトに切替えることを特徴と
    する二重化通信制御装置の系切替方式。
JP28088390A 1990-10-19 1990-10-19 二重化通信制御装置の系切替方式 Expired - Fee Related JP2601560B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP28088390A JP2601560B2 (ja) 1990-10-19 1990-10-19 二重化通信制御装置の系切替方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28088390A JP2601560B2 (ja) 1990-10-19 1990-10-19 二重化通信制御装置の系切替方式

Publications (2)

Publication Number Publication Date
JPH04156156A JPH04156156A (ja) 1992-05-28
JP2601560B2 true JP2601560B2 (ja) 1997-04-16

Family

ID=17631274

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28088390A Expired - Fee Related JP2601560B2 (ja) 1990-10-19 1990-10-19 二重化通信制御装置の系切替方式

Country Status (1)

Country Link
JP (1) JP2601560B2 (ja)

Also Published As

Publication number Publication date
JPH04156156A (ja) 1992-05-28

Similar Documents

Publication Publication Date Title
US7010715B2 (en) Redundant control architecture for a network device
EP0186006B1 (en) Multiprocessor system
CA1217871A (en) Duplex central processing unit synchronization circuit
JPS6122336B2 (ja)
US6098143A (en) Remote server management device
CN107807630A (zh) 一种主备设备的切换控制方法、其切换控制系统及装置
US6795933B2 (en) Network interface with fail-over mechanism
JP2601560B2 (ja) 二重化通信制御装置の系切替方式
CN109388216B (zh) 启动装置、网络设备的单板及网络设备
US6226699B1 (en) Method and apparatus for clock selection and switching
EP0423773A2 (en) Emergency resumption processing apparatus for an information processing system
JP2736474B2 (ja) データ処理装置
KR100364780B1 (ko) 통신 시스템의 정상회로 선택 장치
KR970002883B1 (ko) 다중 프로세서에서의 공통 버스 점유권 요구 방법
KR0144824B1 (ko) 다수의 노드 장치들에 대한 장애발생 및 장애복구 감지회로
JPS5937753A (ja) デ−タ伝送装置
JPH0651863A (ja) シリアル・データ通信制御装置
JP3374075B2 (ja) 二重化計算機システム
JPS61103252A (ja) 障害解析用メモリ装置
JPH08263436A (ja) データ転送装置
JP2000049841A (ja) 通信システム
SU1259278A1 (ru) Устройство сопр жени процессоров в многопроцессорной вычислительной системе с измен емой конфигурацией
JPH06334653A (ja) 出力メッセージ制御回路
KR20000044392A (ko) 다수의 프로세서간 인터페이스 장치
JPH07111700B2 (ja) ダウン・コード収集回路

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees