KR101966712B1 - 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 메모리 프래그먼트 - Google Patents
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Abstract
프로세서의 복수의 메모리 프래그먼트를 이용하여 명령어를 실행하는 시스템이 개시된다. 시스템은 입력 명령어 시퀀스를 수신하는 글로벌 프론트 엔드 스케줄러를 포함하고, 글로벌 프론트 엔드 스케줄러는 입력 명령어 시퀀스를 복수의 명령어 코드 블록으로 분할하고 코드 블록의 명령어들 간의 상호의존성을 기술하는 복수의 승계 벡터를 생성한다. 시스템은 글로벌 프론트 엔드 스케줄러에 의해 할당된 코드 블록을 수신하도록 결합된 프로세서의 복수의 가상 코어를 더 포함하고, 각 가상 코어는 복수의 분할가능한 엔진의 자원들의 각 부분집합을 포함하고, 코드 블록은 가상 코어 모드에 따라 그리고 각 승계 벡터에 따라 분할가능한 엔진을 이용하여 실행된다. 분할가능한 엔진에 복수의 메모리 프래그먼트가 결합되어 데이터 저장을 제공한다.
Description
관련 출원에 대한 상호 참조
본 출원은 2011년 3월 25일 모하메드 에이. 압달라(Mohammad A. Abdallah)에 의해 "MEMORY FRAGMENTS FOR SUPPORTING CODE BLOCK EXECUTION BY USING VIRTUAL CORES INSTANTIATED BY PARTITIONABLE ENGINES"이라는 명칭으로 출원되어 동시 계류 중이고 공동으로 양도된 미국 가특허 출원 제61/467,940호의 우선권을 주장하며, 이 가특허 출원은 본 명세서에서 그 전체가 참조 문헌으로 인용된다.
본 출원은 2007년 4월 12일 모하메드 에이. 압달라(Mohammad A. Abdallah)에 의해 "APPARATUS AND METHOD FOR PROCESSING AN INSTRUCTION MATRIX SPECIFYING PARALLEL IN DEPENDENT OPERATIONS"이라는 명칭으로 출원되어 동시 계류 중이고 공동으로 양도된 미국 특허 출원 제2009/0113170호와 관련되며, 이 특허 출원은 본 명세서에서 그 전체가 참조 문헌으로 인용된다.
본 출원은 2007년 11월 14일 모하메드 에이. 압달라(Mohammad A. Abdallah)에 의해 "APPARATUS AND METHOD FOR PROCESSING COMPLEX INSTRUCTION FORMATS IN A MULTITHREADED ARCHITECTURE SUPPORTING VARIOUS CONTEXT SWITCH MODES AND VIRTUALIZATION SCHEMES"이라는 명칭으로 출원되어 동시 계류 중이고 공동으로 양도된 미국 특허 출원 제2010/0161948호와 관련되며, 이 특허 출원은 본 명세서에서 그 전체가 참조 문헌으로 인용된다.
본 발명은 일반적으로 디지털 컴퓨터 시스템에 관한 것으로, 특히, 명령어 시퀀스(instruction sequence)를 포함하는 명령어를 선택하는 시스템 및 방법에 관한 것이다.
프로세서는 의존적이거나 완전히 독립적인 다중 작업을 처리하는 것이 요구된다. 이러한 프로세서의 내부 상태는 일반적으로 매 특정 프로그램 실행 순간마다 다른 값을 유지할 수 있는 레지스터로 이루어진다. 매 프로그램 실행 순간마다, 내부 상태 이미지를 프로세서의 아키텍처 상태라고 한다.
다른 기능(function)(예를 들면, 다른 스레드(thread), 프로세스 또는 프로그램)을 실행하기 위해 코드 실행이 전환되면, 내부 레지스터를 이용하여 새로운 기능이 그의 새로운 상태를 구축할 수 있도록 기계/프로세서의 상태가 저장되어야 한다. 새로운 기능이 중단되면, 그의 상태는 폐기될 수 있고 이전 상황(context)의 상태가 복원되고 실행이 재개된다. 이러한 전환 프로세스는 상황 전환(context switch)이라고 하며 일반적으로 특히 많은 수의(예를 들면, 64, 128, 256개) 레지스터 및/또는 비순차적(out of order) 실행을 채용하는 현대의 아키텍처의 경우 수십 또는 수백 사이클을 포함한다.
스레드 인지(thread-aware) 하드웨어 아키텍처에서는, 하드웨어가 제한된 수의 하드웨어 지원 스레드의 다중 상황 상태를 지원하는 것이 통상적이다. 이 경우, 하드웨어는 각 지원 스레드마다 모든 아키텍처 상태 요소를 이중화(duplicate)한다. 이는 새로운 스레드를 실행할 때 상황 전환의 필요성을 제거한다. 그러나, 이는 여전히 여러 단점, 즉 하드웨어에서 지원하는 각 추가 스레드마다 모든 아키텍처 상태 요소(즉, 레지스터)를 이중화하는 면적, 전력 및 복잡성을 갖는다. 또한, 만일 소프트웨어 스레드의 수가 명시적으로 지원되는 하드웨어 스레드의 수를 초과하면, 여전히 상황 전환이 수행되어야 한다.
이러한 문제는 병렬성(parallelism)이 많은 수의 스레드를 요구하는 미세 입도 단위(fine granularity basis)를 필요로 하기 때문에 보편화되고 있다. 상황 상태 하드웨어 저장을 이중화하는 하드웨어 스레드 인지 아키텍처는 스레드되지 않은(non-threaded) 소프트웨어 코드에 도움이 되지 못하고 단지 스레드된 소프트웨어에 대한 상황 전환 횟수만 줄여준다. 그러나, 그러한 스레드는 일반적으로 조립자(coarse grain) 병렬성을 위해 구축되어, 결과적으로 개시 및 동기화를 위해 소프트웨어 오버헤드를 가중시켜, 효율적인 스레딩 개시/자동 생성없이, 기능 호출(calls) 및 루프 병렬 실행과 같은 미립자(fine grain) 병렬성을 남긴다. 설명된 그러한 오버헤드는 비명시적이고/쉽게 병렬화되고/스레드된(threaded) 소프트웨어 코드용 최신식 컴파일러 또는 사용자 병렬성 기술을 이용한 그러한 코드의 자동 병렬화의 어려움을 수반한다.
일 실시예에서, 본 발명은 프로세서의 복수의 메모리 프래그먼트(memory fragments)를 이용하여 명령어(instructions)를 실행하는 시스템으로 구현된다. 시스템은 입력 명령어 시퀀스(incoming instruction sequence)를 수신하는 글로벌 프론트 엔드 스케줄러(global front end scheduler)를 포함하고, 글로벌 프론트 엔드 스케줄러는 입력 명령어 시퀀스를 복수의 명령어 코드 블록(code blocks)으로 분할하고 코드 블록의 명령어들 간의 상호의존성(interdependencies)을 기술하는 복수의 승계 벡터(inheritance vectors)를 생성한다. 시스템은 글로벌 프론트 엔드 스케줄러에 의해 할당된 코드 블록을 수신하도록 결합된 프로세서의 복수의 가상 코어를 더 포함하고, 각 가상 코어는 복수의 분할가능한 엔진(partitionable engines)의 자원들의 각 부분집합(a respective subset of resources)을 포함하고, 코드 블록은 가상 코어 모드에 따라 그리고 각 승계 벡터에 따라 분할가능한 엔진을 이용하여 실행된다. 분할가능한 엔진에 복수의 메모리 프래그먼트가 결합되어 데이터 저장을 제공한다.
본 발명의 다른 실시예는 공통 스케줄러, 공통 레지스터 파일 및 공통 메모리 서브시스템을 이용하여 프로세서의 복수의 분할가능한 엔진의 프래그먼트된(fragmented) 어드레스 공간을 구현한다. 분할가능한 엔진은 복수의 가상 코어를 구현하는데 이용될 수 있다. 프래그먼테이션(fragmentation)은 추가의 가상 코어가 명령어 시퀀스를 협력하여 실행하게 하여 마이크로프로세서 성능의 스케일링을 가능하게 한다. 프래그먼테이션 계층은 각 캐시 계층(예를 들면, L1 캐시, L2 캐시, 및 공통 레지스터 파일)에 걸쳐 동일할 수 있다. 프래그먼테이션 계층은 어드레스 비트를 이용하여 어드레스 공간을 프래그먼트들로 분할할 수 있으며, 이 경우 어드레스 비트는 프래그먼트들이 캐시 라인 경계(cache line boundaries) 이상에 있고 페이지 경계(page boundaries) 미만에 있도록 이용된다. 각 프래그먼트는 저장을 위해 다중 포트 뱅크 구조(multiport bank structure)를 이용하도록 구성될 수 있다.
전술한 바는 본 발명의 개요이므로, 필요에 의해 상세 내용을 간략화하고, 일반화하고 생략하여, 결과적으로 당업자는 전술한 개요가 단지 예시적인 것에 불과하고 어떤 식으로든 한정되는 것으로 의도되지 않음을 인식할 것이다. 청구항에 의해서만 정의되는 본 발명의 다른 양태, 본 발명의 특징, 및 이점은 후술하는 비제한적인 상세한 설명을 통해 명백해질 것이다.
본 발명은 같은 참조 부호가 유사한 구성 요소를 지칭하는 첨부 도면에서 예를 들어 제한없이 예시된다.
도 1a는 글로벌 프론트 엔드에서 코드 블록 및 승계 벡터를 생성하여 이들의 각 분할가능한 엔진에서 코드 시퀀스의 실행을 지원하는 방식의 개요를 도시한다.
도 1b는 본 발명의 일 실시예에 따른 다중 코어 프로세서의 세그먼트된 스케줄러 및 레지스터 파일, 글로벌 상호접속부 및 프래그먼트된 메모리 서브시스템을 포함하여 분할가능한 엔진 및 이들의 구성 요소의 개요도를 도시한다.
도 2는 본 발명의 일 실시예에 따른 스케줄러 흐름도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 상호접속부를 갖는, 오퍼랜드 및 결과를 저장하는 세그먼트된 레지스터 파일을 도시하는 예시적인 하드웨어 회로도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 글로벌 프론트 엔드 페치 & 스케줄러를 도시하는 도면을 도시한다.
도 5는 본 발명의 일 실시예에 따른 많은 가상 코어에 걸친 명령어 분산의 대안의 구현예를 도시한다.
도 6은 본 발명의 일 실시예에 따른 대응하는 복수의 레지스터 파일 및 오퍼랜드 & 결과 버퍼를 갖는 복수의 레지스터 세그먼트를 도시한다.
도 7은 본 발명의 일 실시예에 따른 다중 코어 프로세서의 프래그먼트된 메모리 서브시스템의 좀 더 구체적인 도면을 도시한다.
도 8은 본 발명의 일 실시예에 따라 어드레스 생성에 의해 어드레스 비트를 얼마나 이용하여 프래그먼트들을 열거할 수 있는지를 묘사하는 도면을 도시한다.
도 9는 본 발명의 실시예에 의해 로드 및 저장을 어떻게 처리하는지에 대한 도면을 도시한다.
도 10은 본 발명의 일 실시예에 따라 프래그먼트들을 두 개 이상의 영역으로 분리할 수 있는 방식을 도시한다.
도 11은 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 가상 코어를 논리 코어에 대응하는 물리 코어로 구성하는 프로세서의 동작 모드를 도시한다.
도 12는 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 가상 코어를 논리 코어에 대응하는 소프트 코어로 구성하는 프로세서의 동작 모드를 도시한다.
도 13은 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 가상 코어를 단일 논리 코어에 대응하는 소프트 코어로 구성하는 프로세서의 동작 모드를 도시한다.
도 14는 본 발명의 일 실시예에 따라 논리 코어 및 가상 코어 기능을 지원하는데 이용되는 프래그먼트 세그먼테이션의 예시적인 구현예를 도시한다.
도 15는 본 발명의 일 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 16은 본 발명의 대안의 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 17은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 많은 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 18은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 하나의 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 19는 본 발명의 일 실시예에 따라 물리 대 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러(common partition schedulers)를 도시한다.
도 20은 본 발명의 일 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러의 대안의 구현예를 도시한다.
도 21은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 레지스터 파일, 및 공통 분할 스케줄러를 도시한다.
도 22는 본 발명의 일 실시예에 따라 많은 소프트 코어 대 하나의 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 레지스터 파일, 및 공통 분할 스케줄러를 도시한다.
도 23은 본 발명의 일 실시예에 따른 예시적인 마이크로프로세서 파이프라인의 도면을 도시한다.
도 1a는 글로벌 프론트 엔드에서 코드 블록 및 승계 벡터를 생성하여 이들의 각 분할가능한 엔진에서 코드 시퀀스의 실행을 지원하는 방식의 개요를 도시한다.
도 1b는 본 발명의 일 실시예에 따른 다중 코어 프로세서의 세그먼트된 스케줄러 및 레지스터 파일, 글로벌 상호접속부 및 프래그먼트된 메모리 서브시스템을 포함하여 분할가능한 엔진 및 이들의 구성 요소의 개요도를 도시한다.
도 2는 본 발명의 일 실시예에 따른 스케줄러 흐름도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 상호접속부를 갖는, 오퍼랜드 및 결과를 저장하는 세그먼트된 레지스터 파일을 도시하는 예시적인 하드웨어 회로도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 글로벌 프론트 엔드 페치 & 스케줄러를 도시하는 도면을 도시한다.
도 5는 본 발명의 일 실시예에 따른 많은 가상 코어에 걸친 명령어 분산의 대안의 구현예를 도시한다.
도 6은 본 발명의 일 실시예에 따른 대응하는 복수의 레지스터 파일 및 오퍼랜드 & 결과 버퍼를 갖는 복수의 레지스터 세그먼트를 도시한다.
도 7은 본 발명의 일 실시예에 따른 다중 코어 프로세서의 프래그먼트된 메모리 서브시스템의 좀 더 구체적인 도면을 도시한다.
도 8은 본 발명의 일 실시예에 따라 어드레스 생성에 의해 어드레스 비트를 얼마나 이용하여 프래그먼트들을 열거할 수 있는지를 묘사하는 도면을 도시한다.
도 9는 본 발명의 실시예에 의해 로드 및 저장을 어떻게 처리하는지에 대한 도면을 도시한다.
도 10은 본 발명의 일 실시예에 따라 프래그먼트들을 두 개 이상의 영역으로 분리할 수 있는 방식을 도시한다.
도 11은 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 가상 코어를 논리 코어에 대응하는 물리 코어로 구성하는 프로세서의 동작 모드를 도시한다.
도 12는 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 가상 코어를 논리 코어에 대응하는 소프트 코어로 구성하는 프로세서의 동작 모드를 도시한다.
도 13은 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 가상 코어를 단일 논리 코어에 대응하는 소프트 코어로 구성하는 프로세서의 동작 모드를 도시한다.
도 14는 본 발명의 일 실시예에 따라 논리 코어 및 가상 코어 기능을 지원하는데 이용되는 프래그먼트 세그먼테이션의 예시적인 구현예를 도시한다.
도 15는 본 발명의 일 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 16은 본 발명의 대안의 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 17은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 많은 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 18은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 하나의 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 19는 본 발명의 일 실시예에 따라 물리 대 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러(common partition schedulers)를 도시한다.
도 20은 본 발명의 일 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러의 대안의 구현예를 도시한다.
도 21은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 레지스터 파일, 및 공통 분할 스케줄러를 도시한다.
도 22는 본 발명의 일 실시예에 따라 많은 소프트 코어 대 하나의 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 레지스터 파일, 및 공통 분할 스케줄러를 도시한다.
도 23은 본 발명의 일 실시예에 따른 예시적인 마이크로프로세서 파이프라인의 도면을 도시한다.
비록 본 발명이 일 실시예와 관련하여 설명되었지만, 본 발명은 본 명세서에서 기술된 특정 형태로 한정되는 것으로 의도되지 않는다. 반대로, 본 발명은 첨부의 특허청구범위에 규정된 바와 같은 본 발명의 범주 내에 적절히 속할 수 있는 그러한 대안예, 변형예, 및 등가물을 망라하는 것으로 의도된다.
이하의 상세한 설명에서는, 구체적인 방법 순서, 구조, 구성 요소, 및 접속과 같은 많은 구체적인 세부 내용이 기술되었다. 그러나, 이러한 구체적인 세부 내용 및 다른 구체적인 세부 내용은 본 발명의 실시예를 실시하는데 이용되지 않아도 된다는 것을 알아야 한다. 다른 경우에, 본 설명을 불필요하게 불명확하게 하지 않도록 하기 위해 공지의 구조, 구성 요소, 또는 접속은 생략되거나, 특별히 구체적으로 설명되지 않았다.
본 명세서 내에서, "일 실시예" 또는 "실시예"라는 언급은 이러한 실시예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 일 실시예에 포함된다는 것을 의미하는 것으로 의도된다. 본 명세서 내 여러 곳에서 "일 실시예에서"라는 문구의 출현은 반드시 모두가 같은 실시예를 말하는 것은 아니고, 다른 실시예의 상호 배타적인 별개의 또는 대안의 실시예도 아니다. 또한, 다른 실시예가 아닌 일부 실시예에서 드러날 수 있는 다양한 특징이 설명된다. 마찬가지로, 다른 실시예가 아닌 일부 실시예의 요건일 수 있는 여러 요건이 설명된다.
다음의 상세한 설명 중 일부분은 컴퓨터 메모리 내에서 데이터 비트에 대한 절차, 단계, 논리 블록, 처리, 및 다른 기호적 동작 표현과 관련하여 제시된다. 이러한 설명 및 표현은 데이터 처리 기술에 숙련된 자에 의해 이들의 작업 결과를 본 기술 분야에 숙련된 자들에게 가장 효과적으로 전달하기 위해 사용되는 수단이다. 본 명세서에서, 절차, 컴퓨터 실행 단계, 논리 블록, 프로세스 등은 일반적으로 원하는 결과에 이르는 단계 또는 명령어의 자체 일관적(self-consistent) 시퀀스로 표현된다. 이러한 단계는 물리량의 물리적 조작을 필요로 한다. 일반적으로, 반드시는 아니지만, 이러한 양은 컴퓨터 판독가능한 저장 매체의 전기 또는 자기 신호의 형태를 취하고 컴퓨터 시스템에서 저장되고, 전송되고, 결합되고, 비교되고, 그렇지 않고 조작될 수 있다. 주로 보편적인 사용의 이유로, 때때로 이러한 신호를 비트, 값, 요소, 기호, 문자, 용어, 또는 번호 등으로 언급하는 것이 편리한 것으로 입증되었다.
그러나, 이러한 용어 및 유사 용어는 모두 적절한 물리량과 연관되고 단지 이러한 양에 적용된 편리한 표시라는 것을 유념하여야 한다. 이하의 설명에서 명백하듯이 특별히 달리 언급하지 않는 한, 본 발명 전체에서 "처리하는" 또는 "액세스하는" 또는 "기록하는" 또는 "저장하는" 또는 "복제하는" 등과 같은 용어를 이용하는 설명은 컴퓨터 시스템의 레지스터 및 메모리 및 다른 컴퓨터 판독가능한 매체 내에서 물리(전자)량으로 표현된 데이터를 조작하여 컴퓨터 시스템 메모리 또는 레지스터 또는 다른 그러한 정보 저장, 전송 또는 디스플레이 장치 내에서 물리량으로 유사하게 표현된 다른 데이터로 변환하는 컴퓨터 시스템, 또는 유사 전자 컴퓨팅 장치의 동작 및 프로세스를 말한다.
본 발명의 실시예는 공통 글로벌 프론트 엔드 스케줄러(common global front end scheduler), 복수의 세그먼트된(segmented) 레지스터 파일, 및 메모리 서브시스템을 이용하여 다중 코어 프로세서의 다중 코어의 프래그먼트된(fragmented) 어드레스 공간을 구현한다. 일 실시예에서, 프래그먼테이션(fragmentation)은 추가의 가상 코어(virtual cores)(예를 들면, 소프트 코어(soft cores))가 하나 이상의 스레드(threads)를 포함하는 명령어 시퀀스(instruction sequences)를 협력하여 실행하게 하여 마이크로프로세서 성능의 스케일링을 가능하게 한다. 프래그먼테이션 계층(fragmentation hierarchy)은 각 캐시(cache) 계층(예를 들면, L1 캐시, L2 캐시, 및 공통 레지스터 파일) 전체에 걸쳐 동일하다. 프래그먼테이션 계층은 어드레스 비트를 이용하여 어드레스 공간을 프래그먼트들로 분할하고, 이 경우 어드레스 비트는 프래그먼트들이 캐시 라인 경계(cache line boundaries) 이상이고 페이지 경계(page boundaries) 미만에 해당하는 비트들에 의해 식별되도록 이용된다. 각 프래그먼트는 저장을 위해 다중 포트 뱅크 구조(multiport bank structure)를 이용하도록 구성된다. 본 발명의 실시예에 대해서는 이하의 도 1a 및 도 1b에서 더 설명된다.
도 1a는 본 발명의 일 실시예에 따른 프로세서의 개요도를 도시한다. 도 1a에 도시된 바와 같이, 프로세서는 글로벌 프론트 엔드 페치(fetch) 및 스케줄러(scheduler)(10) 및 복수의 분할가능한 엔진(partitionable engines)(11-14)을 포함한다.
도 1a는 글로벌 프론트 엔드에서 코드 블록(code blocks) 및 승계 벡터(inheritance vectors)를 생성하여 이들 각각의 분할가능한 엔진에서 코드 시퀀스(code sequences)의 실행을 지원하는 방식의 개요를 도시한다. 각 코드 시퀀스(20-23)는 특정한 가상 코어 실행 모드에 따라 동일한 논리 코어(logical core)/스레드(thread)에 속하거나 서로 다른 논리 코어/스레드에 속할 수 있다. 글로벌 프론트 엔드 페치 및 스케줄러는 코드 시퀀스(20-23)를 처리하여 코드 블록 및 승계 벡터를 생성할 것이다. 이들 코드 블록 및 승계 벡터는 도시된 바와 같이 특정한 분할가능한 엔진(11-14)에 할당된다.
분할가능한 엔진은 선택된 모드에 따라 가상 코어를 구현한다. 분할가능한 엔진은 세그먼트, 프래그먼트 및 복수의 실행 유닛을 포함한다. 분할가능한 엔진 내의 자원들은 다중 모드를 갖는 가상 코어를 구현하는데 이용될 수 있다. 가상 코어 모드에 의해 제공되는 바와 같은, 하나의 소프트 코어, 또는 많은 소프트 코어는 하나의 논리 코어/스레드를 지원하도록 구현될 수 있다. 도 1a의 실시예에서, 선택된 모드에 따라, 가상 코어는 하나의 논리 코어/스레드 또는 네 개의 논리 코어/스레드를 지원할 수 있다. 가상 코어가 네 개의 논리 코어/스레드를 지원하는 실시예에서, 각 가상 코어의 자원들은 각 분할가능한 엔진에 걸쳐 분산된다. 가상 코어가 하나의 논리 코어/스레드를 지원하는 실시예에서, 모든 엔진의 자원은 그 코어/스레드에 전용(dedicated)된다. 이러한 엔진들은 각 엔진이 각 가상 코어를 포함하는 자원들의 부분집합(a subset of the resources)을 제공하도록 분할된다. 다시 말하면, 가상 코어는 각 엔진(11-14)의 자원들의 부분집합을 포함할 것이다. 이러한 프로세스를 용이하게 하기 위해, 글로벌 상호접속(interconnection) 구조(30)에 의해 각 엔진(11-14)의 자원들 간의 통신이 제공된다. 대안으로, 엔진(11-14)은 엔진(11-14)의 자원이 전용 코어/스레드의 실행을 지원하는데 전용된 물리 모드를 구현하는데 이용될 수 있다. 이러한 방식으로, 엔진에 의해 구현된 소프트 코어는 각 엔진에 걸쳐 분산된 자원을 갖는 가상 코어를 포함한다. 가상 코어 실행 모드에 대해서는 후술하는 이하의 도면에서 더 설명된다.
통상의 코어 구현에서, 단지 하나의 코어/엔진 내의 자원들은 오직 하나의 논리 스레드/코어에만 할당된다는 점을 주목해야 한다. 이와 대조적으로, 본 발명의 실시예에서, 어떤 엔진/코어의 자원들은, 다른 엔진/코어 분할과 전체적으로, 하나의 논리 스레드/코어에 할당되는 가상 코어를 인스턴스화하도록 분할될 수 있다. 또한, 본 발명의 실시예는 동일한 엔진이 많은 전용 코어/스레드, 많은 동적으로 할당된 코어/스레드를 지원하도록 분할될 수 있는 다중 가상 실행 모드를 구현할 수 있거나, 모든 엔진의 모든 자원은 단일 코어/스레드의 실행을 지원하는 실시예를 구현할 수 있다. 이러한 실시예에 대해서는 이하의 설명에서 더 설명된다.
도 1b는 본 발명의 일 실시예에 따른 다중 코어 프로세서의 세그먼트된 스케줄러 및 레지스터 파일, 글로벌 상호접속부(interconnects) 및 프래그먼트된 메모리 서브시스템을 포함하여 분할가능한 엔진 및 이들의 구성 요소의 개요도를 도시한다. 도 1에 도시된 바와 같이, 네 개의 프래그먼트(101-104)가 도시되어 있다. 프래그먼테이션 계층은 각 캐시 계층(예를 들면, L1 캐시, L2 캐시, 및 로드 저장 버퍼(load store buffer))에 걸쳐 동일하다. 각 L1 캐시, 각 L2 캐시 및 각 로드 저장 버퍼 간에는 메모리 글로벌 상호접속부(110a)를 통해 데이터가 교환될 수 있다.
메모리 글로벌 상호접속부는 복수의 코어(예를 들면, 어드레스 연산 및 실행 유닛(121-124))가 프래그먼트된 캐시 계층(예를 들면, L1 캐시, 로드 저장 버퍼 및 L2 캐시)에 언제든지 저장될 수 있는 데이터를 액세스하게 하는 라우팅 매트릭스(routing matrix)를 포함한다. 도 1은 또한 각 프래그먼트(101-104)를 어드레스 연산 및 실행 유닛(121-124)에 의해 메모리 글로벌 상호접속부(110a)를 통해 액세스할 수 있는 방식을 도시한다.
실행 글로벌 상호접속부(110b)는 마찬가지로 복수의 코어(예를 들면, 어드레스 연산 및 실행 유닛(121-124))가 세그먼트된 레지스터 파일 중 어떤 곳에 저장될 수 있는 데이터를 액세스하게 하는 라우팅 매트릭스를 포함한다. 따라서, 코어는 프래그먼트 중 어떤 곳에 저장된 데이터 및 세그먼트 중 어떤 곳에 저장된 데이터를 메모리 글로벌 상호접속부(110a) 또는 실행 글로벌 상호접속부(110b)를 통해 액세스할 수 있다. 또한, 일 실시예에서는, 각각의 공통 분할 페치 및 스케줄러 사이에도 다른 글로벌 상호접속부가 존재한다는 것을 주목해야 한다. 이에 대해서는 각각의 공통 분할 페치 및 스케줄러 사이에서 이들을 접속하는 수평 화살표로 도시되어 있다.
도 1b는 또한 기계 전체의 도면을 갖고, 레지스터 파일 세그먼트 및 프래그먼트된 메모리 서브시스템의 이용을 관리하는 글로벌 프론트 엔드 페치 & 스케줄러(150)를 도시한다. 어드레스 생성은 프래그먼트 정의의 기초를 포함한다. 글로벌 프론트 엔드 페치 & 스케줄러는 명령어 시퀀스를 각 세그먼트의 분할 스케줄러에 할당하여 기능한다. 다음에, 공통 분할 스케줄러는 어드레스 연산 및 실행 유닛(121-124)에서 실행을 위해 그 명령어 시퀀스를 디스패치한다.
일 실시예에서, 공통 분할 페치 및 스케줄러의 기능은 글로벌 프론트 엔드 스케줄러(150)에 통합될 수 있음을 주목해야 한다. 이러한 실시예에서, 세그먼트들은 각각의 공통 분할 페치 및 스케줄러를 포함하지 않을 것이며, 이들 간의 상호접속은 필요하지 않을 것이다.
또한, 도 1a에 도시된 분할가능한 엔진들은 계층적 방식으로 네스티드될 수 있음을 주목해야 한다. 이러한 실시예에서, 제1 레벨의 분할가능한 엔진은 로컬 프론트 엔드 페치 및 스케줄러 및 그에 접속된 다중 2차 분할가능한 엔진을 포함할 것이다.
도 2는 본 발명의 일 실시예에 따른 스케줄러 흐름도를 도시한다. 도 2에 도시된 바와 같이, 추론 스레드 버킷 포인터(Speculative Thread Bucket-pointers), 버킷 소스 및 목적지 목록(destination lists)을 포함하는 버킷 버퍼가 도시되어 있다. 스케줄러 및 실행 버킷은 레지스터 계층 및 레지스터 캐시의 가능성을 포함하여 버킷 디스패치 선택기 및 가상 레지스터 매치(match) 및 판독(read)을 포함한다. 백 엔드(Back end)는 실행된 버킷을 로그하고(logged) 회수(retirement) 전에 예외 순서화(exception ordering)를 실행하는 곳이다. 레지스터 계층/캐시는 또한 이들이 비추론적이고 아키텍처 상태를 갱신할 수 있을 때까지 실행된 버킷 결과의 중간 저장소로도 기능한다. 하기에서는 실행된 버킷을 로그하는 프론트 엔드, 디스패치 단계 및 백 엔드의 한가지 가능한 구현이 개시된다.
도 2는 긴밀하게 결합된 소수의 스레드를 관리하는 버킷 버퍼로부터 다중 버킷 버퍼 및 스레드를 관리하는 하드웨어 회로로 스케일링하는 개념의 방식을 도시한다. 덜 긴밀하게 상호작용할 수 있는 더 많은 수의 스레드를 처리하도록 확장될 수 있는 그러한 회로는 글로벌 프론트 엔드(예를 들면, 도 1에 도시된 글로벌 프론트 엔드 스케줄러(150))로 기술된다.
본 프로세스는 새로운 스레드 매트릭스/버킷/블록을 페치하여 시작하고, 이어서 새로운 스레드 버킷은 버킷 버퍼의 빈(vacant) 버킷 슬롯에 할당된다. 스레드 할당 포인터 어레이(852)의 각 스레드 할당 포인터는 스레드가 물리적으로 그의 명령어 블록/버킷을 그 내부에 위치시키는 것이 허용되도록 하는 버킷 간격으로 구성된다. 그 스레드 각각은 버킷을 그의 인접 공간의 대응 간격 내 버킷 버퍼 어레이에 라운드 로빈(round-robin) 방식으로 계속 할당한다. 각 스레드 공간 내의 버킷/블록에는 새로운 버킷/블록이 할당된 때마다 증분되는 새로운 번호(852)가 할당된다. 버킷(850) 내 각 유효 소스마다, 각 버킷의 유효 소스는 이 소스가 이 버킷 내 명령어에 대해 필요로 된다는 것을 나타내는 유효 판독 비트 "Rv"를 갖는다. 동일 규정에 의해, 이 버킷 내 명령어에 의해 재기록될 각 목적지 레지스터는 그 버킷에 설정된 유효 비트 "Wv"를 갖고 이는 목적지 승계 벡터(853)에 하나의 필드를 갖는다. 새로운 버킷을 버킷 버퍼에 페치할 때, 그 레지스터는 목적지 승계 벡터를 스레드 버킷 할당 포인터(852)가 가리키는 이전에 할당된 버킷에서 승계한다(inherit). 승계 벡터는 이전에 할당된 버킷에서 복사되고 이것은 그 버킷 명령어에 의해 갱신되는 레지스터에 대응하는 유효 목적지 필드에 오버라이트(overwrite)한다. 유효 목적지는 현재 버킷 번호로 표시되는 반면, 무효 목적지는 버킷 내 대응하는 승계 벡터에서 복사된다. 다음에, 그의 포인터를 증분하여 새로 페치된 버킷에 대한 스레드 버킷 포인터가 갱신된다(이는 그의 간격 내에서 랩 어라운드(wrap around)된다).
버킷 디스패치 및 실행 단계에서, 어떤 예외 처리없이 버킷이 실행될 때마다, (버킷 번호를 포함하는) 버킷 실행 플래그(854)가 설정되고, 버킷 버퍼를 통해 브로드캐스트되고(broadcasted), 그 버킷 번호를 갖는 소스를 소스로 갖는 각 버킷 내에서 래치되고/모니터된다. 또한, 버킷 번호를 따라 가상 레지스터 위치에 대한 정보와 같은 다른 관련 정보를 전송하는 것이 가능하다. 소스 버킷의 모든 실행 플래그가 버킷 내에 설정된 경우, 그 버킷 준비(ready) 비트(855)가 설정되고 그 버킷은 디스패치되고 실행될 준비가 되어 있다. 버킷이 어떤 예외도 없이 실행되고 아키텍처 상태를 프로그램의 시퀀스 순서로 갱신할 준비가 되면, 그 버킷을 회수하고(retire) 회수 스레드 포인터(857)는 어레이에서 다음 버킷으로 증분된다. 회수된 버킷 위치는 새로운 버킷에 할당될 수 있다.
그러한 긴밀하게 관련된 스레드는 모두 매트릭스/버킷/블록 버퍼 내에 공존할 수 있고, 각 스레드는 그 스레드에 속하는 연속적인 버킷 간격을 차지할 것이다. 그 스레드의 할당 포인터는 새로운 명령어 버킷을 페치하고 이들을 설명된 라운드 로빈 방식으로 스레드 간격 내에 할당하는 라운드 로빈 방식으로 이러한 버킷 간격 내로 이동한다. 이러한 간격을 구획(sectioning)함에 따라, 전체 버킷 버퍼는 서로 다르거나 동일한 버킷 간격 길이를 갖고 동적으로 분할된다.
본 명세서에서는 명령어 버킷뿐만 아니라 스레드를 위한 승계 벡터 개념이 도입된다. 각 명령어 매트릭스/블록/버킷은 아키텍처 레지스터들 중 특정 레지스터에 기록한다. 할당 단계에서 새로운 각 버킷은 스레드 및 그 자신의 버킷 번호를 기록하는 승계 벡터를 레지스터 필드가 갱신되지 않은 것에 기록하지 않게 하는 이 벡터로 갱신한다. 이러한 버킷 승계 벡터 B_iv(856)는 각 버킷에서 다음 버킷으로 프로그램 순서로 전송된다. 도 2에서, 각 매트릭스는 그 매트릭스의 명령어가 그러한 레지스터에 기록되는 경우 자신의 번호를 아키텍처 목적지 레지스터에 기록하고, 그렇지 않으면 그 값을 그 스레드의 이전 버킷의 B_iv에서 승계한다.
도 3은 본 발명의 일 실시예에 따른 상호접속부를 갖는, 오퍼랜드(operands) 및 결과(results)를 저장하는 세그먼트된 레지스터 파일을 도시하는 예시적인 하드웨어 회로도를 도시한다. 도 3은 실행 글로벌 상호접속부를 통해 복수의 실행 유닛에 결합된 오퍼랜드 결과 버퍼를 도시한다.
도 4는 본 발명의 일 실시예에 따른 글로벌 프론트 엔드 스케줄러를 도시하는 도면을 도시한다. 글로벌 프론트 엔드 스케줄러는 덜 긴밀한 상호작용을 가질 수 있는 더 많은 수의 스레드를 처리하도록 구성된다(예를 들면, 도 1에 도시된 글로벌 프론트 엔드 스케줄러(150)). 이 도면은 하나의 논리 코어로부터의 명령어 시퀀스가 많은 가상 코어에 걸쳐 어떻게 분산되는지를 도시한다. 이러한 프로세스는 해당 기계에 존재하는 각 논리 코어마다 반복될 것이다. 도 4의 "엔진"은 가상 코어의 구성 요소를 포함하며, 여기서 레지스터 파일은 레지스터 파일 레벨의 가상 코어 간 통신의 특징을 보여주기 위해 명시적으로 도시되어 있음을 주목해야 한다.
예를 들면, 도 4에 도시된 바와 같이, 글로벌 프론트 엔드 스케줄러는 스레드 헤더(902)를 처리할 수 있지만, 멀리 떨어져 있는 스레드에 걸친 의존성(dependency) 체크를 실행하기 위해 그 스레드 내에서 실제 명령어를 처리할 필요가 없다. 스레드의 헤더 및 그의 버킷의 서브 헤더는 단지 그 스레드 및 버킷이 기록하는 아키텍처 레지스터(그 명령어의 목적지 레지스터)에 대한 정보만을 포함한다. 그 헤더에 실제 명령어 또는 그 명령어의 소스를 포함시킬 필요가 없다. 실제로, 그 목적지 레지스터 또는 비트 벡터를 목록화(list)하면 충분하고, 이 경우 명령어 목적지에 해당하는 각 레지스터마다 각 개별 비트가 설정된다. 헤더는 물리적으로 그러한 명령어의 헤더로 설정될 필요가 없고, 이는 명령어 정보의 나머지와 함께 저장되거나 저장되지 않을 수 있는 스레드 내 명령어의 목적지 레지스터의 어떤 포맷화된 패킷 또는 콤팩트한 표현일 수 있다.
이러한 글로벌 프론트 엔드는 단지 스레드/블록의 헤더를 프로그램 순서로 페치하고 동적 스레드 및/또는 버킷 승계 벡터(901)(Tiv 및/또는 Biv)를 생성한다. 새로운 스레드가 할당될 때마다, 도시된 바와 같이 오래된 필드를 유지하여 현재 스레드 버킷이 기록되거나 갱신되지 않도록 그 승계 벡터가 전송된다(903). 그러한 승계 벡터는 많은 수의 엔진/코어 또는 프로세서(904)에 분산되고 그 각각은 (각 버킷마다 의존성 벡터에 의해 생성되는 실제 명령어를 페치 및 저장하는) 로컬 프론트 엔드 및 페치 유닛 및 로컬 매트릭스/블록/버킷 버퍼를 로컬 레지스터 파일(905)과 함께 포함할 수 있다. 다음에, 로컬 프론트 엔드는 실제 명령어를 페치하고 글로벌 프론트 엔드에서 얻은 승계 벡터의 정보를 이용하여 실행을 위해 그러한 엔진에 유입되는 명령어의 명령어 소스에 대한 의존성 정보를 채운다. 도 4는 글로벌 프론트 엔드 구현예와 단지 명령어에 대한 간결한 정보만을 이용하여 승계 벡터를 여러 엔진(904)(예를 들면, 단지 그러한 명령어가 기록되는 레지스터)에 유포하는 방식을 예시한다. 헤더에 설정하는데 도움이 되는 다른 정보는 해당 스레드 내 또는 그 스레드에 걸친 제어 경로의 변화에 대한 정보이다. 글로벌 분기(branch) 예측기는 그 스레드에 걸친 제어 흐름을 예측하는데 이용될 수 있고, 그에 따라 이러한 헤더는 분기 목적지 및 오프셋(offsets)을 포함할 수 있다. 제어 흐름을 결정하는 분기 예측기 외에, 하드웨어/컴파일러는 분기의 2개의 제어 경로에 걸친 독립 스레드를 디스패치하기로 결정할 수 있다. 이러한 경우, 나중에 승계 벡터를 이용하여 그들 2개 경로의 실행을 통합할 수 있다. 도 4는 또한 새로운 스레드의 헤더가 글로벌 프론트 엔드에 의해 페치된 경우의 전송 프로세스를 도시한다. 예를 들면, 스레드 2(906)는 전송된 대응하는 승계 벡터(901)를 레지스터(1, 2, 3, 4, 6, 0 및 7)가 T2 레이블(labels)로 갱신되어 얻은 벡터(910)로 갱신할 것이다. 910에서 레지스터 5는 T2 버킷에 의해 기록되지 않고 따라서 그의 레이블은 이전 승계 벡터에서 승계되었다는 점을 주목해야 한다.
한가지 흥미로운 관찰은 레지스터 파일이 코어/엔진들 사이에서 상호 통신(cross communication)을 허용한다는 점이다. 스레드의 명령어 버킷이 로컬 버킷 버퍼에 페치되고 할당되는 한 크로스 엔진에서 필요한 레지스터의 (액세스 지연(latency)을 줄이기 위해) 조기(early) 요청을 신청할 수 있다. 그 때, 아마도 실행을 위해 실제 명령어가 디스패치되기 훨씬 전에 크로스(cross) 엔진 스레드 레퍼런스(engine threads references)를 발행할 수 있도록 소스 의존성 정보가 채워진다. 어떤 경우에도, 명령어는 상호 참조된 소스가 전송되어 도달할 때까지 디스패치되지 않을 것이다. 이러한 상호 참조된 소스는 로컬 다중 스레드된 레지스터 파일 또는 레지스터 캐시에 저장될 수 있다. 비록 이러한 상호 참조된 소스가 로드 저장 버퍼와 유사한 버퍼에 저장될 수 있지만, 메모리 로드 대신에 레지스터 로드로서 로드 저장 버퍼 물리적 저장 및 의존성 체크 기구를 재사용할 수 있다. 엔진/코어에 걸쳐 레지스터 파일을 접속하는데에는 링(ring) 토폴로지 또는 크로스 바(cross bar) 토폴리지 또는 메시 라우트(mesh routed) 상호접속부일 수 있는 많은 토폴로지가 이용될 수 있다.
이하의 설명은 레지스터 파일 세그먼테이션이 엔진 내와 또한 엔진들에 걸쳐 어떻게 이용될 수 있는지를 예시할 수 있다. 버킷이 디스패치된 경우, 그 소스는 둘 다로(동시에 또는 순차적으로) 레지스터 파일 및 레지스터 캐시로 송신된다. 만일 레지스터 파일이 물리적으로 통합되고 스레딩(threading) 지원을 직접 받는 경우, 오퍼랜드는 대응하는 스레드 레지스터 섹션에서 직접 판독된다. 만일 레지스터 파일이 태그를 이용하는 물리적으로 세그먼트된 레지스터 파일을 포함하여 가상 레지스터인 경우, 가상 레지스터 판독의 일환으로 태그 매치(tag match)가 수행되어야 한다. 만일 태그가 매치하면, 세그먼트된 레지스터 파일에서 판독이 일어난다.
소프트웨어 스레드, 하드웨어 생성 스레드, VLIW 실행, SIMD & MIMD 실행뿐만 아니라 비순차적 슈퍼 스칼라(out-of-order super-scalar) 실행의 에뮬레이션을 지원하는 레지스터 아키텍처가 개시된다. 비록 그 레지스터 구조는 물리적으로 세그먼트되지만, 통합된 아키텍처 자원처럼 보인다. 이와 같은 세그먼트된 레지스터는 레지스터 계층 및 레지스터 캐시뿐만 아니라 레지스터 태그를 저장하고 체크하는 기구를 포함할 수 있는 가상 레지스터 파일의 일부이다. 태그 액세스는 의존성 승계 벡터를 활용하는 위치 기반 방식을 이용하는 경우 제거될 수 있다. 이러한 방식은 실행된 버킷 번호가 디스패치 단계 중에 브로드캐스트된 경우 후속 명령어의 모든 소스가 이들의 소스 버킷을 바로 디스패치된/실행된 버킷과 비교하여 그 소스를 위해 준비된 플래그를 설정하는 CAM(content addressable match, 콘텐츠 어드레스가능 매치)를 수행하도록 동작한다. 여기서, 모호성 해결을 위해, 레지스터 번호와 함께 버킷이 실행된 곳의 물리적 위치도 전파될 수 있다.
예를 들면, 각각이 16개의 레지스터를 포함하는 4개의 레지스터 파일 세그먼트가 존재하는 구현예를 고려해보자. 예를 들면, 버킷 #x를 섹션 2로 디스패치할 때, 버킷 번호 x가 버킷 버퍼로 브로드캐스트되고 또한 세그먼트 2의 그의 모든 레지스터를 기록한 버킷 x에 대한 의존성을 갖는 모든 소스가 기록하도록 그와 함께 세그먼트 #2도 브로드캐스트된다. 명령어를 디스패치할 시간이 되면, 그 명령어는 동일한 레지스터 번호가 다른 세그먼트에 존재하더라도 이들의 레지스터를 어떤 다른 세그먼트가 아닌 세그먼트 2에서 판독할 필요가 있다고 인식한다. 이는 또한 태그의 사용을 피하기 위해 레지스터 캐시에도 적용된다. 스레드 정보 외에 승계 벡터가 이 레지스터에 기록하는 명령어 버킷을 어느 엔진에서 할당하였는지를 지정할 수 있는 글로벌 프론트 엔드에 이러한 개념을 확대할 수 있다.
도 5는 본 발명의 일 실시예에 따른 많은 가상 코어에 걸친 명령어 분산에 대한 대안의 구현예를 도시한다. 도 5는 승계 벡터 인코드 세그먼트를 가상 코어에 분산하여 기능하는 런타임 최적화기 스케줄러(550)를 도시한다. 일 실시예에서, 최적화기는 많은 명령어 코드 블록을 고찰하고 모든 코드 블록에 걸쳐 명령어를 재스케줄하여 코드 세그먼트 및 승계 벡터를 생성한다. 최적화기의 목적은 각 가상 코어에서 코드 세그먼트의 중복 실행의 실행 효율을 극대화하는 것일 것이다.
도 6은 본 발명의 일 실시예에 따른 대응하는 복수의 레지스터 파일 및 오퍼랜드 결과 버퍼를 갖는 복수의 레지스터 세그먼트를 도시한다. 도 6에 도시된 바와 같이, 실행 글로벌 상호접속부는 각 레지스터 세그먼트를 복수의 어드레스 연산 및 실행 유닛에 접속한다.
도 6에서 레지스터 세그먼트는 컴파일러/프로그래머에 의해 함께 그룹화되어 MIMD 슈퍼 명령어 매트릭스를 형성하거나, 4개의 하드웨어 섹션 각각에서 개별 스레드가 동시에 실행되는 스레드 모드에서 각 매트릭스가 독립적으로 실행될 수 있는 3개의 실행 모드 중 하나를 구현하는데 이용될 수 있다. 가능한 마지막 실행 모드는 하드웨어 의존성 체크를 이용하여 단일 스레드에서 4개의 서로 다른 명령어 매트릭스를 동적으로 실행하여 4개의 서로 다른 하드웨어 섹션에서 동시에 실행하는 그러한 서로 다른 매트릭스 사이에서 어떤 의존성도 존재하지 않도록 하는 능력이다.
도 6에서 레지스터 파일은 실행 모드에 따라 다르게 구성될 수 있다. 일 모드에서, 레지스터 파일은 4개의 섹션의 MIMD 폭으로 작용하는 MIMD 섹션 레지스터 파일로 또는 이들이 각각 개별 스레드로 기능하는 4개의 개별 레지스터 파일로 기능하는 것으로 보인다. 레지스터 파일은 또한 4개의 섹션이 특정 섹션에서 어떤 레지스터에 기록된 데이터가 다른 섹션의 모든 유닛에 의해 액세스가능한 하나의 통합된 레지스터 파일인 동적 실행 모드를 지원할 수 있다. 그러한 모드 사이의 전환은 개별 스레드 베이스라인 명령어 매트릭스와 MIMD 슈퍼 명령어 매트릭스 스레드 사이에서 서로 다른 실행 모드가 교대할 수 있기 때문이 끊김이 없을 수 있다.
다중 스레드(multithread) 실행 모드에서, 각 레지스터 파일 및 스레드를 실행하는 그의 실행 유닛은 전적으로 다른 레지스터 파일 및 이들의 스레드와 독립적이다. 이는 자신의 레지스터 상태를 갖는 각 스레드와 유사하다. 그러나, 그들 스레드 사이의 의존성은 지정될 수 있다. 스레드에 속하는 각 매트릭스는 그 스레드의 레지스터 파일의 실행 유닛에서 실행될 것이다. 만일 단지 하나의 스레드 또는 스레드되지 않은(non-threaded) 단일 프로그램이 하드웨어에서 실행되는 경우, 그 단일 스레드/프로그램에 속하는 병렬 매트릭스가 다른 섹션의 레지스터에 기록된 결과를 액세스할 수 있게 하기 위해 다음의 방법이 이용된다. 이를 위한 방법은 4개의 레지스터 파일 섹션 중 어느 하나에 대한 어떤 매트릭스 기록 결과가 다른 레지스터 파일 섹션의 그들 레지스터의 복사본을 생성하게 함으로써 이루어진다. 물리적으로, 이는 각 섹션의 기록 포트를 나머지 섹션으로 확장하여 수행된다. 그러나, 이는 각 메모리 셀이 단지 하나의 섹션에서 필요한 기록 포트의 4배를 갖는 효율적인 레지스터 파일을 구축할 수 없기 때문에 스케일링가능하지 않다. 그러한 단일 스레드 레지스터 브로드캐스트 확장에 영향을 받지 않도록 레지스터 파일을 구축하는 기구를 제시한다.
본 발명의 실시예에 사용된 바와 같은 레지스터 세그먼트에 관한 추가 양태는 2007년 11월 14일 모하멘드 에이. 압달라(Mohammad A. Abdallah)에 의해 "APPARATUS AND METHOD FOR PROCESSING COMPLEX INSTRUCTION FORMATS IN A MULTITHREADED ARCHITECTURE SUPPORTING VARIOUS CONTEXT SWITCH MODES AND VIRTUALIZATION SCHEMES"이라는 명칭으로 출원된 미국 특허 출원 제2010/0161948호에서 볼 수 있다.
도 7은 본 발명의 일 실시예에 따른 다중 코어 프로세서의 프래그먼트된 메모리 서브시스템의 좀 더 구체적인 도면을 도시한다. 도 7은 일반적인 스레드 간 및/또는 로드 및 저장 간의 동기화 방식의 종합적 방식 및 구현예를 도시한다. 이 방식은 로드/저장 아키텍처에 걸쳐 및/또는 메모리 레퍼런스(references) 및/또는 스레드의 메모리 액세스에 걸쳐 메모리 레퍼런스의 동기화 및 명확화를 위한 바람직한 방법을 기술한다. 도 7에서는, 레지스터 파일(어드레스 및 또는 데이터 레지스터), 실행 유닛, 어드레스 연산 유닛의 다중 세그먼트, 및 레벨 1 캐시 및/또는 로드 저장 버퍼 및 레벨 2 캐시 및 어드레스 레지스터 상호접속부(1200) 및 어드레스 연산 유닛 상호접속부(1201)의 프래그먼트들을 도시한다. 그러한 프래그먼트된 구성 요소는 그의 중앙집중화된 자원을 여러 엔진으로 프래그먼트하고 분산시켜 하나의 코어/프로세서 내에 구축될 수 있거나 또는 이들은 다중 코어/다중 프로세서 구성에서 서로 다른 코어/프로세서의 구성 요소로 구축될 수 있다. 도면에는 그 프래그먼트들(1211) 중 하나가 프래그먼트 번호 1로 도시되어 있고, 프래그먼트는 큰 번호로(일반적으로 도면에 도시된 바와 같은 N개의 프래그먼트로) 스케일링될 수 있다.
이 기구는 또한 그 엔진/코어/프로세서들 간에서 메모리 아키텍처의 일관성(coherency) 방식으로도 기능한다. 이 방식은 하나의 프래그먼트/코어/프로세서의 어드레스 연산 유닛들 중 하나의 어드레스 연산 유닛의 어드레스 요청에 의해 시작한다. 예를 들면, 어드레스가 프래그먼트 1(1211)에 의해 요청되었다고 가정하자. 이 방식은 자신의 프로그래먼트에 속하는 어드레스 레지스터를 이용하고 및 또는 어드레스 상호접속 버스(1200)를 이용하여 다른 프래그먼트에 걸친 레지스터로부터 그의 어드레스를 얻고 산출할 수 있다. 어드레스를 산출한 후, 이 방식은 캐시 및 메모리에 액세스하는데 이용되는 32비트 어드레스 또는 64비트 어드레스의 레퍼런스 어드레스를 생성한다. 이 어드레스는 일반적으로 태그 필드 및 집합 및 라인 필드로 프래그먼트된다. 이러한 특정 프래그먼트/엔진/코어는 그 어드레스를 그의 로드 저장 버퍼 및/또는 L1 및/또는 L2 어드레스 어레이(1202)에 저장할 것이고, 동시에 이는 압축 기술을 이용하여 (어드레스의 원래 태그 필드보다 적은 수의 비트를 갖는) 태그의 압축 버전을 생성할 것이다.
또한, 서로 다른 프래그먼트/엔진/코어/프로세서는 설정된 필드 또는 설정된 필드의 부분집합을 인덱스로 이용하여 어드레스가 어느 프래그먼트/코어/프로세서에서 유지되는지를 식별할 것이다. 이와 같은 어드레스 설정된 필드 비트에 의한 프래그먼트의 인덱싱은 그 어드레스에 해당하는 메모리 데이터가 또 다른 또는 다른 다중 프래그먼트/엔진/코어/프로세서에 존속할 수 있더라도 특정 프래그먼트/코어/엔진에서 그 어드레스의 소유의 배타성을 보장한다. 각 프래그먼트에서 어드레스 CAM/태그 어레이(1202/1206)가 데이터 어레이(1207)와 결합된 것으로 도시되어 있지만, 이들은 단지 배치 및 레이아웃에 물리적으로 근접하여 또는 심지어 그 둘이 특정 엔진/코어/프로세서에 속하지만, 어드레스 어레이에 유지되는 어드레스와 하나의 프래그먼트 내의 데이터 어레이의 데이터 사이에 어떤 관계도 없다는 사실만으로 결합될 수 있다.
도 8은 본 발명의 일 실시예에 따른 어드레스 생성에 의해 어드레스 비트를 얼마나 이용하여 프래그먼트를 열거할 수 있는지를 도시하는 도면을 도시한다. 본 실시예에서, 프래그먼트는 도 8에 도시된 바와 같이 페이지 경계 이상에 있고 캐시 라인 경계 미만에 있는 어드레스 비트에 의해 규정된다. 본 발명은 유리하게 페이지 경계 이상을 유지하여 가상 어드레스에서 물리적 어드레스로 변환하는 동안 TLB 누락의 발생을 피한다. 본 프로세스는 하드웨어 캐시 계층 내에 정확히 맞는 완벽한 캐시 라인을 갖기 위해 캐시 라인 경계 미만을 유지한다. 예를 들면, 64 바이트의 캐시 라인을 이용하는 시스템에서, 프래그먼트 경계는 마지막 6개 어드레스 비트를 피할 것이다. 이와 비교하여, 32 바이트 캐시 라인을 이용하는 시스템에서, 프래그먼트 경계는 마지막 5개 비트를 피할 것이다. 일단 규정되면, 프래그먼트 계층은 프로세서의 모든 캐시 계층에 걸쳐 동일하다.
도 9는 본 발명의 실시예에 의해 로드 및 저장을 어떻게 처리하는지에 대한 도면을 도시한다. 도 9에 도시된 바와 같이, 각 프래그먼트는 그의 로드 저장 버퍼 및 저장 회수 버퍼와 연관된다. 어떤 주어진 프래그먼트의 경우, 그 프래그먼트 또는 다른 프래그먼트와 연관된 어드레스 범위를 지정하는 로드 및 저장은 처리를 위해 그 프래그먼트의 로드 저장 버퍼로 송신된다. 이들은 코어가 명령어를 비순차적으로 실행함에 따라 비순차적으로 도달할 수 있음을 주목해야 한다. 각 코어 내에서, 그 코어는 자신의 레지스터 파일뿐만 아니라 다른 코어의 레지스터 파일 각각에 액세스할 수 있다.
본 발명의 실시예는 분산형 로드 저장 순서화 시스템을 구현한다. 이 시스템은 다중 프래그먼트에 걸쳐 분산된다. 프래그먼트 내에서, 그 프래그먼트에 의해 로컬 데이터 의존성 체킹이 수행된다. 이는 프래그먼트가 단지 그 특정 프래그먼트의 저장 회수 버퍼 내에서만 로드하고 저장하기 때문이다. 이는 다른 프래그먼트를 고찰하여 데이터 일관성을 유지해야할 필요성을 제한한다. 이러한 방식으로, 프래그먼트 내에서 데이터 의존성은 국부적으로 실행된다.
데이터 일관성에 대해, 저장 디스패치 게이트는 엄격한 프로그램 내 순서 메모리 일관성 규칙에 따라 저장 회수를 실행한다. 저장은 로드 저장 버퍼에 비순차적으로 도달한다. 로드 역시 로드 저장 버퍼에 비순차적으로 도달한다. 동시에, 비순차적 로드 및 저장은 처리를 위해 저장 회수 버퍼로 전송된다. 비록 저장이 소정의 프래그먼트 내에서 순서대로 회수되지만, 이들이 저장 디스패치 게이트로 진행함에 따라 이들은 다중 프래그먼트로부터 비순차적일 수 있음에 유의한다. 저장 디스패치 게이트는 저장이 저장 회수 버퍼에 걸쳐 비순차적으로 상주할 수 있더라도, 그리고 버퍼가 다른 버퍼의 저장에 대해 저장을 저장 디스패치 게이트로 비순차적으로 전송할 수 있더라도, 디스패치 케이트는 이들이 프래그먼트 메모리로 엄격히 순서대로 전송되도록 보장하는 정책을 실행한다. 이는 저장 디스패치 게이트가 저장 회수에 대한 전역 뷰(global view)를 갖고, 또한 단지 저장을 모든 프래그먼트에 걸쳐, 예를 들면, 전역에 순서대로 메모리의 전역 가시측(visible side)에 남기게 하기 때문이다. 이러한 방식으로, 저장 디스패치 게이트는 글로벌 관측자로 기능하여 모든 프래그먼트에 걸쳐 저장을 결국 메모리로 순서대로 확실하게 되돌아가게 한다.
도 10은 본 발명의 일 실시예에 따라 프래그먼트를 두 개 이상의 영역으로 분리할 수 있는 방식을 도시한다. 도 10은 단일 프래그먼트를 다중 영역으로 분리할 수 있는 방식을 도시한다. 영역 분리는 어드레스 생성 처리를 통해 구현될 수 있다. 영역 분리는 로드 저장 체크가 프래그먼트 내에서 수행되어야 하는 방식을 변화시키는데, 그 이유는 이 경우 이들은 프래그먼트 전체에 걸쳐 이루어지는 것과 상반되게 단지 영역별로만 수행되어야 하기 때문이다. 영역 분리는 또한 단일 포트가 서로 다른 영역별로 액세스되는 다중 포트 메모리와 같이 단일 포트 메모리가 동작할 수 있게 하는 이점이 있다.
도 11은 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 분할가능한 엔진의 하드웨어 자원을 논리 코어처럼 기능시키는데 이용하는 프로세서의 동작 모드를 도시한다. 본 실시예에서, 가상 코어의 엔진의 하드웨어 자원은 물리 코어로 구성된다. 도 11의 모드에서, 각 물리 코어는 논리 코어로 기능하도록 구성된다. 다중 스레드된 애플리케이션 및 다중 스레드된 기능은 애플리케이션의 소프트웨어의 스레드된 프래그램가능성에 달려 있다.
도 12는 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 소프트 코어를 논리 코어처럼 기능시키는데 이용하는 프로세서의 동작 모드를 도시한다. 본 실시예에서, 가상 코어의 분할가능한 엔진은 복수의 소프트 코어를 지원할 것이다. 도 12의 모드에서, 각 소프트 코어는 논리 코어로 기능하도록 구성된다. 다중 스레드된 애플리케이션 및 다중 스레드된 기능은 애플리케이션의 소프트웨어의 스레드된 프래그램가능성에 달려 있다.
도 13은 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 소프트 코어를 단일 논리 코어처럼 기능시키는데 이용하는 프로세서의 동작 모드를 도시한다. 도 13의 모드에서, 각 소프트 코어는 단일 논리 코어로 기능하도록 구성된다. 이러한 구현예에서, 단일 스레드된 애플리케이션은 높은 단일 스레드된 성능을 성취하기 위해 협력하여 실행되는 가상 코어 사이에서 분할되고 할당되는 그의 명령어 시퀀스를 갖는다. 이러한 방식으로, 단일 스레드된 성능은 부가적인 소프트 코어의 추가에 따라 스케일링될 수 있다.
프로세서의 동작 모드를 선택할 때 많은 방법이 이용될 수 있다. 많은 수의 엔진(예를 들면, 8개 엔진, 12개 엔진 등)을 구비한 프로세서의 경우, 많은 소프트 코어는 단일 논리 코어로 기능하도록 구성될 수 있고, 반면에 나머지 코어는 다른 모드에서 동작할 수 있다. 이러한 특성에 따라 지능형 자원 분할은 최대의 하드웨어 이용 및/또는 최소 낭비의 소비 전력을 보장할 수 있다. 예를 들면, 일 실시예에서, 코어(예를 들면, 소프트 또는 논리)는 실행하는 애플리케이션의 종류에 따라 스레드 단위별로 할당될 수 있다.
도 14는 본 발명의 일 실시예에 따라 논리 코어 및 가상 코어 기능을 지원하는데 이용되는 프래그먼트 세그먼테이션의 예시적인 구현예를 도시한다. 전술한 바와 같이, 프래그먼트 세그먼테이션은 전술한 바와 같이 프로세서가 서로 다른 가상 코어 실행 모드를 지원하도록 구성되게 한다.
글로벌 상호접속부는 코어의 스레드가 포트(1401) 중 어느 것에도 액세스하게 해준다. 본 명세서에서 사용된 바와 같은 "스레드"라는 용어는 서로 다른 논리 코어로부터의 명령어 시퀀스, 동일한 논리 코어로부터의 명령어 시퀀스, 또는 이 둘의 어떤 조합의 표현을 지칭한다는 것을 주목해야 한다.
스레드가 포트(1401) 중 하나를 이용하여 로드 저장 버퍼에 액세스하는 방식은 도시된 바와 같이 중재기(arbiters)의 정책에 따라 조정가능하다. 따라서, 포트(1401) 중 어느 하나를 이용하는 스레드는 포트(1402)를 통해 로드 저장 버퍼에 더 많거나 더 적게 액세스할 수 있다. 할당 크기 및 할당 관리 방식은 중재기에 의해 제어된다. 중재기는 특정 스레드의 요구에 따라 포트에의 액세스를 동적으로 할당할 수 있다.
로드 저장 버퍼는 포트에 걸쳐 분산된 복수의 엔트리(entries)를 갖도록 구성된다. 로드 저장 버퍼에의 액세스는 중재기에 의해 제어된다. 이러한 방식으로, 중재기는 로드 저장 버퍼 내의 엔트리를 서로 다른 스레드에 동적으로 할당할 수 있다.
도 14는 또한 로드 저장 버퍼와 L1 캐시 사이의 포트의 중재기를 도시한다. 따라서, 전술한 로드 저장 버퍼와 같이, 프트(1403) 중 어느 하나를 이용하는 스레드는 포트(1404)를 통해 L1 캐시에 더 많거나 더 적게 액세스할 수 있다. 할당 크기 및 할당 관리 방식은 중재기에 의해 제어된다. 중재기는 특정 스레드의 요구에 따라 포트에의 액세스를 동적으로 할당할 수 있다.
L1 캐시는 포트에 걸쳐 분산된 복수의 경로를 갖도록 구성된다. L1 캐시에의 액세스는 중재기에 의해 제어된다. 이러한 방식으로, 중재기는 L1 캐시 내의 엔트리를 서로 다른 스레드에 동적으로 할당할 수 있다.
일 실시예에서, 중재기는 기능을 추적하는데 이용되는 복수의 카운터(1460) 및 제한 기능을 제공하는 복수의 임계 한계 레지스터(1450)로 기능하도록 구성된다. 제한 기능은 소정 스레드의 최대 자원 할당 백분율을 지정한다. 추적 기능은 어떤 소정 시간에 소정 스레드에 할당된 실제 자원을 추적한다. 이러한 추적 및 제한 기능은 로드 저장 버퍼, L1 캐시, L2 캐시 또는 글로벌 상호접속부에 대한 스레드별 엔트리, 경로(ways), 또는 포트의 수의 할당에 영향을 미친다. 예를 들면, 각 스레드마다 할당된 로드 저장 버퍼의 총 엔트리 수는 가변 임계치를 대조하여 동적으로 체크될 수 있다. 이 가변 임계치는 소정 스레드의 순방향 진행(forward progress)에 따라 갱신될 수 있다. 예를 들면, 일 실시예에서, 저속(slowed down)(예를 들면, 큰 번호 또는 L2 누락(misses) 등) 스레드는 저속 순방향 진행을 하는 것으로 정량화되고, 따라서 엔트리 임계치, 경로 임계치 및 포트 임계치를 포함하여 이들 각각의 자원 할당 임계치는 낮아진다.
도 14는 또한 공유 L2 캐시를 도시한다. 본 실시예에서, 공유 L2 캐시는 L1 캐시에서 비롯된 액세스 간의 어떤 중재없이 고정된 포트 배치를 갖는다. 프로세서에서 실행하는 스레드는 모두 L2 캐시에의 액세스 및 L2 캐시의 자원을 공유할 것이다.
도 15는 본 발명의 일 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 15에는 일례의 논리 코어 및 그와 프로세서의 자원의 관계가 음영으로 도시되어 있다. 도 11의 동작 모드, 즉 애플리케이션을 실행할 때 물리 코어가 논리 코어처럼 기능하는데 이용되는 많은 물리 코어 대 많은 논리 코어 모드에서, 각 논리 코어는 로드 저장 버퍼 및 L1 캐시가 고정 자원 비율을 갖도록 구성될 것이다. 포트는 각 스레드 또는 코어에 특정하게 할당될 수 있다. 로드 저장 버퍼 내의 엔트리는 스레드 또는 코어별로 특정하게 예비(reserve)될 수 있다. L1 캐시 내의 경로(ways)는 스레드 또는 코어별로 특정하게 예비될 수 있다. 다중 스레드된 애플리케이션 및 다중 스레드된 기능은 애플리케이션의 소프트웨어의 스레드된 프로그램가능성에 달려 있다. 이는 각 프래그먼트의 저장 버퍼 및 L1 캐시의 할당된 포트 및 할당된 부분을 갖는 하나의 논리 코어로 도시되어 있다. 이러한 방식으로, 논리 코어는 각 프래그먼트의 자원의 고정 할당된 슬라이스를 포함한다.
일 실시예에서, 많은 물리 코어 대 많은 논리 코어 모드에서, 각 프래그먼트에 액세스하는 포트(예를 들면, 포트(1401))의 수에 따라 네 개의 프래그먼트가 분할될 수 있다. 예를 들면, 프래그먼트 당 6개의 포트가 존재하는 실시예에서, 각 프래그먼트의 자원, 따라서 각 분할부의 자원은 엔진일 것이고, 4개의 프래그먼트에 걸친 6개의 물리 코어 및 4개의 분할 이중(double) 엔진을 지원하는 방식으로 분할될 수 있다. 각 분할부에는 자신의 포트가 할당될 수 있다. 유사하게, 로드 저장 버퍼 및 L1 캐시의 자원에는 6개의 물리 코어를 지원하는 방식으로 할당될 것이다. 예를 들면, 로드 저장 버퍼가 48개의 엔트리를 갖는 실시예에서, 4개의 물리 코어가 구현된 모드를 지원하기 위해 물리 코어 당 12개의 엔트리가 존재하도록 48개의 엔트리가 할당될 수 있거나, 또는 이들은 6개의 물리 코어가 구현된 물리 코어 당 8개의 엔트리가 존재하도록 할당될 수 있다.
도 16은 본 발명의 대안의 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 15에서와 같이, 도 16에는 일례의 논리 코어 및 이와 프로세서 자원의 관계가 음영으로 도시되어 있다. 도 11의 동작 모드, 즉 많은 물리 코어 대 많은 논리 코어 모드에서, 전체 분할 테이블 엔진은 단일 논리 코어의 실행을 지원하는데 전용된다. 이는 도 16에서 음영으로 도시되어 있다. 물리적 자원은 애플리케이션을 실행할 때 논리 코어처럼 기능하는데 이용되는 엔진이다.
도 17은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 많은 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 17에는 일례의 논리 코어 및 이와 프로세서 자원의 관계가 음영으로 도시되어 있다. 도 12의 동작 모드, 즉 애플리케이션을 실행할 때 가상 코어가 논리 코어처럼 기능하는데 이용되는 많은 소프트 코어 대 많은 논리 모드에서, 로드 저장 버퍼의 자원 할당의 크기 및 할당 관리 방식은 중재기에 의해 제어된다. 중재기는 특정 스레드 또는 코어의 요구에 따라 포트에의 액세스를 동적으로 할당할 수 있다. 유사하게, L1 캐시의 자원 할당의 크기 및 할당 관리 방식은 중재기에 의해 제어된다. 중재기는 특정 스레드 또는 코어의 요구에 따라 포트에의 액세스를 동적으로 할당할 수 있다. 따라서, 어떤 소정의 인스턴스에서 논리 스레드/코어(예를 들면, 음영부분)는 서로 다른 중재기 및 서로 다른 포트를 이용할 수 있다.
이러한 방식으로, 로드 저장 버퍼의 자원에의 액세스 및 L1 캐시의 자원에의 액세스는 정책에 더 기반할 수 있고 순방향 진행을 하는 개별 스레드 또는 코어의 필요성에 더 기반할 수 있다. 이는 각 프래그먼트의 저장 버퍼 및 L1 캐시의 동적으로 할당된 포트 및 동적으로 할당된 부분을 갖는 하나의 논리 코어로 도시되어 있다. 이러한 방식으로, 논리 코어는 각 프래그먼트의 자원의 비고정된 동적으로 할당된 슬라이스를 포함한다.
도 18은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 하나의 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 13의 동작 모드, 즉 애플리케이션을 실행할 때 소프트 코어가 단일 논리 코어처럼 기능하는데 이용되는 많은 소프트 코어 대 하나의 논리 코어 모드에서, 각 소프트 코어는 다른 소프트 코어와 협력하여 단일 논리 코어로 기능하도록 구성된다. 단일 스레드 또는 코어는 로드 저장 버퍼의 모든 자원 및 L1 캐시의 모든 자원을 갖는다. 이러한 구현예에서, 단일 스레드된 애플리케이션은 높은 단일 스레드된 성능을 성취하기 위해 협력하여 실행되는 소프트 코어들 사이에 분할되고 할당된 그의 명령어 시퀀스를 갖는다. 이러한 방식으로, 단일 스레드된 성능은 부가적인 소프트 코어의 추가에 따라 스케일링될 수 있다. 이에 대해서는 도 18에 도시되어 있으며, 이 도면에서 일례의 논리 코어 및 이와 프로세서 자원의 관계는 프로세서의 모든 자원에서 음영으로 도시되어 있다.
도 19는 본 발명의 일 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러를 도시한다.
도 19에는 일례의 논리 코어 및 이와 프로세서 자원의 관계가 음영으로 도시되어 있다. 도 11의 동작 모드, 즉 애플리케이션을 실행할 때 물리 코어가 논리 코어처럼 기능하는데 이용되는 많은 물리 코어 대 많은 논리 코어 모드에서, 각 논리 코어는 어드레스 연산 유닛, 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러의 고정 자원 비율을 갖도록 구성될 것이다. 다중 스레드된 애플리케이션 및 다중 스레드된 기능은 애플리케이션의 소프트웨어의 스레드된 프로그램가능성에 달려 있다. 이는 할당된 어드레스 연산 및 실행 유닛, 할당된 스레드된 레지스터 파일 및 할당된 공통 분할 스케줄러를 갖는 하나의 논리 코어로 도시되어 있다. 이러한 방식으로, 논리 코어는 고정 할당된 세그먼트를 포함한다. 그러나, 일 실시예에서, 이러한 동작 모드에서, 어드레스 연산 및 실행 유닛은 여전히 공유될 수 있다(예를 들면, 이는 각 어드레스 연산 및 실행 유닛이 음영되지 않을 것임을 의미한다).
도 20은 본 발명의 일 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러의 대안의 구현예를 도시한다.
도 20에는 일례의 논리 코어 및 이와 프로세서 자원의 관계가 음영으로 도시되어 있다. 그러나, 도 20의 실시예에서, 물리 코어의 자원은 각 세그먼트 및 각 분할가능한 엔진에 걸쳐 분산된다. 이는 각 세그먼트에 걸쳐 어드레스 연산 및 실행 유닛의 할당된 부분, 스레드된 레지스터 파일의 할당된 부분 및 공통 분할 스케줄러의 할당된 부분을 갖는 하나의 논리 코어로 도시되어 있다. 또한, 도 20은 하나의 논리 코어가 어떻게 각 어드레스 연산 실행 유닛의 자원의 할당된 부분이 되는지를 도시한다. 이러한 방식으로, 논리 코어는 각 세그먼트의 고정 할당된 부분을 포함한다.
도 21은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 많은 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 레지스터 파일, 및 공통 분할 스케줄러를 도시한다.
도 21에는 일례의 논리 코어 및 이와 프로세서 자원의 관계가 음영으로 도시되어 있다. 도 12의 동작 모드, 즉 애플리케이션을 실행할 때 소프트 코어가 논리 코어처럼 기능하는데 이용되는 많은 소프트 코어 대 많은 논리 코어 모드에서, 각 논리 코어는 어드레스 연산 유닛, 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러의 동적 할당된 부분 중 어느 하나에 공유 액세스하도록 구성될 것이다. 다중 스레드된 애플리케이션 및 다중 스레드된 기능은 애플리케이션의 소프트웨어의 스레드된 프로그램가능성에 달려 있다.
도 22는 본 발명의 일 실시예에 따라 많은 소프트 코어 대 하나의 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 레지스터 파일, 및 공통 분할 스케줄러를 도시한다.
도 22에는 일례의 논리 코어 및 이와 프로세서 자원의 관계가 음영으로 도시되어 있다. 도 13의 동작 모드, 즉 애플리케이션을 실행할 때 소프트 코어가 단일 논리 코어처럼 기능하는데 이용되는 많은 소프트 코어 대 하나의 논리 코어 모드에서, 각 논리 코어는 모든 어드레스 연산 유닛, 및 모든 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러에 공유 액세스하도록 구성될 것이다. 이러한 구현예에서, 단일 스레드된 애플리케이션은 단일 스레드된 성능을 높이기 위해 협력하여 실행되는 가상 코어 사이에 분할되고 할당된 그의 명령어 시퀀스를 갖는다. 이러한 방식으로, 단일 스레드된 성능은 부가적인 소프트 코어의 추가에 따라 스케일링될 수 있다.
도 23은 본 발명의 일 실시예에 따른 예시적인 마이크로프로세서 파이프라인(2300)의 도면을 도시한다. 마이크로프로세서 파이프라인(2300)은 전술한 바와 같은 실행을 포함하는 명령어를 식별하고 추출하는 프로세스의 기능을 구현하는 페치 모듈(2301)을 포함한다. 도 23의 실시예에서, 페치 모듈에 뒤이어 디코드 모듈(2302), 할당 모듈(2303), 디스패치 모듈(2304), 실행 모듈(2305) 및 회수 모듈(2306)이 제공된다. 마이크로프로세서 파이프라인(2300)은 단지 전술한 본 발명의 실시예의 기능을 구현하는 파이프라인의 일례에 불과하다는 것을 주목해야 한다. 당업자는 전술한 디코드 모듈의 기능을 포함하는 다른 마이크로프로세서 파이프라인도 구현될 수 있다는 것을 인식할 것이다.
전술한 설명은 설명 목적상 구체적인 실시예를 참조하여 설명되었다. 그러나, 앞에서 예시된 설명은 모든 것을 망라하거나 본 발명을 개시된 바로 그 형태로 한정하는 것으로 의도되지 않는다. 전술한 가르침에 비추어 많은 변형 및 변경도 가능하다. 실시예들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선정되어 설명되었으므로, 당업자는 본 발명 및 고려된 특정 용도에 적합할 수 있는 다양한 변형을 갖는 다양한 실시예를 가장 잘 활용할 수 있다.
Claims (20)
- 프로세서의 복수의 가상 코어에 대한 명령어들을 스케줄링하기 위한 글로벌 프론트 엔드 스케줄의 스케줄러의 방법으로서, 상기 가상 코어들은 복수의 분할가능한 엔진(partitionable engines)으로부터의 자원들의 집합으로 구성되고, 상기 방법은,
스케줄링할 명령어들의 스레드(thread) 및 블록을 페치(fetch)하는 단계;
상기 명령어들의 스레드 및 블록에 대한 스레드 및 버킷 승계 벡터(bucket inheritance vector)를 생성하는 단계 - 상기 스레드 및 버킷 승계 벡터는 상기 명령어들의 블록이 기록하는 레지스터들의 세트를 추적하기 위한 것임 -; 및
처리를 위해 상기 복수의 가상 코어 중의 하나에 대하여 상기 스레드 및 버킷 승계 벡터를 포워드하는 단계
를 포함하는 방법. - 제1항에 있어서,
스케줄링할 상기 명령어들의 스레드 및 블록을 페치하는 상기 단계는, 상기 스레드의 헤더 및 상기 명령어들의 블록의 헤더를 로딩하여 상기 명령어들의 블록의 명령어들을 로딩하지 않고 상기 스레드 및 버킷 승계 벡터를 생성하는, 방법. - 제1항에 있어서,
상기 복수의 가상 코어 중의 하나의 가상 코어의 로컬 프론트 엔드 스케줄러에서 상기 명령어들의 블록의 명령어들을 로딩하는 단계를 더 포함하는, 방법. - 제1항에 있어서,
상기 스케줄링할 명령어들의 스레드 및 블록은 상기 명령어들의 블록에 대한 목적지 레지스터들의 비트 벡터를 갖는 헤더를 포함하는, 방법. - 제1항에 있어서,
가상 코어에 새로운 스레드를 할당하는 단계; 및
상기 새로운 스레드에 대한 승계 벡터를 갱신하는 단계
를 더 포함하는 방법. - 제5항에 있어서,
상기 승계 벡터를 갱신하는 단계는, 상기 새로운 스레드에 의해 기록된 필드를 변경하고 새로운 스레드가 기록하지 않는 필드들을 변경하지 않는, 방법. - 제1항에 있어서,
글로벌 분기 예측기(global branch predictor)에 의해 제어 경로 변경을 결정하는 단계; 및
상기 명령어들의 스레드 및 블록에 대한 헤더에 분기 목적지들을 추가하는 단계
를 더 포함하는 방법. - 복수의 분할가능한 엔진을 통해 구현되는 복수의 가상 코어에 명령어 시퀀스들을 스케줄링하기 위한 글로벌 프론트 엔드 스케줄러로서, 상기 글로벌 프론트 엔드 스케줄러는:
각각의 스레드에 대한 실행 블록들이 위치하는 버킷 버퍼 내의 버킷들의 세트를 지시하기 위한 할당 스레드 포인터들의 세트를 저장하는 스레드 할당 어레이;
버킷들의 매트릭스를 제공하는 버킷 버퍼 - 상기 버킷 버퍼는 상기 실행 블록들에 대한 저장소를 포함함 -;
스레드에 대해 회수(retire)하기 위해 다음 실행 블록을 추적하는 회수(retirement) 스레드 포인터들의 세트를 저장하는 버킷 회수 어레이; 및
상기 복수의 분할가능한 엔진의 어드레스 연산 유닛들 및 실행 유닛들로 명령어 시퀀스들을 디스패치하는 공통 분할 스케줄러(common partition scheduler)
를 포함하는 글로벌 프론트 엔드 스케줄러. - 제8항에 있어서,
상기 할당 스레드 포인터들은 각각의 스레드에 대한 버킷들의 세트로서 연속적인 버퍼들의 매트릭스 내의 버킷 간격을 식별하는, 글로벌 프론트 엔드 스케줄러. - 제9항에 있어서,
상기 버킷 버퍼는 라운드 로빈 방식으로 상기 버킷 간격에서 상기 버킷들의 세트 내의 다음 버킷을 지시하도록 할당 포인터를 갱신하는, 글로벌 프론트 엔드 스케줄러. - 제9항에 있어서,
상기 버킷 버퍼는 연관된 스레드에 대한 각각의 버킷이 회수됨에 따라 상기 버킷 간격 내의 다음 버킷을 지시하도록 회수 스레드 포인터를 갱신하는, 글로벌 프론트 엔드 스케줄러. - 제9항에 있어서,
상기 버킷 간격 내의 블록에 대해 새로운 버킷이 할당될 때, 승계 벡터가 상기 스레드에 대한 이전 버킷으로부터 상기 새로운 버킷으로 복사되는, 글로벌 프론트 엔드 스케줄러. - 제12항에 있어서,
상기 새로운 버킷의 블록에 대한 목적지 레지스터들은 상기 복사된 승계 벡터에 겹쳐 쓰여지는, 글로벌 프론트 엔드 스케줄러. - 명령어들의 블록들을 처리하기 위한 시스템으로서,
가상 코어들의 세트로 분할가능한 처리 자원들의 세트; 및
상기 처리 자원들의 세트에 연결된 처리 파이프라인
을 포함하며, 상기 처리 파이프라인은 스케줄링할 명령어들의 스레드 및 블록을 페치하고, 상기 명령어들의 스레드 및 블록에 대해 스레드 및 버킷 승계 벡터를 생성하고 -, 상기 스레드 및 버킷 승계 벡터는 명령어들의 블록이 기록하는 레지스터들의 세트를 추적하기 위한 것임 -, 그리고 상기 스레드 및 버킷 승계 벡터를 처리를 위해 상기 가상 코어들의 세트 중의 하나에 포워드하는 글로벌 프론트 엔드 스케줄러를 포함하고, 상기 가상 코어들은 복수의 분할가능한 엔진으로부터의 자원들의 집합으로 구성되는, 시스템. - 제14항에 있어서,
상기 글로벌 프론트 엔드 스케줄러는 또한 스케줄링할 명령어들의 스레드 및 블록의 헤더를 페치하여 상기 명령어들의 블록의 상기 명령어들을 로딩하지 않고 상기 스레드 및 버킷 승계 벡터를 생성하는, 시스템. - 제14항에 있어서,
상기 처리 자원들의 세트는 상기 가상 코어들의 세트 중의 하나의 로컬 프론트 엔드 스케줄러에서 상기 명령어들의 블록의 명령어들을 로딩하는 것인, 시스템. - 제14항에 있어서, 상기 스케줄링할 명령어들의 스레드 및 블록은 상기 명령어들의 블록에 대한 목적지 레지스터들의 비트 벡터를 갖는 헤더를 포함하는, 시스템.
- 제14항에 있어서,
상기 글로벌 프론트 엔드 스케줄러는 가상 코어에 새로운 스레드를 할당하고, 상기 새로운 스레드에 대한 상기 승계 벡터를 갱신하는, 시스템. - 제18항에 있어서,
상기 승계 벡터를 갱신하는 것은, 상기 새로운 스레드에 의해 기록된 필드들을 변경하고, 상기 새로운 스레드가 기록하지 않는 필드들을 변경하지 않는, 시스템. - 제18항에 있어서,
상기 글로벌 프론트 엔드 스케줄러는:
제어 경로 변경을 결정하고, 상기 명령어들의 스레드 및 블록에 대한 헤더에 분기 목적지들을 추가하는 글로벌 분기 예측기를 더 포함하는, 시스템.
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