JPS6124740B2 - - Google Patents
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- JPS6124740B2 JPS6124740B2 JP59184757A JP18475784A JPS6124740B2 JP S6124740 B2 JPS6124740 B2 JP S6124740B2 JP 59184757 A JP59184757 A JP 59184757A JP 18475784 A JP18475784 A JP 18475784A JP S6124740 B2 JPS6124740 B2 JP S6124740B2
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Description
本発明は、複数のプロセツサモジユールにより
多重演算処理および多重プログラミングを与える
マルチプロセツサシステムに関するもので、特
に、プロセツサモジユール間相互のデータ通信方
法に関する。 高いトランザクシヨン速度を有する大量のデー
タをオンライン処理しなければならないような利
用分野は多数あり、この種オンライン処理を必要
とするものとしては、例えば、自動POSシステ
ム、在庫管理および信用取引のような販売業への
利用や、自動振替および信用取引のような金融制
度面への利用等がある。 この種の計算利用分野において重要かつ、決定
的なことは、データ処理が中断されないというこ
とである。オンラインコンピユータシステムにお
ける障害は、関連する業務の一部を停止させ、デ
ータおよび経費にかなりの損失をもたらす可能性
を有する。 したがつて、この種形式のオンラインシステム
には多数の演算を同時に実施するに充分な計算能
力を保有させるだけでなく、システムのある構成
素子に障害を生じた場合でも、中断することなく
データ処理を継続しうるような作動モードを与え
る必要がある。 従来技術による中断なきデータ処理に関する研
究は、一般に、次の２つの方向、すなわち、２つ
以上の汎用大形コンピユータを共同作動に適する
よう構成するか、あるいは、複数個のミニコンピ
ユータを相互接続して多重処理能力をもたせるか
という方向に沿つて進められてきた。 ２個の汎用大形コンピユータを共同作動に適す
るよう構成する前者の場合のアプローチの１つと
して、２個のコンピユータに１個の共通メモリー
を共用させる方式が考えられた。ところが、この
形式の多重処理システムでは、共用メモリーに障
害が生じた場合、全システムが停止する可能性が
あるほか、共用メモリーへのアクセスの順序づけ
を含む多くの他の問題を含んでいる。この方式は
中断のない処理に必要な条件のいくつかを満足さ
せることはできても、充分な条件のすべてを満足
するわけにはいかない。 さらに、汎用大形コンピユータを使用した多重
処理システムの場合は、各コンピユータを１ユニ
ツトとして構成しており、システムに他のプロセ
ツサを付加するごとに、パツケージシステムや空
調システム等を含むすべての構成素子を２重配置
とする必要がある。 また、複数個のミニコンピユータを使用するア
プローチの場合は、もともとコンピユータネツト
ワーク用として構成されることのない通信リンク
をコンピユータ間通信に適応させなければならな
いという難点があり、したがつて、入出力チヤン
ネルを介して所要通信リンクを作成するのが通例
であつた。この入出力チヤンネルを介しての接続
プロセツサ自体の内部転送に比し必然的に遅くな
り、したがつて、このようなプロセツサ間リンク
によるプロセツサ間通信はかなり低速とならざる
を得ない。 さらに、プロセツサ間接続には特殊なアダプタ
としての回路をもつ基板を必要とするため、その
価格がシステム全体の価格に大幅に加算され、し
かもシステムの停止をきたすような単一構成素子
障害の可能性を誘発するおそれがある。２重のプ
ロセツサ間リンクとアダプタとしての回路を付加
した場合は、さらに大幅な全体価格の増大をもた
らすことになる。 また、すべてのプロセツサ間に２重のリンクお
よびアダプタ回路を配置した場合は、一般的に操
作上の観点からきわめて取扱いが厄介であり、か
つ複雑となる。 そこで、独立に動作できるプロセツサモジユー
ルを相互に接続して多重演算処理することにより
処理の高速化を図り、他方で故障プロセツサモジ
ユールのバツクアツプを図るマルチプロセツサシ
ステムが提案されている。このシステムの各プロ
セツサモジユールには、それぞれメモリーユニツ
トが内蔵され、種々の処理を多重的に行うように
なつており、また一つのプロセツサモジユールが
故障した場合に、他のプロセツサモジユールがそ
の作業を引継ぎ耐故障性の高いシステムを提供し
ている。 本発明は、このような利点のあるマルチプロセ
ツサシステムに適するもので、特にマルチプロセ
ツサシステムのプロセツサ相互間のデータ通信方
法に関する。 上記したマルチプロセツサシステムにおいて、
多重演算処理や故障プロセツサモジユールのバツ
クアツプの通信すなわち伝送にある。特に、多重
演算処理を高速で行いうるようにしたデータの通
信方法の出現が望まれている。 従つて、本発明の目的は、複数の独立したプロ
セツサモジユールを相互にデータ母線を介して接
続したマルチプロセツサシステムにおいて、高速
のデータ伝送を可能にするデータ通信方法を提供
するにある。 かかる目的を構成するため、本発明によるプロ
セツサモジユール相互間のデータ通信方法は、プ
ロセツサモジユールを相互に及び母線コントロー
ラに接続して通信経路を形成し；母線コントロー
ラを要求信号に応答してプロセツサモジユールを
ポールできるようにポーリング状態にし、データ
母線にパケツト化したデータを送る準備が完了し
ている送信側のプロセツサモジユールと所望の受
信側プロセツサモジユールとを識別し；前記受信
側のプロセツサモジユールがデータパケツトの受
信の準備が完了しているかどうかを質問し；デー
タパケツトの長さに対応する、データパケツトの
送信のための母線時間を割当て；データパケツト
をデータ母線上で送信側プロセツサモジユールか
ら前記所望の受信側プロセツサモジユールへ母線
コントローラによつて与えられる母線クロツクに
同期させて送信し；パケツトの送信後該母線コン
トローラをアイドリング状態に戻す；ことから成
ることを特徴とする。 すなわち、本発明によるデータ通信方法では、
どの特定プロセツサモジユールが送信を希望して
いるかを決定するためのポーリングを行い、どの
特定プロセツサモジユールが受信を希望している
かという受信プロセツサへの問合せを行い、デー
タをプロセツサモジユールのクロツクではなく母
線コントローラからの母線クロツクにてプロセツ
サモジユール間伝送を行い、その伝送後、母線コ
ントローラをアイドル（IDLE）にして次のデー
タ伝送に備えている。 従つて、本発明によるデータ通信方法では、デ
ータの通信を母線コートローラが管理し、プロセ
ツサモジユールからの例えば割込等を不要にして
おり、これにより、ユーザーがシステムのハード
ウエアやプロセツサ間通信のプロトコルに関して
わずらわされることのないシステム構成と基本作
動モードを与えている。本発明においては、プロ
セツサモジユールを規格化し、システムを停止さ
せることなく、任意の主要構成素子を取外し、交
換しうるようにしており、さらに、システムの中
断をきたすことなく、あるいはハードウエアやソ
フトウエアに変更を加えることなく、適当な位置
にアダプタとしての回路基板を挿置してシステム
を拡張しうるようにしている。 各プロセツサモジユールは、プロセツサ間通リ
ンクがあるという事実を認識し、システムに新し
いプロセツサモジユールが追加された際、システ
ムハードウエアまたはソフトウエアのいずれも変
更せずに、現在のオペレーテイングシステムの範
囲で作動でき、追加した分が新しい資源（リソー
ス）となつてこれを使用することができる。 また、本発明によるデータ通信方法では、プロ
セツサモジユールの１送受信対間のデータブロツ
クの伝送はプロセツサ間母線を介してパケツト形
式で行われる。各パケツト転送の終りには、受信
プロセツサモジユールのプロセツサ間制御ユニツ
トはプロセツサ間母線から理論的に切離される。
従つて、プロセツサモジユールの記憶速度より速
いプロセツサ間母線のクロツク速度を得ることが
でき、このプロセツサモジユールの異なる送受信
対間における複数個のデータ転送を時分割であり
ながら見掛け上同時ベースでプロセツサ間母線上
にインターリーブさせることができる。すなわ
ち、各プロセツサ間母線は高速同期により形成さ
れ得、プロセツサ間通信における無駄な時間を最
少にし、システムに高いスループツト速度の達成
を可能にしている。 更に、母線コントローラはプロセツサモジユー
ルとは別の母線クロツクを有し、全マルチプロセ
ツサシステムを停止させる可能性のある単一構成
要素の障害の影響を受けやすい主クロツク系を使
用しないようにしている。 本発明において、母線コントローラには各プロ
セツサモジユールからそれぞれ延びる選択ライン
を接続することができ、この選択ラインを用い
て、前記した本発明のデータ通信方法におけるパ
ケツト化データの転送における他のプロセツサモ
ジユールへの混信を完全に防止することができ
る。 以下図面により本発明の実施例を説明する。 マルチプロセツサシステム 第１図は本発明のデータ通信方法を実施するマ
ルチプロセツサシステムの一部を示すもので、符
号数字３１はマルチプロセツサシステムの全体を
示す。 マルチプロセツサシステム３１は個別のプロセ
ツサモジユール３３を含み、前記各プロセツサモ
ジユール３３は中央処理ユニツト１０５、メモリ
ー１０７、入出力チヤンネル１０９およびプロセ
ツサ間制御ユニツト５５を具える。 個別プロセツサモジユールはプロセツサ間通信
のためこれらをプロセツサ間母線３５により相互
に接続する。 マルチプロセツサシステム３１の一実施例の場
合は、16個までのプロセツサモジユール３３を２
本のプロセツサ間母線３５（第１図のＸ母線およ
びＹ母線）により相互接続している。 各プロセツサ間母線はその母線に関連する母線
コントローラ３７を有する。 母線コントローラ３７、プロセツサ間母線３５
およびプロセツサ間制御ユニツト５５（いずれも
第１図参照）は、関連のマイクロプロセツサ１１
３、マイクロプログラム１１５および母線受信テ
ーブル１５０（いずれも第２図参照）とともにプ
ロセツサ間母線システムを与える。このプロセツ
サ間母線システムの構成および作動に関しては、
第２図ないし第１１図および第４２図に示すとお
りで、後掲の“プロセツサ間母線システム”の項
で詳述することにする。 また、マルチプロセツサシステム３１は、例え
ば第１図に示すデイスク４５、ターミナル４７、
磁気テープ駆動装置４９、カードリーダ５１およ
びラインプリンタ５３などの周辺装置とプロセツ
サモジユール３３との間でデータの転送を行うた
めの入出力（Ｉ／Ｏ）システムを具える。 前記Ｉ／Ｏシステムはプロセツサモジユールの
各Ｉ／Ｏチヤンネル１０９に関連する１つのＩ／
Ｏ母線３９を含み、前記各Ｉ／Ｏ母線３９に１つ
またはそれ以上のマルチポートデバイスコントロ
ーラ４１を接続する。 図示実施例の場合、各デバイスコントローラ４
１は２個の異なるプロセツサモジユール３３との
接続のため２個のポート部４３を有し、各デバイ
スコントローラを２個のプロセツサモジユールに
よるアクセスが可能なように接続している。 Ｉ／ＯシステムはＩ／Ｏチヤンネル１０９内に
入出力転送機能をもつたマイクロプロセツサ１１
９およびマイクロプログラム１２１を具える（第
１２図参照）。 また、第１２図に線図的に示したように、各プ
ロセツサモジユール３３の中央処理ユニツト１０
５内のマイクロプロセツサ１１３およびマイクロ
プログラム１１５ならびに主メモリー１０７内の
入出力制御テーブル１４０はＩ／Ｏチヤンネル１
０９と関連して作動するようにする。 Ｉ／Ｏシステムの上記構成素子の構成および他
の構成素子の構成および作動については第１２図
ないし第２９図に示すとおりで、後掲の“入出力
システムおよびデユアルポートデバイスコントロ
ーラ“の項で詳述することにする。 また、マルチプロセツサシステムは配電システ
ム３０１を含む。前記配電システム３０１は、オ
ンライン保守を可能にし、かつ各デバイスコント
ローラに対して電力のゆとりを与えるような方法
で個別の電源からプロセツサモジユール３３およ
びデバイスコントローラ４１に配電を行うように
する。 第３０図に示すように、配電システム３０１は
独立した個別の電源３０３を含む。 個別電源３０３は各プロセツサモジユール３３
ごとにこれを設け、母線３０５により電源３０３
から関連のプロセツサモジユール３３の中央処理
ユニツト１０５およびメモリー１０７に電力を供
給するようにする。 また、第３０図に示すように、各デバイスコン
トローラ４１に対しては自動スイツチ３１１を介
して２つの個別伝源３０３から電力が供給される
よう接続し、特定のデバイスコントローラ４１用
の一方の電源３０３が異常をきたした場合、その
デバイスコントローラには他の電源３０３から電
源が供給されるようにし、しかもデバイスコント
ローラに供給される電力に中断または脈動を生ず
ることなく円滑に切換えが行われるようにする。 配電システムは、デバイスコントローラのデユ
アルポート系とあいまつて、１つのポート部４３
または１つの電源３０３のいずれかに異常をきた
した場合でも、作動が停止することなく周辺装置
へのアクセスを可能にしている。 また、マルチプロセツサシステムはシステムの
若干個の構成素子内に電源オン（PON）回路１
８２（詳細については第２５図に示す。）を具
え、特定構成素子への電力をある許容限度以内に
設定しうるようにしている。 例えば、PON回路１８２を各CPU１０５、各
デバイスコントローラ４１および各母線コントロ
ーラ３７内に配置する。 PON回路の目的は、特定構成素子に供給され
る電源レベルを設定する信号を提供することで、
電源がある所定の許容限度内にない場合、この信
号出力を用いてPON回路を配置した構成素子の
適当な母線信号を直ちに不能とする。（禁止す
る）ものである。 PON回路１８２は、電源オフ状態、電源オフ
からオンに進む状態、電源オン状態、および電源
オンからオフに進む状態の４つの状態で機能す
る。 電源オン回路１８２は、電力の到来とともにシ
ステムのすべての論理状態を始動させる。本発明
の場合電源オン回路には、オンライン保守に関連
してフエイルセーフシステムを与えるというきわ
めて重要な付加的機能を提供させるようにしてい
る。この目的のため、本発明においては、独特の
方法で電源オン回路を使用して、システム内のす
べての相互連絡母線を駆動するインターフエース
回路の制御を行うようにしている。 配電システムの構成および作動については、第
３０図ないし第３３図に示すとおりで、後掲の
“配電システム”の項で詳述することにする。 また、マルチプロセツサシステムはメモリーシ
ステムを含む、前記メモリーシステムにおいて
は、物理的メモリーを４つの論理アドレス記憶
域、すなわち、ユーザーユーザーデータ、システ
ムデータ、ユーザーコードおよびシステムコード
に分割している（第３６図参照）。 メモリーシステムは、すべての論理アドレスを
物理的アドレスに飜訳し、かつ、必要に応じて、
補助メモリー内に存在し主メモリービツトから欠
如しているページを表示するためのマツプ４０７
および制御論理部４０１（第３４図参照）を具
え、ユーザーには物理的ページアドレスの見えな
い仮想メモリーを実現させるようにしている。 メモリーシステムは中央処理ユニツト１０５お
よびＩ／Ｏチヤンネル１０９によりメモリーにデ
ユアルポートアクセスが可能となるよう形成す
る。かくすれば、Ｉ／Ｏチヤンネル１０９はデバ
イスコントローラ４１との間でデータの転送を行
うため、、中央処理ユニツト１０５を経由せずメ
モリー１０７に直接アクセスすることができる。 メモリーシステムの構成および作動については
第３４図ないし第４１図にもとづき、後掲の“メ
モリーシステム”の項で詳述することによる。 メモリーシステムには、半導体メモリーを使用
する場合、すべての単一ビツト誤りを訂正し、す
べてのダブルビツト誤りを検出るする誤り検出シ
ステムを設ける。この誤り検出システムは16ビツ
トデータ欄および６ビツトチエツク欄（第３７図
参照）を使用し、単一ビツト誤りを訂正するた
め、第３７図に示すようなデータビツト補数器４
８７を具える。 誤り検出システムの詳細については第３７図な
いし第４１図により後述する。 上述のシステムおよび各構成素子の詳細を説明
する前に、本明細書で使用している術語の意味に
つき説明することにする。 “ソフトウエア“なる語はオペレーテイングシ
ステムまたはユーザープログラム命令を意味し、
“フアームウエア”なる語は読取り専用メモリー
のマイクロプログラムを意味し、また“ハードウ
エア”なる語は実際の電子論理回路およびデータ
メモリーを意味する。 オペレーテイングシステメムは、当該プロセツ
サモジユールにアクセス可能なすべてのシステム
資源の割当てに関する主制御を含み、各プロセツ
サモジユールにおいて実行される主制御プログラ
ムを形成する。オペレーテイングシステムは計画
的機能を与え、いかなるプロセスに当該プロセツ
サモジユールを使用するかを決定する。また、前
記オペレーテイングシステムは主メモリーの使用
割当てを行い（メモリー管理）、かつ補助メモリ
ー管理用フアイルシステムを作動させる。さら
に、前記オペレーテイングシステムはメツセージ
システムの管理を行い、これによりプロセツサ間
母線に情報転送能力を与える。 オペレーテイングシステム配置は上述のマルチ
プロセツサシステム構成素子のモジユール配置を
“全体的（グローバル）”な構成素子が存在しない
よう並列配置とする。 ソフトウエアシステムの最低レベルにおいて
は、プロセスとメツセージの２つの基本的構成要
素（エンテイテイ）が実行される。 プロセスはシステム内における制御の基本的構
成要素である。 各プロセスは専用データスペースおよびレジス
タ値ならびに可能な共用コードセツトにより形成
する。また、前記プロセスは共通データスペース
にアクセスすることもできる。 プロセツサモジユール３３内には多数のプロセ
スを共存せしめる。 プロセスはユーザーの書込んだプログラムでも
よく、また、例えばＩ／Ｏ装置の制御あるいは他
のプロセスの作成および削除のような専用機能を
もたせることもできる。 また、プロセスは他のプロセスからのサービス
をリクエスト（要求）することができ、上記の他
のプロセスを同一プロセツサモジユール３３内に
リクエストを行うプロセスとして配置し、または
他のプロセツサモジユール３３内に配置すること
もできる。 各プロセスは非同期モードでそれぞれ作動す
る。したがつて、各プロセスは、“競合”するこ
となく（すなわち、どのプロセスが最初にスター
トしたかというシーケンスにより結果が左右され
るような条件でなく）、サービスに対するリクエ
ストを待たせるような通信方法、したがつて、
“メツセージ”の必要性にもとづいた規則正しい
通信方法を必要とする。プロセツサモジユール間
通信の詳細については後述する。 また、すべてのプロセツサモジユール間通信
は、プロセスが同一プロセツサモジユール内にあ
るか、異なるプロセツサモジユール内にあるかと
いうこととは無関係に、各プロセスに対して同じ
に見えるようにしなければならない。 後述するように、ソフトウエア構造はハードウ
エアと並列させている。かくすれば、ハードウエ
アのある構成素子に対して、異なる種々のプロセ
スを配列および機能において等価とみなすことが
可能となる。 例えば、Ｉ／Ｏチヤンネル１０９がＩ／Ｏ母線
３９を介してデバイスコントローラ４１と通信す
るのと同じように、ユーザープロセスは、メツセ
ージシステムを用いて当該デバイスコントローラ
４１に関連するプロセスに対してリクエストを行
うことができる。この場合、装置プロセスは、デ
バイスコントローラ４１がＩ／Ｏ母線３９を介し
てＩ／Ｏチヤンネル１０９に情報を戻すのと同じ
ような方法でステータスを元に戻す。 ソフトウエアシステムの他の基本的構成要素
（エンテイテイ）であるメツセージは、サービス
に対するリクエストおよび任意の所要データより
なり、リクエストが終つた際、任意の所要値がリ
クエストしているプロセスに戻される。 ２つの異なるプロセツサモジユール３３内のプ
ロセス間でメツセージを通信しようとする場合に
は、プロセツサ間母線３５を使用するが、前述の
ように、プロセス間のすべての通信は、プロセス
が同一プロセツサモジユール３３または異なるプ
ロセツサモジユール３３内にあるかどうかに関係
なく各プロセスに対して同じに見える。 このソフトウエア構成は多くの利点を与えるこ
とができ、また、このソフトウエア構成方法はき
わめて信頼度の高いソフトウエアを与えることが
できる。すなわち、ソフトウエア構造を区分化可
能とすることにより、モジユールの大きさをさら
に小とすることができ、かつモジユール間のイン
ターフエースを明確に規定することができる。 また、ソフトウエア機能を区分化することによ
り、システムをさらに保守しやすいものにするこ
とができる。 また、ソフトウエアシステム内の明確に規定さ
れたモジユールとインターフエースは、マルチプ
ロセツサシステムに他のプロセツサモジユール３
３またはデバイスコントローラ４１を追加する場
合のように、システムを容易に拡張できるという
利点を与える。 さらに、マルチプロセツサシステムおよびソフ
トウエアシステムのユーザーに対して、ユーザー
がユーザー自身のプログラムを書くに当つて実際
の機械の構成または他のプロセスの物理的記憶場
所を知つている必要性がないという利便を与えて
いる。 またハードウエアが余裕のある相互接続により
複数の機能的に等価なモジユールを提供している
のと同じことが、ソフトウエアに関してもいえ
る。 例えば、異なるプロセツサモジユール３３内の
プロセス間を行き来するメツセージに対しては任
意のプロセツサ間母線３５を使用しうるように
し、また、当該デバイスコントローラ４１に接続
された任意のプロセツサモジユール３３内のプロ
セスにより各デバイスコントローラ４１を作動さ
せうるようにすることができる。 上述のマルチプロセツサハードウエアシステム
およびソフトウエアシステムによるときは、機能
的に等価な同一構成の複数個のモジユール間を余
裕をもたせて相互接続するようにしているため、
ユーザーは障害許容形アプリケーシヨンシステム
を生成することが可能となる。 プロセツサ間母線システム 前述のように、個別の各プロセツサモジユール
３３は、各々関連の母線コントローラ３７により
制御される２本のプロセツサ間母線（Ｘ母線およ
びＹ母線）によりこれらを相互に接続する。各プ
ロセツサ間母線３５は、関連の母線コントローラ
３７および各プロセツサモジユール３３内の関連
のプロセツサ間制御ユニツト５５とあいまつて、
システム内の任意のプロセツサモジユールから他
の任意のプロセツサモジユールへのマルチモジユ
ール通信径路を与える。このように２本の母線を
使用することはシステム内のすべてのプロセツサ
モジユール間に２つの別個の径路の存在を可能に
し、したがつて、１つの通路（１母線）に障害を
生じた場合でも、プロセツサモジユール間の通信
が妨げられることはない。 各プロセツサ間母線３５用の母線コントローラ
３７は、本例の場合、プロセツサモジユール３３
から分離した独立のコントローラにより形成す
る。 各プロセツサ間母線３５は、母線コントローラ
３７内の母線クロツク発生器により時間同期を与
えるようにした同期母線とする。また、各母線に
関連するすべてのモジユールのプロセツサ間制御
ユニツト５５は、母線を介しての転送の間その母
線クロツクと同期した状態変化を与える。 また、後述するように、CPU１０５はプロセ
ツサ間母線クロツクとは異なるクロツクで作動さ
せる。したがつて、CPUによりプロセツサ間制
御ユニツト５５内のアウトキユーバツフアを充填
状態にする間、またはインキユーバツフアを空き
状態にする間、CPUクロツク速度により作動が
行われるがプロセツサ間母線を介してのパケツト
伝送は常に母線クロツク速度で行われるようにす
る。 本発明の重要な特徴は、プロセツサ間母線を介
して伝送される情報を種々のCPU１０５のクロ
ツク速度と時間的に同期させることを要せずして
高い伝送速度で転送するようにしたことである。
また、プロセツサ間母線を介しての情報の転送速
度はメモリー部１０７との記憶速度による直接メ
モリーアクセスにより許容される速度よりきわめ
て早くし、マルチプロセツサシステム内に多数の
プロセツサモジユールを接続した場合でも、充分
な母線帯域幅を保有しうるようにしている。 各CPU１０５に対して別個のクロツクを使用
することの利点は、主システムクロツクを必要と
しないことで、これにより全システムを停止させ
る可能性のある単一構成素子障害の要因を除去し
ている。 プロセツサ間制御ユニツト５５は、その中に配
置した論理組合せとあいまつて、データの損失な
しにプロセツサ間母線３５をあるクロツク速度で
作動させ、各CPU１０５をそれ自体の個別クロ
ツク速度で作動させることを可能にしている。 母線を介して伝送される情報は複数ワードパケ
ツトで伝送するようにする。本発明実施例の場
合、各パケツトは16ワードパケツトにより形成し
ており、そのうち15ワードをデータワードとし、
１ワードをチエツクワードとしている。 個別モジユール３３のプロセツサ間制御ユニツ
ト５５および母線コントローラ３７内の制御論理
は詳細なプロトコルに従つて行う。前記プロトコ
ルは、送受信対を設定するためのもので、データ
パケツト転送用のタイムフレームを与え、データ
パケツト転送用タイムフレームの終りに、母線コ
ントローラ３７を他のこの種シーケンスのため解
放するようにする。これらの機能を実行する方法
については第３図ないし第９図により後述するこ
とにする。 Ｘ母線３５の構成はＹ母線３５と同様であるの
で、１つの母線についてのみ詳細に説明する。 第２図に示すように、各母線３５は16本の個別
母線データライン５７、５本の個別母線プロトコ
ルライン５９、１本のクロツクライン６１および
各プロセツサモジユール３３用の１本の選択ライ
ン６３を含む。 また第２図に示すように、各プロセツサモジユ
ール３３のプロセツサ間制御ユニツト５５は２つ
のインキユー部６５（Ｘインキユー部およびＹイ
ンキユー部）ならびに共用アウトキユー部６７を
含む。 第４図において、共用アウトキユー部６７は記
憶機能を有するアウトキユーバツフア６９を含
む。本実施例の場合、バツフア６９は各々16ビツ
トよりなる16ワードを有する。前記バツフア６９
はCPUによりロードされ、パケツトの伝送時ま
でデータを保持し、パケツトの伝送時には、後述
するようにデータを母線にゲートアウトする機能
を有する。 また、アウトキユー部６７は、実施例の場合、
４ビツトレジスタにより形成した受信レジスタ７
１を含む。このレジスタは、データを送出しよう
とする対象プロセツサモジユールの番号とともに
CPUによりロードされる。 アウトキユー部６７の制御部分は、CPUクロ
ツクと同期して作動するプロセツサ充填状態論理
部７３Ｘ母線クロツクまたはＹ母線クロツクと同
期して作動する母線空き状態論理部７５およびア
ウトキユーカウンタ７７を含む。アウトキユーカ
ウンタ７９は、アウトキユーバツフア６９が
CPUにより充填されている間、バツフア６９を
走査してデータ入力をバツフアの各16ワードに指
向させ、16番目のワードがアウトキユーバツフア
に記憶されたとき、アウトキユーバツフア６９の
充填状態を終了させる。 また、アウトキユー部６７は、すべてのアウト
キユー部をＸ母線またはＹ母線３５のいずれかに
接続するアウトキユーポインタ７９を具える。前
記アウトキユーポインタ７９は、プロセツサ間Ｘ
およびＹ母線３５による論理部７３，７５および
バツフア６９の共用を許容する機能を有する。 第３図に示すように、母線コントローラ３７は
母線制御状態論理部８１、送信カウンタ８３、プ
ロセツサ選択論理部８５、受信レジスタ８７、パ
ケツトカウンタ８９および母線クロツク発生器９
１を含む。 また、第５図において、各インキユー部６５
は、母線クロツクと同期して作動する母線充填状
態論理部９３、送信レジスタ９５、インキユーバ
ツフア９７、インキユーカウンタ９９および
CPUクロツクと同期して作動するプロセツサ空
き状態論理部１０１を含む。 第６図は母線コントローラ３７の母線制御論理
部８１の状態図、第７図はアウトキユー部６７の
論理部７３および７５の状態図、第８図はインキ
ユー部６５の論理部９３および１０１の状態図で
ある。 第７図において、プロセツサ充填状態論理部７
３は、それぞれ凡例に示すような、EMPTY，
FILL，FULLおよびWAITの４つの基本的な状
態を有し、母線空き状態論理部７５は、基本的
に、それぞれ凡例に示すような、IDLE，
SYNC，SENDおよびDONEの４つの状態を有す
る。 第７図の記号について説明すると、実線矢印は
現在の状態から次の状態への転移を示し、実線上
で終る点線矢印は図示の転移を生ずるために満足
しなければならない条件を示す。 相対的に非同期のクロツクで作動している状態
マシンを同期させるには、慎重にインターロツク
システムを構成する必要がある。これらの重要な
インターロツクは状態図に点線矢印で示すとおり
で、２つの相対的に非同期の状態マシンを同期さ
せる機能を有する。このように、状態マシン間を
結び第７図および第８図示点線矢印は状態マシン
の図示の転移を同期させる信号を示す。 論理部７３のFILL状態に関していえば、記憶
アウトキユー条件は、アウトキユーカウンタ７７
が零からカウントを開始してカウント値15に進む
までFILL状態から出力（エグジツト）を生ずる
ことはなく、カウント15に進んだとき、FILL状
態はFULL状態に進む。 同様に、論理部７５のSEND状態はアウトキユ
ーカウンタ７７がカウント15に達するまで選択お
よび送出コマンド条件で終ることはなく、カウン
ト値15に達したとき、SEND状態はDONE状態に
進む。 第７図における星印はアウトキユーカウンタ７
７の増分を示す。 第６図は母線コントローラの論理部８１に対す
る状態図で、論理部８１は基本的に、IDLE，
POLLRECEIVEおよびSENDの４つの状態を有
することを示す。 第６図の記号は第７図に関して述べたものと同
様である。すなわち、実線矢印は１つの状態から
他の状態への状態の転移を示し、実線矢印に終端
する点線矢印は実線矢印で表示した転移を起させ
るために生じなければならない条件を示す。この
場合、状態転移上の星印は図示の転移と同時に送
信カウンタ８３が１だけ増加することを示す。 第６図に示す点線矢印出力ラインは母線コント
ローラからプロセツサ間母線に出されるプロトコ
ルコマンドを示す。 第６図および第７図の双方において、状態から
離れる点線矢印は、例えば、フロトコルラインへ
の論理出力信号（母線空き状態論理部７５の場
合）あるいはプロセツサモジユールのステータス
ラインへの論理出力信号（プロセツサ充填状態論
理部７３の場合）のような当該状態よりの論理出
力を示す。 第８図は母線充填状態論理部９３およびプロセ
ツサ空き状態論理部１０１の状態図を示す。 論理部９３に対する状態図は、SYNC，
ACKNOW−LEDGE，RECEIVEおよびFULLの
４つの状態を含み、論理部１０１に対する状態図
は、RESET，READY，INTERRUPTおよび
DUMPの４つの状態を含む。 図において、実線矢印および点線矢印による表
示は第６図および第７図につき述べたのと同様で
ある。 また、第８図において、星印はインキユーカウ
ンタ９９の増分を示す。 第９図は第６図、第７図および第８図で与えら
れる状態変化を生ずるタイムシーケンスを示すタ
イミング図である。 第９図示シーケンスは母線クロツク速度で、あ
るプロセツサモジユールから他のプロセツサモジ
ユールへのパケツト伝送を行う（この場合、対象
とする受信モジユールはパケツト受信可能状態に
あるものとする。）。 また、第９図は良好なパケツト転送のタイムシ
ーケンスを示すもので、図の上方から下方に向つ
て各個別信号を表示し、各母線クロツクの時間周
期は図の左から右に向つて時間が径過することを
示している。 第９図の一番上のラインは母線コントローラの
状態を示すもので、各区画マークは第３図示母線
クロツク発生器９１の周期またはクロツクサイク
ルを表わす。また、一番上のラインの各時間区画
は図の左側の記号により表示した種々の信号によ
り縦方向に上から下に向つて実行される。 第９図の上から下に向う順序にしたがつて、各
信号を説明すると、最初の信号（母線コントロー
ラ状態ラインの下の信号）はSEND REQUEST
（送信リクエスト）信号（第３図に符号数字５９
で示すプロトコル群の１つ）で、特に、任意のプ
ロセツサモジユール３３のアウトキユー制御論理
部６７により主張（アサート）される信号であ
る。この信号は母線コントローラ３７の母線制御
状態論理部８１に伝送される（第３図参照）。 第９図に示す次の信号はSELECT信号（選択
信号）で、母線コントローラ３７のプロセツサ選
択論理部８５から発生し、一時に選択ライン６３
の１つのみを介して関連のプロセツサモジユール
３３に転送される信号を表わす。 第９図に示す次の信号、すなわちSEND
ACKNOW−LEDGE信号（送信肯定応答信号）
は、特定プロセツサ３３が選択され、かつ母線空
き状態論理部７５がSEND状態（第７図の第３番
目の状態）にあるとき、当該プロセツサ３３によ
つてのみ主張される。このSEND
ACKNOWLEDGE信号はパケツトを送信しよう
としているプロセツサモジユール３３がそのもの
自体であることを確認するため母線コントローラ
３７により使用される。 次の信号、すなわちRECEIVE COMMAND信
号（受信コマンド信号）はプロトコルライン５９
の１つを介して伝送される母線コントローラ３７
よりの信号を表わす。この信号は次の２つの機能
を行う。 まず第１に、この信号は受信SELECT（選
択）信号とともに、受信プロセツサモジユール３
３に問合せを行い、その受信モジユールが受信可
能状態にあるかどうかを見出す（第８図の
ACKNOWLEDGE状態）。 次に、この信号は、対象とする受信モジユール
３３のアウトキユーバツフア部にもそれ自体の送
信可能状態データパケツトを有する場合、受信モ
ジユールの母線空き状態論理部７５を不能にし
（禁止し）、受信中のモジユールが対象とする受信
機番号をデータ母線にゲートできないようにする
という第２の機能を有する。 この点に関して、送信プロセツサがSEND
ACKNO−WLEDGE信号を主張している間は、
母線コントローラ３７による使用のため受信機番
号を母線にゲートしている。母線３５それ自体は
勿論非方向性母線であるので、制御機能用として
の母線コントローラ３７による使用のため、もし
くは情報転送機能用としての他のプロセツサによ
る使用のため、任意のモジユールにより情報をデ
ータ母線５７にゲートすることができる。この場
合、モジユール３３はそのSELECT（選択）ラ
インが主張され、RECEIVE COMMAND（受信
コマンド）信号が主張されないときだけ、母線に
データをゲートすることができる。 RECEIVE COMMAND信号（受信コマンド信
号）が主張されている時間には、母線コントロー
ラ３７は、選択した受信プロセツサモジユールに
よる受信のため送信機番号をデータ母線５７にゲ
ートしている。 次の信号ライン（第９図のRECEIVE
ACKNOWLEDGEライン）は、選択された受信
モジユールの母線充填状態論理部５３からプロト
コルライン５９の１つを介して母線コントローラ
３７の母線制御状態論理部８１に伝送される信号
を表示し、選択された受信モジユールが
ACKNOWLEDGE（肯定応答）状態（第８図参
照）にあり、したがつて、送信モジユールからの
伝送可能パケツトを受信しうる状態にあることを
示す。 RECEIVE ACKNOWLEDGE信号（受信肯定
応答信号）が受信モジユールにより主張されない
場合には、送信機SELECT（選択）、SEND
COMMAND（送信コマンド）およびデータパケ
ツトのタイムフレーム伝送は起らない。 RECEIVE ACKNOWLEDGE信号（受信肯定
応答信号）が主張される場合には、SEND
COMMAND（送信コマンド）ラインで示すよう
なシーケンスが生ずる。 SEND COMMAND（送信コマンド）ライン
は、母線コントローラ３７の母線制御状態論理部
８１から発生し、プロトコルライン５９の１つを
介して受信プロセツサモジユール３３の母線空き
状態論理部７５に伝送される信号を表わす。 SEND COMMAND（送信コマンド）信号は、
受信プロセツサモジユールのSELECT（選択）
信号とあいまつて、送信コマンド信号によりブラ
ケツトされた16クロツクサイクルの間送信プロセ
ツサモジユールから受信モジユールにパケツトを
送信することを可能にする。 一番下のライン、すなわち、データ／16ライン
は上述のシーケンスの間にデータライン５７上に
あらわれる情報を表わす。 データは、この16クロツクサイクルタイムフレ
ームの間に、選択された送信プロセツサモジユー
ルにより母線にゲードされ、受信プロセツサモジ
ユールに伝送されて、そのインキユーバツフア９
７（第５図参照）に供給される。これは、
RECEIVE COMMAND（受信コマンド）信号に
応じて母線コントローラによりRECEIVE
ACKNOWLEDGE（受信肯定応答）信号が受信
されたことを意味する。 母線コントローラによりRECEIVE
ACKNOWLEDGE信号（受信肯定応答信号）が
受信されなかつた場合には、SEND COMMAND
（送信コマンド）信号は主張されず、母線コント
ローラ３７は第６図に示すように再度POLL（ポ
ール）状態となる。 以下、第２図、第７図、第１０図および第１１
図により、１プロセツサモジユール３３のアウト
キユーバツフア・制御部６７の標準的作動につい
て説明する。 第１０図に示すように、プロセツサ充填状態論
理部７３は２つのフリツプフロツプＡおよびＢを
含み、母線空き状態論理部７５は２つのフリツプ
フロツプＣおよびＤを含む。 第第１０図のABテーブルおよびCDテーブルに
示す状態指定は要約すると次のようになる。すな
わち、EMPTY状態は、Ａ＝０，Ｂ＝０として定
義され、FILL状態はＡ＝１，Ｂ＝０として定義
され、FULL状態はＡ＝１，Ｂ＝１で定義され、
またWAIT状態はＡ＝０，Ｂ＝１で定義される。 同様に、Ｃ，Ｄ状態変数の同じ組合せをそれぞ
れ、IDLE、SYNC、SENDおよびDONE状態とし
て定義づけることにする。また、上記の状態指定
は、例えば、EMPTY＝・のように論理式の
形で与えることもでき、第１１図の論理式ではこ
のような記号を使用している。 第７図示作動状態図において、電源オン始動ま
たは手動リセツトにより得られる最初の状態は、
第７図の左上部に示すEMPTY状態である。 プロセツサ充填論理部７３のEMPTY状態は、
第７図にEMPTY状態から離れる方向で示した点
線矢印RDYで表示するように、その状態の存在
を示すレデイ信号を中央処理ユニツト（CPU）
１０５に供給する。 CPUフアームウエア（マイクロプログラム）
は、プロセツサ間母線を介しての伝送を必要とす
るとき、前記レデイ信号に応じて、第７図示線図
に、到来する点線矢印で表示した記憶受信信号
（SIRCV信号）を与える。この記憶受信信号は
EMPTY状態をFULL状態に進める状態転移を同
期させる働きをする。 また、データをアウトキユーバツフア６９に転
送するためのCPUフアームウエアは、バツフア
６９に記憶させるべき各ワードに対して記憶アウ
トキユー信号（第７図示線図に到来する点線矢印
で示す）を与える。 この記憶アウトキユー信号は、その発生の都
度、零カウントで始まるアウトキユーカウンタ７
７をカウント値15に達するまで進める。 かくして、16回目の記憶アウトキユー信号の発
生にともなつて、第７図に実線矢印で表示する
FILL状態からFULL状への転移が可能となる。 プロセツサ充填状態論理部のFULL状態は、第
７図示論理部７３のFULL状態から論理部７５に
至る点線矢印で示すように母線空き状態論理部に
同期条件を与える。 プロセツサ充填状態論理部７３は、母線空き状
態論理部７５がDONE状態に達するまで、FULL
状態を保持する。 次に、第７図の符号数字７５に示す母線空き状
態論理部について説明すると、この場合にも、電
源オン始動または手動リセツトにより初期の状態
IDLEが与えられる。 母線空き状態論理部７５は、プロセツサ充填状
態論理部７３のFULL状態から点線矢印で示すよ
うにSYNC状態への転移が許容されるまで、
IDLE状態に保持される。 母線空き状態論理部７５は同期（修飾）を必要
とすることなく、SYNC状態からSEND状態に進
む。 SEND状態においては、SEND状態から線図７
５を離れる方向の点線矢印で示すように、母線お
よび母線コントローラに至るSEND REQUEST
（送信リクエスト）信号を主張する。 第９図に関して前述したように、母線コントロ
ーラ論理部８１（第６図）は、このSEND
REQUEST（送信リクエスト）信号に応じて、
送信機を識別するまで連続的にプロセツサモジユ
ールをポーリングする。 母線コントローラは対象とする受信プロセツサ
モジユールに対してRECEUIVE COMMAND
（受信コマンド）信号およびSELECT（選択）信
号を送出し、RECEIVE ACKNOWLEDGE（受
信肯定応答）信号の受信に伴いパケツトトタイム
フレームを進行させる。 パケツトタイムフレームの間、母線コントロー
ラは送信プロセツサモジユールのSELECT（選
択）信号を主張し、また送信プロセツサモジユー
ルへのSEND COMMAND（送信コマンド）信号
をも主張する。 このSELECT（選択）信号およびSEND
COMMAND（送信コマンド）信号は、第７図示
線図に到来する信号として表示してあり、第７図
に関して前述したようにSEND状態への転移およ
びSEND状態からの転移を同期させる。 SELECT（選択）信号およびSEND
COMMAND（送信コマンド）信号が主張されて
いる間、各母線クロツクは零カウントで始まるア
ウトキユーカウンタ７７を進める。 SELECT（選択）信号およびSEND
COMMAND（送信コマンド）信号は、その16番
目のクロツク周期に、SEND状態を終つてDONE
状態に進む転移を点線矢印で示すように同期させ
る。 母線空き状態論理部７５がDONE状態に到達す
ると、この状態は、第７図にDONE状態から離れ
る点線矢印で示すように、プロセツサ充填状態論
理部７３のFULL状態からWAIT状態への転移を
同期させる。 次いで、プロセツサ充填状態論理部７３の
WAIT状態は、WAIT状態から離れる方向の点線
矢印で示すように母線空き状態論理部７５の
DONE状態からIDLE状態への転移を同期させ
る。 最後に、母線空き状態論理部７５のIDLE状態
は、IDLE状態から離れる方向の点線矢印で示す
ように、プロセツサ充填状態論理部７３のWAIT
状態からEMPTY状態への転移を同期させる。 この時点において、パケツトはプロセツサモジ
ユールによりアウトキユーバツフア６９にロード
され、母線３５を介して受信プロセツサモジユー
ルに伝送される。さらに、アウトキユー制御プロ
セツサ充填状態論理部７３および母線空き状態論
理部７５はそれぞれその最初の状態に復帰する。 以上、第７図に示す転移および同期について説
明した。以下、上述の第７図の作動説明に含まれ
る論理部７３および７５の作用につき第１０図示
論理図および第１１図示論理式により説明する。 第１０図において、フリツプフロツプＡおよび
ＢはJKフリツプフロツプで、クロツク転移にお
いてのみ状態変化を生ずるような縁部トリガフリ
ツプフロツプである。これを表示するため、第１
０図示フリツプフロツプＡおよびＢの左側に小三
角形記号を付してある。 第１０図示論理図の主要な意味は、第７図示状
態マシンにおける１つの状態から他の状態への転
移を示すことにあり、特に母線空き状態論理部７
５におけるIDLE状態からSYNC状態への転移を
示すもので、その作動は以下のとおりである。 IDLE状態からSYNC状態への状態変化を実現
するためには、状態変数Ｃはセツトされていなけ
ればならない。 状態変数ＣのＪ入力に対する論理式は第１１図
に符号数字１０３で示すとおりで、この論理式に
おいて、インターロツク（第７図のプロセツサ充
填状態論理部７３のFULL状態から転移に至る点
線矢印で示す。）は符号数字１０３で表示した論
理式の量（Ａ・Ｂ）または（FULL）に対応す
る。また、第１１図に符号数字１０３で示す論理
式のまたは（IDLE）は、第７図示IDLE状態に
対応する。さらに、論理式のＪは第１０図示Ｃフ
リツプフロツプのＪ入力に対応し、Ｃは第１０図
Ｃフリツプフロツプの真理値出力に対応する。 第７図に示すこれ以外の状態転移については、
第１０図示論理部図および第１１図示論理式によ
り実行され、その詳細は上述のIDLE状態から
SYNC状態への転移例により明らかであるので説
明を省略することにする。 第１０図および第１１図はアウトキユーバツフ
ア・制御部６７の状態図に対する論理図および論
理式を示すもので、インキユーバツフア・制御部
６５または母線コントローラに対する論理図およ
び論理式については、第１０図および第１１図示
論理図および論理式と同様であり、かつ第６図お
よび第８図に示す状態図から容易に得ることがで
きるので図示を省略してある。 マルチプロセツサシステム内の各プロセツサモ
ジユール３３（第１図）はこれらを両プロセツサ
間母線３５（第１図）に接続し、いずれかの母線
を介してそれ自体を含む任意のプロセツサモジユ
ールと通信しうるようにする。また、各ブロツク
データ転送に対して、１つのプロセツサモジユー
ルはソースまたは送信機で、他のプロセツサモジ
ユールは宛先または受信機となる。 プロセツサモジユールによるプロセツサ間母線
の１つを介してのデータの伝送は、SEND命令に
よるソフトウエア制御のもとで開始さ、実行され
る。 SEND命令においては、マイクロプログラム１
１５（第２図）およびCPUマイクロプロセツサ
１１３（第２図）はプロセツサ間制御ユニツト５
５の共用アウトキユー部６７と相互に作動して、
メモリー１０１からデータブロツクを読取り、こ
れをパケツトに分解（ブレークアツプ）して、パ
ケツトチエツク合計語を計算し、母線を介して一
時に１パケツト宛受信プロセツサモジユールにブ
ロツクを伝送する。SEND命令に供給されるパラ
メータは、ブロツク内のワード数、ブロツクのス
ターテイングアドレス、使用すべき母線、宛先プ
ロセツサおよびアウトキユーバツフア６７（第２
図）が使用可能にあるのを待合せるための最大初
期タイムアウト値を指定する。 SEND命令は全ブロツクが伝送された後におい
てのみ終了する。したがつて、ブロツク送信はソ
フトウエアの見地からすれば、１つの事象（イベ
ント）であるが、SEND命令は割込み可能かつ再
開始可能であるので、他の事象（イベント）に対
するオペレーテイングシステムの応答がSEND命
令を完了するに必要な時間長により損われること
はない。 プロセツサ間母線を介してのプロセツサモジユ
ールによるデータの受信はソフトウエア命令によ
つては行われない。それはデータパケツトの到来
時間および到来ソースを予期できないためであ
る。すなわち、データの受信は受信機により可能
となるが、受信機により開始することはできな
い。 CPUマイクロプロセツサ１１３は、BUS
RECEIVE（母線受信）マイクロプログラム１１
５を実行する必要がある場合、処理中のソフトウ
エア命令からタイムアウト（時間切れ）を取得す
る。このマクロプログラムはプロセツサ間制御ユ
ニツト５５のインキユー部６５（第２図）の１つ
から受信データパケツトを取得してメモリーパケ
ツト内にデータを記憶し、正確なパケツトチエツ
ク加算を照合する。 受信パケツトのブロツクへの再組立はメモリー
内の母線受信テーブル（BRT）１５０を使用し
て行う。前記BRT１５０は本発明マルチプロセ
ツサシステムの一実施例における16個の各プロセ
ツサモジユールからの２本の母線に対応する32個
の２ワードエントリー（入口）を含む。前記各
BRTエントリーは１つの母線に対応し、１個の
送信機は１つのアドレスワードと１つのカウント
ワードを含む。アドレスワードは当該送信機より
の到来データをSYSTEM DATA（システムデー
タ）記憶域内のどのバツフアに記憶すべきかを規
定し、カウントワードは当該送信機からのブロツ
ク転送を終了するためにどれだけのデータワード
を残すかを規定する。 各データパケツトが受信された場合、CPUマ
イクロプロセツサ１１３はソフトウエア命令の処
理を一時停止し、母線受信マイクロプログラム１
１５を活性化させる。このマイクロプログラムは
送信機のBRTエントリーからアドレスワードお
よびカウントワードを読取つて特定記憶域にデー
タパケツトを記憶し、正確なパケツトチエツク加
算を照合した後、アドレスおよびカウントワード
の調整値をBRTエントリーに再記憶させる。こ
の場合、パケツトによりカウントが零に到達した
り、パケツトに正しくないチエツク加算があると
きは、母線受信マイクロプログラムは終了割込フ
ラツグを設定し、ソフトウエアに対してデータブ
ロツクの終了を報知する。次いで、CPUマイク
ロプログラムは、現に実行中のプログラムより遅
延すること以外はなんらの支障を与えることなく
停止時点に処理していたソフトウエア命令を再び
開始する。 受信プロセツサモジユールにより、任意のシー
ケンスで受信したデータパケツトから複数の送信
機（センダ）よりのデータブロツクのすべてを同
時に組立てられるようにしたことは重要な特徴で
ある。このようなパケツトからのインターリーブ
ブロツク組立は受信プロセツサにおいて実行中の
ソフトウエアに対して透過モードで進められ、ブ
ロツクが旨く完成するか、誤つた伝送がなされた
ときのみ、ソフトウエアを中断させる。 また、プロセツサ間母線ハードウエアの時分割
を２つの記憶域で得られるようにしたことも重要
な特徴である。 第１に、各プロセツサ間母線および関連の母線
コントローラは、任意の送信機と対象受信機間の
パケツト伝送を可能にする。母線コントローラに
よる循環的ポーリングによりリクエスト（要求）
中の送信機を識別するようにしているため、すべ
てのプロセツサモジユールに当該母線を介して送
信する平等の機会を与えることができ、各母線
は、すべてのプロセツサモジユールにより公平に
時分割された通信径路を与えることができる。 第２に、プロセツサモジユールのプロセツサ間
制御ユニツト５５の各インキユー部６５は複数の
送信機から到来するパケツトにより時分割される
ようにする。すなわち、１ブロツク転送の間、１
つのプロセツサのインキユー論理およびメモリー
部が単一送信機に専用されず、各受信パケツトは
その送信機および母線に対応するBRTエントリ
ーによりメモリー内に正しく指向されるようにす
る。かくすれば、複数の送信機（センダ）よりの
データブロツクは、前記送信機が、母線を使用す
る順序に関係なく受信プロセツサのメモリー内で
正しく組立てられる。 プロセツサモジユールは、Ｘ母線またはＹ母線
を介してパケツトを受信する能力を２つの方法で
制御するようにしている。 まず第１に、CPUの割込みマスク（MASK）
レジスタ内には各プロセツサ間母線に対応する１
つのビツトがあり、マスクビツトがオンの場合、
その母線に対するマイクロ割込みが許容される。
マイクロ割込みは、インキユーバツフアにパケツ
トが受信された後、インキユー部６５のプロセツ
サ空き状態論理部１０１（第５図参照）が
MICRO−INT状態（マイクロ割込状態）に達し
たとき、母線受信マイクロプログラムの作動によ
り生ずる。パケツトが受信されたとき、マスクビ
ツトがオフの場合は、マスクビツトがソフトウエ
ア命令によりオンにセツトされるまで、マイクロ
割込みおよびメモリー内の後続のパケツト処理は
延期される。 BRTエントリーを変えるようなソフトウエア
操作は、マイクロ割込みの割込みを禁止して、予
期できない結果を回避するような方法でこれを行
う。この場合、マイクロ割込みが禁止されている
間に、パケツトが失われることはなく、最初の受
信パケツトは、マイクロ割込みが作動状態となる
まで、インキユーバツフア内に保持される。イン
キリユーバツフアがFULL状態にある間は、母線
充填状態論理部９３がFULL状態にあり、
SELECT（選択）信号に応じてRECEIVE
ACKNOWLEDGE（受信肯定応答）信号を主張
できないため、後続のパケツト転送は拒否され
る。 母線を介してのパケツト受信能力を制御する第
２の方法は、Ｘ母線またはＹ母線が、オペレーテ
イングシステム割込ハンドラーの作動により終了
割込み信号を受信した後、プロセツサモジユール
により行われる作動である。 すなわち、受信パケツト内においてチエツク加
算誤りが検出された場合、あるいはパケツトがメ
モリー内に蓄積される際、データブロツク内に残
存するBRTワードカウントが零になつた場合に
は、母線受信（BUS RECEIVE）マイクロプロ
グラムはＸ母線またはＹ母線終了割込みフラツグ
を設定する。また、そうでない場合には、マイク
ロプログラムはインキユープロセツサ空き状態論
理部１０１にRINT信号（第８図参照）を発生
し、他のパケツトの受信を許容するが、終了フラ
ツグが設定されるとRINT信号は発出されない。 このように、RIRソフトウエア命令により
RINT信号を供給して、インキユー部６５を再作
動させることは、母線受信終了ソフトウエア割込
みハンドラーの責務で、これが起るまで、インキ
ユー母線充填状態論理部９３はFULL状態のまま
とどまり、付加的パケツトは受信されない。 したがつて、終了割込み信号は、誤りなしに送
受信されたブロツクデータ転送を指定することが
でき、あるいは、チエツク加算誤りが検出され、
かつ検出されたチエツク加算誤りの結果として終
了割込み信号の部分転送が生じるような部分転送
を指定することができる。この後者の場合には、
送信機（センダ）はデータブロツク送信し続ける
が、受信機はチエツク加算誤りの検出後、データ
ブロツクを放棄する。この誤りは、母線受信テー
ブル（BRT）カウントワード内に負の値として
表示される。これについては、以下に記述する作
動説明を参照されたい。 送信（SEND）命令はCPUレジスタスタツク内
の４つのパラメータワードを要求する命令であ
る。 ４つのパラメータワードの第１は転送すべきワ
ード数のカウント値で、この値は、転送がうまく
完了しようとしている際、受信プロセツサモジユ
ール内のBRTの予期している数とマツチしなけ
ればならない。 第２のパラメータワードは転送すべきデータを
配置した送信プロセツサメモリーのシステムデー
タ記憶域内のアドレスマイナス１である。 第３のパラメータワードは、単一パケツト（15
データワード）の転送を完了するために割当てら
れたタイムアウト（時間切れ）値で、タイムアウ
ト周期は送信（SEND）命令により転送される各
パケツトごとに再開始される。 また、第４のパラメータワードは使用すべき母
線（Ｘ母線またはＹ母線のいずれか）を規定し、
または受信プロセツサモジユールを規定する。本
実施例の場合、パラメーの高位ビツトは母線を規
定し、低位の４ビツトは受信プロセツサモジユー
ルの番号を規定する。 送信（SEND）命令の完了時には、２つの状態
が起りうる。 第１の状態は、パケツトタイムアウトが起つ
て、残りのパケツトが伝送されず、その時点で命
令が終るということで、この場合には、ブロツク
の残りのパケツトは伝送されない。 第２の状態はデータブロツクの転送が満足に完
了したことの表示である。 このように、送信（SEND）命令の初期作動を
要約すると、送信（SEND）命令はアウトキユー
バツフア６９（第４図参照）を15データワードで
充填して、奇数パリテイチエツク加算を付加し、
前記バツフア６９が伝送可状態のパケツトを有す
ることを母線コントローラ３７に報知する。各16
ワードパケツトが伝送された後、送信（SEND）
命令は、それが終つた点から命令の実行を再び開
始する。ブロツクの最後のパケツトが15ワードよ
り少ない場合は、残りのワードは零で充填され、
最終パケツトが伝送されたとき送信命令は終了す
る。 第５図は送信ハードウエア用の論理図を示し、
また、第７図は同上用状態図を示す。 送信（SEND）命令シーケンスの最初の作動
は、プロセツサ充填状態論理部７３（第４図）に
記憶・受信信号（Ｓ／RECEIVE信号）を発生
し、Ｍ母線（第４図）を介して受信レジスタ７１
に受信プロセツサ番号を供給することである。こ
れと同時に、アウトキユーポインタ７９のポイン
タはＭ母線の高位ビツトによりセツトされ、アウ
トキユー部６７をＸ母線またはＹ母線のいずれか
に接続する。 記憶・受信信号（Ｓ／RECEIVE信号）は、プ
ロセツサ充填状態論理部７３（当初は第７図に示
すようにEMPTY状態にある）を第７図に示すよ
うにFILL状態に進める。この状態転移により受
信レジスタ７１（第４図）は受信プロセツサ番号
でロードされる。 この時点において、アウトキユー部６７は、デ
ータパケツトをアウトキユーバツフア６９にロー
ドすることが可能な状態となり、ここで、15まで
のワードがメモリーから読出され、Ｍ母線（第４
図）介してアウトキユーバツフア６９に蓄積され
る。蓄積されたアウトキユー信号はＭ母線上の各
ワードをアウトキユーカウンタ７７により規定さ
れたアウトキユーバツフア６９の記憶場所に書込
ませ、アウトキユーカウンタ７７を１つだけ進め
る。 メモリーからワードが読出されているとき、ア
ドレスワードは１つだけ増やされ、送信すべきワ
ードカウント値は１つだけ減らされる。メモリー
から15のワードが読出される前に、カウントが零
に到達した場合は、アウトキユーバツフアの残り
の部分は零で充填され、データパケツトからパツ
ドアウトされる。 さらに、アウトキユーバツフア６９にワードが
ロードされている際、マイクロプログラム１１５
（第２図）はデータワードのモジユロ２加算を計
算しており、15番目のデータワードがロードされ
た後、この奇数チエツク加算ワードはアウトキユ
ーバツフア６９の16番目の記憶場所にロードされ
る。 この時点において、アウトキユーカウンタ７７
はカウント15の値を有し、この値は蓄積アウトキ
ユー信号とともにプロセツサ充填状態論理部７３
を第７図に示すようにFILL状態からFULL状態
に進める。 この時点において、マイクロプログラム１１５
はアウトキユー部６９へのデータのローデイング
を完了し、第７図に示すレデイ信号（RDY信
号）の発生をテストして、パケツト伝送待機状態
にある。 マイクロプログラム１１５は、パケツト伝送の
待機中にタイマーを増加させ、レデイ（RDY）
信号が主張される前に、タイマーが終了（ランア
ウト）した場合、プロセツサ充填状態論理部７３
（第４図参照）にクリアアウトキユー（CLOQ）
信号を発出し、これによりプロセツサ充填状態論
理部７３を第７図に示すようにFMPTY状態に戻
し、次いで、マイクロプログラムはタイムアウト
表示とともに送信（SEND）命令を終了させる。 通常の作動においては、プロセツサ充填状態論
理部７３のFULL状態は母線空き状態論理部７５
を同期させて（修飾して）第７図に示すように
IDLE状態からSYNC状態に進める。次いで、
SYNC状態は自動的にSEND状態に進み、この状
態において母線コントローラ３７にSEND
REQUEST（送信リクエスト）信号を発出す
る。SEND REQUEST（送信リクエスト）信号
は前述のようにパケツト転送シーケンスを開始さ
せる。 また、前述したように、ポーリングにより母線
コントローラ３７が送信プロセツサモジユールを
識別し、かつ、受信プロセツサモジユールが
RECEIVE ACKNOWLEDGE（受信肯定応答）
信号によりパケツト転送を受容したときは、デー
タパケツトはアウトキユーバツフア６９からアウ
トキユーポインタ７９を介してデータ母線５７の
１つにゲートされ、受信プロセツサモジユールの
インキユー部にロードされる。 この場合、16番目のワードが母線にゲードされ
ると、アウトキユーカウンタのカウント値15は
SEND COMMAND（送信コマンド）信号および
SENDER SELECT（送信機選択）信号とあいま
つて母線空き状態論理部７５のSEND状態を
DONE状態に進める。 DONE状態は、第７図のDONE状態からFULL
状態よりの転移表示線に至る点線矢印で示すよう
に、プロセツサ充填状態論理部７３のFULL状態
を同期させて（修飾して）WAIT状態に進める。 次いで、WAIT状態はDONE状態を同期させて
（修飾して）、第７図に示すようにIDLE状態に進
める。 最後に、IDLE状態は第７図の状態図に示すよ
うにWAIT状態を同期させて（修飾して）、
EMPTY状態に進める。 プロセツサ充填状態論理部７３のEMPTY状態
はマイクロプログラム１１５にREADY（レデ
イ）表示を与える。 この場合、伝送し終つたパケツトが特定データ
ブロツクの最終パケツトであるときは、SEND
（送信）命令は終り、ブロツク転送良好の表示が
与えられる。 一方、伝送されたパケツトがデータブロツクの
最終パケツトでない場合は、ブロツク内のすべて
のワードが転送されるまで、もしくはタイムアウ
ト誤りが生ずるまで、前述のシーケンスが繰返さ
れる。 SEND（送信）命令は割込可能、かつ再開始可
能である。ただし、SEND（送信）命令の割込み
はパケツト間においてのみ可能であり、伝送され
るデータは割込みによつてなんらの影響をうける
ことはない。 このように、単一のソフトウエア命令（SEND
命令）を用いて32.767ワードまでのデータブロツ
クを送信プロセツサモジユールから受信プロセツ
サモジユールに伝送することができ、かつ、パケ
ツトチエツク加算により伝送の正確さを検査する
ことができる。また、送信プロセツサモジユール
のアウトキユーバツフア６９によるバツフアリン
グにより、送信プロセツサモジユールの記憶速度
とは無関係にプロセツサ間母線速度による転送を
可能にしているため、高いデータ転送速度で伝送
を行うことができ、かくして、多数のプロセツサ
モジユール間において時分割ベースでこの通信路
を効率的に使用することが可能となる。 また、前述したように、受信用にはなんらの命
令を必要としない。 プロセツサモジユールがプロセツサ間母線を介
してデータを受信する際は、当該プロセツサモジ
ユール内のオペレーテイングシステムはまず最初
に母線受信テーブル（BRT）内にエントリー
（入口）を形成しなければならない。また、この
場合、各BRTエントリーは到来データを蓄積す
るアドレスと期待されるワード数を含むものとす
る。 送信プロセツサモジユールが送信命令を実行
し、母線を介してデータを送出している間、受信
プロセツサモジユール内の母線受信ハードウエア
およびマイクロプログラム１１５は適当なBRT
エントリーによりデータを蓄積し続けるようにす
る。（これはソフトウエアプログラムの実行に関
してインターリーブ配列を生ぜしめる。） 受信プロセツサモジユールが所定の送信プロセ
ツサから予期したワード数を受信したときは、現
に実行中のプログラムは中断され、その特定母線
転送を終了させる。 第５図は、母線受信ハードウエアに対する論理
図を示し、第８図は同上用状態図を示す。 前述したように、各プロセツサモジユールは、
Ｘ母線およびＹ母線用として同一構成のＸおよび
Ｙインキユー部６５を有する。したがつて、以下
そのうちの１つのみについて説明することにす
る。 プロセツサモジユールの初期リセツト後、また
は前の受信動作後には、プロセツサ空き状態論理
部１０１のRESET状態はREADY状態に進み、
READY状態は母線充填状態論理部９３のSYNC
状態を同期させて（修飾して）、論理を
ACKNOWLEDGE状態に進める。 このACKNOWLEDGE（肯定応答）状態にお
いて、インキユー部６５は当該プロセツサモジユ
ール３３の選択（SELECT）信号６３（第２図
参照）に応じて、母線コントローラ３７に
RECEIVE ACKNOWLEDGE（受信肯定応答）
信号を戻し、Ｘインキユー部６５のデータパケツ
ト受信可能状態にあることを表示する。 前述のパケツト転送シーケンスにおいて、当該
プロセツサモジユールのSELECT（選択）信号
はRECEIVE COMMAND（受信コマンド）信号
とあいまつて、母線空き状態論理部９３の
ACKNOWLEDGE（肯定応答）状態を同期させ
て（修飾して）RECEIVE（受信）状態に進め
る。 この状態転移が生ずると送信レジスタ９５（第
５図）は送信プロセツサモジユールの番号でロー
ドされる。 RECEIVE（受信）状態においては、データパ
ケツトはインキユーカウンタ９９の制御によりデ
ータ母線からインキユーバツフア９７にロードさ
れる。 パケツトの16番目のワードがロードされると、
これによりRECEIVE状態はFULL状態に進む
（第８図参照）。 次に、FULL状態はプロセツサ空き状態論理部
１０１のREADY状態を同期させて（修飾し
て）、第８図に示すようにMICROINTERRUPT
（マイクロ割込）状態に進め、
MICROINTERRUPT（マイクロ割込）状態は
CPU割込論理にINQUEUE FULL（インキユー
フル）状態を与える。このINQUEUE FULL
（インキユーフル）信号は当該母線に対応する
MASK（マイク）ビツトがオンの場合、次のソ
フトウエア命令の終りに割込みを生じさせる。 割込みにより活性となる母線受信マイクロプロ
グラム１１５は、まず最初に、プロセツサ空き状
態論理部１０１に対してLOCK（ロツク）信号
（第５図）を発出し、これにより、プロセツサ空
き状態論理部１０７のMICROINTERRUPT（マ
イクロ割込）状態をDUMP（ダンプ）状態に進め
る。 また、LOCK（ロツク）信号はＸインキユー部
またはＹインキユー部のいずれかを選択する。た
だし、この場合、双方のインキユー部が一杯で、
かつ作動状態にある場合は、Ｘインキユー部が選
択されるようにする。 次に、マイクロプログラム１１５はＫ／SEND
（Ｋ送信）信号を発生し、この信号によつて送信
レジスタ９５の内容をＫ母線（第５図参照）にゲ
ートさせ、パケツト送信機（センダ）のプロセツ
サ番号を取得する。 マイクロプログラム１１５はこのプロセツサ番
号を用いて送信プロセツサのBRTエントリーを
読取り、アドレスおよびカウントワードを得る。 カウントワードが零または負の場合は、パケツ
トは放棄され、またこの場合には、マイクロプロ
グラム１１５はRINT信号を発生し、この信号に
よりプロセツサ空き状態論理部１０１を第８図に
示すようにDUMP状態からRESET状態に進め
る。このイベントにおいてはこれ以上の動きはな
く、マイクロ割込みは終了し、ソフトウエア命令
処理が再開される。 また、カウントが正の場合には、マイクロプロ
グラム１１５は、第５図に示すようにＫ／
INQUEUE（Ｋインキユ）信号によりインキユー
バツフア９７からＫ母線にワードを読出す。 インキユーカウンタ９９は、Ｋ／INQUEUE信
号の発生の都度増加され、インキユーバツフア９
７を介して走査を行うようにする。 インキユーバツフア９７から各データワードが
読出される場合、カウントワードは減ぜられ、メ
モリーアドレスワードは増加され、かくして得ら
れたデータワードがメモリーに記憶される。 また、カウントワードが零に達した場合は、メ
モリーにはそれ以上のワードは蓄積されず、終了
割込みフラツグがセツトされ、送信プロセツサ番
号は記憶場所に保管（セーブ）される。このイベ
ントにおいては、母線充填状態論理部９３はソフ
トウエアRIR命令によりクリアされるまで、
FULL状態に保持される。 かくして、データブロツクが完全に受信された
ときカウントワードは、−14と０の間の値を有す
る。終了割込みが起きた後に、RIR命令によりイ
ンキユー部がクリアされるまで、割込みを生ずる
ような母線を介してのプロセツサへの転移は行わ
れない。 データワードがメモリーに蓄積されると、パケ
ツトデータのモジユロ２加算の計算が行われる。 チエツク加算が不良の場合には、BRTエント
リー内のワードカウントは−256にセツトされ
て、終了割込みフラツグが設定され、送信プロセ
ツサ番号がメモリー内に保管（セーブ）される。
この場合、母線充填状態論理部９３は、前述のよ
うに、RIR命令によりクリアされるまでFULL状
態にとどまる。 カウントワードが零に達せず、かつチエツク加
算が良好の場合には、母線受信マイクロプログラ
ム１１５は、第５図に示すように、プロセツサ空
き状態論理部にRINT信号を発生し、この信号に
より、第８図に示すように、プロセツサ空き状態
論理部１０１のDUMP状態をRESET状態に進め
る。 プロセツサ空き状態論理部１０１のRESET状
態は、母線充填状態論理部９３を同期させ（修飾
し）、第８図に示すように論理部９３のFULL状
態をSYNC状態に進める。 この時点において、論理はパケツトが受信され
る前の状態に戻り、パケツトの受信が可能とな
る。 これらのパケツトは、そのデータブロツクを終了
する同一送信機（センダ）よりのパケツトであつ
てもよく、また、他の送信機（センダ）よりのパ
ケツトでもよい。 以上で母線受信マイクロプログラム１１５の作
動は終了し、マイクロプロセツサ１１３はソフト
ウエア命令の処理を再開する。 母線受信終了割込みが起ると、ソフトウエア割
込みハンドラーはその番号が保管されている記憶
場所から送信プロセツサ番号を得、次いで、当該
送信プロセツサの母線受信テーブルカウントワー
ドを調べることにより、チエツク加算誤りが生じ
たかどうかを検出することができる。 伝送誤りの場合には、カウントワードは−256
にセツトされる。そうでない場合には、カウント
ワードは−14と０の間の値を有する。 前述したように、RIRソフトウエア命令により
RINT信号を発出し、インキユー部６５を再作動
させるのは、母線受信終了ソフトウエア割込みハ
ンドラーの責務である。 要約するに、受信作動においては、送信プロセ
ツサモジユールによるデータブロツクの送信はソ
フトウエアにとつては１つのイベントとして見ら
れるだけであるので、受信プロセツサによるデー
タの受信は、全全データブロツクが受信されるま
で、あるいは誤りが生ずるまで受信プロセツサモ
ジユールのソフトウエア割込みを起さない。ま
た、インキユー部６５は、データの伝送を母線伝
送速度で行い、データのメモリーへの記憶および
データのチエツクを記憶速度で行うことを可能に
するためのバツフアとして働く。このように、母
線上において高い伝送速度を使用しうるようにし
ているため、母線は時分割多重ベースで多数のプ
ロセツサモジユールをサービスするに充分な帯域
幅を有する。最後に、各データパケツト内にチエ
ツク加算ワードを付加することにより、受信プロ
セツサモジユール内にマルチプロセツサ通信径路
を介して受信されるデータの正確さを検査する手
段を与えるようにしている。 プロセツサ間母線を介して送出される情報はオ
ペレーテイングシステムの制御のもとに行われ、
あるプロセツサモジユール３３内のあるプロセス
から他のプロセツサモジユール３３内の他のプロ
セスに送られる。前掲のマルチプロセツサシステ
ムの項で詳述したように、プロセスはソフトウエ
アシステムにおける制御の基本的構成素子（エン
テイテイ）であり、また、１つのプロセツサモジ
ユール内には複数のプロセスが共存する。プロセ
ツサ間母線を介して、異なるプロセツサモジユー
ル内のプロセス間において送信される情報は、２
つの形式の素子、すなわち、制御パケツトおよび
データにより構成される。 前記制御パケツトは、受信中プロセツサモジユ
ール３３に対してメツセージの開始、取消しおよ
びデータ転送を報知するのに使用する。 これに関して留意すべきことは、プロセツサ間
母線３５がプロセツサモジユール３３を相互接続
している間に、特定のプロセツサモジユール３３
内のプロセスがプロセツサ母線３５を多重化する
方法により他のプロセツサモジユール３３内の１
つまたはそれ以上の他のプロセスとの間で通信を
行うということである。したがつて、２プロセツ
サモジユール３３間の母線トラヒツクは、終了状
態の異なる種々のプロセス間通信の部分を含むこ
とになり、かくして、多数のプロセス間通信が見
掛け上同時ベースでインターリーブされることに
なる。 ハードウエアは、プロセツサ間母線３５の使用
をパケツトレベルで時分割多重化し、また、複数
のプロセスは、相互にインターリーブモードで発
生するメツセージ処理に際し、プロセツサモジユ
ール３３内で相互通信を行うとともに、必要に応
じてプロセツサ間母線３５を介して相互通信を行
うようにしており、任意の特定プロセス間通信用
として１つのプロセツサ間母線３５が割当てられ
ることのないようにしている。 データ情報は１つまたはそれ以上のパケツトで
プロセツサ間母線を介して送出するようにし、こ
の場合、必ず制御パケツトを前置し、トレーラパ
ケツトを付随させるようにする。 データパケツトの前に制御パケツトを先行させ
る必要がある理由は、特定メツセージに対して１
つの母線が専用されることはないためで、かくし
て、メツセージを正しく識別し、かつメツセージ
内でどれだけのデータを受信すべきかを表示する
ため前記制御パケツトを必要とする。 この情報転送（すなわち、制御パケツト、デー
タ情報、トレーラパケツト）は、いつたんスター
トした後は不可分ユニツトとして行われる。送信
プロセツサモジユールは、若干数のデータパケツ
トよりなる個別の伝送としてデータブロツクを送
信し、個別の伝送としてトレーラパケツトを送信
する。送信プロセツサモジユールは、このときだ
け、他のメツセージに関する情報を送信すること
ができる。 トレーラパケツトは２つの目的に役立てること
ができる。 まず第１に、データ伝送中に誤りが生じ、した
がつて、データブロツクの残りの部分が放棄され
た場合、トレーラパケツトはブロツクの終りを表
示する。 次に、送信プロセツサが、多すぎるデータを送
信しようとした場合（この場合にも、ブロツクは
切棄てられる）、トレーラパケツトはデータが伝
送され、データ伝送が終了したことを認識する手
段を与える。 伝送される情報は、情報が受信プロセツサに確
実に取得されるよう異なる径路を介して２重伝送
されるようにするが、必要な場合、情報を反復伝
送させるよう受信肯定応答信号を要求するように
している。したがつて、任意の単一母線の誤りに
よつて情報が失なわれることはなく、また任意の
単一母線誤りが２つの包含されるプロセスにより
見られることもない。 母線受信ソフトウエアは、インキユー部からメ
モリー１０７への情報の転送を制御することによ
り、母線受信ハードウエア（第２図示インキユー
部６５）とインターロツクさせるようにしてい
る。 かくすれば、母線受信テーブル情報を変更する
ような作動を競合条件（同期の問題）なしに行わ
せることが可能となる。 母線受信テーブル情報がいつたん更新される
と、前の終了割込みをクリアし、かつ、マスクレ
ジスタ内の母線マスクビツトをオンにセツトして
受信マイクロ割込みを再作動させることにより、
インターロツクは取除かれる。 これにより２つの事象が行われる。すなわち、
インキユーハードウエアがパケツトをインキユー
部に受入れることを許容するほか、母線受信マイ
クロプログラムがその情報をインキユー部からメ
モリーに転送することを可能にする。 また、ハードウエア・ソフトウエアシステム
は、主電源よりのAC電源の完全障害のようなシ
ステム電源障害時、あるいはシステムの一部に対
して一時的電源障害を招来するライン過渡時にお
いても情報がなくなることのないようこれを構成
する。 このハードウエア・ソフトウエアシステム共同
動作は、インキユー部６５（第２図）に供給する
ようにした電源警報信号（第３図のライン３３７
参照）を含み、前記電源警報信号を受信した後
は、精々１パケツトの情報程度しかインキユー部
にロードできないようにしている。 また、このイベントにおけるソフトウエア作動
は、インキユー部を充填状態にさせるための送信
（SEND）命令を含む。この正味の効果は、プロ
セツサモジユール３３が電源警報信号を受信した
後は伝送を終了しないようにし、論理部電源を切
つた際、すべての転送の状態が分るようにするこ
とである。 また、プロセツサ間母線３５は、オペレーテイ
ングシステムにより、システム内の他のプロセツ
サモジユールが作動していることを確認するのに
使用する。すなわち、プロセツサモジユール３３
の各々から、Ｎ秒ごとに各プロセツサ間母線３５
を介して、システム内の各プロセツサモジユール
３３に制御パケツトを送信する。かくすれば、各
プロセツサモジユール３３は、システム内の各プ
ロセツサモジユールから2N秒ごとに、前記パケ
ツトを受信していなければならず、応答のないプ
ロセツサモジユールはダウンしたものとみなされ
る。あるプロセツサモジユールがそれ自体のメツ
セージを受信しない場合、そのプロセツサモジユ
ール３３はなにか具合いの悪いことが起つたこと
を知り、以後はＩ／Ｏデバイスコントローラ４１
を捕捉（テークオーバ）しない。 第４２図はマルチプロセツサシステムの種々の
部分が不作動状態になつた場合、どのようにして
特定アプリケーシヨンプログラムが連続してその
進行を継続しうるかを線図的に示したものであ
る。 第４２図の個別の各ブロツクは、それぞれ２本
のプロセツサ間母線３５（Ｘ母線およびＹ母線）
により接続した２つのプロセツサモジユール３
３、複数のキーボードターミナルを制御するデバ
イスコントローラ４１、および１つのデイスクを
制御する他のデバイスコントローラにより形成し
たマルチプロセツサシステムを示す。 また、第４２図の各図はマルチプロセツサシス
テムの種々の部分がサービス不能となつた後、再
びサービス可能状態でマルチプロセツサシステム
に導入される状況を示す。 シーケンスは第４２図の左上側の図から始ま
り、各図内の太線矢印により示す順序で進行す
る。したがつて、シーケンスは、各図に記号で表
示したように、(1)最初の状態で示す状態から(2)
CPU Ｏ ダウン(3)CPU Ｏ 復旧(4)CPU1ダウン
(5)CPU1復旧、の状態に進む。 第４２図の左上側隅に“イニシヤルステート
（最初の状態）”なる記号で示したマルチプロセツ
サシステムの最初の状態においては、アプリケー
シヨンプログラムの１つのコピー（ＰA）が活性
状態で、このコピーによりシステムコールを行
い、アプリケーシヨンプログラムＰAが情報を通
過させるバツクアツプとしてコピーPBを生成さ
せる。この場合、すべてのＩ／Ｏ装置はプロセツ
サモジユールＯにより作動している。この最初の
状態において、図のＸ母線上にバー印を付して示
したように、プロセツサ間母線３５が障害を生じ
たり、ダウンした場合には、アプリケーシヨンプ
ログラムのPAになんらの影響を与えることはな
く、再びマルチプロセツサシステム内の導入する
ことができる。 次の図、すなわち“CPU Ｏ ダウン”の状態
では、プロセツサモジユールＯはサービス不能と
なり、マルチプロセツサシステムは、アプリケー
シヨンプログラムPAにこのことが起つたことを
報知し、アプリケーシヨンプログラムPAはプロ
グラムPBを通信する試みを停止し、マルチプロ
セツサシステムによりすべてのＩ／Ｏ装置をプロ
セツサモジユール１に切換える。かくして、アプ
リケーシヨンプログラムは、プロセツサモジユー
ル１とデバイスコントローラ４１を接続するＩ／
Ｏ母線３９（右側のＩ／Ｏ母線上に矢印で示
す。）を介して中断することなくターミナルに無
停止サービスを続けさせる。 第４２図の中央上部に“CPU Ｏ 復旧”なる
記号で表示するようなマルチプロセツサシステム
の次の作動状態においては、プロセツサモジユー
ルＯはコンソールコマンドにより再びサービス可
能状態に戻る。この場合、プロセツサモジユール
Ｏはプロセツサモジユール１を介してデイスクか
らマルチプロセツサシステムに再びロードされ
る。アプリケーシヨンプログラムＰAは、プロセ
ツサモジユールＯがサービス可能となつたことを
知らされ、プロセツサモジユールＯ内にアプリケ
ーシヨンプログラムの他のコピーを生成するよう
マルチプロセツサシステムに命令する。上記コピ
ーはPCと名付けられ、ターミナルは中断するこ
となく無停止サービスを続ける。 次に、“CPU1ダウン”として表示するよう
に、プロセツサモジユール１が不作動状態になる
と、アプリケーシヨンプログラムPCはこの事実
をマルチプロセツサシステムにより報知され、ア
プリケーシヨンを引継ぐ。マルチプロセツサシス
テムは自動的にプロセツサモジユールＯを介して
すべてのＩ／Ｏ装置と通信を行い、ターミナルに
中断することなく無停止サービスを続けさせる。 最後に、第４２図の右側上部に“CPU1復旧”
として示すような状態では、プロセツサモジユー
ル１はコンソールコマンドにより作動可能とな
り、プロセツサモジユールＯを介してデイスクか
らマルチプロセツサシステムに再ロードされる。
アプリケーシヨンプログラPCは、プロセツサモ
ジユール１が使用可能となつたことを報知され、
プロセツサモジユール１内にそれ自体の他のコピ
ー（アプリケーシヨンプログラムPD）を生成す
るようマルチプロセツサシステムに命令し、かく
して、マルチプロセツサシステムの素子はすべて
の作動状態となる。 以上の説明から明らかなように、上記の時間中
には、プロセツサ間母線の双方とプロセツサモジ
ユールの双方がサービス不能となつた後、再びシ
ステム内に導入されているが、アプリケーシヨン
プログラムとターミナルは中断することなく、作
動を継続している。 このように、なにものかが障害を生じている間
もアプリケーシヨンプログラムを継続させうるよ
うにし、かつアプリケーシヨンプログラムを継続
しながら、障害を起した構成素子を修理し、もし
くは交換できるようにしたことは本発明マルチプ
ロセツサシステムの重要な特徴である。また、こ
のことはプロセツサモジユールおよびプロセツサ
間母線に対してだけでなく、例えば、ラツク内の
フアン、電源などのようなマルチプロセツサシス
テムの全構成素子に対してもいえることで、かく
して、マルチプロセツサシステム３１は本当の意
味の無停止システムということができる。 入出力システムおよびデユアルポートデバイス
コントローラ 前述のように、第１図示マルチプロセツサシス
テム３１は入出力（Ｉ／Ｏ）システムおよびデユ
アルポートデバイスコントローラ４１を含む。 Ｉ／Ｏシステムの一般的目的はプロセツサモジ
ユール３３と周辺装置間のデータの転送を可能に
することである。 このシステムの重要な特徴の１つは、システム
のフエイルソフト作動を確保するため余裕をもつ
た径路を介してデータ転送を行うようにし、１つ
のプロセツサモジユール３３の障害またはデバイ
スコントローラの一部の障害によつても、特定周
辺装置との間のデータの転送が停止されることの
ないようにしていることである。 各デバイスコントローラ４１はデユアルポート
部４３および関連構造を有し、２本の関連のＩ／
Ｏ母線３９とともに、以下に詳述するような周辺
装置への余裕あるアクセスを可能にする。 また、Ｉ／Ｏシステムは、パーフオーマンス
（性能）の点で特に重要な特徴を有する。例え
ば、Ｉ／Ｏシステムのパーフオーマンス特性の１
つは、入出力母線構造の作動速度（帯域幅）であ
る。デバイスコントローラ４１は比較的低速度で
データの伝送を行う周辺装置からのデータを収集
し、この収集データをプロセツサモジユール３３
の記憶速度またはそれに近い速度でバースト多重
モードによりプロセツサモジユールに伝送する。 第１図に示すように、各プロセツサモジユール
３３には、複数個の個別デバイスコントローラ４
１を付属させてこれらを操作するようにし、これ
により、単一マルチプロセツサシステム内におい
て各デバイスコントローラ４１をデユアルポート
部４３を介して１以上のプロセツサモジユール３
３に接続することを可能にしている。 第１２図において、各プロセツサモジユール３
３は前述のプロセツサ間制御ユニツト５５のほ
か、中央処理ユニツト（CPU）部１０５、メモ
リー部１０７および入出力（Ｉ／Ｏ）チヤンネル
部１０９を含む。 各デバイスコントローラは、第１２図および第
１図に示すように、スター形状に接続した接続線
１１１を介して１またはそれ以上の装置を制御す
るようにしている。すなわち、各装置をデバイス
コントローラに個別に接続するようにしている。 第１２図においては、デイスクドライブ４５を
１つのデバイスコントローラ４１に接続し、テー
プドライブ４９を他のデバイスコントローラ４１
に接続している。 さらに、第１２図において、各CPU部１０５
はマイクロプロセツサ１１３を含み、前記各マイ
クロプロセツサ１１３にマイクロプログラム１１
５を関連させる。前記マイクロプログラム１１５
の一部はＩ／Ｏシステム用のＩ／Ｏ命令の遂行に
当り、マイクロプロセツサ１１３により実行され
るようにする。前記Ｉ／Ｏ命令は、第１２図にお
いて、EIO（executeI／Ｏ），IIO
（interrogateI／Ｏ），HIIO（int−errogate high
priorityI／Ｏ）として示してある。これらの命令
の詳細については、第１５図、第１６図および第
１７図により後述する。 マイクロプロセツサ１１３は、第１２図に示す
径路１１７の集合によりＩ／Ｏチヤネル１０９を
介してＩ／Ｏ母線３９にアクセスする。 また、第１２図において、Ｉ／Ｏチヤンネルは
マイクロプロセツサ１１９を含み、前記マイクロ
プロセツサ１１９にマイクロプログラム１２１を
関連させる。 マイクロプログラム１２１はマルチプロセツサ
システムにおける１つの機能を有する。その機能
は第１６図に示すような再接続およびデータ転送
シーケンスを遂行することで、これに関しては後
述する。 また、プロセツサモジユールＩ／Ｏチヤンネル
１０９は、第１２図に示すように、データ径路論
理部１２３を含む。 前記データ径路論理部１２３は、第１３図に示
すようにチヤンネルメモリーデータレジスタ１２
５、入出力データレジスタ１２７、チヤネルメモ
リーアドレスレジスタ１２９、キヤラクタカウン
トレジスタ１３１、アクテイブデバイスレジスタ
１３３、優先度決定レジスタ１３５およびパリテ
イ発生、チエツク論理部１３７を含む。 第１２図に示す径路１１７は、第１３図にＭ母
線およびＫ母線として示した２つの母線を含む。 Ｍ母線はマイクロプロセツサ１１３からの出母
線で、入出力データレジスタ１２７にデータを伝
送する。 また、Ｋ母線はデータ径路論理部１２３よりの
データをマイクロプロセツサ１１３に伝送する入
母線である。 第１２図において、径路１３９はデータ径路論
理部１２３とメモリーサブシステム１０７とを接
続する。 この径路１３９は、第１２図に示すように、プ
ロセツサモジユール３３のメモリーサブシステム
１０７内のハードウエア径路１３９Ａおよび２つ
の論理径路１３９Ｂ，１３９Ｃを含む。 論理径路１３９Ｂおよび１３９Ｃの詳細につい
ては第１６図により後述する。 ハードウエア径路１３９Ａは第１３図に示すよ
うに３つの分岐路を含む。 第１分岐路１３９Ａ−１はメモリーからチヤン
ネルメモリーデータレジスタ１２５への伝送路を
形成し、第２分岐路１３９Ａ−２はチヤンネルメ
モリーアドレスレジスタ１２９からメモリーへの
伝送路を形成し、また第３分岐路１３９Ａー３は
入出力データレジスタ１２７からメモリーへの伝
送路を形成する。 第１２図において、プロセツサモジユール３３
の入出力チヤンネルは制御論理部１４１を含み、
この制御論理部１４１はＴ母線マシン１４３（第
１３図参照）、ならびに４つのリクエストライ
ン、すなわちRECONNECT IN（再接続、RCI）
１４５、LOW PRIORITY INTERRUPT REQUEST（低優先度割込リク
エスト、LIRQ）１４７、HIGH PRIORITY
INTERRUPT REQUEST（高優先度割込リクエ
スト）１４９およびRANK（ランク）１５１（第
１４図参照）を含む。 また、第１４図および第１２図に示すＩ／Ｏ母
線３９は群のチヤンネル機能ライン１５３，１５
５，１５７および１５９を含む（第１３図参
照）。TAG母線（Ｔ母線）１５３機能ラインとし
て働く４本のラインよりなり、このほか、第１４
図に示すようにハンドシエークラインとしての機
能をもつた３つのライン、すなわち、SERVICE
OUT（SVO、サービスアウト）ライン１５５、
SERVICE IN（SVI、サービスイン）ライン１５
７、およびSTOP IN（STI、ストツプイン）ラ
イン１５９がある。 また、第１４図および第１２図に示すように、
Ｉ／Ｏ母線３９はデータライン群１６１，１６
３，１６５，１６７および１６９を含む。 DATA BUS（データ母線）ライン１６１およ
びPARITY（パリテイ）ライン１６３は双方向性
で、データラインとしての機能を有し、この群内
には、第１４図に示すように、16本のDATA
BUS（データ母線）ライン１６１および１本の
PARITY（パリテイ）ライン１６３を含む。 また、END OF TRANSFER（EOT、転送終
り）ライン１６５、PAD OUT（PADO、パツド
アウト）ライン１６７およびPAD IN（PADI、
パツドイン）ライン１６９はデータステータスラ
インとしての機能を有し、データライン１６１お
よび１６３上に起る特殊な状態を表示する。 最後に、Ｉ／Ｏ母線３９は第１４図および第１
２図に示すようにリセツトライン（IORST）１
７１を含む。 第１８図に示す各Ｔ母線コマンドは、Ｔ母線コ
マンドが有効である間に、データ母線１６１上に
ある特定フオーマツトを必要とする。Ｔ母線機
能、ロードアドレス＆コマンド（LAC）および
リードデバイスステータス（RDST）に対する特
定データ母線フオーマツトを本実施例の場合につ
き示すと第１８図の下側のようになる。 Ｔ母線機能、LACの場合には、データ母線１
６１のライン０ないし５上に伝送されるデータま
たはフイールド（欄）は遂行すべき作動を規定
し、データ母線のライン８ないし12上に伝送され
るフイールド（欄）は、コマンドがアドレスされ
るデバイスコントローラ４１（より詳しくは、デ
ータ母線１６１に接続される当該デバイスコント
ローラのポート部４３）を規定し、また、データ
母線ライン13ないし15上に伝送されるフイールド
（欄）はデバイスコントローラ４１に接続したど
の周辺装置をこのコマンドに応じて当該デバイス
コントローラにより作動させるべきかを規定す
る。 また、Ｔ母線機能、RDSTの場合には、データ
母線ビツド０，１，２および３はそれぞれ、オー
ナーシツプ誤り、割込みペンデイング、デバイス
ビジイ（使用中）、およびパリテイ誤りを示し、
ビツド４ないし15はデバイス従属ステータスを示
す。 Ｔ母線上の諸機能は、第１５図、第１６図およ
び第１７図に示すように３つのシーケンスで伝送
される。これについて以下は詳述する。 各Ｔ母線機能はチヤンネルにより主張され、ハ
ンドシエークシーケンスは、入出力チヤンネル１
０９とデバイスコントローラ４１間でＴ母線機能
の受入れを肯定応答するため、ハンドシエークラ
イン１５５，１５７，１５９を使用して行われる
ようにする。Ｔ母線およびハンドシエークライン
の制御は第１３図示Ｔ母線マシン１４３により行
う。 第２８図は、Ｉ／Ｏチヤンネル１０９とポート
部４３間におけるハンドシエークの作動を示すタ
イミング図である。 第２８図に示すように、ライン１５５はサービ
スアウト信号（SVO）を伝送し、ライン１５７
はサービスイン信号（SVI）を伝送する。 また、図には、SVO信号およびSVI信号ととも
にチヤンネルクロツクサイクルを上部に示してあ
る。 第２８図に示すように、SVI信号はチヤンネル
クロツクと同期しておらず、Ｉ／Ｏチヤンネル１
０９よりのSVO信号に応じて、任意の時間にデ
バイスコントローラにより主張（アサート）され
る。 Ｉ／Ｏチヤンネル１０９はサービスアウト
（SVO）信号を主張する前にＴ母線機能および必
要に応じてデータ母線を主張する。 次いで、Ｉ／Ｏチヤンネルは、第２８図に垂直
上昇部２７９で示すように、サービスアウト
（SVO）信号を主張する。前記SVO信号はデバイ
スコントローラがサービスイン（SVI）信号（２
８１）に応答し、チヤンネルコマンドに肯定応答
するまでその状態を保持し、サービスイン
（SVI）信号は、チヤンネルがSVO信号を低下
（ドロツプ）させるまでその状態を保持する。 デバイスコントローラ４１がサービスイン
（SVI）信号を主張した場合は、チヤンネル１０
９は通常１クロツクサイクルと２クロツクサイク
ルの間の時間周期で、第２８図に垂直下降部２８
３で示すようにサービスアウト（SVO）信号を
除去し、それに応じて、デバイスコントローラは
第２８図に垂直下降部２８５で示すようにサービ
スイン（SVI）信号を低下（ドロツプ）させる。 デバイスコントローラによりサービスイン
（SVI）信号がドロツプすると、チヤンネル１０
９は次の転送のためサービスアウト（SVO）信
号を再主張しうる状態となるが、チヤンネル１０
９は、SVI信号がドロツプするまで、SVO信号を
再主張しない。 第２８図の矢印２８１Ａ，２８３Ａおよび２８
５Ａはそれぞれアクシヨン（作動）２７９，２８
１および２８３を表わす。 ハンドシエークは第２８図に示すように垂直下
降部２８５の立下り縁部で終了する。 出力転送に際しては、コントローラのインター
フエースデータレジスタ２１３はサービスアウト
信号の立上り縁部（垂直上昇部２７９）において
データを受入れ、サービスアウト信号の立下り縁
部（垂直下降部２８３）において、データをデバ
イスコントローラ１８７の制御部に転送する。 また、入力転送の場合は、チヤンネル１０９は
サービスアウト（SVO）信号の立下り縁部（垂
直下降部２８３）において、デバイスコントロー
ラからデータを受入れる。 このように、２ラインハンドシエークを使用し
て、非同期作動をするチヤンネル１０９とそのデ
バイスコントローラ４１間における情報の転送を
インターロツクさせるようにしている。 これが第１５図、第１６図および第１７図のハ
ンドシエーク２Ｌで示す通常のハンドシエーク状
態である。 このほか、特殊目的に使用する場合として、２
つの特殊なハンドシエーク状態が考えられる。 まず最初に、デバイスコントローラを選択する
ために使用するチヤンネルコマンドはSVI信号に
よりハンドシエークされないようにする。それ
は、この時間の間には単一デバイスコントローラ
は選択されないからである。 このようなチヤンネルコマンドとしては、第１
８図に示すように次のものがある。すなわち、 SEL−セレクト（選択） LAC−ロードアドレスおよびコマンド HPOL−高優先度割込ポーリング LPOL−低優先度割込ポーリング RPOL−再接続割込ポーリング また、シーケンスを終了させるために使用する
コマンドもSVI信号によりハンドシエークされな
いようにする。それは、これらのコマンドは選択
したデバイスコントローラにそれ自体をデイセレ
クト（選択解除）させるためである。 このようなコマンドとしては次のものがある （第１８図参照）。 DSEL−デイセレクト ABTI−打切り命令（Ｉ／Ｏ） ABTD−打切りデータ ハンドシエークされない上記の全コマンドに対
して、チヤンネルは所定時間周期の間（すなわ
ち、２クロツクサイクルの間）SVO信号（１５
５）を主張した後、この信号を取除く、この形式
のハンドシエークを第１５図、第１６図および第
１７図に１Ｌで示す。 第２に、データ転送は、デバイスコントローラ
がこれ以上のサービスを必要としないことをしら
せたいとき、SVI信号でなく、ストツプイン
（STI）信号を戻す場合を除いて、通常はハンド
シエークされるようにする。この場合、チヤンネ
ルによりSVO信号が次にドロツプしたとき、ポ
ート部はそれ自体をデイセレクトする。そうでな
い場合は、STI信号によりSVI信号と同じような
方法でハンドシエークされる。 すべてのハンドシエークに関する他の状態とし
て、チヤンネルがSVO信号を主張する準備をす
る場合には、チヤンネルは、第１３図示Ｔ母線マ
シン１４３の一部であるタイマーを始動させる。
前記タイマーは、設定された時間周期以内に次の
ハンドシエークサイクルが始まらず、また終了し
ない場合、時間切れとなつて誤り報知を行う。タ
イマーが時間切れとなつた場合は、シーケンス内
の適当なポイントに誤りが報知され、デバイスコ
ントローラ４１にABTI（EIO，IIO，または
HIIOシーケンス）またはABTD（再接続シーケ
ンス）のいずれかが送信される。 第２９図は第２８図に示すハンドシエーク用論
理部を示す。第２９図に示す論理回路は第１３図
示Ｔ母線マシンの一部であり、また前述の通常の
ハンドシエーク状態に対して有効な論理回路であ
る。 第２９図示論理回路はサービスアウトフリツプ
フロツプ２８９およびサービスイン同期フリツプ
フロツプを含む。第２９図に区分線および記号で
示すように、フリツプフロツプ２８７および２８
９はチヤンネル１０９内に物理的に配置する。 デバイスコントローラ４１は、フリツプフロツ
プ２８９のＤ入力にサービスイン（SVI）信号を
帰還伝送する送信機２９３ならびに組合せ論理回
路２９１を含む。 第２９図に示す論理部の機能は以下のとおりで
ある。 チヤンネル１０９は、フリツプフロツプ２８７
のＪ入力をターンオンすることによりサービスア
ウト（SVO）信号を主張し、次のクロツクサイ
クルがスタートするとき、送信機２９５によりデ
バイスコントローラにサービスアウト信号
（SVO）信号が伝送される。 デバイスコントローラ内の組合せ論理回路２９
１は、それがレデイ状態の場合、送信機２９３を
作動させて、フリツプフロツプ２８９にサービス
イン（SVI）信号を戻し、これでハンドシエーク
を完了する。 ここで、第１９図に示すデユアルポートデバイ
スコントローラに戻ることにし、デバイスコント
ローラ４１のデユアルポート部の各々は物理的接
続線１７９により、これをインターフエース共通
論理部１８１（第２１図にその詳細を示す）に接
続し、ポート部４３の各々を論理接続線１８３を
介して、オーナシツプラツチ回路１８５により決
められるようインターフエース共通論理部１８１
と関連させる。 第１９図に接続線１８０で示すように、インタ
ーフエース共通論理部１８１はデバイスコントロ
ーラ４１の制御部１８７と関連させる。デバイス
コントローラの制御部１８７はバツフア１８９を
含む。 また、第１９図にブロツク図の形で示すデユア
ルポート部４３（その詳細を第２３図に示す。）
は、Ｉ／Ｏシステムに対してフエイルソフトモー
ドを与えるもので、マルチプロセツサシステムの
重要な部分である。 ポート部４３および関連のシステム構成素子は
１つのデバイスコントローラ４１の２つのポート
部４３が論理的、物理的に独立するような方法で
構成し、かくして、１つのポート部４３の構成素
子部分が特定デバイスコントローラ４１の他のポ
ート部の構成素子を形成することなく、また、１
つのポート部内の集積回路障害のような単一構成
素子の障害により、他のポート部の作動に影響を
与えないようにしている。 第１９図に記号で示すように、各ポート部４３
はプロセツサモジユール３３をデバイスコントロ
ーラとインターフエースさせ、究極的には、前記
デバイスコントローラ４１を介して特定の周辺装
置とインターフエースさせる機能を有する。ま
た、ポート部４３は、オーナーシツプラツチ回路
１８５の状態を条件としてデバイスコントローラ
１８７の制御部と通信し、またプロセツサモジユ
ールと通信するための構成要素（エンテイテイ）
である。 すなわち、ポート部はその選択ビツト１７３を
セツトして、後述するように、Ｉ／Ｏチヤンネル
１０９より受信した命令によりそれ自体をプロセ
ツサモジユールに接続する。 特定デバイスコントローラ４１内の個別ポート
部４３の各々は、独立してプロセツサモジユール
３３に接続することができ、また、当該デバイス
コントローラ内の他のポート部と同時に異なるプ
ロセツサモジユールに接続されるが、デバイスコ
ントローラの制御部とデユアルポート部４３の１
つとの間には、オーナーシツプラツチ回路１８５
により、任意のある時間には１ポート部のみしか
デバイスコントローラにより制御されないような
論理接続が設定されるようにしている。 デコーダ論理部は、任意の特定時間にＴ母線１
５３上にどんな機能を伝送するかを決定する機能
を有する。 制御論理部はＴ母線機能を組合わせて、例え
ば、セツト選択ビツド、クリア選択ビツド、リー
ド割込みステータスのような特殊なポート機能を
遂行させる働きをする。 制御論理部の機能は第２７図示論理式に示すと
おりである。 第１５図、第１６図および第１７図により後述
するような接続シーケンスＩ／Ｏ母線３９を介し
て伝送されると、ポート部４３の１つ（当該Ｉ／
Ｏ母線３９に接続されたデバイスコントローラ４
１の１ポート部４３のみ）が、その選択ビツド１
７３をセツトすることにより論理的センスで母線
３９に接続を行う。 この論理接続は当該接続シーケンスにおいて伝
送されるデータの一部により決められる。接続が
行われると、当該特定ポート部４３はデバイスコ
ントローラの制御部とチヤンネル間に情報を通過
させるチヤンネルプロトコルに応答する。装置ア
ドレス比較器１９３はポート部４３の構成部分
で、ポート部の新しいアドレスを決定する機能を
有する。 装置アドレス比較器１９３は、LAC Ｔ母線機
能の間、データ母線１６１上の装置アドレス欄を
特定ポート部４３に関連する装置アドレスジヤン
パーと比較して、特定ポート部４３に対する新し
いアドレスを決定する。チヤンネル１０９により
伝送されるアドレスが特定ポート部４３に関する
ジヤンパーにより決められるアドレスと整合（マ
ツチ）した場合は、項ADDCOMP（第２７図参
照）が生成され、当該ポート部用の選択ビツト１
７３がセツトされる。ただし、この場合、第２７
図に示す他の状態は、選択ビツトがセツトされる
ことを許容するものとする。かくして、ポート部
４３は選択ビツトがクリアされてシーケンスが終
了するまで、すべてのＴ母線作動に応答する。 第２７図において使用している略語は次のとお
りである。すなわち、 Add Comp−アドレス比較（装置アドレ
ス） PAROFF−パリテイOKフリツプフロツプ SEL −選択（セレクト） OWN −オーナーシツプ SELBIT−選択ビツト パリテイチエツクレジスタ１７７は第１３図に
示すパリテイ発生および検出論理部と以下のよう
に関連する。すなわち、その出力において、パリ
テイ発生論理部１３７は、ポート部４３のパリテ
イ検出部１７７によりチエツクされるべきパリテ
イを発生する。このパリテイはチエツクしなけれ
ばならないか、あるいはプロセツサモジユール３
３のＩ／Ｏチヤンネル１０９により打切られるか
する。 また、入力上には、同様な方法でチヤンネルパ
リテイ検出論理部１３７によりチエツクされるべ
きパリテイをインターフエース共通論理部１８１
から発生する。 第２４図に示すように、パリテイチエツクは、
データかレジスタにロードされる前にスタート
し、レジスタにデータが完全にロードされた後ま
で継続するようにする。すなわち、Ｄ母線上のパ
リテイは、チヤンネルが出力Ｔ母線機能により
SVO信号を主張する都度、ポート部パリテイレ
ジスタによりチエツクされるようにし、SVO信
号の存在する間パリテイをモニタして、その期間
中におけるＤ母線上のデータの安定を確認し、か
つ、ポート部からデータレジスタ２１３にデータ
を転送するようにしている。 このパリテイチエツクはＴ母線シーケンスの各
トランザクシヨンごとに起り、シーケンスの任意
のトランザクシヨンの間にパリテイ誤りを生じた
場合は、誤りはシーケンスの間のＴ母線機能に応
じ、ステータスビツトとして戻される。例えば、
EIOシーケンス（第１８図および第１５図）にお
いて、RDSTに対するＰビツト戻りは、EIOシー
ケンスの間にポート部がパリテイ誤りを決定した
ことを示す。 また、第１８図に示すように、パリテイ誤りビ
ツトは、Ｔ母線上のRDST機能に対応するＤ母線
上のビツト番号３である。 EIOシーケンス期間中以外のある時間にパリテ
イ誤りが生じた場合は、RDSTT母線機能に関し
て述べたと同じようにして、読取り割込ステータ
ス（RIST）Ｔ母線機能の間に、パリテイ誤りが
報告される。 パリテイ誤りは、第２４図に示すように、
EIO，IIO，HIIOまたは再接続シーケンスの始め
にクリアされる。 任意のシーケンスの間に、パリテイ誤りが検出
された場合には、パリテイ誤りはパリテイチエツ
クレジスタにより記憶され、RDSTまたはRIST
Ｔ母線機能に応じて母線に戻される。 第２０図において、ポート部４３内のイネーブ
ルラツチ回路１７５の機能は、特定のデバイスコ
ントローラ４１に接続されたＩ／Ｏ母線３９の双
方を不作動にする可能性をもつたある種の誤りか
らＩ／Ｏシステムを回復させることで、ポート部
４３によりＩ／Ｏ母線３９上に任意の信号を配置
させないようにして、これを行つている。 イネーブルラツチ回路１７５は特定のデイスエ
ーブルコマンドによりクリアされるようにする。
このコマンドは、Ｄ母線１６１上に伝送される特
定のオペレーシヨンコードをもつたロードアドレ
スおよびコマンド（LAC）Ｔ母線機能である。 イネーブルラツチ回路１７５は、いつたんクリ
アされると、プログラム的にこれをリセツトでき
ないようにする。 また、ポート部４３はステータスマルチプレク
サ１９５を含む。前記マルチブレクサ１９５は、
デバイスコントローラ４１が当該デバイスコント
ローラの他のポート部４３に論理的に接続された
場合、前述のオーナシツプラツチ誤りを戻し、当
該デバイスコントローラは他のポート部により所
有され、このポート部に対するコマンドは無効で
あることを表示する機能を有する。 また、ポート部４３は、第１４図に示すＩ／Ｏ
母線３９の各入力ライン（すなわち、SVI，
STI、データ母線、パリテイ、PADI，RCI，
LIRQ，HIRQ）用のインターフエーストランシ
ーバ１９７を具える。トランシーバ１９７は、ポ
ート部選択ビツト１７３がセツトされ、かつ、Ｔ
母線１５３上のＴ母線機能によりデバイスコント
ローラ４１がチヤンネルに情報を戻すことを必要
としたとき、ポート部４３からＩ／Ｏチヤンネル
１０９にデータを伝送する働きをする。トランシ
ーバ１９７はデータ母線１６１からポート部４３
に常時情報を通過させる。 電源オン回路１８２をトランシーバ１９７と関
連して作動させ、デバイスコントローラ４１の電
源が上昇（アツプ）または低下（ダウン）状態と
なつたとき、トランシーバの作動を制御して、電
源の上昇または低下中に誤つた信号がＩ／Ｏ母線
上に置かれないようにしたことは本発明の特徴
で、この特徴はオンライン保守の観点から特に重
要である。 第２０図に示すように、各トランシーバ１９７
は受信機１９８および送信機２００を含む。 送信機はイネーブルライン２０２により作動可
能となる。 イネーブルライン２０２上には、選択ビツト１
７３，Ｔ母線上の所要入力機能およびPON回路
１８２よりの信号を含む若干個の信号が存在す
る。 本発明実施例においては、PON回路よりの信
号を“ワイヤオア”接続でゲート回路の出力に接
続し、前記ゲートにおいて他の信号と組わせて、
イネーブルライン２０２をプルダウンさせ、かく
して、PON回路の出力により他の信号を抑圧す
るようにしている。これは、電源が集積回路を正
しく作動させるに充分なレベルにあることを
PON回路が検知するまで、送信機２００（本実
施例の場合、8T26Aまたは7438を使用）を高イ
ンピーダンス状態に置くことを可能とする。
PON回路出力段は、使用しているトランシーバ
集積回路の特性を利用しうるよう設計する。この
特殊形式の集積回路に関しては、ドライバーネー
ブルライン２０２が大地電位より上で２ダイオー
ドドロツプ以下の電位に保持される場合には、送
信機出力トランジスタは集積回路に供給される電
源レベルに無関係にオフ状態となり、かくして、
ドライバによる母線の駆動を不可能とする。 このような特性の組合せは、電源の上昇または
低下に伴つて集積回路の出力を制御し、かつ電源
があるレベル以下に低下した際、通常集積回路の
出力を不確定とするような作動モードを与える。 この同一回路をプロセツサ間母線サブシステム
のＸ母線およびＹ母線に使用して、トランシーバ
の制御を行い、かつ、プロセツサ間制御ユニツト
５５により生成されるる信号の制御を行うように
している。第３０図に示すように、各中央処理ユ
ニツト（CPU）１０５はデバイスコントローラ
内に設けたPON回路１８２と同一構成のPON回
路１８２を含む。このように、PON回路はすべ
てのデバイスコントローラ４１およびすべてのプ
ロセツサ間制御ユニツト５５用の送信機を制御す
る。 電源オン（PON）回路の詳細は第２５図に示
すとおりである。図において、符号数字１８２は
PON回路の全体を示す。 PON回路の目的は5V電源の２つの異なる電圧
レベルを感知することである。 電源が低下する場合、PON回路は、デバイス
コントローラまたはCPU内の論理部を不確定状
態とするような特定レベル以下に電源が低下する
点を感知し、この点において、PON回路は、そ
の後不確定な状態となる論理部に対してサブシス
テムを保護するための信号を供給する。 PON回路が感知する第２の電圧レベルは、電
源が上昇する場合に感知する電圧値である。この
電源を感知する第２レベルは、第１レベルより約
100mV程大きな値とし、これにより、システム
にヒステリシスムを与え任意の発振条件を抑圧す
るようにしている。 PON回路は、電圧条件の１つを感知した後
は、他の電圧条件を感知しその時点で状態変化を
生ずるまで安定状態にとどまる。PON回路が任
意の特定時間に置かれている状態により、他の状
態への転移が行われる電圧レベルが決定される。 かくして、電源オン回路１８２は、電源がデバ
イスコントローラ４１に対して所定の作動許容限
度内にあることを表示する信号を与える。電源が
上記の所定許容限度内にない場合は、電源オン回
路１８２の信号を使用して、デバイスコントロー
ラ４１の適当な母線信号を直ちに不能にする。 PON回路１８２の出力は２進出力とし、出力
が１の場合は、電源は許容限度内にあることを示
し、出力が０の場合は電源が許容限度以下である
ことを示す。 以下に詳述する第２５図示電源オン回路１８２
は、デバイスコントローラ４１により使用され、
PON回路１８２をデバイスコントローラ４１に
適用する際に使用する７つの出力駆動段を有す
る。また、同一電源オン回路１８２はCPU１０
５および母線コントローラ３７によつても使用さ
れるが、この場合における出力駆動段の数はデバ
イスコントローラの場合より少なくてすむ。 第２５図に示すように、PON回路１８２は電
流源１８４および差動増幅器１８６を含む。 差動増幅器１８６は、その１つの入力として、
ライン１８８上の温度補償基準電圧入力を有する
ほか、電源オン回路により感知されるべき電圧を
示すライン１９０上の第２入力を有する。 ライン１８８上の基準電圧はツエナーダイオー
ド１９２により設定されるようにする。 差動増幅器１８６は釣合いのとれた対のトラン
ジスタ１９４および１９６を含む。 ライン１９０上に供給される電圧は抵抗１９
８′，２００′および２０２′により決定されるよ
うにする。前記抵抗１９８′，２００′および２０
２′金属被膜抵抗によりこれを形成し、PON回路
に高い温度安定度を与えるようにしている。 差動増幅器１８６のライン２０４および２０６
上の出力はこれらを３つのトランジスタアレイ
（トランジスタ２０８，２１０および２１２）に
供給し、この３トランジスタアレイにより主出力
制御トランジスタ２１４を制御するようにする。 主出力制御トランジスタ２１４は接続したすべ
ての出力ドライバを駆動する。例えば、第２５図
に示すように、デバイスコントローラ４１に
PON回路１８２を利用する場合には、主出力ト
ランジスタ２１４は出力段２１６ないし２２８を
駆動するようにする。出力段２１６は論理部をク
リアするために使用し、出力段２１８，２２０お
よび２２２はデバイスコントローラ４１の１つの
ポート部４３のインターフエース装置との結合用
として使用し、また、出力段２２４，２２６およ
び２２８はデバイスコントローラ４１の他のポー
ト部４３のインターフエース装置との結合用とし
て使用する。 また、PON回路１８２はヒステリシス制御回
路２３０を含み、前記回路２３０は抵抗２３２，
２３４およびトランジスタ２３６を含む。 以下、この回路の作動について説明する。この
場合、回路は電源オフ状態から電源オン状態に切
換わることから作動を開始するものとする。かく
すれば、電源は電流源１８２から差動増幅器１８
６および主出力制御トランジスタ２１４に供給さ
れる。この時点においては、ライン１９０上の電
圧はライン１８８上の電圧より小であるため、差
動増幅器１８６は主出力制御トランジスタ２１４
の出力をオフ状態に保持し、これにより出力段２
１６ないし、２２８をオン状態にする。 かくして、PON回路１８２の出力は“０”状
態となり、電源が許容限度内にないことを表示す
る。 次に、電源が上昇すると、ライン１９０上の入
力電圧はライン１８８上の基準電圧に等しくなる
まで増加し、この時点において、差動増幅器１８
６は主出力制御トランジスタ２１４を駆動し、こ
のトランジスタをターンオンさせる。したがつ
て、出力段２１６ないし２２８からベース駆動が
取除かれ、これらの出力段をオフとする。かくし
て、PON回路１８２の出力は“１”となり、電
源が許容限度内にあることを表示する。 この時点において、ヒステリシス制御回路２３
０が作動を開始する。すなわち、電源が上昇して
いた間、ヒステリシス制御回路２３０のトランジ
スタ２３６はオン状態であり、トランジスタ２３
６がオン状態のときは、抵抗２０２の抵抗値は、
トランジスタ２３６がオフ状態のときのこの抵抗
２０２の抵抗値より小さいものと考えられる。 主出力制御トランジスタ２１４がターンオンす
る点はヒステリシストランジスタ２３６がターン
オフとなる点である。ヒステリシストランジスタ
２３６がターンオフすると、ライン１９０に僅か
電圧の上昇（ジヤンプ）を生じ、差動増幅器１８
６が主出力トランジスタ２１４をオン状態に保持
するような状態に差動増幅器１８６をラツチす
る。 PON回路の状態は、＋5V電圧がライン１９０に
供給される電圧により決まる低い方のスレシヨー
ルド値以下に低下するまで、この状態で安定状態
となり、主出力制御トランジスタ２１４はオン状
態、出力ドライバ２１６ないし２２８はオフ状態
を保持する。 電源故障状態において5V電源が低下し、ライ
ン１９０上の電圧がライン１８８上の基準電圧以
下に減少する場合は、差動増幅器１８６は主電源
制御トランジスタ２１４をターンオフさせ、これ
にともなつて、出力駆動段２１６ないし２２８は
ターンオン状態となる。 電源が低下したときはヒステリシストランジス
タ２３６はオフ状態にあつたので、PON回路１
８２の入力に供給される電圧は、電圧上昇作動状
態の間に電源が許容限度内にあることをPON回
路１８２が感知した電圧値に比し幾分低くならな
ければならない。 この差動またはヒステリシス作動を使用すると
きは、5V電源上の任意の雑音により回路内にな
んらかの発振を生じ、誤つた電源故障表示を行う
ことを禁止することができる。 第２５図示PON回路１８２は、その状態、す
なわち、“１”状態か“０”状態かを決めるた
め、PON回路により使用される２つの電圧に対
してきわめて正確な感知を与える。 これらの２電圧を正確に感知するため、PON
回路は種々の構成素子の初期トレランスに対して
補償能力を有するものでなければならず、また、
作動中の温度変化を補償しうるものでなければな
らない。PON回路１８２においては、その初期
トレランスのための補償を必要とする唯一の臨界
的構成部品はツエナーダイオード１９２であり、
抵抗１８８′を選定することによりこの補償を行
うようにしている。 また、温度補償を与えるため、ツエナーダイオ
ード１９２に受動形ツエナーダイオードでなく、
能動形ツエナーダイオードを使用するようにし、
さらに、差動増幅器１８６内の２つのトランジス
タに整合した対のトランジスタを選定し、かつ、
抵抗１９８′，２００′および２０２′に金属溝膜
抵抗を使用することにより効率的な温度補償を得
るようにしている。 各ポート部４３は第２０図および第１９図に符
号数字１７９で示す複数のラインを含む。このラ
イン群１７９は個別ライン２０１（16本のライン
により入力母線すなわちＩ母線を形成）、装置ア
ドレスライン２０３，出力母線ライン２０５（16
本）、テークオーナシツプライン２０７，ならび
にパリテイのような信号、Ｔ母線および特定ハー
ドウエア実現に必要な他の同種ラインを伝送する
一般ライン２０９を含む。 これらの特定ライン２０１，２０３，２０５，
２０７および２０９は第２１図に示すインターフ
エース共通論理部のブロツク図に同一数字で示し
たラインに対応するものであるが、インターフエ
ース共通論理部１８１はデバイスコントローラ４
１内のデユアルポート部４３の各々に関連するた
め、第２１図においては２組の各ラインを示して
ある。 第２１図において、インターフエース共通論理
部１８１はオーナシツプラツチ回路１８５（第１
９図をあわせ参照のこと）を含む。このオーナシ
ツプラツチ回路はライン２０７を介して
TAKE、OWNERSHIP（テークオーナーシツ
プ）信号１８１間の論理接続を決定する機能を有
する。 前述のように、テークオーナーシツプ
（TAKE OWNERSHIP）信号はポート部ハード
ウエアにより、Ｄ母線上のコマンド欄の特定作動
コードをもつたロードアドレスおよびコマンド
（LAC）Ｔ母線コマンドから抽出されるようにす
る。ポート部がチヤンネルからＴ母線上の機能
LACを受信すると、ポート論理部はＤ母線上の
コマンド欄（上位６ビツド）を調べ、コマンド欄
にテークオーナシツプ命令を規定するコードがあ
るときは、ポートハードウエアからオーナシツプ
ラツチ回路をセツトする信号を発生して、ポート
部をインターフエース共通論理部、したがつて、
デバイスコントローラの制御部に接続する。コマ
ンド欄がキル（kill）コマンドを規定する場合
は、ポート部ハードウエアはポート部のイネーブ
ルラツチ回路をクリアする信号を発生する。この
作動は、Ｄ母線上の装置アドレス欄がポート部の
装置アドレスジヤンパーと整合し、しかもコマン
ド期間中パリテイ誤りが検出されない場合にのみ
起る。すなわち、LAC上にパリテイ誤りが検出
された場合は、テークオーナシツプコマンド、キ
ルコマンド等を含むコマンド実行されない。 したがつて、テークオーナーシツプコマンドを
発生したＩ／Ｏチヤンネル１０９はデバイスコン
トローラ４１の制御を受けることになり、他のポ
ート部４３は論理的に切離される。また、テーク
オーナーシツプコマンドはデバイスコントローラ
の内部状態をハードクリアさせることができる。 オーナーシツプラツチ回路１８５の状態は、マ
ルチプレクサ２１１を介してどのポート部が情報
を通過させることができるかを決定する、オーナ
ーシツプラツチ回路１８５がいつたん所定の方向
に設定されると、前記ラツチ回路は他のポート部
によりテークオーナシツプコマンドが受信される
までその状態が保持される。また、Ｉ／Ｏリセツ
トライン（IORST）の肯定によつてデバイスコ
ントローラの内部状態がクリアされた後、他のポ
ート部にオーナシツプを与えるようにすることが
できる。 制御信号はオーナシツプレジスタ１８５の状態
により適当な１ポート部４３から選択され、マル
チプレクサ２１１により１組の制御ライン２１５
を介してデバイスコントローラの制御部１８７に
伝送されるようにする。また、データはライン２
０５を介して適当な１ポート部４３から選択さ
れ、データレジスタ２１３内にロードされ、出力
母線（Ｏ母線）２１７を介してコントローラに接
続されるようにする。 制御ライン２１５のうち若干数のライン２１５
Ａは、ライン２１９を介してコントローラから伝
送される情報をマルチプレクサ２２０で選択し、
入力母線（Ｉ母線）２０１によりポート部４３
（第２０図）、したがつて、プロセツサモジユール
３３のチヤネル１０９に戻す場合のマルチプレク
サ２２０の制御用として使用する。また、ライン
２２１は適当なポート部４３からＩ母線２０１，
したがつて、Ｉ／Ｏチヤネル１０９に装置アドレ
スを戻す。 第２２図は第１９図示データバツフア１８９の
詳細図である。 複数のデバイスコントローラ４１をマルチワー
ドバツフアとともに作動させ、周辺装置から比較
的低速度で情報を受信し、記憶速度またはそれに
近い速度でこの情報をプロセツサモジユールに伝
送するようにし、チヤネル帯域幅を最大限に使用
しうるようにしている。 バツフアの設計それ自体において重要なこと
は、デバイスコントローラ４１を相互に共同作動
させてチヤネル１０９へのアクセスしうるように
し、誤りの諸条件を避けられるようにすることで
ある。複数のデバイスコントローラ４１を適正に
共同作動させるため、いくつかの指針にしたがつ
てマルチワークバツフア１８９を構成している。
これらの指針には次のようなものが含まれる。 その１つは、チヤネル１０９に対してデバイス
コントローラが再接続要求（リクエスト）を行う
場合、データバツフアには、優先度の高いすべて
のデバイスコントローラ４１と優先度の低い１つ
のデバイスコントローラ４１をサービスするに充
分なバツフア深度（バツフア容量）を残しておく
ようにする必要があり、また、バツフアの残りの
深度（容量）を使いつくすことなく、再接続要求
の再接続待ちができるようにする必要がある。こ
れをバツフアスレツシユホールドと呼称し、第２
３図に略号Ｔで示す。 第２に、バツフアは、それがサービスを終つた
後、他の再接続要求をする前に、すべての低優先
度デバイスコントローラ４１のサービスを許容す
るに充分な時間待機しなければならない。これを
ホールドオフと呼称する。バツフア深度（第２３
図のＤ）はホールドオフ深度とスレツシユホール
ド深度の和である。 ホールドオフ深度およびスレツシユホールド深
度は複数の変数の函数である。これらの変数に
は、装置速度、チヤネル速度、記憶速度、再接続
時間、当該入出力母線上の高優先度のコントロー
ラの数、当該入出力母線上の低優先度のコントロ
ーラの数、ならびに許容可能な最大バースト長が
ある。 Ｉ／Ｏ母線上の高優先度のコントローラは、同
一Ｉ／Ｏ母線上のそれより低優先度の他のコント
ローラより多数のそれに関連する低優先度のコン
トローラを有し、したがつて、高優先度のコント
ローラには、低優先度のコントローラより大きい
ホールドオフ深度を必要とする。同様に、Ｉ／Ｏ
母線上の低優先度のコントローラはそれより高い
優先度のコントローラより大きなスレツシユホー
ルド深度を必要とする。コントローラ内のバツフ
ア１８９は、ホールドオフ要求が増大するにした
がつて、スレツシユホールド要求は減少し、スレ
ツシユホールド要求が増大するにしたがつてホー
ルドオフ要求が減少するという事実を利用して構
成している。これは、再接続要求がなされるスト
レスを可変とすることにより達成でき、実際のセ
ツテイングは特定のＩ／Ｏチヤネル形状内の高優
先度コントローラおよび低優先度コントローラの
特性により決めるようにしている。したがつて、
バツフア深度は、最悪の場合のスレツシユホール
ド深度と最悪の場合のホールドオフ深度の和では
なく、最悪の場合のスレツシユホールド深度要求
または最悪の場合のホールドオフ深度要求の最大
値とする。かくして、バツフア深度を最小にし、
かつ、バツフアを充填状態または空き状態とする
に必要な時間を短縮するようにしている。 第２３図はこれら種々のパラメータをグラフに
より表示したものである。図において、横軸は時
間を示し、縦軸は出力作動に対するバツフア内の
ワードを示す。 データは、まず第２３図の左上部の点Ｄ（この
点においては、バツフアはバツフア深度一杯に充
填されているものとする。）からスタートして、
傾斜−ＲDの線で示す速度で装置に転送され、バ
ツフア深度が傾斜線−ＲDとスレツシユホールド
深度線Ｔとの交点２２３で示すスレツシユホール
ド深度に減少するまで、再接続信号を生成するこ
となく、このデータ転送が続けられる。 この時点において、第２３図の横軸に記号で表
示したように、チヤネル１０９に対して再接続リ
クエストがなされる。 バツフアよりのデータの転送は、点２２５まで
傾斜線−ＲDで示す速度で続けられ、リクエスト
（要求）は高優先度デバイスコントローラ４１に
よりホールドオフされるが、２２５の点でリクエ
ストはＩ／Ｏチヤネル１０９により引継がれ、
Ｉ／Ｏチヤネルはこのデバイスコントローラに対
してその再接続リクエストシーケンスを開始す
る。 点２２７においては、最初のデータワードはチ
ヤネル１０９によりデバイスコントローラのバツ
フア１８９に伝送されており、次いで、チヤネル
１０９は傾斜ＲCの線で示す速度でバツフア１８
９にデータワードを転送する。 同時に、デバイスコントローラ４１は速度−Ｒ
Dでバツフアからデバイスワードを転送しつづけ
るので、バツフア１８９への入力の総合速度は、
バツフア点２２９で再び充填状態になるまで、傾
斜ＲC−ＲDの線で示すような速度となる。点２２
９において、バツフアは充填され、デバイスコン
トローラはチヤネル１０９から切離され、傾斜線
−ＲCで示す速度でデータ転送が続けられる。 第２３図の表示ｔrは、このデバイスコントロ
ーラのポーリングおよび選択、ならびに最初のワ
ードの転送に必要な時間を示す。これに関して
は、第１６図により再度後述することにする。 また、第２３図の符号Ｂはバースト時間を示
す。このバースト時間は動的パラメータである。
任意の特定のバーストの長さは、装置速度、チヤ
ネル転送速度、転送中の装置の数およびチヤネル
再接続時間に従属する。また、バーストに許容さ
れる最大時間は、必要とするバツフア深度を最小
にし、かつ高い装置転送速度に適応し、また同時
に転送できる装置の数に適応するようこれを選定
する。 第２２図は第２３図に示すホールドオフ要求お
よびスレツシユホールド要求を達成させうるよう
達成した本発明実施例によるバツフア１８９のブ
ロツクダイヤグラムである。 第２２図示バツフア１８９は入力バツフア２３
１、バツフアメモリー２３３、出力バツフア２３
５、入力ポインタ２３７、出力ポインタ２３９、
マルチプレクサ２４１、バツフア制御論理部２４
３（第２６図により後述する）、前記バツフア制
御論理部２４３に接続したマルチプレクサ２４
５、ならびにストレスカウンタ２４７を含む。 また、第２２図に示すように、入力バツフア２
３１には、２つのデータ入力ライン群（ライン２
１７および２４９）を供給する。１つのデータラ
イン群は１６の装置データ入力ライン２４９を含
み、他の入力ライン群は１６の出力母線ライン
（０母線ライン）２１７を含む。 次いで、これら２群の入力信号のいずれか一方
を入力バツフア２３１からライン群２５１を介し
てバツフアメモリー２３３に供給する。前記ライ
ン群は16本のライン２５１を含む。 データはバツフアメモリー２３３から取出さ
れ、ライン群２５３を介して出力バツフア２３５
に供給される。前記ライン群は16本のライン２５
３を含む。 出力バツフア２３５は、第２２図に記号で表示
するように、16本のライン群２１９を介してイン
ターフエース共通論理部１８１（第１９図および
第２１図参照）にデータを送り返し、16本のライ
ン群２５５を介して装置４５，４７（第１図示装
置４９，５１，５３を含む）にデータを送りかえ
す。 入力ポインタ２３７および出力ポインタ２３９
はマルチプレクサ２４１とともに以下のように機
能する。 入力ポインタ２３７は、入力バツフア２３１か
らバツフアメモリー２３３にデータが転送されて
いる際、マルチプレクサ２４１を介してバツフア
メモリー２３３に接続され、ワードを書き込むべ
き記憶場所を決定する機能を有する。また、出力
ポインタ２３９は、バツフアメモリー２３３から
出力バツフア２３５にデータが転送されている
際、マルチプレクサ２４１を介してバツフアメモ
リー２３３に接続され、ワードを取出すべき記憶
場所を決定する機能を有する。 第２２図および第２６図に示すバツフア制御論
理部２４３の目的は、バツフア１８９に置かれる
ストレスを追跡し続けることである。これに関し
ては、バツフアの充填状態または空き状態の度合
いは、プロセツサモジユールに関する転送の方向
（入力か出力か）とあいまつて、ストレスの程度
を決定する。ストレスは装置がバツフアにアクセ
スする場合は増加し、チヤネルがバツフアにアク
セスする場合は減少する。 また、第２２図および第２６図示装置におい
て、ストレスカウンタは入力上の０ないし15の増
加ストレス測定し、出力上の０ないし15の減少ス
トレスを測定する。また、他の実施例（図示を省
略）の場合には、バツフア制御論理部において転
送の方向を付加し、２つの新しいラインによりポ
インタ２３７および２３９にアクセスさせるよう
にし、ストレスカウンタは常に増加ストレスを測
定するよう形成している。 第２２図において、チヤネルリクエストライン
２１５（第２１図をも参照のこと）および装置リ
クエストライン２５７（デバイスコントローラの
制御部分１８７から到来する）はアサートされ
て、バツフア１８９へのアクセスを表示する。 マルチプレクサ２４５は、プロセツサモジユー
ルに関する転送の方向（入力か出力か）にもとず
き、バツフア充填を増加させるリクエスト（要
求）としてこれらのラインの１つを選択し、バツ
フア充填を減少させるリクエスト（要求）として
他のラインを選択する。 バツフア充填を増加させるため選択されたライ
ンは、適当なデータライン２４９または２１７
（第２２図参照）よりのデータをライン２５９を
介して入力バツフア２３１にロードするためにも
使用される。 チヤネルおよび装置は、同時にバツフア１８９
にアクセスすることができ、バツフア制御論理部
２４３は一時に１つのリクエスト（要求）をサー
ビスする。バツフア制御論理部２４３はサービス
のため、ライン１つを選択してバツフア制御論理
部２４３が最初のリクエストのサービスを終るま
で、他のラインをホールドオフし、その後におい
て他のリクエストをサービスする。 バツフア制御論理部２４３によるリクエストの
サービスには次のようなものがある。 まず、始めに、バツフアメモリー２３３への転
送か、バツフアメモリー２３３からの転送かとい
う転送方向を決定し、マルチプレクサ２４１を介
して入力ポインタ２３７または出力ポインタ２３
９を選定するに適したものとして、マルチプレク
サ２４１に接続したライン２６１を主張する。 第２に、出力リクエストに際して、バツフア制
御論理部２４３はライン２６３を主張し、これに
より次の３つの事柄を行わせる。すなわち、 (A) バツフア制御論理部２４３は入力バツフア２
３１よりのワードを入力ポインタ２３７および
マルチプレクサ２４１により決められたバツフ
アメモリー２３３の記憶場所に書込む。 (B) バツフア制御論理部２４３はストレスカウン
タ２４７を増加させる。 (C) バツフア制御論理部２４３は入力ポインタ２
３７を増加させる。 第３に、出力転送に際して、バツフア制御論
理部２４３はライン２６５を主張し、これによ
り次の３つの動作を行わせる。すなわち、 (A) バツフア制御論理部２４３は出力ポインタ２
３９およびマルチプレクサ２４１により決めら
れるように、バツフアメモリー２３３から続出
されているワードを出力バツフア２３５に書込
む。 (B) バツフア制御論理部２４３はストレスカウン
タ２４７を減少させる。 (C) バツフア制御論理部２４３は出力ポインタ２
３９を増加させる。 ストレスカウンタ２４７は、第２２図に記号で
表示したように、バツフア１８９がいつ充填状態
Ｄになつたか、あるいはバツフアがいつスレツシ
ユホールド深度Ｔになつたかを決定する。 ストレスカウンタの出力はこれを解読した後、
解読値の任意の１つを使用して、バツフアがスレ
ツシユホールド深度にあることを規定することが
できる。本実施例においては、ワイヤジヤンパー
を用いて16の可能なストレス値の１つを選択し、
バツフア１８９上のストレスがその値に達したと
き、チヤネル１０９に対して再接続リクエストを
行うようにしている。 デバイスコントローラの制御部分１８７は、第
２３図に記号に対応するこれら３つの信号を用い
て、関連するライン１４５（第１４図および第１
２図参照）および１５９（第１４図および第１２
図参照）を介して再接続リクエストおよび切断リ
クエストを行う。 第１４図および第１２図に示すライン１５９を
介して伝送されるSTI（ストツプイン）信号はバ
ツフア深度Ｄ、バツフアの充填状態または空き状
態、および転送の方向に関係し、第１４図および
第１２図に示すライン１４５を介して伝送される
RCI（再接続イン）信号は第２２図示ストレスカ
ウンタ２４７よりスレツシユホールド深度Ｔ表示
に関係する。したがつて、バツフア１８９が最小
ストレス状態（出力において充填状態、入力にお
いて空き状態）となつたとき、STI信号を主張
し、この信号により、デバイスコントローラ４１
がバーストデータ転送を終らせようと欲している
ことをチヤネル１０９に報知する。また、バツフ
ア１８９がそのスレツシユホールド値を通過する
とき、バツフアはライン１４５上のRCI信号を主
張し、この信号により、バツフアがデータバース
トの転送を欲していることを表示する。 第２６図は第２２図示バツフア１８９のマルチ
プレクサ２４５、バツフア制御論理部２４３およ
びストレスカウンタ２４７の詳細図である。 第２６図において、マルチプレクサ２４５は２
組のゲート２４５Ａ，２４５Ｂ、リクエストフリ
ツプフロツプ２６７Ａ，２６７Ｂ、クロツクフリ
ツプフロツプ２６９、リクエスト同期フリツプフ
ロツプ２７１Ａ，２７１Ｂ、優先度決定ゲート２
７３およびリクエスト実行ゲート２７５Ａおよび
２７５Ｂにより表示してある。 ストレスカウンタ２４７は、第２６図に記号で
表示するようにカウンタ部２４７Ａおよびデコー
ダ部２４７Ｂを含む。 また、第２６図に示すように、２組のゲート２
４５Ａおよび２４５Ｂはチヤネルリクエスト信号
（ライン２１５）および装置リクエスト信号（ラ
イン２５７ならびに読取りおよび書込み信号を使
用して、チヤネルまたは装置のいずれかバツフア
１８９にデータを一時記憶しており、バツフア１
８９からデータを取出しているかを決定する機能
を有する。 リクエストフリツプフロツプ２６７Ａおよび２
６７Ｂは制御論理部がリクエストのサービスを終
るまで、リクエストを記憶する機能を有する。 クロツクフリツプフロツプ２６９は、リクエス
ト同期フリツプフロツプ２７１Ａ，２７１Ｂおよ
びリクエスト実行ゲート２７５Ａ，２７５Ｂによ
り使用される２相クロツク信号を発生する。 リクエスト同期フリツプフロツプ２７１Ａおよ
び２７１Ｂはクロツク発生フリツプフロツプ２６
９に対するリクエストを同期させ、実行リクエス
トを安定させる機能を有する。 優先度決定ゲート２７３は実行リクエストの１
つをピツクアツプし、他のリクエストをホールド
オフさせる働きをする。 また、リクエスト実行ゲート２７５Ａおよび２
７５Ｂは同期したリクエストにより種々のリクエ
ストを実行させる機能を有する。 ライン２６３および２６５上の各出力信号は、
前述のように、ストレスカウンタを増加、減少さ
せ、バツフアメモリーまたは出力バツフアを更新
し、入力ポインタまたは出力ポインタを更新する
というような種々の機能を実施する。 さらに、各信号は第２６図に示すライン２７７
Ａおよび２７７Ｂを介して適当なリクエストフリ
ツプフロツプをクリアする機能を有する。 前述のように、第１５図、第１６図および第１
７図は、Ｉ／Ｏシステムの３つの作動シーケンス
を示す。 Ｉ／Ｏシステムの作動において、プロセツサモ
ジユール３３とデイスク４５のような特定装置間
における平常のデータ転送には、転送を開始させ
るEIOシーケンスを含む。 EIO命令は特定のデバイスコントローラおよび
装置を選択し、遂行すべき作動を規定する。 デバイスコントローラ４１は、デバイスコント
ローラ４１と特定装置間のＩ／Ｏチヤネルを始動
させる。 すなわち、デバイスコントローラ４１は周期的
にチヤネル１０９に再接続を行い、デバイスコン
トローラ４１とチヤネル１０９間にデータの転送
を行うようにする。周期的に再接続を行うように
したのは、チヤネルから装置へ、あるいは装置か
らチヤネルへのいずれに対してもデータの転送を
行いうるようにするためである。 データの転送が終了すると、デバイスコントロ
ーラ４１はCPU１０５に割込みを行い、前記
CPU１０５IIOまたはHIIOシーケンスを発出して
これに応答する。 IIOシーケンスは割込み中の装置と転送が終了
した状態が一致することを決定する。 HIIOシーケンスは、高優先度Ｉ／Ｏ割込みに
応じて発出されることを除いては、IIOシーケン
スと同様である。 “Ｉ／Ｏ実行”CPU命令（EIO命令）は第１５
図に示すＴ母線状態変化により定義される。 第１５図の一番左側に示す最初の状態は非作動
（NOP）状態またはアイドル状態であり、その他
の状態は、第１８図に対応する略号で示した次の
状態、すなわち、ロードアドレスおよびコマンド
（LAC）、ロードパラメータ（LPRM）、リードデ
バイスステータス（RDST）、デイセレクト
（DSEL）およびアボートインストラクシヨン
（打切り命令、ABTI）と同じものである。 第６図、第７図および第８図に示す状態変化図
の場合と同じく、実線矢印は状態変化を示し、点
線矢印は状態変化が起る前に起らなければならな
い状態を示す。 第１５図に示すEIO命令およびその実行は、
CPU１０５のマイクロプロセツサ１１３（第１
２図参照）の直接制御のもとに行われるようにす
る。 このCPU始動は、第１５図においては、ライ
ン１１７により状態マシンにより状態マシンに伝
送される形で示してある。この始動信号はＴ母線
がアイドル状態のみ受入れられるようにする。 CPU始動信号がいつたん供給されると、Ｔ母
線はNOP（アイドル）状態からLAC状態に進
む。 LAC状態またはLAC機能においては、CPU１
０５内のレジスタスタツク１１２の最上部からワ
ードが取出され（第１２図参照）、Ｄ母線１６１
（第１４図参照）上に導出されるようにする。 このワードは、前述のように、特定デバイスコ
ントローラ４１および特定の周辺装置４５，４
７，４９，５１または５３（第１図参照）を選択
するのに使用するほか、実行すべき作動を規定す
るためにも使用する。 Ｔ母線は、次のＴ母線サイクルにLPRM状態に
進む。 ロードパラメータ（LPRM）状態においては、
CPU１０５（第１２図参照）内のレジスタスタ
ツクの最上部のすぐ下にあるワードがＩ／Ｏチヤ
ネル１０９を介してＴ母線１６１（第１４図参
照）上に供給され、前のLAC状態の間に選択さ
れたデバイスコントローラ４１に伝送されるよう
にする。 第１５図に点線矢印で示すようなハンドシエー
クサイクルの終了時には、Ｔ母線はRDST状態に
進む。この状態においては、デバイスコントロー
ラ４１は装置ステータス（選択された特定の装置
のステータスおよび当該装置の状態を記述する信
号のセツトを含む。）をデバイスコントローラ４
１からCPUに戻し、これをCPU１０５内のレジ
スタススタツク１１２の最上部に一時記憶させ
る。 ロードパラメータ（LPRM）状態およびリード
デバイスステータス（RDST）状態の間には、若
干の誤りが発生する可能性がある。これらの誤り
には、パリテイ誤り、ハンドシエークタイムアウ
ト（時間切れ）およびステータスワード内の誤り
表示が含まれる。なんらかの誤りが発生した場合
には、Ｔ母線マシン１４３（第１３図）はRDST
状態から打切り命令（ABTI）状態に進む。 ABTI状態は、Ｉ／Ｏチヤネル１０９を介して
デバイスコントローラを通過した前のLAC情報
およびLPRM情報を無視するようデバイスコント
ローラ４１に命令し、次いで、Ｔ母線（チヤネ
ル）はNOP（アイドル）状態に戻る。 第１５図の上部分岐部に点線矢印１１４で示す
ように、RDST状態の後、誤りが検出されなかつ
た場合はＴ母線はデイセレクト（DSEL）状態に
進む。 Ｔ母線がDSEL状態にあるときは、デバイスコ
ントローラ４１はその選択ラツチ回路１７３をク
リアして、それに対して発出される命令（LAC
状態の間にはデバイスコントローラを通過する）
に応答し、Ｔ母線はNOP（アイドル）状態に戻
る。 Ｉ／Ｏシステムの作動時には、非同期モードで
発生する状態リクエスト信号が存在する。例え
ば、再接続信号は、チヤネルがデータをコントロ
ーラに転送することをリクエストするため、EIO
シーケンス後に生成され、また、デバイスコント
ローラ４１は種々の異なる条件、すなわち、EIO
シーケンスの終了を報知するという条件、あるい
は周辺装置における異常状態を報告するという条
件のもとで割込みリクエストを主張する。 装置リクエストラインは特定のＩ／Ｏ母線３９
に接続されたすべてのデバイスコントローラのポ
ート部４３に共通である。 チヤネル１０９はラインRCI（第１４図の１４
５）を介して行われる再接続リクエストに応答
し、また、CPU１０５は、IIOシーケンスに
LIRQライン１４７（第１４図参照）を介してな
されるリクエストに応答し、HIIOシーケンスに
HIRQライン１４９を介してなされるリクエスト
に応答する。 チヤネル１０９またはCPU１０５が装置リク
エスト信号に応じて行う第１の事柄は、それがリ
クエストを主張している最高優先度のデバイスコ
ントローラであることを決定することである。す
なわち、チヤネル１０９に対して同時にリクエス
トを主張しているデバイスコントローラ４１は複
数個存在しうるため、チヤネルは所定の優先順位
計画にしたがつて特定のデバイスコントローラを
選択する。 本発明実施例においては、３２までのデバイス
コントローラ４１を単一のチヤネル１０９に接続
することが可能である。 32個のデバイスコントローラは16ビツドデータ
母線１６１を使用して、これらをスターポーリン
グ状に接続し、さらに、１つの付加的ライン１５
１を使用して32のデバイスコントローラをそれぞ
れ16のコントローラよりなる２つの群に分割して
いる。16のデバイスコントローラの１つの群と他
の群との間には、優先度を割当て、さらに、各群
内の16のデバイスコントローラ間にも優先度を割
当てる。この場合、ポーリングシーケンスの間に
Ｄ母線のビツド零に応答する装置は、ランク内で
最高の優先度を有し、ビツド１５に応答する装置
は最低の優先度を有するものとする。 ここで留意すべきことは、以下に説明しようと
しているポーリングには、第１６図および第１７
図に関する状態記述が含まれるほか、各図の選択
（SEL）状態の間に起るハンドシエークが含まれ
るということである。 第１６図および第１７図において、チヤネル１
０９はランクラインを０にセツトし、レスポンス
が再接続リクエストに対するものである場合は、
Ｔ母線機能RPOL（第１６図）を与え、一方、
CPU１０５は、それがIIOシーケンスに応答して
いる場合、LPOL（第１７図）Ｔ母線機能を与
え、HIIOシーケンスに応答している場合、
HPOL Ｔ母線機能を与える。この点が、ポーリ
ングに関する第１６図（チヤネル応答）と第１７
図（CPU応答）の唯一の主要な相違点である。 第１６図において、また、RCIライン１４５
（第１４図参照）の主張に対するチヤネル１０９
の応答において、ランク零に応答することが未定
の再接続リクエストをもつたすべての装置がＤ母
線上に１ビツトレスポンスを置く。すなわち、こ
れらすべての装置がランク内のそれぞれの優先度
に対応するＤ母線１６１の１つのラインを主張す
ることになる。 チヤネル１０９は優先度決定レジスタ１３５
（第１３図参照）にＤ母線応答信号を転送する。
この優先決定レジスタ１３５の出力は、前述の優
先順位計画にしたがつて、どのデバイスコントロ
ーラが最高の優先度を有するかを決定し、かつ、
接続されたデバイスコントローラによるランク零
を主張（アサート）するビツドがある場合、Ｄ母
線１６１上に適当なビツドを送り返す（アサート
バツクする）。 優先度決定レジスタに対してランク零の応答を
主張している装置が１つ以上存在する場合には接
続されたすべてのデバイスコントローラに対して
Ｔ母線上の選択（SEL）機能とともに優先度決定
レジスタの出力が供給され、そのランク零の優先
度が優先度決定レジスタの出力とマツチするデバ
イスコントローラがそれを選択ビツド１７３にセ
ツトし（第１９図参照）、かくして、当該ポート
部は、シーケンス内の次の状態に応答する。これ
が、第１６図にランク零のRPOLで示す状態から
選択（SEL）状態に進む実線矢印で示した作動モ
ードである。 ランクラインが零に等しいとき被応答装置が存
在しないことを優先度決定レジスタ１３５が決定
した場合は、チヤネル１０９はランクライン１に
セツトし、再度RPOL Ｔ母線コマンドを発す
る。次に、優先度決定レジスタがランク１でレス
ポンスが起つたことを決定した場合には、チヤネ
ル１０９は前と同じようにＴ母線選択機能を主張
する。 しかしながら、優先度決定レジスタがランク１
でレスポンスがなかつたことを決定した場合は、
チヤネルは第１６図に状態NOPで示すアイドル
状態に戻る。 この後者の場合は、１つのポート部４３に発生
しうる障害の事例で、この場合、システム３１は
他のポート部４３を介して当該特定デバイスコン
トローラにアクセスさせる。 前述のように、CPU１０５により始動される
IIOまたはEIIOシーケンスに応じて行われる優先
度決定レジスタの作用は、デバイスコントローラ
４１からライン１４５に供給される再接続イン信
号（RCI信号）に応じてチヤネルにより始められ
る再接続シーケンスに対する優先度決定レジスタ
１３５のレスポンスと同様である。 第１６図において、再接続シーケンスは、リク
エストを行つている最高優先度デバイスコントロ
ーラ４１を再接続するため前述のポーリングシー
ケンスとともに始まる。 再接続シーケンスにおける次のステツプは、装
置アドレス比較器１９３内にある実際のデバイス
コントローラ番号を決定することである。前述の
ように、装置アドレス比較器１９３は物理的デバ
イスコントローラ番号を決定するためのジヤンパ
ーを含む。これらは、特定ポート部を決定するた
めEIOシーケンス中にLAC Ｔ母線機能に関して
使用したものと同じである。再接続シーケンスに
おいて、上記のジヤンパーにより決められるアド
レスは、この装置用のバツフア記憶域を規定する
テーブルにアクセスさせるため、Ｔ母線RAC状
態の間にＤ母線を介してＩ／Ｏチヤネルに戻され
る。 また、このほか、転送の方向（すなわち、プロ
セツサモジユールに対する入力転送か、出力転送
か）を決定することも必要である。リクエストさ
れた転送の方向と装置アドレスを決定するため、
チヤネルはRAC Ｔ母線機能を主張し、デバイス
コントローラ４１はデバイスコントローラアドレ
スと転送方向をチヤネルに戻す。 チヤネルはデバイスコントローラ４１により戻
された装置アドレスを使用して、この特定デバイ
スコントローラおよび装置に対するメモリー１０
７内のバツフア記憶域１３８を規定するＩ／Ｏ制
御テーブル（IOC）１４０（第１２図）内の２ワ
ードエントリー（１４２）にアクセスする。 ２ワードエントリー１４２のフオーマツトは第
１２図の拡大図に示すとおりで、第１２図におい
ては２ワードの各欄の詳細を図示してある。 IOCテーブル１４０内には、特定プロセツサモ
ジユール３３に関するＩ／Ｏ母線３９に接続した
32個の各デバイスコントローラ４１の８つの各装
置に対する２ワードエントリー１４２を含み、各
プロセツサモジユール３３はそれ自体のIOCテー
ブルを有する。 各２ワードエントリーは、主メモリー内のバツ
フア記憶場所および特定装置への特定データ転送
中における任意の特定時間に転送すべきバツフア
記憶域の残りの長さを記述する。したがつて、第
１２図に記号で表示するように、上側のワード
は、それとの間にバーストにより転送を行う転送
アドレスを規定し、また、下側のワードはバツフ
ア記憶域の残りの長さを規定するバイトカウント
ならびに転送の状態（ステータス）を規定する。 転送の状態（ステータス）を表わす欄は保護ビ
ツドＰとチヤネル誤り欄CH ERRを含む。チヤ
ネル誤り欄は７までの番号を付した誤りの任意の
１つを表示するよう設定可能な３つのビツドを含
む。 転送アドレスおよびバイトカウントは各再接続
およびデータ転送シーケンス（バースト）の終了
時にIOCテーブル１４０において更新されるよう
にする。各バーストの終了時には、転送アドレス
はカウントアツプされ、バイトカウントはカウン
トダウンされるようにする。その量はバースト期
間中に転送されるバイト数を反映する。 また、第２のワード（下側のワード）は、(1)再
接続およびデータ転送シーケンス中に偶々起つた
任意の誤りを爾後における分析のため報知する
欄、(2)メモリー１０７のバツフア記憶域を書込み
が行われず読取り専用とするよう規定するための
保護ビツドを含む。 保護ビツドはデバイスコントローラ４１の障害
からプロセツサメモリーを保護する働きをする。
すなわち、リードアドレスおよびコマンド
（RAC）Ｔ母線機能の間に、デバイスコントロー
ラ４１がチヤネル１０９への転送方向に戻つたと
き、デバイスコントローラ４１内の障害により、
デバイスコントローラが誤つて入力転送を規定す
るおそれがある。この場合には、チヤネルはIN
状態に進み、デバイスコントローラからメモリー
にデータを転送することになり、バツフア１３８
内のデータを失う可能性がある。保護ビツドは、
チヤネルがこのバツフア記憶域に書込まないこと
をプログラムに規定させることを可能にする。す
なわち、この場合、装置は出力転送のみを規定す
ることができる。 転送アドレスは論理径路１３９Ｂ（第１２図参
照）を規定する。 チヤネルはチヤネルメモリーアドレスレジスタ
１２９（第１３図参照）内に転送アドレスを一時
記憶させ、キヤラクタカウントレジスタ１３１
（第１３図参照）内にバイトカウントを一時記憶
させる。 チヤネルは、第１６図に示すLAC状態の間に
チヤネルが装置から検索した転送の方向に応じ
て、Ｔ母線をIN状態またはOUT状態のいずれか
に置き、論理径路１３９Ｃ（第１２図参照）を規
定するため、チヤネルメモリーアドレスレジスタ
１２９を使用して、デバイスコントローラ４１と
メモリー１０７間にデータの転送を行わせる。ま
たチヤネルメモリーアドレスレジスタ１２９およ
びキヤラクタカウントレジスタ１３１は、バース
ト期間中に各ワードが転送される際更新されるよ
うにし、将来ともも転送すべきキヤラクタの数お
よびバツフア内の次のアドレスに反映させるよう
にする。また、バーストの終了時には、チヤネル
メモリーアドレスレジスタ１２９およびキヤラク
タカウントレジスタ１３１の内容はIOCテーブル
１４０内に書込まれるようにする。 以下、動作について説明すると、入力転送に際
しては、装置からチヤネルに転送される各ワード
に対して、チヤネル１０９は前述のハンドシエー
ク機構により、ワードを受入れ、Ｉ／Ｏデータレ
ジスタ１２７（第１３図参照）内にこれを一時記
憶した後、論理径路１３９Ｃ（第１２図参照）に
より決められたメモリー内のバツフア記憶域に前
記ワードを転送する。 また、出力転送に際しては、チヤネル１０９は
バツフア記憶域から論理径路１３９Ｃを介してワ
ードを取出し、これをチヤネルメモリーデータレ
ジスタ１２５に転送する。次いで、チヤネルは
Ｉ／Ｏデータレジスタ１２７（第１３図参照）に
ワード転送し、デバイスコントローラとハンドシ
エークして、ワードをそのインターフエースデー
タレジスタ２１３に受入れさせる。 また、チヤネルによりＩ／Ｏデータレジスタ１
２７内のワードを装置に対してハンドシエークさ
せ、同時に、メモリー１０７から転送中の次のワ
ードをリクエストし、かつ受入れて、これをチヤ
ネルメモリーデータレジスタ１２５に一時記憶さ
せるようなパイプライン構成によりＩ／Ｏチヤネ
ルの高速転送を可能にすることができる。この場
合装置に対してワードを送出するには、メモリー
よりワードを装置に対して受入れるのと同じ時間
を必要とするため、上記のような２つの作動をオ
ーバーラツプさせることができる。 また、各ワードには２つのバイトが存在するの
で、バースト期間中には、チヤネルは転送される
すべてのワードに対してキヤラクタカウントレジ
スタを２だけ減少させる。 バースト転送は、通常の状態あるいは誤り状態
の２つの方法で終了させることができる。 この通常状態による転送の終了には２つのケー
スが考えられる。 第１の作動状態においては、キヤラクタカウン
トレジスタ１３１が転送すべく残されている１ま
たは２バイトのカウントに達し、この位置におい
て、チヤネルは転送の終りに到達したことを表示
するEOT信号（第１４図のライン１６５）を主
張する。すなわち、カウントが１に達した場合
は、チヤネルはEOT信号およびPAD OUT信号
（第１４図のライン１６７）を主張し、奇数バイ
トにより転送の終了を表示する。また、キヤラク
タカウントが２に達した場合は、チヤネルは
EOT信号を主張する。ただし、この場合には、
母線上の両バイトが有効であるためPAD OUT信
号（第１４図のライン１６７上のPADO信号）を
必要としない。 いずれの場合にも、デバイスコントローラ４１
はライン１５９（第１４図参照）上のSTI（スト
ツプイン）信号を主張することにより応答する。
また、デバイスコントローラ４１は、チヤネルが
PADO（PAD OUT）信号を主張した場合には、
ライン１６９（第１４図）上のPAD IN
（PADI）信号をも主張する。 要するに、この転送終了時の第１のケースの場
合、転送は、バーストでなく、チヤネル１０９に
より終了させられる。 もう１つの通常の終了状態は、デバイスコント
ローラ４１がチヤネルSVO（サービスアウト）
信号に応じてSTI（ストツプイン）信号を主張す
ることによりバーストを終らせる場合で、これは
バツフア１８９（第１９図）参照）が第２３図に
点２２９で示すように最小ストレスの状態に到達
したことを意味する。 STI（ストツプイン）信号は出力転送または入
力転送に際して起りうる。 入力転送に際しては、デバイスコントローラ４
１が転送のみならずバーストをも終らせようと欲
する場合にデバイスコントローラ４１はSTI（ス
トツプイン）信号を主張し、さらに最後のワード
上の奇数バイトを表示するため、PAD IN
（PADI）信号をも主張することができる。 第１６図に示すように、OUTおよびINを丸印
で囲んで表示した出力転送または入力転送のいず
れかの場合に、誤りのない状態（STIまたは
EOT）で転送が終了したときは、チヤネル１０
９は、前述にように、IOCテーブルエントリーを
更新し、第１６図に示すアイドル（NOP）状態
に戻る。 また、前述したように、転送は誤り状態によつ
ても終了させることができる。 バースト期間中、誤りが発生するケースとして
は次のようなものが考えられる。 第１は、前述のようにIOCテーブル内にその保
護ビツトがセツトされているバツフアに対してデ
バイスコントローラが入力転送をリクエストする
場合である。 第２はデバイスコントローラ４１がチヤネル１
０９よりのPAD OUT（PADO）信号に応じて
PAD IN（PADI）信号を戻さない場合である。 第３は、チヤネル１０９がＤ母線１６１上のパ
リテイ誤りを検出しない場合である。 第４は、デバイスコントローラ４１が、ハンド
シエークに関連して前述したような割当時間内に
チヤネル１０９よりのSVO（サービスアウト）
信号に応答しない場合である。 また、第５は、IOCテーブルエントリーにより
規定されたバツフア記憶域が、そのマツプマーク
の欠如しているページに交叉（クロス）する場合
である（メモリーシステムのマツピング機構に関
する記述を参照のこと）。 第６は、再接続インおよびデータ転送シーケン
ス中にメモリーアクセスしながらマツプにアクセ
スする際にパリテイ誤りが検出する場合で、これ
については、メモリーシステムのパリテイ誤りチ
エツクに関する記述を参照されたい。 また、第７はチヤネル１０９がメモリーにアク
セスするとき、メモリーシステムが訂正不能パリ
テイ誤りを検出する場合で、これについては、こ
のパリテイ誤りチエツクに関するメモリーシステ
ムの記述を参照されたい。 上記のような誤り状態が起つた場合、チヤネル
１０９は第１６図に示すようにデータ転送打切り
（ABTD）状態に進み、デバイスコントローラ４
１に対して、誤りが発生し、データ転送を打切る
べきことを命令し、次いで、チヤネル１０９は第
１６図にNOPで示すアイドル状態に戻る。 誤りが発生したときは、チヤネル１０９はIOC
テーブルエントリーを更新して、前述のように
IOCテーブルエントリーの第２ワードの誤り欄に
前述の７つの誤りの１つを示す誤り番号を与え
る。 したがつて、単一誤りが発生した場合は、当該
誤り番号がIOCテーブルエントリーの誤り欄に入
れられ、１つ以上の誤りが発生した場合は、チヤ
ネル１０９は回復する可能性の最も少ない誤りを
選択し、その誤りの番号のみをIOCテーブルエン
トリの誤り欄に入れる。 また、このほかに発生する可能性のある他の形
式の誤りがある。すなわち、IOCテーブル内のカ
ウントワードが零のとき、デバイスコントローラ
４１はチヤネルに再接続しようとする。この場
合、チヤネルはデバイスコントローラに再接続を
させず、第１６図に関して前述したようなシーケ
ンスを進めるが、IOCテーブル内のカウントワー
ドが零であることをチヤネルが決定したときは、
チヤネル１０９は直ちに打切り（ABTD）状態に
進む。このことは、故障中の装置によりプロセツ
サメモリーに過度に書込みが行なわれないよう保
護を与える。 特定装置に対するIOCテーブルエントリ１４２
第２ワードのバイトカウントにおいてカウントが
零であり、かつ、デバイスコントローラ４１がチ
ヤネル１０９に再接続しようとする場合には、チ
ヤネル１０９は上述のように、デバイスコントロ
ーラ４１に対して打切り（ABTD）命令を発し、
２ワードエントリ１４２のチヤネル誤り欄を零の
ままにする。 次いで、デバイスコントローラ４１は、データ
打切り（ABTD）Ｔ母線機能に応じ、チヤネル１
０９に対してラインHIRQまたはLIRQ（第１４
図に示すライン１４９または１４７）を介して割
込みリクエストを行う。 デバイスコントローラ４１は、これら２つのラ
インを介して任意の時間に割込みリクエストを行
うことができる。 割込みは、通常、チヤネルよりの打切り
（ABTD）、あるいは、デバイスコントローラ４１
または接続装置内の誤り状態によりデータ転送が
終了したことを示し、もしくは、デバイスコント
ローラまたは接続装置内に特別な状態が起つたこ
とを示す。例えば、電源が供給され、電源が許容
レベルにあることをPON回路が表示したとき、
デバイスコントローラはプロセツサモジユールに
割込みを行い、電源がオフまたは故障で、これま
でPON回路によりセツトされていたため、その
内部状態がリセツト状態であることを示す。 プロセツサモジユール３３内で進行中のプログ
ラムは、割込みに応じて、Ｉ／Ｏ母線３９を介し
てＩ／Ｏ問合せ命令（IIO）または高優先度Ｉ／
Ｏ問合せ命令（HIIO）を発する。 IIO命令は低優先度Ｉ／Ｏ割込みに応じて、低
優先度割込リクエスト（LIRQ）ライン１４７第
１４図参照）上に発出される命令であり、また、
HIIO命令は高優先度Ｉ／Ｏ割込み応じて高優先
度割込みリクエスト（HIRQ）ライン１４９（第
１４図参照）上に発出される命令である。 マイクロプロセツサ１１３（第１２図参照）
は、チヤネル制御論理部１４１およびびデータ径
路論理部１２３の制御を受け、EIO，IIOまたは
HIIO命令を実行する。 これらの命令に対するシーケンスは第１７図に
示すとおりで、シーケンスは前述のようにポーリ
ングシーケンスとともにスタートする。 すなわち、IIO命令は、Ｔ母線機能低優先度割
込みポーリング（LPOL）を用いて、シーケンス
内でポーリングを行い、また、HIIO命令はＴ母
線機能高優先度割込みポーリング（HPOL）を用
いて、シーケンス内でポーリングを行う。 前述したように、ポーリングシーケンスは、第
１７図に示すＴ母線機能選択（SEL）を用いて適
当なデバイスコントローラを選択することにより
終了する。 かくして選択された適当なデバイスコントロー
ラ４１は最も高い優先度を有し、かつ割込みリク
エストを行つている当該デバイスコントローラで
ある。 シーケンスは第１７図に示すRIC（リードイン
タラプトコーズ）Ｔ母線機能に進み、デバイスコ
ントローラ４１はＤ母線１６１（第１４図参照）
上に装置従属ステータスを戻すことによりRIC
Ｔ母線機能に応答する。 ここで、マイクロプロセツサ１１３（第１２
図）はＤ母線１６１からステータスを読取り、こ
れをレジスタスタツク１１２（第１２図）の最上
部に一時記憶させる。 次いで、シーケンスは第１７図に示すRIST
（ワード割込みステータス）Ｔ母線機能に進み、
デバイスコントローラ４１は、デバイスコントロ
ーラ番号、ユニツト番号および４つの専用ステー
タスビツトをＤ母線上に戻すことにより、この
RIST Ｔ母線機能に応答する。 ４ビツトステータス欄のビツトの２つは、それ
ぞれ、打切り（ABTD）およびパリテイ誤りを表
示する（このパリテイ誤りは再接続およびデータ
転送シーケンスの間に発生する）。 マイクロプロセツサ１１３はＤ母線の内容、す
なわち、コントローラ番号、装置番号および割込
みステータスのコピー（写し）をとり、前記Ｄ母
線の内容をレジスタスタツク１１２の最上部に一
時記憶させる。 シーケンス期間中に誤りが発生しなかつた場合
には、シーケンスはDSEE（デイセレクト）状態
に進んで、デバイスコントローラ４１をデイセレ
クト（選択を解く）し、次いで、シーケンスは、
第１７図の上の線で示すようにアイドル
（NOP）状態に進む。 これに対して、誤りが発生した場合には（この
誤りはチヤネルにより検出されたパリテイ誤りま
たはハンドシエークタイムアウトである）。チヤ
ネルは第１７図に示すように、RIST状態から
ABTI（打切り命令）状態に進んで、デバイスコ
ントローラ４１をデイセレクトし、次いで、チヤ
ネル１０９は第１７図の下の線で示すようにアイ
ドル（NOP）状態に戻る。 前述のように、プロセツサモジユールとＩ／Ｏ
装置間のＩ／Ｏ作動は、標準的には、EIOシーケ
ンスで始まり、若干数の再接続およびデータ転送
シーケンスが続き、IIOシーケンスで終るような
シーケンス群よりなる。これらのシーケンスは、
複数の異なるＩ／Ｏ作動からインターリーブさせ
ることができるので、見掛け上、複数の装置によ
るＩ／Ｏの同時作動を与えることができ、したが
つて、多数の装置を同時にアクセスさせることが
可能となる。この場合の正確な装置の数は、チヤ
ネル帯域幅と各装置により使用される実際の帯域
幅により決まる。 上述のＩ／Ｏシステムおよびデユアルポートデ
バイスコントローラの機構（アーキテクチヤ）お
よび作動は多くの重要な利点を与えることができ
る。 これらの利点としては、(a)広汎な周辺装置とイ
ンターフエースできる融通性を有すること、(b)資
源（リソース）の最大利用ができること、(c)マル
チプロセツサシステム内で周辺装置をアクセスさ
せる場合においてフエイルソフト環境を与えてい
ること、(d)オンライン保守およびマルチプロセツ
サシステムの品質向上能力を有すること、(e)Ｉ／
ＯシステムおよびCPUにより多数の同時処理を
行う必要のあるオンライン処理システムにおい
て、プロセツサスループツトまたはＩ／Ｏスルー
プツトを排他的に強めるのでなく、システム全体
として最大のスループツトを与えていることなど
があげられる。 本発明マルチプロセツサシステムの場合は装置
形式に関する固有の特性を事前に仮定していない
ため、広範囲の装置とインターフエースできる融
通性を与えることができ、かつ、広汎な装置の作
動を包合しうるような構造および作動を与えるこ
とができる。 また、本発明においては、主として、メモリー
帯域幅を最大限に使用することにより、資源（リ
ソース）の最大利用を可能にしている。すなわ
ち、各装置には最小のメモリー帯域幅を使用せる
ようにし、かくしてかなり多数の装置を特定の
Ｉ／Ｏ母線に関連させるようにしている。また、
本発によるＩ／Ｏ母線の固有速度とバツフアリン
グ技術とにより、特定の各転送を記憶速度によつ
てのみ制限されるる可成り速い速度で実施するこ
とを可能にしている。また、転送をバーストモー
ドで行うようにしているため、各転送に関連する
オーバーヘツド（無駄な時間）を最小にすること
ができ、かくして、チヤネル帯域幅の最大利用と
高速周辺装置の使用を可能ならしめることができ
る。 また、本発明は周辺装置に対してフエイルソフ
トアクセスを与えることができる。すなわち、各
周辺装置に対しては余裕のある通信径路を与え
て、任意の特定径路上の障害を封じ込めるように
し、１つの径路内における特定モジユールの障害
により当該装置への他の径路内のモジユールの作
動に影響を与えないようにしている。 本発明によるときは、径路上のデータの完全さ
をチエツクし、シーケンス障害をチエツクし、ま
た、タイミング障害をチエツクする広汎な誤りチ
エツクを与えている。 さらに、本発明の場合は、周辺装置がそれ自体
のバツフアまたはシステムのメモリーに影響を与
えないような保護機能を与えるようにしている。
これらの保護機能には、各IOCテーブル内の個別
カウントワードとIOCテーブル内の保護ビツトが
含まれる。また、IOCCテーブルはチヤネルによ
りアクセス可能であるが、装置によつてはアクセ
スできないようにし、これにより当該装置に割当
てられていない任意のメモリーに装置をアクセス
させないようにするための第２の保護レベルを与
えるようにしている。 また、本発明によるときは、Ｉ／Ｏ母線内の少
数のラインのみを使用して、融通性があり、かつ
強力なＩ／Ｏシステムを与えることができる。 また、電源のターンオンまたはターンオフ時に
おけるデバイスコントローラの作動を明確に規定
することにより、この時間中にＩ／Ｏ母線を誤り
信号から保護し、かつ、オンライン保守およびシ
ステムの品質向上を可能にしている。 本発明においては、複数のバツフアを相互に通
信を行うことなく共同作動させうるようなストレ
スを使用している。 また、オーバーラツプ転送および処理を行うこ
とによりオンライン処理システムを与えるように
している。 また、多チヤネル直接メモリーアクセスは、平
行転送ならびに装置にアクセスする際の最小待ち
時間を与えるためのインターリーブバーストを与
える。各バーストは最小のメモリーオーバーヘツ
ドを必要とし、かつプロセツサによるメモリーの
最大利用を可能にする。この組合せにより、Ｉ／
Ｏ帯域幅の最大限使用とプロセツサの最小限の束
縛（タイアツプ）を可能とすることができる。 配電システム マルチプロセツサシステムは従来の技術による
種々の問題点を解決した配電システムを有する。 種々の既知のシステムにおいては、システムの
構成素子に所要の保守を行う場合、プロセツサシ
ステムを停止させることを必要とし、また、電源
系統の障害により全プロセツサシステムがストツ
プする可能性があつた。 この配電システムの場合は、複数個の分離形個
別電源を設け、オンライン保守を可能とし、かつ
各デバイスコントローラに余裕のある電力を供給
するような方法で各電源からプロセツサモジユー
ルおよびデバイスコントローラに電力を供給する
ようにしている。 ここにいう“オンライン”とは、システムの一
部がオンラインのとき、システムの当該部分は電
源オン状態にあり、かつ、システムとともに作動
して有用な働きを実行しうる状態にあることを意
味する。 したがつて、“オンライン保守”とは、システ
ムの残りの部分を上述の定義によるオンラインに
保持しながら、システムの一部に、定期的予防保
守または修理作業を含む保守を行うことを意味す
る。 マルチプロセツサシステムの残りの部分をオン
ラインの作動状態に保持しながら、任意のプロセ
ツサモジユールまたはデバイスコントローラの電
源を低下（ダウン）させ、当該プロセツサモジユ
ールまたはデバイスコントローラに関して電源オ
フ状態で保守を行うことができ、しかも、アンダ
ーライターズラボラトリー（Underwriters
Laboratory）安全要求に完全に合致するような
方法でオンライン保守を行うことが可能となる。 また、この配電システムにおいては、ダイオー
ドスイツチング配置を介して２つの独立電源から
各デバイスコントローラに電力を供給するような
接続とし、前記スイツチング配置により、両電源
が作動状態にあるときは両電源からデバイスコン
トローラに電力を供給しうるようにするととも
に、一方の電源が故障のときはいずれかの電源か
ら電力を供給しうるようにし、電源の１つの障害
時における切換えに際し、電源の脈動または中断
を生ずることなく円滑に切換えが行われるように
し、関連の電源の１つに障害が生じた場合でもデ
バイスコントローラに対して電源の中断を生ずる
ことのないようにしている。 第３０図は各デユアルポートデバイスコントロ
ーラ４１用の主電源および代替電源を具えた配電
システムを示す。図において符号数字３０１は配
電システムの全体を示す。 配電システム３０１は、各デユアルポートデバ
イスコントローラ４１に対してそれぞれ主電源お
よび代替電源の双方をもたせるよう構成する。か
くすれば、各デバイスコントローラはそれぞれ２
つの独立した個別電源を有することになるため、
特定デバイスコントローラに対する主電源の障害
があつても、当該デバイスコントローラ（したが
つて、そのコントローラに関連するすべての周辺
装置）が不作動になることはない。本例の場合
は、スイツチング配置により代替電源への自動切
換えを行うようにし、デバイスコントローラを継
続的に作動させるようにしている。このように、
配電システムをデバイスコントローラのデユアル
ポートシステムと共同作動させることにより、単
一ポート部または単一電源のいずれかに障害を生
じた場合でも、途中で作動を停止することなく、
周辺装置へのアクセスを可能にしている。 さらに、第３０図示配電システム３０１は、各
プロセツサモジユール３３ならびに関連のCPU
１０５およびメモリー１０７に対して当該プロセ
ツサモジユール専用の独立した個別電源を与える
という利点を有する。したがつて、本配置による
ときは、任意の単一電源が障害を生じた場合、も
しくは電源または関連のプロセツサモジユールの
修理、サービス等のため任意の１電源を手動によ
り切断した場合、その影響は実際には特定の１プ
ロセツサモジユールに限定され、マルチプロセツ
サシステム内の他の任意のプロセツサモジユール
の作動に影響を及ぼすことはない。 このように、第３０図示配電システム３０１は
個別プロセツサモジユールおよびデユアルポート
デバイスコントローラとともに機能し、任意の１
電源の障害または切断により全システムを停止さ
せたり、任意の周辺装置を不作動にすることのな
いようにしている。 配電システム３０１は複数個の独立した個別電
源３０３を含み、前記電源３０３の各々は特定の
関連プロセツサモジユールCPUおよびメモリー
に電力を供給するための専用のライン３０５（実
際には、第３３図に示すような多重ライン母線３
０５）を具える。 各デバイスコントローラ４１は主ライン３０
７、代替ライン３０９および自動スイツチ３１１
を介して２つの電源３０３に対応せしめる。 また、主ライン３０７および代替ライン３０９
とデバイスコントローラ間に手動スイツチ３１３
を配置し、各デバイスコントローラ４１と関連さ
せるようにする。 第３１図はスイツチ３１１および３１３の詳細
図、第３２図は電源３０３の素子構成を示す詳細
図である。 第３２図に示すように、各電源３０３は主電源
から電力を取得するための入力コネクタ３１５を
有する。前記入力３１５はこれをAC−DC変換器
３１７に接続し、前記ACーDC変換器の出力から
ライン３１９上に5Vの中断可能電源（IPS）を導
出させ、この5V中断可能電源をCPU１０５、メ
モリー１０７およびデバイスコントローラ４１に
供給する。第３３図も併せて参照されたい。 また、AC−DC変換器３１７は第２出力ライン
３２１上に6VDC出力を導出し、これをDC−DC
変換器３２３に供給する（第３２図参照）。DC−
DC変換器３２３はライン３２５上に5V出力を導
出し、ライン３２７上に12V出力を導出する。 例示のシステムの場合、ライン３２５および３
２７よりの出力は中断不能電源（UPS）とし、こ
れらの電源出力をCPUおよびメモリー（半導体
メモリー使用の場合）に接続するようにする。半
導体メモリーの場合は、半導体メモリーへの電力
がなくなると、メモリー内に記憶されている全デ
ータを喪失するため、電源は中断可能なものであ
つてはならない。 ライン３１９上の5V中断可能電源について
は、この電力は電源の中断を許容しうるようなマ
ルチプロセツサシステムの部分に供給されるもの
であるため、中断可能電源と見做される。この
5V中断可能電源を半導体メモリー以外のCPUの
部分とメモリーのコアメモリー部分（コアメモリ
ー部分は電源がなくなつても記憶情報はなくなら
ない）のみに供給し、さらにデバイスコントロー
ラにも供給する。デバイスコントローラの場合に
は、以下に詳述するように、主電源の障害時には
代替電源がこれに代る。 ライン３２５および３２７上の電源は中断不能
電源でなければならないため、本発明において
は、DC−DC変換器３２３への入力用としてバツ
クアツプ電池を具える。このバツクアツプ電池は
電池および充電器モジユール３２９を含み、前記
モジユール３２９をライン３３１およびダイオー
ド３３７を介してDC−DC変換器３２３に接続す
る。 本例の場合、電池３２９は48Vの電圧を変換器
３２３に供給するようにしている。この電圧は変
換器３２３の入力の範囲内にある。 ダイオード３３３はライン３２１上の電圧が
48Vより低くなつたとき、電池から変換器３２３
に電力を供給させる働きをする。また、ダイオー
ド３３３はライン３２１上のACーDC変換器の出
力が48Vを超えたとき電池およびライン３３１か
ら電流が流れないようにする機能を有する。 また、各電源３０３は、出力ライン３１９，３
２５および３２７上に充分な電力が導出されない
ようなライン３１５上のAC入力電力の状態を検
知するため、電源警報回路３３５を具える。電源
警報回路３３５はライン３３７を介して関連の
CPU１０５に電源異常警報信号を伝送する。 電源３０３内における容量蓄積作用により、電
源警報信号とライン３１９における5V中断可能
電源喪失との間には充分な時間があるため、電源
がなくなる前に、CPUはその状態を救済するこ
とができる。 しかしながら、ライン３２５および３２７上の
中断不能電源は瞬時といえども中断しないように
しなければならず、入力ライン３１５の電源障害
時でも第３２図示配置によるバツクアツプ電池に
よりライン３２５上の電源に中断を生ずることの
ないようにしている。 他の電源３０３が作動している間に、ある理由
により特定の１電源３０３が異常となることがあ
りうる。その場合にも、本発明配電システム３０
１により、電源３０３の異常の影響は特定の関連
CPUおよびメモリーに限定され、自動スイツチ
３１１により障害電源から代替電源への自動切換
えを行い、関連デバイスコントローラ４１の作動
を継続させることができる。このように、障害電
源に接続されていたデバイスコントローラ４１に
は、代替電源から所要電力が自動的にスイツチイ
ンされるので、マルチプロセツサシステムの他の
プロセツサモジユールおよび他の構成素子ととも
に作動を継続することができる。 第３１図に示すように、各自動スイツチ３１１
は２つのダイオード、すなわち、主電源ライン３
０７に対応するダイオード３４１および代替電源
ライン３０９に対応するダイオード３４３を含
む。 ダイオード３４１および３４３の機能は、主電
源および代替電源を隔離した状態で主電源ライン
３０７と関連の電源３０３、あるいは代替電源ラ
イン３０９と関連の電源３０３のいずれかからデ
バイスコントローラ４１に電力を供給することで
ある。このように、両電源を隔離することによ
り、障害電源が関連の代替電源または主電源の異
常を招来しないようにしている。 平常作動状態においては、各ダイオードにはあ
る大きさの電流が流れるようにし、各デバイスコ
ントローラ４１への電力は、実際には当該デバイ
スコントローラ用の主電源と代替電源の双方から
供給されるようにし、一方の電源が障害を生じた
場合には、他の電源から全電力が供給されるよう
にし、この場合、まつたく電力の損失なく、この
転移が行われるよう形成している。 ダイオード３４１および３４３の両端には、僅
かな電圧降下があるため、ライン３０７および３
０９上の電圧はダイオード３４１および３４３の
電圧降下をカバーし、デバイスコントローラ４１
に正確に5Vを供給し続けるため、5Vより充分高
い電圧にする必要がある。また、ライン３０５は
ライン３０７および３０９と並列で、実際に、メ
モリー内でCPUに受信される電力も5Vとなるよ
うにする必要があり、これがため、ライン３０５
内に平衡ダイオード３３９を配置し、各CPUに
供給されるダイオード３３９より後の電圧が正し
く5Vとなるようにしている。 手動スイツチ３１３は、デバイスコントローラ
４１を取外し、サービスするため電源から切断す
る必要を生じたとき、主電源および代替電源の双
方からデバイスコントローラを切離するためのも
のである。 スイツチ３１３の構造の詳細は第３１図に示す
とおりである。図に示すように、スイツチ３１３
は手動スイツチ３４５、トランジスタ３４７、コ
ンデンサ３４８および抵抗３５０，３５２を含
む。 手動スイツチ３４５を閉じると、トランジスタ
３４７はターンオンされ、この場合、デバイスコ
ントローラ４１には電力が供給される。 デバイスコントローラ４１に対する電源のター
ンオンおよびターンオフは、電源オン（PON）
回路１８２を１回以上トリガするような脈動を生
ずることなく円滑に行われるようにすることが重
要である。帰還コンデンサ３４８は抵抗３５２と
あいまつてスイツチ３４５を閉じてトランジスタ
３４７をターンオンする場合、所要の平滑な傾斜
をもつて電源を立上らせる働きをする。 また、スイツチ３４５を開いて、トランジスタ
３４７をターンオフさせる場合、前記帰還コンデ
ンサ３４８は抵抗３５０とあいまつて電源の平滑
な立下りを与える。 本例の場合、すべてのダイオード３４１，３４
３および３３９には、順方向電圧降下のきわめて
小さいシヨツトキーダイオードを使用しており、
これにより電力消費の減少をはかつている。 前掲のＩ／Ｏシステムおよびデユアルポートデ
バイスコントローラ４１の項で述べたように、各
デバイスコントローラ４１は、5V電源がいつ規
格値以下になつたかを検知するため電源オン
（PON）回路１８２を具える。PON回路１８２の
詳細については第２５図を参照されたい。PON
回路１８２はデバイスコントローラ４１をリセツ
トして、デバイスコントローラのすべてのロツク
を外し、デバイスコントローラそれ自体をスイツ
チ３１３により電源がターンオフされたときの既
知の状態に保持させる。また、スイツチ３１３に
より電源がターンオンされ、正しい規格値の5V
電圧がデバイスコントローラ４１に供給された
後、PON回路１８２はデバイスコントローラを
復旧させ、作動状態に戻す働きをする。 第２５図に示す電源オン回路１８２の詳細につ
いては前掲のＩ／Ｏシステムおよびデユアルポー
トデバイスコントローラの項を参照されたい。 第３３図において、各電源３０３よりの電力は
垂直母線３０５を介して関連のCPUに伝送され
る。前記の各垂直母線３０５はそれぞれ５つの導
電層を有する成層母線バーにより形成する。 第３３図に記号で示すように、各垂直母線３０
５は大地電位に接続した２つの異なる導線を有す
る。 １つの導線は、5V中断可能電源（IPS）および
5V中断不能電源（UPS）の双方に対する大地電
位を与え、別の１つの導線はメモリー電圧に対す
る大地電位を与える。このメモリー電圧用導線は
メモリーに流れる電流の比較的大きい変動によ
り、CPUに供給される5V IPSまたは5V UPSが
影響を受けないようにするためのものである。 水平母線３０５，３０７は、第３０図に符号数
字で示すように主電源ライン３０７および代替電
源ライン３０９を含む。本発明実施例の場合、母
線３０５，３０７は、１つの大地電位層と８つの
電圧層（第３３図に記号Ｖ１ないしＶ８で示す）
を有する９つの層による成層母線によりこれらを
形成している。 前記各電圧層はこれらを異なる電源３０３の
5V中断可能出力に接続する。すなわち、層Ｖ１
は点３５１において、第３３図に示すように一番
左側にある電源３０３および関連プロセツサモジ
ユール用の5V IPS電源に接続し、層Ｖ２は点３
５３において、第３３図の中応に位置するプロセ
ツサモジユール用の5V IPS電源３０３に接続
し、以下これに準じて接続する。 水平母線には、各デバイスコントローラに使用
可能な共通接地層と８つの層（Ｖ１ないしＶ８）
があるため、水平母線に沿つてある間隔をもたせ
て上記８つの層に垂直タツプ３５５を設けること
により、主電源ライン３０７と代替電源ライン３
０９を特定の組のタツプに接続するだけで、各デ
バイスコントローラ４１を電源３０３の任意の２
つに対応させることが可能となる。例示のため、
第３３図においては、図の左側にあるデバイスコ
ントローラ４１をタツプＶ１およびＶ３に接続
し、右側のデバイスコントローラ４１をタツプＶ
２およびＶ３に接続している。 かくして、任意のデバイスコントローラ４１を
電源３０３の任意の２つに接続し、任意の１電源
を主電源として使用し、他の任意の１電源を代替
電源として使用することができる。 このように、この配電システムは多くの重要な
利点を与える。 すなわち、本配電システムは、マルチプロセツ
サシステムの残りの部分をオンラインで作動させ
ながら、あるプロセツサモジユールまたはデバイ
スコントローラに対する電源をダウンさせること
ができるため、オンライン保守を行うことができ
る。 また、本配電システムは、マルチプロセツサシ
ステムの残りの部分をオンライン状態で作動させ
ながら、電源ダウン構成素子のオンライン保守を
行うためのアンダーライターラボラトリー（Un
−derwriter Laboratory）安全要求にすべて合致
する。 さらに、各デバイスコントローラを２つの分離
電源に対応せしめているので、電源の１つに障害
が生じた場合でも、デバイスコントローラの作動
を停止させることはない。また、電子スイツチ配
置によるときは、２つの電源から１つの電源に転
移する際、デバイスコントローラが中断を生ずる
ことなく作動を継続するような方法で円滑に切換
えを行うことが可能となる。 メモリーシステム マルチプロセツサシステム３１の各プロセツサ
モジユール３３（第１図参照）はメモリーを含
む。 このメモリーを第１図に符号数字１０７で示
し、その詳細を第３４図に示す。 各プロセツサモジユール３３のメモリー１０７
は当該モジユールのCPU１０５およびＩ／Ｏチ
ヤンネル１０９の双方に関連し、CPUおよび
Ｉ／Ｏチヤンネルによるメモリーへのアクセス用
としてデユアルポート部を有する。すなわち
CPU１０５（第１図および第３４図参照）はプ
ログラムまたはデータ参照のためメモリーにアク
セス可能であり、またＩ／Ｏチヤンネル１０９
は、デバイスコントローラ４１との間におけるデ
ータ転送のため、CPUを経由するを要せず、直
接メモリーにアクセスできるようにする。上記の
メモリーに対するデユアルアクセスは第３４図に
示すとおりで、その構成および作動については第
３４図により以下に詳述することにする。 メモリーに対してデユアルアクセスを行うよう
にしたことの１つの利点は、CPUおよびチヤン
ネルのメモリーへのアクセスを時間的にインター
リーブさせることができるということである。す
なわち、CPUおよびチヤンネルの双方がまさし
く同時にメモリーにアクセスしようとする場合以
外は、CPUまたはチヤネルはメモリーへのアク
セスのため待たされる必要がない。したがつて、
CPUまたはチヤネルのうち一方のユニツトがメ
モリーにアクセスしている丁度その時間に、他の
ユニツトがメモリーにアクセスしようとする場合
まれに待たされることがあることを除いて、
CPUおよびチヤネルの双方は同時にそれぞれ別
個の機能を逐行することができる。 また、デユアルポートアクセスはバツクグラウ
ンドＩ／Ｏ作動を可能にする。すなわち、CPU
１０５はＩ／Ｏデータ転送の開始時および終了時
においてチヤネル１０９と関連させるだけでよ
く、実際にＩ／Ｏデータが転送されている期間に
は、それ自体他の機能を逐行することができる。 第３４図に示すメモリー１０７はそれぞれ16デ
ータビツトの２６２，１４４ワードよりなる物理
的メモリーを含む。 メモリー内の各ワードは上記の16データビツト
のほか、メモリーがコアメモリーの場合は１つの
パリテイビツトを有し、半導体メモリーの場合は
６つの誤り訂正ビツトを有する。 前記パリテイビツトは単一ビツト誤りの検出を
可能にし、６つの誤りを訂正ビツトは単一ビツト
誤りの検出および訂正を可能にするほか、すべて
のダブルビツト誤りの検出を可能にする。 物理的メモリーはこれをそれぞれ1024ワードよ
りなる隣接ブロツク（以下ページと呼称する）に
概念的に細分する。物理的メモリー内のページに
は物理的記憶場所ゼロから始まるページ０から連
続的に番号を付する。本例の場合の物理的メモリ
ーのアドレス領域（０ないし262143）には18ビツ
トの物理的アドレス情報を必要とするが、基本的
構造（アーキテクチヤ）においては、以下に述べ
るように、20ビツトの物理的アドレス情報を収納
し、使用するような構成としている。 本例の場合は、物理的メモリーを物理的に
32768ワードの物理的モジユールに分割し、８つ
のモジユールにより上記の262143ワードを与える
ようにしている。 メモリーに対するアクセスはすべて、４つの論
理アドレス記憶域、すなわちユーザーデータ、シ
ステムデータ、ユーザーコードおよびシステムコ
ードの各記憶域の１つに対してなされるように
し、すべてのCPU命令は、これらの物理的とは
異なる論理的アドレスを排他的に取扱うようにす
る。かくすれば、プログラマーは、実際の物理的
アドレスに係る必要はなく、完全に論理的アドレ
スをベースにしてプログラムを書くことができ
る。この場合、論理アドレスはメモリーシステム
のマツプ部により物理的アドレスに翻訳するよう
にする。 任意の所定論理アドレス記憶域内におけるアド
レス指定領域は16ビツト論理アドレス、０ないし
65535である。したがつて、各論理アドレス記憶
域はそれぞれ1024ワードよりなる64の論理ページ
を含むことになる。 本例のメモリーシステムによるときは、論理的
ページと物理的ページを一致させる必要はなく、
オペレーテイングシステムまたはユーザープログ
ラムを含む種々の論理的ページを隣接する物理的
ページ内に置く必要もない。さらに、論理的ペー
ジを物理的主メモリー内に配置するだけでなく、
デイスクのような補助メモリー内に配置すること
もできる。 これは仮想メモリー機構の実現を可能にする。
仮想メモリーは次の２つの利点を有する。 第１に、仮想メモリーは論理的アドレスが必要
とするものより小さい物理的主メモリーペースの
使用を可能にする。それは物理的補助メモリーに
より物理的主メモリーを補足することができるた
めである。 第２に、仮想メモリーは複数のユーザーのアド
レススペースに物理的メモリーを共用させること
を可能にする。かくして、各ユーザーはオペレー
テイングシステム、ユーザー自身または他のユー
ザー間の物理的メモリーの割当に関与するを要し
ない。 本例のメモリーシステムによるときは、あるユ
ーザーのプログラムを他のユーザーのプログラム
のメモリースペースから読出したり書込んだりで
きないよう保証することにより、多重プログラミ
ング環境にあるユーザーの間に保護を与えるよう
にし、ページングおよびマツピングシステムによ
りこれを行うようにしている。すなわち、あるユ
ーザーのプログラムの進行中は、当該ユーザープ
ログラム用のマツプは当該特定ユーザープログラ
ム用のメモリーページ（64までのコードページと
64までのデータページ）のみに指向し、当該特定
プログラムはそれ自体の論理アドレススペースの
範囲をこえてアドレスすることはできず、したが
つて他のユーザープログラムのメモリースペース
に書込んだり、それから読出したりすることはで
きない。 また、コードページを変更不能とすることによ
り、ユーザープログラムそれ自体が破壊されるこ
とを防止している。 このように、多重プログラミング環境で作動す
るユーザープログラムに対しては、各ユーザーマ
ツプをメモリー内のそれ自体のページのみに指向
させるようにしたこと、ならびにコードページを
変更不能としたことの２つのレベルの保護を与え
るようにしている。また、本例の場合、保護限界
レジスタなしにこの保護を得るようにするか、あ
るいは既知の技術でよく使われている保護キーを
用いて保護を与えるようにしている。 16ビツト論理アドレスの18ビツト物理的アドレ
スへの所要の翻訳はマツピング機構により行い、
このマツピング機構の一部として、マツプ内の探
索（ルツクアツプ）操作により物理的ページ番号
を得るようにし、次いでこの物理的ページ番号を
ページ内のアドレスと組合わせて完全な物理的メ
モリーアドレスを形成するようにしている。 この場合、ページ番号のみが翻訳され、マツピ
ング内ではページ内のオフセツトまたはアドレス
は絶対変更されないようにする。 本例によるときは、４つのマツプ部を具え、各
マツプ部を４つの論理アドレス記憶域（ユーザー
データ、システムデータ、ユーザーコードおよび
システムコード）の１つに対応させている。 このように論理アドレスを４つの異なる個別の
記憶域に分離させることは種々の利便を与える。 すなわち、この分離はプログラムをデータから
隔離してプログラムが絶体変更されないようにす
ることを保証しているほか、システムプログラム
およびデータをユーザープログラムおよびデータ
から隔離してオペレーテイングシステムをユーザ
ーエラーから保護している。 ４つのマツプ部は以下のとおりである。 マツプ０……ユーザーデータマツプ、種々のユ
ーザーデータ記憶域に対するすべてのアドレスは
このユーザーデータマツプを介して翻訳される。 マツプ１……システムデータマツプ、システム
データマツプはユーザーデータマツプと同じであ
るが、そのほかＩ／Ｏチヤンネル、プロセツサ間
母線ハンドリングマイクロプログラム、または割
込ハンドリングマイクロプログラムのいずれかに
よるメモリー参照のすべてがこのマツプを規制す
る。システムデータマツプは16ビツトアドレスワ
ードを介してのみすべての物理的メモリーに対す
るチヤネルアクセスを与える。 マツプ２……ユーザーコードマツプ、このマツ
プは使用中ユーザープログラムを定義し、すべて
のユーザー命令および固定データはこのユーザー
コードマツプを介して得られる。 マツプ３……システムコードマツプ、このマツ
プはオペレーテイングシステムプログラムを定義
する。すべてのオペレーテイングシステム命令お
よび固定データはこのシステムコードマツプを介
して得られる。 各マツプ部は、各論理アドレス記憶域内の64の
ページに対応する64のエントリーを有し、各エン
トリーは次の情報を含む。すなわち、 (1) 物理的ページ番号欄（０ないし255の値を有
する）。 (2) マツプエントリー用の奇数パリテイビツト
マツプエントリーに書込みが行われる都度、マ
ツプ論理部によりパリテイビツトが生成され
る。 (3) 基準ヒストリー欄 基準ヒストリー欄に基準
ビツトを含み、当該マツプエントリーに対応す
るページを使用するごとに基準ビツトの高位ビ
ツトを“１”にセツトする。 (4) ダーテイビツト ダーテイビツトは対応する
メモリーページに書込みアクセスがなされたと
き“１”にセツトされる。 基準ビツトおよびダーテイビツトはオーバー
レイのためのページの選択を支援するため、オ
ペレーテイングシステムの記憶管理者機能によ
り使用される。またダーテイビツトは補助メモ
リーに対する不必要なデータページの交換を避
ける方法を与える。 (5) アブセントビツト アブセントビツトは、ペ
ージが主メモリーにないことを報知（フラツ
グ）するため、始めにオペレーテイングシステ
ムにより“１”にセツトされる。アブセントビ
ツトが“１”にセツトされたページにアクセス
が行われた場合は、オペレーテイングシステム
ページ障害割込みハンドラーへの割込みが起
り、オペレーテイングシステム仮想メモリー管
理機能を作動させる。またアブセントビツトは
保護機構としても使用され、コードまたはデー
タ用の論理アドレス記憶域の範囲をこえたプロ
グラムにより誤つたアクセスが行われることを
防止する。 オペレーテイングシステムはマツプに関連して
３つの命令を使用する。これらの命令はSMAP，
RMAPおよびAMAPである。 SMAP（センドマツプエントリー）命令は、マ
ツプエントリーにデータを挿入させるためのもの
で、オペレーテイングシステムの記憶管理者機能
により使用される。この命令には、マツプエント
リーアドレスを挿入すべきデータの２つのパラメ
ータを必要とする。 RMAP（リードマツプエントリー）命令はマツ
プエントリーを読取るための命令で、オペレーテ
イングシステムの記憶管理者機能により使用され
る。この命令には１つのパラメータ、すなわちマ
ツプエントリーアドレスを必要とし、命令により
戻された結果がマツプエントリーの内容となる。 AMAP（エージマツプエントリー）命令は、
マツプエントリーの基準ヒストリー欄を１位置だ
け右にシフトさせるための命令である。この命令
はオーバーレイ用のページの選択にあたつての一
助としての基準ヒストリー情報を保持するため、
オペレーテイングシステムの記憶管理者機能によ
り使用される。 アフセントビツトにより与えられるページ障害
割込みは、現在主メモリー内にないページに対し
て照会が行われたとき、あるいは、プログラムま
たはそのデータの論理アドレススペースの部分以
外のページに対して照会が行われたときに起り、
ページ障害が検出された際、オペレーテイングシ
ステムページ障害割込みハンドラーに対して割込
みが起る。 ページ障害割込シーケンスは次の事象（イベン
ト）を含む。すなわち、 １ 物理的メモリーにないページに対してアドレ
ス照会がなされる（アブセントビツト＝
“１”）。 ２ ページ障害割込みが起る。割込ハンドラーマ
イクロコードはオペレーテイングシステムによ
り既知のメモリー記憶場所にマツプ番号および
論理ページ番号を表示する割込みパラメータを
置く。次に、メモリーの割込スタツクマーカー
内に現在の環境を保存する。 ３ ページ障害割込みハンドラーは次のことを実
行する。すなわち、プログラムの論理アドレス
スペースの範囲をこえた照会によりページ障害
が生じた場合には、誤り状態でプログラムを終
了させる。これに反して、論理的ページが物理
的主メモリー内になく、補助メモリー内にある
ことによりページ障害が生じた場合には、オペ
レーテイングシステムプロセスは欠如していた
ページを補助メモリー（通常はデイスク）から
主メモリー内の使用可能なページに読出し、そ
の物理的ページ情報とゼロアブセントビツトを
マツプエントリーに挿入する。この記憶管理機
能が完了すると、ページ障害を起した環境は復
旧される。 ４ 前にページ障害を生じた命令を再び実行す
る。この場合には、論理ページのマツプエント
リー内のアブセントビツトは“０”にセツトさ
れているので、ページ障害は起らず、ページア
ドレスは補助メモリーから読出されたばかりの
物理的ページに翻訳し、命令は終了する。 前述のようにＩ／Ｏチヤネルはそれ自体のポー
ト部を介してメモリーにアクセスする。 Ｉ／Ｏチヤネルによるメモリーとの間のデータ
の転送はシステムデータマツプを介して行う。す
なわち、Ｉ／Ｏチヤネルにより与えられる16ビツ
ト論理アドレスはシステムデータマツプにより18
ビツトの物理的アドレスに翻訳する。 かくすれば、マツピング機構は、そのアドレス
カウンタが通常許容するよりも多い物理的メモリ
ーのワードに対するＩ／Ｏアクセスを可能にす
る。 本例においては、マツプを通すことにより16ビ
ツトの論理アドレスで物理的メモリー（18ビツト
アドレス用）の２６２，１４４ワードにアクセス
することができる。この場合、余分のアドレス情
報（物理的ページ情報）はマツプ内に置き、各
Ｉ／Ｏ転送が始まる前にオペレーテイングシステ
ムにより供給されるようにする。 また、後述の説明により明らかなように、20ビ
ツトの物理的アドレスに容易に拡張することがで
きる。 第３４図はプロセツサモジユール３３のメモリ
ー１０７の詳細図を示すほか、メモリー１０７と
当該プロセツサモジユールのCPU１０５および
Ｉ／Ｏチヤネル１０９との間の接続の状態を示
す。 第３４図に示すようにメモリーシステム１０７
はCPU１０５およびＩ／Ｏチヤネル１０９用の
メモリー１０７に対するアクセスポート部を具
え、Ｉ／Ｏチヤネル１０９をCPU１０５を介し
てメモリーにアクセスさせる必要性を除去してい
る。 また、メモリー１０７は物理的メモリーモジユ
ール４０３に対するアクセスの開始と終了の制御
を行うためマツプメモリー制御論理部４０１を含
む。 また、メモリー１０７は、メモリーに書込むべ
きデータを供給し、かつメモリーから読出したデ
ータを保持するためのレジスタを有するデータ径
路部４０５を具える。第３４図に記号で表示した
上記レジスタの詳細については後述する。 さらに、メモリー１０７はマツプ部４０７を含
む。前記マツプ部４０７はCPUおよびチヤネル
の双方よりの論理アドレスレジスタとマツプ記憶
部４０９を含み、前記マツプ記憶部から物理的ペ
ージ番号を得るようにしている。 マツプ部４０７はプロセツサメモリーアドレス
（PMA）レジスタ４１１およびチヤネルメモリー
アドレス（CMA）レジスタ１２９を含み、これ
ら２つのレジスタをアドレスセレクタ（ASEL）
４１５に接続する。 アドレスセレクタ４１５は論理ページアドレス
母線４１７を介してマツプ４０９に接続するほ
か、ページオフセツト４０９に接続するほか、ペ
ージオフセツト母線４１９を介して直接メモリー
に接続する。 母線４１７および４１９の近傍に数字８および
10で示すように、論理ページアドレス母線４１７
は物理的ページ番号への翻訳のためマツプ４０９
に対して８つの高位ビツトを伝送し、ページオフ
セツト母線４１９はアドレスセレクタ４１５より
の18のページアドレスのうち10の低位ビツトをメ
モリーモジユール４０３に伝送する。 出力母線４２１はモジユール４０３に物理的ペ
ージアドレスを供給する。この出力母線４２１は
物理的ページのアドレス用として翻訳された８つ
の高位ビツトを含む。 データ径路部４０５は５つのレジスタ、すなわ
ち、プロセツサメモリーデータ（PMD）レジス
タ４２３、チヤネルメモリーデータ（CMD）レ
ジスタ４２５、次命令（NI）レジスタ４３１、
メモリーデータ（MD）レジスタ４３３およびチ
ヤネルデータ（CD）レジスタ１２５を含む。 PMDレジスタおよびCMDレジスタの出力はこ
れらをデータセレクタ４２７に供給する。このデ
ータセレクタはモジユール４０３内のメモリーに
書込むべきデータを供給するための出力母線４２
９を有する。 メモリーモジユール４０３の１つから読出され
たデータは母線４３７を介して３つのデータレジ
スタNI，MDおよびCDの１つに読取られるよう
にする。 第３４図に示すように、マツプメモリー制御論
理部４０１は母線４３９を介して各メモリーモジ
ユール４０３とも接続する。母線４３９は読取り
または書込み動作を開始させるコマンドライン、
メモリーモジユールよりの終了信号、ならびに誤
り表示信号または誤りフラツグ信号を含む。 第３５図において、マツプ部４０７はマツプ４
０９のほか、マツプページレジスタ４４１、マツ
プ出力ラツチ回路４４３、マツプメモリーデータ
（MMD）レジスタ４４５、マツプデータセレクタ
４４７、マツプパリテイ発生器４４９、マツプパ
リテイ検出器４５１、基準ビツト論理部４５３お
よびダーテイビツト論理部４５５を含む。 第３５図には、制御信号ライン４５７を介して
マツプメモリー制御論理部４０１をマツプ部４０
７と関連させる状況を示してある。 マツプメモリー制御論理部４０１はレジスタの
ローデイングおよびセレクタによるレジスタの選
択を制御し、マツプ欠如およびパリテイ誤り出力
との関連でメモリーモジユール４０３の作動の開
始を制御し、さらに、第３５図に記号で示したペ
ージ障害割込信号およびマツプパリテイ誤り割込
信号のような割込信号をCPU１０５に供給す
る。これらの詳細については後述する。 本例の場合は、第３４図および第３５図に示す
メモリーシステムにおいては、８ビツトの物理的
ページアドレス欄と10ビツトのページオフセツト
を使用し、これらを組合せて合計18ビツトを与え
るようにしている。前述のように、第３４図およ
び第３５図に示す母線上の括弧を付してない数字
８，10，12，13，14および18は18ビツトの本例に
関するものであるが、メモリーシステムはこれを
10ビツトの物理的ページアドレスをもつた20ビツ
トの実施例に容易に拡張することができ、これを
第３５図の同一母線上に括弧を付した数字(10)，(1
２），(14)，(15)，(16)および(20)で表示してある。 第３６図は４つの異なる個別アドレス記憶域４
５９，４６１，４６３および４６５に分割した論
理メモリーの構成を示す。これら４つの論理アド
レス記憶域はユーザーデータ記憶域４５９、シス
テムデータ記憶域４６１、ユーザーコード記憶域
４６３およびシステムコード記憶域４６５であ
る。 また、第３６図は論理アドレス記憶域に対応す
る４つのマツプ部を示す。 このように、ユーザーデータマツプ部４６７は
論理ユーザーデータアドレス記憶域４５９に対応
し、システムデータマツプ部４６９は論理システ
ムデータアドレス記憶域４６１に対応し、ユーザ
ーコードマツプ部４７１は論理ユーザーコードア
ドレス記憶域４６３に対応し、また、システムコ
ードマツプ部４７３は論理システムコードアドレ
ス記憶域４６５に対応する。 また、第３６図に示すように、各マツプ部は64
の論理ページエントリー（ページ０ないしページ
63）を有し、各マツプエントリーは図に拡大図で
示すような16のビツトを有する。 第３６図示マツプエントリーに関連して記号で
表示したように、各マツプエントリーは10ビツト
の物理的ページ番号欄、単一パリテイビツトＰ、
３つの基準ビツトＲ，Ｓ，Ｔを含む基準ヒストリ
ー欄、単一ダーテイビツトおよび単一アブセント
ビツトＡを含む。 10の高位ビツトにより与えられる物理的ページ
番号欄は、プログラムにより要求された論理ペー
ジに対応する物理的ページ番号を与える。 パリテイビツトＰは常に奇数パリテイとして生
成され、マツプエントリー内容にデータ完全チエ
ツクを与える。 基準ヒストリー欄ビツトＲ，ＳおよびＴは、も
つとも新しい時期にオーバーレイ用として使用し
たページを選択するための基準ヒストリー情報を
保持するためオペレーテイングシステムの記憶管
理者機能により使用される。 Ｒビツトは当該論理ページに対する読取りまた
は書込み操作が行われる都度、“１”にセツトさ
れる。 ＳビツトおよびＴビツトはAMAP（エージマ
ツプエントリー）命令により操作される記憶ビツ
トである。 ダーテイビツトＤは当該論理ページへの書込み
アクセスにより“１”にセツトされ、データペー
ジが補助メモリーから最後に読出されて以来変更
されたかどうかを決定するため、オペレーテイン
グシステムにより使用される。 アブセントビツトＡはオペレーテイングシステ
ムにより“１”にセツトされ、主メモリー内には
なく補助メモリー内にある論理ページを報知する
か、あるいは当該ユーザーの論理アドレス記憶域
の範囲外のページを報知するためオペレーテイン
グシステムにより使用される。 第３６図に示すマツプエントリー用の２つの高
位ビツトは図示の実施例においては使用しておら
ず、20ビツトの完全な物理的アドレス指定を使用
する場合にこれら２つの高位ビツトを使用する。 前述のように、オペレーテイングシステムはマ
ツプに関し３つの命令、すなわち、SMAP，
RMAPおよびAMAP命令を使用する。 SMAP命令は、第２６図に示すように、マツプ
エントリー内にデータを挿入するため、オペレー
テイングシステムの記憶管理者機能により使用さ
れる。 上記のSMAP命令は、CPU１０５内のマイクロ
プログラム１１５（第１２図）により行われる。
マイクロプログラム１１５はマツプメモリー制御
論理部４０１（第３４図参照）とともに作動し
て、まず最初に（第１命令パラメータとともに）
マツプ４０９内の記憶場所を選択し、次いで第２
命令パラメータ、すなわち新しいマツプエントリ
ーデータを当該記憶場所に挿入する。 第３５図において、作動シーケンスの最初のス
テツプでは、マイクロプログラム１１５によりプ
ロセツサメモリーデータ（PMD）レジスタ４２
３内に新しいマツプエントリーデータがロードさ
れる。 シーケンスの次のステツプにおいては、マツプ
選択用の２つの高位ビツトを含むマツプアドレス
がプロセツサメモリーアドレス（PMA）レジス
タ４１１にロードされる。 この時点においては、マツプエントリーアドレ
スと挿入すべきデータを含む２つの命令パラメー
タは、それぞれ関連のレジスタ４１１および４２
３内にロードされている。 次にCPU１０５内のマイクロプログラム１１
５は、マツプメモリー制御論理部４０１のマツプ
書込操作シーケンスを開始させる。この場合、マ
ツプ書込操作シーケンスは任意の先行する記憶操
作が終了した後に開始されるようにする。 作動シーケンスにおける上述の各ステツプはす
べてマイクロプログラム（フアームウエア）によ
り行う。 SMAP命令の残りの操作はマツプメモリー制御
論理部の制御のもとに行うようにする。したがつ
て残りの操作はすべてハードウエアにより自動的
に行われることになる。 マツプ書込み操作シーケンスにおいて、マツプ
アドレスはPMAレジスタからアドレスセレクタ
４１５を介し、母線４１７を経由してマツプ４０
９に供給される。この操作においては、８つの高
位ビツト（マツプ選択およびマツプアドレス）の
みが使用される。 ２つの高位ビツトはマツプの選択……すなわ
ち、ユーザーデータか、システムデータか、ユー
ザーコードか、またはシステムコードかを規定す
る。 アドレスセレクタ（ASEL）４１５よりの論理
アドレス母線の10の低位ビツト（これらのビツト
はメモリー読出しまたは書込みアクセスのための
ページ内のオフセツトである）はこの操作におい
ては使用されない。 上述のようにマツプにアドレス指定が行われて
いる場合には、マツプデータセレクタ４４７を介
してPMDレジスタ４２３からマツプパリテイ発
生器およびマツプ４０９に新しいマツプデータが
伝送される。マツプパリテイ発生器は新しいマツ
プデータ上の奇数パリテイを計算し、このパリテ
イビツトをマツプに供給する。 この時点において、マツプメモリー制御論理部
４０１はマツプ書込みストローブ信号を発生し、
第３５図に符号数字４５７で示すラインの１つを
介してこれをマツプ４０９に供給し、かくして母
線４１７上の論理ページアドレスにより選択され
た特定マツプエントリーにおいて、選択マツプ部
に新しいデータとパリテイを書込ませ、かくして
SMAP命令シーケンスを終了する。 このSMAP命令の終了時には、適正なマツプ部
が選択され、、当該マツプ部について特定の論理
的ページエントリーが選択され、データおよび計
算された奇数パリテイがマツプに供給され、その
データはマツプ書込みストローブ信号により所望
のマツプエントリーに書込まれていることにな
る。 セツトマツプ（SMAP）命令は、必要に応じて
４つの各マツプ部内の各論理ページエントリーを
始動させるためオペレーテイングシステムによつ
て使用される命令である。 したがつて、SMAP命令の１つの用途は補助メ
モリーからのページの交換がなされた後、論理的
ページ番号を物理的ページ番号に翻訳するため、
論理ページに対して物理的ページアドレスを挿入
することである。 またSMAP命令の他の用途は、補助メモリーに
スワツプアウトされた論理ページ用のアブセント
ビツトをオンにセツトすることである。 リードマツプ（RMAP）命令は、マツプエント
リーの内容を調べるため、オペレーテイングシス
テムの記憶管理者機能により使用される。 このRMAP命令においては、CPU１０５内の
マイクロプログラム１１５はマツプメモリー制御
論理部４０１とともに作動して命令パラメータと
ともにマツプ４０９内の記憶場所を選択し、当該
マツプエントリーの内容の結果としてレジスタス
タツク１１２（第１２図参照）に復帰させる。 第３５図において、リードマツプ（RMAP）命
令の作動時には、マイクロプログラム１１５はマ
ツプ選択用の２つの高位ビツトを含むマツプアド
レスをPMAレジスタ４１１にロードした後、マ
ツプメモリー制御論理部４０１のマツプ読取り操
作シーケンスを開始させる。 この場合、このシーケンスはハードウエアによ
り実行される。また、このシーケンスにおいて、
マツプアドレスはPMAレジスタ４１１からアド
レスセレクタ４１５を介してマツプ４０９に伝送
される。その作動においても、マツプ選択および
ページアドレスビツトのみが使用される。 選択されたマツプエントリーの内容はマツプ４
０９からマツプパリテイ検出器４５１（第３５図
参照）およびマツプ出力ラツチ回路４４３に伝送
される。マツプパリテイ検出器４５１にマツプエ
ントリーよりのパリテイビツトをデータに関して
計算された奇数パリテイと比較する。 かくして、パリテイが正しくない場合には、マ
ツプアドレスはマツプページレジスタ４４１にロ
ードされ、マツプパリテイ誤り信号により、
CPU１０５に対してパリテイ誤り割込みを発生
させる誤りフラツグ（標識）をセツトする。 これに反して、パリテイが正しい場合には、マ
ツプ出力ラツチ回路４４３からマツプメモリーデ
ータ（MMD）レジスタ４４５にマツプエントリ
ーデータがロードされる。 最後に、RMAP命令マイクロプログラムはマツ
プメモリーデータ（MMD）レジスタ４４５内の
データを命令の結果としてレジスタスタツク１１
２（第１２図参照）に戻す。 かくしてリードマツプ（RMAP）命令の終りに
は、適正なマツプ部が選択され、当該マツプ部の
特定論理ページエントリーが選択され、また当該
マツプエントリーの内容がマツプから読出され、
命令の結果としてCPUのレジスタスタツクに戻
されることになる。 RMAP命令の用途としては次のものがある。 すなわち、リードマツプ（RMAP）命令の主要
な機能は、オペレーテイングシステムにマツプエ
ントリー（第３６図示マツプエントリーフオーマ
ツト参照）の基準ヒストリー欄およびダーテイビ
ツトを調べさせ、オーバーレイ用のページを決定
することである（後述の作動説明を参照のこ
と）。 また、リードマツプ（RMAP）命令は、マツプ
記憶が正しく機能しているかどうかを決定するた
めの診断用としても使用される。 エージマツプ（AMAP）命令は有用な基準エ
ントリー情報をマツプ内に保持するため、オペレ
ーテイングシステムの記憶管理者機能により使用
される。この基準ヒストリー情報は、当該マツプ
部における各ページ障害割込みの発生後標準的に
“古くなつた”マツプ部内のマツプエントリー
（第３６図示マツプエントリーフオーマツトの
Ｒ，ＳおよびＴビツト）によりマツプ内に保持さ
れる。 このAMAP命令はエージされるべきマツプ記
憶場所を規定するマツプアドレスの単一パラメー
タを有する。 エージマツプ（AMAP）命令の作動時におい
て、CPU１０５内のマイクロプログラム１１５
は命令マツプアドレスパラメータとともにマツプ
記憶場所を選択し、RMAP命令の場合と同様にマ
ツプアドレスパラメータをPMAレジスタにロー
ドする。 この時点においてマツプメモリー制御論理部４
０１のマツプ読取り作動シーケンスが始動する。
このシーケンスは前述のRMAP命令の場合と同じ
ように進行する。 マイクロプログラム１１５（第１２図）は
MMDレジスタ４４５（第３５図）からマツプエ
ントリーの内容を読取つて、基準ヒストリー欄
（第３６図のＲ，ＳおよびＴビツト、10，11およ
び12）を抽出し、この欄を右に１位置だけシフト
させて再挿入し、新しいマツプエントリーデータ
を形成せしめる。かくして、０がＲビツトに入
り、ＲビツトはＳビツトにシフトされ、Ｓビツト
はＴビツトにシフトされて、古いＴビツトはなく
なることになる。 ここで、マイクロプログラム１１５は変更され
たマツプエントリーを有することになり、この新
しいデータをPMDレジスタ４２３（第３４図）
にロードし、SMAPシーケンスの場合と同様に選
択されたマツプエントリーに新しいマツプエント
リーデータを書込み、かくしてAMAP命令を終
了する。 かくして、エージマツプ（AMAP）命令の結
果、マツプエントリーがマツプから読取られ、そ
の基準ヒストリー欄はシフトされ、またかくして
変更されたエントリーは選択されたマツプ記憶場
所に再挿入されることになる。 前述のように、関連の論理的ページに対する任
意のメモリーレフアレンス（参照）によりＲビツ
トは１にセツトされる。したがつて、このビツト
が１の場合は、最後のセツトマツプ（SMAP）作
動命令またはエージマツプ（AMAP）作動命令
以来このページが使用されていることを示すこと
になる。 エージマツプ（AMAP）命令に関連して行わ
れるこのＲビツトのセツテイングは、マツプの基
準ヒストリー欄内の情報の使用頻度を維持する手
段を与える。 所定マツプ内のすべてのマツプエントリーの基
準ヒストリー欄は、通常ページ障害割込み後にエ
ージされる（古くなる）。したがつて、マツプエ
ントリー内の３ビツトの基準欄の値は、前の３つ
のページ障害割込み以来のアクセス頻度を表わす
ことになる。 例えば、２進値７（３つの全基準ビツトが１に
セツト）は進行中のページ障害割込み間の各イン
ターバルにおけるアクセスを示す。 また、基準ヒストリー欄内の２進値４（Ｒビツ
トが１に、ＳビツトおよびＴビツトが０にセツ
ト）は、最後のページ障害割込み以来のインター
バルにおけるアクセスを示し、最も新しいページ
障害割込みより以前のインターバルにはアクセス
がないことを示す。 最後の例として、３ビツト基準欄内の２進値０
は、当該論理ページが最後の３つのページ障害割
込み以来の３つのインターバルのいずれにおいて
もアクセスされなかつたことを示す。 このように、３ビツト基準ヒストリー欄により
表わされる２進数が大きくなるにしたがつて、当
該ページへの最近のアクセス頻度が高いことにな
る。 この基準ヒストリー情報は、オーバーレイ用の
ページを選択する必要があるとき、最近において
ほとんど使用されていなかつたページを識別しう
るよう維持される。最近において滅多にアクセス
されなかつたページは、その傾向を続ける可能性
が強く、また、したがつてこのようなページはオ
ーバーレイされた後、メモリーに戻す（スワツプ
バツクする）必要はないものと考えられる。 この使用頻度経歴（ヒストリー）は、オーバー
レイ用として滅多に使用されたことのないページ
を選択して補助メモリーとの間のページ交換を最
少とし、効率的な仮想メモリーシステムを実現さ
せるため、オペレーテイングシステムの記憶管理
者機能により使用される。 前述のように、メモリーはCPUまたはＩ／Ｏ
システムによりアクセス可能とする。 以下、CPUメモリーアクセスシーケンス中に
おけるメモリーシステムおよびマツプの作動につ
き説明する。アクセスシーケンスは、例えばメモ
リーよりの命令の読取り、データの読取りまたは
データの書込みのような種々のCPUメモリーア
クセスに対して同様である。 CPUメモリーアクセスシーケンスは、CPUマ
イクロプログラム１１５またはCPU命令取出し
論理部のいずれかにより始動されるようにする。
いずれの場合にも、CPU１０５は18ビツトの論
理アドレスをDMAレジスタ４１１にロードし、
マツプメモリー制御論理部４０１のデータ読取
り、データ書込みまたは命令読取り作動シーケン
スを開始させる。 18ビツの論理アドレスは２つの高位の論理アド
レススペース選択ビツトと当該論理アドレススペ
ース内の記憶場所を規定する16の低位ビツトとに
より構成する。２つの選択ビツトはCPUマイク
ロプログラム１１５により規定することもでき、
命令Ｉおよび環境Ｅレジスタの障害にもとづき、
CPU内において自動的に生成させることもでき
る。 また、18ビツトの論理アドレスは、２つの高位
の論理アドレス選択ビツト以外に、選択されたマ
ツプ内の論理ページを規定する６つのビツトと、
選択されたマツプにおけるページ内のオフセツト
を規定する10の低位ビツトとを含む。 マツプメモリー制御論理部４０１のデータ読取
り、データ書込みまたは命令読取り作動シーケン
スにおいては、先行するマツプまたはメモリー動
作が終了した後、PMAレジスタ４１１（第３５
図）内の18ビツトアドレスがアドレスセレクタ４
１５を介して母線４１７および４１９（第３４図
および第３５図参照）に伝送される。 母線４１９はアドレスのページオフセツト部分
を伝送する。このアドレスページオフセツト部分
は母線４１９を介して物理的メモリーモジユール
４０３（第３４図）に直接伝送されるようにす
る。 母線４１７は論理ページアドレス部分（これは
物理的ページアドレスに翻訳する必要がある）を
マツプ４０９に伝送する。 論理ページアドレスにより選択されたマツプエ
ントリーはマツプ４０９よりマツプメモリー制御
論理部（第３４図）、マツプパリテイ検出器４５
１（第３５図）およびマツプ出力ラツチ回路４４
３に読出される。 アブセントビツトが１の場合は、論理ページア
ドレスはマツプページレジスタ４４１にロードさ
れて、ページ障害割込信号をCPU１０５に伝送
し、マツプメモリー制御論理部４０１はメモリー
アクセスシーケンスを終了する。 同様に、パリテイ検出器４５１がマツプエント
リー内の正しくないパリテイを検出した場合は、
マツプページレジスタ４４１に論理ページアドレ
スがロードされて、CPUにマツプパリテイ誤り
信号が伝送され、メモリーアクセスシーケンスを
終了する。 これに反して、誤りがない場合には、物理的ア
ドレスがマツプ出力ラツチ回路４４３および母線
４２１を介して物理的メモリーモジユール４０３
に伝送されて、マツプメモリー制御論理部４０１
から母線４３９を介して選択されたメモリーモジ
ユール４０３に読取りまたは書込み操作を行わせ
るための命令を送出する。 CPU書込み操作においては、書込むべきデー
タをPMDレジスタ４２３からデータセレクタ４
２７を介して母線４２９によりメモリーモジユー
ルに伝送するようにする。 メモリーモジユールが読取りまたは書込み動作
を実行している間に、マツプメモリー制御論理部
４０１はマツプエントリーデータを変更し、再書
込みさせる。 マツプエントリーデータはパリテイビツトＰま
たは基準ビツトＲなしに、マツプ出力ラツチ回路
４４３からダーテイビツト論理部４５５（第３５
図）およびマツプデータセレクタ４４７に伝送す
るようにする。 この操作において、マツプエントリーの物理的
ページ欄（第３６図の右側下方部に拡大図で示
す）。基準欄のＳビツトおよびＴビツト、ならび
にアブセントビツトは常に変更されることなく、
再書込みされる。 CPUデータ書込み動作が行われている場合に
はマツプデータセレクタに供給されるダーテイビ
ツトＤは、ダーテイビツト論理部４５５により１
にセツトされる。さもないと、ダーテイビツトは
変更されない。 基準ビツト論理部４５３によりマツプデータセ
レクタに供給される基準ビツトＲは読取りまたは
書込み操作のいずれかにおいて１にセツトされる
ようにする。 前述のように、物理的ページ欄ならびにＳ，Ｔ
およびＡビツトは変更されない。 マツプデータセレクタ４４７はこの新しいマツ
プデータをパリテイ発生器４４９およびマツプ４
０９に供給し、前記パリテイ発生器４４９（第３
５図参照）により新しいデータから奇数パリテイ
ビツトＰを生ぜしめる。 次いで、マツプメモリー制御論理部４０１より
のマツプ書込みストローブ信号は、論理ページア
ドレス母線４１７により選択されたマツプエント
リー内に新しいデータとパリテイの書込みを行わ
せる。 かくして論理ページはマツプエントリーを介し
て翻訳され、更新されたパリテイビツト、基準ビ
ツトおよびダーテイビツトで再書込みが行われた
ことになる。 物理的メモリーモジユール４０３がその読取り
または書込み操作を終了したときは、モジユール
４０３から母線４３９（第３４図参照）を介して
マツプメモリー制御論理部４０１に終了信号を送
出する。 読取り操作においては、メモリーモジユール４
０３は母線４３７（第３４図）に記憶データをゲ
ートさせる。 データ読取り作動シーケンスにおいては、デー
タCPU１０５による使用のためMDレジスタ４３
３（第３４図）内にロードされるようにする。 命令読出し作動シーケンスにおいては、CPU
１０５による後続の実行のため、データはNIレ
ジスタ４３１（第３４図）内にロードされるよう
にする。 データ読取り、データ書込みおよび命令読出し
についてのCPUメモリーアクセスは上述のよう
にして終了する。 データ読取りまたはデータ書込みのためのＩ／
Ｏチヤネルによるメモリーへのアクセスは、次の
点を除けば、前述のCPUメモリーアクセスの場
合とと同様である。 論理アドレスを与えるため、チヤネルメモリー
アドレス（CMA）レジスタ１２９（第３４図）
を使用する。このレジスタは常時システムデータ
マツプ４６９（第３５図参照）を規定する。 また、書込み作動においてメモリーにデータを
供給するため、チヤネルメモリーデータ
（CMD）レジスタ４２５（第３４図）を使用し、
読出し作動においてメモリーからデータを受信す
るため、チヤネルデータ（CD）レジスタ１２５
（第３４図）を使用する。 Ｉ／Ｏチヤネル１０９のメモリーアクセスの場
合、アクセスは常にメモリーよりのデータ読出し
アクセスまたはメモリーへのデータ書込みアクセ
スで、CPUアクセスの場合のような命令読取り
アクセスはない。 さらに、メモリーへのＩ／Ｏチヤネルアクセス
の場合は、マツプパリテイおよびオフセツト状態
が生じた場合、Ｉ／Ｏチヤネル１０９に対してマ
ツプパリテイおよびアブセンント状態が伝送され
る。 前にある程度触れたように、メモリーモジユー
ル４０３用としては、半導体メモリーまたはコア
メモリーのいずれをも使用することができる。 メモリーがコアメモリーの場合は、パリテイ誤
り検出システムにより誤り検出を行う。コアメモ
リーモジユール用の誤り検出システムはすべての
単一ビツト誤りを検出するのに適し、これには既
知のパリテイ誤り発生および検出技術を使用する
ことができるので、ここではコアメモリーの詳細
については説明を省略することにする。 半導体メモリーの場合の障害の起りうる確率
は、誤り検出および訂正システムを正当化するに
充分な程大きい。したがつて、16ビツトの各デー
タワードに対して６ビツトのチエツク欄を共同作
動させるような誤り検出および訂正システムを提
供するようにしている。第３７図ないし第４１図
および関連の表１（後掲）は、メモリーモジユー
ル４０３を半導体メモリーにより構成した場合に
使用する誤り検出および訂正システムの詳細を示
す。 ６ビツトチエツク欄誤り検出、訂正システム
は、以下に詳述するように、すべての単一ビツト
誤りを検出し、訂正することができるほか、すべ
てのダブルビツト誤りを検出し、訂正することが
可能である。さらに、３ビツト誤りまたはそれ以
上の多ビツト誤りのほとんどすべてを検出するこ
とができる。 誤り検出および訂正システムについての本明細
書の記述は、半導体メモリーに関するものである
が、本誤り検出、訂正システムは半導体メモリー
に限定されるものでなく、任意のデータ記憶また
はデータ伝送利用分野にも有効である。 本例の誤り検出および訂正システムの重要な利
点は、単一ビツト誤りを訂正できるだけでなく、
単一ビツト誤りがなくなつた後、続いて起る可能
性のある任意のダブルビツト誤りをも高信頼度で
検出できるということである。 したがつて、誤り検出、訂正システムとともに
作動するマルチプロセツサシステムは、単一ビツ
ト障害許容形であり、半導体メモリーの修理に都
合のよい時期まで、半導体メモリー内の単一ビツ
ト障害を保持したまま作動を続けさせることがで
きる。 誤り検出および訂正システムにおいては、ハミ
ング距離４の体系的直線状２進コードを使用して
いる。このコードでは、各チエツクビツトは第３
８図に示すように８データビツトの直線状組合せ
である。また、各データビツトは第３８図に示す
ように、正確に３チエツクビツトの構成素子であ
る。このワードの利点は、チエツクビツトにより
データビツトの均一なカバレージが得られるとい
うことである。 誤り検出および訂正システムは速い論理速度と
遅いパーツカウントの組合せを支えるシンドロー
ムデコーダを具える。 要約すると、本発明誤り検出および訂正システ
ムは、記憶装置に書込まれた各データワードに６
チエツクビツトを付加するよう作動し、次いでメ
モリーからデータワードを読出す場合、記憶ワー
ドのチエツク欄部分を用いて、情報が記憶されて
から後の当該ワード内における情報の喪失を識別
または検出する。 半導体メモリーの場合は、２つの情報喪失（誤
り）機構が考えられる。その１つは、メモリー装
置による情報の保持を永久に不可能にするような
メモリー装置のハード障害であり、他の１つは電
気的雑音により情報の過渡的損失をもたらすよう
なソフト障害である。 誤り検出は、６ビツトシンドロームを生ずるチ
エツクビツト比較器により行うようにする。シン
ドロームは記憶されたワードから得られるチエツ
ク欄と、通常、記憶されたワードから得られるデ
ータ欄に対応するチエツク欄との間の差違であ
る。 したがつて、このシンドロームを分析（解読）
して、誤りが生じているかどうかを決定し、誤り
が発生している場合はどのような形式の訂正を必
要とするかを決定する。 単一データビツト誤りの場合は、シンドローム
デコーダ出力によりデータビツト補数器を作動さ
せて、誤りのあるビツトを反転させ、この訂正デ
ータを当該メモリーモジユールの出力として供給
するようにする。 シンドロームデコーダが多ビツト誤りを表示す
る場合には、制御および誤りラインの１つを介し
てこの事実をマツプメモリー制御部に連結し、
CPUに対して割込みを生じさせる。 第３７図において、メモリーモジユール４０３
はタイミングおよび制御論理部４７５および半導
体記憶アレイ４７７を含む。記憶アレイ４７７
は、各々22ビツトの32768ワードに対する記憶を
与える。各ワードは第３７図に示すように、16ビ
ツトデータ欄と６ビツトチエツク欄とを含む。 また、第３７図に示すように、各半導体メモリ
ーモジユール４０３は出力ラツチ回路４７９、チ
エツクビツト発生器４８１、チエツクビツト比較
器４８３、シンドロームデコーダ４８５およびデ
ータビツト補数器４８７を含む。 また、メモリーモジユール４０３は第３７図に
示すような信号およびデータ径路を介してシステ
ムの残りの部分にインターフエースさせるように
する。これらの径路には、４２９（メモリーへの
データ母線）、４３９（マツプメモリー制御部４
０１への制御および誤りライン）、４１９および
４２１（物理的アドレス母線）ならびに４３７
（メモリーよりのデータ母線）を含む。前記の信
号およびデータ径路は第３４図にも図示してあ
る。 第３７図において、出力ラツチ回路４７９の内
容は母線４８９を介してチエツクビツト比較器４
８３およびデータビツト比較器４８７の双方に伝
送するようにする。 また、チエツクビツト比較器４８３の出力はシ
ンドローム母線４９１を介してシンドロームデコ
ーダ４８５およびタイミング・制御論理部４７５
の双方にこれを伝送する。 シンドロームデコーダ４８５の出力は母線４９
３を介してデータビツト補数器４８７に伝送す
る。 また、シンドロームデコーダ４８５の他の出力
はライン４９５および４９７を介してタイミン
グ・制御論理部４７５に伝送するようにする。ラ
イン４９５はSINGLE ERROR信号すなわち単一
ビツト誤り（訂正可能誤り）信号を伝送し、ライ
ン４９７はMULTIーPLE ERROR信号、すなわ
ち多ビツト誤り（訂正不能誤り）信号を伝送す
る。 タイミング・制御論理部４７５は制御母線４９
９を介して半導体記憶アレイ４７７および出力ラ
ツチ回路４７９に制御信号を与える。 また、チエツクビツト発生器４８１の出力は母
線５０１を介してこれを記憶アレイ４７７に伝送
する。 第３８図において、チエツクビツト発生器４８
１は６つの個別の８ビツトパリテイツリー５０３
を含む。 また、第３９図に示すようにチエツクビツト比
較器４８３は６つの個別の６ビツトパリテイツリ
ー５０５を含む。 さらに、第４０図に示すように、シンドローム
デコーダ４８５はデコーダ部５０７および６ビツ
トパリテイツリー５０９を含む。 第４０図において、デコーダ部５０７および６
ビツトパリテイツリー５０９の出力は、これらを
符号数字５１１で示す誤り識別論理部内で結合さ
せる。 また、第４１図に示すように、ビツト補数器４
３７は16個の排他的論理和ゲート５１３を含む。 作動に際しては、16ビツトデータワードが母線
４２９を介して記憶アレイ４７７およびチエツク
ビツト発生器４８１（第３７図参照）に供給され
る。 第３８図において、チエツクビツト発生器４８
１は６つの８ビツトパリテイツリー５０３により
６チエツクビツトCoないしC5を発生する。 また、第３８図に示すように、図の最も左側に
位置する８ビツトパリテイツリー５０３は図の下
側部分に示すCoに対する論理式で示すようなチ
エツクビツトゼロ（Co）を発生する。したがつ
て、チエツクビツト（Co）はデータビツト８な
いし15のモジユロー２和の補数である。 また、他の一例として、チエツクビツトC3
は、第３８図の下側部分に示すC3に対する論理
式で示すように、８ビツトパリテイツリー５０３
により生成される。図に論理式で示し、かつ図の
上部の論理図に８ビツトパリテイツリーと、対応
するデータビツトラインとの間の接続で示すよう
に、このチエツクビツト３（C3）はデータビツ
ト０，１，２，４，７，９，10および12のモジユ
ロー２和である。 同様に、他の各チエツクビツトは第３８図の上
部に論理図で示すように、８データビツトのモジ
ユロー２加算により生成される。 チエツクビツト発生器４８１により生成した上
記の６チエツクビツトとデータ母線４２９を介し
て伝送される16データビツトは、メモリー書込み
作動を行うため記憶アドレス４７７内の特定記憶
場所にロードされる。この場合、第３７図に示す
ように、６チエツクビツトと16データビツトはタ
イミング・制御論理部４７５および物理的アドレ
ス母線４１９，４２１上の物理的アドレス情報の
制御のもとに記憶アレイ４７７にロードされるよ
うにする。 記憶アレイ４７７に記憶されたすべてのワード
は、同じような方法で当該ワード用として生成さ
れた６ビツトチエツク欄を有する。このチエツク
欄は、記憶アレイ内の当該記憶場所が読出し操作
のため次にアクセスされるときまで、記憶された
ワードとともに記憶アレイ４７７内に保持され
る。 記憶アレイ４７７から特定のワードを読出そう
とするときは、タイミング・制御論理部４７５お
よび物理的アドレス母線４１９，４２１上のアド
レスにより選択された記憶場所の内容を出力ラツ
チ回路４７９にロードさせるようにする。出力ラ
ツチ回路４７９は16データビツトと６ビツトチエ
ツク欄を収納しうるよう22ビツトの広さを有す
る。 16データビツトおよび６ビツトチエツク欄は、
出力ラツチ回路４２９から母線４８９を介してチ
エツクビツト比較器４８３に伝送するようにす
る。 チエツクビツト比較器４８３は、第３９図に示
すように、６シンドロームビツトSoないしS5を
形成する。 各シンドロームビツトは８データビツトおよび
１チエツクビツトの入力を有する９ビツトパリテ
イツリー５０５の出力で、対応して番号を付した
チエツクビツトに関係する。したがつてチエツク
ビツト０はシンドロームビツト０を計算するため
にのみ使用され、チエツクビツト１はシンドロー
ムビツト１を計算するためにのみ使用される。以
下これと同様とする 一例として、シンドロームビツト０（SO）は
第３９図の下側に論理式で示すように、チエツク
ビツト０とデータビツト８ないし１５のモジユロ
ー２和の補数である。 同様に、シンドロームビツトS1ないしS5の
各々は第３９図の論理図部分に各シンドロームビ
ツトに対する特定データビツトラインへの接続で
示してあるように、対応するチエツクビツトと８
データビツトのモジユロー２和から生成される。 誤りの有無および誤りの形式（誤りがある場
合）は母線４９１上の６シンドロームビツトの値
を通訳することによりこれを識別する。 表１は６ビツトシンドロームコードの64のあり
うる値を列挙し、各値に対する通訳を与えるもの
である。 例えば、シンドロームビツトSoないしS5のす
べてが０の場合には、データ欄またはチエツク欄
のいずれにも誤りは存在せず、これは表１の左最
上部に示す状態に等しい。 また、誤りの有無および誤りの形式については
表１の下部に要約してある。 これによれば、６シンドロームビツトのすべて
が０のときは、前述のように誤りは存在しないこ
とを示している。 ６シンドロームビツトのうち１つだけがオンの
場合、これは対応するチエツクビツト内の１つの
誤りを示す。この場合、チエツクビツト誤りは、
データワードの訂正を必要としない単一ビツト誤
りである。
多重演算処理および多重プログラミングを与える
マルチプロセツサシステムに関するもので、特
に、プロセツサモジユール間相互のデータ通信方
法に関する。 高いトランザクシヨン速度を有する大量のデー
タをオンライン処理しなければならないような利
用分野は多数あり、この種オンライン処理を必要
とするものとしては、例えば、自動POSシステ
ム、在庫管理および信用取引のような販売業への
利用や、自動振替および信用取引のような金融制
度面への利用等がある。 この種の計算利用分野において重要かつ、決定
的なことは、データ処理が中断されないというこ
とである。オンラインコンピユータシステムにお
ける障害は、関連する業務の一部を停止させ、デ
ータおよび経費にかなりの損失をもたらす可能性
を有する。 したがつて、この種形式のオンラインシステム
には多数の演算を同時に実施するに充分な計算能
力を保有させるだけでなく、システムのある構成
素子に障害を生じた場合でも、中断することなく
データ処理を継続しうるような作動モードを与え
る必要がある。 従来技術による中断なきデータ処理に関する研
究は、一般に、次の２つの方向、すなわち、２つ
以上の汎用大形コンピユータを共同作動に適する
よう構成するか、あるいは、複数個のミニコンピ
ユータを相互接続して多重処理能力をもたせるか
という方向に沿つて進められてきた。 ２個の汎用大形コンピユータを共同作動に適す
るよう構成する前者の場合のアプローチの１つと
して、２個のコンピユータに１個の共通メモリー
を共用させる方式が考えられた。ところが、この
形式の多重処理システムでは、共用メモリーに障
害が生じた場合、全システムが停止する可能性が
あるほか、共用メモリーへのアクセスの順序づけ
を含む多くの他の問題を含んでいる。この方式は
中断のない処理に必要な条件のいくつかを満足さ
せることはできても、充分な条件のすべてを満足
するわけにはいかない。 さらに、汎用大形コンピユータを使用した多重
処理システムの場合は、各コンピユータを１ユニ
ツトとして構成しており、システムに他のプロセ
ツサを付加するごとに、パツケージシステムや空
調システム等を含むすべての構成素子を２重配置
とする必要がある。 また、複数個のミニコンピユータを使用するア
プローチの場合は、もともとコンピユータネツト
ワーク用として構成されることのない通信リンク
をコンピユータ間通信に適応させなければならな
いという難点があり、したがつて、入出力チヤン
ネルを介して所要通信リンクを作成するのが通例
であつた。この入出力チヤンネルを介しての接続
プロセツサ自体の内部転送に比し必然的に遅くな
り、したがつて、このようなプロセツサ間リンク
によるプロセツサ間通信はかなり低速とならざる
を得ない。 さらに、プロセツサ間接続には特殊なアダプタ
としての回路をもつ基板を必要とするため、その
価格がシステム全体の価格に大幅に加算され、し
かもシステムの停止をきたすような単一構成素子
障害の可能性を誘発するおそれがある。２重のプ
ロセツサ間リンクとアダプタとしての回路を付加
した場合は、さらに大幅な全体価格の増大をもた
らすことになる。 また、すべてのプロセツサ間に２重のリンクお
よびアダプタ回路を配置した場合は、一般的に操
作上の観点からきわめて取扱いが厄介であり、か
つ複雑となる。 そこで、独立に動作できるプロセツサモジユー
ルを相互に接続して多重演算処理することにより
処理の高速化を図り、他方で故障プロセツサモジ
ユールのバツクアツプを図るマルチプロセツサシ
ステムが提案されている。このシステムの各プロ
セツサモジユールには、それぞれメモリーユニツ
トが内蔵され、種々の処理を多重的に行うように
なつており、また一つのプロセツサモジユールが
故障した場合に、他のプロセツサモジユールがそ
の作業を引継ぎ耐故障性の高いシステムを提供し
ている。 本発明は、このような利点のあるマルチプロセ
ツサシステムに適するもので、特にマルチプロセ
ツサシステムのプロセツサ相互間のデータ通信方
法に関する。 上記したマルチプロセツサシステムにおいて、
多重演算処理や故障プロセツサモジユールのバツ
クアツプの通信すなわち伝送にある。特に、多重
演算処理を高速で行いうるようにしたデータの通
信方法の出現が望まれている。 従つて、本発明の目的は、複数の独立したプロ
セツサモジユールを相互にデータ母線を介して接
続したマルチプロセツサシステムにおいて、高速
のデータ伝送を可能にするデータ通信方法を提供
するにある。 かかる目的を構成するため、本発明によるプロ
セツサモジユール相互間のデータ通信方法は、プ
ロセツサモジユールを相互に及び母線コントロー
ラに接続して通信経路を形成し；母線コントロー
ラを要求信号に応答してプロセツサモジユールを
ポールできるようにポーリング状態にし、データ
母線にパケツト化したデータを送る準備が完了し
ている送信側のプロセツサモジユールと所望の受
信側プロセツサモジユールとを識別し；前記受信
側のプロセツサモジユールがデータパケツトの受
信の準備が完了しているかどうかを質問し；デー
タパケツトの長さに対応する、データパケツトの
送信のための母線時間を割当て；データパケツト
をデータ母線上で送信側プロセツサモジユールか
ら前記所望の受信側プロセツサモジユールへ母線
コントローラによつて与えられる母線クロツクに
同期させて送信し；パケツトの送信後該母線コン
トローラをアイドリング状態に戻す；ことから成
ることを特徴とする。 すなわち、本発明によるデータ通信方法では、
どの特定プロセツサモジユールが送信を希望して
いるかを決定するためのポーリングを行い、どの
特定プロセツサモジユールが受信を希望している
かという受信プロセツサへの問合せを行い、デー
タをプロセツサモジユールのクロツクではなく母
線コントローラからの母線クロツクにてプロセツ
サモジユール間伝送を行い、その伝送後、母線コ
ントローラをアイドル（IDLE）にして次のデー
タ伝送に備えている。 従つて、本発明によるデータ通信方法では、デ
ータの通信を母線コートローラが管理し、プロセ
ツサモジユールからの例えば割込等を不要にして
おり、これにより、ユーザーがシステムのハード
ウエアやプロセツサ間通信のプロトコルに関して
わずらわされることのないシステム構成と基本作
動モードを与えている。本発明においては、プロ
セツサモジユールを規格化し、システムを停止さ
せることなく、任意の主要構成素子を取外し、交
換しうるようにしており、さらに、システムの中
断をきたすことなく、あるいはハードウエアやソ
フトウエアに変更を加えることなく、適当な位置
にアダプタとしての回路基板を挿置してシステム
を拡張しうるようにしている。 各プロセツサモジユールは、プロセツサ間通リ
ンクがあるという事実を認識し、システムに新し
いプロセツサモジユールが追加された際、システ
ムハードウエアまたはソフトウエアのいずれも変
更せずに、現在のオペレーテイングシステムの範
囲で作動でき、追加した分が新しい資源（リソー
ス）となつてこれを使用することができる。 また、本発明によるデータ通信方法では、プロ
セツサモジユールの１送受信対間のデータブロツ
クの伝送はプロセツサ間母線を介してパケツト形
式で行われる。各パケツト転送の終りには、受信
プロセツサモジユールのプロセツサ間制御ユニツ
トはプロセツサ間母線から理論的に切離される。
従つて、プロセツサモジユールの記憶速度より速
いプロセツサ間母線のクロツク速度を得ることが
でき、このプロセツサモジユールの異なる送受信
対間における複数個のデータ転送を時分割であり
ながら見掛け上同時ベースでプロセツサ間母線上
にインターリーブさせることができる。すなわ
ち、各プロセツサ間母線は高速同期により形成さ
れ得、プロセツサ間通信における無駄な時間を最
少にし、システムに高いスループツト速度の達成
を可能にしている。 更に、母線コントローラはプロセツサモジユー
ルとは別の母線クロツクを有し、全マルチプロセ
ツサシステムを停止させる可能性のある単一構成
要素の障害の影響を受けやすい主クロツク系を使
用しないようにしている。 本発明において、母線コントローラには各プロ
セツサモジユールからそれぞれ延びる選択ライン
を接続することができ、この選択ラインを用い
て、前記した本発明のデータ通信方法におけるパ
ケツト化データの転送における他のプロセツサモ
ジユールへの混信を完全に防止することができ
る。 以下図面により本発明の実施例を説明する。 マルチプロセツサシステム 第１図は本発明のデータ通信方法を実施するマ
ルチプロセツサシステムの一部を示すもので、符
号数字３１はマルチプロセツサシステムの全体を
示す。 マルチプロセツサシステム３１は個別のプロセ
ツサモジユール３３を含み、前記各プロセツサモ
ジユール３３は中央処理ユニツト１０５、メモリ
ー１０７、入出力チヤンネル１０９およびプロセ
ツサ間制御ユニツト５５を具える。 個別プロセツサモジユールはプロセツサ間通信
のためこれらをプロセツサ間母線３５により相互
に接続する。 マルチプロセツサシステム３１の一実施例の場
合は、16個までのプロセツサモジユール３３を２
本のプロセツサ間母線３５（第１図のＸ母線およ
びＹ母線）により相互接続している。 各プロセツサ間母線はその母線に関連する母線
コントローラ３７を有する。 母線コントローラ３７、プロセツサ間母線３５
およびプロセツサ間制御ユニツト５５（いずれも
第１図参照）は、関連のマイクロプロセツサ１１
３、マイクロプログラム１１５および母線受信テ
ーブル１５０（いずれも第２図参照）とともにプ
ロセツサ間母線システムを与える。このプロセツ
サ間母線システムの構成および作動に関しては、
第２図ないし第１１図および第４２図に示すとお
りで、後掲の“プロセツサ間母線システム”の項
で詳述することにする。 また、マルチプロセツサシステム３１は、例え
ば第１図に示すデイスク４５、ターミナル４７、
磁気テープ駆動装置４９、カードリーダ５１およ
びラインプリンタ５３などの周辺装置とプロセツ
サモジユール３３との間でデータの転送を行うた
めの入出力（Ｉ／Ｏ）システムを具える。 前記Ｉ／Ｏシステムはプロセツサモジユールの
各Ｉ／Ｏチヤンネル１０９に関連する１つのＩ／
Ｏ母線３９を含み、前記各Ｉ／Ｏ母線３９に１つ
またはそれ以上のマルチポートデバイスコントロ
ーラ４１を接続する。 図示実施例の場合、各デバイスコントローラ４
１は２個の異なるプロセツサモジユール３３との
接続のため２個のポート部４３を有し、各デバイ
スコントローラを２個のプロセツサモジユールに
よるアクセスが可能なように接続している。 Ｉ／ＯシステムはＩ／Ｏチヤンネル１０９内に
入出力転送機能をもつたマイクロプロセツサ１１
９およびマイクロプログラム１２１を具える（第
１２図参照）。 また、第１２図に線図的に示したように、各プ
ロセツサモジユール３３の中央処理ユニツト１０
５内のマイクロプロセツサ１１３およびマイクロ
プログラム１１５ならびに主メモリー１０７内の
入出力制御テーブル１４０はＩ／Ｏチヤンネル１
０９と関連して作動するようにする。 Ｉ／Ｏシステムの上記構成素子の構成および他
の構成素子の構成および作動については第１２図
ないし第２９図に示すとおりで、後掲の“入出力
システムおよびデユアルポートデバイスコントロ
ーラ“の項で詳述することにする。 また、マルチプロセツサシステムは配電システ
ム３０１を含む。前記配電システム３０１は、オ
ンライン保守を可能にし、かつ各デバイスコント
ローラに対して電力のゆとりを与えるような方法
で個別の電源からプロセツサモジユール３３およ
びデバイスコントローラ４１に配電を行うように
する。 第３０図に示すように、配電システム３０１は
独立した個別の電源３０３を含む。 個別電源３０３は各プロセツサモジユール３３
ごとにこれを設け、母線３０５により電源３０３
から関連のプロセツサモジユール３３の中央処理
ユニツト１０５およびメモリー１０７に電力を供
給するようにする。 また、第３０図に示すように、各デバイスコン
トローラ４１に対しては自動スイツチ３１１を介
して２つの個別伝源３０３から電力が供給される
よう接続し、特定のデバイスコントローラ４１用
の一方の電源３０３が異常をきたした場合、その
デバイスコントローラには他の電源３０３から電
源が供給されるようにし、しかもデバイスコント
ローラに供給される電力に中断または脈動を生ず
ることなく円滑に切換えが行われるようにする。 配電システムは、デバイスコントローラのデユ
アルポート系とあいまつて、１つのポート部４３
または１つの電源３０３のいずれかに異常をきた
した場合でも、作動が停止することなく周辺装置
へのアクセスを可能にしている。 また、マルチプロセツサシステムはシステムの
若干個の構成素子内に電源オン（PON）回路１
８２（詳細については第２５図に示す。）を具
え、特定構成素子への電力をある許容限度以内に
設定しうるようにしている。 例えば、PON回路１８２を各CPU１０５、各
デバイスコントローラ４１および各母線コントロ
ーラ３７内に配置する。 PON回路の目的は、特定構成素子に供給され
る電源レベルを設定する信号を提供することで、
電源がある所定の許容限度内にない場合、この信
号出力を用いてPON回路を配置した構成素子の
適当な母線信号を直ちに不能とする。（禁止す
る）ものである。 PON回路１８２は、電源オフ状態、電源オフ
からオンに進む状態、電源オン状態、および電源
オンからオフに進む状態の４つの状態で機能す
る。 電源オン回路１８２は、電力の到来とともにシ
ステムのすべての論理状態を始動させる。本発明
の場合電源オン回路には、オンライン保守に関連
してフエイルセーフシステムを与えるというきわ
めて重要な付加的機能を提供させるようにしてい
る。この目的のため、本発明においては、独特の
方法で電源オン回路を使用して、システム内のす
べての相互連絡母線を駆動するインターフエース
回路の制御を行うようにしている。 配電システムの構成および作動については、第
３０図ないし第３３図に示すとおりで、後掲の
“配電システム”の項で詳述することにする。 また、マルチプロセツサシステムはメモリーシ
ステムを含む、前記メモリーシステムにおいて
は、物理的メモリーを４つの論理アドレス記憶
域、すなわち、ユーザーユーザーデータ、システ
ムデータ、ユーザーコードおよびシステムコード
に分割している（第３６図参照）。 メモリーシステムは、すべての論理アドレスを
物理的アドレスに飜訳し、かつ、必要に応じて、
補助メモリー内に存在し主メモリービツトから欠
如しているページを表示するためのマツプ４０７
および制御論理部４０１（第３４図参照）を具
え、ユーザーには物理的ページアドレスの見えな
い仮想メモリーを実現させるようにしている。 メモリーシステムは中央処理ユニツト１０５お
よびＩ／Ｏチヤンネル１０９によりメモリーにデ
ユアルポートアクセスが可能となるよう形成す
る。かくすれば、Ｉ／Ｏチヤンネル１０９はデバ
イスコントローラ４１との間でデータの転送を行
うため、、中央処理ユニツト１０５を経由せずメ
モリー１０７に直接アクセスすることができる。 メモリーシステムの構成および作動については
第３４図ないし第４１図にもとづき、後掲の“メ
モリーシステム”の項で詳述することによる。 メモリーシステムには、半導体メモリーを使用
する場合、すべての単一ビツト誤りを訂正し、す
べてのダブルビツト誤りを検出るする誤り検出シ
ステムを設ける。この誤り検出システムは16ビツ
トデータ欄および６ビツトチエツク欄（第３７図
参照）を使用し、単一ビツト誤りを訂正するた
め、第３７図に示すようなデータビツト補数器４
８７を具える。 誤り検出システムの詳細については第３７図な
いし第４１図により後述する。 上述のシステムおよび各構成素子の詳細を説明
する前に、本明細書で使用している術語の意味に
つき説明することにする。 “ソフトウエア“なる語はオペレーテイングシ
ステムまたはユーザープログラム命令を意味し、
“フアームウエア”なる語は読取り専用メモリー
のマイクロプログラムを意味し、また“ハードウ
エア”なる語は実際の電子論理回路およびデータ
メモリーを意味する。 オペレーテイングシステメムは、当該プロセツ
サモジユールにアクセス可能なすべてのシステム
資源の割当てに関する主制御を含み、各プロセツ
サモジユールにおいて実行される主制御プログラ
ムを形成する。オペレーテイングシステムは計画
的機能を与え、いかなるプロセスに当該プロセツ
サモジユールを使用するかを決定する。また、前
記オペレーテイングシステムは主メモリーの使用
割当てを行い（メモリー管理）、かつ補助メモリ
ー管理用フアイルシステムを作動させる。さら
に、前記オペレーテイングシステムはメツセージ
システムの管理を行い、これによりプロセツサ間
母線に情報転送能力を与える。 オペレーテイングシステム配置は上述のマルチ
プロセツサシステム構成素子のモジユール配置を
“全体的（グローバル）”な構成素子が存在しない
よう並列配置とする。 ソフトウエアシステムの最低レベルにおいて
は、プロセスとメツセージの２つの基本的構成要
素（エンテイテイ）が実行される。 プロセスはシステム内における制御の基本的構
成要素である。 各プロセスは専用データスペースおよびレジス
タ値ならびに可能な共用コードセツトにより形成
する。また、前記プロセスは共通データスペース
にアクセスすることもできる。 プロセツサモジユール３３内には多数のプロセ
スを共存せしめる。 プロセスはユーザーの書込んだプログラムでも
よく、また、例えばＩ／Ｏ装置の制御あるいは他
のプロセスの作成および削除のような専用機能を
もたせることもできる。 また、プロセスは他のプロセスからのサービス
をリクエスト（要求）することができ、上記の他
のプロセスを同一プロセツサモジユール３３内に
リクエストを行うプロセスとして配置し、または
他のプロセツサモジユール３３内に配置すること
もできる。 各プロセスは非同期モードでそれぞれ作動す
る。したがつて、各プロセスは、“競合”するこ
となく（すなわち、どのプロセスが最初にスター
トしたかというシーケンスにより結果が左右され
るような条件でなく）、サービスに対するリクエ
ストを待たせるような通信方法、したがつて、
“メツセージ”の必要性にもとづいた規則正しい
通信方法を必要とする。プロセツサモジユール間
通信の詳細については後述する。 また、すべてのプロセツサモジユール間通信
は、プロセスが同一プロセツサモジユール内にあ
るか、異なるプロセツサモジユール内にあるかと
いうこととは無関係に、各プロセスに対して同じ
に見えるようにしなければならない。 後述するように、ソフトウエア構造はハードウ
エアと並列させている。かくすれば、ハードウエ
アのある構成素子に対して、異なる種々のプロセ
スを配列および機能において等価とみなすことが
可能となる。 例えば、Ｉ／Ｏチヤンネル１０９がＩ／Ｏ母線
３９を介してデバイスコントローラ４１と通信す
るのと同じように、ユーザープロセスは、メツセ
ージシステムを用いて当該デバイスコントローラ
４１に関連するプロセスに対してリクエストを行
うことができる。この場合、装置プロセスは、デ
バイスコントローラ４１がＩ／Ｏ母線３９を介し
てＩ／Ｏチヤンネル１０９に情報を戻すのと同じ
ような方法でステータスを元に戻す。 ソフトウエアシステムの他の基本的構成要素
（エンテイテイ）であるメツセージは、サービス
に対するリクエストおよび任意の所要データより
なり、リクエストが終つた際、任意の所要値がリ
クエストしているプロセスに戻される。 ２つの異なるプロセツサモジユール３３内のプ
ロセス間でメツセージを通信しようとする場合に
は、プロセツサ間母線３５を使用するが、前述の
ように、プロセス間のすべての通信は、プロセス
が同一プロセツサモジユール３３または異なるプ
ロセツサモジユール３３内にあるかどうかに関係
なく各プロセスに対して同じに見える。 このソフトウエア構成は多くの利点を与えるこ
とができ、また、このソフトウエア構成方法はき
わめて信頼度の高いソフトウエアを与えることが
できる。すなわち、ソフトウエア構造を区分化可
能とすることにより、モジユールの大きさをさら
に小とすることができ、かつモジユール間のイン
ターフエースを明確に規定することができる。 また、ソフトウエア機能を区分化することによ
り、システムをさらに保守しやすいものにするこ
とができる。 また、ソフトウエアシステム内の明確に規定さ
れたモジユールとインターフエースは、マルチプ
ロセツサシステムに他のプロセツサモジユール３
３またはデバイスコントローラ４１を追加する場
合のように、システムを容易に拡張できるという
利点を与える。 さらに、マルチプロセツサシステムおよびソフ
トウエアシステムのユーザーに対して、ユーザー
がユーザー自身のプログラムを書くに当つて実際
の機械の構成または他のプロセスの物理的記憶場
所を知つている必要性がないという利便を与えて
いる。 またハードウエアが余裕のある相互接続により
複数の機能的に等価なモジユールを提供している
のと同じことが、ソフトウエアに関してもいえ
る。 例えば、異なるプロセツサモジユール３３内の
プロセス間を行き来するメツセージに対しては任
意のプロセツサ間母線３５を使用しうるように
し、また、当該デバイスコントローラ４１に接続
された任意のプロセツサモジユール３３内のプロ
セスにより各デバイスコントローラ４１を作動さ
せうるようにすることができる。 上述のマルチプロセツサハードウエアシステム
およびソフトウエアシステムによるときは、機能
的に等価な同一構成の複数個のモジユール間を余
裕をもたせて相互接続するようにしているため、
ユーザーは障害許容形アプリケーシヨンシステム
を生成することが可能となる。 プロセツサ間母線システム 前述のように、個別の各プロセツサモジユール
３３は、各々関連の母線コントローラ３７により
制御される２本のプロセツサ間母線（Ｘ母線およ
びＹ母線）によりこれらを相互に接続する。各プ
ロセツサ間母線３５は、関連の母線コントローラ
３７および各プロセツサモジユール３３内の関連
のプロセツサ間制御ユニツト５５とあいまつて、
システム内の任意のプロセツサモジユールから他
の任意のプロセツサモジユールへのマルチモジユ
ール通信径路を与える。このように２本の母線を
使用することはシステム内のすべてのプロセツサ
モジユール間に２つの別個の径路の存在を可能に
し、したがつて、１つの通路（１母線）に障害を
生じた場合でも、プロセツサモジユール間の通信
が妨げられることはない。 各プロセツサ間母線３５用の母線コントローラ
３７は、本例の場合、プロセツサモジユール３３
から分離した独立のコントローラにより形成す
る。 各プロセツサ間母線３５は、母線コントローラ
３７内の母線クロツク発生器により時間同期を与
えるようにした同期母線とする。また、各母線に
関連するすべてのモジユールのプロセツサ間制御
ユニツト５５は、母線を介しての転送の間その母
線クロツクと同期した状態変化を与える。 また、後述するように、CPU１０５はプロセ
ツサ間母線クロツクとは異なるクロツクで作動さ
せる。したがつて、CPUによりプロセツサ間制
御ユニツト５５内のアウトキユーバツフアを充填
状態にする間、またはインキユーバツフアを空き
状態にする間、CPUクロツク速度により作動が
行われるがプロセツサ間母線を介してのパケツト
伝送は常に母線クロツク速度で行われるようにす
る。 本発明の重要な特徴は、プロセツサ間母線を介
して伝送される情報を種々のCPU１０５のクロ
ツク速度と時間的に同期させることを要せずして
高い伝送速度で転送するようにしたことである。
また、プロセツサ間母線を介しての情報の転送速
度はメモリー部１０７との記憶速度による直接メ
モリーアクセスにより許容される速度よりきわめ
て早くし、マルチプロセツサシステム内に多数の
プロセツサモジユールを接続した場合でも、充分
な母線帯域幅を保有しうるようにしている。 各CPU１０５に対して別個のクロツクを使用
することの利点は、主システムクロツクを必要と
しないことで、これにより全システムを停止させ
る可能性のある単一構成素子障害の要因を除去し
ている。 プロセツサ間制御ユニツト５５は、その中に配
置した論理組合せとあいまつて、データの損失な
しにプロセツサ間母線３５をあるクロツク速度で
作動させ、各CPU１０５をそれ自体の個別クロ
ツク速度で作動させることを可能にしている。 母線を介して伝送される情報は複数ワードパケ
ツトで伝送するようにする。本発明実施例の場
合、各パケツトは16ワードパケツトにより形成し
ており、そのうち15ワードをデータワードとし、
１ワードをチエツクワードとしている。 個別モジユール３３のプロセツサ間制御ユニツ
ト５５および母線コントローラ３７内の制御論理
は詳細なプロトコルに従つて行う。前記プロトコ
ルは、送受信対を設定するためのもので、データ
パケツト転送用のタイムフレームを与え、データ
パケツト転送用タイムフレームの終りに、母線コ
ントローラ３７を他のこの種シーケンスのため解
放するようにする。これらの機能を実行する方法
については第３図ないし第９図により後述するこ
とにする。 Ｘ母線３５の構成はＹ母線３５と同様であるの
で、１つの母線についてのみ詳細に説明する。 第２図に示すように、各母線３５は16本の個別
母線データライン５７、５本の個別母線プロトコ
ルライン５９、１本のクロツクライン６１および
各プロセツサモジユール３３用の１本の選択ライ
ン６３を含む。 また第２図に示すように、各プロセツサモジユ
ール３３のプロセツサ間制御ユニツト５５は２つ
のインキユー部６５（Ｘインキユー部およびＹイ
ンキユー部）ならびに共用アウトキユー部６７を
含む。 第４図において、共用アウトキユー部６７は記
憶機能を有するアウトキユーバツフア６９を含
む。本実施例の場合、バツフア６９は各々16ビツ
トよりなる16ワードを有する。前記バツフア６９
はCPUによりロードされ、パケツトの伝送時ま
でデータを保持し、パケツトの伝送時には、後述
するようにデータを母線にゲートアウトする機能
を有する。 また、アウトキユー部６７は、実施例の場合、
４ビツトレジスタにより形成した受信レジスタ７
１を含む。このレジスタは、データを送出しよう
とする対象プロセツサモジユールの番号とともに
CPUによりロードされる。 アウトキユー部６７の制御部分は、CPUクロ
ツクと同期して作動するプロセツサ充填状態論理
部７３Ｘ母線クロツクまたはＹ母線クロツクと同
期して作動する母線空き状態論理部７５およびア
ウトキユーカウンタ７７を含む。アウトキユーカ
ウンタ７９は、アウトキユーバツフア６９が
CPUにより充填されている間、バツフア６９を
走査してデータ入力をバツフアの各16ワードに指
向させ、16番目のワードがアウトキユーバツフア
に記憶されたとき、アウトキユーバツフア６９の
充填状態を終了させる。 また、アウトキユー部６７は、すべてのアウト
キユー部をＸ母線またはＹ母線３５のいずれかに
接続するアウトキユーポインタ７９を具える。前
記アウトキユーポインタ７９は、プロセツサ間Ｘ
およびＹ母線３５による論理部７３，７５および
バツフア６９の共用を許容する機能を有する。 第３図に示すように、母線コントローラ３７は
母線制御状態論理部８１、送信カウンタ８３、プ
ロセツサ選択論理部８５、受信レジスタ８７、パ
ケツトカウンタ８９および母線クロツク発生器９
１を含む。 また、第５図において、各インキユー部６５
は、母線クロツクと同期して作動する母線充填状
態論理部９３、送信レジスタ９５、インキユーバ
ツフア９７、インキユーカウンタ９９および
CPUクロツクと同期して作動するプロセツサ空
き状態論理部１０１を含む。 第６図は母線コントローラ３７の母線制御論理
部８１の状態図、第７図はアウトキユー部６７の
論理部７３および７５の状態図、第８図はインキ
ユー部６５の論理部９３および１０１の状態図で
ある。 第７図において、プロセツサ充填状態論理部７
３は、それぞれ凡例に示すような、EMPTY，
FILL，FULLおよびWAITの４つの基本的な状
態を有し、母線空き状態論理部７５は、基本的
に、それぞれ凡例に示すような、IDLE，
SYNC，SENDおよびDONEの４つの状態を有す
る。 第７図の記号について説明すると、実線矢印は
現在の状態から次の状態への転移を示し、実線上
で終る点線矢印は図示の転移を生ずるために満足
しなければならない条件を示す。 相対的に非同期のクロツクで作動している状態
マシンを同期させるには、慎重にインターロツク
システムを構成する必要がある。これらの重要な
インターロツクは状態図に点線矢印で示すとおり
で、２つの相対的に非同期の状態マシンを同期さ
せる機能を有する。このように、状態マシン間を
結び第７図および第８図示点線矢印は状態マシン
の図示の転移を同期させる信号を示す。 論理部７３のFILL状態に関していえば、記憶
アウトキユー条件は、アウトキユーカウンタ７７
が零からカウントを開始してカウント値15に進む
までFILL状態から出力（エグジツト）を生ずる
ことはなく、カウント15に進んだとき、FILL状
態はFULL状態に進む。 同様に、論理部７５のSEND状態はアウトキユ
ーカウンタ７７がカウント15に達するまで選択お
よび送出コマンド条件で終ることはなく、カウン
ト値15に達したとき、SEND状態はDONE状態に
進む。 第７図における星印はアウトキユーカウンタ７
７の増分を示す。 第６図は母線コントローラの論理部８１に対す
る状態図で、論理部８１は基本的に、IDLE，
POLLRECEIVEおよびSENDの４つの状態を有
することを示す。 第６図の記号は第７図に関して述べたものと同
様である。すなわち、実線矢印は１つの状態から
他の状態への状態の転移を示し、実線矢印に終端
する点線矢印は実線矢印で表示した転移を起させ
るために生じなければならない条件を示す。この
場合、状態転移上の星印は図示の転移と同時に送
信カウンタ８３が１だけ増加することを示す。 第６図に示す点線矢印出力ラインは母線コント
ローラからプロセツサ間母線に出されるプロトコ
ルコマンドを示す。 第６図および第７図の双方において、状態から
離れる点線矢印は、例えば、フロトコルラインへ
の論理出力信号（母線空き状態論理部７５の場
合）あるいはプロセツサモジユールのステータス
ラインへの論理出力信号（プロセツサ充填状態論
理部７３の場合）のような当該状態よりの論理出
力を示す。 第８図は母線充填状態論理部９３およびプロセ
ツサ空き状態論理部１０１の状態図を示す。 論理部９３に対する状態図は、SYNC，
ACKNOW−LEDGE，RECEIVEおよびFULLの
４つの状態を含み、論理部１０１に対する状態図
は、RESET，READY，INTERRUPTおよび
DUMPの４つの状態を含む。 図において、実線矢印および点線矢印による表
示は第６図および第７図につき述べたのと同様で
ある。 また、第８図において、星印はインキユーカウ
ンタ９９の増分を示す。 第９図は第６図、第７図および第８図で与えら
れる状態変化を生ずるタイムシーケンスを示すタ
イミング図である。 第９図示シーケンスは母線クロツク速度で、あ
るプロセツサモジユールから他のプロセツサモジ
ユールへのパケツト伝送を行う（この場合、対象
とする受信モジユールはパケツト受信可能状態に
あるものとする。）。 また、第９図は良好なパケツト転送のタイムシ
ーケンスを示すもので、図の上方から下方に向つ
て各個別信号を表示し、各母線クロツクの時間周
期は図の左から右に向つて時間が径過することを
示している。 第９図の一番上のラインは母線コントローラの
状態を示すもので、各区画マークは第３図示母線
クロツク発生器９１の周期またはクロツクサイク
ルを表わす。また、一番上のラインの各時間区画
は図の左側の記号により表示した種々の信号によ
り縦方向に上から下に向つて実行される。 第９図の上から下に向う順序にしたがつて、各
信号を説明すると、最初の信号（母線コントロー
ラ状態ラインの下の信号）はSEND REQUEST
（送信リクエスト）信号（第３図に符号数字５９
で示すプロトコル群の１つ）で、特に、任意のプ
ロセツサモジユール３３のアウトキユー制御論理
部６７により主張（アサート）される信号であ
る。この信号は母線コントローラ３７の母線制御
状態論理部８１に伝送される（第３図参照）。 第９図に示す次の信号はSELECT信号（選択
信号）で、母線コントローラ３７のプロセツサ選
択論理部８５から発生し、一時に選択ライン６３
の１つのみを介して関連のプロセツサモジユール
３３に転送される信号を表わす。 第９図に示す次の信号、すなわちSEND
ACKNOW−LEDGE信号（送信肯定応答信号）
は、特定プロセツサ３３が選択され、かつ母線空
き状態論理部７５がSEND状態（第７図の第３番
目の状態）にあるとき、当該プロセツサ３３によ
つてのみ主張される。このSEND
ACKNOWLEDGE信号はパケツトを送信しよう
としているプロセツサモジユール３３がそのもの
自体であることを確認するため母線コントローラ
３７により使用される。 次の信号、すなわちRECEIVE COMMAND信
号（受信コマンド信号）はプロトコルライン５９
の１つを介して伝送される母線コントローラ３７
よりの信号を表わす。この信号は次の２つの機能
を行う。 まず第１に、この信号は受信SELECT（選
択）信号とともに、受信プロセツサモジユール３
３に問合せを行い、その受信モジユールが受信可
能状態にあるかどうかを見出す（第８図の
ACKNOWLEDGE状態）。 次に、この信号は、対象とする受信モジユール
３３のアウトキユーバツフア部にもそれ自体の送
信可能状態データパケツトを有する場合、受信モ
ジユールの母線空き状態論理部７５を不能にし
（禁止し）、受信中のモジユールが対象とする受信
機番号をデータ母線にゲートできないようにする
という第２の機能を有する。 この点に関して、送信プロセツサがSEND
ACKNO−WLEDGE信号を主張している間は、
母線コントローラ３７による使用のため受信機番
号を母線にゲートしている。母線３５それ自体は
勿論非方向性母線であるので、制御機能用として
の母線コントローラ３７による使用のため、もし
くは情報転送機能用としての他のプロセツサによ
る使用のため、任意のモジユールにより情報をデ
ータ母線５７にゲートすることができる。この場
合、モジユール３３はそのSELECT（選択）ラ
インが主張され、RECEIVE COMMAND（受信
コマンド）信号が主張されないときだけ、母線に
データをゲートすることができる。 RECEIVE COMMAND信号（受信コマンド信
号）が主張されている時間には、母線コントロー
ラ３７は、選択した受信プロセツサモジユールに
よる受信のため送信機番号をデータ母線５７にゲ
ートしている。 次の信号ライン（第９図のRECEIVE
ACKNOWLEDGEライン）は、選択された受信
モジユールの母線充填状態論理部５３からプロト
コルライン５９の１つを介して母線コントローラ
３７の母線制御状態論理部８１に伝送される信号
を表示し、選択された受信モジユールが
ACKNOWLEDGE（肯定応答）状態（第８図参
照）にあり、したがつて、送信モジユールからの
伝送可能パケツトを受信しうる状態にあることを
示す。 RECEIVE ACKNOWLEDGE信号（受信肯定
応答信号）が受信モジユールにより主張されない
場合には、送信機SELECT（選択）、SEND
COMMAND（送信コマンド）およびデータパケ
ツトのタイムフレーム伝送は起らない。 RECEIVE ACKNOWLEDGE信号（受信肯定
応答信号）が主張される場合には、SEND
COMMAND（送信コマンド）ラインで示すよう
なシーケンスが生ずる。 SEND COMMAND（送信コマンド）ライン
は、母線コントローラ３７の母線制御状態論理部
８１から発生し、プロトコルライン５９の１つを
介して受信プロセツサモジユール３３の母線空き
状態論理部７５に伝送される信号を表わす。 SEND COMMAND（送信コマンド）信号は、
受信プロセツサモジユールのSELECT（選択）
信号とあいまつて、送信コマンド信号によりブラ
ケツトされた16クロツクサイクルの間送信プロセ
ツサモジユールから受信モジユールにパケツトを
送信することを可能にする。 一番下のライン、すなわち、データ／16ライン
は上述のシーケンスの間にデータライン５７上に
あらわれる情報を表わす。 データは、この16クロツクサイクルタイムフレ
ームの間に、選択された送信プロセツサモジユー
ルにより母線にゲードされ、受信プロセツサモジ
ユールに伝送されて、そのインキユーバツフア９
７（第５図参照）に供給される。これは、
RECEIVE COMMAND（受信コマンド）信号に
応じて母線コントローラによりRECEIVE
ACKNOWLEDGE（受信肯定応答）信号が受信
されたことを意味する。 母線コントローラによりRECEIVE
ACKNOWLEDGE信号（受信肯定応答信号）が
受信されなかつた場合には、SEND COMMAND
（送信コマンド）信号は主張されず、母線コント
ローラ３７は第６図に示すように再度POLL（ポ
ール）状態となる。 以下、第２図、第７図、第１０図および第１１
図により、１プロセツサモジユール３３のアウト
キユーバツフア・制御部６７の標準的作動につい
て説明する。 第１０図に示すように、プロセツサ充填状態論
理部７３は２つのフリツプフロツプＡおよびＢを
含み、母線空き状態論理部７５は２つのフリツプ
フロツプＣおよびＤを含む。 第第１０図のABテーブルおよびCDテーブルに
示す状態指定は要約すると次のようになる。すな
わち、EMPTY状態は、Ａ＝０，Ｂ＝０として定
義され、FILL状態はＡ＝１，Ｂ＝０として定義
され、FULL状態はＡ＝１，Ｂ＝１で定義され、
またWAIT状態はＡ＝０，Ｂ＝１で定義される。 同様に、Ｃ，Ｄ状態変数の同じ組合せをそれぞ
れ、IDLE、SYNC、SENDおよびDONE状態とし
て定義づけることにする。また、上記の状態指定
は、例えば、EMPTY＝・のように論理式の
形で与えることもでき、第１１図の論理式ではこ
のような記号を使用している。 第７図示作動状態図において、電源オン始動ま
たは手動リセツトにより得られる最初の状態は、
第７図の左上部に示すEMPTY状態である。 プロセツサ充填論理部７３のEMPTY状態は、
第７図にEMPTY状態から離れる方向で示した点
線矢印RDYで表示するように、その状態の存在
を示すレデイ信号を中央処理ユニツト（CPU）
１０５に供給する。 CPUフアームウエア（マイクロプログラム）
は、プロセツサ間母線を介しての伝送を必要とす
るとき、前記レデイ信号に応じて、第７図示線図
に、到来する点線矢印で表示した記憶受信信号
（SIRCV信号）を与える。この記憶受信信号は
EMPTY状態をFULL状態に進める状態転移を同
期させる働きをする。 また、データをアウトキユーバツフア６９に転
送するためのCPUフアームウエアは、バツフア
６９に記憶させるべき各ワードに対して記憶アウ
トキユー信号（第７図示線図に到来する点線矢印
で示す）を与える。 この記憶アウトキユー信号は、その発生の都
度、零カウントで始まるアウトキユーカウンタ７
７をカウント値15に達するまで進める。 かくして、16回目の記憶アウトキユー信号の発
生にともなつて、第７図に実線矢印で表示する
FILL状態からFULL状への転移が可能となる。 プロセツサ充填状態論理部のFULL状態は、第
７図示論理部７３のFULL状態から論理部７５に
至る点線矢印で示すように母線空き状態論理部に
同期条件を与える。 プロセツサ充填状態論理部７３は、母線空き状
態論理部７５がDONE状態に達するまで、FULL
状態を保持する。 次に、第７図の符号数字７５に示す母線空き状
態論理部について説明すると、この場合にも、電
源オン始動または手動リセツトにより初期の状態
IDLEが与えられる。 母線空き状態論理部７５は、プロセツサ充填状
態論理部７３のFULL状態から点線矢印で示すよ
うにSYNC状態への転移が許容されるまで、
IDLE状態に保持される。 母線空き状態論理部７５は同期（修飾）を必要
とすることなく、SYNC状態からSEND状態に進
む。 SEND状態においては、SEND状態から線図７
５を離れる方向の点線矢印で示すように、母線お
よび母線コントローラに至るSEND REQUEST
（送信リクエスト）信号を主張する。 第９図に関して前述したように、母線コントロ
ーラ論理部８１（第６図）は、このSEND
REQUEST（送信リクエスト）信号に応じて、
送信機を識別するまで連続的にプロセツサモジユ
ールをポーリングする。 母線コントローラは対象とする受信プロセツサ
モジユールに対してRECEUIVE COMMAND
（受信コマンド）信号およびSELECT（選択）信
号を送出し、RECEIVE ACKNOWLEDGE（受
信肯定応答）信号の受信に伴いパケツトトタイム
フレームを進行させる。 パケツトタイムフレームの間、母線コントロー
ラは送信プロセツサモジユールのSELECT（選
択）信号を主張し、また送信プロセツサモジユー
ルへのSEND COMMAND（送信コマンド）信号
をも主張する。 このSELECT（選択）信号およびSEND
COMMAND（送信コマンド）信号は、第７図示
線図に到来する信号として表示してあり、第７図
に関して前述したようにSEND状態への転移およ
びSEND状態からの転移を同期させる。 SELECT（選択）信号およびSEND
COMMAND（送信コマンド）信号が主張されて
いる間、各母線クロツクは零カウントで始まるア
ウトキユーカウンタ７７を進める。 SELECT（選択）信号およびSEND
COMMAND（送信コマンド）信号は、その16番
目のクロツク周期に、SEND状態を終つてDONE
状態に進む転移を点線矢印で示すように同期させ
る。 母線空き状態論理部７５がDONE状態に到達す
ると、この状態は、第７図にDONE状態から離れ
る点線矢印で示すように、プロセツサ充填状態論
理部７３のFULL状態からWAIT状態への転移を
同期させる。 次いで、プロセツサ充填状態論理部７３の
WAIT状態は、WAIT状態から離れる方向の点線
矢印で示すように母線空き状態論理部７５の
DONE状態からIDLE状態への転移を同期させ
る。 最後に、母線空き状態論理部７５のIDLE状態
は、IDLE状態から離れる方向の点線矢印で示す
ように、プロセツサ充填状態論理部７３のWAIT
状態からEMPTY状態への転移を同期させる。 この時点において、パケツトはプロセツサモジ
ユールによりアウトキユーバツフア６９にロード
され、母線３５を介して受信プロセツサモジユー
ルに伝送される。さらに、アウトキユー制御プロ
セツサ充填状態論理部７３および母線空き状態論
理部７５はそれぞれその最初の状態に復帰する。 以上、第７図に示す転移および同期について説
明した。以下、上述の第７図の作動説明に含まれ
る論理部７３および７５の作用につき第１０図示
論理図および第１１図示論理式により説明する。 第１０図において、フリツプフロツプＡおよび
ＢはJKフリツプフロツプで、クロツク転移にお
いてのみ状態変化を生ずるような縁部トリガフリ
ツプフロツプである。これを表示するため、第１
０図示フリツプフロツプＡおよびＢの左側に小三
角形記号を付してある。 第１０図示論理図の主要な意味は、第７図示状
態マシンにおける１つの状態から他の状態への転
移を示すことにあり、特に母線空き状態論理部７
５におけるIDLE状態からSYNC状態への転移を
示すもので、その作動は以下のとおりである。 IDLE状態からSYNC状態への状態変化を実現
するためには、状態変数Ｃはセツトされていなけ
ればならない。 状態変数ＣのＪ入力に対する論理式は第１１図
に符号数字１０３で示すとおりで、この論理式に
おいて、インターロツク（第７図のプロセツサ充
填状態論理部７３のFULL状態から転移に至る点
線矢印で示す。）は符号数字１０３で表示した論
理式の量（Ａ・Ｂ）または（FULL）に対応す
る。また、第１１図に符号数字１０３で示す論理
式のまたは（IDLE）は、第７図示IDLE状態に
対応する。さらに、論理式のＪは第１０図示Ｃフ
リツプフロツプのＪ入力に対応し、Ｃは第１０図
Ｃフリツプフロツプの真理値出力に対応する。 第７図に示すこれ以外の状態転移については、
第１０図示論理部図および第１１図示論理式によ
り実行され、その詳細は上述のIDLE状態から
SYNC状態への転移例により明らかであるので説
明を省略することにする。 第１０図および第１１図はアウトキユーバツフ
ア・制御部６７の状態図に対する論理図および論
理式を示すもので、インキユーバツフア・制御部
６５または母線コントローラに対する論理図およ
び論理式については、第１０図および第１１図示
論理図および論理式と同様であり、かつ第６図お
よび第８図に示す状態図から容易に得ることがで
きるので図示を省略してある。 マルチプロセツサシステム内の各プロセツサモ
ジユール３３（第１図）はこれらを両プロセツサ
間母線３５（第１図）に接続し、いずれかの母線
を介してそれ自体を含む任意のプロセツサモジユ
ールと通信しうるようにする。また、各ブロツク
データ転送に対して、１つのプロセツサモジユー
ルはソースまたは送信機で、他のプロセツサモジ
ユールは宛先または受信機となる。 プロセツサモジユールによるプロセツサ間母線
の１つを介してのデータの伝送は、SEND命令に
よるソフトウエア制御のもとで開始さ、実行され
る。 SEND命令においては、マイクロプログラム１
１５（第２図）およびCPUマイクロプロセツサ
１１３（第２図）はプロセツサ間制御ユニツト５
５の共用アウトキユー部６７と相互に作動して、
メモリー１０１からデータブロツクを読取り、こ
れをパケツトに分解（ブレークアツプ）して、パ
ケツトチエツク合計語を計算し、母線を介して一
時に１パケツト宛受信プロセツサモジユールにブ
ロツクを伝送する。SEND命令に供給されるパラ
メータは、ブロツク内のワード数、ブロツクのス
ターテイングアドレス、使用すべき母線、宛先プ
ロセツサおよびアウトキユーバツフア６７（第２
図）が使用可能にあるのを待合せるための最大初
期タイムアウト値を指定する。 SEND命令は全ブロツクが伝送された後におい
てのみ終了する。したがつて、ブロツク送信はソ
フトウエアの見地からすれば、１つの事象（イベ
ント）であるが、SEND命令は割込み可能かつ再
開始可能であるので、他の事象（イベント）に対
するオペレーテイングシステムの応答がSEND命
令を完了するに必要な時間長により損われること
はない。 プロセツサ間母線を介してのプロセツサモジユ
ールによるデータの受信はソフトウエア命令によ
つては行われない。それはデータパケツトの到来
時間および到来ソースを予期できないためであ
る。すなわち、データの受信は受信機により可能
となるが、受信機により開始することはできな
い。 CPUマイクロプロセツサ１１３は、BUS
RECEIVE（母線受信）マイクロプログラム１１
５を実行する必要がある場合、処理中のソフトウ
エア命令からタイムアウト（時間切れ）を取得す
る。このマクロプログラムはプロセツサ間制御ユ
ニツト５５のインキユー部６５（第２図）の１つ
から受信データパケツトを取得してメモリーパケ
ツト内にデータを記憶し、正確なパケツトチエツ
ク加算を照合する。 受信パケツトのブロツクへの再組立はメモリー
内の母線受信テーブル（BRT）１５０を使用し
て行う。前記BRT１５０は本発明マルチプロセ
ツサシステムの一実施例における16個の各プロセ
ツサモジユールからの２本の母線に対応する32個
の２ワードエントリー（入口）を含む。前記各
BRTエントリーは１つの母線に対応し、１個の
送信機は１つのアドレスワードと１つのカウント
ワードを含む。アドレスワードは当該送信機より
の到来データをSYSTEM DATA（システムデー
タ）記憶域内のどのバツフアに記憶すべきかを規
定し、カウントワードは当該送信機からのブロツ
ク転送を終了するためにどれだけのデータワード
を残すかを規定する。 各データパケツトが受信された場合、CPUマ
イクロプロセツサ１１３はソフトウエア命令の処
理を一時停止し、母線受信マイクロプログラム１
１５を活性化させる。このマイクロプログラムは
送信機のBRTエントリーからアドレスワードお
よびカウントワードを読取つて特定記憶域にデー
タパケツトを記憶し、正確なパケツトチエツク加
算を照合した後、アドレスおよびカウントワード
の調整値をBRTエントリーに再記憶させる。こ
の場合、パケツトによりカウントが零に到達した
り、パケツトに正しくないチエツク加算があると
きは、母線受信マイクロプログラムは終了割込フ
ラツグを設定し、ソフトウエアに対してデータブ
ロツクの終了を報知する。次いで、CPUマイク
ロプログラムは、現に実行中のプログラムより遅
延すること以外はなんらの支障を与えることなく
停止時点に処理していたソフトウエア命令を再び
開始する。 受信プロセツサモジユールにより、任意のシー
ケンスで受信したデータパケツトから複数の送信
機（センダ）よりのデータブロツクのすべてを同
時に組立てられるようにしたことは重要な特徴で
ある。このようなパケツトからのインターリーブ
ブロツク組立は受信プロセツサにおいて実行中の
ソフトウエアに対して透過モードで進められ、ブ
ロツクが旨く完成するか、誤つた伝送がなされた
ときのみ、ソフトウエアを中断させる。 また、プロセツサ間母線ハードウエアの時分割
を２つの記憶域で得られるようにしたことも重要
な特徴である。 第１に、各プロセツサ間母線および関連の母線
コントローラは、任意の送信機と対象受信機間の
パケツト伝送を可能にする。母線コントローラに
よる循環的ポーリングによりリクエスト（要求）
中の送信機を識別するようにしているため、すべ
てのプロセツサモジユールに当該母線を介して送
信する平等の機会を与えることができ、各母線
は、すべてのプロセツサモジユールにより公平に
時分割された通信径路を与えることができる。 第２に、プロセツサモジユールのプロセツサ間
制御ユニツト５５の各インキユー部６５は複数の
送信機から到来するパケツトにより時分割される
ようにする。すなわち、１ブロツク転送の間、１
つのプロセツサのインキユー論理およびメモリー
部が単一送信機に専用されず、各受信パケツトは
その送信機および母線に対応するBRTエントリ
ーによりメモリー内に正しく指向されるようにす
る。かくすれば、複数の送信機（センダ）よりの
データブロツクは、前記送信機が、母線を使用す
る順序に関係なく受信プロセツサのメモリー内で
正しく組立てられる。 プロセツサモジユールは、Ｘ母線またはＹ母線
を介してパケツトを受信する能力を２つの方法で
制御するようにしている。 まず第１に、CPUの割込みマスク（MASK）
レジスタ内には各プロセツサ間母線に対応する１
つのビツトがあり、マスクビツトがオンの場合、
その母線に対するマイクロ割込みが許容される。
マイクロ割込みは、インキユーバツフアにパケツ
トが受信された後、インキユー部６５のプロセツ
サ空き状態論理部１０１（第５図参照）が
MICRO−INT状態（マイクロ割込状態）に達し
たとき、母線受信マイクロプログラムの作動によ
り生ずる。パケツトが受信されたとき、マスクビ
ツトがオフの場合は、マスクビツトがソフトウエ
ア命令によりオンにセツトされるまで、マイクロ
割込みおよびメモリー内の後続のパケツト処理は
延期される。 BRTエントリーを変えるようなソフトウエア
操作は、マイクロ割込みの割込みを禁止して、予
期できない結果を回避するような方法でこれを行
う。この場合、マイクロ割込みが禁止されている
間に、パケツトが失われることはなく、最初の受
信パケツトは、マイクロ割込みが作動状態となる
まで、インキユーバツフア内に保持される。イン
キリユーバツフアがFULL状態にある間は、母線
充填状態論理部９３がFULL状態にあり、
SELECT（選択）信号に応じてRECEIVE
ACKNOWLEDGE（受信肯定応答）信号を主張
できないため、後続のパケツト転送は拒否され
る。 母線を介してのパケツト受信能力を制御する第
２の方法は、Ｘ母線またはＹ母線が、オペレーテ
イングシステム割込ハンドラーの作動により終了
割込み信号を受信した後、プロセツサモジユール
により行われる作動である。 すなわち、受信パケツト内においてチエツク加
算誤りが検出された場合、あるいはパケツトがメ
モリー内に蓄積される際、データブロツク内に残
存するBRTワードカウントが零になつた場合に
は、母線受信（BUS RECEIVE）マイクロプロ
グラムはＸ母線またはＹ母線終了割込みフラツグ
を設定する。また、そうでない場合には、マイク
ロプログラムはインキユープロセツサ空き状態論
理部１０１にRINT信号（第８図参照）を発生
し、他のパケツトの受信を許容するが、終了フラ
ツグが設定されるとRINT信号は発出されない。 このように、RIRソフトウエア命令により
RINT信号を供給して、インキユー部６５を再作
動させることは、母線受信終了ソフトウエア割込
みハンドラーの責務で、これが起るまで、インキ
ユー母線充填状態論理部９３はFULL状態のまま
とどまり、付加的パケツトは受信されない。 したがつて、終了割込み信号は、誤りなしに送
受信されたブロツクデータ転送を指定することが
でき、あるいは、チエツク加算誤りが検出され、
かつ検出されたチエツク加算誤りの結果として終
了割込み信号の部分転送が生じるような部分転送
を指定することができる。この後者の場合には、
送信機（センダ）はデータブロツク送信し続ける
が、受信機はチエツク加算誤りの検出後、データ
ブロツクを放棄する。この誤りは、母線受信テー
ブル（BRT）カウントワード内に負の値として
表示される。これについては、以下に記述する作
動説明を参照されたい。 送信（SEND）命令はCPUレジスタスタツク内
の４つのパラメータワードを要求する命令であ
る。 ４つのパラメータワードの第１は転送すべきワ
ード数のカウント値で、この値は、転送がうまく
完了しようとしている際、受信プロセツサモジユ
ール内のBRTの予期している数とマツチしなけ
ればならない。 第２のパラメータワードは転送すべきデータを
配置した送信プロセツサメモリーのシステムデー
タ記憶域内のアドレスマイナス１である。 第３のパラメータワードは、単一パケツト（15
データワード）の転送を完了するために割当てら
れたタイムアウト（時間切れ）値で、タイムアウ
ト周期は送信（SEND）命令により転送される各
パケツトごとに再開始される。 また、第４のパラメータワードは使用すべき母
線（Ｘ母線またはＹ母線のいずれか）を規定し、
または受信プロセツサモジユールを規定する。本
実施例の場合、パラメーの高位ビツトは母線を規
定し、低位の４ビツトは受信プロセツサモジユー
ルの番号を規定する。 送信（SEND）命令の完了時には、２つの状態
が起りうる。 第１の状態は、パケツトタイムアウトが起つ
て、残りのパケツトが伝送されず、その時点で命
令が終るということで、この場合には、ブロツク
の残りのパケツトは伝送されない。 第２の状態はデータブロツクの転送が満足に完
了したことの表示である。 このように、送信（SEND）命令の初期作動を
要約すると、送信（SEND）命令はアウトキユー
バツフア６９（第４図参照）を15データワードで
充填して、奇数パリテイチエツク加算を付加し、
前記バツフア６９が伝送可状態のパケツトを有す
ることを母線コントローラ３７に報知する。各16
ワードパケツトが伝送された後、送信（SEND）
命令は、それが終つた点から命令の実行を再び開
始する。ブロツクの最後のパケツトが15ワードよ
り少ない場合は、残りのワードは零で充填され、
最終パケツトが伝送されたとき送信命令は終了す
る。 第５図は送信ハードウエア用の論理図を示し、
また、第７図は同上用状態図を示す。 送信（SEND）命令シーケンスの最初の作動
は、プロセツサ充填状態論理部７３（第４図）に
記憶・受信信号（Ｓ／RECEIVE信号）を発生
し、Ｍ母線（第４図）を介して受信レジスタ７１
に受信プロセツサ番号を供給することである。こ
れと同時に、アウトキユーポインタ７９のポイン
タはＭ母線の高位ビツトによりセツトされ、アウ
トキユー部６７をＸ母線またはＹ母線のいずれか
に接続する。 記憶・受信信号（Ｓ／RECEIVE信号）は、プ
ロセツサ充填状態論理部７３（当初は第７図に示
すようにEMPTY状態にある）を第７図に示すよ
うにFILL状態に進める。この状態転移により受
信レジスタ７１（第４図）は受信プロセツサ番号
でロードされる。 この時点において、アウトキユー部６７は、デ
ータパケツトをアウトキユーバツフア６９にロー
ドすることが可能な状態となり、ここで、15まで
のワードがメモリーから読出され、Ｍ母線（第４
図）介してアウトキユーバツフア６９に蓄積され
る。蓄積されたアウトキユー信号はＭ母線上の各
ワードをアウトキユーカウンタ７７により規定さ
れたアウトキユーバツフア６９の記憶場所に書込
ませ、アウトキユーカウンタ７７を１つだけ進め
る。 メモリーからワードが読出されているとき、ア
ドレスワードは１つだけ増やされ、送信すべきワ
ードカウント値は１つだけ減らされる。メモリー
から15のワードが読出される前に、カウントが零
に到達した場合は、アウトキユーバツフアの残り
の部分は零で充填され、データパケツトからパツ
ドアウトされる。 さらに、アウトキユーバツフア６９にワードが
ロードされている際、マイクロプログラム１１５
（第２図）はデータワードのモジユロ２加算を計
算しており、15番目のデータワードがロードされ
た後、この奇数チエツク加算ワードはアウトキユ
ーバツフア６９の16番目の記憶場所にロードされ
る。 この時点において、アウトキユーカウンタ７７
はカウント15の値を有し、この値は蓄積アウトキ
ユー信号とともにプロセツサ充填状態論理部７３
を第７図に示すようにFILL状態からFULL状態
に進める。 この時点において、マイクロプログラム１１５
はアウトキユー部６９へのデータのローデイング
を完了し、第７図に示すレデイ信号（RDY信
号）の発生をテストして、パケツト伝送待機状態
にある。 マイクロプログラム１１５は、パケツト伝送の
待機中にタイマーを増加させ、レデイ（RDY）
信号が主張される前に、タイマーが終了（ランア
ウト）した場合、プロセツサ充填状態論理部７３
（第４図参照）にクリアアウトキユー（CLOQ）
信号を発出し、これによりプロセツサ充填状態論
理部７３を第７図に示すようにFMPTY状態に戻
し、次いで、マイクロプログラムはタイムアウト
表示とともに送信（SEND）命令を終了させる。 通常の作動においては、プロセツサ充填状態論
理部７３のFULL状態は母線空き状態論理部７５
を同期させて（修飾して）第７図に示すように
IDLE状態からSYNC状態に進める。次いで、
SYNC状態は自動的にSEND状態に進み、この状
態において母線コントローラ３７にSEND
REQUEST（送信リクエスト）信号を発出す
る。SEND REQUEST（送信リクエスト）信号
は前述のようにパケツト転送シーケンスを開始さ
せる。 また、前述したように、ポーリングにより母線
コントローラ３７が送信プロセツサモジユールを
識別し、かつ、受信プロセツサモジユールが
RECEIVE ACKNOWLEDGE（受信肯定応答）
信号によりパケツト転送を受容したときは、デー
タパケツトはアウトキユーバツフア６９からアウ
トキユーポインタ７９を介してデータ母線５７の
１つにゲートされ、受信プロセツサモジユールの
インキユー部にロードされる。 この場合、16番目のワードが母線にゲードされ
ると、アウトキユーカウンタのカウント値15は
SEND COMMAND（送信コマンド）信号および
SENDER SELECT（送信機選択）信号とあいま
つて母線空き状態論理部７５のSEND状態を
DONE状態に進める。 DONE状態は、第７図のDONE状態からFULL
状態よりの転移表示線に至る点線矢印で示すよう
に、プロセツサ充填状態論理部７３のFULL状態
を同期させて（修飾して）WAIT状態に進める。 次いで、WAIT状態はDONE状態を同期させて
（修飾して）、第７図に示すようにIDLE状態に進
める。 最後に、IDLE状態は第７図の状態図に示すよ
うにWAIT状態を同期させて（修飾して）、
EMPTY状態に進める。 プロセツサ充填状態論理部７３のEMPTY状態
はマイクロプログラム１１５にREADY（レデ
イ）表示を与える。 この場合、伝送し終つたパケツトが特定データ
ブロツクの最終パケツトであるときは、SEND
（送信）命令は終り、ブロツク転送良好の表示が
与えられる。 一方、伝送されたパケツトがデータブロツクの
最終パケツトでない場合は、ブロツク内のすべて
のワードが転送されるまで、もしくはタイムアウ
ト誤りが生ずるまで、前述のシーケンスが繰返さ
れる。 SEND（送信）命令は割込可能、かつ再開始可
能である。ただし、SEND（送信）命令の割込み
はパケツト間においてのみ可能であり、伝送され
るデータは割込みによつてなんらの影響をうける
ことはない。 このように、単一のソフトウエア命令（SEND
命令）を用いて32.767ワードまでのデータブロツ
クを送信プロセツサモジユールから受信プロセツ
サモジユールに伝送することができ、かつ、パケ
ツトチエツク加算により伝送の正確さを検査する
ことができる。また、送信プロセツサモジユール
のアウトキユーバツフア６９によるバツフアリン
グにより、送信プロセツサモジユールの記憶速度
とは無関係にプロセツサ間母線速度による転送を
可能にしているため、高いデータ転送速度で伝送
を行うことができ、かくして、多数のプロセツサ
モジユール間において時分割ベースでこの通信路
を効率的に使用することが可能となる。 また、前述したように、受信用にはなんらの命
令を必要としない。 プロセツサモジユールがプロセツサ間母線を介
してデータを受信する際は、当該プロセツサモジ
ユール内のオペレーテイングシステムはまず最初
に母線受信テーブル（BRT）内にエントリー
（入口）を形成しなければならない。また、この
場合、各BRTエントリーは到来データを蓄積す
るアドレスと期待されるワード数を含むものとす
る。 送信プロセツサモジユールが送信命令を実行
し、母線を介してデータを送出している間、受信
プロセツサモジユール内の母線受信ハードウエア
およびマイクロプログラム１１５は適当なBRT
エントリーによりデータを蓄積し続けるようにす
る。（これはソフトウエアプログラムの実行に関
してインターリーブ配列を生ぜしめる。） 受信プロセツサモジユールが所定の送信プロセ
ツサから予期したワード数を受信したときは、現
に実行中のプログラムは中断され、その特定母線
転送を終了させる。 第５図は、母線受信ハードウエアに対する論理
図を示し、第８図は同上用状態図を示す。 前述したように、各プロセツサモジユールは、
Ｘ母線およびＹ母線用として同一構成のＸおよび
Ｙインキユー部６５を有する。したがつて、以下
そのうちの１つのみについて説明することにす
る。 プロセツサモジユールの初期リセツト後、また
は前の受信動作後には、プロセツサ空き状態論理
部１０１のRESET状態はREADY状態に進み、
READY状態は母線充填状態論理部９３のSYNC
状態を同期させて（修飾して）、論理を
ACKNOWLEDGE状態に進める。 このACKNOWLEDGE（肯定応答）状態にお
いて、インキユー部６５は当該プロセツサモジユ
ール３３の選択（SELECT）信号６３（第２図
参照）に応じて、母線コントローラ３７に
RECEIVE ACKNOWLEDGE（受信肯定応答）
信号を戻し、Ｘインキユー部６５のデータパケツ
ト受信可能状態にあることを表示する。 前述のパケツト転送シーケンスにおいて、当該
プロセツサモジユールのSELECT（選択）信号
はRECEIVE COMMAND（受信コマンド）信号
とあいまつて、母線空き状態論理部９３の
ACKNOWLEDGE（肯定応答）状態を同期させ
て（修飾して）RECEIVE（受信）状態に進め
る。 この状態転移が生ずると送信レジスタ９５（第
５図）は送信プロセツサモジユールの番号でロー
ドされる。 RECEIVE（受信）状態においては、データパ
ケツトはインキユーカウンタ９９の制御によりデ
ータ母線からインキユーバツフア９７にロードさ
れる。 パケツトの16番目のワードがロードされると、
これによりRECEIVE状態はFULL状態に進む
（第８図参照）。 次に、FULL状態はプロセツサ空き状態論理部
１０１のREADY状態を同期させて（修飾し
て）、第８図に示すようにMICROINTERRUPT
（マイクロ割込）状態に進め、
MICROINTERRUPT（マイクロ割込）状態は
CPU割込論理にINQUEUE FULL（インキユー
フル）状態を与える。このINQUEUE FULL
（インキユーフル）信号は当該母線に対応する
MASK（マイク）ビツトがオンの場合、次のソ
フトウエア命令の終りに割込みを生じさせる。 割込みにより活性となる母線受信マイクロプロ
グラム１１５は、まず最初に、プロセツサ空き状
態論理部１０１に対してLOCK（ロツク）信号
（第５図）を発出し、これにより、プロセツサ空
き状態論理部１０７のMICROINTERRUPT（マ
イクロ割込）状態をDUMP（ダンプ）状態に進め
る。 また、LOCK（ロツク）信号はＸインキユー部
またはＹインキユー部のいずれかを選択する。た
だし、この場合、双方のインキユー部が一杯で、
かつ作動状態にある場合は、Ｘインキユー部が選
択されるようにする。 次に、マイクロプログラム１１５はＫ／SEND
（Ｋ送信）信号を発生し、この信号によつて送信
レジスタ９５の内容をＫ母線（第５図参照）にゲ
ートさせ、パケツト送信機（センダ）のプロセツ
サ番号を取得する。 マイクロプログラム１１５はこのプロセツサ番
号を用いて送信プロセツサのBRTエントリーを
読取り、アドレスおよびカウントワードを得る。 カウントワードが零または負の場合は、パケツ
トは放棄され、またこの場合には、マイクロプロ
グラム１１５はRINT信号を発生し、この信号に
よりプロセツサ空き状態論理部１０１を第８図に
示すようにDUMP状態からRESET状態に進め
る。このイベントにおいてはこれ以上の動きはな
く、マイクロ割込みは終了し、ソフトウエア命令
処理が再開される。 また、カウントが正の場合には、マイクロプロ
グラム１１５は、第５図に示すようにＫ／
INQUEUE（Ｋインキユ）信号によりインキユー
バツフア９７からＫ母線にワードを読出す。 インキユーカウンタ９９は、Ｋ／INQUEUE信
号の発生の都度増加され、インキユーバツフア９
７を介して走査を行うようにする。 インキユーバツフア９７から各データワードが
読出される場合、カウントワードは減ぜられ、メ
モリーアドレスワードは増加され、かくして得ら
れたデータワードがメモリーに記憶される。 また、カウントワードが零に達した場合は、メ
モリーにはそれ以上のワードは蓄積されず、終了
割込みフラツグがセツトされ、送信プロセツサ番
号は記憶場所に保管（セーブ）される。このイベ
ントにおいては、母線充填状態論理部９３はソフ
トウエアRIR命令によりクリアされるまで、
FULL状態に保持される。 かくして、データブロツクが完全に受信された
ときカウントワードは、−14と０の間の値を有す
る。終了割込みが起きた後に、RIR命令によりイ
ンキユー部がクリアされるまで、割込みを生ずる
ような母線を介してのプロセツサへの転移は行わ
れない。 データワードがメモリーに蓄積されると、パケ
ツトデータのモジユロ２加算の計算が行われる。 チエツク加算が不良の場合には、BRTエント
リー内のワードカウントは−256にセツトされ
て、終了割込みフラツグが設定され、送信プロセ
ツサ番号がメモリー内に保管（セーブ）される。
この場合、母線充填状態論理部９３は、前述のよ
うに、RIR命令によりクリアされるまでFULL状
態にとどまる。 カウントワードが零に達せず、かつチエツク加
算が良好の場合には、母線受信マイクロプログラ
ム１１５は、第５図に示すように、プロセツサ空
き状態論理部にRINT信号を発生し、この信号に
より、第８図に示すように、プロセツサ空き状態
論理部１０１のDUMP状態をRESET状態に進め
る。 プロセツサ空き状態論理部１０１のRESET状
態は、母線充填状態論理部９３を同期させ（修飾
し）、第８図に示すように論理部９３のFULL状
態をSYNC状態に進める。 この時点において、論理はパケツトが受信され
る前の状態に戻り、パケツトの受信が可能とな
る。 これらのパケツトは、そのデータブロツクを終了
する同一送信機（センダ）よりのパケツトであつ
てもよく、また、他の送信機（センダ）よりのパ
ケツトでもよい。 以上で母線受信マイクロプログラム１１５の作
動は終了し、マイクロプロセツサ１１３はソフト
ウエア命令の処理を再開する。 母線受信終了割込みが起ると、ソフトウエア割
込みハンドラーはその番号が保管されている記憶
場所から送信プロセツサ番号を得、次いで、当該
送信プロセツサの母線受信テーブルカウントワー
ドを調べることにより、チエツク加算誤りが生じ
たかどうかを検出することができる。 伝送誤りの場合には、カウントワードは−256
にセツトされる。そうでない場合には、カウント
ワードは−14と０の間の値を有する。 前述したように、RIRソフトウエア命令により
RINT信号を発出し、インキユー部６５を再作動
させるのは、母線受信終了ソフトウエア割込みハ
ンドラーの責務である。 要約するに、受信作動においては、送信プロセ
ツサモジユールによるデータブロツクの送信はソ
フトウエアにとつては１つのイベントとして見ら
れるだけであるので、受信プロセツサによるデー
タの受信は、全全データブロツクが受信されるま
で、あるいは誤りが生ずるまで受信プロセツサモ
ジユールのソフトウエア割込みを起さない。ま
た、インキユー部６５は、データの伝送を母線伝
送速度で行い、データのメモリーへの記憶および
データのチエツクを記憶速度で行うことを可能に
するためのバツフアとして働く。このように、母
線上において高い伝送速度を使用しうるようにし
ているため、母線は時分割多重ベースで多数のプ
ロセツサモジユールをサービスするに充分な帯域
幅を有する。最後に、各データパケツト内にチエ
ツク加算ワードを付加することにより、受信プロ
セツサモジユール内にマルチプロセツサ通信径路
を介して受信されるデータの正確さを検査する手
段を与えるようにしている。 プロセツサ間母線を介して送出される情報はオ
ペレーテイングシステムの制御のもとに行われ、
あるプロセツサモジユール３３内のあるプロセス
から他のプロセツサモジユール３３内の他のプロ
セスに送られる。前掲のマルチプロセツサシステ
ムの項で詳述したように、プロセスはソフトウエ
アシステムにおける制御の基本的構成素子（エン
テイテイ）であり、また、１つのプロセツサモジ
ユール内には複数のプロセスが共存する。プロセ
ツサ間母線を介して、異なるプロセツサモジユー
ル内のプロセス間において送信される情報は、２
つの形式の素子、すなわち、制御パケツトおよび
データにより構成される。 前記制御パケツトは、受信中プロセツサモジユ
ール３３に対してメツセージの開始、取消しおよ
びデータ転送を報知するのに使用する。 これに関して留意すべきことは、プロセツサ間
母線３５がプロセツサモジユール３３を相互接続
している間に、特定のプロセツサモジユール３３
内のプロセスがプロセツサ母線３５を多重化する
方法により他のプロセツサモジユール３３内の１
つまたはそれ以上の他のプロセスとの間で通信を
行うということである。したがつて、２プロセツ
サモジユール３３間の母線トラヒツクは、終了状
態の異なる種々のプロセス間通信の部分を含むこ
とになり、かくして、多数のプロセス間通信が見
掛け上同時ベースでインターリーブされることに
なる。 ハードウエアは、プロセツサ間母線３５の使用
をパケツトレベルで時分割多重化し、また、複数
のプロセスは、相互にインターリーブモードで発
生するメツセージ処理に際し、プロセツサモジユ
ール３３内で相互通信を行うとともに、必要に応
じてプロセツサ間母線３５を介して相互通信を行
うようにしており、任意の特定プロセス間通信用
として１つのプロセツサ間母線３５が割当てられ
ることのないようにしている。 データ情報は１つまたはそれ以上のパケツトで
プロセツサ間母線を介して送出するようにし、こ
の場合、必ず制御パケツトを前置し、トレーラパ
ケツトを付随させるようにする。 データパケツトの前に制御パケツトを先行させ
る必要がある理由は、特定メツセージに対して１
つの母線が専用されることはないためで、かくし
て、メツセージを正しく識別し、かつメツセージ
内でどれだけのデータを受信すべきかを表示する
ため前記制御パケツトを必要とする。 この情報転送（すなわち、制御パケツト、デー
タ情報、トレーラパケツト）は、いつたんスター
トした後は不可分ユニツトとして行われる。送信
プロセツサモジユールは、若干数のデータパケツ
トよりなる個別の伝送としてデータブロツクを送
信し、個別の伝送としてトレーラパケツトを送信
する。送信プロセツサモジユールは、このときだ
け、他のメツセージに関する情報を送信すること
ができる。 トレーラパケツトは２つの目的に役立てること
ができる。 まず第１に、データ伝送中に誤りが生じ、した
がつて、データブロツクの残りの部分が放棄され
た場合、トレーラパケツトはブロツクの終りを表
示する。 次に、送信プロセツサが、多すぎるデータを送
信しようとした場合（この場合にも、ブロツクは
切棄てられる）、トレーラパケツトはデータが伝
送され、データ伝送が終了したことを認識する手
段を与える。 伝送される情報は、情報が受信プロセツサに確
実に取得されるよう異なる径路を介して２重伝送
されるようにするが、必要な場合、情報を反復伝
送させるよう受信肯定応答信号を要求するように
している。したがつて、任意の単一母線の誤りに
よつて情報が失なわれることはなく、また任意の
単一母線誤りが２つの包含されるプロセスにより
見られることもない。 母線受信ソフトウエアは、インキユー部からメ
モリー１０７への情報の転送を制御することによ
り、母線受信ハードウエア（第２図示インキユー
部６５）とインターロツクさせるようにしてい
る。 かくすれば、母線受信テーブル情報を変更する
ような作動を競合条件（同期の問題）なしに行わ
せることが可能となる。 母線受信テーブル情報がいつたん更新される
と、前の終了割込みをクリアし、かつ、マスクレ
ジスタ内の母線マスクビツトをオンにセツトして
受信マイクロ割込みを再作動させることにより、
インターロツクは取除かれる。 これにより２つの事象が行われる。すなわち、
インキユーハードウエアがパケツトをインキユー
部に受入れることを許容するほか、母線受信マイ
クロプログラムがその情報をインキユー部からメ
モリーに転送することを可能にする。 また、ハードウエア・ソフトウエアシステム
は、主電源よりのAC電源の完全障害のようなシ
ステム電源障害時、あるいはシステムの一部に対
して一時的電源障害を招来するライン過渡時にお
いても情報がなくなることのないようこれを構成
する。 このハードウエア・ソフトウエアシステム共同
動作は、インキユー部６５（第２図）に供給する
ようにした電源警報信号（第３図のライン３３７
参照）を含み、前記電源警報信号を受信した後
は、精々１パケツトの情報程度しかインキユー部
にロードできないようにしている。 また、このイベントにおけるソフトウエア作動
は、インキユー部を充填状態にさせるための送信
（SEND）命令を含む。この正味の効果は、プロ
セツサモジユール３３が電源警報信号を受信した
後は伝送を終了しないようにし、論理部電源を切
つた際、すべての転送の状態が分るようにするこ
とである。 また、プロセツサ間母線３５は、オペレーテイ
ングシステムにより、システム内の他のプロセツ
サモジユールが作動していることを確認するのに
使用する。すなわち、プロセツサモジユール３３
の各々から、Ｎ秒ごとに各プロセツサ間母線３５
を介して、システム内の各プロセツサモジユール
３３に制御パケツトを送信する。かくすれば、各
プロセツサモジユール３３は、システム内の各プ
ロセツサモジユールから2N秒ごとに、前記パケ
ツトを受信していなければならず、応答のないプ
ロセツサモジユールはダウンしたものとみなされ
る。あるプロセツサモジユールがそれ自体のメツ
セージを受信しない場合、そのプロセツサモジユ
ール３３はなにか具合いの悪いことが起つたこと
を知り、以後はＩ／Ｏデバイスコントローラ４１
を捕捉（テークオーバ）しない。 第４２図はマルチプロセツサシステムの種々の
部分が不作動状態になつた場合、どのようにして
特定アプリケーシヨンプログラムが連続してその
進行を継続しうるかを線図的に示したものであ
る。 第４２図の個別の各ブロツクは、それぞれ２本
のプロセツサ間母線３５（Ｘ母線およびＹ母線）
により接続した２つのプロセツサモジユール３
３、複数のキーボードターミナルを制御するデバ
イスコントローラ４１、および１つのデイスクを
制御する他のデバイスコントローラにより形成し
たマルチプロセツサシステムを示す。 また、第４２図の各図はマルチプロセツサシス
テムの種々の部分がサービス不能となつた後、再
びサービス可能状態でマルチプロセツサシステム
に導入される状況を示す。 シーケンスは第４２図の左上側の図から始ま
り、各図内の太線矢印により示す順序で進行す
る。したがつて、シーケンスは、各図に記号で表
示したように、(1)最初の状態で示す状態から(2)
CPU Ｏ ダウン(3)CPU Ｏ 復旧(4)CPU1ダウン
(5)CPU1復旧、の状態に進む。 第４２図の左上側隅に“イニシヤルステート
（最初の状態）”なる記号で示したマルチプロセツ
サシステムの最初の状態においては、アプリケー
シヨンプログラムの１つのコピー（ＰA）が活性
状態で、このコピーによりシステムコールを行
い、アプリケーシヨンプログラムＰAが情報を通
過させるバツクアツプとしてコピーPBを生成さ
せる。この場合、すべてのＩ／Ｏ装置はプロセツ
サモジユールＯにより作動している。この最初の
状態において、図のＸ母線上にバー印を付して示
したように、プロセツサ間母線３５が障害を生じ
たり、ダウンした場合には、アプリケーシヨンプ
ログラムのPAになんらの影響を与えることはな
く、再びマルチプロセツサシステム内の導入する
ことができる。 次の図、すなわち“CPU Ｏ ダウン”の状態
では、プロセツサモジユールＯはサービス不能と
なり、マルチプロセツサシステムは、アプリケー
シヨンプログラムPAにこのことが起つたことを
報知し、アプリケーシヨンプログラムPAはプロ
グラムPBを通信する試みを停止し、マルチプロ
セツサシステムによりすべてのＩ／Ｏ装置をプロ
セツサモジユール１に切換える。かくして、アプ
リケーシヨンプログラムは、プロセツサモジユー
ル１とデバイスコントローラ４１を接続するＩ／
Ｏ母線３９（右側のＩ／Ｏ母線上に矢印で示
す。）を介して中断することなくターミナルに無
停止サービスを続けさせる。 第４２図の中央上部に“CPU Ｏ 復旧”なる
記号で表示するようなマルチプロセツサシステム
の次の作動状態においては、プロセツサモジユー
ルＯはコンソールコマンドにより再びサービス可
能状態に戻る。この場合、プロセツサモジユール
Ｏはプロセツサモジユール１を介してデイスクか
らマルチプロセツサシステムに再びロードされ
る。アプリケーシヨンプログラムＰAは、プロセ
ツサモジユールＯがサービス可能となつたことを
知らされ、プロセツサモジユールＯ内にアプリケ
ーシヨンプログラムの他のコピーを生成するよう
マルチプロセツサシステムに命令する。上記コピ
ーはPCと名付けられ、ターミナルは中断するこ
となく無停止サービスを続ける。 次に、“CPU1ダウン”として表示するよう
に、プロセツサモジユール１が不作動状態になる
と、アプリケーシヨンプログラムPCはこの事実
をマルチプロセツサシステムにより報知され、ア
プリケーシヨンを引継ぐ。マルチプロセツサシス
テムは自動的にプロセツサモジユールＯを介して
すべてのＩ／Ｏ装置と通信を行い、ターミナルに
中断することなく無停止サービスを続けさせる。 最後に、第４２図の右側上部に“CPU1復旧”
として示すような状態では、プロセツサモジユー
ル１はコンソールコマンドにより作動可能とな
り、プロセツサモジユールＯを介してデイスクか
らマルチプロセツサシステムに再ロードされる。
アプリケーシヨンプログラPCは、プロセツサモ
ジユール１が使用可能となつたことを報知され、
プロセツサモジユール１内にそれ自体の他のコピ
ー（アプリケーシヨンプログラムPD）を生成す
るようマルチプロセツサシステムに命令し、かく
して、マルチプロセツサシステムの素子はすべて
の作動状態となる。 以上の説明から明らかなように、上記の時間中
には、プロセツサ間母線の双方とプロセツサモジ
ユールの双方がサービス不能となつた後、再びシ
ステム内に導入されているが、アプリケーシヨン
プログラムとターミナルは中断することなく、作
動を継続している。 このように、なにものかが障害を生じている間
もアプリケーシヨンプログラムを継続させうるよ
うにし、かつアプリケーシヨンプログラムを継続
しながら、障害を起した構成素子を修理し、もし
くは交換できるようにしたことは本発明マルチプ
ロセツサシステムの重要な特徴である。また、こ
のことはプロセツサモジユールおよびプロセツサ
間母線に対してだけでなく、例えば、ラツク内の
フアン、電源などのようなマルチプロセツサシス
テムの全構成素子に対してもいえることで、かく
して、マルチプロセツサシステム３１は本当の意
味の無停止システムということができる。 入出力システムおよびデユアルポートデバイス
コントローラ 前述のように、第１図示マルチプロセツサシス
テム３１は入出力（Ｉ／Ｏ）システムおよびデユ
アルポートデバイスコントローラ４１を含む。 Ｉ／Ｏシステムの一般的目的はプロセツサモジ
ユール３３と周辺装置間のデータの転送を可能に
することである。 このシステムの重要な特徴の１つは、システム
のフエイルソフト作動を確保するため余裕をもつ
た径路を介してデータ転送を行うようにし、１つ
のプロセツサモジユール３３の障害またはデバイ
スコントローラの一部の障害によつても、特定周
辺装置との間のデータの転送が停止されることの
ないようにしていることである。 各デバイスコントローラ４１はデユアルポート
部４３および関連構造を有し、２本の関連のＩ／
Ｏ母線３９とともに、以下に詳述するような周辺
装置への余裕あるアクセスを可能にする。 また、Ｉ／Ｏシステムは、パーフオーマンス
（性能）の点で特に重要な特徴を有する。例え
ば、Ｉ／Ｏシステムのパーフオーマンス特性の１
つは、入出力母線構造の作動速度（帯域幅）であ
る。デバイスコントローラ４１は比較的低速度で
データの伝送を行う周辺装置からのデータを収集
し、この収集データをプロセツサモジユール３３
の記憶速度またはそれに近い速度でバースト多重
モードによりプロセツサモジユールに伝送する。 第１図に示すように、各プロセツサモジユール
３３には、複数個の個別デバイスコントローラ４
１を付属させてこれらを操作するようにし、これ
により、単一マルチプロセツサシステム内におい
て各デバイスコントローラ４１をデユアルポート
部４３を介して１以上のプロセツサモジユール３
３に接続することを可能にしている。 第１２図において、各プロセツサモジユール３
３は前述のプロセツサ間制御ユニツト５５のほ
か、中央処理ユニツト（CPU）部１０５、メモ
リー部１０７および入出力（Ｉ／Ｏ）チヤンネル
部１０９を含む。 各デバイスコントローラは、第１２図および第
１図に示すように、スター形状に接続した接続線
１１１を介して１またはそれ以上の装置を制御す
るようにしている。すなわち、各装置をデバイス
コントローラに個別に接続するようにしている。 第１２図においては、デイスクドライブ４５を
１つのデバイスコントローラ４１に接続し、テー
プドライブ４９を他のデバイスコントローラ４１
に接続している。 さらに、第１２図において、各CPU部１０５
はマイクロプロセツサ１１３を含み、前記各マイ
クロプロセツサ１１３にマイクロプログラム１１
５を関連させる。前記マイクロプログラム１１５
の一部はＩ／Ｏシステム用のＩ／Ｏ命令の遂行に
当り、マイクロプロセツサ１１３により実行され
るようにする。前記Ｉ／Ｏ命令は、第１２図にお
いて、EIO（executeI／Ｏ），IIO
（interrogateI／Ｏ），HIIO（int−errogate high
priorityI／Ｏ）として示してある。これらの命令
の詳細については、第１５図、第１６図および第
１７図により後述する。 マイクロプロセツサ１１３は、第１２図に示す
径路１１７の集合によりＩ／Ｏチヤネル１０９を
介してＩ／Ｏ母線３９にアクセスする。 また、第１２図において、Ｉ／Ｏチヤンネルは
マイクロプロセツサ１１９を含み、前記マイクロ
プロセツサ１１９にマイクロプログラム１２１を
関連させる。 マイクロプログラム１２１はマルチプロセツサ
システムにおける１つの機能を有する。その機能
は第１６図に示すような再接続およびデータ転送
シーケンスを遂行することで、これに関しては後
述する。 また、プロセツサモジユールＩ／Ｏチヤンネル
１０９は、第１２図に示すように、データ径路論
理部１２３を含む。 前記データ径路論理部１２３は、第１３図に示
すようにチヤンネルメモリーデータレジスタ１２
５、入出力データレジスタ１２７、チヤネルメモ
リーアドレスレジスタ１２９、キヤラクタカウン
トレジスタ１３１、アクテイブデバイスレジスタ
１３３、優先度決定レジスタ１３５およびパリテ
イ発生、チエツク論理部１３７を含む。 第１２図に示す径路１１７は、第１３図にＭ母
線およびＫ母線として示した２つの母線を含む。 Ｍ母線はマイクロプロセツサ１１３からの出母
線で、入出力データレジスタ１２７にデータを伝
送する。 また、Ｋ母線はデータ径路論理部１２３よりの
データをマイクロプロセツサ１１３に伝送する入
母線である。 第１２図において、径路１３９はデータ径路論
理部１２３とメモリーサブシステム１０７とを接
続する。 この径路１３９は、第１２図に示すように、プ
ロセツサモジユール３３のメモリーサブシステム
１０７内のハードウエア径路１３９Ａおよび２つ
の論理径路１３９Ｂ，１３９Ｃを含む。 論理径路１３９Ｂおよび１３９Ｃの詳細につい
ては第１６図により後述する。 ハードウエア径路１３９Ａは第１３図に示すよ
うに３つの分岐路を含む。 第１分岐路１３９Ａ−１はメモリーからチヤン
ネルメモリーデータレジスタ１２５への伝送路を
形成し、第２分岐路１３９Ａ−２はチヤンネルメ
モリーアドレスレジスタ１２９からメモリーへの
伝送路を形成し、また第３分岐路１３９Ａー３は
入出力データレジスタ１２７からメモリーへの伝
送路を形成する。 第１２図において、プロセツサモジユール３３
の入出力チヤンネルは制御論理部１４１を含み、
この制御論理部１４１はＴ母線マシン１４３（第
１３図参照）、ならびに４つのリクエストライ
ン、すなわちRECONNECT IN（再接続、RCI）
１４５、LOW PRIORITY INTERRUPT REQUEST（低優先度割込リク
エスト、LIRQ）１４７、HIGH PRIORITY
INTERRUPT REQUEST（高優先度割込リクエ
スト）１４９およびRANK（ランク）１５１（第
１４図参照）を含む。 また、第１４図および第１２図に示すＩ／Ｏ母
線３９は群のチヤンネル機能ライン１５３，１５
５，１５７および１５９を含む（第１３図参
照）。TAG母線（Ｔ母線）１５３機能ラインとし
て働く４本のラインよりなり、このほか、第１４
図に示すようにハンドシエークラインとしての機
能をもつた３つのライン、すなわち、SERVICE
OUT（SVO、サービスアウト）ライン１５５、
SERVICE IN（SVI、サービスイン）ライン１５
７、およびSTOP IN（STI、ストツプイン）ラ
イン１５９がある。 また、第１４図および第１２図に示すように、
Ｉ／Ｏ母線３９はデータライン群１６１，１６
３，１６５，１６７および１６９を含む。 DATA BUS（データ母線）ライン１６１およ
びPARITY（パリテイ）ライン１６３は双方向性
で、データラインとしての機能を有し、この群内
には、第１４図に示すように、16本のDATA
BUS（データ母線）ライン１６１および１本の
PARITY（パリテイ）ライン１６３を含む。 また、END OF TRANSFER（EOT、転送終
り）ライン１６５、PAD OUT（PADO、パツド
アウト）ライン１６７およびPAD IN（PADI、
パツドイン）ライン１６９はデータステータスラ
インとしての機能を有し、データライン１６１お
よび１６３上に起る特殊な状態を表示する。 最後に、Ｉ／Ｏ母線３９は第１４図および第１
２図に示すようにリセツトライン（IORST）１
７１を含む。 第１８図に示す各Ｔ母線コマンドは、Ｔ母線コ
マンドが有効である間に、データ母線１６１上に
ある特定フオーマツトを必要とする。Ｔ母線機
能、ロードアドレス＆コマンド（LAC）および
リードデバイスステータス（RDST）に対する特
定データ母線フオーマツトを本実施例の場合につ
き示すと第１８図の下側のようになる。 Ｔ母線機能、LACの場合には、データ母線１
６１のライン０ないし５上に伝送されるデータま
たはフイールド（欄）は遂行すべき作動を規定
し、データ母線のライン８ないし12上に伝送され
るフイールド（欄）は、コマンドがアドレスされ
るデバイスコントローラ４１（より詳しくは、デ
ータ母線１６１に接続される当該デバイスコント
ローラのポート部４３）を規定し、また、データ
母線ライン13ないし15上に伝送されるフイールド
（欄）はデバイスコントローラ４１に接続したど
の周辺装置をこのコマンドに応じて当該デバイス
コントローラにより作動させるべきかを規定す
る。 また、Ｔ母線機能、RDSTの場合には、データ
母線ビツド０，１，２および３はそれぞれ、オー
ナーシツプ誤り、割込みペンデイング、デバイス
ビジイ（使用中）、およびパリテイ誤りを示し、
ビツド４ないし15はデバイス従属ステータスを示
す。 Ｔ母線上の諸機能は、第１５図、第１６図およ
び第１７図に示すように３つのシーケンスで伝送
される。これについて以下は詳述する。 各Ｔ母線機能はチヤンネルにより主張され、ハ
ンドシエークシーケンスは、入出力チヤンネル１
０９とデバイスコントローラ４１間でＴ母線機能
の受入れを肯定応答するため、ハンドシエークラ
イン１５５，１５７，１５９を使用して行われる
ようにする。Ｔ母線およびハンドシエークライン
の制御は第１３図示Ｔ母線マシン１４３により行
う。 第２８図は、Ｉ／Ｏチヤンネル１０９とポート
部４３間におけるハンドシエークの作動を示すタ
イミング図である。 第２８図に示すように、ライン１５５はサービ
スアウト信号（SVO）を伝送し、ライン１５７
はサービスイン信号（SVI）を伝送する。 また、図には、SVO信号およびSVI信号ととも
にチヤンネルクロツクサイクルを上部に示してあ
る。 第２８図に示すように、SVI信号はチヤンネル
クロツクと同期しておらず、Ｉ／Ｏチヤンネル１
０９よりのSVO信号に応じて、任意の時間にデ
バイスコントローラにより主張（アサート）され
る。 Ｉ／Ｏチヤンネル１０９はサービスアウト
（SVO）信号を主張する前にＴ母線機能および必
要に応じてデータ母線を主張する。 次いで、Ｉ／Ｏチヤンネルは、第２８図に垂直
上昇部２７９で示すように、サービスアウト
（SVO）信号を主張する。前記SVO信号はデバイ
スコントローラがサービスイン（SVI）信号（２
８１）に応答し、チヤンネルコマンドに肯定応答
するまでその状態を保持し、サービスイン
（SVI）信号は、チヤンネルがSVO信号を低下
（ドロツプ）させるまでその状態を保持する。 デバイスコントローラ４１がサービスイン
（SVI）信号を主張した場合は、チヤンネル１０
９は通常１クロツクサイクルと２クロツクサイク
ルの間の時間周期で、第２８図に垂直下降部２８
３で示すようにサービスアウト（SVO）信号を
除去し、それに応じて、デバイスコントローラは
第２８図に垂直下降部２８５で示すようにサービ
スイン（SVI）信号を低下（ドロツプ）させる。 デバイスコントローラによりサービスイン
（SVI）信号がドロツプすると、チヤンネル１０
９は次の転送のためサービスアウト（SVO）信
号を再主張しうる状態となるが、チヤンネル１０
９は、SVI信号がドロツプするまで、SVO信号を
再主張しない。 第２８図の矢印２８１Ａ，２８３Ａおよび２８
５Ａはそれぞれアクシヨン（作動）２７９，２８
１および２８３を表わす。 ハンドシエークは第２８図に示すように垂直下
降部２８５の立下り縁部で終了する。 出力転送に際しては、コントローラのインター
フエースデータレジスタ２１３はサービスアウト
信号の立上り縁部（垂直上昇部２７９）において
データを受入れ、サービスアウト信号の立下り縁
部（垂直下降部２８３）において、データをデバ
イスコントローラ１８７の制御部に転送する。 また、入力転送の場合は、チヤンネル１０９は
サービスアウト（SVO）信号の立下り縁部（垂
直下降部２８３）において、デバイスコントロー
ラからデータを受入れる。 このように、２ラインハンドシエークを使用し
て、非同期作動をするチヤンネル１０９とそのデ
バイスコントローラ４１間における情報の転送を
インターロツクさせるようにしている。 これが第１５図、第１６図および第１７図のハ
ンドシエーク２Ｌで示す通常のハンドシエーク状
態である。 このほか、特殊目的に使用する場合として、２
つの特殊なハンドシエーク状態が考えられる。 まず最初に、デバイスコントローラを選択する
ために使用するチヤンネルコマンドはSVI信号に
よりハンドシエークされないようにする。それ
は、この時間の間には単一デバイスコントローラ
は選択されないからである。 このようなチヤンネルコマンドとしては、第１
８図に示すように次のものがある。すなわち、 SEL−セレクト（選択） LAC−ロードアドレスおよびコマンド HPOL−高優先度割込ポーリング LPOL−低優先度割込ポーリング RPOL−再接続割込ポーリング また、シーケンスを終了させるために使用する
コマンドもSVI信号によりハンドシエークされな
いようにする。それは、これらのコマンドは選択
したデバイスコントローラにそれ自体をデイセレ
クト（選択解除）させるためである。 このようなコマンドとしては次のものがある （第１８図参照）。 DSEL−デイセレクト ABTI−打切り命令（Ｉ／Ｏ） ABTD−打切りデータ ハンドシエークされない上記の全コマンドに対
して、チヤンネルは所定時間周期の間（すなわ
ち、２クロツクサイクルの間）SVO信号（１５
５）を主張した後、この信号を取除く、この形式
のハンドシエークを第１５図、第１６図および第
１７図に１Ｌで示す。 第２に、データ転送は、デバイスコントローラ
がこれ以上のサービスを必要としないことをしら
せたいとき、SVI信号でなく、ストツプイン
（STI）信号を戻す場合を除いて、通常はハンド
シエークされるようにする。この場合、チヤンネ
ルによりSVO信号が次にドロツプしたとき、ポ
ート部はそれ自体をデイセレクトする。そうでな
い場合は、STI信号によりSVI信号と同じような
方法でハンドシエークされる。 すべてのハンドシエークに関する他の状態とし
て、チヤンネルがSVO信号を主張する準備をす
る場合には、チヤンネルは、第１３図示Ｔ母線マ
シン１４３の一部であるタイマーを始動させる。
前記タイマーは、設定された時間周期以内に次の
ハンドシエークサイクルが始まらず、また終了し
ない場合、時間切れとなつて誤り報知を行う。タ
イマーが時間切れとなつた場合は、シーケンス内
の適当なポイントに誤りが報知され、デバイスコ
ントローラ４１にABTI（EIO，IIO，または
HIIOシーケンス）またはABTD（再接続シーケ
ンス）のいずれかが送信される。 第２９図は第２８図に示すハンドシエーク用論
理部を示す。第２９図に示す論理回路は第１３図
示Ｔ母線マシンの一部であり、また前述の通常の
ハンドシエーク状態に対して有効な論理回路であ
る。 第２９図示論理回路はサービスアウトフリツプ
フロツプ２８９およびサービスイン同期フリツプ
フロツプを含む。第２９図に区分線および記号で
示すように、フリツプフロツプ２８７および２８
９はチヤンネル１０９内に物理的に配置する。 デバイスコントローラ４１は、フリツプフロツ
プ２８９のＤ入力にサービスイン（SVI）信号を
帰還伝送する送信機２９３ならびに組合せ論理回
路２９１を含む。 第２９図に示す論理部の機能は以下のとおりで
ある。 チヤンネル１０９は、フリツプフロツプ２８７
のＪ入力をターンオンすることによりサービスア
ウト（SVO）信号を主張し、次のクロツクサイ
クルがスタートするとき、送信機２９５によりデ
バイスコントローラにサービスアウト信号
（SVO）信号が伝送される。 デバイスコントローラ内の組合せ論理回路２９
１は、それがレデイ状態の場合、送信機２９３を
作動させて、フリツプフロツプ２８９にサービス
イン（SVI）信号を戻し、これでハンドシエーク
を完了する。 ここで、第１９図に示すデユアルポートデバイ
スコントローラに戻ることにし、デバイスコント
ローラ４１のデユアルポート部の各々は物理的接
続線１７９により、これをインターフエース共通
論理部１８１（第２１図にその詳細を示す）に接
続し、ポート部４３の各々を論理接続線１８３を
介して、オーナシツプラツチ回路１８５により決
められるようインターフエース共通論理部１８１
と関連させる。 第１９図に接続線１８０で示すように、インタ
ーフエース共通論理部１８１はデバイスコントロ
ーラ４１の制御部１８７と関連させる。デバイス
コントローラの制御部１８７はバツフア１８９を
含む。 また、第１９図にブロツク図の形で示すデユア
ルポート部４３（その詳細を第２３図に示す。）
は、Ｉ／Ｏシステムに対してフエイルソフトモー
ドを与えるもので、マルチプロセツサシステムの
重要な部分である。 ポート部４３および関連のシステム構成素子は
１つのデバイスコントローラ４１の２つのポート
部４３が論理的、物理的に独立するような方法で
構成し、かくして、１つのポート部４３の構成素
子部分が特定デバイスコントローラ４１の他のポ
ート部の構成素子を形成することなく、また、１
つのポート部内の集積回路障害のような単一構成
素子の障害により、他のポート部の作動に影響を
与えないようにしている。 第１９図に記号で示すように、各ポート部４３
はプロセツサモジユール３３をデバイスコントロ
ーラとインターフエースさせ、究極的には、前記
デバイスコントローラ４１を介して特定の周辺装
置とインターフエースさせる機能を有する。ま
た、ポート部４３は、オーナーシツプラツチ回路
１８５の状態を条件としてデバイスコントローラ
１８７の制御部と通信し、またプロセツサモジユ
ールと通信するための構成要素（エンテイテイ）
である。 すなわち、ポート部はその選択ビツト１７３を
セツトして、後述するように、Ｉ／Ｏチヤンネル
１０９より受信した命令によりそれ自体をプロセ
ツサモジユールに接続する。 特定デバイスコントローラ４１内の個別ポート
部４３の各々は、独立してプロセツサモジユール
３３に接続することができ、また、当該デバイス
コントローラ内の他のポート部と同時に異なるプ
ロセツサモジユールに接続されるが、デバイスコ
ントローラの制御部とデユアルポート部４３の１
つとの間には、オーナーシツプラツチ回路１８５
により、任意のある時間には１ポート部のみしか
デバイスコントローラにより制御されないような
論理接続が設定されるようにしている。 デコーダ論理部は、任意の特定時間にＴ母線１
５３上にどんな機能を伝送するかを決定する機能
を有する。 制御論理部はＴ母線機能を組合わせて、例え
ば、セツト選択ビツド、クリア選択ビツド、リー
ド割込みステータスのような特殊なポート機能を
遂行させる働きをする。 制御論理部の機能は第２７図示論理式に示すと
おりである。 第１５図、第１６図および第１７図により後述
するような接続シーケンスＩ／Ｏ母線３９を介し
て伝送されると、ポート部４３の１つ（当該Ｉ／
Ｏ母線３９に接続されたデバイスコントローラ４
１の１ポート部４３のみ）が、その選択ビツド１
７３をセツトすることにより論理的センスで母線
３９に接続を行う。 この論理接続は当該接続シーケンスにおいて伝
送されるデータの一部により決められる。接続が
行われると、当該特定ポート部４３はデバイスコ
ントローラの制御部とチヤンネル間に情報を通過
させるチヤンネルプロトコルに応答する。装置ア
ドレス比較器１９３はポート部４３の構成部分
で、ポート部の新しいアドレスを決定する機能を
有する。 装置アドレス比較器１９３は、LAC Ｔ母線機
能の間、データ母線１６１上の装置アドレス欄を
特定ポート部４３に関連する装置アドレスジヤン
パーと比較して、特定ポート部４３に対する新し
いアドレスを決定する。チヤンネル１０９により
伝送されるアドレスが特定ポート部４３に関する
ジヤンパーにより決められるアドレスと整合（マ
ツチ）した場合は、項ADDCOMP（第２７図参
照）が生成され、当該ポート部用の選択ビツト１
７３がセツトされる。ただし、この場合、第２７
図に示す他の状態は、選択ビツトがセツトされる
ことを許容するものとする。かくして、ポート部
４３は選択ビツトがクリアされてシーケンスが終
了するまで、すべてのＴ母線作動に応答する。 第２７図において使用している略語は次のとお
りである。すなわち、 Add Comp−アドレス比較（装置アドレ
ス） PAROFF−パリテイOKフリツプフロツプ SEL −選択（セレクト） OWN −オーナーシツプ SELBIT−選択ビツト パリテイチエツクレジスタ１７７は第１３図に
示すパリテイ発生および検出論理部と以下のよう
に関連する。すなわち、その出力において、パリ
テイ発生論理部１３７は、ポート部４３のパリテ
イ検出部１７７によりチエツクされるべきパリテ
イを発生する。このパリテイはチエツクしなけれ
ばならないか、あるいはプロセツサモジユール３
３のＩ／Ｏチヤンネル１０９により打切られるか
する。 また、入力上には、同様な方法でチヤンネルパ
リテイ検出論理部１３７によりチエツクされるべ
きパリテイをインターフエース共通論理部１８１
から発生する。 第２４図に示すように、パリテイチエツクは、
データかレジスタにロードされる前にスタート
し、レジスタにデータが完全にロードされた後ま
で継続するようにする。すなわち、Ｄ母線上のパ
リテイは、チヤンネルが出力Ｔ母線機能により
SVO信号を主張する都度、ポート部パリテイレ
ジスタによりチエツクされるようにし、SVO信
号の存在する間パリテイをモニタして、その期間
中におけるＤ母線上のデータの安定を確認し、か
つ、ポート部からデータレジスタ２１３にデータ
を転送するようにしている。 このパリテイチエツクはＴ母線シーケンスの各
トランザクシヨンごとに起り、シーケンスの任意
のトランザクシヨンの間にパリテイ誤りを生じた
場合は、誤りはシーケンスの間のＴ母線機能に応
じ、ステータスビツトとして戻される。例えば、
EIOシーケンス（第１８図および第１５図）にお
いて、RDSTに対するＰビツト戻りは、EIOシー
ケンスの間にポート部がパリテイ誤りを決定した
ことを示す。 また、第１８図に示すように、パリテイ誤りビ
ツトは、Ｔ母線上のRDST機能に対応するＤ母線
上のビツト番号３である。 EIOシーケンス期間中以外のある時間にパリテ
イ誤りが生じた場合は、RDSTT母線機能に関し
て述べたと同じようにして、読取り割込ステータ
ス（RIST）Ｔ母線機能の間に、パリテイ誤りが
報告される。 パリテイ誤りは、第２４図に示すように、
EIO，IIO，HIIOまたは再接続シーケンスの始め
にクリアされる。 任意のシーケンスの間に、パリテイ誤りが検出
された場合には、パリテイ誤りはパリテイチエツ
クレジスタにより記憶され、RDSTまたはRIST
Ｔ母線機能に応じて母線に戻される。 第２０図において、ポート部４３内のイネーブ
ルラツチ回路１７５の機能は、特定のデバイスコ
ントローラ４１に接続されたＩ／Ｏ母線３９の双
方を不作動にする可能性をもつたある種の誤りか
らＩ／Ｏシステムを回復させることで、ポート部
４３によりＩ／Ｏ母線３９上に任意の信号を配置
させないようにして、これを行つている。 イネーブルラツチ回路１７５は特定のデイスエ
ーブルコマンドによりクリアされるようにする。
このコマンドは、Ｄ母線１６１上に伝送される特
定のオペレーシヨンコードをもつたロードアドレ
スおよびコマンド（LAC）Ｔ母線機能である。 イネーブルラツチ回路１７５は、いつたんクリ
アされると、プログラム的にこれをリセツトでき
ないようにする。 また、ポート部４３はステータスマルチプレク
サ１９５を含む。前記マルチブレクサ１９５は、
デバイスコントローラ４１が当該デバイスコント
ローラの他のポート部４３に論理的に接続された
場合、前述のオーナシツプラツチ誤りを戻し、当
該デバイスコントローラは他のポート部により所
有され、このポート部に対するコマンドは無効で
あることを表示する機能を有する。 また、ポート部４３は、第１４図に示すＩ／Ｏ
母線３９の各入力ライン（すなわち、SVI，
STI、データ母線、パリテイ、PADI，RCI，
LIRQ，HIRQ）用のインターフエーストランシ
ーバ１９７を具える。トランシーバ１９７は、ポ
ート部選択ビツト１７３がセツトされ、かつ、Ｔ
母線１５３上のＴ母線機能によりデバイスコント
ローラ４１がチヤンネルに情報を戻すことを必要
としたとき、ポート部４３からＩ／Ｏチヤンネル
１０９にデータを伝送する働きをする。トランシ
ーバ１９７はデータ母線１６１からポート部４３
に常時情報を通過させる。 電源オン回路１８２をトランシーバ１９７と関
連して作動させ、デバイスコントローラ４１の電
源が上昇（アツプ）または低下（ダウン）状態と
なつたとき、トランシーバの作動を制御して、電
源の上昇または低下中に誤つた信号がＩ／Ｏ母線
上に置かれないようにしたことは本発明の特徴
で、この特徴はオンライン保守の観点から特に重
要である。 第２０図に示すように、各トランシーバ１９７
は受信機１９８および送信機２００を含む。 送信機はイネーブルライン２０２により作動可
能となる。 イネーブルライン２０２上には、選択ビツト１
７３，Ｔ母線上の所要入力機能およびPON回路
１８２よりの信号を含む若干個の信号が存在す
る。 本発明実施例においては、PON回路よりの信
号を“ワイヤオア”接続でゲート回路の出力に接
続し、前記ゲートにおいて他の信号と組わせて、
イネーブルライン２０２をプルダウンさせ、かく
して、PON回路の出力により他の信号を抑圧す
るようにしている。これは、電源が集積回路を正
しく作動させるに充分なレベルにあることを
PON回路が検知するまで、送信機２００（本実
施例の場合、8T26Aまたは7438を使用）を高イ
ンピーダンス状態に置くことを可能とする。
PON回路出力段は、使用しているトランシーバ
集積回路の特性を利用しうるよう設計する。この
特殊形式の集積回路に関しては、ドライバーネー
ブルライン２０２が大地電位より上で２ダイオー
ドドロツプ以下の電位に保持される場合には、送
信機出力トランジスタは集積回路に供給される電
源レベルに無関係にオフ状態となり、かくして、
ドライバによる母線の駆動を不可能とする。 このような特性の組合せは、電源の上昇または
低下に伴つて集積回路の出力を制御し、かつ電源
があるレベル以下に低下した際、通常集積回路の
出力を不確定とするような作動モードを与える。 この同一回路をプロセツサ間母線サブシステム
のＸ母線およびＹ母線に使用して、トランシーバ
の制御を行い、かつ、プロセツサ間制御ユニツト
５５により生成されるる信号の制御を行うように
している。第３０図に示すように、各中央処理ユ
ニツト（CPU）１０５はデバイスコントローラ
内に設けたPON回路１８２と同一構成のPON回
路１８２を含む。このように、PON回路はすべ
てのデバイスコントローラ４１およびすべてのプ
ロセツサ間制御ユニツト５５用の送信機を制御す
る。 電源オン（PON）回路の詳細は第２５図に示
すとおりである。図において、符号数字１８２は
PON回路の全体を示す。 PON回路の目的は5V電源の２つの異なる電圧
レベルを感知することである。 電源が低下する場合、PON回路は、デバイス
コントローラまたはCPU内の論理部を不確定状
態とするような特定レベル以下に電源が低下する
点を感知し、この点において、PON回路は、そ
の後不確定な状態となる論理部に対してサブシス
テムを保護するための信号を供給する。 PON回路が感知する第２の電圧レベルは、電
源が上昇する場合に感知する電圧値である。この
電源を感知する第２レベルは、第１レベルより約
100mV程大きな値とし、これにより、システム
にヒステリシスムを与え任意の発振条件を抑圧す
るようにしている。 PON回路は、電圧条件の１つを感知した後
は、他の電圧条件を感知しその時点で状態変化を
生ずるまで安定状態にとどまる。PON回路が任
意の特定時間に置かれている状態により、他の状
態への転移が行われる電圧レベルが決定される。 かくして、電源オン回路１８２は、電源がデバ
イスコントローラ４１に対して所定の作動許容限
度内にあることを表示する信号を与える。電源が
上記の所定許容限度内にない場合は、電源オン回
路１８２の信号を使用して、デバイスコントロー
ラ４１の適当な母線信号を直ちに不能にする。 PON回路１８２の出力は２進出力とし、出力
が１の場合は、電源は許容限度内にあることを示
し、出力が０の場合は電源が許容限度以下である
ことを示す。 以下に詳述する第２５図示電源オン回路１８２
は、デバイスコントローラ４１により使用され、
PON回路１８２をデバイスコントローラ４１に
適用する際に使用する７つの出力駆動段を有す
る。また、同一電源オン回路１８２はCPU１０
５および母線コントローラ３７によつても使用さ
れるが、この場合における出力駆動段の数はデバ
イスコントローラの場合より少なくてすむ。 第２５図に示すように、PON回路１８２は電
流源１８４および差動増幅器１８６を含む。 差動増幅器１８６は、その１つの入力として、
ライン１８８上の温度補償基準電圧入力を有する
ほか、電源オン回路により感知されるべき電圧を
示すライン１９０上の第２入力を有する。 ライン１８８上の基準電圧はツエナーダイオー
ド１９２により設定されるようにする。 差動増幅器１８６は釣合いのとれた対のトラン
ジスタ１９４および１９６を含む。 ライン１９０上に供給される電圧は抵抗１９
８′，２００′および２０２′により決定されるよ
うにする。前記抵抗１９８′，２００′および２０
２′金属被膜抵抗によりこれを形成し、PON回路
に高い温度安定度を与えるようにしている。 差動増幅器１８６のライン２０４および２０６
上の出力はこれらを３つのトランジスタアレイ
（トランジスタ２０８，２１０および２１２）に
供給し、この３トランジスタアレイにより主出力
制御トランジスタ２１４を制御するようにする。 主出力制御トランジスタ２１４は接続したすべ
ての出力ドライバを駆動する。例えば、第２５図
に示すように、デバイスコントローラ４１に
PON回路１８２を利用する場合には、主出力ト
ランジスタ２１４は出力段２１６ないし２２８を
駆動するようにする。出力段２１６は論理部をク
リアするために使用し、出力段２１８，２２０お
よび２２２はデバイスコントローラ４１の１つの
ポート部４３のインターフエース装置との結合用
として使用し、また、出力段２２４，２２６およ
び２２８はデバイスコントローラ４１の他のポー
ト部４３のインターフエース装置との結合用とし
て使用する。 また、PON回路１８２はヒステリシス制御回
路２３０を含み、前記回路２３０は抵抗２３２，
２３４およびトランジスタ２３６を含む。 以下、この回路の作動について説明する。この
場合、回路は電源オフ状態から電源オン状態に切
換わることから作動を開始するものとする。かく
すれば、電源は電流源１８２から差動増幅器１８
６および主出力制御トランジスタ２１４に供給さ
れる。この時点においては、ライン１９０上の電
圧はライン１８８上の電圧より小であるため、差
動増幅器１８６は主出力制御トランジスタ２１４
の出力をオフ状態に保持し、これにより出力段２
１６ないし、２２８をオン状態にする。 かくして、PON回路１８２の出力は“０”状
態となり、電源が許容限度内にないことを表示す
る。 次に、電源が上昇すると、ライン１９０上の入
力電圧はライン１８８上の基準電圧に等しくなる
まで増加し、この時点において、差動増幅器１８
６は主出力制御トランジスタ２１４を駆動し、こ
のトランジスタをターンオンさせる。したがつ
て、出力段２１６ないし２２８からベース駆動が
取除かれ、これらの出力段をオフとする。かくし
て、PON回路１８２の出力は“１”となり、電
源が許容限度内にあることを表示する。 この時点において、ヒステリシス制御回路２３
０が作動を開始する。すなわち、電源が上昇して
いた間、ヒステリシス制御回路２３０のトランジ
スタ２３６はオン状態であり、トランジスタ２３
６がオン状態のときは、抵抗２０２の抵抗値は、
トランジスタ２３６がオフ状態のときのこの抵抗
２０２の抵抗値より小さいものと考えられる。 主出力制御トランジスタ２１４がターンオンす
る点はヒステリシストランジスタ２３６がターン
オフとなる点である。ヒステリシストランジスタ
２３６がターンオフすると、ライン１９０に僅か
電圧の上昇（ジヤンプ）を生じ、差動増幅器１８
６が主出力トランジスタ２１４をオン状態に保持
するような状態に差動増幅器１８６をラツチす
る。 PON回路の状態は、＋5V電圧がライン１９０に
供給される電圧により決まる低い方のスレシヨー
ルド値以下に低下するまで、この状態で安定状態
となり、主出力制御トランジスタ２１４はオン状
態、出力ドライバ２１６ないし２２８はオフ状態
を保持する。 電源故障状態において5V電源が低下し、ライ
ン１９０上の電圧がライン１８８上の基準電圧以
下に減少する場合は、差動増幅器１８６は主電源
制御トランジスタ２１４をターンオフさせ、これ
にともなつて、出力駆動段２１６ないし２２８は
ターンオン状態となる。 電源が低下したときはヒステリシストランジス
タ２３６はオフ状態にあつたので、PON回路１
８２の入力に供給される電圧は、電圧上昇作動状
態の間に電源が許容限度内にあることをPON回
路１８２が感知した電圧値に比し幾分低くならな
ければならない。 この差動またはヒステリシス作動を使用すると
きは、5V電源上の任意の雑音により回路内にな
んらかの発振を生じ、誤つた電源故障表示を行う
ことを禁止することができる。 第２５図示PON回路１８２は、その状態、す
なわち、“１”状態か“０”状態かを決めるた
め、PON回路により使用される２つの電圧に対
してきわめて正確な感知を与える。 これらの２電圧を正確に感知するため、PON
回路は種々の構成素子の初期トレランスに対して
補償能力を有するものでなければならず、また、
作動中の温度変化を補償しうるものでなければな
らない。PON回路１８２においては、その初期
トレランスのための補償を必要とする唯一の臨界
的構成部品はツエナーダイオード１９２であり、
抵抗１８８′を選定することによりこの補償を行
うようにしている。 また、温度補償を与えるため、ツエナーダイオ
ード１９２に受動形ツエナーダイオードでなく、
能動形ツエナーダイオードを使用するようにし、
さらに、差動増幅器１８６内の２つのトランジス
タに整合した対のトランジスタを選定し、かつ、
抵抗１９８′，２００′および２０２′に金属溝膜
抵抗を使用することにより効率的な温度補償を得
るようにしている。 各ポート部４３は第２０図および第１９図に符
号数字１７９で示す複数のラインを含む。このラ
イン群１７９は個別ライン２０１（16本のライン
により入力母線すなわちＩ母線を形成）、装置ア
ドレスライン２０３，出力母線ライン２０５（16
本）、テークオーナシツプライン２０７，ならび
にパリテイのような信号、Ｔ母線および特定ハー
ドウエア実現に必要な他の同種ラインを伝送する
一般ライン２０９を含む。 これらの特定ライン２０１，２０３，２０５，
２０７および２０９は第２１図に示すインターフ
エース共通論理部のブロツク図に同一数字で示し
たラインに対応するものであるが、インターフエ
ース共通論理部１８１はデバイスコントローラ４
１内のデユアルポート部４３の各々に関連するた
め、第２１図においては２組の各ラインを示して
ある。 第２１図において、インターフエース共通論理
部１８１はオーナシツプラツチ回路１８５（第１
９図をあわせ参照のこと）を含む。このオーナシ
ツプラツチ回路はライン２０７を介して
TAKE、OWNERSHIP（テークオーナーシツ
プ）信号１８１間の論理接続を決定する機能を有
する。 前述のように、テークオーナーシツプ
（TAKE OWNERSHIP）信号はポート部ハード
ウエアにより、Ｄ母線上のコマンド欄の特定作動
コードをもつたロードアドレスおよびコマンド
（LAC）Ｔ母線コマンドから抽出されるようにす
る。ポート部がチヤンネルからＴ母線上の機能
LACを受信すると、ポート論理部はＤ母線上の
コマンド欄（上位６ビツド）を調べ、コマンド欄
にテークオーナシツプ命令を規定するコードがあ
るときは、ポートハードウエアからオーナシツプ
ラツチ回路をセツトする信号を発生して、ポート
部をインターフエース共通論理部、したがつて、
デバイスコントローラの制御部に接続する。コマ
ンド欄がキル（kill）コマンドを規定する場合
は、ポート部ハードウエアはポート部のイネーブ
ルラツチ回路をクリアする信号を発生する。この
作動は、Ｄ母線上の装置アドレス欄がポート部の
装置アドレスジヤンパーと整合し、しかもコマン
ド期間中パリテイ誤りが検出されない場合にのみ
起る。すなわち、LAC上にパリテイ誤りが検出
された場合は、テークオーナシツプコマンド、キ
ルコマンド等を含むコマンド実行されない。 したがつて、テークオーナーシツプコマンドを
発生したＩ／Ｏチヤンネル１０９はデバイスコン
トローラ４１の制御を受けることになり、他のポ
ート部４３は論理的に切離される。また、テーク
オーナーシツプコマンドはデバイスコントローラ
の内部状態をハードクリアさせることができる。 オーナーシツプラツチ回路１８５の状態は、マ
ルチプレクサ２１１を介してどのポート部が情報
を通過させることができるかを決定する、オーナ
ーシツプラツチ回路１８５がいつたん所定の方向
に設定されると、前記ラツチ回路は他のポート部
によりテークオーナシツプコマンドが受信される
までその状態が保持される。また、Ｉ／Ｏリセツ
トライン（IORST）の肯定によつてデバイスコ
ントローラの内部状態がクリアされた後、他のポ
ート部にオーナシツプを与えるようにすることが
できる。 制御信号はオーナシツプレジスタ１８５の状態
により適当な１ポート部４３から選択され、マル
チプレクサ２１１により１組の制御ライン２１５
を介してデバイスコントローラの制御部１８７に
伝送されるようにする。また、データはライン２
０５を介して適当な１ポート部４３から選択さ
れ、データレジスタ２１３内にロードされ、出力
母線（Ｏ母線）２１７を介してコントローラに接
続されるようにする。 制御ライン２１５のうち若干数のライン２１５
Ａは、ライン２１９を介してコントローラから伝
送される情報をマルチプレクサ２２０で選択し、
入力母線（Ｉ母線）２０１によりポート部４３
（第２０図）、したがつて、プロセツサモジユール
３３のチヤネル１０９に戻す場合のマルチプレク
サ２２０の制御用として使用する。また、ライン
２２１は適当なポート部４３からＩ母線２０１，
したがつて、Ｉ／Ｏチヤネル１０９に装置アドレ
スを戻す。 第２２図は第１９図示データバツフア１８９の
詳細図である。 複数のデバイスコントローラ４１をマルチワー
ドバツフアとともに作動させ、周辺装置から比較
的低速度で情報を受信し、記憶速度またはそれに
近い速度でこの情報をプロセツサモジユールに伝
送するようにし、チヤネル帯域幅を最大限に使用
しうるようにしている。 バツフアの設計それ自体において重要なこと
は、デバイスコントローラ４１を相互に共同作動
させてチヤネル１０９へのアクセスしうるように
し、誤りの諸条件を避けられるようにすることで
ある。複数のデバイスコントローラ４１を適正に
共同作動させるため、いくつかの指針にしたがつ
てマルチワークバツフア１８９を構成している。
これらの指針には次のようなものが含まれる。 その１つは、チヤネル１０９に対してデバイス
コントローラが再接続要求（リクエスト）を行う
場合、データバツフアには、優先度の高いすべて
のデバイスコントローラ４１と優先度の低い１つ
のデバイスコントローラ４１をサービスするに充
分なバツフア深度（バツフア容量）を残しておく
ようにする必要があり、また、バツフアの残りの
深度（容量）を使いつくすことなく、再接続要求
の再接続待ちができるようにする必要がある。こ
れをバツフアスレツシユホールドと呼称し、第２
３図に略号Ｔで示す。 第２に、バツフアは、それがサービスを終つた
後、他の再接続要求をする前に、すべての低優先
度デバイスコントローラ４１のサービスを許容す
るに充分な時間待機しなければならない。これを
ホールドオフと呼称する。バツフア深度（第２３
図のＤ）はホールドオフ深度とスレツシユホール
ド深度の和である。 ホールドオフ深度およびスレツシユホールド深
度は複数の変数の函数である。これらの変数に
は、装置速度、チヤネル速度、記憶速度、再接続
時間、当該入出力母線上の高優先度のコントロー
ラの数、当該入出力母線上の低優先度のコントロ
ーラの数、ならびに許容可能な最大バースト長が
ある。 Ｉ／Ｏ母線上の高優先度のコントローラは、同
一Ｉ／Ｏ母線上のそれより低優先度の他のコント
ローラより多数のそれに関連する低優先度のコン
トローラを有し、したがつて、高優先度のコント
ローラには、低優先度のコントローラより大きい
ホールドオフ深度を必要とする。同様に、Ｉ／Ｏ
母線上の低優先度のコントローラはそれより高い
優先度のコントローラより大きなスレツシユホー
ルド深度を必要とする。コントローラ内のバツフ
ア１８９は、ホールドオフ要求が増大するにした
がつて、スレツシユホールド要求は減少し、スレ
ツシユホールド要求が増大するにしたがつてホー
ルドオフ要求が減少するという事実を利用して構
成している。これは、再接続要求がなされるスト
レスを可変とすることにより達成でき、実際のセ
ツテイングは特定のＩ／Ｏチヤネル形状内の高優
先度コントローラおよび低優先度コントローラの
特性により決めるようにしている。したがつて、
バツフア深度は、最悪の場合のスレツシユホール
ド深度と最悪の場合のホールドオフ深度の和では
なく、最悪の場合のスレツシユホールド深度要求
または最悪の場合のホールドオフ深度要求の最大
値とする。かくして、バツフア深度を最小にし、
かつ、バツフアを充填状態または空き状態とする
に必要な時間を短縮するようにしている。 第２３図はこれら種々のパラメータをグラフに
より表示したものである。図において、横軸は時
間を示し、縦軸は出力作動に対するバツフア内の
ワードを示す。 データは、まず第２３図の左上部の点Ｄ（この
点においては、バツフアはバツフア深度一杯に充
填されているものとする。）からスタートして、
傾斜−ＲDの線で示す速度で装置に転送され、バ
ツフア深度が傾斜線−ＲDとスレツシユホールド
深度線Ｔとの交点２２３で示すスレツシユホール
ド深度に減少するまで、再接続信号を生成するこ
となく、このデータ転送が続けられる。 この時点において、第２３図の横軸に記号で表
示したように、チヤネル１０９に対して再接続リ
クエストがなされる。 バツフアよりのデータの転送は、点２２５まで
傾斜線−ＲDで示す速度で続けられ、リクエスト
（要求）は高優先度デバイスコントローラ４１に
よりホールドオフされるが、２２５の点でリクエ
ストはＩ／Ｏチヤネル１０９により引継がれ、
Ｉ／Ｏチヤネルはこのデバイスコントローラに対
してその再接続リクエストシーケンスを開始す
る。 点２２７においては、最初のデータワードはチ
ヤネル１０９によりデバイスコントローラのバツ
フア１８９に伝送されており、次いで、チヤネル
１０９は傾斜ＲCの線で示す速度でバツフア１８
９にデータワードを転送する。 同時に、デバイスコントローラ４１は速度−Ｒ
Dでバツフアからデバイスワードを転送しつづけ
るので、バツフア１８９への入力の総合速度は、
バツフア点２２９で再び充填状態になるまで、傾
斜ＲC−ＲDの線で示すような速度となる。点２２
９において、バツフアは充填され、デバイスコン
トローラはチヤネル１０９から切離され、傾斜線
−ＲCで示す速度でデータ転送が続けられる。 第２３図の表示ｔrは、このデバイスコントロ
ーラのポーリングおよび選択、ならびに最初のワ
ードの転送に必要な時間を示す。これに関して
は、第１６図により再度後述することにする。 また、第２３図の符号Ｂはバースト時間を示
す。このバースト時間は動的パラメータである。
任意の特定のバーストの長さは、装置速度、チヤ
ネル転送速度、転送中の装置の数およびチヤネル
再接続時間に従属する。また、バーストに許容さ
れる最大時間は、必要とするバツフア深度を最小
にし、かつ高い装置転送速度に適応し、また同時
に転送できる装置の数に適応するようこれを選定
する。 第２２図は第２３図に示すホールドオフ要求お
よびスレツシユホールド要求を達成させうるよう
達成した本発明実施例によるバツフア１８９のブ
ロツクダイヤグラムである。 第２２図示バツフア１８９は入力バツフア２３
１、バツフアメモリー２３３、出力バツフア２３
５、入力ポインタ２３７、出力ポインタ２３９、
マルチプレクサ２４１、バツフア制御論理部２４
３（第２６図により後述する）、前記バツフア制
御論理部２４３に接続したマルチプレクサ２４
５、ならびにストレスカウンタ２４７を含む。 また、第２２図に示すように、入力バツフア２
３１には、２つのデータ入力ライン群（ライン２
１７および２４９）を供給する。１つのデータラ
イン群は１６の装置データ入力ライン２４９を含
み、他の入力ライン群は１６の出力母線ライン
（０母線ライン）２１７を含む。 次いで、これら２群の入力信号のいずれか一方
を入力バツフア２３１からライン群２５１を介し
てバツフアメモリー２３３に供給する。前記ライ
ン群は16本のライン２５１を含む。 データはバツフアメモリー２３３から取出さ
れ、ライン群２５３を介して出力バツフア２３５
に供給される。前記ライン群は16本のライン２５
３を含む。 出力バツフア２３５は、第２２図に記号で表示
するように、16本のライン群２１９を介してイン
ターフエース共通論理部１８１（第１９図および
第２１図参照）にデータを送り返し、16本のライ
ン群２５５を介して装置４５，４７（第１図示装
置４９，５１，５３を含む）にデータを送りかえ
す。 入力ポインタ２３７および出力ポインタ２３９
はマルチプレクサ２４１とともに以下のように機
能する。 入力ポインタ２３７は、入力バツフア２３１か
らバツフアメモリー２３３にデータが転送されて
いる際、マルチプレクサ２４１を介してバツフア
メモリー２３３に接続され、ワードを書き込むべ
き記憶場所を決定する機能を有する。また、出力
ポインタ２３９は、バツフアメモリー２３３から
出力バツフア２３５にデータが転送されている
際、マルチプレクサ２４１を介してバツフアメモ
リー２３３に接続され、ワードを取出すべき記憶
場所を決定する機能を有する。 第２２図および第２６図に示すバツフア制御論
理部２４３の目的は、バツフア１８９に置かれる
ストレスを追跡し続けることである。これに関し
ては、バツフアの充填状態または空き状態の度合
いは、プロセツサモジユールに関する転送の方向
（入力か出力か）とあいまつて、ストレスの程度
を決定する。ストレスは装置がバツフアにアクセ
スする場合は増加し、チヤネルがバツフアにアク
セスする場合は減少する。 また、第２２図および第２６図示装置におい
て、ストレスカウンタは入力上の０ないし15の増
加ストレス測定し、出力上の０ないし15の減少ス
トレスを測定する。また、他の実施例（図示を省
略）の場合には、バツフア制御論理部において転
送の方向を付加し、２つの新しいラインによりポ
インタ２３７および２３９にアクセスさせるよう
にし、ストレスカウンタは常に増加ストレスを測
定するよう形成している。 第２２図において、チヤネルリクエストライン
２１５（第２１図をも参照のこと）および装置リ
クエストライン２５７（デバイスコントローラの
制御部分１８７から到来する）はアサートされ
て、バツフア１８９へのアクセスを表示する。 マルチプレクサ２４５は、プロセツサモジユー
ルに関する転送の方向（入力か出力か）にもとず
き、バツフア充填を増加させるリクエスト（要
求）としてこれらのラインの１つを選択し、バツ
フア充填を減少させるリクエスト（要求）として
他のラインを選択する。 バツフア充填を増加させるため選択されたライ
ンは、適当なデータライン２４９または２１７
（第２２図参照）よりのデータをライン２５９を
介して入力バツフア２３１にロードするためにも
使用される。 チヤネルおよび装置は、同時にバツフア１８９
にアクセスすることができ、バツフア制御論理部
２４３は一時に１つのリクエスト（要求）をサー
ビスする。バツフア制御論理部２４３はサービス
のため、ライン１つを選択してバツフア制御論理
部２４３が最初のリクエストのサービスを終るま
で、他のラインをホールドオフし、その後におい
て他のリクエストをサービスする。 バツフア制御論理部２４３によるリクエストの
サービスには次のようなものがある。 まず、始めに、バツフアメモリー２３３への転
送か、バツフアメモリー２３３からの転送かとい
う転送方向を決定し、マルチプレクサ２４１を介
して入力ポインタ２３７または出力ポインタ２３
９を選定するに適したものとして、マルチプレク
サ２４１に接続したライン２６１を主張する。 第２に、出力リクエストに際して、バツフア制
御論理部２４３はライン２６３を主張し、これに
より次の３つの事柄を行わせる。すなわち、 (A) バツフア制御論理部２４３は入力バツフア２
３１よりのワードを入力ポインタ２３７および
マルチプレクサ２４１により決められたバツフ
アメモリー２３３の記憶場所に書込む。 (B) バツフア制御論理部２４３はストレスカウン
タ２４７を増加させる。 (C) バツフア制御論理部２４３は入力ポインタ２
３７を増加させる。 第３に、出力転送に際して、バツフア制御論
理部２４３はライン２６５を主張し、これによ
り次の３つの動作を行わせる。すなわち、 (A) バツフア制御論理部２４３は出力ポインタ２
３９およびマルチプレクサ２４１により決めら
れるように、バツフアメモリー２３３から続出
されているワードを出力バツフア２３５に書込
む。 (B) バツフア制御論理部２４３はストレスカウン
タ２４７を減少させる。 (C) バツフア制御論理部２４３は出力ポインタ２
３９を増加させる。 ストレスカウンタ２４７は、第２２図に記号で
表示したように、バツフア１８９がいつ充填状態
Ｄになつたか、あるいはバツフアがいつスレツシ
ユホールド深度Ｔになつたかを決定する。 ストレスカウンタの出力はこれを解読した後、
解読値の任意の１つを使用して、バツフアがスレ
ツシユホールド深度にあることを規定することが
できる。本実施例においては、ワイヤジヤンパー
を用いて16の可能なストレス値の１つを選択し、
バツフア１８９上のストレスがその値に達したと
き、チヤネル１０９に対して再接続リクエストを
行うようにしている。 デバイスコントローラの制御部分１８７は、第
２３図に記号に対応するこれら３つの信号を用い
て、関連するライン１４５（第１４図および第１
２図参照）および１５９（第１４図および第１２
図参照）を介して再接続リクエストおよび切断リ
クエストを行う。 第１４図および第１２図に示すライン１５９を
介して伝送されるSTI（ストツプイン）信号はバ
ツフア深度Ｄ、バツフアの充填状態または空き状
態、および転送の方向に関係し、第１４図および
第１２図に示すライン１４５を介して伝送される
RCI（再接続イン）信号は第２２図示ストレスカ
ウンタ２４７よりスレツシユホールド深度Ｔ表示
に関係する。したがつて、バツフア１８９が最小
ストレス状態（出力において充填状態、入力にお
いて空き状態）となつたとき、STI信号を主張
し、この信号により、デバイスコントローラ４１
がバーストデータ転送を終らせようと欲している
ことをチヤネル１０９に報知する。また、バツフ
ア１８９がそのスレツシユホールド値を通過する
とき、バツフアはライン１４５上のRCI信号を主
張し、この信号により、バツフアがデータバース
トの転送を欲していることを表示する。 第２６図は第２２図示バツフア１８９のマルチ
プレクサ２４５、バツフア制御論理部２４３およ
びストレスカウンタ２４７の詳細図である。 第２６図において、マルチプレクサ２４５は２
組のゲート２４５Ａ，２４５Ｂ、リクエストフリ
ツプフロツプ２６７Ａ，２６７Ｂ、クロツクフリ
ツプフロツプ２６９、リクエスト同期フリツプフ
ロツプ２７１Ａ，２７１Ｂ、優先度決定ゲート２
７３およびリクエスト実行ゲート２７５Ａおよび
２７５Ｂにより表示してある。 ストレスカウンタ２４７は、第２６図に記号で
表示するようにカウンタ部２４７Ａおよびデコー
ダ部２４７Ｂを含む。 また、第２６図に示すように、２組のゲート２
４５Ａおよび２４５Ｂはチヤネルリクエスト信号
（ライン２１５）および装置リクエスト信号（ラ
イン２５７ならびに読取りおよび書込み信号を使
用して、チヤネルまたは装置のいずれかバツフア
１８９にデータを一時記憶しており、バツフア１
８９からデータを取出しているかを決定する機能
を有する。 リクエストフリツプフロツプ２６７Ａおよび２
６７Ｂは制御論理部がリクエストのサービスを終
るまで、リクエストを記憶する機能を有する。 クロツクフリツプフロツプ２６９は、リクエス
ト同期フリツプフロツプ２７１Ａ，２７１Ｂおよ
びリクエスト実行ゲート２７５Ａ，２７５Ｂによ
り使用される２相クロツク信号を発生する。 リクエスト同期フリツプフロツプ２７１Ａおよ
び２７１Ｂはクロツク発生フリツプフロツプ２６
９に対するリクエストを同期させ、実行リクエス
トを安定させる機能を有する。 優先度決定ゲート２７３は実行リクエストの１
つをピツクアツプし、他のリクエストをホールド
オフさせる働きをする。 また、リクエスト実行ゲート２７５Ａおよび２
７５Ｂは同期したリクエストにより種々のリクエ
ストを実行させる機能を有する。 ライン２６３および２６５上の各出力信号は、
前述のように、ストレスカウンタを増加、減少さ
せ、バツフアメモリーまたは出力バツフアを更新
し、入力ポインタまたは出力ポインタを更新する
というような種々の機能を実施する。 さらに、各信号は第２６図に示すライン２７７
Ａおよび２７７Ｂを介して適当なリクエストフリ
ツプフロツプをクリアする機能を有する。 前述のように、第１５図、第１６図および第１
７図は、Ｉ／Ｏシステムの３つの作動シーケンス
を示す。 Ｉ／Ｏシステムの作動において、プロセツサモ
ジユール３３とデイスク４５のような特定装置間
における平常のデータ転送には、転送を開始させ
るEIOシーケンスを含む。 EIO命令は特定のデバイスコントローラおよび
装置を選択し、遂行すべき作動を規定する。 デバイスコントローラ４１は、デバイスコント
ローラ４１と特定装置間のＩ／Ｏチヤネルを始動
させる。 すなわち、デバイスコントローラ４１は周期的
にチヤネル１０９に再接続を行い、デバイスコン
トローラ４１とチヤネル１０９間にデータの転送
を行うようにする。周期的に再接続を行うように
したのは、チヤネルから装置へ、あるいは装置か
らチヤネルへのいずれに対してもデータの転送を
行いうるようにするためである。 データの転送が終了すると、デバイスコントロ
ーラ４１はCPU１０５に割込みを行い、前記
CPU１０５IIOまたはHIIOシーケンスを発出して
これに応答する。 IIOシーケンスは割込み中の装置と転送が終了
した状態が一致することを決定する。 HIIOシーケンスは、高優先度Ｉ／Ｏ割込みに
応じて発出されることを除いては、IIOシーケン
スと同様である。 “Ｉ／Ｏ実行”CPU命令（EIO命令）は第１５
図に示すＴ母線状態変化により定義される。 第１５図の一番左側に示す最初の状態は非作動
（NOP）状態またはアイドル状態であり、その他
の状態は、第１８図に対応する略号で示した次の
状態、すなわち、ロードアドレスおよびコマンド
（LAC）、ロードパラメータ（LPRM）、リードデ
バイスステータス（RDST）、デイセレクト
（DSEL）およびアボートインストラクシヨン
（打切り命令、ABTI）と同じものである。 第６図、第７図および第８図に示す状態変化図
の場合と同じく、実線矢印は状態変化を示し、点
線矢印は状態変化が起る前に起らなければならな
い状態を示す。 第１５図に示すEIO命令およびその実行は、
CPU１０５のマイクロプロセツサ１１３（第１
２図参照）の直接制御のもとに行われるようにす
る。 このCPU始動は、第１５図においては、ライ
ン１１７により状態マシンにより状態マシンに伝
送される形で示してある。この始動信号はＴ母線
がアイドル状態のみ受入れられるようにする。 CPU始動信号がいつたん供給されると、Ｔ母
線はNOP（アイドル）状態からLAC状態に進
む。 LAC状態またはLAC機能においては、CPU１
０５内のレジスタスタツク１１２の最上部からワ
ードが取出され（第１２図参照）、Ｄ母線１６１
（第１４図参照）上に導出されるようにする。 このワードは、前述のように、特定デバイスコ
ントローラ４１および特定の周辺装置４５，４
７，４９，５１または５３（第１図参照）を選択
するのに使用するほか、実行すべき作動を規定す
るためにも使用する。 Ｔ母線は、次のＴ母線サイクルにLPRM状態に
進む。 ロードパラメータ（LPRM）状態においては、
CPU１０５（第１２図参照）内のレジスタスタ
ツクの最上部のすぐ下にあるワードがＩ／Ｏチヤ
ネル１０９を介してＴ母線１６１（第１４図参
照）上に供給され、前のLAC状態の間に選択さ
れたデバイスコントローラ４１に伝送されるよう
にする。 第１５図に点線矢印で示すようなハンドシエー
クサイクルの終了時には、Ｔ母線はRDST状態に
進む。この状態においては、デバイスコントロー
ラ４１は装置ステータス（選択された特定の装置
のステータスおよび当該装置の状態を記述する信
号のセツトを含む。）をデバイスコントローラ４
１からCPUに戻し、これをCPU１０５内のレジ
スタススタツク１１２の最上部に一時記憶させ
る。 ロードパラメータ（LPRM）状態およびリード
デバイスステータス（RDST）状態の間には、若
干の誤りが発生する可能性がある。これらの誤り
には、パリテイ誤り、ハンドシエークタイムアウ
ト（時間切れ）およびステータスワード内の誤り
表示が含まれる。なんらかの誤りが発生した場合
には、Ｔ母線マシン１４３（第１３図）はRDST
状態から打切り命令（ABTI）状態に進む。 ABTI状態は、Ｉ／Ｏチヤネル１０９を介して
デバイスコントローラを通過した前のLAC情報
およびLPRM情報を無視するようデバイスコント
ローラ４１に命令し、次いで、Ｔ母線（チヤネ
ル）はNOP（アイドル）状態に戻る。 第１５図の上部分岐部に点線矢印１１４で示す
ように、RDST状態の後、誤りが検出されなかつ
た場合はＴ母線はデイセレクト（DSEL）状態に
進む。 Ｔ母線がDSEL状態にあるときは、デバイスコ
ントローラ４１はその選択ラツチ回路１７３をク
リアして、それに対して発出される命令（LAC
状態の間にはデバイスコントローラを通過する）
に応答し、Ｔ母線はNOP（アイドル）状態に戻
る。 Ｉ／Ｏシステムの作動時には、非同期モードで
発生する状態リクエスト信号が存在する。例え
ば、再接続信号は、チヤネルがデータをコントロ
ーラに転送することをリクエストするため、EIO
シーケンス後に生成され、また、デバイスコント
ローラ４１は種々の異なる条件、すなわち、EIO
シーケンスの終了を報知するという条件、あるい
は周辺装置における異常状態を報告するという条
件のもとで割込みリクエストを主張する。 装置リクエストラインは特定のＩ／Ｏ母線３９
に接続されたすべてのデバイスコントローラのポ
ート部４３に共通である。 チヤネル１０９はラインRCI（第１４図の１４
５）を介して行われる再接続リクエストに応答
し、また、CPU１０５は、IIOシーケンスに
LIRQライン１４７（第１４図参照）を介してな
されるリクエストに応答し、HIIOシーケンスに
HIRQライン１４９を介してなされるリクエスト
に応答する。 チヤネル１０９またはCPU１０５が装置リク
エスト信号に応じて行う第１の事柄は、それがリ
クエストを主張している最高優先度のデバイスコ
ントローラであることを決定することである。す
なわち、チヤネル１０９に対して同時にリクエス
トを主張しているデバイスコントローラ４１は複
数個存在しうるため、チヤネルは所定の優先順位
計画にしたがつて特定のデバイスコントローラを
選択する。 本発明実施例においては、３２までのデバイス
コントローラ４１を単一のチヤネル１０９に接続
することが可能である。 32個のデバイスコントローラは16ビツドデータ
母線１６１を使用して、これらをスターポーリン
グ状に接続し、さらに、１つの付加的ライン１５
１を使用して32のデバイスコントローラをそれぞ
れ16のコントローラよりなる２つの群に分割して
いる。16のデバイスコントローラの１つの群と他
の群との間には、優先度を割当て、さらに、各群
内の16のデバイスコントローラ間にも優先度を割
当てる。この場合、ポーリングシーケンスの間に
Ｄ母線のビツド零に応答する装置は、ランク内で
最高の優先度を有し、ビツド１５に応答する装置
は最低の優先度を有するものとする。 ここで留意すべきことは、以下に説明しようと
しているポーリングには、第１６図および第１７
図に関する状態記述が含まれるほか、各図の選択
（SEL）状態の間に起るハンドシエークが含まれ
るということである。 第１６図および第１７図において、チヤネル１
０９はランクラインを０にセツトし、レスポンス
が再接続リクエストに対するものである場合は、
Ｔ母線機能RPOL（第１６図）を与え、一方、
CPU１０５は、それがIIOシーケンスに応答して
いる場合、LPOL（第１７図）Ｔ母線機能を与
え、HIIOシーケンスに応答している場合、
HPOL Ｔ母線機能を与える。この点が、ポーリ
ングに関する第１６図（チヤネル応答）と第１７
図（CPU応答）の唯一の主要な相違点である。 第１６図において、また、RCIライン１４５
（第１４図参照）の主張に対するチヤネル１０９
の応答において、ランク零に応答することが未定
の再接続リクエストをもつたすべての装置がＤ母
線上に１ビツトレスポンスを置く。すなわち、こ
れらすべての装置がランク内のそれぞれの優先度
に対応するＤ母線１６１の１つのラインを主張す
ることになる。 チヤネル１０９は優先度決定レジスタ１３５
（第１３図参照）にＤ母線応答信号を転送する。
この優先決定レジスタ１３５の出力は、前述の優
先順位計画にしたがつて、どのデバイスコントロ
ーラが最高の優先度を有するかを決定し、かつ、
接続されたデバイスコントローラによるランク零
を主張（アサート）するビツドがある場合、Ｄ母
線１６１上に適当なビツドを送り返す（アサート
バツクする）。 優先度決定レジスタに対してランク零の応答を
主張している装置が１つ以上存在する場合には接
続されたすべてのデバイスコントローラに対して
Ｔ母線上の選択（SEL）機能とともに優先度決定
レジスタの出力が供給され、そのランク零の優先
度が優先度決定レジスタの出力とマツチするデバ
イスコントローラがそれを選択ビツド１７３にセ
ツトし（第１９図参照）、かくして、当該ポート
部は、シーケンス内の次の状態に応答する。これ
が、第１６図にランク零のRPOLで示す状態から
選択（SEL）状態に進む実線矢印で示した作動モ
ードである。 ランクラインが零に等しいとき被応答装置が存
在しないことを優先度決定レジスタ１３５が決定
した場合は、チヤネル１０９はランクライン１に
セツトし、再度RPOL Ｔ母線コマンドを発す
る。次に、優先度決定レジスタがランク１でレス
ポンスが起つたことを決定した場合には、チヤネ
ル１０９は前と同じようにＴ母線選択機能を主張
する。 しかしながら、優先度決定レジスタがランク１
でレスポンスがなかつたことを決定した場合は、
チヤネルは第１６図に状態NOPで示すアイドル
状態に戻る。 この後者の場合は、１つのポート部４３に発生
しうる障害の事例で、この場合、システム３１は
他のポート部４３を介して当該特定デバイスコン
トローラにアクセスさせる。 前述のように、CPU１０５により始動される
IIOまたはEIIOシーケンスに応じて行われる優先
度決定レジスタの作用は、デバイスコントローラ
４１からライン１４５に供給される再接続イン信
号（RCI信号）に応じてチヤネルにより始められ
る再接続シーケンスに対する優先度決定レジスタ
１３５のレスポンスと同様である。 第１６図において、再接続シーケンスは、リク
エストを行つている最高優先度デバイスコントロ
ーラ４１を再接続するため前述のポーリングシー
ケンスとともに始まる。 再接続シーケンスにおける次のステツプは、装
置アドレス比較器１９３内にある実際のデバイス
コントローラ番号を決定することである。前述の
ように、装置アドレス比較器１９３は物理的デバ
イスコントローラ番号を決定するためのジヤンパ
ーを含む。これらは、特定ポート部を決定するた
めEIOシーケンス中にLAC Ｔ母線機能に関して
使用したものと同じである。再接続シーケンスに
おいて、上記のジヤンパーにより決められるアド
レスは、この装置用のバツフア記憶域を規定する
テーブルにアクセスさせるため、Ｔ母線RAC状
態の間にＤ母線を介してＩ／Ｏチヤネルに戻され
る。 また、このほか、転送の方向（すなわち、プロ
セツサモジユールに対する入力転送か、出力転送
か）を決定することも必要である。リクエストさ
れた転送の方向と装置アドレスを決定するため、
チヤネルはRAC Ｔ母線機能を主張し、デバイス
コントローラ４１はデバイスコントローラアドレ
スと転送方向をチヤネルに戻す。 チヤネルはデバイスコントローラ４１により戻
された装置アドレスを使用して、この特定デバイ
スコントローラおよび装置に対するメモリー１０
７内のバツフア記憶域１３８を規定するＩ／Ｏ制
御テーブル（IOC）１４０（第１２図）内の２ワ
ードエントリー（１４２）にアクセスする。 ２ワードエントリー１４２のフオーマツトは第
１２図の拡大図に示すとおりで、第１２図におい
ては２ワードの各欄の詳細を図示してある。 IOCテーブル１４０内には、特定プロセツサモ
ジユール３３に関するＩ／Ｏ母線３９に接続した
32個の各デバイスコントローラ４１の８つの各装
置に対する２ワードエントリー１４２を含み、各
プロセツサモジユール３３はそれ自体のIOCテー
ブルを有する。 各２ワードエントリーは、主メモリー内のバツ
フア記憶場所および特定装置への特定データ転送
中における任意の特定時間に転送すべきバツフア
記憶域の残りの長さを記述する。したがつて、第
１２図に記号で表示するように、上側のワード
は、それとの間にバーストにより転送を行う転送
アドレスを規定し、また、下側のワードはバツフ
ア記憶域の残りの長さを規定するバイトカウント
ならびに転送の状態（ステータス）を規定する。 転送の状態（ステータス）を表わす欄は保護ビ
ツドＰとチヤネル誤り欄CH ERRを含む。チヤ
ネル誤り欄は７までの番号を付した誤りの任意の
１つを表示するよう設定可能な３つのビツドを含
む。 転送アドレスおよびバイトカウントは各再接続
およびデータ転送シーケンス（バースト）の終了
時にIOCテーブル１４０において更新されるよう
にする。各バーストの終了時には、転送アドレス
はカウントアツプされ、バイトカウントはカウン
トダウンされるようにする。その量はバースト期
間中に転送されるバイト数を反映する。 また、第２のワード（下側のワード）は、(1)再
接続およびデータ転送シーケンス中に偶々起つた
任意の誤りを爾後における分析のため報知する
欄、(2)メモリー１０７のバツフア記憶域を書込み
が行われず読取り専用とするよう規定するための
保護ビツドを含む。 保護ビツドはデバイスコントローラ４１の障害
からプロセツサメモリーを保護する働きをする。
すなわち、リードアドレスおよびコマンド
（RAC）Ｔ母線機能の間に、デバイスコントロー
ラ４１がチヤネル１０９への転送方向に戻つたと
き、デバイスコントローラ４１内の障害により、
デバイスコントローラが誤つて入力転送を規定す
るおそれがある。この場合には、チヤネルはIN
状態に進み、デバイスコントローラからメモリー
にデータを転送することになり、バツフア１３８
内のデータを失う可能性がある。保護ビツドは、
チヤネルがこのバツフア記憶域に書込まないこと
をプログラムに規定させることを可能にする。す
なわち、この場合、装置は出力転送のみを規定す
ることができる。 転送アドレスは論理径路１３９Ｂ（第１２図参
照）を規定する。 チヤネルはチヤネルメモリーアドレスレジスタ
１２９（第１３図参照）内に転送アドレスを一時
記憶させ、キヤラクタカウントレジスタ１３１
（第１３図参照）内にバイトカウントを一時記憶
させる。 チヤネルは、第１６図に示すLAC状態の間に
チヤネルが装置から検索した転送の方向に応じ
て、Ｔ母線をIN状態またはOUT状態のいずれか
に置き、論理径路１３９Ｃ（第１２図参照）を規
定するため、チヤネルメモリーアドレスレジスタ
１２９を使用して、デバイスコントローラ４１と
メモリー１０７間にデータの転送を行わせる。ま
たチヤネルメモリーアドレスレジスタ１２９およ
びキヤラクタカウントレジスタ１３１は、バース
ト期間中に各ワードが転送される際更新されるよ
うにし、将来ともも転送すべきキヤラクタの数お
よびバツフア内の次のアドレスに反映させるよう
にする。また、バーストの終了時には、チヤネル
メモリーアドレスレジスタ１２９およびキヤラク
タカウントレジスタ１３１の内容はIOCテーブル
１４０内に書込まれるようにする。 以下、動作について説明すると、入力転送に際
しては、装置からチヤネルに転送される各ワード
に対して、チヤネル１０９は前述のハンドシエー
ク機構により、ワードを受入れ、Ｉ／Ｏデータレ
ジスタ１２７（第１３図参照）内にこれを一時記
憶した後、論理径路１３９Ｃ（第１２図参照）に
より決められたメモリー内のバツフア記憶域に前
記ワードを転送する。 また、出力転送に際しては、チヤネル１０９は
バツフア記憶域から論理径路１３９Ｃを介してワ
ードを取出し、これをチヤネルメモリーデータレ
ジスタ１２５に転送する。次いで、チヤネルは
Ｉ／Ｏデータレジスタ１２７（第１３図参照）に
ワード転送し、デバイスコントローラとハンドシ
エークして、ワードをそのインターフエースデー
タレジスタ２１３に受入れさせる。 また、チヤネルによりＩ／Ｏデータレジスタ１
２７内のワードを装置に対してハンドシエークさ
せ、同時に、メモリー１０７から転送中の次のワ
ードをリクエストし、かつ受入れて、これをチヤ
ネルメモリーデータレジスタ１２５に一時記憶さ
せるようなパイプライン構成によりＩ／Ｏチヤネ
ルの高速転送を可能にすることができる。この場
合装置に対してワードを送出するには、メモリー
よりワードを装置に対して受入れるのと同じ時間
を必要とするため、上記のような２つの作動をオ
ーバーラツプさせることができる。 また、各ワードには２つのバイトが存在するの
で、バースト期間中には、チヤネルは転送される
すべてのワードに対してキヤラクタカウントレジ
スタを２だけ減少させる。 バースト転送は、通常の状態あるいは誤り状態
の２つの方法で終了させることができる。 この通常状態による転送の終了には２つのケー
スが考えられる。 第１の作動状態においては、キヤラクタカウン
トレジスタ１３１が転送すべく残されている１ま
たは２バイトのカウントに達し、この位置におい
て、チヤネルは転送の終りに到達したことを表示
するEOT信号（第１４図のライン１６５）を主
張する。すなわち、カウントが１に達した場合
は、チヤネルはEOT信号およびPAD OUT信号
（第１４図のライン１６７）を主張し、奇数バイ
トにより転送の終了を表示する。また、キヤラク
タカウントが２に達した場合は、チヤネルは
EOT信号を主張する。ただし、この場合には、
母線上の両バイトが有効であるためPAD OUT信
号（第１４図のライン１６７上のPADO信号）を
必要としない。 いずれの場合にも、デバイスコントローラ４１
はライン１５９（第１４図参照）上のSTI（スト
ツプイン）信号を主張することにより応答する。
また、デバイスコントローラ４１は、チヤネルが
PADO（PAD OUT）信号を主張した場合には、
ライン１６９（第１４図）上のPAD IN
（PADI）信号をも主張する。 要するに、この転送終了時の第１のケースの場
合、転送は、バーストでなく、チヤネル１０９に
より終了させられる。 もう１つの通常の終了状態は、デバイスコント
ローラ４１がチヤネルSVO（サービスアウト）
信号に応じてSTI（ストツプイン）信号を主張す
ることによりバーストを終らせる場合で、これは
バツフア１８９（第１９図）参照）が第２３図に
点２２９で示すように最小ストレスの状態に到達
したことを意味する。 STI（ストツプイン）信号は出力転送または入
力転送に際して起りうる。 入力転送に際しては、デバイスコントローラ４
１が転送のみならずバーストをも終らせようと欲
する場合にデバイスコントローラ４１はSTI（ス
トツプイン）信号を主張し、さらに最後のワード
上の奇数バイトを表示するため、PAD IN
（PADI）信号をも主張することができる。 第１６図に示すように、OUTおよびINを丸印
で囲んで表示した出力転送または入力転送のいず
れかの場合に、誤りのない状態（STIまたは
EOT）で転送が終了したときは、チヤネル１０
９は、前述にように、IOCテーブルエントリーを
更新し、第１６図に示すアイドル（NOP）状態
に戻る。 また、前述したように、転送は誤り状態によつ
ても終了させることができる。 バースト期間中、誤りが発生するケースとして
は次のようなものが考えられる。 第１は、前述のようにIOCテーブル内にその保
護ビツトがセツトされているバツフアに対してデ
バイスコントローラが入力転送をリクエストする
場合である。 第２はデバイスコントローラ４１がチヤネル１
０９よりのPAD OUT（PADO）信号に応じて
PAD IN（PADI）信号を戻さない場合である。 第３は、チヤネル１０９がＤ母線１６１上のパ
リテイ誤りを検出しない場合である。 第４は、デバイスコントローラ４１が、ハンド
シエークに関連して前述したような割当時間内に
チヤネル１０９よりのSVO（サービスアウト）
信号に応答しない場合である。 また、第５は、IOCテーブルエントリーにより
規定されたバツフア記憶域が、そのマツプマーク
の欠如しているページに交叉（クロス）する場合
である（メモリーシステムのマツピング機構に関
する記述を参照のこと）。 第６は、再接続インおよびデータ転送シーケン
ス中にメモリーアクセスしながらマツプにアクセ
スする際にパリテイ誤りが検出する場合で、これ
については、メモリーシステムのパリテイ誤りチ
エツクに関する記述を参照されたい。 また、第７はチヤネル１０９がメモリーにアク
セスするとき、メモリーシステムが訂正不能パリ
テイ誤りを検出する場合で、これについては、こ
のパリテイ誤りチエツクに関するメモリーシステ
ムの記述を参照されたい。 上記のような誤り状態が起つた場合、チヤネル
１０９は第１６図に示すようにデータ転送打切り
（ABTD）状態に進み、デバイスコントローラ４
１に対して、誤りが発生し、データ転送を打切る
べきことを命令し、次いで、チヤネル１０９は第
１６図にNOPで示すアイドル状態に戻る。 誤りが発生したときは、チヤネル１０９はIOC
テーブルエントリーを更新して、前述のように
IOCテーブルエントリーの第２ワードの誤り欄に
前述の７つの誤りの１つを示す誤り番号を与え
る。 したがつて、単一誤りが発生した場合は、当該
誤り番号がIOCテーブルエントリーの誤り欄に入
れられ、１つ以上の誤りが発生した場合は、チヤ
ネル１０９は回復する可能性の最も少ない誤りを
選択し、その誤りの番号のみをIOCテーブルエン
トリの誤り欄に入れる。 また、このほかに発生する可能性のある他の形
式の誤りがある。すなわち、IOCテーブル内のカ
ウントワードが零のとき、デバイスコントローラ
４１はチヤネルに再接続しようとする。この場
合、チヤネルはデバイスコントローラに再接続を
させず、第１６図に関して前述したようなシーケ
ンスを進めるが、IOCテーブル内のカウントワー
ドが零であることをチヤネルが決定したときは、
チヤネル１０９は直ちに打切り（ABTD）状態に
進む。このことは、故障中の装置によりプロセツ
サメモリーに過度に書込みが行なわれないよう保
護を与える。 特定装置に対するIOCテーブルエントリ１４２
第２ワードのバイトカウントにおいてカウントが
零であり、かつ、デバイスコントローラ４１がチ
ヤネル１０９に再接続しようとする場合には、チ
ヤネル１０９は上述のように、デバイスコントロ
ーラ４１に対して打切り（ABTD）命令を発し、
２ワードエントリ１４２のチヤネル誤り欄を零の
ままにする。 次いで、デバイスコントローラ４１は、データ
打切り（ABTD）Ｔ母線機能に応じ、チヤネル１
０９に対してラインHIRQまたはLIRQ（第１４
図に示すライン１４９または１４７）を介して割
込みリクエストを行う。 デバイスコントローラ４１は、これら２つのラ
インを介して任意の時間に割込みリクエストを行
うことができる。 割込みは、通常、チヤネルよりの打切り
（ABTD）、あるいは、デバイスコントローラ４１
または接続装置内の誤り状態によりデータ転送が
終了したことを示し、もしくは、デバイスコント
ローラまたは接続装置内に特別な状態が起つたこ
とを示す。例えば、電源が供給され、電源が許容
レベルにあることをPON回路が表示したとき、
デバイスコントローラはプロセツサモジユールに
割込みを行い、電源がオフまたは故障で、これま
でPON回路によりセツトされていたため、その
内部状態がリセツト状態であることを示す。 プロセツサモジユール３３内で進行中のプログ
ラムは、割込みに応じて、Ｉ／Ｏ母線３９を介し
てＩ／Ｏ問合せ命令（IIO）または高優先度Ｉ／
Ｏ問合せ命令（HIIO）を発する。 IIO命令は低優先度Ｉ／Ｏ割込みに応じて、低
優先度割込リクエスト（LIRQ）ライン１４７第
１４図参照）上に発出される命令であり、また、
HIIO命令は高優先度Ｉ／Ｏ割込み応じて高優先
度割込みリクエスト（HIRQ）ライン１４９（第
１４図参照）上に発出される命令である。 マイクロプロセツサ１１３（第１２図参照）
は、チヤネル制御論理部１４１およびびデータ径
路論理部１２３の制御を受け、EIO，IIOまたは
HIIO命令を実行する。 これらの命令に対するシーケンスは第１７図に
示すとおりで、シーケンスは前述のようにポーリ
ングシーケンスとともにスタートする。 すなわち、IIO命令は、Ｔ母線機能低優先度割
込みポーリング（LPOL）を用いて、シーケンス
内でポーリングを行い、また、HIIO命令はＴ母
線機能高優先度割込みポーリング（HPOL）を用
いて、シーケンス内でポーリングを行う。 前述したように、ポーリングシーケンスは、第
１７図に示すＴ母線機能選択（SEL）を用いて適
当なデバイスコントローラを選択することにより
終了する。 かくして選択された適当なデバイスコントロー
ラ４１は最も高い優先度を有し、かつ割込みリク
エストを行つている当該デバイスコントローラで
ある。 シーケンスは第１７図に示すRIC（リードイン
タラプトコーズ）Ｔ母線機能に進み、デバイスコ
ントローラ４１はＤ母線１６１（第１４図参照）
上に装置従属ステータスを戻すことによりRIC
Ｔ母線機能に応答する。 ここで、マイクロプロセツサ１１３（第１２
図）はＤ母線１６１からステータスを読取り、こ
れをレジスタスタツク１１２（第１２図）の最上
部に一時記憶させる。 次いで、シーケンスは第１７図に示すRIST
（ワード割込みステータス）Ｔ母線機能に進み、
デバイスコントローラ４１は、デバイスコントロ
ーラ番号、ユニツト番号および４つの専用ステー
タスビツトをＤ母線上に戻すことにより、この
RIST Ｔ母線機能に応答する。 ４ビツトステータス欄のビツトの２つは、それ
ぞれ、打切り（ABTD）およびパリテイ誤りを表
示する（このパリテイ誤りは再接続およびデータ
転送シーケンスの間に発生する）。 マイクロプロセツサ１１３はＤ母線の内容、す
なわち、コントローラ番号、装置番号および割込
みステータスのコピー（写し）をとり、前記Ｄ母
線の内容をレジスタスタツク１１２の最上部に一
時記憶させる。 シーケンス期間中に誤りが発生しなかつた場合
には、シーケンスはDSEE（デイセレクト）状態
に進んで、デバイスコントローラ４１をデイセレ
クト（選択を解く）し、次いで、シーケンスは、
第１７図の上の線で示すようにアイドル
（NOP）状態に進む。 これに対して、誤りが発生した場合には（この
誤りはチヤネルにより検出されたパリテイ誤りま
たはハンドシエークタイムアウトである）。チヤ
ネルは第１７図に示すように、RIST状態から
ABTI（打切り命令）状態に進んで、デバイスコ
ントローラ４１をデイセレクトし、次いで、チヤ
ネル１０９は第１７図の下の線で示すようにアイ
ドル（NOP）状態に戻る。 前述のように、プロセツサモジユールとＩ／Ｏ
装置間のＩ／Ｏ作動は、標準的には、EIOシーケ
ンスで始まり、若干数の再接続およびデータ転送
シーケンスが続き、IIOシーケンスで終るような
シーケンス群よりなる。これらのシーケンスは、
複数の異なるＩ／Ｏ作動からインターリーブさせ
ることができるので、見掛け上、複数の装置によ
るＩ／Ｏの同時作動を与えることができ、したが
つて、多数の装置を同時にアクセスさせることが
可能となる。この場合の正確な装置の数は、チヤ
ネル帯域幅と各装置により使用される実際の帯域
幅により決まる。 上述のＩ／Ｏシステムおよびデユアルポートデ
バイスコントローラの機構（アーキテクチヤ）お
よび作動は多くの重要な利点を与えることができ
る。 これらの利点としては、(a)広汎な周辺装置とイ
ンターフエースできる融通性を有すること、(b)資
源（リソース）の最大利用ができること、(c)マル
チプロセツサシステム内で周辺装置をアクセスさ
せる場合においてフエイルソフト環境を与えてい
ること、(d)オンライン保守およびマルチプロセツ
サシステムの品質向上能力を有すること、(e)Ｉ／
ＯシステムおよびCPUにより多数の同時処理を
行う必要のあるオンライン処理システムにおい
て、プロセツサスループツトまたはＩ／Ｏスルー
プツトを排他的に強めるのでなく、システム全体
として最大のスループツトを与えていることなど
があげられる。 本発明マルチプロセツサシステムの場合は装置
形式に関する固有の特性を事前に仮定していない
ため、広範囲の装置とインターフエースできる融
通性を与えることができ、かつ、広汎な装置の作
動を包合しうるような構造および作動を与えるこ
とができる。 また、本発明においては、主として、メモリー
帯域幅を最大限に使用することにより、資源（リ
ソース）の最大利用を可能にしている。すなわ
ち、各装置には最小のメモリー帯域幅を使用せる
ようにし、かくしてかなり多数の装置を特定の
Ｉ／Ｏ母線に関連させるようにしている。また、
本発によるＩ／Ｏ母線の固有速度とバツフアリン
グ技術とにより、特定の各転送を記憶速度によつ
てのみ制限されるる可成り速い速度で実施するこ
とを可能にしている。また、転送をバーストモー
ドで行うようにしているため、各転送に関連する
オーバーヘツド（無駄な時間）を最小にすること
ができ、かくして、チヤネル帯域幅の最大利用と
高速周辺装置の使用を可能ならしめることができ
る。 また、本発明は周辺装置に対してフエイルソフ
トアクセスを与えることができる。すなわち、各
周辺装置に対しては余裕のある通信径路を与え
て、任意の特定径路上の障害を封じ込めるように
し、１つの径路内における特定モジユールの障害
により当該装置への他の径路内のモジユールの作
動に影響を与えないようにしている。 本発明によるときは、径路上のデータの完全さ
をチエツクし、シーケンス障害をチエツクし、ま
た、タイミング障害をチエツクする広汎な誤りチ
エツクを与えている。 さらに、本発明の場合は、周辺装置がそれ自体
のバツフアまたはシステムのメモリーに影響を与
えないような保護機能を与えるようにしている。
これらの保護機能には、各IOCテーブル内の個別
カウントワードとIOCテーブル内の保護ビツトが
含まれる。また、IOCCテーブルはチヤネルによ
りアクセス可能であるが、装置によつてはアクセ
スできないようにし、これにより当該装置に割当
てられていない任意のメモリーに装置をアクセス
させないようにするための第２の保護レベルを与
えるようにしている。 また、本発明によるときは、Ｉ／Ｏ母線内の少
数のラインのみを使用して、融通性があり、かつ
強力なＩ／Ｏシステムを与えることができる。 また、電源のターンオンまたはターンオフ時に
おけるデバイスコントローラの作動を明確に規定
することにより、この時間中にＩ／Ｏ母線を誤り
信号から保護し、かつ、オンライン保守およびシ
ステムの品質向上を可能にしている。 本発明においては、複数のバツフアを相互に通
信を行うことなく共同作動させうるようなストレ
スを使用している。 また、オーバーラツプ転送および処理を行うこ
とによりオンライン処理システムを与えるように
している。 また、多チヤネル直接メモリーアクセスは、平
行転送ならびに装置にアクセスする際の最小待ち
時間を与えるためのインターリーブバーストを与
える。各バーストは最小のメモリーオーバーヘツ
ドを必要とし、かつプロセツサによるメモリーの
最大利用を可能にする。この組合せにより、Ｉ／
Ｏ帯域幅の最大限使用とプロセツサの最小限の束
縛（タイアツプ）を可能とすることができる。 配電システム マルチプロセツサシステムは従来の技術による
種々の問題点を解決した配電システムを有する。 種々の既知のシステムにおいては、システムの
構成素子に所要の保守を行う場合、プロセツサシ
ステムを停止させることを必要とし、また、電源
系統の障害により全プロセツサシステムがストツ
プする可能性があつた。 この配電システムの場合は、複数個の分離形個
別電源を設け、オンライン保守を可能とし、かつ
各デバイスコントローラに余裕のある電力を供給
するような方法で各電源からプロセツサモジユー
ルおよびデバイスコントローラに電力を供給する
ようにしている。 ここにいう“オンライン”とは、システムの一
部がオンラインのとき、システムの当該部分は電
源オン状態にあり、かつ、システムとともに作動
して有用な働きを実行しうる状態にあることを意
味する。 したがつて、“オンライン保守”とは、システ
ムの残りの部分を上述の定義によるオンラインに
保持しながら、システムの一部に、定期的予防保
守または修理作業を含む保守を行うことを意味す
る。 マルチプロセツサシステムの残りの部分をオン
ラインの作動状態に保持しながら、任意のプロセ
ツサモジユールまたはデバイスコントローラの電
源を低下（ダウン）させ、当該プロセツサモジユ
ールまたはデバイスコントローラに関して電源オ
フ状態で保守を行うことができ、しかも、アンダ
ーライターズラボラトリー（Underwriters
Laboratory）安全要求に完全に合致するような
方法でオンライン保守を行うことが可能となる。 また、この配電システムにおいては、ダイオー
ドスイツチング配置を介して２つの独立電源から
各デバイスコントローラに電力を供給するような
接続とし、前記スイツチング配置により、両電源
が作動状態にあるときは両電源からデバイスコン
トローラに電力を供給しうるようにするととも
に、一方の電源が故障のときはいずれかの電源か
ら電力を供給しうるようにし、電源の１つの障害
時における切換えに際し、電源の脈動または中断
を生ずることなく円滑に切換えが行われるように
し、関連の電源の１つに障害が生じた場合でもデ
バイスコントローラに対して電源の中断を生ずる
ことのないようにしている。 第３０図は各デユアルポートデバイスコントロ
ーラ４１用の主電源および代替電源を具えた配電
システムを示す。図において符号数字３０１は配
電システムの全体を示す。 配電システム３０１は、各デユアルポートデバ
イスコントローラ４１に対してそれぞれ主電源お
よび代替電源の双方をもたせるよう構成する。か
くすれば、各デバイスコントローラはそれぞれ２
つの独立した個別電源を有することになるため、
特定デバイスコントローラに対する主電源の障害
があつても、当該デバイスコントローラ（したが
つて、そのコントローラに関連するすべての周辺
装置）が不作動になることはない。本例の場合
は、スイツチング配置により代替電源への自動切
換えを行うようにし、デバイスコントローラを継
続的に作動させるようにしている。このように、
配電システムをデバイスコントローラのデユアル
ポートシステムと共同作動させることにより、単
一ポート部または単一電源のいずれかに障害を生
じた場合でも、途中で作動を停止することなく、
周辺装置へのアクセスを可能にしている。 さらに、第３０図示配電システム３０１は、各
プロセツサモジユール３３ならびに関連のCPU
１０５およびメモリー１０７に対して当該プロセ
ツサモジユール専用の独立した個別電源を与える
という利点を有する。したがつて、本配置による
ときは、任意の単一電源が障害を生じた場合、も
しくは電源または関連のプロセツサモジユールの
修理、サービス等のため任意の１電源を手動によ
り切断した場合、その影響は実際には特定の１プ
ロセツサモジユールに限定され、マルチプロセツ
サシステム内の他の任意のプロセツサモジユール
の作動に影響を及ぼすことはない。 このように、第３０図示配電システム３０１は
個別プロセツサモジユールおよびデユアルポート
デバイスコントローラとともに機能し、任意の１
電源の障害または切断により全システムを停止さ
せたり、任意の周辺装置を不作動にすることのな
いようにしている。 配電システム３０１は複数個の独立した個別電
源３０３を含み、前記電源３０３の各々は特定の
関連プロセツサモジユールCPUおよびメモリー
に電力を供給するための専用のライン３０５（実
際には、第３３図に示すような多重ライン母線３
０５）を具える。 各デバイスコントローラ４１は主ライン３０
７、代替ライン３０９および自動スイツチ３１１
を介して２つの電源３０３に対応せしめる。 また、主ライン３０７および代替ライン３０９
とデバイスコントローラ間に手動スイツチ３１３
を配置し、各デバイスコントローラ４１と関連さ
せるようにする。 第３１図はスイツチ３１１および３１３の詳細
図、第３２図は電源３０３の素子構成を示す詳細
図である。 第３２図に示すように、各電源３０３は主電源
から電力を取得するための入力コネクタ３１５を
有する。前記入力３１５はこれをAC−DC変換器
３１７に接続し、前記ACーDC変換器の出力から
ライン３１９上に5Vの中断可能電源（IPS）を導
出させ、この5V中断可能電源をCPU１０５、メ
モリー１０７およびデバイスコントローラ４１に
供給する。第３３図も併せて参照されたい。 また、AC−DC変換器３１７は第２出力ライン
３２１上に6VDC出力を導出し、これをDC−DC
変換器３２３に供給する（第３２図参照）。DC−
DC変換器３２３はライン３２５上に5V出力を導
出し、ライン３２７上に12V出力を導出する。 例示のシステムの場合、ライン３２５および３
２７よりの出力は中断不能電源（UPS）とし、こ
れらの電源出力をCPUおよびメモリー（半導体
メモリー使用の場合）に接続するようにする。半
導体メモリーの場合は、半導体メモリーへの電力
がなくなると、メモリー内に記憶されている全デ
ータを喪失するため、電源は中断可能なものであ
つてはならない。 ライン３１９上の5V中断可能電源について
は、この電力は電源の中断を許容しうるようなマ
ルチプロセツサシステムの部分に供給されるもの
であるため、中断可能電源と見做される。この
5V中断可能電源を半導体メモリー以外のCPUの
部分とメモリーのコアメモリー部分（コアメモリ
ー部分は電源がなくなつても記憶情報はなくなら
ない）のみに供給し、さらにデバイスコントロー
ラにも供給する。デバイスコントローラの場合に
は、以下に詳述するように、主電源の障害時には
代替電源がこれに代る。 ライン３２５および３２７上の電源は中断不能
電源でなければならないため、本発明において
は、DC−DC変換器３２３への入力用としてバツ
クアツプ電池を具える。このバツクアツプ電池は
電池および充電器モジユール３２９を含み、前記
モジユール３２９をライン３３１およびダイオー
ド３３７を介してDC−DC変換器３２３に接続す
る。 本例の場合、電池３２９は48Vの電圧を変換器
３２３に供給するようにしている。この電圧は変
換器３２３の入力の範囲内にある。 ダイオード３３３はライン３２１上の電圧が
48Vより低くなつたとき、電池から変換器３２３
に電力を供給させる働きをする。また、ダイオー
ド３３３はライン３２１上のACーDC変換器の出
力が48Vを超えたとき電池およびライン３３１か
ら電流が流れないようにする機能を有する。 また、各電源３０３は、出力ライン３１９，３
２５および３２７上に充分な電力が導出されない
ようなライン３１５上のAC入力電力の状態を検
知するため、電源警報回路３３５を具える。電源
警報回路３３５はライン３３７を介して関連の
CPU１０５に電源異常警報信号を伝送する。 電源３０３内における容量蓄積作用により、電
源警報信号とライン３１９における5V中断可能
電源喪失との間には充分な時間があるため、電源
がなくなる前に、CPUはその状態を救済するこ
とができる。 しかしながら、ライン３２５および３２７上の
中断不能電源は瞬時といえども中断しないように
しなければならず、入力ライン３１５の電源障害
時でも第３２図示配置によるバツクアツプ電池に
よりライン３２５上の電源に中断を生ずることの
ないようにしている。 他の電源３０３が作動している間に、ある理由
により特定の１電源３０３が異常となることがあ
りうる。その場合にも、本発明配電システム３０
１により、電源３０３の異常の影響は特定の関連
CPUおよびメモリーに限定され、自動スイツチ
３１１により障害電源から代替電源への自動切換
えを行い、関連デバイスコントローラ４１の作動
を継続させることができる。このように、障害電
源に接続されていたデバイスコントローラ４１に
は、代替電源から所要電力が自動的にスイツチイ
ンされるので、マルチプロセツサシステムの他の
プロセツサモジユールおよび他の構成素子ととも
に作動を継続することができる。 第３１図に示すように、各自動スイツチ３１１
は２つのダイオード、すなわち、主電源ライン３
０７に対応するダイオード３４１および代替電源
ライン３０９に対応するダイオード３４３を含
む。 ダイオード３４１および３４３の機能は、主電
源および代替電源を隔離した状態で主電源ライン
３０７と関連の電源３０３、あるいは代替電源ラ
イン３０９と関連の電源３０３のいずれかからデ
バイスコントローラ４１に電力を供給することで
ある。このように、両電源を隔離することによ
り、障害電源が関連の代替電源または主電源の異
常を招来しないようにしている。 平常作動状態においては、各ダイオードにはあ
る大きさの電流が流れるようにし、各デバイスコ
ントローラ４１への電力は、実際には当該デバイ
スコントローラ用の主電源と代替電源の双方から
供給されるようにし、一方の電源が障害を生じた
場合には、他の電源から全電力が供給されるよう
にし、この場合、まつたく電力の損失なく、この
転移が行われるよう形成している。 ダイオード３４１および３４３の両端には、僅
かな電圧降下があるため、ライン３０７および３
０９上の電圧はダイオード３４１および３４３の
電圧降下をカバーし、デバイスコントローラ４１
に正確に5Vを供給し続けるため、5Vより充分高
い電圧にする必要がある。また、ライン３０５は
ライン３０７および３０９と並列で、実際に、メ
モリー内でCPUに受信される電力も5Vとなるよ
うにする必要があり、これがため、ライン３０５
内に平衡ダイオード３３９を配置し、各CPUに
供給されるダイオード３３９より後の電圧が正し
く5Vとなるようにしている。 手動スイツチ３１３は、デバイスコントローラ
４１を取外し、サービスするため電源から切断す
る必要を生じたとき、主電源および代替電源の双
方からデバイスコントローラを切離するためのも
のである。 スイツチ３１３の構造の詳細は第３１図に示す
とおりである。図に示すように、スイツチ３１３
は手動スイツチ３４５、トランジスタ３４７、コ
ンデンサ３４８および抵抗３５０，３５２を含
む。 手動スイツチ３４５を閉じると、トランジスタ
３４７はターンオンされ、この場合、デバイスコ
ントローラ４１には電力が供給される。 デバイスコントローラ４１に対する電源のター
ンオンおよびターンオフは、電源オン（PON）
回路１８２を１回以上トリガするような脈動を生
ずることなく円滑に行われるようにすることが重
要である。帰還コンデンサ３４８は抵抗３５２と
あいまつてスイツチ３４５を閉じてトランジスタ
３４７をターンオンする場合、所要の平滑な傾斜
をもつて電源を立上らせる働きをする。 また、スイツチ３４５を開いて、トランジスタ
３４７をターンオフさせる場合、前記帰還コンデ
ンサ３４８は抵抗３５０とあいまつて電源の平滑
な立下りを与える。 本例の場合、すべてのダイオード３４１，３４
３および３３９には、順方向電圧降下のきわめて
小さいシヨツトキーダイオードを使用しており、
これにより電力消費の減少をはかつている。 前掲のＩ／Ｏシステムおよびデユアルポートデ
バイスコントローラ４１の項で述べたように、各
デバイスコントローラ４１は、5V電源がいつ規
格値以下になつたかを検知するため電源オン
（PON）回路１８２を具える。PON回路１８２の
詳細については第２５図を参照されたい。PON
回路１８２はデバイスコントローラ４１をリセツ
トして、デバイスコントローラのすべてのロツク
を外し、デバイスコントローラそれ自体をスイツ
チ３１３により電源がターンオフされたときの既
知の状態に保持させる。また、スイツチ３１３に
より電源がターンオンされ、正しい規格値の5V
電圧がデバイスコントローラ４１に供給された
後、PON回路１８２はデバイスコントローラを
復旧させ、作動状態に戻す働きをする。 第２５図に示す電源オン回路１８２の詳細につ
いては前掲のＩ／Ｏシステムおよびデユアルポー
トデバイスコントローラの項を参照されたい。 第３３図において、各電源３０３よりの電力は
垂直母線３０５を介して関連のCPUに伝送され
る。前記の各垂直母線３０５はそれぞれ５つの導
電層を有する成層母線バーにより形成する。 第３３図に記号で示すように、各垂直母線３０
５は大地電位に接続した２つの異なる導線を有す
る。 １つの導線は、5V中断可能電源（IPS）および
5V中断不能電源（UPS）の双方に対する大地電
位を与え、別の１つの導線はメモリー電圧に対す
る大地電位を与える。このメモリー電圧用導線は
メモリーに流れる電流の比較的大きい変動によ
り、CPUに供給される5V IPSまたは5V UPSが
影響を受けないようにするためのものである。 水平母線３０５，３０７は、第３０図に符号数
字で示すように主電源ライン３０７および代替電
源ライン３０９を含む。本発明実施例の場合、母
線３０５，３０７は、１つの大地電位層と８つの
電圧層（第３３図に記号Ｖ１ないしＶ８で示す）
を有する９つの層による成層母線によりこれらを
形成している。 前記各電圧層はこれらを異なる電源３０３の
5V中断可能出力に接続する。すなわち、層Ｖ１
は点３５１において、第３３図に示すように一番
左側にある電源３０３および関連プロセツサモジ
ユール用の5V IPS電源に接続し、層Ｖ２は点３
５３において、第３３図の中応に位置するプロセ
ツサモジユール用の5V IPS電源３０３に接続
し、以下これに準じて接続する。 水平母線には、各デバイスコントローラに使用
可能な共通接地層と８つの層（Ｖ１ないしＶ８）
があるため、水平母線に沿つてある間隔をもたせ
て上記８つの層に垂直タツプ３５５を設けること
により、主電源ライン３０７と代替電源ライン３
０９を特定の組のタツプに接続するだけで、各デ
バイスコントローラ４１を電源３０３の任意の２
つに対応させることが可能となる。例示のため、
第３３図においては、図の左側にあるデバイスコ
ントローラ４１をタツプＶ１およびＶ３に接続
し、右側のデバイスコントローラ４１をタツプＶ
２およびＶ３に接続している。 かくして、任意のデバイスコントローラ４１を
電源３０３の任意の２つに接続し、任意の１電源
を主電源として使用し、他の任意の１電源を代替
電源として使用することができる。 このように、この配電システムは多くの重要な
利点を与える。 すなわち、本配電システムは、マルチプロセツ
サシステムの残りの部分をオンラインで作動させ
ながら、あるプロセツサモジユールまたはデバイ
スコントローラに対する電源をダウンさせること
ができるため、オンライン保守を行うことができ
る。 また、本配電システムは、マルチプロセツサシ
ステムの残りの部分をオンライン状態で作動させ
ながら、電源ダウン構成素子のオンライン保守を
行うためのアンダーライターラボラトリー（Un
−derwriter Laboratory）安全要求にすべて合致
する。 さらに、各デバイスコントローラを２つの分離
電源に対応せしめているので、電源の１つに障害
が生じた場合でも、デバイスコントローラの作動
を停止させることはない。また、電子スイツチ配
置によるときは、２つの電源から１つの電源に転
移する際、デバイスコントローラが中断を生ずる
ことなく作動を継続するような方法で円滑に切換
えを行うことが可能となる。 メモリーシステム マルチプロセツサシステム３１の各プロセツサ
モジユール３３（第１図参照）はメモリーを含
む。 このメモリーを第１図に符号数字１０７で示
し、その詳細を第３４図に示す。 各プロセツサモジユール３３のメモリー１０７
は当該モジユールのCPU１０５およびＩ／Ｏチ
ヤンネル１０９の双方に関連し、CPUおよび
Ｉ／Ｏチヤンネルによるメモリーへのアクセス用
としてデユアルポート部を有する。すなわち
CPU１０５（第１図および第３４図参照）はプ
ログラムまたはデータ参照のためメモリーにアク
セス可能であり、またＩ／Ｏチヤンネル１０９
は、デバイスコントローラ４１との間におけるデ
ータ転送のため、CPUを経由するを要せず、直
接メモリーにアクセスできるようにする。上記の
メモリーに対するデユアルアクセスは第３４図に
示すとおりで、その構成および作動については第
３４図により以下に詳述することにする。 メモリーに対してデユアルアクセスを行うよう
にしたことの１つの利点は、CPUおよびチヤン
ネルのメモリーへのアクセスを時間的にインター
リーブさせることができるということである。す
なわち、CPUおよびチヤンネルの双方がまさし
く同時にメモリーにアクセスしようとする場合以
外は、CPUまたはチヤネルはメモリーへのアク
セスのため待たされる必要がない。したがつて、
CPUまたはチヤネルのうち一方のユニツトがメ
モリーにアクセスしている丁度その時間に、他の
ユニツトがメモリーにアクセスしようとする場合
まれに待たされることがあることを除いて、
CPUおよびチヤネルの双方は同時にそれぞれ別
個の機能を逐行することができる。 また、デユアルポートアクセスはバツクグラウ
ンドＩ／Ｏ作動を可能にする。すなわち、CPU
１０５はＩ／Ｏデータ転送の開始時および終了時
においてチヤネル１０９と関連させるだけでよ
く、実際にＩ／Ｏデータが転送されている期間に
は、それ自体他の機能を逐行することができる。 第３４図に示すメモリー１０７はそれぞれ16デ
ータビツトの２６２，１４４ワードよりなる物理
的メモリーを含む。 メモリー内の各ワードは上記の16データビツト
のほか、メモリーがコアメモリーの場合は１つの
パリテイビツトを有し、半導体メモリーの場合は
６つの誤り訂正ビツトを有する。 前記パリテイビツトは単一ビツト誤りの検出を
可能にし、６つの誤りを訂正ビツトは単一ビツト
誤りの検出および訂正を可能にするほか、すべて
のダブルビツト誤りの検出を可能にする。 物理的メモリーはこれをそれぞれ1024ワードよ
りなる隣接ブロツク（以下ページと呼称する）に
概念的に細分する。物理的メモリー内のページに
は物理的記憶場所ゼロから始まるページ０から連
続的に番号を付する。本例の場合の物理的メモリ
ーのアドレス領域（０ないし262143）には18ビツ
トの物理的アドレス情報を必要とするが、基本的
構造（アーキテクチヤ）においては、以下に述べ
るように、20ビツトの物理的アドレス情報を収納
し、使用するような構成としている。 本例の場合は、物理的メモリーを物理的に
32768ワードの物理的モジユールに分割し、８つ
のモジユールにより上記の262143ワードを与える
ようにしている。 メモリーに対するアクセスはすべて、４つの論
理アドレス記憶域、すなわちユーザーデータ、シ
ステムデータ、ユーザーコードおよびシステムコ
ードの各記憶域の１つに対してなされるように
し、すべてのCPU命令は、これらの物理的とは
異なる論理的アドレスを排他的に取扱うようにす
る。かくすれば、プログラマーは、実際の物理的
アドレスに係る必要はなく、完全に論理的アドレ
スをベースにしてプログラムを書くことができ
る。この場合、論理アドレスはメモリーシステム
のマツプ部により物理的アドレスに翻訳するよう
にする。 任意の所定論理アドレス記憶域内におけるアド
レス指定領域は16ビツト論理アドレス、０ないし
65535である。したがつて、各論理アドレス記憶
域はそれぞれ1024ワードよりなる64の論理ページ
を含むことになる。 本例のメモリーシステムによるときは、論理的
ページと物理的ページを一致させる必要はなく、
オペレーテイングシステムまたはユーザープログ
ラムを含む種々の論理的ページを隣接する物理的
ページ内に置く必要もない。さらに、論理的ペー
ジを物理的主メモリー内に配置するだけでなく、
デイスクのような補助メモリー内に配置すること
もできる。 これは仮想メモリー機構の実現を可能にする。
仮想メモリーは次の２つの利点を有する。 第１に、仮想メモリーは論理的アドレスが必要
とするものより小さい物理的主メモリーペースの
使用を可能にする。それは物理的補助メモリーに
より物理的主メモリーを補足することができるた
めである。 第２に、仮想メモリーは複数のユーザーのアド
レススペースに物理的メモリーを共用させること
を可能にする。かくして、各ユーザーはオペレー
テイングシステム、ユーザー自身または他のユー
ザー間の物理的メモリーの割当に関与するを要し
ない。 本例のメモリーシステムによるときは、あるユ
ーザーのプログラムを他のユーザーのプログラム
のメモリースペースから読出したり書込んだりで
きないよう保証することにより、多重プログラミ
ング環境にあるユーザーの間に保護を与えるよう
にし、ページングおよびマツピングシステムによ
りこれを行うようにしている。すなわち、あるユ
ーザーのプログラムの進行中は、当該ユーザープ
ログラム用のマツプは当該特定ユーザープログラ
ム用のメモリーページ（64までのコードページと
64までのデータページ）のみに指向し、当該特定
プログラムはそれ自体の論理アドレススペースの
範囲をこえてアドレスすることはできず、したが
つて他のユーザープログラムのメモリースペース
に書込んだり、それから読出したりすることはで
きない。 また、コードページを変更不能とすることによ
り、ユーザープログラムそれ自体が破壊されるこ
とを防止している。 このように、多重プログラミング環境で作動す
るユーザープログラムに対しては、各ユーザーマ
ツプをメモリー内のそれ自体のページのみに指向
させるようにしたこと、ならびにコードページを
変更不能としたことの２つのレベルの保護を与え
るようにしている。また、本例の場合、保護限界
レジスタなしにこの保護を得るようにするか、あ
るいは既知の技術でよく使われている保護キーを
用いて保護を与えるようにしている。 16ビツト論理アドレスの18ビツト物理的アドレ
スへの所要の翻訳はマツピング機構により行い、
このマツピング機構の一部として、マツプ内の探
索（ルツクアツプ）操作により物理的ページ番号
を得るようにし、次いでこの物理的ページ番号を
ページ内のアドレスと組合わせて完全な物理的メ
モリーアドレスを形成するようにしている。 この場合、ページ番号のみが翻訳され、マツピ
ング内ではページ内のオフセツトまたはアドレス
は絶対変更されないようにする。 本例によるときは、４つのマツプ部を具え、各
マツプ部を４つの論理アドレス記憶域（ユーザー
データ、システムデータ、ユーザーコードおよび
システムコード）の１つに対応させている。 このように論理アドレスを４つの異なる個別の
記憶域に分離させることは種々の利便を与える。 すなわち、この分離はプログラムをデータから
隔離してプログラムが絶体変更されないようにす
ることを保証しているほか、システムプログラム
およびデータをユーザープログラムおよびデータ
から隔離してオペレーテイングシステムをユーザ
ーエラーから保護している。 ４つのマツプ部は以下のとおりである。 マツプ０……ユーザーデータマツプ、種々のユ
ーザーデータ記憶域に対するすべてのアドレスは
このユーザーデータマツプを介して翻訳される。 マツプ１……システムデータマツプ、システム
データマツプはユーザーデータマツプと同じであ
るが、そのほかＩ／Ｏチヤンネル、プロセツサ間
母線ハンドリングマイクロプログラム、または割
込ハンドリングマイクロプログラムのいずれかに
よるメモリー参照のすべてがこのマツプを規制す
る。システムデータマツプは16ビツトアドレスワ
ードを介してのみすべての物理的メモリーに対す
るチヤネルアクセスを与える。 マツプ２……ユーザーコードマツプ、このマツ
プは使用中ユーザープログラムを定義し、すべて
のユーザー命令および固定データはこのユーザー
コードマツプを介して得られる。 マツプ３……システムコードマツプ、このマツ
プはオペレーテイングシステムプログラムを定義
する。すべてのオペレーテイングシステム命令お
よび固定データはこのシステムコードマツプを介
して得られる。 各マツプ部は、各論理アドレス記憶域内の64の
ページに対応する64のエントリーを有し、各エン
トリーは次の情報を含む。すなわち、 (1) 物理的ページ番号欄（０ないし255の値を有
する）。 (2) マツプエントリー用の奇数パリテイビツト
マツプエントリーに書込みが行われる都度、マ
ツプ論理部によりパリテイビツトが生成され
る。 (3) 基準ヒストリー欄 基準ヒストリー欄に基準
ビツトを含み、当該マツプエントリーに対応す
るページを使用するごとに基準ビツトの高位ビ
ツトを“１”にセツトする。 (4) ダーテイビツト ダーテイビツトは対応する
メモリーページに書込みアクセスがなされたと
き“１”にセツトされる。 基準ビツトおよびダーテイビツトはオーバー
レイのためのページの選択を支援するため、オ
ペレーテイングシステムの記憶管理者機能によ
り使用される。またダーテイビツトは補助メモ
リーに対する不必要なデータページの交換を避
ける方法を与える。 (5) アブセントビツト アブセントビツトは、ペ
ージが主メモリーにないことを報知（フラツ
グ）するため、始めにオペレーテイングシステ
ムにより“１”にセツトされる。アブセントビ
ツトが“１”にセツトされたページにアクセス
が行われた場合は、オペレーテイングシステム
ページ障害割込みハンドラーへの割込みが起
り、オペレーテイングシステム仮想メモリー管
理機能を作動させる。またアブセントビツトは
保護機構としても使用され、コードまたはデー
タ用の論理アドレス記憶域の範囲をこえたプロ
グラムにより誤つたアクセスが行われることを
防止する。 オペレーテイングシステムはマツプに関連して
３つの命令を使用する。これらの命令はSMAP，
RMAPおよびAMAPである。 SMAP（センドマツプエントリー）命令は、マ
ツプエントリーにデータを挿入させるためのもの
で、オペレーテイングシステムの記憶管理者機能
により使用される。この命令には、マツプエント
リーアドレスを挿入すべきデータの２つのパラメ
ータを必要とする。 RMAP（リードマツプエントリー）命令はマツ
プエントリーを読取るための命令で、オペレーテ
イングシステムの記憶管理者機能により使用され
る。この命令には１つのパラメータ、すなわちマ
ツプエントリーアドレスを必要とし、命令により
戻された結果がマツプエントリーの内容となる。 AMAP（エージマツプエントリー）命令は、
マツプエントリーの基準ヒストリー欄を１位置だ
け右にシフトさせるための命令である。この命令
はオーバーレイ用のページの選択にあたつての一
助としての基準ヒストリー情報を保持するため、
オペレーテイングシステムの記憶管理者機能によ
り使用される。 アフセントビツトにより与えられるページ障害
割込みは、現在主メモリー内にないページに対し
て照会が行われたとき、あるいは、プログラムま
たはそのデータの論理アドレススペースの部分以
外のページに対して照会が行われたときに起り、
ページ障害が検出された際、オペレーテイングシ
ステムページ障害割込みハンドラーに対して割込
みが起る。 ページ障害割込シーケンスは次の事象（イベン
ト）を含む。すなわち、 １ 物理的メモリーにないページに対してアドレ
ス照会がなされる（アブセントビツト＝
“１”）。 ２ ページ障害割込みが起る。割込ハンドラーマ
イクロコードはオペレーテイングシステムによ
り既知のメモリー記憶場所にマツプ番号および
論理ページ番号を表示する割込みパラメータを
置く。次に、メモリーの割込スタツクマーカー
内に現在の環境を保存する。 ３ ページ障害割込みハンドラーは次のことを実
行する。すなわち、プログラムの論理アドレス
スペースの範囲をこえた照会によりページ障害
が生じた場合には、誤り状態でプログラムを終
了させる。これに反して、論理的ページが物理
的主メモリー内になく、補助メモリー内にある
ことによりページ障害が生じた場合には、オペ
レーテイングシステムプロセスは欠如していた
ページを補助メモリー（通常はデイスク）から
主メモリー内の使用可能なページに読出し、そ
の物理的ページ情報とゼロアブセントビツトを
マツプエントリーに挿入する。この記憶管理機
能が完了すると、ページ障害を起した環境は復
旧される。 ４ 前にページ障害を生じた命令を再び実行す
る。この場合には、論理ページのマツプエント
リー内のアブセントビツトは“０”にセツトさ
れているので、ページ障害は起らず、ページア
ドレスは補助メモリーから読出されたばかりの
物理的ページに翻訳し、命令は終了する。 前述のようにＩ／Ｏチヤネルはそれ自体のポー
ト部を介してメモリーにアクセスする。 Ｉ／Ｏチヤネルによるメモリーとの間のデータ
の転送はシステムデータマツプを介して行う。す
なわち、Ｉ／Ｏチヤネルにより与えられる16ビツ
ト論理アドレスはシステムデータマツプにより18
ビツトの物理的アドレスに翻訳する。 かくすれば、マツピング機構は、そのアドレス
カウンタが通常許容するよりも多い物理的メモリ
ーのワードに対するＩ／Ｏアクセスを可能にす
る。 本例においては、マツプを通すことにより16ビ
ツトの論理アドレスで物理的メモリー（18ビツト
アドレス用）の２６２，１４４ワードにアクセス
することができる。この場合、余分のアドレス情
報（物理的ページ情報）はマツプ内に置き、各
Ｉ／Ｏ転送が始まる前にオペレーテイングシステ
ムにより供給されるようにする。 また、後述の説明により明らかなように、20ビ
ツトの物理的アドレスに容易に拡張することがで
きる。 第３４図はプロセツサモジユール３３のメモリ
ー１０７の詳細図を示すほか、メモリー１０７と
当該プロセツサモジユールのCPU１０５および
Ｉ／Ｏチヤネル１０９との間の接続の状態を示
す。 第３４図に示すようにメモリーシステム１０７
はCPU１０５およびＩ／Ｏチヤネル１０９用の
メモリー１０７に対するアクセスポート部を具
え、Ｉ／Ｏチヤネル１０９をCPU１０５を介し
てメモリーにアクセスさせる必要性を除去してい
る。 また、メモリー１０７は物理的メモリーモジユ
ール４０３に対するアクセスの開始と終了の制御
を行うためマツプメモリー制御論理部４０１を含
む。 また、メモリー１０７は、メモリーに書込むべ
きデータを供給し、かつメモリーから読出したデ
ータを保持するためのレジスタを有するデータ径
路部４０５を具える。第３４図に記号で表示した
上記レジスタの詳細については後述する。 さらに、メモリー１０７はマツプ部４０７を含
む。前記マツプ部４０７はCPUおよびチヤネル
の双方よりの論理アドレスレジスタとマツプ記憶
部４０９を含み、前記マツプ記憶部から物理的ペ
ージ番号を得るようにしている。 マツプ部４０７はプロセツサメモリーアドレス
（PMA）レジスタ４１１およびチヤネルメモリー
アドレス（CMA）レジスタ１２９を含み、これ
ら２つのレジスタをアドレスセレクタ（ASEL）
４１５に接続する。 アドレスセレクタ４１５は論理ページアドレス
母線４１７を介してマツプ４０９に接続するほ
か、ページオフセツト４０９に接続するほか、ペ
ージオフセツト母線４１９を介して直接メモリー
に接続する。 母線４１７および４１９の近傍に数字８および
10で示すように、論理ページアドレス母線４１７
は物理的ページ番号への翻訳のためマツプ４０９
に対して８つの高位ビツトを伝送し、ページオフ
セツト母線４１９はアドレスセレクタ４１５より
の18のページアドレスのうち10の低位ビツトをメ
モリーモジユール４０３に伝送する。 出力母線４２１はモジユール４０３に物理的ペ
ージアドレスを供給する。この出力母線４２１は
物理的ページのアドレス用として翻訳された８つ
の高位ビツトを含む。 データ径路部４０５は５つのレジスタ、すなわ
ち、プロセツサメモリーデータ（PMD）レジス
タ４２３、チヤネルメモリーデータ（CMD）レ
ジスタ４２５、次命令（NI）レジスタ４３１、
メモリーデータ（MD）レジスタ４３３およびチ
ヤネルデータ（CD）レジスタ１２５を含む。 PMDレジスタおよびCMDレジスタの出力はこ
れらをデータセレクタ４２７に供給する。このデ
ータセレクタはモジユール４０３内のメモリーに
書込むべきデータを供給するための出力母線４２
９を有する。 メモリーモジユール４０３の１つから読出され
たデータは母線４３７を介して３つのデータレジ
スタNI，MDおよびCDの１つに読取られるよう
にする。 第３４図に示すように、マツプメモリー制御論
理部４０１は母線４３９を介して各メモリーモジ
ユール４０３とも接続する。母線４３９は読取り
または書込み動作を開始させるコマンドライン、
メモリーモジユールよりの終了信号、ならびに誤
り表示信号または誤りフラツグ信号を含む。 第３５図において、マツプ部４０７はマツプ４
０９のほか、マツプページレジスタ４４１、マツ
プ出力ラツチ回路４４３、マツプメモリーデータ
（MMD）レジスタ４４５、マツプデータセレクタ
４４７、マツプパリテイ発生器４４９、マツプパ
リテイ検出器４５１、基準ビツト論理部４５３お
よびダーテイビツト論理部４５５を含む。 第３５図には、制御信号ライン４５７を介して
マツプメモリー制御論理部４０１をマツプ部４０
７と関連させる状況を示してある。 マツプメモリー制御論理部４０１はレジスタの
ローデイングおよびセレクタによるレジスタの選
択を制御し、マツプ欠如およびパリテイ誤り出力
との関連でメモリーモジユール４０３の作動の開
始を制御し、さらに、第３５図に記号で示したペ
ージ障害割込信号およびマツプパリテイ誤り割込
信号のような割込信号をCPU１０５に供給す
る。これらの詳細については後述する。 本例の場合は、第３４図および第３５図に示す
メモリーシステムにおいては、８ビツトの物理的
ページアドレス欄と10ビツトのページオフセツト
を使用し、これらを組合せて合計18ビツトを与え
るようにしている。前述のように、第３４図およ
び第３５図に示す母線上の括弧を付してない数字
８，10，12，13，14および18は18ビツトの本例に
関するものであるが、メモリーシステムはこれを
10ビツトの物理的ページアドレスをもつた20ビツ
トの実施例に容易に拡張することができ、これを
第３５図の同一母線上に括弧を付した数字(10)，(1
２），(14)，(15)，(16)および(20)で表示してある。 第３６図は４つの異なる個別アドレス記憶域４
５９，４６１，４６３および４６５に分割した論
理メモリーの構成を示す。これら４つの論理アド
レス記憶域はユーザーデータ記憶域４５９、シス
テムデータ記憶域４６１、ユーザーコード記憶域
４６３およびシステムコード記憶域４６５であ
る。 また、第３６図は論理アドレス記憶域に対応す
る４つのマツプ部を示す。 このように、ユーザーデータマツプ部４６７は
論理ユーザーデータアドレス記憶域４５９に対応
し、システムデータマツプ部４６９は論理システ
ムデータアドレス記憶域４６１に対応し、ユーザ
ーコードマツプ部４７１は論理ユーザーコードア
ドレス記憶域４６３に対応し、また、システムコ
ードマツプ部４７３は論理システムコードアドレ
ス記憶域４６５に対応する。 また、第３６図に示すように、各マツプ部は64
の論理ページエントリー（ページ０ないしページ
63）を有し、各マツプエントリーは図に拡大図で
示すような16のビツトを有する。 第３６図示マツプエントリーに関連して記号で
表示したように、各マツプエントリーは10ビツト
の物理的ページ番号欄、単一パリテイビツトＰ、
３つの基準ビツトＲ，Ｓ，Ｔを含む基準ヒストリ
ー欄、単一ダーテイビツトおよび単一アブセント
ビツトＡを含む。 10の高位ビツトにより与えられる物理的ページ
番号欄は、プログラムにより要求された論理ペー
ジに対応する物理的ページ番号を与える。 パリテイビツトＰは常に奇数パリテイとして生
成され、マツプエントリー内容にデータ完全チエ
ツクを与える。 基準ヒストリー欄ビツトＲ，ＳおよびＴは、も
つとも新しい時期にオーバーレイ用として使用し
たページを選択するための基準ヒストリー情報を
保持するためオペレーテイングシステムの記憶管
理者機能により使用される。 Ｒビツトは当該論理ページに対する読取りまた
は書込み操作が行われる都度、“１”にセツトさ
れる。 ＳビツトおよびＴビツトはAMAP（エージマ
ツプエントリー）命令により操作される記憶ビツ
トである。 ダーテイビツトＤは当該論理ページへの書込み
アクセスにより“１”にセツトされ、データペー
ジが補助メモリーから最後に読出されて以来変更
されたかどうかを決定するため、オペレーテイン
グシステムにより使用される。 アブセントビツトＡはオペレーテイングシステ
ムにより“１”にセツトされ、主メモリー内には
なく補助メモリー内にある論理ページを報知する
か、あるいは当該ユーザーの論理アドレス記憶域
の範囲外のページを報知するためオペレーテイン
グシステムにより使用される。 第３６図に示すマツプエントリー用の２つの高
位ビツトは図示の実施例においては使用しておら
ず、20ビツトの完全な物理的アドレス指定を使用
する場合にこれら２つの高位ビツトを使用する。 前述のように、オペレーテイングシステムはマ
ツプに関し３つの命令、すなわち、SMAP，
RMAPおよびAMAP命令を使用する。 SMAP命令は、第２６図に示すように、マツプ
エントリー内にデータを挿入するため、オペレー
テイングシステムの記憶管理者機能により使用さ
れる。 上記のSMAP命令は、CPU１０５内のマイクロ
プログラム１１５（第１２図）により行われる。
マイクロプログラム１１５はマツプメモリー制御
論理部４０１（第３４図参照）とともに作動し
て、まず最初に（第１命令パラメータとともに）
マツプ４０９内の記憶場所を選択し、次いで第２
命令パラメータ、すなわち新しいマツプエントリ
ーデータを当該記憶場所に挿入する。 第３５図において、作動シーケンスの最初のス
テツプでは、マイクロプログラム１１５によりプ
ロセツサメモリーデータ（PMD）レジスタ４２
３内に新しいマツプエントリーデータがロードさ
れる。 シーケンスの次のステツプにおいては、マツプ
選択用の２つの高位ビツトを含むマツプアドレス
がプロセツサメモリーアドレス（PMA）レジス
タ４１１にロードされる。 この時点においては、マツプエントリーアドレ
スと挿入すべきデータを含む２つの命令パラメー
タは、それぞれ関連のレジスタ４１１および４２
３内にロードされている。 次にCPU１０５内のマイクロプログラム１１
５は、マツプメモリー制御論理部４０１のマツプ
書込操作シーケンスを開始させる。この場合、マ
ツプ書込操作シーケンスは任意の先行する記憶操
作が終了した後に開始されるようにする。 作動シーケンスにおける上述の各ステツプはす
べてマイクロプログラム（フアームウエア）によ
り行う。 SMAP命令の残りの操作はマツプメモリー制御
論理部の制御のもとに行うようにする。したがつ
て残りの操作はすべてハードウエアにより自動的
に行われることになる。 マツプ書込み操作シーケンスにおいて、マツプ
アドレスはPMAレジスタからアドレスセレクタ
４１５を介し、母線４１７を経由してマツプ４０
９に供給される。この操作においては、８つの高
位ビツト（マツプ選択およびマツプアドレス）の
みが使用される。 ２つの高位ビツトはマツプの選択……すなわ
ち、ユーザーデータか、システムデータか、ユー
ザーコードか、またはシステムコードかを規定す
る。 アドレスセレクタ（ASEL）４１５よりの論理
アドレス母線の10の低位ビツト（これらのビツト
はメモリー読出しまたは書込みアクセスのための
ページ内のオフセツトである）はこの操作におい
ては使用されない。 上述のようにマツプにアドレス指定が行われて
いる場合には、マツプデータセレクタ４４７を介
してPMDレジスタ４２３からマツプパリテイ発
生器およびマツプ４０９に新しいマツプデータが
伝送される。マツプパリテイ発生器は新しいマツ
プデータ上の奇数パリテイを計算し、このパリテ
イビツトをマツプに供給する。 この時点において、マツプメモリー制御論理部
４０１はマツプ書込みストローブ信号を発生し、
第３５図に符号数字４５７で示すラインの１つを
介してこれをマツプ４０９に供給し、かくして母
線４１７上の論理ページアドレスにより選択され
た特定マツプエントリーにおいて、選択マツプ部
に新しいデータとパリテイを書込ませ、かくして
SMAP命令シーケンスを終了する。 このSMAP命令の終了時には、適正なマツプ部
が選択され、、当該マツプ部について特定の論理
的ページエントリーが選択され、データおよび計
算された奇数パリテイがマツプに供給され、その
データはマツプ書込みストローブ信号により所望
のマツプエントリーに書込まれていることにな
る。 セツトマツプ（SMAP）命令は、必要に応じて
４つの各マツプ部内の各論理ページエントリーを
始動させるためオペレーテイングシステムによつ
て使用される命令である。 したがつて、SMAP命令の１つの用途は補助メ
モリーからのページの交換がなされた後、論理的
ページ番号を物理的ページ番号に翻訳するため、
論理ページに対して物理的ページアドレスを挿入
することである。 またSMAP命令の他の用途は、補助メモリーに
スワツプアウトされた論理ページ用のアブセント
ビツトをオンにセツトすることである。 リードマツプ（RMAP）命令は、マツプエント
リーの内容を調べるため、オペレーテイングシス
テムの記憶管理者機能により使用される。 このRMAP命令においては、CPU１０５内の
マイクロプログラム１１５はマツプメモリー制御
論理部４０１とともに作動して命令パラメータと
ともにマツプ４０９内の記憶場所を選択し、当該
マツプエントリーの内容の結果としてレジスタス
タツク１１２（第１２図参照）に復帰させる。 第３５図において、リードマツプ（RMAP）命
令の作動時には、マイクロプログラム１１５はマ
ツプ選択用の２つの高位ビツトを含むマツプアド
レスをPMAレジスタ４１１にロードした後、マ
ツプメモリー制御論理部４０１のマツプ読取り操
作シーケンスを開始させる。 この場合、このシーケンスはハードウエアによ
り実行される。また、このシーケンスにおいて、
マツプアドレスはPMAレジスタ４１１からアド
レスセレクタ４１５を介してマツプ４０９に伝送
される。その作動においても、マツプ選択および
ページアドレスビツトのみが使用される。 選択されたマツプエントリーの内容はマツプ４
０９からマツプパリテイ検出器４５１（第３５図
参照）およびマツプ出力ラツチ回路４４３に伝送
される。マツプパリテイ検出器４５１にマツプエ
ントリーよりのパリテイビツトをデータに関して
計算された奇数パリテイと比較する。 かくして、パリテイが正しくない場合には、マ
ツプアドレスはマツプページレジスタ４４１にロ
ードされ、マツプパリテイ誤り信号により、
CPU１０５に対してパリテイ誤り割込みを発生
させる誤りフラツグ（標識）をセツトする。 これに反して、パリテイが正しい場合には、マ
ツプ出力ラツチ回路４４３からマツプメモリーデ
ータ（MMD）レジスタ４４５にマツプエントリ
ーデータがロードされる。 最後に、RMAP命令マイクロプログラムはマツ
プメモリーデータ（MMD）レジスタ４４５内の
データを命令の結果としてレジスタスタツク１１
２（第１２図参照）に戻す。 かくしてリードマツプ（RMAP）命令の終りに
は、適正なマツプ部が選択され、当該マツプ部の
特定論理ページエントリーが選択され、また当該
マツプエントリーの内容がマツプから読出され、
命令の結果としてCPUのレジスタスタツクに戻
されることになる。 RMAP命令の用途としては次のものがある。 すなわち、リードマツプ（RMAP）命令の主要
な機能は、オペレーテイングシステムにマツプエ
ントリー（第３６図示マツプエントリーフオーマ
ツト参照）の基準ヒストリー欄およびダーテイビ
ツトを調べさせ、オーバーレイ用のページを決定
することである（後述の作動説明を参照のこ
と）。 また、リードマツプ（RMAP）命令は、マツプ
記憶が正しく機能しているかどうかを決定するた
めの診断用としても使用される。 エージマツプ（AMAP）命令は有用な基準エ
ントリー情報をマツプ内に保持するため、オペレ
ーテイングシステムの記憶管理者機能により使用
される。この基準ヒストリー情報は、当該マツプ
部における各ページ障害割込みの発生後標準的に
“古くなつた”マツプ部内のマツプエントリー
（第３６図示マツプエントリーフオーマツトの
Ｒ，ＳおよびＴビツト）によりマツプ内に保持さ
れる。 このAMAP命令はエージされるべきマツプ記
憶場所を規定するマツプアドレスの単一パラメー
タを有する。 エージマツプ（AMAP）命令の作動時におい
て、CPU１０５内のマイクロプログラム１１５
は命令マツプアドレスパラメータとともにマツプ
記憶場所を選択し、RMAP命令の場合と同様にマ
ツプアドレスパラメータをPMAレジスタにロー
ドする。 この時点においてマツプメモリー制御論理部４
０１のマツプ読取り作動シーケンスが始動する。
このシーケンスは前述のRMAP命令の場合と同じ
ように進行する。 マイクロプログラム１１５（第１２図）は
MMDレジスタ４４５（第３５図）からマツプエ
ントリーの内容を読取つて、基準ヒストリー欄
（第３６図のＲ，ＳおよびＴビツト、10，11およ
び12）を抽出し、この欄を右に１位置だけシフト
させて再挿入し、新しいマツプエントリーデータ
を形成せしめる。かくして、０がＲビツトに入
り、ＲビツトはＳビツトにシフトされ、Ｓビツト
はＴビツトにシフトされて、古いＴビツトはなく
なることになる。 ここで、マイクロプログラム１１５は変更され
たマツプエントリーを有することになり、この新
しいデータをPMDレジスタ４２３（第３４図）
にロードし、SMAPシーケンスの場合と同様に選
択されたマツプエントリーに新しいマツプエント
リーデータを書込み、かくしてAMAP命令を終
了する。 かくして、エージマツプ（AMAP）命令の結
果、マツプエントリーがマツプから読取られ、そ
の基準ヒストリー欄はシフトされ、またかくして
変更されたエントリーは選択されたマツプ記憶場
所に再挿入されることになる。 前述のように、関連の論理的ページに対する任
意のメモリーレフアレンス（参照）によりＲビツ
トは１にセツトされる。したがつて、このビツト
が１の場合は、最後のセツトマツプ（SMAP）作
動命令またはエージマツプ（AMAP）作動命令
以来このページが使用されていることを示すこと
になる。 エージマツプ（AMAP）命令に関連して行わ
れるこのＲビツトのセツテイングは、マツプの基
準ヒストリー欄内の情報の使用頻度を維持する手
段を与える。 所定マツプ内のすべてのマツプエントリーの基
準ヒストリー欄は、通常ページ障害割込み後にエ
ージされる（古くなる）。したがつて、マツプエ
ントリー内の３ビツトの基準欄の値は、前の３つ
のページ障害割込み以来のアクセス頻度を表わす
ことになる。 例えば、２進値７（３つの全基準ビツトが１に
セツト）は進行中のページ障害割込み間の各イン
ターバルにおけるアクセスを示す。 また、基準ヒストリー欄内の２進値４（Ｒビツ
トが１に、ＳビツトおよびＴビツトが０にセツ
ト）は、最後のページ障害割込み以来のインター
バルにおけるアクセスを示し、最も新しいページ
障害割込みより以前のインターバルにはアクセス
がないことを示す。 最後の例として、３ビツト基準欄内の２進値０
は、当該論理ページが最後の３つのページ障害割
込み以来の３つのインターバルのいずれにおいて
もアクセスされなかつたことを示す。 このように、３ビツト基準ヒストリー欄により
表わされる２進数が大きくなるにしたがつて、当
該ページへの最近のアクセス頻度が高いことにな
る。 この基準ヒストリー情報は、オーバーレイ用の
ページを選択する必要があるとき、最近において
ほとんど使用されていなかつたページを識別しう
るよう維持される。最近において滅多にアクセス
されなかつたページは、その傾向を続ける可能性
が強く、また、したがつてこのようなページはオ
ーバーレイされた後、メモリーに戻す（スワツプ
バツクする）必要はないものと考えられる。 この使用頻度経歴（ヒストリー）は、オーバー
レイ用として滅多に使用されたことのないページ
を選択して補助メモリーとの間のページ交換を最
少とし、効率的な仮想メモリーシステムを実現さ
せるため、オペレーテイングシステムの記憶管理
者機能により使用される。 前述のように、メモリーはCPUまたはＩ／Ｏ
システムによりアクセス可能とする。 以下、CPUメモリーアクセスシーケンス中に
おけるメモリーシステムおよびマツプの作動につ
き説明する。アクセスシーケンスは、例えばメモ
リーよりの命令の読取り、データの読取りまたは
データの書込みのような種々のCPUメモリーア
クセスに対して同様である。 CPUメモリーアクセスシーケンスは、CPUマ
イクロプログラム１１５またはCPU命令取出し
論理部のいずれかにより始動されるようにする。
いずれの場合にも、CPU１０５は18ビツトの論
理アドレスをDMAレジスタ４１１にロードし、
マツプメモリー制御論理部４０１のデータ読取
り、データ書込みまたは命令読取り作動シーケン
スを開始させる。 18ビツの論理アドレスは２つの高位の論理アド
レススペース選択ビツトと当該論理アドレススペ
ース内の記憶場所を規定する16の低位ビツトとに
より構成する。２つの選択ビツトはCPUマイク
ロプログラム１１５により規定することもでき、
命令Ｉおよび環境Ｅレジスタの障害にもとづき、
CPU内において自動的に生成させることもでき
る。 また、18ビツトの論理アドレスは、２つの高位
の論理アドレス選択ビツト以外に、選択されたマ
ツプ内の論理ページを規定する６つのビツトと、
選択されたマツプにおけるページ内のオフセツト
を規定する10の低位ビツトとを含む。 マツプメモリー制御論理部４０１のデータ読取
り、データ書込みまたは命令読取り作動シーケン
スにおいては、先行するマツプまたはメモリー動
作が終了した後、PMAレジスタ４１１（第３５
図）内の18ビツトアドレスがアドレスセレクタ４
１５を介して母線４１７および４１９（第３４図
および第３５図参照）に伝送される。 母線４１９はアドレスのページオフセツト部分
を伝送する。このアドレスページオフセツト部分
は母線４１９を介して物理的メモリーモジユール
４０３（第３４図）に直接伝送されるようにす
る。 母線４１７は論理ページアドレス部分（これは
物理的ページアドレスに翻訳する必要がある）を
マツプ４０９に伝送する。 論理ページアドレスにより選択されたマツプエ
ントリーはマツプ４０９よりマツプメモリー制御
論理部（第３４図）、マツプパリテイ検出器４５
１（第３５図）およびマツプ出力ラツチ回路４４
３に読出される。 アブセントビツトが１の場合は、論理ページア
ドレスはマツプページレジスタ４４１にロードさ
れて、ページ障害割込信号をCPU１０５に伝送
し、マツプメモリー制御論理部４０１はメモリー
アクセスシーケンスを終了する。 同様に、パリテイ検出器４５１がマツプエント
リー内の正しくないパリテイを検出した場合は、
マツプページレジスタ４４１に論理ページアドレ
スがロードされて、CPUにマツプパリテイ誤り
信号が伝送され、メモリーアクセスシーケンスを
終了する。 これに反して、誤りがない場合には、物理的ア
ドレスがマツプ出力ラツチ回路４４３および母線
４２１を介して物理的メモリーモジユール４０３
に伝送されて、マツプメモリー制御論理部４０１
から母線４３９を介して選択されたメモリーモジ
ユール４０３に読取りまたは書込み操作を行わせ
るための命令を送出する。 CPU書込み操作においては、書込むべきデー
タをPMDレジスタ４２３からデータセレクタ４
２７を介して母線４２９によりメモリーモジユー
ルに伝送するようにする。 メモリーモジユールが読取りまたは書込み動作
を実行している間に、マツプメモリー制御論理部
４０１はマツプエントリーデータを変更し、再書
込みさせる。 マツプエントリーデータはパリテイビツトＰま
たは基準ビツトＲなしに、マツプ出力ラツチ回路
４４３からダーテイビツト論理部４５５（第３５
図）およびマツプデータセレクタ４４７に伝送す
るようにする。 この操作において、マツプエントリーの物理的
ページ欄（第３６図の右側下方部に拡大図で示
す）。基準欄のＳビツトおよびＴビツト、ならび
にアブセントビツトは常に変更されることなく、
再書込みされる。 CPUデータ書込み動作が行われている場合に
はマツプデータセレクタに供給されるダーテイビ
ツトＤは、ダーテイビツト論理部４５５により１
にセツトされる。さもないと、ダーテイビツトは
変更されない。 基準ビツト論理部４５３によりマツプデータセ
レクタに供給される基準ビツトＲは読取りまたは
書込み操作のいずれかにおいて１にセツトされる
ようにする。 前述のように、物理的ページ欄ならびにＳ，Ｔ
およびＡビツトは変更されない。 マツプデータセレクタ４４７はこの新しいマツ
プデータをパリテイ発生器４４９およびマツプ４
０９に供給し、前記パリテイ発生器４４９（第３
５図参照）により新しいデータから奇数パリテイ
ビツトＰを生ぜしめる。 次いで、マツプメモリー制御論理部４０１より
のマツプ書込みストローブ信号は、論理ページア
ドレス母線４１７により選択されたマツプエント
リー内に新しいデータとパリテイの書込みを行わ
せる。 かくして論理ページはマツプエントリーを介し
て翻訳され、更新されたパリテイビツト、基準ビ
ツトおよびダーテイビツトで再書込みが行われた
ことになる。 物理的メモリーモジユール４０３がその読取り
または書込み操作を終了したときは、モジユール
４０３から母線４３９（第３４図参照）を介して
マツプメモリー制御論理部４０１に終了信号を送
出する。 読取り操作においては、メモリーモジユール４
０３は母線４３７（第３４図）に記憶データをゲ
ートさせる。 データ読取り作動シーケンスにおいては、デー
タCPU１０５による使用のためMDレジスタ４３
３（第３４図）内にロードされるようにする。 命令読出し作動シーケンスにおいては、CPU
１０５による後続の実行のため、データはNIレ
ジスタ４３１（第３４図）内にロードされるよう
にする。 データ読取り、データ書込みおよび命令読出し
についてのCPUメモリーアクセスは上述のよう
にして終了する。 データ読取りまたはデータ書込みのためのＩ／
Ｏチヤネルによるメモリーへのアクセスは、次の
点を除けば、前述のCPUメモリーアクセスの場
合とと同様である。 論理アドレスを与えるため、チヤネルメモリー
アドレス（CMA）レジスタ１２９（第３４図）
を使用する。このレジスタは常時システムデータ
マツプ４６９（第３５図参照）を規定する。 また、書込み作動においてメモリーにデータを
供給するため、チヤネルメモリーデータ
（CMD）レジスタ４２５（第３４図）を使用し、
読出し作動においてメモリーからデータを受信す
るため、チヤネルデータ（CD）レジスタ１２５
（第３４図）を使用する。 Ｉ／Ｏチヤネル１０９のメモリーアクセスの場
合、アクセスは常にメモリーよりのデータ読出し
アクセスまたはメモリーへのデータ書込みアクセ
スで、CPUアクセスの場合のような命令読取り
アクセスはない。 さらに、メモリーへのＩ／Ｏチヤネルアクセス
の場合は、マツプパリテイおよびオフセツト状態
が生じた場合、Ｉ／Ｏチヤネル１０９に対してマ
ツプパリテイおよびアブセンント状態が伝送され
る。 前にある程度触れたように、メモリーモジユー
ル４０３用としては、半導体メモリーまたはコア
メモリーのいずれをも使用することができる。 メモリーがコアメモリーの場合は、パリテイ誤
り検出システムにより誤り検出を行う。コアメモ
リーモジユール用の誤り検出システムはすべての
単一ビツト誤りを検出するのに適し、これには既
知のパリテイ誤り発生および検出技術を使用する
ことができるので、ここではコアメモリーの詳細
については説明を省略することにする。 半導体メモリーの場合の障害の起りうる確率
は、誤り検出および訂正システムを正当化するに
充分な程大きい。したがつて、16ビツトの各デー
タワードに対して６ビツトのチエツク欄を共同作
動させるような誤り検出および訂正システムを提
供するようにしている。第３７図ないし第４１図
および関連の表１（後掲）は、メモリーモジユー
ル４０３を半導体メモリーにより構成した場合に
使用する誤り検出および訂正システムの詳細を示
す。 ６ビツトチエツク欄誤り検出、訂正システム
は、以下に詳述するように、すべての単一ビツト
誤りを検出し、訂正することができるほか、すべ
てのダブルビツト誤りを検出し、訂正することが
可能である。さらに、３ビツト誤りまたはそれ以
上の多ビツト誤りのほとんどすべてを検出するこ
とができる。 誤り検出および訂正システムについての本明細
書の記述は、半導体メモリーに関するものである
が、本誤り検出、訂正システムは半導体メモリー
に限定されるものでなく、任意のデータ記憶また
はデータ伝送利用分野にも有効である。 本例の誤り検出および訂正システムの重要な利
点は、単一ビツト誤りを訂正できるだけでなく、
単一ビツト誤りがなくなつた後、続いて起る可能
性のある任意のダブルビツト誤りをも高信頼度で
検出できるということである。 したがつて、誤り検出、訂正システムとともに
作動するマルチプロセツサシステムは、単一ビツ
ト障害許容形であり、半導体メモリーの修理に都
合のよい時期まで、半導体メモリー内の単一ビツ
ト障害を保持したまま作動を続けさせることがで
きる。 誤り検出および訂正システムにおいては、ハミ
ング距離４の体系的直線状２進コードを使用して
いる。このコードでは、各チエツクビツトは第３
８図に示すように８データビツトの直線状組合せ
である。また、各データビツトは第３８図に示す
ように、正確に３チエツクビツトの構成素子であ
る。このワードの利点は、チエツクビツトにより
データビツトの均一なカバレージが得られるとい
うことである。 誤り検出および訂正システムは速い論理速度と
遅いパーツカウントの組合せを支えるシンドロー
ムデコーダを具える。 要約すると、本発明誤り検出および訂正システ
ムは、記憶装置に書込まれた各データワードに６
チエツクビツトを付加するよう作動し、次いでメ
モリーからデータワードを読出す場合、記憶ワー
ドのチエツク欄部分を用いて、情報が記憶されて
から後の当該ワード内における情報の喪失を識別
または検出する。 半導体メモリーの場合は、２つの情報喪失（誤
り）機構が考えられる。その１つは、メモリー装
置による情報の保持を永久に不可能にするような
メモリー装置のハード障害であり、他の１つは電
気的雑音により情報の過渡的損失をもたらすよう
なソフト障害である。 誤り検出は、６ビツトシンドロームを生ずるチ
エツクビツト比較器により行うようにする。シン
ドロームは記憶されたワードから得られるチエツ
ク欄と、通常、記憶されたワードから得られるデ
ータ欄に対応するチエツク欄との間の差違であ
る。 したがつて、このシンドロームを分析（解読）
して、誤りが生じているかどうかを決定し、誤り
が発生している場合はどのような形式の訂正を必
要とするかを決定する。 単一データビツト誤りの場合は、シンドローム
デコーダ出力によりデータビツト補数器を作動さ
せて、誤りのあるビツトを反転させ、この訂正デ
ータを当該メモリーモジユールの出力として供給
するようにする。 シンドロームデコーダが多ビツト誤りを表示す
る場合には、制御および誤りラインの１つを介し
てこの事実をマツプメモリー制御部に連結し、
CPUに対して割込みを生じさせる。 第３７図において、メモリーモジユール４０３
はタイミングおよび制御論理部４７５および半導
体記憶アレイ４７７を含む。記憶アレイ４７７
は、各々22ビツトの32768ワードに対する記憶を
与える。各ワードは第３７図に示すように、16ビ
ツトデータ欄と６ビツトチエツク欄とを含む。 また、第３７図に示すように、各半導体メモリ
ーモジユール４０３は出力ラツチ回路４７９、チ
エツクビツト発生器４８１、チエツクビツト比較
器４８３、シンドロームデコーダ４８５およびデ
ータビツト補数器４８７を含む。 また、メモリーモジユール４０３は第３７図に
示すような信号およびデータ径路を介してシステ
ムの残りの部分にインターフエースさせるように
する。これらの径路には、４２９（メモリーへの
データ母線）、４３９（マツプメモリー制御部４
０１への制御および誤りライン）、４１９および
４２１（物理的アドレス母線）ならびに４３７
（メモリーよりのデータ母線）を含む。前記の信
号およびデータ径路は第３４図にも図示してあ
る。 第３７図において、出力ラツチ回路４７９の内
容は母線４８９を介してチエツクビツト比較器４
８３およびデータビツト比較器４８７の双方に伝
送するようにする。 また、チエツクビツト比較器４８３の出力はシ
ンドローム母線４９１を介してシンドロームデコ
ーダ４８５およびタイミング・制御論理部４７５
の双方にこれを伝送する。 シンドロームデコーダ４８５の出力は母線４９
３を介してデータビツト補数器４８７に伝送す
る。 また、シンドロームデコーダ４８５の他の出力
はライン４９５および４９７を介してタイミン
グ・制御論理部４７５に伝送するようにする。ラ
イン４９５はSINGLE ERROR信号すなわち単一
ビツト誤り（訂正可能誤り）信号を伝送し、ライ
ン４９７はMULTIーPLE ERROR信号、すなわ
ち多ビツト誤り（訂正不能誤り）信号を伝送す
る。 タイミング・制御論理部４７５は制御母線４９
９を介して半導体記憶アレイ４７７および出力ラ
ツチ回路４７９に制御信号を与える。 また、チエツクビツト発生器４８１の出力は母
線５０１を介してこれを記憶アレイ４７７に伝送
する。 第３８図において、チエツクビツト発生器４８
１は６つの個別の８ビツトパリテイツリー５０３
を含む。 また、第３９図に示すようにチエツクビツト比
較器４８３は６つの個別の６ビツトパリテイツリ
ー５０５を含む。 さらに、第４０図に示すように、シンドローム
デコーダ４８５はデコーダ部５０７および６ビツ
トパリテイツリー５０９を含む。 第４０図において、デコーダ部５０７および６
ビツトパリテイツリー５０９の出力は、これらを
符号数字５１１で示す誤り識別論理部内で結合さ
せる。 また、第４１図に示すように、ビツト補数器４
３７は16個の排他的論理和ゲート５１３を含む。 作動に際しては、16ビツトデータワードが母線
４２９を介して記憶アレイ４７７およびチエツク
ビツト発生器４８１（第３７図参照）に供給され
る。 第３８図において、チエツクビツト発生器４８
１は６つの８ビツトパリテイツリー５０３により
６チエツクビツトCoないしC5を発生する。 また、第３８図に示すように、図の最も左側に
位置する８ビツトパリテイツリー５０３は図の下
側部分に示すCoに対する論理式で示すようなチ
エツクビツトゼロ（Co）を発生する。したがつ
て、チエツクビツト（Co）はデータビツト８な
いし15のモジユロー２和の補数である。 また、他の一例として、チエツクビツトC3
は、第３８図の下側部分に示すC3に対する論理
式で示すように、８ビツトパリテイツリー５０３
により生成される。図に論理式で示し、かつ図の
上部の論理図に８ビツトパリテイツリーと、対応
するデータビツトラインとの間の接続で示すよう
に、このチエツクビツト３（C3）はデータビツ
ト０，１，２，４，７，９，10および12のモジユ
ロー２和である。 同様に、他の各チエツクビツトは第３８図の上
部に論理図で示すように、８データビツトのモジ
ユロー２加算により生成される。 チエツクビツト発生器４８１により生成した上
記の６チエツクビツトとデータ母線４２９を介し
て伝送される16データビツトは、メモリー書込み
作動を行うため記憶アドレス４７７内の特定記憶
場所にロードされる。この場合、第３７図に示す
ように、６チエツクビツトと16データビツトはタ
イミング・制御論理部４７５および物理的アドレ
ス母線４１９，４２１上の物理的アドレス情報の
制御のもとに記憶アレイ４７７にロードされるよ
うにする。 記憶アレイ４７７に記憶されたすべてのワード
は、同じような方法で当該ワード用として生成さ
れた６ビツトチエツク欄を有する。このチエツク
欄は、記憶アレイ内の当該記憶場所が読出し操作
のため次にアクセスされるときまで、記憶された
ワードとともに記憶アレイ４７７内に保持され
る。 記憶アレイ４７７から特定のワードを読出そう
とするときは、タイミング・制御論理部４７５お
よび物理的アドレス母線４１９，４２１上のアド
レスにより選択された記憶場所の内容を出力ラツ
チ回路４７９にロードさせるようにする。出力ラ
ツチ回路４７９は16データビツトと６ビツトチエ
ツク欄を収納しうるよう22ビツトの広さを有す
る。 16データビツトおよび６ビツトチエツク欄は、
出力ラツチ回路４２９から母線４８９を介してチ
エツクビツト比較器４８３に伝送するようにす
る。 チエツクビツト比較器４８３は、第３９図に示
すように、６シンドロームビツトSoないしS5を
形成する。 各シンドロームビツトは８データビツトおよび
１チエツクビツトの入力を有する９ビツトパリテ
イツリー５０５の出力で、対応して番号を付した
チエツクビツトに関係する。したがつてチエツク
ビツト０はシンドロームビツト０を計算するため
にのみ使用され、チエツクビツト１はシンドロー
ムビツト１を計算するためにのみ使用される。以
下これと同様とする 一例として、シンドロームビツト０（SO）は
第３９図の下側に論理式で示すように、チエツク
ビツト０とデータビツト８ないし１５のモジユロ
ー２和の補数である。 同様に、シンドロームビツトS1ないしS5の
各々は第３９図の論理図部分に各シンドロームビ
ツトに対する特定データビツトラインへの接続で
示してあるように、対応するチエツクビツトと８
データビツトのモジユロー２和から生成される。 誤りの有無および誤りの形式（誤りがある場
合）は母線４９１上の６シンドロームビツトの値
を通訳することによりこれを識別する。 表１は６ビツトシンドロームコードの64のあり
うる値を列挙し、各値に対する通訳を与えるもの
である。 例えば、シンドロームビツトSoないしS5のす
べてが０の場合には、データ欄またはチエツク欄
のいずれにも誤りは存在せず、これは表１の左最
上部に示す状態に等しい。 また、誤りの有無および誤りの形式については
表１の下部に要約してある。 これによれば、６シンドロームビツトのすべて
が０のときは、前述のように誤りは存在しないこ
とを示している。 ６シンドロームビツトのうち１つだけがオンの
場合、これは対応するチエツクビツト内の１つの
誤りを示す。この場合、チエツクビツト誤りは、
データワードの訂正を必要としない単一ビツト誤
りである。
【表】
【表】
また、表１の下部の要約に示すように、２つの
ビツトがオンのときは、１つのダブルビツト誤り
が存在する。この場合、２ビツト誤りは、(a)１ビ
ツト誤りはデータビツト内にあり、他の１ビツト
誤りがチエツクビツト内にあるか、(b)２つの誤り
がデータビツト内にあるか、(c)２つの誤にがチエ
ツクビツト内にあるかの３つの状態をとりうる。 また、３ビツトシンドロームコード内の３ビツ
トがオンのときは、その状態は単一データービツ
ト誤りか、あるいは多ビツト誤りのいずれかに対
応する。 データビツト内の単Ｍビツト誤りの一例として
は表１の右下方部のデータビツトＤー15に単一ビ
ツト誤りで示すシンドロームコード111000を参照
されたい。後述するように、シンドロームデコー
ダ４８５（第３７図および第４０図）はデータビ
ツト１５の正しくない値を反転して（正しくす
る）機能を有する。 シンドロームデコーダ４８５は２つの機能を有
する。 第１にシンドロームデコーダ４８５は単一デー
タビツト誤りの場合、母線４９３を介してデータ
ビツト補数器４８７（第３７図参照）に入力を供
給する。この入力はデータビツト補数器４８７内
で誤りビツトを反転させる働きをする。 第２に、シンドロームデコーダ４８５は誤りの
場合に２つの誤り信号の１つを与える。 単一データビツト誤りまたは単一チエツクビツ
ト誤りは、SINGLE ERROR（単一誤り）ライン
４９５を介してタイミング・制御論理部４７５に
伝送され、多ビツト誤り表示は、MULTIPLE
ERROR（多数ビツト誤り）ライン４９７を介し
てタイミング・制御論理部４７５に伝送される。 MULTIPLE ERROR（多数ビツト誤り）信号
は、あらゆるダブルビツト誤りの場合と、ほとん
どすべての３ビツトまたはそれ以上の多数ビツト
誤りの場合に生成されるようにする。前述のよう
に、この多ビツト誤り信号はCPU１０５（第３
４図参照）に割込みを与える。 シンドロームデータ４８５の構成の詳細は第４
０図に示すとおりである。シンドロームデコーダ
４８５はデコーダ５０７、６ビツトパリチイツリ
ー５０９および誤り識別論理部５１１を含む。 デコダ５０７は６つのシンドロームビツトのう
ち５つ（ビツトS1ないしS5）を解読して誤りの
形式（単一ビツト誤りか、ダブルビツト誤りか、
多数ビツト誤りか）および16データビツト内のデ
ータビツト誤りを反転させるのに必要な16の出力
ラインの双方を生成するに充分な情報を与える。
データビツト誤りの反転に必要なこれら16の出力
ラインは、その全体を第４０図に母線４９３で示
す。また第４０図には、各ラインをToないし
T15により個別に表示してある。 ORビツト５１２に接続してないデコーダ５０
７の出力は、６つのチエツクビツト内の誤りに対
応する。６つのチエツクビツト内の誤りはデータ
ビツト誤りでないため訂正するを要しない。した
がつて、デコーダのこれらね出力は使用されな
い。 残りの出力、すなわち、ORゲート５１２に接
続した出力は、第４０図に記号で示すように、ダ
ブルビツト誤りまたは多数ビツト誤りを表示す
る。これら上記の場合のすべてはORゲート５１
２により集められ、誤り識別論理部５１１の出力
におけるライン４９７上の多数ビツト誤り信号の
一構成素子を形成する。 また、第４０図に示すように、シンドロームデ
コーダ４８５はシンドロームビツトSoないしS5
のモジユロー２和を形成させるためのパリテイツ
リー５０９を含む。 パリテイツリー５０９よりの偶数または奇数出
力は表１の最下部に示す誤りの種類に対応させ
る。すなわち、偶数出力５１４は、オンのビツト
なし、２ビツトオンまたは６ビツトオンを有する
シンドロームに対応する。 オンビツトなし（誤りなし）に対応する偶数シ
ンドロームは、ANDゲート５１５により
MULTIPLE、ERROR（多数ビツト誤り）出力
信号４９７から排除されるようにする。前記
ANDゲート５１５は零シンドローム状態（デコ
ーダ５０７からゲート５１５に供給される他の入
力）を排除する機能を有する。 したがつて、２ビツトオン、４ビツトオンまた
は６ビツトオンを含むシンドロームが残りの偶数
シンドロームとなり、これらはMULTIPLE（多
数ビツト）信号と組合されてMULTIPLE
ERROR（多数ビツト誤り）出力ライン４９７に
伝送される多数ビツト誤りを構成する。 SINGLE ERROR（単一ビツト誤り）表示ライ
ン４９５上には、単一ビツト誤りのみに対して出
力が導出されることが望ましい。パリテイツリー
５０９のライン５１０上の奇数出力は、表１の下
部に要約して示したように、１ビツトオン（チエ
ツクビツト誤り）、３ビツトオン（データビツト
誤りまたはマルチビツト誤り）、または５ビツト
オン（多数ビツト誤り）に対応するもので、ライ
ン５１０上の奇数出力は論理部５１１を介してラ
イン４９５に単一ビツト誤りのみが伝送されるよ
う修飾する必要がある。マルチビツト誤りに対応
する上記の３ビツト、シンドロームコードとすべ
ての５ビツトシンドロームコードはライン４９５
上に単一ビツト誤りのみが伝送されるようこれら
を排除する必要があり、インバータ５１７および
ANDゲート５１９によりこれを行うようにして
いる。 ライン４９５上のSINGLE ERROR（単一ビツ
ト誤り）出力は、単一の１ビツト（チエツクビツ
ト誤り）を含むコードおよびデータビツト誤りに
対応する３つの１ビツトを含むシンドロームコー
ドに対して生成される。前述のように、パリテイ
ツリー５０９の奇数出力は１ビツトオン、３ビツ
トオンまたは、５ビツトオンを含むシンドローム
を示す。インバータ５１７およびANDゲート５
１９は多数ビツト誤り３ビツトシンドロームとす
べての５ビツトシンドロームを排除する働きをす
る。したがつて、SINGLE ERROR（単一ビツト
誤り）出力４９５は単一チエツクビツト誤りと単
一データビツト誤りのみとなる。単一チエツクビ
ツト誤りは訂正する必要がなく、単一データビツ
ト誤りをビツト補数器４８７により訂正する。 第４０図の下部に示したMULTIPLE ERROR
（多数ビツト誤り）もしくはSINGLE ERROR
（単一ビツト誤り）に対する論理式は上述の作動
を表わすものである。 実際には、多数ビツト誤りとして識別されず、
誤りなし、または単一ビツト誤り（訂正可能誤
り）として不正に識別される可能性のある３ビツ
ト誤りまたはそれ以上の多数ビツト誤りが存在し
うる。しかしながら、通常の誤り発生パターンに
おいては、通常３ビツト誤りが発生する前に記憶
の低下が検知される。例えば、メモリー記憶低下
の通常のパターンでは、まず雑音または構成素子
の故障に起因する単一ビツト誤りが発生し、その
後において付加的障害などに起因するダブルビツ
ト誤りが発生し、３ビツト誤りまたはそれ以上の
多数ビツト誤りが生成される前に、このダブルビ
ツト誤りが検出される。 データビツト補数器４８７（第３７図参照）の
機能は、シンドロームデコーダ４８５により検出
されたデータビツト誤りを反転させることであ
る。 第４１図はビツト補数器４８７の構成の詳細図
である。第４１図に示すように、ビツト補数器４
８７は排他的論理和ゲート５１３により形成す
る。これらの各ゲート５１３はライン４９３上の
関連のデコーダ出力がアサートされたとき、ライ
ン４８９上の所定データビツトを反転させる機能
を有する。 次いで、訂正された出力は当該物理的メモリー
モジユールの出力としてビツト補数器４８７の出
力線４３７上に伝送される。 以上で誤り検出および訂正システムの説明を終
ることにする。 例示したメモリーシステムは種々の顕著な特徴
を有する。 第１に、メモリーマツプは４つの異なる個別の
論理アドレススペース、すなわち、システムコー
ド、システムデータユーザーコードおよびユーザ
ーデータの各スペースを与え、これらのアドレス
スペース内で論理的アドレスの物理的アドレスへ
の翻訳を行うようにしている。 このように、論理的メモリーを４つのアドレス
スペースに分割することにより、システムプログ
ラムをユーザープログラムの作用から隔離し、任
意のユーザー誤りからシステムプログラムを保護
することができ、さらに、ユーザーコードおよび
データとシステムコードおよびデータの双方に対
してコードおよびデータを分離させることがで
き、変更不能プログラムの利便を与える。 各マツプエントリー内には、このページアドレ
ス翻訳および他の特定状態のための特定の欄を設
ける。 １つの欄は、論理的ページアドレスの物理的ペ
ージアドレスへの翻訳を可能にし、他の欄はアブ
センス表示を与える。この欄はアブセンスビツト
で、これにより仮想メモリー機構の実現を可能に
し、補助メモリー内に論理的ページを配置するこ
とを可能にする。 また、他の欄としては基準ヒストリー欄を有す
る。こ合基準ヒストリー欄は、オペレーテイング
システムの記憶管理者機能による使用のため、情
報の使用頻度を維持することを許容し、かくし
て、仮想メモリー機構を効率的機構とする機能を
有する。この場合、頻繁に使用されるページは主
メモリー内に保持するようにし、たまにしか使用
されないページを必要なオーバーレイ用として選
択するようにする。 また、システムデータマツプおよびユーザーデ
ータマツプの各エントリーには、ダーテイビツト
欄を保持するようにし、変更されないデータペー
ジを識別しうるようにする。かして識別された変
更不能データページは、そのデータページの有効
なコピーが補助メモリー内に既に存在するため、
補助メモリーにスワツプアウトされることはな
い。 また、メモリーシステムは、メモリーに対して
CPUおよびＩ／Ｏチヤネルによるアクセスが行
われる際、自動的に基準ビツト情報およびダーテ
イビツト情報を保持するためのマツプエントリー
制御論理部を含む。 本例のメモリーシステムは、マツプ内の情報を
保持し、かつこれを利用するためオペレーテイン
グシステムの記憶管理者機能により使用される３
つのCPU命令、すなわち、SMAP命令、RMAP命
令およびAMAP命令を有する。 さらに、本例のメモリーシステムは、メモリー
に対するデユアルポートアクセスを含み、CPU
およびＩ／Ｏチヤネルにより、メモリーに個別に
アクセスできるようにしている。かくして、Ｉ／
ＯチヤネルによるメモリーへのアクセスはCPU
を径由して行う必要はなく、メモリーとの間にお
いてデータ転送が行われている時間に、CPUは
他の機能を逐行することが可能となる。 また、メモリーへのデユアルポートアクセス作
動は、CPUおよびＩ／Ｏチヤネルがメモリーへ
同時にアクセスしようとした場合におけるマツプ
メモリー制御論理部による仲裁を可能にする。す
なわち、同時にアクセスの場合には、Ｉ／Ｏチヤ
ネルに優先権が与えられ、当該Ｉ／Ｏチヤネルに
よるアクセスが終了するまで、CPUを待機させ
るようにしている。 物理的メモリーは物理的メモリーモジユールを
付加することにより拡張することが可能である。 物理的メモリーモジユールは、半導体メモリー
の場合、ある条件のもとに誤り検出および誤り訂
正を行うことができる。単一ビツト誤りは、物理
的メモリーモジユール内に過渡的または永久的障
害が生じた場合でも、CPUおよびＩ／Ｏチヤネ
ルの作動を継続しうるようにするため、これを検
出し、かつ訂正するようにする。誤り検出および
訂正システムは記憶媒体内の22ビツトワードを有
する。16ビツトはデータを表わし、６ビツトは誤
り検出および訂正チエツク欄を与える。前記６ビ
ツトチエツク欄はすべての単一ビツト誤りの検出
と、訂正ならびにあらゆるダブルビツト誤りの検
出を可能にする。 コアメモリーは単一ビツト誤り検出用のパリテ
イを有する。 マルチプロセツサシステムにおいては、各プロ
セツサモジユールをそれ自身の主メモリーシステ
ムと共同作動させるようにしている。 各プロセツサモジユールにはそれ自身のメモリ
ーシステムを保有させるようにしているため、多
重処理システムにおけるメモリー共用の問題点は
存在しない。 多重処理システムにおけるメモリー共用の問題
点としては、競合のため特定プロセツサに利用で
きるメモリー帯域幅の減少という問題があり、利
用可能メモリー帯域幅の縮少は付加的CPUを共
用メモリーと組合せる場合は、さらにきびしいも
のとなる。 また、共用メモリーを使用しておらず、また、
プロセツサ間母線通信システムによりプロセツサ
モジユール間の通信を行うようにしているため、
共用メモリー内の記憶域によるCPU間通信に関
するインターロツクの問題を避けることができ
る。 共用メモリーの付加的問題点としては、共用メ
モリー内の障害により、システム内の複数個また
はすべてのCPUが同時に障害を越す可能性があ
るということがある。すなわち、共用メモリーシ
ステムの場合は、単一メモリーの障害によりシス
テムの全部または一部の作動を停止させる可能性
があるが、例示マルチプロセツサシステムにおい
ては、単一メモリーの障害によりシステムの停止
をきたすことはない。 CPUおよびＩ／Ｏチヤネルによるメモリーへ
のデユアルポートアクセスを可能にするため、メ
モリーとの間に個別のアドレスレジスタおよびデ
ータレジスタを設けている。 CPUはメモリーよりの命令を受信するため特
定のレジスタ（NIレジスタ）を有する。この個
別の特定レジスタは、メモリーよりのデータの読
出しを含む現行命令の実行期間中、オーバーラツ
プして次の命令を取出すことを可能にする。かく
すれば、現行命令の終了時に、命令の取出しを待
つことなく、直ちに次の命令を開始させることが
できる。 また、マツプは物理的主メモリーに対するアク
セス速度に比しきわめて高速なアクセスを与える
よう構成しており、これにより、マツプを介して
のアドレスの翻訳に種々の利便を提供している。 すなわち、例示メモリーシステムにおいては、
物理的メモリーアクセスが行われている時間にマ
ツプに再書込みを行うことができる。 再書込みは高速で行われるため、マツプの再書
込みによりメモリーサイクルタイムの損失をきた
すことはない。 また高速でマツプにアクセスできるようにして
いるため、メモリーアクセスに必要なページ翻訳
を含む全体の時間を減少させることが可能とな
る。 また、パリテイは、実際のマツプ記憶部それ自
体内に保持され、チエツクされるようにしている
ため、プロセツサモジユールの正しくない作動を
招来する前にマツプ記憶部内に任意の障害の中間
表示を与えることができる。 本発明は本明細書記載の実施例に限定されるも
のでなく、本発明は他の変形をも包含するもので
ある。
ビツトがオンのときは、１つのダブルビツト誤り
が存在する。この場合、２ビツト誤りは、(a)１ビ
ツト誤りはデータビツト内にあり、他の１ビツト
誤りがチエツクビツト内にあるか、(b)２つの誤り
がデータビツト内にあるか、(c)２つの誤にがチエ
ツクビツト内にあるかの３つの状態をとりうる。 また、３ビツトシンドロームコード内の３ビツ
トがオンのときは、その状態は単一データービツ
ト誤りか、あるいは多ビツト誤りのいずれかに対
応する。 データビツト内の単Ｍビツト誤りの一例として
は表１の右下方部のデータビツトＤー15に単一ビ
ツト誤りで示すシンドロームコード111000を参照
されたい。後述するように、シンドロームデコー
ダ４８５（第３７図および第４０図）はデータビ
ツト１５の正しくない値を反転して（正しくす
る）機能を有する。 シンドロームデコーダ４８５は２つの機能を有
する。 第１にシンドロームデコーダ４８５は単一デー
タビツト誤りの場合、母線４９３を介してデータ
ビツト補数器４８７（第３７図参照）に入力を供
給する。この入力はデータビツト補数器４８７内
で誤りビツトを反転させる働きをする。 第２に、シンドロームデコーダ４８５は誤りの
場合に２つの誤り信号の１つを与える。 単一データビツト誤りまたは単一チエツクビツ
ト誤りは、SINGLE ERROR（単一誤り）ライン
４９５を介してタイミング・制御論理部４７５に
伝送され、多ビツト誤り表示は、MULTIPLE
ERROR（多数ビツト誤り）ライン４９７を介し
てタイミング・制御論理部４７５に伝送される。 MULTIPLE ERROR（多数ビツト誤り）信号
は、あらゆるダブルビツト誤りの場合と、ほとん
どすべての３ビツトまたはそれ以上の多数ビツト
誤りの場合に生成されるようにする。前述のよう
に、この多ビツト誤り信号はCPU１０５（第３
４図参照）に割込みを与える。 シンドロームデータ４８５の構成の詳細は第４
０図に示すとおりである。シンドロームデコーダ
４８５はデコーダ５０７、６ビツトパリチイツリ
ー５０９および誤り識別論理部５１１を含む。 デコダ５０７は６つのシンドロームビツトのう
ち５つ（ビツトS1ないしS5）を解読して誤りの
形式（単一ビツト誤りか、ダブルビツト誤りか、
多数ビツト誤りか）および16データビツト内のデ
ータビツト誤りを反転させるのに必要な16の出力
ラインの双方を生成するに充分な情報を与える。
データビツト誤りの反転に必要なこれら16の出力
ラインは、その全体を第４０図に母線４９３で示
す。また第４０図には、各ラインをToないし
T15により個別に表示してある。 ORビツト５１２に接続してないデコーダ５０
７の出力は、６つのチエツクビツト内の誤りに対
応する。６つのチエツクビツト内の誤りはデータ
ビツト誤りでないため訂正するを要しない。した
がつて、デコーダのこれらね出力は使用されな
い。 残りの出力、すなわち、ORゲート５１２に接
続した出力は、第４０図に記号で示すように、ダ
ブルビツト誤りまたは多数ビツト誤りを表示す
る。これら上記の場合のすべてはORゲート５１
２により集められ、誤り識別論理部５１１の出力
におけるライン４９７上の多数ビツト誤り信号の
一構成素子を形成する。 また、第４０図に示すように、シンドロームデ
コーダ４８５はシンドロームビツトSoないしS5
のモジユロー２和を形成させるためのパリテイツ
リー５０９を含む。 パリテイツリー５０９よりの偶数または奇数出
力は表１の最下部に示す誤りの種類に対応させ
る。すなわち、偶数出力５１４は、オンのビツト
なし、２ビツトオンまたは６ビツトオンを有する
シンドロームに対応する。 オンビツトなし（誤りなし）に対応する偶数シ
ンドロームは、ANDゲート５１５により
MULTIPLE、ERROR（多数ビツト誤り）出力
信号４９７から排除されるようにする。前記
ANDゲート５１５は零シンドローム状態（デコ
ーダ５０７からゲート５１５に供給される他の入
力）を排除する機能を有する。 したがつて、２ビツトオン、４ビツトオンまた
は６ビツトオンを含むシンドロームが残りの偶数
シンドロームとなり、これらはMULTIPLE（多
数ビツト）信号と組合されてMULTIPLE
ERROR（多数ビツト誤り）出力ライン４９７に
伝送される多数ビツト誤りを構成する。 SINGLE ERROR（単一ビツト誤り）表示ライ
ン４９５上には、単一ビツト誤りのみに対して出
力が導出されることが望ましい。パリテイツリー
５０９のライン５１０上の奇数出力は、表１の下
部に要約して示したように、１ビツトオン（チエ
ツクビツト誤り）、３ビツトオン（データビツト
誤りまたはマルチビツト誤り）、または５ビツト
オン（多数ビツト誤り）に対応するもので、ライ
ン５１０上の奇数出力は論理部５１１を介してラ
イン４９５に単一ビツト誤りのみが伝送されるよ
う修飾する必要がある。マルチビツト誤りに対応
する上記の３ビツト、シンドロームコードとすべ
ての５ビツトシンドロームコードはライン４９５
上に単一ビツト誤りのみが伝送されるようこれら
を排除する必要があり、インバータ５１７および
ANDゲート５１９によりこれを行うようにして
いる。 ライン４９５上のSINGLE ERROR（単一ビツ
ト誤り）出力は、単一の１ビツト（チエツクビツ
ト誤り）を含むコードおよびデータビツト誤りに
対応する３つの１ビツトを含むシンドロームコー
ドに対して生成される。前述のように、パリテイ
ツリー５０９の奇数出力は１ビツトオン、３ビツ
トオンまたは、５ビツトオンを含むシンドローム
を示す。インバータ５１７およびANDゲート５
１９は多数ビツト誤り３ビツトシンドロームとす
べての５ビツトシンドロームを排除する働きをす
る。したがつて、SINGLE ERROR（単一ビツト
誤り）出力４９５は単一チエツクビツト誤りと単
一データビツト誤りのみとなる。単一チエツクビ
ツト誤りは訂正する必要がなく、単一データビツ
ト誤りをビツト補数器４８７により訂正する。 第４０図の下部に示したMULTIPLE ERROR
（多数ビツト誤り）もしくはSINGLE ERROR
（単一ビツト誤り）に対する論理式は上述の作動
を表わすものである。 実際には、多数ビツト誤りとして識別されず、
誤りなし、または単一ビツト誤り（訂正可能誤
り）として不正に識別される可能性のある３ビツ
ト誤りまたはそれ以上の多数ビツト誤りが存在し
うる。しかしながら、通常の誤り発生パターンに
おいては、通常３ビツト誤りが発生する前に記憶
の低下が検知される。例えば、メモリー記憶低下
の通常のパターンでは、まず雑音または構成素子
の故障に起因する単一ビツト誤りが発生し、その
後において付加的障害などに起因するダブルビツ
ト誤りが発生し、３ビツト誤りまたはそれ以上の
多数ビツト誤りが生成される前に、このダブルビ
ツト誤りが検出される。 データビツト補数器４８７（第３７図参照）の
機能は、シンドロームデコーダ４８５により検出
されたデータビツト誤りを反転させることであ
る。 第４１図はビツト補数器４８７の構成の詳細図
である。第４１図に示すように、ビツト補数器４
８７は排他的論理和ゲート５１３により形成す
る。これらの各ゲート５１３はライン４９３上の
関連のデコーダ出力がアサートされたとき、ライ
ン４８９上の所定データビツトを反転させる機能
を有する。 次いで、訂正された出力は当該物理的メモリー
モジユールの出力としてビツト補数器４８７の出
力線４３７上に伝送される。 以上で誤り検出および訂正システムの説明を終
ることにする。 例示したメモリーシステムは種々の顕著な特徴
を有する。 第１に、メモリーマツプは４つの異なる個別の
論理アドレススペース、すなわち、システムコー
ド、システムデータユーザーコードおよびユーザ
ーデータの各スペースを与え、これらのアドレス
スペース内で論理的アドレスの物理的アドレスへ
の翻訳を行うようにしている。 このように、論理的メモリーを４つのアドレス
スペースに分割することにより、システムプログ
ラムをユーザープログラムの作用から隔離し、任
意のユーザー誤りからシステムプログラムを保護
することができ、さらに、ユーザーコードおよび
データとシステムコードおよびデータの双方に対
してコードおよびデータを分離させることがで
き、変更不能プログラムの利便を与える。 各マツプエントリー内には、このページアドレ
ス翻訳および他の特定状態のための特定の欄を設
ける。 １つの欄は、論理的ページアドレスの物理的ペ
ージアドレスへの翻訳を可能にし、他の欄はアブ
センス表示を与える。この欄はアブセンスビツト
で、これにより仮想メモリー機構の実現を可能に
し、補助メモリー内に論理的ページを配置するこ
とを可能にする。 また、他の欄としては基準ヒストリー欄を有す
る。こ合基準ヒストリー欄は、オペレーテイング
システムの記憶管理者機能による使用のため、情
報の使用頻度を維持することを許容し、かくし
て、仮想メモリー機構を効率的機構とする機能を
有する。この場合、頻繁に使用されるページは主
メモリー内に保持するようにし、たまにしか使用
されないページを必要なオーバーレイ用として選
択するようにする。 また、システムデータマツプおよびユーザーデ
ータマツプの各エントリーには、ダーテイビツト
欄を保持するようにし、変更されないデータペー
ジを識別しうるようにする。かして識別された変
更不能データページは、そのデータページの有効
なコピーが補助メモリー内に既に存在するため、
補助メモリーにスワツプアウトされることはな
い。 また、メモリーシステムは、メモリーに対して
CPUおよびＩ／Ｏチヤネルによるアクセスが行
われる際、自動的に基準ビツト情報およびダーテ
イビツト情報を保持するためのマツプエントリー
制御論理部を含む。 本例のメモリーシステムは、マツプ内の情報を
保持し、かつこれを利用するためオペレーテイン
グシステムの記憶管理者機能により使用される３
つのCPU命令、すなわち、SMAP命令、RMAP命
令およびAMAP命令を有する。 さらに、本例のメモリーシステムは、メモリー
に対するデユアルポートアクセスを含み、CPU
およびＩ／Ｏチヤネルにより、メモリーに個別に
アクセスできるようにしている。かくして、Ｉ／
ＯチヤネルによるメモリーへのアクセスはCPU
を径由して行う必要はなく、メモリーとの間にお
いてデータ転送が行われている時間に、CPUは
他の機能を逐行することが可能となる。 また、メモリーへのデユアルポートアクセス作
動は、CPUおよびＩ／Ｏチヤネルがメモリーへ
同時にアクセスしようとした場合におけるマツプ
メモリー制御論理部による仲裁を可能にする。す
なわち、同時にアクセスの場合には、Ｉ／Ｏチヤ
ネルに優先権が与えられ、当該Ｉ／Ｏチヤネルに
よるアクセスが終了するまで、CPUを待機させ
るようにしている。 物理的メモリーは物理的メモリーモジユールを
付加することにより拡張することが可能である。 物理的メモリーモジユールは、半導体メモリー
の場合、ある条件のもとに誤り検出および誤り訂
正を行うことができる。単一ビツト誤りは、物理
的メモリーモジユール内に過渡的または永久的障
害が生じた場合でも、CPUおよびＩ／Ｏチヤネ
ルの作動を継続しうるようにするため、これを検
出し、かつ訂正するようにする。誤り検出および
訂正システムは記憶媒体内の22ビツトワードを有
する。16ビツトはデータを表わし、６ビツトは誤
り検出および訂正チエツク欄を与える。前記６ビ
ツトチエツク欄はすべての単一ビツト誤りの検出
と、訂正ならびにあらゆるダブルビツト誤りの検
出を可能にする。 コアメモリーは単一ビツト誤り検出用のパリテ
イを有する。 マルチプロセツサシステムにおいては、各プロ
セツサモジユールをそれ自身の主メモリーシステ
ムと共同作動させるようにしている。 各プロセツサモジユールにはそれ自身のメモリ
ーシステムを保有させるようにしているため、多
重処理システムにおけるメモリー共用の問題点は
存在しない。 多重処理システムにおけるメモリー共用の問題
点としては、競合のため特定プロセツサに利用で
きるメモリー帯域幅の減少という問題があり、利
用可能メモリー帯域幅の縮少は付加的CPUを共
用メモリーと組合せる場合は、さらにきびしいも
のとなる。 また、共用メモリーを使用しておらず、また、
プロセツサ間母線通信システムによりプロセツサ
モジユール間の通信を行うようにしているため、
共用メモリー内の記憶域によるCPU間通信に関
するインターロツクの問題を避けることができ
る。 共用メモリーの付加的問題点としては、共用メ
モリー内の障害により、システム内の複数個また
はすべてのCPUが同時に障害を越す可能性があ
るということがある。すなわち、共用メモリーシ
ステムの場合は、単一メモリーの障害によりシス
テムの全部または一部の作動を停止させる可能性
があるが、例示マルチプロセツサシステムにおい
ては、単一メモリーの障害によりシステムの停止
をきたすことはない。 CPUおよびＩ／Ｏチヤネルによるメモリーへ
のデユアルポートアクセスを可能にするため、メ
モリーとの間に個別のアドレスレジスタおよびデ
ータレジスタを設けている。 CPUはメモリーよりの命令を受信するため特
定のレジスタ（NIレジスタ）を有する。この個
別の特定レジスタは、メモリーよりのデータの読
出しを含む現行命令の実行期間中、オーバーラツ
プして次の命令を取出すことを可能にする。かく
すれば、現行命令の終了時に、命令の取出しを待
つことなく、直ちに次の命令を開始させることが
できる。 また、マツプは物理的主メモリーに対するアク
セス速度に比しきわめて高速なアクセスを与える
よう構成しており、これにより、マツプを介して
のアドレスの翻訳に種々の利便を提供している。 すなわち、例示メモリーシステムにおいては、
物理的メモリーアクセスが行われている時間にマ
ツプに再書込みを行うことができる。 再書込みは高速で行われるため、マツプの再書
込みによりメモリーサイクルタイムの損失をきた
すことはない。 また高速でマツプにアクセスできるようにして
いるため、メモリーアクセスに必要なページ翻訳
を含む全体の時間を減少させることが可能とな
る。 また、パリテイは、実際のマツプ記憶部それ自
体内に保持され、チエツクされるようにしている
ため、プロセツサモジユールの正しくない作動を
招来する前にマツプ記憶部内に任意の障害の中間
表示を与えることができる。 本発明は本明細書記載の実施例に限定されるも
のでなく、本発明は他の変形をも包含するもので
ある。
第１図は本発明の一実施例に係る入出力システ
ムを備えたマルチプロセツサシステムのブロツク
ダイヤグラムで、各々、母線コントローラ３７に
より制御される２本のプロセツサ間母線３５（Ｘ
母線およびＹ母線）により接続した若干個のプロ
セツサモジユール３３ならびに各々２個のプロセ
ツサモジユールの入出力（Ｉ／Ｏ）母線３９に接
続した若干個のデユアルポートデバイスコントロ
ーラ４１を示す図、第２図は各個別プロセツサモ
ジユールに対するＸ母線コントローラおよびＹ母
線コントローラの接続の詳細を示すブロツクダイ
ヤグラムで、各母線コントローラと個別プロセツ
サモジユールのプロセツサ間制御ユニツト５５間
の接続を示す図、第３図は第２図に示す母線コン
トローラ３７の論理を示す詳細図、第４図は第２
図に示すプロセツサモジユールのプロセツサ制御
ユニツト５５内の共用出力バツフア・制御回路６
７の論理を示す詳細図、第５図はプロセツサモジ
ユール用プロセツサ間制御ユニツト５５のインキ
ユーバツフア・制御回路６５の論理を示す詳細
図、第６図は母線コントローラ３７用論理回路８
１の状態図で、論理がどのようにして母線コント
ローラに入るプロトコルラインに応答し、母線コ
ントローラから出て行うプロトコルラインを生ず
るかを示す図、第７図は第４図に示す共用アウト
キユーバツフア・制御回路６７用の論理部７３お
よび７５を示す状態図、第８図は第５図示インキ
ユーバツフア・制御回路６５用の論理を示す状態
図、第９図は送信プロセツサモジユールと受信プ
ロセツサモジユール間の所定パツケージ伝送に対
するタイムシーケンスを示す、本発明の方法に係
る説明図、第１０図は第４図示アウトキユーバツ
フア・制御回路６７の母線空き状態論理部７５お
よびプロセツサ充填状態論理部７３の論理図、第
１１図は第１０図示論理図に関する論理式のリス
トを示す図、第１２図は、第１図に示すマイクロ
プロセツサシステムの入出力（Ｉ／Ｏ）システム
のブロツクダイヤグラム、第１３図はプロセツサ
モジユールの入出力（Ｉ／Ｏ）チヤネル１０９の
ブロツクダイヤグラムで、Ｉ／Ｏチヤネルの主要
構成素子およびこれらの構成素子部分に関連する
データ径路を示す図、第１４図は第１図に示す
Ｉ／Ｏ母線３９内の個々のラインを示す詳細図、
第１５図は、中央処理ユニツト（CPU）１０５
により開始され、プロセツサモジユール３３の
Ｉ／Ｏチヤネル１０９を介してＴ母線１５３上を
第１図に示すデバイスコントローラ４１に転送さ
れるシーケンスを有し、CPU１０５内のマイク
ロプログラム１１５により生ずる実行入出力
（EIO）に対するＴ母線１５３の状態変化を示す
Ｉ／Ｏチヤネルプロトコル図、第１６図は、デバ
イスコントローラ４１よりのリクエスト信号に応
じてＩ／Ｏチヤネルマイクロプログラム１２１に
より開始される再接続およびデータ転送シーケン
スに対するＴ母線１５３の状態変化を示すＩ／Ｏ
チヤネルプロトコル図、第１７図は、Ｔ母線１５
３上をデバイスコントローラ４１に伝送されるシ
ーケンスを有し、CPUマイクロプログラム１１
５により開始される高優先度問合せＩ／Ｏ命令
（HIIO命令）または問合せＩ／Ｏ命令（IIO命
令）に対するＴ母線１５３の状態変化を示すＩ／
Ｏチヤネルプロトコル図、第１８図は第１５図な
いし第１７図に略語で示したＴ母線機能を示す
表、第１９図は第１図に示すデバイスコントロー
ラ４１およびポート部４３の全体構造を示すブロ
ツクダイヤグラム、第２０図は第１９図に示すポ
ート部４３のブロツクダイヤグラムで、主として
ポート部４３内のデータ径路を示す図、第２１図
は第１９図に示すデバイスコントローラ４１のイ
ンターフエース共通論理部１８１のデータ径路の
詳細を示すブロツクダイヤグラム、第２２図は第
１９図に示すデバイスコントローラ４１の制御部
内に配置したデータバツフア１８９の構成素子部
を示すブロツクダイヤグラム、第２３図は第１９
図および第２２図に示すデータバツフア１８９の
作動を示すグラフ、第２４図は、チヤネルル１０
９からのサービスアウト（SVO）とポートデー
タレジスタ２１３へのデータのローデイングとの
関係を示すタイミング図で、データがレジスタに
ロードされる前にどのようにしてパリテイチエツ
クが開始され、レジスタ内にデータが完全にロー
ドされた後まで継続されるかを示す図、第２５図
は第１９図および第２１図に示す電源オン
（PON）回路の詳細図、第２６図はデバイスコン
トローラ４１のデータバツフア１８９（第２２
図）のバツフア制御論理部２４３の論理図でバツ
フア制御論理部２４３がどのようにしてデータ母
線上のハンドシエークを制御し、入出力ポインタ
を制御するかを示す図、第２７図は第２０図示ポ
ート制御論理部１９１により実現される選択レジ
スタ１７３に対する論理式を示すリスト、第２８
図はＩ／Ｏチヤネル１０９とポート部４３間の２
ラインハンドシエークの作動を示すタイミング
図、第２９図は第２８図に示す一般的ハンドシエ
ークの場合に対する論理を示す論理図で、第１３
図に示す入出力チヤネル１０９のＴ母線マシン１
４３の部分を示す図、第３０図は配電システムの
ブロツクダイヤグラムで、複数個の個別分離電源
３０３からどのように配電し、各デユアルデバイ
スコントローラ４１に主電源および代替電源の双
方を与えるため、どのようにデバイスコントロー
ラとの関連づけを行つているかを示す図、第３１
図はデバイスコントローラ用の主電源と代替電源
間の切換えを行うためのスイツチング配置を示す
詳細図で、主電源の障害時における自動スイツチ
ングと、オフ、自動および代替の３つの異なるモ
ードにおける手動スイツチングの双方を可能とす
ることを図す図、第３２図は第３０図に示す個別
分離電源３０３の詳細を示すブロツクダイヤグラ
ム、第３３図は、第３０図に示す個々の分離電源
から個々のデバイスコントローラに電力を供給す
る垂直母線および水平母線の詳細を示すブロツク
ダイヤグラムで、この特定配置により特定のデバ
イスコントローラに対する主電源および代替電源
としての任意の２電源の選択を容易ならしめるこ
とを示す図、第３４図はメモリーシステムのブロ
ツクダイヤグラムで、第１図に示すプロセツサモ
ジユール３３のメモリー１０７の詳細を示す図、
第３５図は第３４図に示すメモリー１０７のマツ
プ部４０７の詳細を示すブロツクダイヤグラム、
第３６図は４つの論理アドレス記憶域および前記
論理アドレス記憶域に対応する４つの個別マツプ
部に分割した論理メモリーの構成図ならびに前記
マツプ部の単一マツプエントリーのビツトおよび
欄（フイールド）の詳細図、第３７図は半導体メ
モリーモジユールにより形成した第３４図に示す
メモリーモジユール４０３の詳細を示すブロツク
ダイヤグラム、第３８図は第３７図示半導体メモ
リーモジユール４０３に使用するチエツクビツト
発生器の構成図ならびにチエツクビツトレジスタ
に使用する８ビツトパリテイツリーの２つに対す
る論理式のリストを示す図、第３９図は第３７図
に示す半導体メモリーモジユール４０３用のチエ
ツクビツト比較器の構成図ならびにシンドローム
ビツト零に対する９ビツトパリテイツリーに対す
る論理式のリストを示す図、第４０図は第３７図
に示す半導体メモリーモジユール４０３に使用す
るシンドロームデコーダの構成図ならびにシンド
ロームデコーダの論理部５１１の作動に対する論
理式のリストを示す図、第４１図は第３７図示半
導体メモリーモジユール４０３に使用するビツト
補数器の論理図、第４２図は継続的に実行しつづ
ける必要のあるアプリケーシヨンプログラムを実
行中の２つのプロセツサシステムの種々の状態、
すなわち、２つのプロセツサが連続的に異常をき
たして修理され、それにしたがつてアプリケーシ
ヨンプログラムが作動モードを変える状態を示す
図である。 ３１……マルチプロセツサシステム、３３……
マイクロプロセツサモジユール、３５……プロセ
ツサ間母線、３７……母線コントローラ、３９…
…入出力母線、４１……デバイスコントローラ
（周辺装置制御ユニツト）、４３……ポート部、４
５……デイスク、４７……ターミナル、４９……
磁気テープ駆動装置、５１……カードリーダ、５
３……ラインプリンタ、５５……プロセツサ間制
御ユニツト、５７……母線データライン、５９…
…母線プロトコルライン、６１……クロツクライ
ン、６３……選択（セレクト）ライン、６５……
インキユー部、６７……アウトキユー部、６９…
…アウトキユーバツフア、７１……受信レジス
タ、７３……プロセツサ充填状態論理部、７５…
…母線空き状態論理部、７７……アウトキユーカ
ウンタ、７９……アウトキユーポインタ、８１…
…母線制御状態論理部、８３……送信（センタ
ー）カウンタ、８５……プロセツサ選択論理部、
８７……受信レジスタ、８９……パケツトカウン
タ、９１……母線クロツク発生器、９３……母線
充填状態論理部、９５……送信レジスタ、９７…
…インキユーバツフア、９９……インキユーカウ
ンタ、１０１……プロセツサ空き状態論理部、１
０３……論理式、１０５……中央処理ユニツト
（CPU）、１０７……主メモリー、１０９……入
出力チヤネル、１１１……接続ライン、１１２…
…レジスタスタツク、１１３……マイクロプロセ
ツサ、１１４……論理径路、１１５……マイクロ
プログラム、１１７……論理径路、１１９……マ
イクロプロセツサ、１２１……マイクロプログラ
ム、１２３……データ径路論理部、１２５……チ
ヤネルメモリーデータレジスタ、１２７……入出
力データレジスタ、１２９……チヤネルメモリー
アドレスレジスタ、１３１……キヤラクタカウン
トレジスタ、１３３……アクテイブデバイスアド
レスレジスタ、１３５……優先度決定レジスタ、
１３７……パリテイ発生およびチエツク論理部、
１３８……バツフア、１３９，１３９Ａ，１３９
Ｂ，１３９Ｃ……論理径路、１３９Ａ−１，１３
９Ａ−２，１３９Ａ−３……分岐径路、１４０…
…入出力制御テーブル、１４１……入出力チヤネ
ル制御論理部、１４２……２ワードエントリー、
１４３……Ｔ母線マシン、１４５……RCI（再接
続イン）ライン、１４７……LIRQ（低優先度割
込リクエスト）ライン、１４９……HIRQ（高優
先度割込リクエスト）ライン、１５０……母線受
信テーブル、１５１……RANK（ランク）ライ
ン、１５３……Ｔ母線機能ライン、１５５……
SVO（サービスアウト）ライン、１５７……SVI
（サービスイン）ライン、１５９……STI（スト
ツプイン）ライン、１６１……データ母線ライ
ン、１６３……パリテイライン、１６５……
EOT（転送終了）ライン、１６７……PADO
（パツドアウト）ライン、１６９……PADI（パツ
ドイン）ライン、１７１……IORST（Ｉ／Ｏリ
セツト）ライン、１７３……選択ラツチ回路、ポ
ート選択ビツト、１７５……イネーブルラツチ回
路、１７７……パリテイチエツクレジスタ、１７
９……物理的接続ライン、１８０……接続ライ
ン、１８１……インターフエース共通論理部、１
８２，１８２Ａ……電源オン回路、１８３……接
続ライン、１８４……電流源、１８５……オーナ
ーシツプラツチ回路、１８６……差動増幅器、１
８７……デバイスコントローラの制御部分、１８
８……ライン、１８９……バツフア、１９０……
ライン、１９１……制御およびデコード論理部、
１９２……ツエナーダイオード、１９３……装置
アドレス比較器、１９４，１９６……トランジス
タ、１９５……ステータスマルチプレクサ、１９
７……インターフエーストランシーバ、１９８…
…受信機、１９８′……抵抗、１９９……マルチ
プレクサ、２００……送信機、２００′……抵
抗、２０１……入力母線ライン、２０２……イネ
ーブルライン、２０２′……抵抗、２０３……
DVAD（装置アドレス）ライン、２０４，２０６
……ライン、２０５……出力母線ライン、２０７
……テーク・オーナーシツプライン、２０８，２
１０，２１２……トランジスタ、２０９……制御
ライン、２１１……マルチプレクサ、２１３……
データレジスタ、２１４……主出力制御トランジ
スタ、２１５，２１５Ａ……制御ライン、２１
６，２１８，２２０，２２２，２２４，２２６，
２２８……出力段、２１７……出力母線、２１
９，２２１……ライン、２２０……マルチプレク
サ、２２３，２２５，２２７，２２９……点、２
３０……ヒステリシス制御論理部、２３１……入
力バツフア、２３２，２３４……抵抗、２３３…
…バツフアメモリー、２３５……出力バツフア、
２３６……ヒステリシストランジスタ、２３７…
…入力ポインタ、２３９……出力ポインタ、２４
１，２４５……マルチプレクサ、２４５Ａ，２４
５Ｂ……ゲート、２４７……ストレスカウンタ、
２４７Ａ……カウンタ部、２４７Ｂ……デコーダ
部、２４９，２５１，２５３，２５５，２５７，
２５９，２６１，２６３，２６５……ライン、２
６７Ａ，２６７Ｂ……リクエストフリツプフロツ
プ、２６９……クロツクフリツプフロツプ、２７
１Ａ，２７１Ｂ……リクエスト周期フリツプフロ
ツプ、２７３……優先度決定ゲート、２７５Ａ，
２７５Ｂ……リクエスト実行ゲート、２７７Ａ，
２７７Ｂ……ライン、２７９……垂直上昇部、２
８１……SVI（サービスイン）信号、２８１Ａ，
２８３Ａ，２８５Ａ……矢印、２８３，２８５…
…垂直下降部、２８７……サービスアウトフリツ
プフロツプ、２８９……サービスイン同期フリツ
プフロツプ、２９１……組合せ論理部、２９３，
２９５……送信機、３０１……配電システム、３
０３……電源、３０５……マルチライン母線、３
０７……主ライン、３０９……代替ライン、３１
１……自動スイツチ、３１３……手動スイツチ、
３１５……入力コネクタ、３１７……ACーDC変
換器、３１９，３２５，３２７，３３１……ライ
ン、３２１……出力ライン、３２３……DCーDC
変換器、３２９……電池および充電器モジユー
ル、３３３……ダイオード、３３５……電源警報
回路、３３７……ライン、３３９……平衡ダイオ
ード、３４１，３４３……ダイオード、３４５…
…手動スイツチ、３４７……トランジスタ、３４
８……コンデンサ、３５０，３５２……抵抗、３
５１，３５３……点、３５５……垂直タツプ、４
０１……マツプメモリー制御論理部、４０３……
メモリーモジユール、４０５……データ径路部、
４０７……マツプ部、４０９……マツプ、４１１
……PMA（プロセツサメモリーアドレス）レジ
スタ、４１５……アドレスセレクタ（ASEL）、
４１７……論理ページアドレス母線、４１９……
ページオフセツト母線、４２１……出力母線、４
２３……プロセツサメモリーデータ（PMD）レ
ジスタ、４２５……チヤネルメモリーデータ
（CMD）レジスタ、４２７……データセレクタ
（DSEL）、４２９……出力母線、４３１……ネク
ストインストラクシヨン（NI）レジスタ、４３
３……メモリーデータ（MD）レジスタ、４３
７，４３９……母線、４４１……マツプページ、
４４３……マツプ出力ラツチ回路、４４５……マ
ツプメモリーデータ（MMD）レジスタ、４４７
……マツプデータセレクタ、４４９……マツプパ
リテイ発生器、４５１……マツプパリテイチエツ
カー、４５３……基準ビツト論理部、４５５……
ダーテイビツト論理部、４５７……制御信号ライ
ン、４５９……ユーザーデータ記憶域、４６１…
…システムデータ記憶域、４６３……ユーザーコ
ード記憶域、４６５……システムコード記憶域、
４６７……ユーザーデータマツプ部、４６９……
システムデータマツプ部、４７１……ユーザーコ
ードマツプ部、４７３……システムコードマツプ
部、４７５……タイミングおよび制御論理部、４
７７……半導体メモリーアレイ、４７９……出力
ラツチ回路、４８１……チエツクビツト発生器、
４８３……チエツクビツト比較器、４８５……シ
ンドロームデコーダ、４８７……データビツト補
数器、４８９，４９３……母線、４９１……シン
ドローム母線、４９５，４９７……ライン、４９
９……制御母線、５０１……母線、５０３……８
ビツトパリテイツリー、５０５……９ビツトパリ
テイツリー、５０７……デコーダ部、５０９……
６ビツトパリテイツリー、５１０……奇数出力ラ
イン、５１１……誤り識別論理部、５１２……
ORゲート、５１３……排他的論理和ゲート、５
１４……偶数出力ライン、５１５，５１９……
ANDゲート、５１７……インバータ。
ムを備えたマルチプロセツサシステムのブロツク
ダイヤグラムで、各々、母線コントローラ３７に
より制御される２本のプロセツサ間母線３５（Ｘ
母線およびＹ母線）により接続した若干個のプロ
セツサモジユール３３ならびに各々２個のプロセ
ツサモジユールの入出力（Ｉ／Ｏ）母線３９に接
続した若干個のデユアルポートデバイスコントロ
ーラ４１を示す図、第２図は各個別プロセツサモ
ジユールに対するＸ母線コントローラおよびＹ母
線コントローラの接続の詳細を示すブロツクダイ
ヤグラムで、各母線コントローラと個別プロセツ
サモジユールのプロセツサ間制御ユニツト５５間
の接続を示す図、第３図は第２図に示す母線コン
トローラ３７の論理を示す詳細図、第４図は第２
図に示すプロセツサモジユールのプロセツサ制御
ユニツト５５内の共用出力バツフア・制御回路６
７の論理を示す詳細図、第５図はプロセツサモジ
ユール用プロセツサ間制御ユニツト５５のインキ
ユーバツフア・制御回路６５の論理を示す詳細
図、第６図は母線コントローラ３７用論理回路８
１の状態図で、論理がどのようにして母線コント
ローラに入るプロトコルラインに応答し、母線コ
ントローラから出て行うプロトコルラインを生ず
るかを示す図、第７図は第４図に示す共用アウト
キユーバツフア・制御回路６７用の論理部７３お
よび７５を示す状態図、第８図は第５図示インキ
ユーバツフア・制御回路６５用の論理を示す状態
図、第９図は送信プロセツサモジユールと受信プ
ロセツサモジユール間の所定パツケージ伝送に対
するタイムシーケンスを示す、本発明の方法に係
る説明図、第１０図は第４図示アウトキユーバツ
フア・制御回路６７の母線空き状態論理部７５お
よびプロセツサ充填状態論理部７３の論理図、第
１１図は第１０図示論理図に関する論理式のリス
トを示す図、第１２図は、第１図に示すマイクロ
プロセツサシステムの入出力（Ｉ／Ｏ）システム
のブロツクダイヤグラム、第１３図はプロセツサ
モジユールの入出力（Ｉ／Ｏ）チヤネル１０９の
ブロツクダイヤグラムで、Ｉ／Ｏチヤネルの主要
構成素子およびこれらの構成素子部分に関連する
データ径路を示す図、第１４図は第１図に示す
Ｉ／Ｏ母線３９内の個々のラインを示す詳細図、
第１５図は、中央処理ユニツト（CPU）１０５
により開始され、プロセツサモジユール３３の
Ｉ／Ｏチヤネル１０９を介してＴ母線１５３上を
第１図に示すデバイスコントローラ４１に転送さ
れるシーケンスを有し、CPU１０５内のマイク
ロプログラム１１５により生ずる実行入出力
（EIO）に対するＴ母線１５３の状態変化を示す
Ｉ／Ｏチヤネルプロトコル図、第１６図は、デバ
イスコントローラ４１よりのリクエスト信号に応
じてＩ／Ｏチヤネルマイクロプログラム１２１に
より開始される再接続およびデータ転送シーケン
スに対するＴ母線１５３の状態変化を示すＩ／Ｏ
チヤネルプロトコル図、第１７図は、Ｔ母線１５
３上をデバイスコントローラ４１に伝送されるシ
ーケンスを有し、CPUマイクロプログラム１１
５により開始される高優先度問合せＩ／Ｏ命令
（HIIO命令）または問合せＩ／Ｏ命令（IIO命
令）に対するＴ母線１５３の状態変化を示すＩ／
Ｏチヤネルプロトコル図、第１８図は第１５図な
いし第１７図に略語で示したＴ母線機能を示す
表、第１９図は第１図に示すデバイスコントロー
ラ４１およびポート部４３の全体構造を示すブロ
ツクダイヤグラム、第２０図は第１９図に示すポ
ート部４３のブロツクダイヤグラムで、主として
ポート部４３内のデータ径路を示す図、第２１図
は第１９図に示すデバイスコントローラ４１のイ
ンターフエース共通論理部１８１のデータ径路の
詳細を示すブロツクダイヤグラム、第２２図は第
１９図に示すデバイスコントローラ４１の制御部
内に配置したデータバツフア１８９の構成素子部
を示すブロツクダイヤグラム、第２３図は第１９
図および第２２図に示すデータバツフア１８９の
作動を示すグラフ、第２４図は、チヤネルル１０
９からのサービスアウト（SVO）とポートデー
タレジスタ２１３へのデータのローデイングとの
関係を示すタイミング図で、データがレジスタに
ロードされる前にどのようにしてパリテイチエツ
クが開始され、レジスタ内にデータが完全にロー
ドされた後まで継続されるかを示す図、第２５図
は第１９図および第２１図に示す電源オン
（PON）回路の詳細図、第２６図はデバイスコン
トローラ４１のデータバツフア１８９（第２２
図）のバツフア制御論理部２４３の論理図でバツ
フア制御論理部２４３がどのようにしてデータ母
線上のハンドシエークを制御し、入出力ポインタ
を制御するかを示す図、第２７図は第２０図示ポ
ート制御論理部１９１により実現される選択レジ
スタ１７３に対する論理式を示すリスト、第２８
図はＩ／Ｏチヤネル１０９とポート部４３間の２
ラインハンドシエークの作動を示すタイミング
図、第２９図は第２８図に示す一般的ハンドシエ
ークの場合に対する論理を示す論理図で、第１３
図に示す入出力チヤネル１０９のＴ母線マシン１
４３の部分を示す図、第３０図は配電システムの
ブロツクダイヤグラムで、複数個の個別分離電源
３０３からどのように配電し、各デユアルデバイ
スコントローラ４１に主電源および代替電源の双
方を与えるため、どのようにデバイスコントロー
ラとの関連づけを行つているかを示す図、第３１
図はデバイスコントローラ用の主電源と代替電源
間の切換えを行うためのスイツチング配置を示す
詳細図で、主電源の障害時における自動スイツチ
ングと、オフ、自動および代替の３つの異なるモ
ードにおける手動スイツチングの双方を可能とす
ることを図す図、第３２図は第３０図に示す個別
分離電源３０３の詳細を示すブロツクダイヤグラ
ム、第３３図は、第３０図に示す個々の分離電源
から個々のデバイスコントローラに電力を供給す
る垂直母線および水平母線の詳細を示すブロツク
ダイヤグラムで、この特定配置により特定のデバ
イスコントローラに対する主電源および代替電源
としての任意の２電源の選択を容易ならしめるこ
とを示す図、第３４図はメモリーシステムのブロ
ツクダイヤグラムで、第１図に示すプロセツサモ
ジユール３３のメモリー１０７の詳細を示す図、
第３５図は第３４図に示すメモリー１０７のマツ
プ部４０７の詳細を示すブロツクダイヤグラム、
第３６図は４つの論理アドレス記憶域および前記
論理アドレス記憶域に対応する４つの個別マツプ
部に分割した論理メモリーの構成図ならびに前記
マツプ部の単一マツプエントリーのビツトおよび
欄（フイールド）の詳細図、第３７図は半導体メ
モリーモジユールにより形成した第３４図に示す
メモリーモジユール４０３の詳細を示すブロツク
ダイヤグラム、第３８図は第３７図示半導体メモ
リーモジユール４０３に使用するチエツクビツト
発生器の構成図ならびにチエツクビツトレジスタ
に使用する８ビツトパリテイツリーの２つに対す
る論理式のリストを示す図、第３９図は第３７図
に示す半導体メモリーモジユール４０３用のチエ
ツクビツト比較器の構成図ならびにシンドローム
ビツト零に対する９ビツトパリテイツリーに対す
る論理式のリストを示す図、第４０図は第３７図
に示す半導体メモリーモジユール４０３に使用す
るシンドロームデコーダの構成図ならびにシンド
ロームデコーダの論理部５１１の作動に対する論
理式のリストを示す図、第４１図は第３７図示半
導体メモリーモジユール４０３に使用するビツト
補数器の論理図、第４２図は継続的に実行しつづ
ける必要のあるアプリケーシヨンプログラムを実
行中の２つのプロセツサシステムの種々の状態、
すなわち、２つのプロセツサが連続的に異常をき
たして修理され、それにしたがつてアプリケーシ
ヨンプログラムが作動モードを変える状態を示す
図である。 ３１……マルチプロセツサシステム、３３……
マイクロプロセツサモジユール、３５……プロセ
ツサ間母線、３７……母線コントローラ、３９…
…入出力母線、４１……デバイスコントローラ
（周辺装置制御ユニツト）、４３……ポート部、４
５……デイスク、４７……ターミナル、４９……
磁気テープ駆動装置、５１……カードリーダ、５
３……ラインプリンタ、５５……プロセツサ間制
御ユニツト、５７……母線データライン、５９…
…母線プロトコルライン、６１……クロツクライ
ン、６３……選択（セレクト）ライン、６５……
インキユー部、６７……アウトキユー部、６９…
…アウトキユーバツフア、７１……受信レジス
タ、７３……プロセツサ充填状態論理部、７５…
…母線空き状態論理部、７７……アウトキユーカ
ウンタ、７９……アウトキユーポインタ、８１…
…母線制御状態論理部、８３……送信（センタ
ー）カウンタ、８５……プロセツサ選択論理部、
８７……受信レジスタ、８９……パケツトカウン
タ、９１……母線クロツク発生器、９３……母線
充填状態論理部、９５……送信レジスタ、９７…
…インキユーバツフア、９９……インキユーカウ
ンタ、１０１……プロセツサ空き状態論理部、１
０３……論理式、１０５……中央処理ユニツト
（CPU）、１０７……主メモリー、１０９……入
出力チヤネル、１１１……接続ライン、１１２…
…レジスタスタツク、１１３……マイクロプロセ
ツサ、１１４……論理径路、１１５……マイクロ
プログラム、１１７……論理径路、１１９……マ
イクロプロセツサ、１２１……マイクロプログラ
ム、１２３……データ径路論理部、１２５……チ
ヤネルメモリーデータレジスタ、１２７……入出
力データレジスタ、１２９……チヤネルメモリー
アドレスレジスタ、１３１……キヤラクタカウン
トレジスタ、１３３……アクテイブデバイスアド
レスレジスタ、１３５……優先度決定レジスタ、
１３７……パリテイ発生およびチエツク論理部、
１３８……バツフア、１３９，１３９Ａ，１３９
Ｂ，１３９Ｃ……論理径路、１３９Ａ−１，１３
９Ａ−２，１３９Ａ−３……分岐径路、１４０…
…入出力制御テーブル、１４１……入出力チヤネ
ル制御論理部、１４２……２ワードエントリー、
１４３……Ｔ母線マシン、１４５……RCI（再接
続イン）ライン、１４７……LIRQ（低優先度割
込リクエスト）ライン、１４９……HIRQ（高優
先度割込リクエスト）ライン、１５０……母線受
信テーブル、１５１……RANK（ランク）ライ
ン、１５３……Ｔ母線機能ライン、１５５……
SVO（サービスアウト）ライン、１５７……SVI
（サービスイン）ライン、１５９……STI（スト
ツプイン）ライン、１６１……データ母線ライ
ン、１６３……パリテイライン、１６５……
EOT（転送終了）ライン、１６７……PADO
（パツドアウト）ライン、１６９……PADI（パツ
ドイン）ライン、１７１……IORST（Ｉ／Ｏリ
セツト）ライン、１７３……選択ラツチ回路、ポ
ート選択ビツト、１７５……イネーブルラツチ回
路、１７７……パリテイチエツクレジスタ、１７
９……物理的接続ライン、１８０……接続ライ
ン、１８１……インターフエース共通論理部、１
８２，１８２Ａ……電源オン回路、１８３……接
続ライン、１８４……電流源、１８５……オーナ
ーシツプラツチ回路、１８６……差動増幅器、１
８７……デバイスコントローラの制御部分、１８
８……ライン、１８９……バツフア、１９０……
ライン、１９１……制御およびデコード論理部、
１９２……ツエナーダイオード、１９３……装置
アドレス比較器、１９４，１９６……トランジス
タ、１９５……ステータスマルチプレクサ、１９
７……インターフエーストランシーバ、１９８…
…受信機、１９８′……抵抗、１９９……マルチ
プレクサ、２００……送信機、２００′……抵
抗、２０１……入力母線ライン、２０２……イネ
ーブルライン、２０２′……抵抗、２０３……
DVAD（装置アドレス）ライン、２０４，２０６
……ライン、２０５……出力母線ライン、２０７
……テーク・オーナーシツプライン、２０８，２
１０，２１２……トランジスタ、２０９……制御
ライン、２１１……マルチプレクサ、２１３……
データレジスタ、２１４……主出力制御トランジ
スタ、２１５，２１５Ａ……制御ライン、２１
６，２１８，２２０，２２２，２２４，２２６，
２２８……出力段、２１７……出力母線、２１
９，２２１……ライン、２２０……マルチプレク
サ、２２３，２２５，２２７，２２９……点、２
３０……ヒステリシス制御論理部、２３１……入
力バツフア、２３２，２３４……抵抗、２３３…
…バツフアメモリー、２３５……出力バツフア、
２３６……ヒステリシストランジスタ、２３７…
…入力ポインタ、２３９……出力ポインタ、２４
１，２４５……マルチプレクサ、２４５Ａ，２４
５Ｂ……ゲート、２４７……ストレスカウンタ、
２４７Ａ……カウンタ部、２４７Ｂ……デコーダ
部、２４９，２５１，２５３，２５５，２５７，
２５９，２６１，２６３，２６５……ライン、２
６７Ａ，２６７Ｂ……リクエストフリツプフロツ
プ、２６９……クロツクフリツプフロツプ、２７
１Ａ，２７１Ｂ……リクエスト周期フリツプフロ
ツプ、２７３……優先度決定ゲート、２７５Ａ，
２７５Ｂ……リクエスト実行ゲート、２７７Ａ，
２７７Ｂ……ライン、２７９……垂直上昇部、２
８１……SVI（サービスイン）信号、２８１Ａ，
２８３Ａ，２８５Ａ……矢印、２８３，２８５…
…垂直下降部、２８７……サービスアウトフリツ
プフロツプ、２８９……サービスイン同期フリツ
プフロツプ、２９１……組合せ論理部、２９３，
２９５……送信機、３０１……配電システム、３
０３……電源、３０５……マルチライン母線、３
０７……主ライン、３０９……代替ライン、３１
１……自動スイツチ、３１３……手動スイツチ、
３１５……入力コネクタ、３１７……ACーDC変
換器、３１９，３２５，３２７，３３１……ライ
ン、３２１……出力ライン、３２３……DCーDC
変換器、３２９……電池および充電器モジユー
ル、３３３……ダイオード、３３５……電源警報
回路、３３７……ライン、３３９……平衡ダイオ
ード、３４１，３４３……ダイオード、３４５…
…手動スイツチ、３４７……トランジスタ、３４
８……コンデンサ、３５０，３５２……抵抗、３
５１，３５３……点、３５５……垂直タツプ、４
０１……マツプメモリー制御論理部、４０３……
メモリーモジユール、４０５……データ径路部、
４０７……マツプ部、４０９……マツプ、４１１
……PMA（プロセツサメモリーアドレス）レジ
スタ、４１５……アドレスセレクタ（ASEL）、
４１７……論理ページアドレス母線、４１９……
ページオフセツト母線、４２１……出力母線、４
２３……プロセツサメモリーデータ（PMD）レ
ジスタ、４２５……チヤネルメモリーデータ
（CMD）レジスタ、４２７……データセレクタ
（DSEL）、４２９……出力母線、４３１……ネク
ストインストラクシヨン（NI）レジスタ、４３
３……メモリーデータ（MD）レジスタ、４３
７，４３９……母線、４４１……マツプページ、
４４３……マツプ出力ラツチ回路、４４５……マ
ツプメモリーデータ（MMD）レジスタ、４４７
……マツプデータセレクタ、４４９……マツプパ
リテイ発生器、４５１……マツプパリテイチエツ
カー、４５３……基準ビツト論理部、４５５……
ダーテイビツト論理部、４５７……制御信号ライ
ン、４５９……ユーザーデータ記憶域、４６１…
…システムデータ記憶域、４６３……ユーザーコ
ード記憶域、４６５……システムコード記憶域、
４６７……ユーザーデータマツプ部、４６９……
システムデータマツプ部、４７１……ユーザーコ
ードマツプ部、４７３……システムコードマツプ
部、４７５……タイミングおよび制御論理部、４
７７……半導体メモリーアレイ、４７９……出力
ラツチ回路、４８１……チエツクビツト発生器、
４８３……チエツクビツト比較器、４８５……シ
ンドロームデコーダ、４８７……データビツト補
数器、４８９，４９３……母線、４９１……シン
ドローム母線、４９５，４９７……ライン、４９
９……制御母線、５０１……母線、５０３……８
ビツトパリテイツリー、５０５……９ビツトパリ
テイツリー、５０７……デコーダ部、５０９……
６ビツトパリテイツリー、５１０……奇数出力ラ
イン、５１１……誤り識別論理部、５１２……
ORゲート、５１３……排他的論理和ゲート、５
１４……偶数出力ライン、５１５，５１９……
ANDゲート、５１７……インバータ。
Claims (1)
- 【特許請求の範囲】 １ 複数の独立したプロセツサモジユール３３を
備えたマルチプロセツサシステムにおけるプロセ
ツサ間相互のデータ通信方法において、 プロセツサモジユール３３を相互に及び母線コ
ントローラ３７，３７に接続して通信経路３５，
３５を形成し、 母線コントローラ３７を要求信号REQに応答
してプロセツサモジユール３３をポールできるよ
うにポーリング状態にし、データ母線３５，３５
にパケツト化したデータを送る準備が完了してい
る送信側のプロセツサモジユール３３と所望の受
信側プロセツサモジユール３３とを識別し、 前記受信側のプロセツサモジユール３３がデー
タパケツトの受信の準備が完了しているかどうか
を質問し、 データパケツトの長さに対応する、データパケ
ツトの送信のための母線時間を割当て、 データパケツトをデータ母線３５，３５で送信
側プロセツサモジユール３３から前記所望の受信
側プロセツサモジユール３３へ母線コントローラ
３７によつて与えられる母線クロツクに同期させ
て送信し、 パケツトの送信後該母線コントローラ３７をア
イドリングJDLE状態に戻す、 ことから成ることを特徴とするデータ通信方法。 ２ 各プロセツサモジユール３３にはそれぞれの
プロセツサモジユールから母線コントローラ３７
へ接続される選択ライン６３が設けられており、
これらの選択ライン６３上に、送信側のプロセツ
サモジユール３３と受信側プロセツサモジユール
３３との間のデータ母線３５，３５上でのデータ
伝送を構成するように選択信号を発生し、他のプ
ロセツサモジユールが前記送信側プロセツサモジ
ユールと同時にデータ母線上でのデータ転送を行
なうのを禁止することから成る特許請求の範囲第
１項記載のデータ通信方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US721043 | 1976-09-07 | ||
| US05/721,043 US4228496A (en) | 1976-09-07 | 1976-09-07 | Multiprocessor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60100255A JPS60100255A (ja) | 1985-06-04 |
| JPS6124740B2 true JPS6124740B2 (ja) | 1986-06-12 |
Family
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Family Applications (10)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52106390A Expired JPS5925257B2 (ja) | 1976-09-07 | 1977-09-06 | マルチブロセツサシステム |
| JP57057424A Granted JPS5850062A (ja) | 1976-09-07 | 1982-04-08 | マルチプロセツサシステム |
| JP59184755A Granted JPS60100253A (ja) | 1976-09-07 | 1984-09-05 | メモリ−システム |
| JP59184760A Granted JPS60100258A (ja) | 1976-09-07 | 1984-09-05 | バツフア装置 |
| JP59184758A Granted JPS60100256A (ja) | 1976-09-07 | 1984-09-05 | デ−タ通信方法と入出力システム |
| JP59184757A Granted JPS60100255A (ja) | 1976-09-07 | 1984-09-05 | デ−タ通信方法 |
| JP59184756A Granted JPS60100254A (ja) | 1976-09-07 | 1984-09-05 | マルチプロセツサシステム |
| JP59184754A Granted JPS60100252A (ja) | 1976-09-07 | 1984-09-05 | マルチプロセツサ用配電システム |
| JP59184759A Granted JPS60100257A (ja) | 1976-09-07 | 1984-09-05 | 素子故障保証式マルチプロセツサ |
| JP61135874A Pending JPS61286962A (ja) | 1976-09-07 | 1986-06-11 | 電源インタ−ロツクシステム |
Family Applications Before (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52106390A Expired JPS5925257B2 (ja) | 1976-09-07 | 1977-09-06 | マルチブロセツサシステム |
| JP57057424A Granted JPS5850062A (ja) | 1976-09-07 | 1982-04-08 | マルチプロセツサシステム |
| JP59184755A Granted JPS60100253A (ja) | 1976-09-07 | 1984-09-05 | メモリ−システム |
| JP59184760A Granted JPS60100258A (ja) | 1976-09-07 | 1984-09-05 | バツフア装置 |
| JP59184758A Granted JPS60100256A (ja) | 1976-09-07 | 1984-09-05 | デ−タ通信方法と入出力システム |
Family Applications After (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59184756A Granted JPS60100254A (ja) | 1976-09-07 | 1984-09-05 | マルチプロセツサシステム |
| JP59184754A Granted JPS60100252A (ja) | 1976-09-07 | 1984-09-05 | マルチプロセツサ用配電システム |
| JP59184759A Granted JPS60100257A (ja) | 1976-09-07 | 1984-09-05 | 素子故障保証式マルチプロセツサ |
| JP61135874A Pending JPS61286962A (ja) | 1976-09-07 | 1986-06-11 | 電源インタ−ロツクシステム |
Country Status (9)
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| JP (10) | JPS5925257B2 (ja) |
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| FR (4) | FR2473197B1 (ja) |
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