JPS5850062A - マルチプロセツサシステム - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、相互接続プルセッサモジニールにより多重演
算処理（個別プロセッサモジュールによる並列処理）お
よび多重プログラミング（１プロセツサモジユールにお
けるインターリーブ処理）を与えるようなマルチプロセ
ッサコンピュータシステムに関するもので、特に、大量
のオンラインデータベースに対して高い処理速度（トラ
ンザクションレート）を保持し、単一構成素子の障害に
よっても、システムの作動の停止または混乱を生じさせ
ないよう形成したマイクロプロセッサシステムに関する
ものである。 高いトランザクションレートを有する大量のデータをオ
ンライン処理しなければならないような利用分野は多数
あり、この種オンライン処理を必要とするものとしては
、例えば為自動Ｐｏｓシ゛ステム、在庫管理および信用
取引のような販売業への利用や、自動振替および信用取
引のような金融制度面への利用等がある。 この種の計算利用分野において重要かつ、決定、、。 的なことは、データ処理が中断されないということであ
る。オンラインコンビ二−タシステムにおける障害は馬
関連する業務の一部を停止させ１データおよび経費にか
なりの損失をもたらす可能性を有する。 したがって為この種形式のオンラインシステムには多数
の演算を同時に実施するに充分な計算能力を保有させる
だけ刃なく、システムのある構成素子に障害を生じた場
合で屯１中断することなくデータ処理を継続しうるよう
な作動モードを与え。 る必要がある。 システムは障害時に７エイルセーフモード（障害があっ
ても処理能力（スループット）のロスを生じないような
方式）、もしくは、フェイルソフトモード（若干のスロ
ーダウンはあっても完全な処理能力は保持される方式）
のいずれかにより作動するものでなければならない。 さらに、単一構成素子の障害かあっても、システムの作
動が損われないような方法でシステムを作動させるよう
にする必要がある。システムは障１．１害許容計算を与
えるものでなければならず、障害許容計算に対してはシ
ステム内のすべての誤りおよび異常を自動的に補正する
か）誤りまたは障害を自動的に補正し得ない場合に祉そ
れを検出す名か為検出できない場合はシステムの残りの
部分の混乱を抑制しまたは許容しないようにしなければ
ならない。 単一プロセッサモジュールは障害を生ずる可能性を有す
るので１オンライン利用分野で中断のない作動をするシ
ステムを与えるには複数個のプロセッサモジュールを使
用しなければならないこと当然である。 複数個のプロセッサモジュールを具えたシステムは１中
断のない作動に必要な条件の１つは満足することになる
。しかしながら、後述するところから明らかなように、
システムに複数のプロセッサモジュールを使用すること
は１それ自体、構成素子の障害時に所要処理能力を保持
するに充分なすべての条件を与えるというわけにはいか
ない。 したがって１中断なく作動させる必要のあるオンライン
、トランザクション指向の大量計算を必要とする利用分
野に使用する計算システムの場合は、その出発点として
マルチプロセッサを必要とスル。しかし、マルチプロセ
ッサの使用が充分なすべての条件を満足するという保証
はなく、従来の技術によりこの種オンラインシステム用
として充分な付加的条件を満足きせるには種々の問題点
があった〇 従来技術による中断なきデータ処理に関する研究は、一
般に、次の一つの方向、すなわち、コつ以上のモノリシ
ック形汎用大形コンピュータを共同作動に適するよう構
成するか、あるいは、複数個のミニコンピユータを相互
接続して多重処理能力をもたせるかという方向に沿って
進められてきたＯ ２個のモノリシック形汎用大形コンピュータを共同作動
に適するよう構成する前者の場合のアンブローチ１７）
１つとして、２個のコンピュータに／ 個の共通メモリ
″−を共用させる方式が考えられた。 ところが、この形式の多重処理システムでは、共用メモ
リーに障害が生じた場合、全システムが停止する可能性
かあるほか、共用メモリーへのアクセスの順序づけを含
も多くの他の問題を含んでいる。この方式は中断のない
処理に必要な条件のいくつかを満足させることはできて
も、充分な条件のすべてを満足するわけにはいかない。 ざらに１汎用大形フンピユータを使用した多重処理シス
テムの場合は為各コンピュータをモノリシックユニット
として構成しており、システムに他のプロセッサを付加
するごとに・左程多くのコ重配置構成素子を要しないま
でも、パッケージシステム１空調システム等を含むすべ
てのＩｔ構成素子２重配置とする必要がある。 また、複数個のミニコンピユータを使用する他のアプロ
ーチの場合は、Ｃ汎用大形コンピュータを使用するアプ
ローチの場合も同様であるが、）もともとコンピュータ
ネット、ワーク用として構成されることのない通信リン
クをコンピュータ間通信に適応させなければならないと
いう難点があり、したがって、入出力チャネルを介して
所要通信リンクを作成するのが通例であった。この入用
カチャネルを介しての接続はプロセッサ自体の内部転送
に比し必然的に遅くなり丸したがって１このようなプロ
セッサ間リンクによるプロセッサ間通信はかなり低速と
ならざるを得な゛い。 さらに、プロセッサ間接続には特殊なアダプタカードを
必要とするため、その価格がシステム全体の価格に大幅
に加算され、しかもシステムの停止をきたすような単一
構成素子障害の可能性を訪発するおそれがある０この臨
界的な単−構成素子ａ・障害の問題を解決するため、２
重のプロセッサ間リンクとアダプタカードを付加した場
合は、蔓らに大幅な総合システムの価格の増大をもたら
すことになる。。 また）すべてのプロセッサ間に２重のリンクおよびアダ
プタカードを配置した場合は、一般的に繰作上の観点か
らきわめて取扱いが厄介であり、かつ複雑となる。 また１従前の技術によるときは、周辺装置への稜続方法
に関しても、他の問題点を提起している。 すなわち、マルチプロセッサ内の７つのプロセッサの単
−人出力士１１に多数の周辺装置全接続し、当該プロセ
ッサが障害を生じた場合には、障害プロセッサカフロセ
ッサ間接続を介してシステム内の１つまたはそれ以上の
他のプロセッサにリンクされていたとしても、周辺装置
をシステムに利用することは不ｎｒ能となる。 この問題を解決するため、従来の技術においては・複数
の入出力母線を相互接続する蕎めの入出力母線スイッチ
を設け、特定の人出力士線上の周・・送装置に関連する
プロセッサが障害を起したときでもＸ周辺装置にアクセ
スしつづけることができるようにしているが、前記母線
スイッチは高価につき１また全システムの大部分をダウ
ンさせる恐れのある単一構成素子の障害の可能性を秘め
ている。 また１この他嘱従来のプ巳セ・ンサシステム用のソフト
ウェアに関しても大きな問題点があった。 この種多重処理システム用オペレーティングシステムソ
フトウェアは従来は存在しない傾向が強かった。すなわ
ち、この腫マルチプロセッサシステム用ソフトウェアの
開発はなされたとしても、ツレは少数のプロセッサに限
定されるもので、プＯセ’７ｆの追加を要するようなシ
ステムに適スルものではなく−多くの場合、オペレーテ
ィングシステムに変更を加えるか、あるいはユーザー自
身のプログラムに若干のオペレーティング機能をもたせ
る必要があり、したがって、作動所要時間が長く１かつ
高価なものになっていた。 またＡ従来の技術で＃ｉ、プロセッサ間をリンクんする
ための満足な標準オペレーティングシステムはなく１ま
た、計算能力を増やす必要が生じたとき、プロセッサモ
ジュールを追加しうるような余裕をもって構成した多重
処理システムにおいて、付加的プロセッサに自動的に適
応しうるようなオペレーティングシステムもなかった。 本発明の主要な目的は、上述のような従来技術の問題点
を解決したトランザクション指向、オンライン利用分野
に適するマルチプロセッサシステムを構成しようとする
ものである。 また）本発明は、単一構成素子の異常によってシステム
が停止したり、システムの作動に重大な影響を及ぼすこ
とのないようなマルチプロセッサシステムを提供するこ
とを基本的目的としている〇？ニーの１１７１点から、
本発明マルチプロセッサシステムは為システム内のいず
れに対しても機械的または電気的に接続した単一構成素
子が存在しないような構成としている。 また１本発明の他の目的は、発生する可能性のあるすべ
ての誤りを訂正し、検出し、もしくはシステム作動に影
響を与えないよう保証するにある。 ざらに、本発明は、ユーザーがシステムハードウェアや
プロセッサ間通信のプロトコルに関してわずられされる
ことのないシステム構成と基本作動モードを与えること
を他の目的とする。本発明においては、すべての主要構
成素子をモジュール化し１システムを停止させる。こと
なく１任意の主要構成素子を取外し、交換しうるように
しており、さらに、システムの中断をきたすことなく、
あるいはハードウェアやソフトウェアに変更全顎える１
“ことなく、適当な位置に（標準プロセッサモジュール
の追加により水平方向に１あるいは、多くの場合、周辺
装置の追加により垂゛直方向に）システムを拡張しうる
ようにしている。 本発明マルチプロセッサシステムは複数個の個別プロセ
ッサモジュールおよびデータ径路を含む。 本発明の一実施例においては、／を個の個別プロセッサ
モジュールを１つのプロセッサ間母線により相互に接続
し為多重処理および多重プログラミングを行うようにし
ている。また、上記実施例の場合、各プロセッサモジュ
ールは３２個までのデバイスコントローラ（周辺機器制
御装置）全支援し、前記各デバイスコントローラはｔ個
までの周辺装置を制御しうるようにしている。 また、システムのすべての主要構成素子間には、複数個
の個別通信径路およびボート部を設け、各プロセッサモ
ジュール間およびプロセッサモジュールと周辺装置との
間で少なくともλつの径路にわたって常に通信が可能と
なるようにし１単一構成素子の障害によってシステムの
運用が停止することのないよう構成している。 これらの複数個の通信径路は各プロセッサモジュールを
相互に接続するプロセッサ間多重母線・各デバイスコン
トローラ内のマルチポート部ならびに少なくとも２つの
異なるプロセッサモジュールによりアクセスさせるため
各デバイスコントローラを接続する入出力母線を含む。 各プロセッサモジュールは標準モジュールによりこれを
形成し１モジユールの部分として中央処理ユニット、主
メモリー、プロセッサｒ［ｆｌＮＪ 御ユニットおよび
入出力チャネルを含む。 また１各プロセツサモジユールは、それぞれ各モジュー
ル内に基本命令セットとして包含されるマイクロ命令に
より作動するパイプライン形マイクロプロセッサを具え
る。 一各プロセツ゛サモジュール内の基本命令セットハ、プ
ロセッサ間通信リンクがあるという事実を認識し、シス
テムに付加的プロセッサモジュールが追加された際、オ
ペレーティングシステム（各プロ七゛ンサモジュール内
にそのコピーが記憶されてい１・・る。）はシステムハ
ードウェアまたけンフトウエアのいずれにも変更を要せ
ずして、揖在のオペレーティングシステムの範囲内で′
の作動に新しい資源（リゾース）を使用することができ
る旨を報らせる。 パーフォーマンスを向上させ、かつ、きわめて早いトラ
ンザクションレートを保持するため１各プロセツサモジ
ユールには入出力作動専用の第２マイクロプログラムを
包含せしめる。 また、中央処理ユニットおよび入出力チャネル−・の双
方による主メモリーへのデュアルポートアクセス祉、入
出力転送のためメモリーへの直接アクセスを可能とし、
パーフォーマンスの向上に役立たせるようにしている。 各プロセッサモジュールは最少数の大形印刷回路基板上
に適合するよう物理的ＫＷ成する。このように１各プロ
セツサモジユールに対して僅か数枚の基板しか使用して
いないため１パツケージのためのスペースが節約でき、
かつ、すべてのプロセッサモジュールを相互接続するに
要するプロセッサ間母線の長さを最小にすることができ
る。また・このようにプロセッサ間母線の長ざを相対的
に短かくした場合は、プロセッサ間母線上の信号の質の
低下は最小となり、また、プロセッサ間母線上における
高速通信が可能となる。 各プロセッサ間母線は高速の同期母線により形成し、プ
ロセ゛ンサ間通信におけるオ°−バーヘッドタイム（無
駄な時間）を最少にし為システムに高いスループットレ
ートの達成を可能にしている。 個別の各母線コントローラは母線上のすべての伝送を監
視（モニタ）する。母線コントローラ祉１７’ｏセッサ
間母線を介しての任意の２プロセツサモジユ一ル間のデ
ータ転送の優先順位を決めるためのプロセッサ選択論理
部を含み１また１母線コントローラは、プロセッサモジ
ュールの送受信機対を設定するための母線制御状態論理
部と為送受信対間の母線を介ルての情報電送のためのタ
イムフレームとを含む。 各母線コントローラは母線クロックを含み、また各プロ
セッサモジュールの中央処理ユニ゛ントはそれ自体の別
のクロックを有する０このように１本発明においては、
全マルチプロセッサシステムを停止させる可能性のある
単一構成素子の障害の影響を受けやすい主クロツク系を
使用しないようにしている。 各プロセッサモジュールは、そのプロセッサ間制御ユニ
ット内に、プロセッサ間母線を介しての通信用として使
用する若干量のプリント基板状回路を具える。 また）各プロセッサ間制御ユニットは１１０セッサ間母
線に妨害を与えないで中央処理ユニットにより空き状態
および充填状態になりうる高速バ゛ンファ（複数のイン
キューバッファと１個のアウトキューバッファ）を含み
１これによりプロセッサ間母線上のデータ速度を任意の
単一対プロセッサにより保持しつるデータ速度より高速
に保持しうるようにしている。かくすれば、複数対プロ
セッサモジュール間にいくつかのデータ転送を外見的に
は同時ベースでインターリーグさせることができる。 プロセッサ間母線社特定の各中央処理ユニットとは非同
期的に作動するため１各インキユーおよびアウトキュー
バッファはプロセッサモジュールまたは母線制御ユニッ
トのいずれかによりクロ゛ンクされるようにし寓これら
双方によって同時にクロックされないようにする。 したがって、各インキューバッファおよびアウトキュー
バッファは上記に関連して、プロセッサ間制御ユニット
内に１母線クロツクと同期して作動するある論理部と１
中央処理ユニットクロツクと同期して作動する他の論理
部とを具える。このような論理の組合せ欧インターロッ
ク）ｑ、ｔつの状態から他の状態への複数個の論理の転
移を可能にし１弁間期的に作動するプロセッサ間母線と
プロセッサモジュール間の転送におけるデータの喪失を
防止する機能を有する。 また、プロセ・ンサモジュｉルの電源低下（ダウン）が
生じた場合に１プロセツサモジユールの制御機能の喪失
によりプロセッサ間母線上に過渡効果を生ぜしめないよ
うな論°理部を配置し、かくして、プロセッサ間母線上
のプロセッサモジュールの電源低下（ダウン）により他
の任率のプロセッサ間母線の作動に妨害を与えることの
ないようにしている。 母線コントローラおよび各プロセッサのプロセッサ間制
御ユニ・ントは共同作動して中央処理ユニットによる処
理と並行してあらゆるプロセッサ間母線処理を行い、処
理能力に無駄を生じないようにしている。この母線管理
は）母線転送の設定（どのプロセッサモジュールが送信
中で、トノフロ七ツサモジュールが受信中かを設定する
こと）に必要なプロセッサ間母線サイクルが実際伝送さ
れる情報量に比しきわめて少なくて済むような低プロト
コルオーバヘッドで行われるようにする。 母線コントローラのプロセッサ選択論理部は１プロセッ
サ選択論理部から各プロセッサモジュールに伸長する個
別の選択ラインを含む。前記選択ラインは、プロセッサ
モジュールの送受信対ならびに送受信対間のプロセッサ
間母線を介しての情−転送用タイムフレームを設定する
プロトコルにおいて３つの方法で使用される◇すなわち
、選択ラインは、（１）どの特定プロセッサモジニール
が送信を希望しているかを決定するためのポーリングを
行い５（２）どの特定プロセッサモジュールが受信を希
望しているかという受信プロセッサへの間合せに対する
受信を行−１（８）送信コマンドとともに、送信プロセ
ッサモジュールに対して送信用タイムフレームを報知す
るために使用葛れる。 受信プロセッサモジュールは１受信プロセツサモジユー
ルによる要求がなく１かつ、ソフトウェア命令なしに到
来データを受信するようこれを同期きせる。 プロセッサモジュールのｌ送受信対間のデータプロ・ン
クの伝送はプロセッサ間母線を介してパケット形状によ
り行われる。各パケット転送の終りには、受信プロセッ
サモジュールのプロセッサ間制御ユニットはプロセッサ
間母線から論理的に切離され、母線制御状態論理部がプ
ロセッサモジュールの異なる送受信対の他のシーケンス
と他の送受信対プロセッサモジュール間のパケット転送
用のタイムフレームを設定することを可能にする〇かく
して、前述したように、プロセッサモジュールの記憶速
度より速いプロセッサ間母線のクロック速度のため、プ
ロセッサモジュールの異なる送受信対間における複数個
のチータブロック転送を見掛は上回時ベースでプロセッ
サ間母線上にインターリーブさせることができる。 各プロセッサモジュールメモリーはプロセッサモジュー
ルとプロセッサ間母線の各組合せに対してそれぞれ別個
のバッファを具えるＯ また為各メモリーはプロセッサ間母線よりの到来データ
を受信プロセッサモジュールのメモリー内の関連バッフ
ァの特定記憶場所に指向させるための母線受信テーブル
を含も。各母線受信テーブル１１到来データを記憶すべ
きアドレスと送信プロセッサモジュールから要求（期待
）されるワード数を含も母線受信テーブルエントリー（
入口）を有する。前記母線受信テーブルエントリーは各
パケットの受信後、プロセッサモジュール内のファーム
ウェアにより更新されるようにする峰か１フアームウエ
アとともに作動して為すべてのデータブロックが満足に
受信されたときプログラム割込みを与えるか、あるいは
プロセッサ間母線を介してのデータ伝送過程における誤
りの検出に応じて、プロセッサモジュール内で現に実行
されているソフトウェア命令に割込みを与えるようにす
る。 チータブロック転送の終了時においてのみプログラム割
込を与えるようにすることは、プロセッサモジュール内
で現に実行されているソフトウェアに対してデータの転
送を透過モードにし・誤り検・出に応じて割込を与える
ことはデータの伝送に関する完全チェックを与える。 本発明マルチプロセッサシステムの入出力サブシステム
は単一プロセッサモジュールのＪｌｌ 常、ｉ； アっ
た場合でも、システムの作動を害なうことのないようこ
れを構成する。 さらに、前記入出力サブシステムは、きわめて高いトラ
ンザクションレート（処理速度）を取扱い、スループッ
トを最大にし、かつ１プロセツサモジユール内で実行中
のプログラムに与える妨害を最小にするようこれを構成
する。 前述したように、各プロセッサモジュールは入出力作動
専用のマイクロプロセッサを含む。 入出カシステムはデータ転送の終了時にのみプログラム
割込を与える割込駆動システムで、これにより・データ
の転送中に中央処理ユニットが装置に専用されないよう
にしている。 各入出力チャネルは、複数個のデバイスコントローラよ
りのデータの複数ブロック転送を見掛は上回時ベースで
取扱いつるようこれをブロック多重化する。これは１人
出力チャネルとデバイスコントローラ内のストレス応答
バッファ間の転送において、可変長バーストデータをイ
ンターリーブすることにより行うことができる。 前述のように、各デバイスコントローラはマルチポート
を有し、各ポート部に別々の入出力母線を接続して・少
なくとも２つの異なるプロセッサモジュールによりアク
セスされるよう各デバイスコントローラを接続する。 うな構成とし、またあるポート部の構成素子部分が他の
ポート部の構成素子を形成することのないようにし、あ
るポート部の単一構成素子の異常が他のポート部の作動
に影響を与えないようにする◇各デバイスコントローラ
は、一時のアクセスに対し１つのポート部のみを選択す
るための論理部を含み、１つのポート部への誤りデータ
の伝送によって他のポート部に影響を与えることのない
ようにする。 まな、本発明入出カシステムはフェイルソフトモードで
周辺装置とインターフェースさせるようにする。すなわ
ち、１つの経路上の障害の場合に備えて各特定周辺装置
に対して多重径路を設け、１つの径路に沿っての装置の
障害またはプロセッサモジュールの異常があっても、装
置への他の径路上にあるプロセッサモジュールの作動に
影響を与えないよう配慮している。 また、本発明入出カシステムは、システムに任意の形式
の周辺装置を配置しうるようを構成とししかも入出力チ
ャネル帯域幅を最大限に使用しうるようにしている。 すなわち−デバイスコントローラには、デバイスコント
ロー、うと入出力チャネル間のすべてのデータ転送が最
大チャネルレートで行われるようなバッファを与える。 デバイスコントローラはそれ自体と周辺装置との間はバ
イトで転送することができるが、それ自体と入出力チャ
ネル間のワード転送のために祉、データをパックし、か
つアンノでツクする必要がある。 本発明においては１人出力チャネル内にでなく・デバイ
スコントローラ内にバッファを配置しているため＼その
バッファリングは特定のシステム形状に必要なバッファ
リングに限定している。本発明によるときは、従来しば
しば実用されているように、バッファをデバイスコント
ローラでなく入出力チャネル内に配置した場合に必要と
なるオーバーランを防止するため、各周辺装置ごとに個
別のバッファを設けるを要しない。 前述のように、各バッファはストレス応答パン７アで１
次の２つの利点を有する。 その１つは、各バッファをサービスされるべき周辺装置
の形式および−１に関係した総合深度を有するよう形成
することができ駕したがって、各デバイスコントローラ
に被制御装置の種類に関係するバッファサイズをもたせ
ることができるということである〇 第２に１ストレス応答バツフア構造と本発明作動モード
により、バ′ツ７ア相互の通信ｔｌ’せずして為各バッ
ファを共同作動させろことができ１したがって、入出力
チャネルの帯域幅の最適有効使用をはかることができる
。 特定のバッファにかかるストレスは、プロセッサモジュ
ールに対する転送の方向とともに、バッファの充填状態
または空き状態の程度により決まり１周辺装置がバッフ
ァにア、クセスする場合・ストレスは増加し１人出力チ
ャネルがバッファにアクセスするとき、ストレスは減少
する。 各バッファはスレショールド深度とホールドオフ深度の
和に等しい深度を有する。スレショールド深度は優先度
の高いデバイスコントローラをサービスするのに必要と
する時間に関係し、ホールドオフ深度は同一人出力チャ
ネルに接続された優先度の低いデバイスコントローラを
サービスするのに必要とする時間に関係する。 ストレース応答パン７アは、バッファにかかるストレス
を追跡しつづけるための制御論理部を含む。 前記制御論理部は、ストレスがバッファのスレショール
ド深度を通過する際）入出力チャネルに再１゜接続リク
エスト（要求）をするのに有効である。 再接続要求中信号を有する各パン７アは１再接続要求中
信号を有するすべてのデバイスコントローラ間の優先順
位を決定するポーリング計画に応じて個別に入出力チャ
ネルに按続葛れる０デバイスコントローラが入出力チャ
ネルに接続されると、データは記憶速度またはそれに近
い速度でバッファと入出力チャネル間においてバースト
形式で伝送される。 このように、バッファは周辺装置との間では比較的低い
装置速度でデータを伝送し、一方プロ七゛ンサモジュー
ルとの間では、記憶速度またはそれに近い速度でバッフ
ァストレスに応じてバースト形式でデータ全伝送するこ
とができるので、バースト転送を時分割多重化し１複Ｗ
ｋ個のデバイスコントローラよりの個々のバーストをイ
ンターリーブして、入出力チャネルの帯域幅の最適有効
利用をはかることができ、また、興なるデバイスコント
ローラからの複数ブロックの転送を見掛は上向時ペース
で行うようにすることができる。 また、マルチプロセッサシステムのデータ径路を介して
のすべてのデータ転送に対しては広汎な誤りチェックと
誤り抑制のための配慮をしている〇誤りチェックはデー
タ径路上におけるパリティチェックおよびチェック加算
、ならびに主メモリーシステム内における誤り検出およ
び誤り訂正を含む。 また、誤りチェックは人出、カチャネル内のタイムアウ
ト（時間切れ］制限を含む。 入出カシステム内には、特定のデバイスコントローラお
よび装置に対してメモリー内のバッファ記憶域を規定す
るための各周辺装置に対する２ワードエントリーを有す
る入出力制御テーブルにより誤り抑制を与えるようにし
ている。前記２ワードエントリーの各々は主メモリー内
のバッファ記憶場所ならびに装置への特定のデータ転送
のため任意の特定時間に転送される残りのバイトカウン
ト長を記述する０入出力制御テーブルは、デバイスコン
トローラ内でなく、各プロセッサ内に配置し１カウント
ワードまたはアドレスワード内の任意の欠陥（誤り］の
結果をカウントワードまたはアドレスワードが物理的に
配置されている単一プロセッサモジュールに封じ込める
ようにする０共゛通のデバイスコントローラおよび関連
の周辺装置に接続した各プロセッサモジュールはそれ自
体の入出力制御テーブルのコピーを含む。かくすれば、
各プロセッサモジュール社それぞれそれ自体のテーブル
エントリーの正ｌｆＩなコピーを有しているため、１つ
のプロセッサモジュールのテーブルエントリーに欠陥（
誤り）があっても為他のプロセッサモジュールに影響を
与えることはない。 本発明マルチプロセッサシステムは為マルチプロセッサ
システムの一部に対する電源のＩＩ害ヲ生じた場合にも
１システムの残りの部分の作動を停止させないような方
法で個別の電源からプロセッサモジュールおよびデバイ
スコントローラニ電源を供給するよう形成した電源（配
電）システムを具える。 かくすれば１任意のプロセッサモジュールまたはデバイ
スコントロ〜うへの電源を低下（ダウン）させることが
できるので、マルチプロセッサの残りの部分をオンライ
ンで機能させながら、電源断状態でオンライン保守を行
うことが可能となる０本実施例による電源システムは、
各プロセ・ンサモジュール用の個別電源と各デバイスコ
ントローラ用の２個の個別電源゛とを含むＯ ２つの個別電源は、一方の電源捉異常を生じた場合、他
の電源からデバイスコントローラに全実力を供給するこ
とを可能にするスイ゛ンチを介してデバイスコントロー
ラと関連して、作動させるようにする。 また、本発明電源システムは、あ仝プロ七゛ンサモジュ
ールに関連する電源の障害時において１当該プロセツサ
モジユール内の論理状館を節減するのに有効な電源障害
警報信号を発生し１電源が復、。 旧した場合１プロセツサモジユールをデータのロスなく
既知の状態における作動に戻すようにして、・１・ いるＯ 本発明マルチプロセッサシステムのメモリー（記憶装置
）は１これをユーザーデーターシステムデータ、ユーザ
ーコードおよびシステムコードのダつの論理アドレス記
憶域に分割する。このように、メモリーを１つの個別の
論理アドレス記憶域に分割することにより１データから
コードを分離して１コードを変更し得ないようにすると
ともに〜オペレーティングシステムプログラムをユーザ
ープログラムから分離して、ユーザーが不注意にオペレ
ーティングシステムを破壊し得ないようにしている。 また、本発明マルチプロセッサシステムは種々の機能を
遂行するメモリーマツプを有する〇マツプの１つの機能
は仮想メモリーシステムを与えることで島前記仮想メモ
リーシステムにおいては１コードおよびデータのすべて
は本来再配置可能であり、ユーザーはシステムプログラ
ムもしくはユーザープログラムの実際の物理的記憶場所
やシステムに接続する物理的メモリーの量に係わりをも
つ必要がない。 マツプは論理アドレスを主メモリーのページ用物理的ア
ドレスに翻訳し、主メモリー内にないページに対してペ
ージ障害割込を与える。オペレーティングシステムは１
物理的ページアドレスがユーザーに見えず為また、論理
ページを連続する物理的ページ内に配置する必要がなく
、かつ、物理的主メモリ°−内でなく補助メモリー内に
配置しうるような仮想メモリーシステムを実現する必要
があるとき、補助メモリー（すなわち１周辺装置内のメ
モリー）からのページをプロセッサモジュール内の主メ
モリーに移しかえる機能を有する〇また、マツプ社保護
機能および記憶管理機能を有する。 マツプはメモリーの個別の論理記ｆｌｊ域コトに個別の
マツプを与える０ かくすれば、前述のように１データからフードを分離さ
せ１また、システムプログラムカラユーザープログラム
を分離葛せることにより保護機能を与えることができる
。 また＼このこと社多重プログラミング環境下におけるユ
ーザー間の保ａＣｔ与えるＯそれは特定ユーザー用とし
て実際に使用されるマツプは当該ユーザープログラムの
物理的メモリーページにのみ指向し、したがって、ある
ユーザーが他のユーザーのプログラムのプログラムペー
ジに書込むことを防止していることによる。かくして１
ユーザーマツプのこの特性により保護レジスタを要せず
して１あるユーザーが他のユーザーのプログラムを破壊
することを防止することができる０７７１社オペレーテ
ィングシステムとともにマツプ記憶管理機能を遂行し、
（１）補助メモリーから使用可能なページを作成し５（
２）主メモリー内の物理的ページの使用頻度の追跡を続
け、（３）仮想メモリーページ入出力転送を減少させ、
（４）オペレーティングシステムへの割込を減少させる
ことにより、メモリーシステムの管理における作動の無
駄時間（オーバーヘッド）を減少させているＯマツプに
よりこれらの諸機能を達成する方法は有効な仮想メモリ
ーシステムを与える。 物理的主メモリー内で使用できるページ数には限度があ
り、したがって１物理的ページは、時々補助メモリーか
ら物理的主メモリーに移しかえる必要がある。 効率的記憶管理における１つの重要なポイントは１物理
的主メモリー内のどのページか、主メモリー内に保有さ
せなければならない程頻繁に使用されているかを追跡し
続けることである。 また、他の重要なポイントは、まず始めに補助メモリー
にスワップアウト（、交換）するを要せずして、物理的
主メモリー内の任意の特定ページ２重ね書き（オーバー
レイ］することができるかどうかを知ることである〇 マツプは各ベニジに対するマツプエントリーの一部とし
てのビストリービットを含す。前記ヒストリービット（
物理的に祉マツプエントリー内にある）は１ある時間屑
期にわたる所定の物理的ページ使用゛のヒストグラムを
与える。また、本発明においては、プログラムを介在さ
せる必要なしにハードウェアによりヒストリービットを
周期的に更新するようにしている。 □ また１各マツプエントリーは、最後に補助メモリーから
移しかえられた後、特定のページが書パ込まれたかどう
かを表示する“ダーティ−ビット・を含ｂ０ したがって、マ゛ンプは１補助メモリーからページを移
しかえる必要があり、ざらに物理的主メモリー内にオー
バーレイ用として使用できる空きページまたはコードペ
ージがない場合に、物理的主メモリー内の特定ページ力
（オーバーレイ用候補として適当かどうかを記憶管理者
に決定させ、かつ、。 オーバーレイを必要とする場合、ページをオーバーレイ
する前に一オーバーレイされたページを補助メモリーに
交換〕ｆシスヮップアウト）させる必要があるかどうか
全決定させるための情報をマツプそれ自体内に有する。 補助メモリーには汚れていないきれいなすべてのページ
のコピーが保持されているため１ダーテイピツトがオン
でな一場合には、スワップ
算処理（個別プロセッサモジュールによる並列処理）お
よび多重プログラミング（１プロセツサモジユールにお
けるインターリーブ処理）を与えるようなマルチプロセ
ッサコンピュータシステムに関するもので、特に、大量
のオンラインデータベースに対して高い処理速度（トラ
ンザクションレート）を保持し、単一構成素子の障害に
よっても、システムの作動の停止または混乱を生じさせ
ないよう形成したマイクロプロセッサシステムに関する
ものである。 高いトランザクションレートを有する大量のデータをオ
ンライン処理しなければならないような利用分野は多数
あり、この種オンライン処理を必要とするものとしては
、例えば為自動Ｐｏｓシ゛ステム、在庫管理および信用
取引のような販売業への利用や、自動振替および信用取
引のような金融制度面への利用等がある。 この種の計算利用分野において重要かつ、決定、、。 的なことは、データ処理が中断されないということであ
る。オンラインコンビ二−タシステムにおける障害は馬
関連する業務の一部を停止させ１データおよび経費にか
なりの損失をもたらす可能性を有する。 したがって為この種形式のオンラインシステムには多数
の演算を同時に実施するに充分な計算能力を保有させる
だけ刃なく、システムのある構成素子に障害を生じた場
合で屯１中断することなくデータ処理を継続しうるよう
な作動モードを与え。 る必要がある。 システムは障害時に７エイルセーフモード（障害があっ
ても処理能力（スループット）のロスを生じないような
方式）、もしくは、フェイルソフトモード（若干のスロ
ーダウンはあっても完全な処理能力は保持される方式）
のいずれかにより作動するものでなければならない。 さらに、単一構成素子の障害かあっても、システムの作
動が損われないような方法でシステムを作動させるよう
にする必要がある。システムは障１．１害許容計算を与
えるものでなければならず、障害許容計算に対してはシ
ステム内のすべての誤りおよび異常を自動的に補正する
か）誤りまたは障害を自動的に補正し得ない場合に祉そ
れを検出す名か為検出できない場合はシステムの残りの
部分の混乱を抑制しまたは許容しないようにしなければ
ならない。 単一プロセッサモジュールは障害を生ずる可能性を有す
るので１オンライン利用分野で中断のない作動をするシ
ステムを与えるには複数個のプロセッサモジュールを使
用しなければならないこと当然である。 複数個のプロセッサモジュールを具えたシステムは１中
断のない作動に必要な条件の１つは満足することになる
。しかしながら、後述するところから明らかなように、
システムに複数のプロセッサモジュールを使用すること
は１それ自体、構成素子の障害時に所要処理能力を保持
するに充分なすべての条件を与えるというわけにはいか
ない。 したがって１中断なく作動させる必要のあるオンライン
、トランザクション指向の大量計算を必要とする利用分
野に使用する計算システムの場合は、その出発点として
マルチプロセッサを必要とスル。しかし、マルチプロセ
ッサの使用が充分なすべての条件を満足するという保証
はなく、従来の技術によりこの種オンラインシステム用
として充分な付加的条件を満足きせるには種々の問題点
があった〇 従来技術による中断なきデータ処理に関する研究は、一
般に、次の一つの方向、すなわち、コつ以上のモノリシ
ック形汎用大形コンピュータを共同作動に適するよう構
成するか、あるいは、複数個のミニコンピユータを相互
接続して多重処理能力をもたせるかという方向に沿って
進められてきたＯ ２個のモノリシック形汎用大形コンピュータを共同作動
に適するよう構成する前者の場合のアンブローチ１７）
１つとして、２個のコンピュータに／ 個の共通メモリ
″−を共用させる方式が考えられた。 ところが、この形式の多重処理システムでは、共用メモ
リーに障害が生じた場合、全システムが停止する可能性
かあるほか、共用メモリーへのアクセスの順序づけを含
も多くの他の問題を含んでいる。この方式は中断のない
処理に必要な条件のいくつかを満足させることはできて
も、充分な条件のすべてを満足するわけにはいかない。 ざらに１汎用大形フンピユータを使用した多重処理シス
テムの場合は為各コンピュータをモノリシックユニット
として構成しており、システムに他のプロセッサを付加
するごとに・左程多くのコ重配置構成素子を要しないま
でも、パッケージシステム１空調システム等を含むすべ
てのＩｔ構成素子２重配置とする必要がある。 また、複数個のミニコンピユータを使用する他のアプロ
ーチの場合は、Ｃ汎用大形コンピュータを使用するアプ
ローチの場合も同様であるが、）もともとコンピュータ
ネット、ワーク用として構成されることのない通信リン
クをコンピュータ間通信に適応させなければならないと
いう難点があり、したがって、入出力チャネルを介して
所要通信リンクを作成するのが通例であった。この入用
カチャネルを介しての接続はプロセッサ自体の内部転送
に比し必然的に遅くなり丸したがって１このようなプロ
セッサ間リンクによるプロセッサ間通信はかなり低速と
ならざるを得な゛い。 さらに、プロセッサ間接続には特殊なアダプタカードを
必要とするため、その価格がシステム全体の価格に大幅
に加算され、しかもシステムの停止をきたすような単一
構成素子障害の可能性を訪発するおそれがある０この臨
界的な単−構成素子ａ・障害の問題を解決するため、２
重のプロセッサ間リンクとアダプタカードを付加した場
合は、蔓らに大幅な総合システムの価格の増大をもたら
すことになる。。 また）すべてのプロセッサ間に２重のリンクおよびアダ
プタカードを配置した場合は、一般的に繰作上の観点か
らきわめて取扱いが厄介であり、かつ複雑となる。 また１従前の技術によるときは、周辺装置への稜続方法
に関しても、他の問題点を提起している。 すなわち、マルチプロセッサ内の７つのプロセッサの単
−人出力士１１に多数の周辺装置全接続し、当該プロセ
ッサが障害を生じた場合には、障害プロセッサカフロセ
ッサ間接続を介してシステム内の１つまたはそれ以上の
他のプロセッサにリンクされていたとしても、周辺装置
をシステムに利用することは不ｎｒ能となる。 この問題を解決するため、従来の技術においては・複数
の入出力母線を相互接続する蕎めの入出力母線スイッチ
を設け、特定の人出力士線上の周・・送装置に関連する
プロセッサが障害を起したときでもＸ周辺装置にアクセ
スしつづけることができるようにしているが、前記母線
スイッチは高価につき１また全システムの大部分をダウ
ンさせる恐れのある単一構成素子の障害の可能性を秘め
ている。 また１この他嘱従来のプ巳セ・ンサシステム用のソフト
ウェアに関しても大きな問題点があった。 この種多重処理システム用オペレーティングシステムソ
フトウェアは従来は存在しない傾向が強かった。すなわ
ち、この腫マルチプロセッサシステム用ソフトウェアの
開発はなされたとしても、ツレは少数のプロセッサに限
定されるもので、プＯセ’７ｆの追加を要するようなシ
ステムに適スルものではなく−多くの場合、オペレーテ
ィングシステムに変更を加えるか、あるいはユーザー自
身のプログラムに若干のオペレーティング機能をもたせ
る必要があり、したがって、作動所要時間が長く１かつ
高価なものになっていた。 またＡ従来の技術で＃ｉ、プロセッサ間をリンクんする
ための満足な標準オペレーティングシステムはなく１ま
た、計算能力を増やす必要が生じたとき、プロセッサモ
ジュールを追加しうるような余裕をもって構成した多重
処理システムにおいて、付加的プロセッサに自動的に適
応しうるようなオペレーティングシステムもなかった。 本発明の主要な目的は、上述のような従来技術の問題点
を解決したトランザクション指向、オンライン利用分野
に適するマルチプロセッサシステムを構成しようとする
ものである。 また）本発明は、単一構成素子の異常によってシステム
が停止したり、システムの作動に重大な影響を及ぼすこ
とのないようなマルチプロセッサシステムを提供するこ
とを基本的目的としている〇？ニーの１１７１点から、
本発明マルチプロセッサシステムは為システム内のいず
れに対しても機械的または電気的に接続した単一構成素
子が存在しないような構成としている。 また１本発明の他の目的は、発生する可能性のあるすべ
ての誤りを訂正し、検出し、もしくはシステム作動に影
響を与えないよう保証するにある。 ざらに、本発明は、ユーザーがシステムハードウェアや
プロセッサ間通信のプロトコルに関してわずられされる
ことのないシステム構成と基本作動モードを与えること
を他の目的とする。本発明においては、すべての主要構
成素子をモジュール化し１システムを停止させる。こと
なく１任意の主要構成素子を取外し、交換しうるように
しており、さらに、システムの中断をきたすことなく、
あるいはハードウェアやソフトウェアに変更全顎える１
“ことなく、適当な位置に（標準プロセッサモジュール
の追加により水平方向に１あるいは、多くの場合、周辺
装置の追加により垂゛直方向に）システムを拡張しうる
ようにしている。 本発明マルチプロセッサシステムは複数個の個別プロセ
ッサモジュールおよびデータ径路を含む。 本発明の一実施例においては、／を個の個別プロセッサ
モジュールを１つのプロセッサ間母線により相互に接続
し為多重処理および多重プログラミングを行うようにし
ている。また、上記実施例の場合、各プロセッサモジュ
ールは３２個までのデバイスコントローラ（周辺機器制
御装置）全支援し、前記各デバイスコントローラはｔ個
までの周辺装置を制御しうるようにしている。 また、システムのすべての主要構成素子間には、複数個
の個別通信径路およびボート部を設け、各プロセッサモ
ジュール間およびプロセッサモジュールと周辺装置との
間で少なくともλつの径路にわたって常に通信が可能と
なるようにし１単一構成素子の障害によってシステムの
運用が停止することのないよう構成している。 これらの複数個の通信径路は各プロセッサモジュールを
相互に接続するプロセッサ間多重母線・各デバイスコン
トローラ内のマルチポート部ならびに少なくとも２つの
異なるプロセッサモジュールによりアクセスさせるため
各デバイスコントローラを接続する入出力母線を含む。 各プロセッサモジュールは標準モジュールによりこれを
形成し１モジユールの部分として中央処理ユニット、主
メモリー、プロセッサｒ［ｆｌＮＪ 御ユニットおよび
入出力チャネルを含む。 また１各プロセツサモジユールは、それぞれ各モジュー
ル内に基本命令セットとして包含されるマイクロ命令に
より作動するパイプライン形マイクロプロセッサを具え
る。 一各プロセツ゛サモジュール内の基本命令セットハ、プ
ロセッサ間通信リンクがあるという事実を認識し、シス
テムに付加的プロセッサモジュールが追加された際、オ
ペレーティングシステム（各プロ七゛ンサモジュール内
にそのコピーが記憶されてい１・・る。）はシステムハ
ードウェアまたけンフトウエアのいずれにも変更を要せ
ずして、揖在のオペレーティングシステムの範囲内で′
の作動に新しい資源（リゾース）を使用することができ
る旨を報らせる。 パーフォーマンスを向上させ、かつ、きわめて早いトラ
ンザクションレートを保持するため１各プロセツサモジ
ユールには入出力作動専用の第２マイクロプログラムを
包含せしめる。 また、中央処理ユニットおよび入出力チャネル−・の双
方による主メモリーへのデュアルポートアクセス祉、入
出力転送のためメモリーへの直接アクセスを可能とし、
パーフォーマンスの向上に役立たせるようにしている。 各プロセッサモジュールは最少数の大形印刷回路基板上
に適合するよう物理的ＫＷ成する。このように１各プロ
セツサモジユールに対して僅か数枚の基板しか使用して
いないため１パツケージのためのスペースが節約でき、
かつ、すべてのプロセッサモジュールを相互接続するに
要するプロセッサ間母線の長さを最小にすることができ
る。また・このようにプロセッサ間母線の長ざを相対的
に短かくした場合は、プロセッサ間母線上の信号の質の
低下は最小となり、また、プロセッサ間母線上における
高速通信が可能となる。 各プロセッサ間母線は高速の同期母線により形成し、プ
ロセ゛ンサ間通信におけるオ°−バーヘッドタイム（無
駄な時間）を最少にし為システムに高いスループットレ
ートの達成を可能にしている。 個別の各母線コントローラは母線上のすべての伝送を監
視（モニタ）する。母線コントローラ祉１７’ｏセッサ
間母線を介しての任意の２プロセツサモジユ一ル間のデ
ータ転送の優先順位を決めるためのプロセッサ選択論理
部を含み１また１母線コントローラは、プロセッサモジ
ュールの送受信機対を設定するための母線制御状態論理
部と為送受信対間の母線を介ルての情報電送のためのタ
イムフレームとを含む。 各母線コントローラは母線クロックを含み、また各プロ
セッサモジュールの中央処理ユニ゛ントはそれ自体の別
のクロックを有する０このように１本発明においては、
全マルチプロセッサシステムを停止させる可能性のある
単一構成素子の障害の影響を受けやすい主クロツク系を
使用しないようにしている。 各プロセッサモジュールは、そのプロセッサ間制御ユニ
ット内に、プロセッサ間母線を介しての通信用として使
用する若干量のプリント基板状回路を具える。 また）各プロセッサ間制御ユニットは１１０セッサ間母
線に妨害を与えないで中央処理ユニットにより空き状態
および充填状態になりうる高速バ゛ンファ（複数のイン
キューバッファと１個のアウトキューバッファ）を含み
１これによりプロセッサ間母線上のデータ速度を任意の
単一対プロセッサにより保持しつるデータ速度より高速
に保持しうるようにしている。かくすれば、複数対プロ
セッサモジュール間にいくつかのデータ転送を外見的に
は同時ベースでインターリーグさせることができる。 プロセッサ間母線社特定の各中央処理ユニットとは非同
期的に作動するため１各インキユーおよびアウトキュー
バッファはプロセッサモジュールまたは母線制御ユニッ
トのいずれかによりクロ゛ンクされるようにし寓これら
双方によって同時にクロックされないようにする。 したがって、各インキューバッファおよびアウトキュー
バッファは上記に関連して、プロセッサ間制御ユニット
内に１母線クロツクと同期して作動するある論理部と１
中央処理ユニットクロツクと同期して作動する他の論理
部とを具える。このような論理の組合せ欧インターロッ
ク）ｑ、ｔつの状態から他の状態への複数個の論理の転
移を可能にし１弁間期的に作動するプロセッサ間母線と
プロセッサモジュール間の転送におけるデータの喪失を
防止する機能を有する。 また、プロセ・ンサモジュｉルの電源低下（ダウン）が
生じた場合に１プロセツサモジユールの制御機能の喪失
によりプロセッサ間母線上に過渡効果を生ぜしめないよ
うな論°理部を配置し、かくして、プロセッサ間母線上
のプロセッサモジュールの電源低下（ダウン）により他
の任率のプロセッサ間母線の作動に妨害を与えることの
ないようにしている。 母線コントローラおよび各プロセッサのプロセッサ間制
御ユニ・ントは共同作動して中央処理ユニットによる処
理と並行してあらゆるプロセッサ間母線処理を行い、処
理能力に無駄を生じないようにしている。この母線管理
は）母線転送の設定（どのプロセッサモジュールが送信
中で、トノフロ七ツサモジュールが受信中かを設定する
こと）に必要なプロセッサ間母線サイクルが実際伝送さ
れる情報量に比しきわめて少なくて済むような低プロト
コルオーバヘッドで行われるようにする。 母線コントローラのプロセッサ選択論理部は１プロセッ
サ選択論理部から各プロセッサモジュールに伸長する個
別の選択ラインを含む。前記選択ラインは、プロセッサ
モジュールの送受信対ならびに送受信対間のプロセッサ
間母線を介しての情−転送用タイムフレームを設定する
プロトコルにおいて３つの方法で使用される◇すなわち
、選択ラインは、（１）どの特定プロセッサモジニール
が送信を希望しているかを決定するためのポーリングを
行い５（２）どの特定プロセッサモジュールが受信を希
望しているかという受信プロセッサへの間合せに対する
受信を行−１（８）送信コマンドとともに、送信プロセ
ッサモジュールに対して送信用タイムフレームを報知す
るために使用葛れる。 受信プロセッサモジュールは１受信プロセツサモジユー
ルによる要求がなく１かつ、ソフトウェア命令なしに到
来データを受信するようこれを同期きせる。 プロセッサモジュールのｌ送受信対間のデータプロ・ン
クの伝送はプロセッサ間母線を介してパケット形状によ
り行われる。各パケット転送の終りには、受信プロセッ
サモジュールのプロセッサ間制御ユニットはプロセッサ
間母線から論理的に切離され、母線制御状態論理部がプ
ロセッサモジュールの異なる送受信対の他のシーケンス
と他の送受信対プロセッサモジュール間のパケット転送
用のタイムフレームを設定することを可能にする〇かく
して、前述したように、プロセッサモジュールの記憶速
度より速いプロセッサ間母線のクロック速度のため、プ
ロセッサモジュールの異なる送受信対間における複数個
のチータブロック転送を見掛は上回時ベースでプロセッ
サ間母線上にインターリーブさせることができる。 各プロセッサモジュールメモリーはプロセッサモジュー
ルとプロセッサ間母線の各組合せに対してそれぞれ別個
のバッファを具えるＯ また為各メモリーはプロセッサ間母線よりの到来データ
を受信プロセッサモジュールのメモリー内の関連バッフ
ァの特定記憶場所に指向させるための母線受信テーブル
を含も。各母線受信テーブル１１到来データを記憶すべ
きアドレスと送信プロセッサモジュールから要求（期待
）されるワード数を含も母線受信テーブルエントリー（
入口）を有する。前記母線受信テーブルエントリーは各
パケットの受信後、プロセッサモジュール内のファーム
ウェアにより更新されるようにする峰か１フアームウエ
アとともに作動して為すべてのデータブロックが満足に
受信されたときプログラム割込みを与えるか、あるいは
プロセッサ間母線を介してのデータ伝送過程における誤
りの検出に応じて、プロセッサモジュール内で現に実行
されているソフトウェア命令に割込みを与えるようにす
る。 チータブロック転送の終了時においてのみプログラム割
込を与えるようにすることは、プロセッサモジュール内
で現に実行されているソフトウェアに対してデータの転
送を透過モードにし・誤り検・出に応じて割込を与える
ことはデータの伝送に関する完全チェックを与える。 本発明マルチプロセッサシステムの入出力サブシステム
は単一プロセッサモジュールのＪｌｌ 常、ｉ； アっ
た場合でも、システムの作動を害なうことのないようこ
れを構成する。 さらに、前記入出力サブシステムは、きわめて高いトラ
ンザクションレート（処理速度）を取扱い、スループッ
トを最大にし、かつ１プロセツサモジユール内で実行中
のプログラムに与える妨害を最小にするようこれを構成
する。 前述したように、各プロセッサモジュールは入出力作動
専用のマイクロプロセッサを含む。 入出カシステムはデータ転送の終了時にのみプログラム
割込を与える割込駆動システムで、これにより・データ
の転送中に中央処理ユニットが装置に専用されないよう
にしている。 各入出力チャネルは、複数個のデバイスコントローラよ
りのデータの複数ブロック転送を見掛は上回時ベースで
取扱いつるようこれをブロック多重化する。これは１人
出力チャネルとデバイスコントローラ内のストレス応答
バッファ間の転送において、可変長バーストデータをイ
ンターリーブすることにより行うことができる。 前述のように、各デバイスコントローラはマルチポート
を有し、各ポート部に別々の入出力母線を接続して・少
なくとも２つの異なるプロセッサモジュールによりアク
セスされるよう各デバイスコントローラを接続する。 うな構成とし、またあるポート部の構成素子部分が他の
ポート部の構成素子を形成することのないようにし、あ
るポート部の単一構成素子の異常が他のポート部の作動
に影響を与えないようにする◇各デバイスコントローラ
は、一時のアクセスに対し１つのポート部のみを選択す
るための論理部を含み、１つのポート部への誤りデータ
の伝送によって他のポート部に影響を与えることのない
ようにする。 まな、本発明入出カシステムはフェイルソフトモードで
周辺装置とインターフェースさせるようにする。すなわ
ち、１つの経路上の障害の場合に備えて各特定周辺装置
に対して多重径路を設け、１つの径路に沿っての装置の
障害またはプロセッサモジュールの異常があっても、装
置への他の径路上にあるプロセッサモジュールの作動に
影響を与えないよう配慮している。 また、本発明入出カシステムは、システムに任意の形式
の周辺装置を配置しうるようを構成とししかも入出力チ
ャネル帯域幅を最大限に使用しうるようにしている。 すなわち−デバイスコントローラには、デバイスコント
ロー、うと入出力チャネル間のすべてのデータ転送が最
大チャネルレートで行われるようなバッファを与える。 デバイスコントローラはそれ自体と周辺装置との間はバ
イトで転送することができるが、それ自体と入出力チャ
ネル間のワード転送のために祉、データをパックし、か
つアンノでツクする必要がある。 本発明においては１人出力チャネル内にでなく・デバイ
スコントローラ内にバッファを配置しているため＼その
バッファリングは特定のシステム形状に必要なバッファ
リングに限定している。本発明によるときは、従来しば
しば実用されているように、バッファをデバイスコント
ローラでなく入出力チャネル内に配置した場合に必要と
なるオーバーランを防止するため、各周辺装置ごとに個
別のバッファを設けるを要しない。 前述のように、各バッファはストレス応答パン７アで１
次の２つの利点を有する。 その１つは、各バッファをサービスされるべき周辺装置
の形式および−１に関係した総合深度を有するよう形成
することができ駕したがって、各デバイスコントローラ
に被制御装置の種類に関係するバッファサイズをもたせ
ることができるということである〇 第２に１ストレス応答バツフア構造と本発明作動モード
により、バ′ツ７ア相互の通信ｔｌ’せずして為各バッ
ファを共同作動させろことができ１したがって、入出力
チャネルの帯域幅の最適有効使用をはかることができる
。 特定のバッファにかかるストレスは、プロセッサモジュ
ールに対する転送の方向とともに、バッファの充填状態
または空き状態の程度により決まり１周辺装置がバッフ
ァにア、クセスする場合・ストレスは増加し１人出力チ
ャネルがバッファにアクセスするとき、ストレスは減少
する。 各バッファはスレショールド深度とホールドオフ深度の
和に等しい深度を有する。スレショールド深度は優先度
の高いデバイスコントローラをサービスするのに必要と
する時間に関係し、ホールドオフ深度は同一人出力チャ
ネルに接続された優先度の低いデバイスコントローラを
サービスするのに必要とする時間に関係する。 ストレース応答パン７アは、バッファにかかるストレス
を追跡しつづけるための制御論理部を含む。 前記制御論理部は、ストレスがバッファのスレショール
ド深度を通過する際）入出力チャネルに再１゜接続リク
エスト（要求）をするのに有効である。 再接続要求中信号を有する各パン７アは１再接続要求中
信号を有するすべてのデバイスコントローラ間の優先順
位を決定するポーリング計画に応じて個別に入出力チャ
ネルに按続葛れる０デバイスコントローラが入出力チャ
ネルに接続されると、データは記憶速度またはそれに近
い速度でバッファと入出力チャネル間においてバースト
形式で伝送される。 このように、バッファは周辺装置との間では比較的低い
装置速度でデータを伝送し、一方プロ七゛ンサモジュー
ルとの間では、記憶速度またはそれに近い速度でバッフ
ァストレスに応じてバースト形式でデータ全伝送するこ
とができるので、バースト転送を時分割多重化し１複Ｗ
ｋ個のデバイスコントローラよりの個々のバーストをイ
ンターリーブして、入出力チャネルの帯域幅の最適有効
利用をはかることができ、また、興なるデバイスコント
ローラからの複数ブロックの転送を見掛は上向時ペース
で行うようにすることができる。 また、マルチプロセッサシステムのデータ径路を介して
のすべてのデータ転送に対しては広汎な誤りチェックと
誤り抑制のための配慮をしている〇誤りチェックはデー
タ径路上におけるパリティチェックおよびチェック加算
、ならびに主メモリーシステム内における誤り検出およ
び誤り訂正を含む。 また、誤りチェックは人出、カチャネル内のタイムアウ
ト（時間切れ］制限を含む。 入出カシステム内には、特定のデバイスコントローラお
よび装置に対してメモリー内のバッファ記憶域を規定す
るための各周辺装置に対する２ワードエントリーを有す
る入出力制御テーブルにより誤り抑制を与えるようにし
ている。前記２ワードエントリーの各々は主メモリー内
のバッファ記憶場所ならびに装置への特定のデータ転送
のため任意の特定時間に転送される残りのバイトカウン
ト長を記述する０入出力制御テーブルは、デバイスコン
トローラ内でなく、各プロセッサ内に配置し１カウント
ワードまたはアドレスワード内の任意の欠陥（誤り］の
結果をカウントワードまたはアドレスワードが物理的に
配置されている単一プロセッサモジュールに封じ込める
ようにする０共゛通のデバイスコントローラおよび関連
の周辺装置に接続した各プロセッサモジュールはそれ自
体の入出力制御テーブルのコピーを含む。かくすれば、
各プロセッサモジュール社それぞれそれ自体のテーブル
エントリーの正ｌｆＩなコピーを有しているため、１つ
のプロセッサモジュールのテーブルエントリーに欠陥（
誤り）があっても為他のプロセッサモジュールに影響を
与えることはない。 本発明マルチプロセッサシステムは為マルチプロセッサ
システムの一部に対する電源のＩＩ害ヲ生じた場合にも
１システムの残りの部分の作動を停止させないような方
法で個別の電源からプロセッサモジュールおよびデバイ
スコントローラニ電源を供給するよう形成した電源（配
電）システムを具える。 かくすれば１任意のプロセッサモジュールまたはデバイ
スコントロ〜うへの電源を低下（ダウン）させることが
できるので、マルチプロセッサの残りの部分をオンライ
ンで機能させながら、電源断状態でオンライン保守を行
うことが可能となる０本実施例による電源システムは、
各プロセ・ンサモジュール用の個別電源と各デバイスコ
ントローラ用の２個の個別電源゛とを含むＯ ２つの個別電源は、一方の電源捉異常を生じた場合、他
の電源からデバイスコントローラに全実力を供給するこ
とを可能にするスイ゛ンチを介してデバイスコントロー
ラと関連して、作動させるようにする。 また、本発明電源システムは、あ仝プロ七゛ンサモジュ
ールに関連する電源の障害時において１当該プロセツサ
モジユール内の論理状館を節減するのに有効な電源障害
警報信号を発生し１電源が復、。 旧した場合１プロセツサモジユールをデータのロスなく
既知の状態における作動に戻すようにして、・１・ いるＯ 本発明マルチプロセッサシステムのメモリー（記憶装置
）は１これをユーザーデーターシステムデータ、ユーザ
ーコードおよびシステムコードのダつの論理アドレス記
憶域に分割する。このように、メモリーを１つの個別の
論理アドレス記憶域に分割することにより１データから
コードを分離して１コードを変更し得ないようにすると
ともに〜オペレーティングシステムプログラムをユーザ
ープログラムから分離して、ユーザーが不注意にオペレ
ーティングシステムを破壊し得ないようにしている。 また、本発明マルチプロセッサシステムは種々の機能を
遂行するメモリーマツプを有する〇マツプの１つの機能
は仮想メモリーシステムを与えることで島前記仮想メモ
リーシステムにおいては１コードおよびデータのすべて
は本来再配置可能であり、ユーザーはシステムプログラ
ムもしくはユーザープログラムの実際の物理的記憶場所
やシステムに接続する物理的メモリーの量に係わりをも
つ必要がない。 マツプは論理アドレスを主メモリーのページ用物理的ア
ドレスに翻訳し、主メモリー内にないページに対してペ
ージ障害割込を与える。オペレーティングシステムは１
物理的ページアドレスがユーザーに見えず為また、論理
ページを連続する物理的ページ内に配置する必要がなく
、かつ、物理的主メモリ°−内でなく補助メモリー内に
配置しうるような仮想メモリーシステムを実現する必要
があるとき、補助メモリー（すなわち１周辺装置内のメ
モリー）からのページをプロセッサモジュール内の主メ
モリーに移しかえる機能を有する〇また、マツプ社保護
機能および記憶管理機能を有する。 マツプはメモリーの個別の論理記ｆｌｊ域コトに個別の
マツプを与える０ かくすれば、前述のように１データからフードを分離さ
せ１また、システムプログラムカラユーザープログラム
を分離葛せることにより保護機能を与えることができる
。 また＼このこと社多重プログラミング環境下におけるユ
ーザー間の保ａＣｔ与えるＯそれは特定ユーザー用とし
て実際に使用されるマツプは当該ユーザープログラムの
物理的メモリーページにのみ指向し、したがって、ある
ユーザーが他のユーザーのプログラムのプログラムペー
ジに書込むことを防止していることによる。かくして１
ユーザーマツプのこの特性により保護レジスタを要せず
して１あるユーザーが他のユーザーのプログラムを破壊
することを防止することができる０７７１社オペレーテ
ィングシステムとともにマツプ記憶管理機能を遂行し、
（１）補助メモリーから使用可能なページを作成し５（
２）主メモリー内の物理的ページの使用頻度の追跡を続
け、（３）仮想メモリーページ入出力転送を減少させ、
（４）オペレーティングシステムへの割込を減少させる
ことにより、メモリーシステムの管理における作動の無
駄時間（オーバーヘッド）を減少させているＯマツプに
よりこれらの諸機能を達成する方法は有効な仮想メモリ
ーシステムを与える。 物理的主メモリー内で使用できるページ数には限度があ
り、したがって１物理的ページは、時々補助メモリーか
ら物理的主メモリーに移しかえる必要がある。 効率的記憶管理における１つの重要なポイントは１物理
的主メモリー内のどのページか、主メモリー内に保有さ
せなければならない程頻繁に使用されているかを追跡し
続けることである。 また、他の重要なポイントは、まず始めに補助メモリー
にスワップアウト（、交換）するを要せずして、物理的
主メモリー内の任意の特定ページ２重ね書き（オーバー
レイ］することができるかどうかを知ることである〇 マツプは各ベニジに対するマツプエントリーの一部とし
てのビストリービットを含す。前記ヒストリービット（
物理的に祉マツプエントリー内にある）は１ある時間屑
期にわたる所定の物理的ページ使用゛のヒストグラムを
与える。また、本発明においては、プログラムを介在さ
せる必要なしにハードウェアによりヒストリービットを
周期的に更新するようにしている。 □ また１各マツプエントリーは、最後に補助メモリーから
移しかえられた後、特定のページが書パ込まれたかどう
かを表示する“ダーティ−ビット・を含ｂ０ したがって、マ゛ンプは１補助メモリーからページを移
しかえる必要があり、ざらに物理的主メモリー内にオー
バーレイ用として使用できる空きページまたはコードペ
ージがない場合に、物理的主メモリー内の特定ページ力
（オーバーレイ用候補として適当かどうかを記憶管理者
に決定させ、かつ、。 オーバーレイを必要とする場合、ページをオーバーレイ
する前に一オーバーレイされたページを補助メモリーに
交換〕ｆシスヮップアウト）させる必要があるかどうか
全決定させるための情報をマツプそれ自体内に有する。 補助メモリーには汚れていないきれいなすべてのページ
のコピーが保持されているため１ダーテイピツトがオン
でな一場合には、スワップ
【交換）′ｆ！−必要としな
い〇マツプは主メモリーから隔離されたメそり一の部分
内に配置し、各マツプは物理的メモリーアクセスが行わ
れている問にマツプの再書込ができるように、物理的主
メモリーへのアクセスに比しきわめて速いアクセスを可
能とするようこれを形成する。かくすれば１マツプの再
書込によりメモリーサイクルタイムの増大をきたすこと
はない。 前述のように、メモリーは中央処理ユニ゛ントおよび入
出力チャネルに対するデュアルポートアクセスを有する
ので、入出力チャネル祉デバイスコントローラとの間の
データ転送のため中央処理ユニットを径由させることを
要せず、直接メモリーにアクセスすることができ、した
がって、メモリーに対する中央処理ユニットのアクセス
とメモリーに対する入出力チャネルのアクセスを時間的
にインターリーブさせることが可能となる。 入出力チャネルによるメモリーとの間のすべてのデータ
転送はシステムデータマツプを介して行われる。システ
ムデータマツプは論理アドレスを物理的ア°ドレスに翻
訳する過程において付加的ビットを加える。かくすれば
、比較的短い論理アドレスを使用して、通常許容される
ワード幅それ自体より大きい物理的スペースにアクセス
することにより、物理的メモリー内のより多数のワード
とのアクセスが可能となる０ また、本発明は半導体メモリーモジュール内の誤りを検
出し１訂正するためのシンドローム解読法を与える〇 半導体メモリーモジュールの記憶域はｎビットよりなる
ワードを含み、各ワードは／６ビツトのデータ欄（フィ
ールド）とぶビットのチェック欄（フィールド）を有す
るＯ 各メモリーモジュールは１すべての単一ビットを同時に
訂正し１すべてのダブルビ′ント誤りを検出シ、かつ、
〃ビ・ントワード内の任意の場所における３ピントまた
は−それ以上のピント誤りを検出するための誤り検出器
を具えるＯ誤り訂正装置は）チェックビ１ント発生器、
チェックビット比較器およびシンドロームデコーダを含
む。 チェックビット発生器は１各チエ゛ンクビツトがｔデー
タビットの直線的組合せよりなり、かつ各データビット
が正確に３つのチェックピントの構成部分であるような
フードを発生する０また、チェックビット比較器は４つ
の出力シントロームピットを与える０各出力シンドロー
ムビツトの入力はｒデータビットおよびｌチェックピッ
トである。 δらに１シンドロームデコーダは６出力シンドロームビ
ツトの値を翻訳し１かつ、ｎビットワード内の誤りの有
無および誤りの形式（誤りのある場合）を識別する。 また、シンドロームデコーダにより検出された単一デー
タピットを反転させて誤り全訂正するため、データビッ
ト補数器を具えている。 かくして１半導体メモリーシステムは単一ビット障害を
許容する特性を有し、メモリ、−を修理するのに都合の
よい時間になるまで、単一ビツ＋ｔｌ害の吠態で作動さ
せることができる。 以下図面により本発明を説明する。 マルチプロセッサシステム 第１図は本発明の一実施例により構成したマルチプロセ
ッサシステムの一部を示すもので、符号数字３１はマル
チプロセッサシステムの全体を示すＯマルチプロセッサ
システム３１は個別のプロセッサモジュール３３全含み
、前記各プロセッサモジュール３３は中央処理ユニツ）
１０！； 、メモリー１０７、入出力チャネルｌＯ９
およびプロセッサ間制御ユニットＳ５を具える。 個別プロセッサモジュールはプロセッサ間通信のためこ
れらをプロセッサ間母線３Ｓにより相互に接続する０ 本発明マルチプロセッサシステム３１の一実施例の場合
は、７６個までのプロセッサモジュール３３ヲ２本のプ
ロセッサ間借＠３ｓ（第１図のＸ母線およびＹ母線）に
より相互接続しているＯ 各プロセッサ間母線はその母線に関連する母線コントロ
ーラｎｔ−有するＯ 母線コントローラｎ１プロセツサ間母Ｉ！！！およびプ
ロセッサ間制御ユニツ） ５５ （いずれも第１図参照
）は、関連のマイクロプロセッサｌ１３、マイクロプロ
グラムｌｌＳおよび母線受信テーブル１ｊＯ（いずれも
第２図参照）とともにプロセ゛ンサ間母線システムを与
える。このプロセッサ間母線システムの構成および作動
に関しては１第２図ないし第１／図および第４２図に示
すとおりで１後掲の“プロセッサ間母線システム”の項
で詳述することにする。 また、マルチプロセッサシステム３１は１例えば第１図
に示すディスツクＳ１ターミナルｐ１磁気テ装置側動装
置鐸、カードリーダ３／およびラインプリンタ５３など
の周辺装置とプロセッサモジュール３３との間でデータ
の転送を行うための入出力（Ｉｌｏ ｌシステムを具え
る。 前記Ｉ１０シ六テム祉プロセッサモジュールの各Ｉ１０
チャネルｌＯ９に関連する１つのＩ１０母！ｓＲを含み
、前記各Ｉ１０母線ＩＫ１つまたはそれ以上のマルチボ
ートデバイスコントローラ４Ｉ／を接続する。 図示実施例の場合、各デバイスコントローラ４Ｉ／は２
個の異なるプロセッサモジュール３３との接続のため２
個のボート部１１７ ′ｉｌ−有し、各デバイスコント
ローラを２個のプロセッサモジュールによるアクセスが
可能なように接続している。 Ｉ１０システム１４ Ｉ１０チャネル１０９内に入出力
転送機能をもったマイクロプロセッサ／／９およびマイ
クロプログラム／２／を具える（第７２図参照）Ｏまた
１第１２図に線図的に示したように１各プロセツサモジ
ユール３３の中央処理ユニツ） ｌ（Ｈ内のマイクロプ
ロセッサｌ１３およびマイクロプログラムｌｌｊならび
に主メモＩＪ −１０７内の入出力制御テーブル１ＩＩ
ＯはＩ１０チャネル１０９と関連して作動するようにす
る０ Ｉ１０システムの上記構成素子および他の構成素子の構
成および作動については第７２図ないし第３図に示すと
おりで、後掲の“入出カシステムおよびデュアルポート
デバイスコントローラ′め項で詳述することにする。 また）マルチプロ七゛ンサシステムは配電システム３０
１を含む０前記配電システム３０１は１オンライン保守
を可能にし、かつ各デバイスコントローラに対して電力
のゆとり全与えるような方法で個別の電源からプロ七゛
ンサモジュール３３およびデバイスコンドローラグｌに
配電を行うようにする０第３θ図に示すように・配電シ
ステム３０１は独立した個別の電源３０３を含む０ 個別電源３０３は各プロセッサモジュール３３ごとにこ
れを設け１母線ＳＯＳにより電源３０３から関連のプロ
セッサモジュール３３の中央処理ユニットＩＯ！および
メモリー１０７ Ｋ電力を供給するようにする。 ｔた・第３０図に示すように１各デバイスコンドローラ
グ／に対しては自動スイ、ツチＪ／／を介して２つの個
別電源３０３から電力が供給されるよう接続し１特定の
デバイスコントローラ４！／ 用の一方ノ電源４１／が
異常をきたした場合、そのデバイスコントローラには他
の電源、？（７，７から電源が供給されるようにし１し
かもデバイスコントローラ、に供給される電力に中断ま
たは脈動を生ずることなく円滑に切換えが行われるよう
にする〇 配電システムは１デバイスコントローラのデュアルポー
ト系とあいまってＸ７つのポート部９３ ｔたけ１つの
電源３０３のいずれかに異常をきたした一場合でも１作
動が停止することなく周辺装置へのアクセスを可能にし
ている。 また、マルチプロセッサシステムはシステムの若干個の
構成素子内に電源オン（ＰＯＮ ）回路／１ｒ２（詳細
については第３図に示す。）を具え１特定構成素子への
電力をある許容限度以内に設定しろるようにしている。 例えば、ＰＯＮ ＠路／Ｉ−２Ｙｔ 各ｃｐｕ ／□ｊ
ｓ 各ｆ ハイスコントローラ４［／および各母線コ
ントローラＩ内に配置する。 ＰＯＮ回路の目的は、特定構成素子に供給される電源レ
ベルを設定する信号を提供することで、電源がある所定
の許容限度内にない場合、この信号出力音用いてＰＯＮ
回路を配置した構成素子の適当な母線信号を直ちに不能
とする（禁止する）ものである。 ＰＯＮ回路ｉｒ、ｘは、電源オフ状態、電源オフからオ
ンに進む状態１電源オン状態、および電源オンからオフ
に進も状態のダつの状態で機能する。 電源オン回路ｌｔ２は１電力の到来とともにシステムの
すべての論理状態を始動式せる０本発明の場合電源オン
回路には１オンライン保守に関連してフェイルセーフシ
ステムを与えるというきわめて重要な付加的機能を提供
式せるようにしている◎この目的のため、本発明におい
ては１独特の方法で電源オン回路を使用して、システム
内のすべての相互連絡母線を駆動するインターフェース
回路の制御を行うようにしている。 配電システムの構成および作動については１第３０図な
いし第３３図に示すとおりで為後掲の°配電システム°
の項で詳述することにする。 マタ、マルチプロセッサシステムはメモリーシステム全
台む、前、記メモリーシステムにおいては、物理的メモ
リーｉ１つの論理アドレス記憶域、すなわち、ユーザー
データ、システムデータ、ユーザーフードおよびシステ
ムコードに分割している（第３を図参照）０ メモリーシステムは、すべての論理アドレスを物理的ア
ドレスに翻訳し鳥かっ、必要に応じて、補助メモリー内
に存在し主メモリービットから欠如しているページを表
示するためのマツプ＜１０７および制御論理部ｌｌＯ／
（第３４Ｉ図参照］を具え、ユーザーに祉物理的ペー
ジアドレスの見えない仮想メ′。 モリ−を実現させるようにしている。 メモリーシステムは中央処理ユニット／（ＨおよびＩ１
０チャネル１０９によりメモリーにデュアルポートアク
セスが可能となるよう形成する。かくすれば、 Ｉ１０
チャネル１０９ Ｉ／ｉデバイスコントローラｌ／との
間でデータの転送を行うため、中央処理ユ塾＼虫失処理
楳ニッ） １０！を経由せずメモリー１０７ Ｋ−直接
アクセスすることができる。 メモリーシステムの構成および作動については第７４１
図ないし第４Ｉ１図にもとづき１後掲の“メモリーシス
テム°の項で詳述することにする。 メモリーシステムに−は１半導体メモリ」を゛使用する
場合１すべての単一ピット誤り全訂正し、すべてのダブ
ルビット誤りを検出する誤り検出シス♀ムを設ける０こ
の誤り検出システムは７６ビツトデータ欄およびｔビッ
トチェック欄（＊＃図参照）を使用し、単一ビット誤り
を訂正するため１第１図に示すようなデータビ・ント補
数器ダＩ７を具える〇誤り検出システムの詳細について
れ第ｎ図ないし第４１／図により後述する。 上述のシステムおよび各構成素子の詳細全説明する前に
１本明細書で使用して−る術語の意味につき説明するこ
とにする。 ′ソフトウェア”なる語はオペレーティングシステムま
たはユーザープログラム命令を意味し、°ファームウェ
ア°なる語″は読取り専用メモリーのマイクロプログラ
ムを意味し１また“ハードウェア°なる請は実際の電子
的論理回路およびデータメモリーを意味する〇 オペレーティングシステムは、当該プロセッサモジュー
ルにアクセス可能なすべてのシステム資源の割当てに関
する主制御を含み１各プロセツサモジユールにおいて実
行される主制御プログラムを形成する。オペレーティン
グシステムは計画的機能を与え、いかなるプロセスに当
該プロセッサモジュールを使用するかを決定する０また
１前記オペレーテイングシステムは主メモリーの使用割
当てを行い（メモリー管理）穐かつ補助メモリー管理用
ファイルシステムを作動させる０さらに１前記オペレー
テイングシステムはメツセージシステムの管理を行い、
これによりプロセッサ間母線に情報転送能力を与える。 オペレーティングシステム配置は上述のマルチプロセッ
サシステム構成素子のモジュール配置を°全体的（グロ
ーバル）”な構成素子が存在しないよう並列配置とする
〇 ソフトウェアシステムの最低レベルにおい又は、プロセ
スとメツセージの２つの基本的構成要素（エンティティ
］が実行される〇 プロセスはシステム内における制御の基本的構成要素で
ある〇 各プロセスは専用データスペースおよびレジスタ値なら
びに可能な共用コードセットにより形成する＠また、前
記プロセスは共通データスペースにアクセスすることも
できる０ プロセッサモジュール３３内には多数のプロセスを共存
せしめる。 プロセスはユーザーの書込んだプログラムでもよく、ま
た、例えばＩ１０装置の制御あるいは他のプロセスの作
成および削除のような専用機能をもたせることもできる
。 また、プロセスは他めプロセスからのサービスをリクエ
スト（要求）するこ、とがで′ｆ５−上記の他のプロセ
スヲ同一プロセッサモジュール３３内にリクエストを行
うプロセスとして配置し、または他のプロセッサモジュ
ール３３内に配置することもできる。 各プロセスは非同期モードでそれぞれ作動する。 したがって、各プロセスは、°競合°することなく（す
なわち１どのプロセスが最初にスタートしたかというシ
ーケンスにより結果が左右されるような条件でなく）１
サービスに対するリクエストを待たせるような通信方法
、したがって、°メ゛ンセージ・の必要性にもとづいた
規則正しい通信方法を必要とするＯプロセッサモジュー
ル間通信の詳細につψては後述するＯ また１すべてのプロセッサモジュール間通信は１プロセ
スが同一プロセッサモジュール内にある力い異なるプロ
セッサモジュール内にあるかということとは無関係に、
各プロセスに対して同じに見えるようにしなければなら
ない。 後述するように１ン７トウエア構造はノ１−ドウエアと
並列化させている。かくすれば、ノ・−ドウエアのある
構成素子に対して、異なる種々のプロセスを配列および
機能において等価とみなすことが可能となる〇 例えば、Ｉ１０チャネル１０９がＶＯ母１１Ｊ？を介し
てデバイスコントローラ４！ｌと通信するのと同じよう
に、ユーザープロセスは、メツセージシステムを用いて
当該デバイスコンドローラダｌに関連するプロセスに対
してリクエストを行うことができるＤこの場合、装置プ
ロセスは、デバイスコントローラ＃ｌがＶ０母線１を介
してＩ１０チャネル１０９に情報を戻すのと同じような
方法でステータスを元に戻す０ ソフトウェアシステムの他の基本的構成要素（エンティ
ティ）であるメツセージは、サービスに対するリクエス
トおよび任意の所要データよりなり、リクエストが終っ
た際１任意の所要値がリクエストしているプロセスに戻
される。 ２つの異なるプロセッサモジュール３３内のプロセス間
でメツセージを通信しようとする場合には、プロセッサ
間母線“Ｂを使用するか、前述のように、フロセス間の
すべての通信は、プロセスが同一プロセッサモジュール
３３または異なるプロセッサモジュール３３内にあるか
どうかに関係なく各プロセスに対して同じに見える。 このソフトウェア構成は多くの利点を与えることができ
、また１このソフトウェア構成方法はきわめて信頼度の
高いソフトウェアを与えることができる。すなわち、ソ
フトウェア構造を区分化可−２能とすることにより、モ
ジュールの大きさを式らに小とすることができ１かつ、
モジュール間のインターフェースを明確に規定すること
ができる〇また、ソフトウェア機能を区分化することに
より、システムをさらに保守しやす―ものにすることが
できる〇 マタ島ソフトウェアシステム内の明確に規定すれたモジ
ュールとインターフェースは、マルチプロセッサシステ
ムに他のプロセッサモジュール３３また社デバイスコン
ドローラダｌを追加する場合のように／ｌシステムを容
易に拡張できるとψう利点を与える０ 式うに１マルチプロセツサシステムおよびソフトウェア
システムのユーザーに対して、ユーザーがユーザー自身
のプクグラムを書くに当って実際の機械の構成または他
のプロセスの物理的記憶場所を知っている必要性がない
という利便を与え、ている〇 またハードウェアが余裕のある相互接続により複数の機
能的に等価なモジュールを提供しているのと同じことが
、ソフトウェアに関してもいえるＯ例えば、異なるプロ
セッサモジュール３３内のプロセス間を行き来するメツ
セージに対しては任意のプロセッサ間母線３ｓを使用し
うるようにし１また、当該デバイスコンドローラグ／に
接Ｊ８！！された任意のプロセッサモジュール３３内の
プロセスにより各デバイスコントローラグｌを作動δせ
うるようにすることができる。 上述のマルチプロセッサハードウェアシステムおよびソ
フトウェアシステムによるときは１機能゛的に等価な同
一構成の複数個のモジュール間を余裕をもたせて相互接
続するようにしているため・ユーザーは障害許容形アプ
リケーションシステム全生成することが可能となる。 フロセッサ間母線システム 、 前述のように、個別の各プロセッサモジュール３３は、
各々関連の母線コントローラｎにより制御される２本の
プロセッサ間母線（Ｘ母線およびＹ母線）によりこれら
を相互に接続する。各プロセ゛ンサ間母線３５は、関連
の母線コントローラ１および各プロセッサモジュール３
３内の関連のプロセッサ間制御ユニットＳＳとあいまっ
て、システム内の任意のプロセッサモジュールから他の
任意のプロセッサモジュールへのマルチモジュール通信
径路を与える。このように１本の母線を使用する。こと
は、システム内のすべてのプロセ・フサモジュール間に
一つの別個の径路の存在を可能にし穐したがって、７つ
の通路（ｌ母線）に障害を生じた場合でも１プロ七゛ン
サモジユ一ル間の通信が妨げられること社ない。 各プロセッサ間母線３５用の母線コントローラ１４ｔｆ
、本実ｔｘ例の場合、プロセッサモジュール３３から分
離した独立のコントローラにより形成する。、各プロセ
ッサ間借１ａＪ３は、母線コントローラ１内の母線クロ
ック発生器により時間同期を与えるようにした同期母線
とする。また、各母線に関連するすべてのモジュールの
プロセッサ間制御ユニッ） ３Ｎは、母線を介しての転
送の間その母線クロックと同期した状態変化を与える０ また、後述するように、ＣＰＵ １０！はプロセ゛ンサ
間母線クロックとは異なるクロックで作動させろＯした
がって、０ＰＵＫよりプロセッサ間制御ユニツ） １５
内のアウトキューバッファを充填状態にする間、または
インキューバッファを空き状態にする間は１０Ｐυクロ
・ツク速度により作動が行われるが、７’ ｏ セッサ
間母線を介してのパケット伝送は常に母線クロック速度
で行われるようにする。 本発明の重要な特徴は、プロセッサ間母線を介して伝送
される情報を種々のＣＰＵ ｉｏｓのクロック速度と時
間的に同期させることを要せずして高い伝送速度で転送
するようにしたことである。また、プロセッサ間母線を
介、して０情報の転送速度はメモＩＪ 一部１０７との
記憶速度による直接メモリーアクセスにより許容される
速度よりきわめて早くし、マルチプロセッサシステム内
に多数のプロセッサモジュールを接続した場合でも、充
分な母線帯域幅を保有しうるようにしている。 各ＣＰＵ ｉｏｓに対して別個のクロックを使用するこ
との利点は、主システムクロックを必要としないことで
１これにより全システムを停止させる可能性のある単一
構成素子障害の要因を除去している。 プロセッサ間制御ユニット５５は）その中に配置した論
理組合せとあいまって一データの損失なしにプロセッサ
間借＠ ３ｓをあるクロック速度で作動させ１各ＣＰＵ
１０！をそれ自体の個別クロック速度で作動させるこ
とを可能にしている。 母線を介して伝送される情報は複数ワードパヶ゛ントで
伝送するようにする。本発明実施例の場合、す１そのう
ち１３ワードをデータワードとし、ｌワードをチェック
ワードとしている。 個別モジュール３３のプロセッサ間制御ユニ゛ント５Ｓ
および母線コントローラｎ内の制御論理は詳細なプロト
コルに従って行う。前記プロトコルは、送受信対を設定
するためのもので、データパケット転送用のタイムフレ
ームを与え、データパケット転送用タイムフレームの終
りに、母線コントローラｎ全能のこの種シーケンスのた
め解放するようにする。これらの機能を実行する方法に
ついては第３図ないし第９図により後述することにする
ＯＸ母線３５の構成はＹ母９３３と同様であるので、１
つの母線についてのみ詳細に説明する。 第一図に示すよ、うに、各母線３５は７４本の個別母線
データ２４２９１５本の個別母線プロトコルライン９．
１本のクロックライン６１および各プロセ □ウサモジ
ュール３３用の１本の選択ライン８を含む。 また第２図に示すように、各プロセッサモジュール３３
のプロセッサ間制御ユニットおけ２つのインキュ一部６
（Ｘインキュ一部およびＹインキュ一部）ならびに共用
アウトキュ一部≦７を含む。 第１図において、共用アウトキュ一部ｔ７は記憶機能を
有するアウトキューバッファ６９を含む。本実施例の場
合、バッファ６９は各々ｉｎビットよりなる／４ワード
を有する。前記バッファ６ｑは（３ＰＵによりロードさ
れ、パケットの伝送時までデータを保持し、パケットの
伝送時には、後述するようにデータ全母線にゲー゛ドア
ウドする機能を有する。 また、アウトキュ一部６７Ｉｆｉ、実施例の場合、ｑビ
ットレジスタにより形成した受信レジスタ７１を含む。 このレジスタは、データを送出しようとする対象プロセ
ッサモジュールの番号とともにＣＰＵによりロードされ
る。 アウトキュ一部ｔ７の制御部分は、ＣＰＵクロックと同
期して作動するプロセッサ充填状態論理部７３Ｘ母線ク
ロックまたはＹ母線クロックと同期して作動する母線空
き状態論理部７ｓおよびアウトキューカウンタηを含む
。アウトキューカウンタ７７は、アウトキューバッファ
≦９がＣＰＵにより充填されている間１バッファ６９を
走査してデータ久方をバッフ７の各／４’７−ドに指向
させ、１６番目のワートカアウトキューバツファに記憶
されたとき、アウトキューバッファ６９の充填状態を終
了させる。 また１アウトキユ一部６７は、すべてのアウトキュ一部
をＸ母線またはＹ母線３５のいずれかに接続するアウト
キューポインタηを具える。前記アウトキューポインタ
７９ｄｔ、プロセッサ間ＸおよびＹ母１ｓ３ｊによる論
理部７３ 、７５およびバッファ６９の共用を許容する
機能を有する。 第３図に示すように、母線コントローラｎは母線制御状
態論理部１／ ｓ送信カウンタｇ３、プロセッサ選択論
理部Ｉｊｓ受信しジスタＵ１パケットカウンタＵおよび
母線クロック発生器９／を含む。 また１第ｊ図において１各インキユ一部引お母線クロッ
クと同期して作動する母線光項状態論理部９３、送信レ
ジスタ９ｊ島インキユーバツフア９７１インキユーカウ
ンタ箭およびＣＰＵクロックと同期して作動するプロセ
ッサ空き状態論理部１０１を含むＯ 第６図は母線コントローラＩの母線制御論理部ｇ／の状
態図、第７図はアウトキュ一部６７の論理部７３および
７Ｓの状態図、第を図はインキュ一部訂の論理部９３お
よびｌＯｌの状態図である。 第７図において１プロセッサ充填状態論理部７３は、そ
れぞれ凡例に示すような、ＥＭＰＴＹ 、 ＦＩＬＬ。 ＦＵＬＬおよびＷＡＩＴのｑつの基本的な状態？有し、
母線空き状態論理部７Ｓは、基本的に１それぞれ凡例に
示すような、ＩＤＬＥ、 ５ＹＮＣ，Ｓ）ｉ：ＮＤおよ
びＤＯＮＥのｑつの状態を有する。 第７図の記号について説明すると、実線矢印は現在の状
態から次の状態への転移を示し、実線上で終る点線矢印
は図示の転移を生ずるために満足しなければならない条
件を示す〇 相対的に非同期のクロックで作動している状態マシンを
同期させるには１慎重にインターロックシステムを構成
する必要がある。これらの重要なインターロ゛ンクは状
態図に点線矢印で示すとおりで１２つの相対的に非同期
の状態マシン全同期させる機能を有する。このように、
状態マシン間を結ぶ第７図および第ｒ図示点線矢印は状
態マシンの図示の転移を同期させる信号を示す。 論理部７３０ＦＩＩ、Ｌ状態に関していえば、記憶アウ
トキュー条件は、アウトキューカウンタ７７が零からカ
ウントを開始してカウント値／３に進むまでｉｔ’工Ｌ
Ｌ状態から出力（エグジット）を生ずることはなく、カ
ウント１５に進んだとき、ＦＩＬＬ状態はＦｔＪＬＬ状
態に進む。 同様に１論理部７５のＳ′ＥＮＤ ＃ｊ：態はアウトキ
ューカウンタ７７がカウント／３に達するまで選択およ
び送出コマンド条件で終ることはなく、カウント値ｔＳ
に達したとき、５ＥＮＤ状態はＤＯＮＥ状態に進む。 第７図における星印はアウトキューカウンタηの増分を
示す。 第６図は母線コントローラの論理部ＩＩに対する状態図
で・論理部１／は基本的に％ ＩＤＬＥ 、 ＰＯＬＬ
ＲＥ（１！ＥＩＶＥおよび５ＥＮＤのｑつの状態を有す
ることを示す。 第を図の記号は第７図に関して述べたものと同様である
。すなわち、実線矢印はｌっの状態から他の状態への状
態の転移を水上、実線矢印に終端する点線矢印は実線矢
印で表示した転移奮起させるために生じなければならな
、い条件２示す。この場合・状態転移上の星印ＩＩｉ図
示の転移と同時に送信カウンタＩｔ３がＩだけ増加する
ことを示す。 第６図に示す点線矢印出方ラインは母線コントローラか
らプロセッサ間母線に出されるプロトコルコマンドを示
す。 第を図およびｆａ７図の双方において）伏蔗からａれる
点線矢印Ｆｉ、例えば、プロトコルラインへの論理出力
信号（母線空き状態論理部７ｓの場合）あるいはプロセ
ッサモジュールのステータスラインへの論理出力信号（
プロセッサ充填状態論理部７３の場合）のような当該状
態よりの論理出方を示す。 第を図は母線元項状態論理部９３およびプロセラ、。 す空き状態論理部１０／の状態図全示す〇論理部９３に
対する状態図は、５ＹＮＯ、ＡＯＫＮＯＷ−ＬＥＤＧＥ
、 ＲＥ（３ＥＩＭＥおヨヒＦＵＬＬ Ｏ＃ ツ（Ｄ
状ａを含み、論理部１０１に対する状態図は、ＲＥＳＥ
Ｔ 、ＲＥＡＤＹ 。 ＩＮＴＥＲＲＵＰＴおよびＤＵＭＰの１つの状態を含む
。 図において１実線矢印および点線矢印による表示は第４
図および第７図につき述べたのと同様である〇 また、第を図において、星印はインキューカウンタ箭の
増分を示す〇 第９図は第６図、第７図および第１図で与えられる状態
変化を生ずるタイムシーケンスを示すタイミング図であ
る。 第９図示シーケンスは母線クロック速度で１あるプロセ
ッサモジュールから他のプロセッサモジュールへのパケ
ット伝送を行う（この場合、対象とする受信モジュール
はパケット受信可能状態にあるものとする。）。 また、第９図は良好なパケット転送のタイムシーケンス
を示すもので１図の上方から下方に向つて各個別信号を
表示し１各母線クロツクの時間周期は図の左から右に向
って時間が経過することを示している。 第９図の一番上のラインは母線コントローラの状態を示
すもので１各区画マークは第３図示母線クロック発生’
Ｈｑｔのクロック周期またはクロックサイクル全表わす
。また、二番上のラインの各時間区画は図の左側の記号
により表示した種々の信号により縦方向に上から下に向
って実行される。 第９図の上から下に向う順序にしたがって為各信号を説
明すると１最初の信号（母線コントローラ状態ラインの
下の信号）は５ＥＮＤ ＲＥＱＵＥＳＴ （送信リクエ
スト）信号（第３図に符号数字９で示すプロトコル群の
１つ）で、特に、任意のプロセッサモジュール３３０ア
ウトキユー制御論理部６７ニより主張（アサート）され
る信号である。この信号は母線コントローラｎの母線制
御状態論理部ｆ／ Ｋ伝送される（第３図参照）０ 第９１Ｊに示す次の信号は５ＥＬＥＣＴ信号（選択信号
）で、母線コントローラＩのプロセッサ選択論理部ｔ５
から発生し、一時に選択ライン８の１つのみを介して関
連のプロ七゛ンサモジュール３３に転送すれる信号を表
わす。 第９図に示す次の信号、すなわち５ＥＮＤ Ａ（３ＫＮ
ＯＷ−ＬＥＤＧＫ信号（送信肯定応答信号）は１特定の
プロセッサ３３が選択され、かつその母線空き状態論理
部７５が５ＥＮＤ状態（第７図の第３番目の状態）にあ
るとき、当該プロセッサ３３によってのみ主張される０
この５ＥＮＤ １３ＫＩＪＯＷＬＥＤＧＥ信号はパケッ
トを送信しようとしているプロセッサモジュール３３が
そのもの自体であることを確認するため母線コントロー
ラｎＫより使用される。 次（７）信号、ｆすｔ）ちＲＥＣＥＩＶＥ ＣＯＭＭＡ
ＮＤ信号（受信コマンド信号）はプロトコルライン９の
１つを介シて伝送される母線コントローラｎよりの信号
を表わす。この信号は次の２つの機能を行う。 まヂ第１に１この信号は受信５ＥＬＥＣＴ （選択）信
号とともに、受信プロセッサモジュール３３に問合せを
行い、その受信モジュールが受信可能状態にあるかどう
かを見出す（第を図のム０ＫＮＯＷＬＥＤＧＥ 、、。 状態）。 次ｖｃ）この信号は１対象とする受信モジュール３３０
アウトキユーバツフア部にもそれ自体の送信可能状態デ
ータパケットを有する場合、受信モジュールの母線空き
状態論理部７ｓを不能にしく禁止し）、受信中のモジュ
ールが対象とする受信機番号をデータ母線にゲートでき
、ないようにするという第２の機能を有する。 この点に関して、送信プロセッサが５ＥＮＤ ＡＯＫＮ
Ｏ−ＷＬＥ ＤＧＥ信号を主張している間は、母線コン
トローラｎによる使用のため受信機番号を母線にゲート
している。母＄３ Ｂそれ自体は勿論非方向性母線テす
るので１制御機能用としての母線コントローラＩによる
使用のため、もしくは情報転送機能用としての他のプロ
セッサによる使用のため１任意のモジュールにより情報
をデータ母線５７にゲートすることができる・この場合
１モジユール３３はそ（７） ５ＥＬＥＣＴ （選択）
ラインが主張され、ＲＥＣＥＩＶＥＣＯＭＭＡＮＤ （
受信コマンド］信号が主張されないときだけ、母線にデ
ータをゲートすることができる。 ＲＩＣＯＲ：ＩＶＥ ＣＯＭＭＡＮＤ信号（受信コｖ
＞ ）’信号）カ主張されている時間には、母線コント
ローラｎは、選択した受信プロセッサモジュールによる
受信のため送信機番号をデータ母線りにゲートしている
。 次の信号ライン（第９図１７） ＲＥＣＥＩＶＥ ＡＯ
ＫＮＯＷＬＥＤＧＩライン）は、選択式れた受信モジュ
ールの母線充填状態論理部Ｓ３からプロトコルラインｙ
の１つを介して母線コントローラｎの母線制御状態論理
部１／ Ｋ伝送される信号を表示し為選択された受信モ
ジュールがＡＯＫＮＯＷＬＥＤＧＥ （肯定応答）状態
（第ｊ ＋＋・図参照）にあり、したがって、送信モジ
ュールからの伝送可能パケットを受信しうる状態にある
ことを示す０ ＲＥＣＥＩＶＥ ＡＯＫＮＯＷＬＥＤＧＨ：信号（受信
肯定応答信号）が受信モジュールにより主張されない場
合には、送信機５ＥＬＥＣＴ （選択） 、５ＥＮＤ
ＣＯＭＭＡＮＤ （送信コマンド）およびデータパケッ
トのタイムフレーム伝送社起らない。 ＲＥＣＥＩＶＥ ＡＯＫＮＯＷＬＩＣＤＧＥ信号（受信
肯定応答信号）が主張される場合には、５ＥＮＤ ＣＯ
ＭＭＡＮＤ （送信コマント）ラインで示すようなシー
ケンスが生ずるｄＳＥＮＤ ＣＯＭＭＡＮＤ （送信コ
マンド）ラインは、母線コントローラ１の母線制御状態
論理部ｒ／から発生シ、プロトコルライン９の１つを介
して受信フロセッサモジュール３３の母線空き状態論理
部７Ｓに伝送される信号を表わす０ ８ＥＮＤ ＣＯＭＭＡＮＤ （送信コマンド）信号は１
受信プロセツサモジユールの５ＫＬＥＯ’Ｉ’ （選択
）信号トあいまってめ送信コマンド信号によりブラケッ
トされた１６クロツクサイクルの間送信プロセッサモジ
ュールから受信モジュールにパケットを送信することを
可能にする。 一番下のライン、すなわち１データ／／６ラインは上述
のシーケンスの間にデータラインｇ上にあられれる情報
を表わす。 データは、この７４クロツクサイクルタイムフレームの
間に、選択された送信プロセ゛ンサモジュールにより母
線にゲートされ、受信プロセッサモジュールに伝送式れ
て、そのインキューバッファη（第５図参照）に供給さ
れるＯこれは、ＲＥＣＥＩＶＥｏｏＭＭＡＩＤ （受信
コマンド）信号に応じて母線コントローラによりＲＥＣ
ＥＩＶＥ ＡＣＫＮＯＷＬＥＤＧＥ （受信肯定応答）
信号が受信されたことを意味する。 母線：ｒ７）０−５によりＲＥ（：！ＥＩＶＥ ＡＯＫ
ＮＯＷＬＥＤＧＥ信号（受信肯定応答信号）が受信され
なかった場合には、５ＥＮＤ ＯＯＭＭＡＮＤ （送信
コマンド）信号は主張されず、母線コントローラ１は第
を図に示すように再度ＰＯＬＬ （ボール）状態となる
。 以下１第２図、第７図、第１θ図および第１／図により
、ｌプロセッサモジュール３３０アウトキユーバツフア
・制御部６７の標準的作動について説明する。 第１Ｏ図に示すように、プロセッサ充填状態論理部７３
は２つのフリ゛ンプフロップＡおよびＢを含み、母線空
き状態論理部７Ｓは２つの７リツプフロツプＣおよびＤ
を含む〇 第１０図のＡＢテーブルおよびＣＤテーブルに示す状態
指定は要約すると次のようになる。すなわち、ＥＭＰＴ
Ｙ状態は、Ａ −０、Ｂ −０として定義され１ＦＩＩ
Ｊ、 ＠態はＡ−／、３３−０として定義され、ＦＵＬ
Ｌ状態はＡ−ｌ、Ｂ−１で定義され−またＷＡ工工状状
態Ａ−０，Ｂ−／で定義される。 同様に、Ｑ、Ｄ状態変数の同じ組合せをそれぞれ、ＩＤ
ＬＥ、 ５ＹＮＣ，５ＦＮＤ オＪ： ヒＤＯＮＫ状態
として定義づけることにする。また、上記の状態指定は
、例えば、ＥＭＰ’ｆ’Ｙ−Ａ −Ｈのように論理式の
形で与えることもでき、第１１図の隨理式ではこのよう
な記号を使用している。 第７図示作動状態図において１電源オン始動または手動
リセットにより得られる最初の状態は１第７図の左上部
に示すＥＭＰＴＹ状態である。 プロセ゛ンサ光填論理部７３のＥＭＰＴＹ状態は、第７
図にＥＭＰＴＹ状態から離れる方向で示した点線矢印Ｒ
ＤＹで表示するように為その状態の存在を示すレディ信
号を中央処理ユニ゛ン） （ＣＰＵ ） ｔｏｓに供給
。 する。 ＣＰＵ ７フームウエアｃマイクロプログラム）は１プ
ロセッサ間母Ｓを介しての伝送を必要とするとき１前記
レディ信号に応じて１第７図示線図Ｉ／ｃ１到来する点
線矢印で表示した記憶受信信号（ＳＩＲＯＩ。 信号）を与える。この記憶受信信号はＥＭＰＴＹ状態を
ＦＵＬＬ状態に進める状態転移を同期させる働きをする
。 また、データをアウトキューバッファ６９に転送するた
めのＣＰＵファームウェアは、バッファ６ｑに記憶させ
るべき各ワードに対して記憶アウトキュー信号（第７図
示線図に到来する点線矢印で示す）を与える。 この記憶アウトキュー信号は、その発生の都度、零カウ
ントで始まるアウトキューカウンタηをカウント値１３
に達するまで進める。 かくして、／４回目の記憶アウトキュー信号の発生にと
もなって、第７図に実線矢印で表示するＦＵＬＬ状態か
らＦＵＬＬ状態への転移が可能となる。 プロセッサ充填状態論理部のＦＵＬＬ状態は１第７図示
論理ＷＭ７３のＦＵＬＬ状態から論理部７Ｓに至る点線
矢印で示すように母線空き状態論理部に同期条件を与え
る０ プロセッサ充填状態論理部７３は、母線空き状態論理部
７ＳがＤＯＮＥ状態に達するまで、ＦＵＬＬ状態を保持
する。 次に、第７図の符号数字７ｓに示す母線空き状態論理部
について説明すると１この場合にも、電源オン始動また
は手動リセッ）［より初期の状態ＩＤＬＥが与えられる
。 母線空き状態論理部７３ Ｆｉλプロセッサ充填状態論
理部７３のＦＵＬＬ ｌ態から点線矢印で示すように５
ＹＮＯ状態への転移が許容されるまで、よりＬＥ状態に
保持される。 母線空き状態論理部７Ｓは同期（修飾）を必要とするこ
となく 、５ＹＮＯ伏態から５ＥＮＤ伏態に進む。 ＳＥ ＮＤ状態においては、５ＥＮＤ状態から線図７５
を離れる方向の点線矢印で示すように、母線および母線
コントローラに至る５ＥＮＤ ＲＥＱＵＥＳＴ （送信
リクエスト）信号を主張する。 第９図に関して前述したように為母線コントローラ論理
部１／ （第４１１１）は、この５ＥＮＤ ＲＥＱＵＩ
ＪＴ（送信リクエスト）信号に応じて１送信機を識別す
るまで連続的にプロセッサモジュールをポーリングする
。 母線コントローラは対象とする受信プロセッサモジュー
ルに対しテＲＥｃＫＩＶＥ ＣＯＭＭＡＮＤ （受信）
ｖンド）信号および５ＥＬＥＣＴ （選択）信号全送出
し、ＲＥＣＥＩＶＥ ＡＣＫＮＯＷＬＥＤＧＥ （受信
肯定応答）信号の受信に伴いパケットタイムフレームを
進行させる。 パケットタイムフレームの間、ｍｓコントローラは送信
プロ七゛ンサモジュールの５ＥＬＥＣＴ （選択）信号
を主張し、また送信プロセッサモジュールへの５ＥＮＤ
ＣＯＭＭＡＮＤ・（送信コマンド）信号をも主張する
。 Ｃノ５ＥＩｄＣｃＴ ｔ″ＪＩＩ択）信号ｂ ヨヒ５Ｅ
ＮＤ ＣＯＭＭＡＮＤ（送信コマンド）信号は、第７図
示線図に到来する信号として表示してあり、第７図に関
して前述したように５ＥＮＤ状態への転移および５ＥＮ
Ｄ状態がらの転移を同期させる０ ８ＥＬＥＣＴ （選択）信号お、ｌ： ヒ５ＥＮＤ Ｃ
ＯＭＭＡＮＤ （送信コマンド］信号が主張されている
間）各母線クロックは零カウントで始まるア、ウドキュ
ーカウンタ７７を進める。 ５ＥＬＥＣＴ （選択］信号オ、Ｊ： ヒ５ＥＮＤ Ｃ
ＯＭＭＡＮＤ （送信コマンド）信号は、その／６番目
のクロ・ンク周期に、 ５ＥＮＤ吠態を終って１ＯＮＦ
状態に進む転移を点線矢印で示すように同期させるＯ 母線空き状態論理部７ＳがＤＯＮＥ状態に到達すると、
この状態は、第７図にＤＯＮＥ状態から離れる点線矢印
で示すように、プロセッサ充填状態論理部７３のｌｉ’
ＩＪＬＬ状態からＷＡＩＴ状−態への転移を同期させる
。 次いで、プロセッサ充填状態論理部７３のＷＡＩＴ状態
は、ＷムＩＴ＃Ｒ態から離れる方向の点線矢印で示すよ
うに母線空き状態論理部７５のＤＯＮＥ−状態からＩ
ＤＬＥ伏態への転移を同期式せ、る。７鰻後ｖｃＳ母線
空き状態論理部７ＳのＩＤＬＥ状態は、ＩＤＬＥ−ｉｔ
態から離れる方向の点線矢印で示すように、プロセッサ
充填状態論理部７３のＷＡＩＴ状態からＥＭＰＴＹ状態
への転移を同期葛せるＯこの時点において、パケットは
ブロセ゛ンサモジュールによりアウトキューノく゛ソフ
ァ６９にロードされ１母ｌｆＭ３５ Ｙｒ介して受信プ
ロセッサモジュールに伝送式れるＯδらに、アウトキュ
ー制御プロセッサ充填状態論理部７３および母線空き状
態論理部７Ｓはそれぞれその最初の状態に復帰する０以
上、第７図に示す転移および同期について説明した。以
下１上述の第７図の作動説明に含まれる論理部７３およ
び７Ｓの作用につき第１Ｏ図示論理図および第１／図示
論理式により説明するＯ第７０図において、フリップフ
ロ゛ンプＡおよびＢはＪＫ７リツブフロツプで、クロッ
ク転移においてのみ状態変化を生ずるような縁部トリガ
フリ・ンブ７０ツブである。これを表示するため１第１
０図示フリップ７０ツブＡおよびＢの左側に小三角形記
号を付しである。 第１Ｏ図示論理図の主要な意味は、第７図示伏態÷シン
における１つの状態から他の状態への転移を示すことに
あり、特に母線空き状態論理部７３ ＫおけるＩＤＬＥ
状態から５ＹＮＯ状態への転移を示すもので、その作動
は以下のとおりである０ＩＤＬＥ状態から５ＹＮＯ状態
への状態変化を実現するためには、状ｍ変数Ｏはセット
されていなけれはならない。 状態変数ＣのＪ入力に対する論理式は第１１図に符号数
字ｌＯ３で示すとおりで・この論理式において、インタ
ーロック（第７図のプロセッサ光填駄態論理部７３のＦ
ＵＬＬ状態から転移に至る点線矢印で示す。）は、符号
数字１０．３で表示した論理式の鮒（Ａ−Ｂ）または（
ＦＵＬＬ ）に対応する。また）第１１図に符号数字１
０３で示す、論理式のＤｔ７？：は（ＩＤＬＥ ）は〜
第７図示ＩＤシＥ状態に対応する０賂らに一論理式のＪ
は第１Ｏ図示ＣフリップフロップのＪ入力に対応し、（
Ｃ）は第１Ｑ図示Ｃフリップ７０ツブの真理値出力に対
応する。 第７図に示すこれ以外の状態転移に、ついては・第１Ｏ
ｉ示論理図および第１／図示論理式により実行きれ、そ
の詳細は上述のＩＤＬＥ状態から５ＹＮＣ状態への転移
例により明らかであるので説明を省略ブることにする。 第１θ図および第１／図はアウトキューバッファ・制御
部６７の状態図一対する論理図および論理式を示すもの
で１インキユーバツフア・制御部５または母線コントロ
ーラに対する論理図および論理式については１第１θ図
および第１１図示論理図および論理式と同様であり、か
つ第６図および第を図に示す状態図から容易に得ること
ができるので、図示を省略しである。 マルチプロセッサシステム内の各プロセッサモジュール
３３（第７図）はこれらを両プロセッサ間母線３５（第
１図１に接続し１いずれかの母線を介してそれ自体を含
む任意のプロセッサモジュールと通信しうるようにする
。また、各ブロックデータ転送に対して、１つのプロセ
ッサモジュールはソースまたは送信機で、他のプロセッ
サモジュールは宛先または受信機となる。 プロセッサモジュールによるプロセッサ間母線の１つ全
弁してのデータの伝送は、５ＥＮＤ命令によるソフトウ
ェア制御のもとで開始され、実行される０ ８ＥＮＤ命令においては、マイクロプログラム１ｌｊ（
第一図）および（３ＰＵマイクロプロセツサ／／Ｊ（第
°コ図）はプロセッサ間制御ユニットＳ！；の共用アウ
トキューＮ Ｊ７と相互に作動して、メモリー１０１か
らデータブロック全読取り、これをパケットに分解（ブ
レークアップ）して、パナットチェック合計語全計算し
、母１ｍを介して一時に７パケツト宛受信プロセツサモ
ジユールにブロック全伝送する。ＳＥ ＮＤ命令に供給
されるパラメータは、ブロック内のワード数、ブロック
のスターティングアドレス、使用すべき母線、宛先プロ
セッサおよびアウトキューバッファ４７ （第２図）が
使用可能になるの全待合せるための最大初期タイムアウ
ト値を指定する。 ５ＥＮＤ命令は全ブロックが伝送、された後においての
み終了する。したがって、ブロック送信はソフトウェア
の見地からすれば、１つの事象（イベント）であるが、
５ＥＮＤ命令は割込み可能かつ再開始可能であるので
、他の事象（イベント）に対するオペレーティングシス
テムの応答が５ＥＮＤ命令全完了するに必要な時間長に
より損われることはない−。 プロセッサ間母線を介してのプロセッサモジュールによ
るデータの受信はソフトウェア命令によっては行われな
い。それはデータパケットの到来時間および到来ソース
全予期できないためである。 すなわち１データの受信は受信機により可能となるが１
受信機により開始することはできない。 ＣＰＵマイクロプロセッサｌ１３ハ、ＢＵＳ ＲＥＣＥ
ＩＶＥ（母線受信）マイクロプログラムｔｔｓｔ実行す
る必要がある場合、処理中のソフトウェア命令からタイ
ムアウト（時間切れ）を取得する。このマイクロプログ
ラムはプロセッサ間制御ユニツ） ３にのインキュ一部
６５ （第２図）の１つから受信データパケットを取得
してメモリーバッファ内ニデータ全記憶し、正確なパケ
ットチェック加算を照合する。 受信パケットのブロックへの再組立はメモリー内の母線
受信テーブル（ＢＲＴ ） ／！０を使用して行う。前
記ＢＲＴ ／３０は本発明マルチプロセッサシステムの
一実施例ニおける１６個の各プロセッサモジュールから
の２本の母線に対応する３２個の２ワードエントリー（
入口）を含む。前記各ＢＲＴエンド！ｊ−＃ｆ１つの母
Ｓに対応し、１個の送信機は１つのアドレスワードと１
つのカウントワードを含むｄアドレスワードは当該送信
機よりの到来データを５ＹＳＴＥｌｉ［ＤＡＴＡ （シ
ステムデータ）記憶域内のどのバッファに記憶すべきか
を規定し、カウントワードは当該送信機からのブロック
転送を終了するためにどれだけのデータワー゛ドを残す
か全規定する。 各データパケットが受信さ、れた場合、ｃｐｔｒマイク
ロプロセ゛ンサ／／Ｊはソフトウェア命令の処理を一時
停止し１母線受信マイクロプログラムｔｔＳを活性化さ
せる。このマイクロプログラムは送信機のＢＲＴエント
リーからアドレスワードおよびカウントワードを読取っ
て特定記憶域にデータパケットを記憶し、正確なパケッ
トチェック加算を照合した後、アドレスおよびカウント
ワードの調整値をＢＲＴエントリーに再記憶させる。こ
の場合１パケツトによりカウントが零に到達したり、パ
ケットに正しくないチェック加算があると１お母線受信
マイクロプログラムは終了割込フラックヲ設定し、ソフ
トウェアに対してデータブロックの終了を報知する０次
φで、ＣＰＵマイクロプログラムは１現に実行中のプロ
グラムより遅延すること以外はなんらの支障を与えるこ
となく停止時点に処理していたソフトウェア命令を再び
開始する０受信プロセツサモジユールにより、任意のシ
ーケンスで受信したデータパケットから複数の送信機（
セＷダ）よりのデータブロックのすべてを同時に組立て
られるように°したことは重要な特徴である０このよう
なパケットからのインターリーブブロック組立は受信プ
ロセッサにおい文案行中のソフトウェアに対して透過モ
ードで進められ１ブロツクが旨く完成するか、誤った伝
送がな式れたときのみ・ソフトウェアを中断させる。 また、プロセッサ間母線ノ１−ドウエアの時分割を２つ
の記憶域で得られるようにしたことも重要な特徴である
０ 第１に１各プロセッサ間母線および関連の母線コントロ
ーラは、任意−の送信機と対象受信機間のパケット処理
を可能にする。母線コントローラによる循環的ポーリン
グによりリクエスト（要求）中の送信機を識別するよう
にしているため）すべてのプロセッサモジュールに当該
母線を介して送信する平等の機会を与えることができ、
各母線は、すべてのプロセッサモジュールにより公平に
時分割された通信径路を与えることができる。 第一に、プロセッサモジュールのプロセッサ間制御ユニ
ットＳｊの各インキュ一部βは複数の送信機から到来す
るパケットに考り時分割されるようにする。すなわち、
ｌブロック転送の間、１つのプロ七′ンサのインキュー
論理およびメモリ一部が単一送信機に専用されず、各受
信パケットはその送信機および母ｍに対応するＢＲＴエ
ントリーによりメモリー内に正しく指向されるようにす
るＯかくすれば、複数の送信機（センダ）よりのデータ
ブロックは、前記送信機が、母ＩＩＹｒ使用する順序に
関係なく受信プロセッサのメモリー内で正しく組立てら
れる。 プロセッサモジュールは、Ｘ母線またはＹｆａ線を介し
てパケットを受信する能力を２つの方法で制御するよう
にしている。 まず第１に５ＣＰＵの割込みマスク（ＭＡＳＫ ）レジ
スタ内には各プロセッサ間母線に対応する１つのビット
があり、マスクビットがオンの場合、その母線に対する
マイクロ割込みが許容されるＯマイクロ割込みは、イン
キューバッファにパケットが受信された後、インキニ一
部６Ｓのプロセッサ空き状態論理部１ｔ）ｉ （第５図
参照）がＭＩＣＲＯ−ＩＮＴ伏態（マイクロ割込状態）
に達したとき）母線受信マイクロプログラムの作動によ
り生ずる。パケ゛ントが受信されたとき、マスクビット
がオフの場合は、マスクビットがソフトウェア命令によ
りオンにセット逼れるまで、マイクロ割込みおよびメモ
リー内の後続のパケット処理は延期される０ＢＲＴエン
トリーを変えるようなソフトウェア操作は、マイクロ割
込みの割込みを禁止して、予期できない結果を回避する
ような方法でこれを行う。 この場合、マイクロ割込みが禁止されている間に１パケ
ツトが失われることはなく１最初の受信パケットは、マ
イクロ割込みが作動状態となるまで１インキユーバツフ
ア内に保持される。インキューバッファがＦＵＬＬ ａ
ｌｌにある間は１母線充填状態論理部９３がＦＵＬＬ
状態にあり、５ＥＬＥＣＴ （選択）信号に応じテＲＥ
ＣＥＩＶＥ ＡＣＫＮＯＷＬＥＤＧＥ （受信肯定応答
］信号を主張できないため、後続のパケット転送は拒否
される。 母ｉを介してのパケット受信能力を制御する第２の方法
は、Ｘ母線またけＹ母線が１オペレ一テイングシステム
割込ハンドラ、−の作動により終了割込み信号を受信し
た後、プロセッサモジュールにより行われる作動である
。 すなわち、受信パケット内においてチェック加５、。 算誤りが検出された場合、あるいはパケットがメモリー
内に蓄積される際、データブロック内に残存するＢＲＴ
ワードカウントが零になった場合には、ｍ１ｉＡ 受１
（ＢＵＳ ＲＥＣＥＩＶＫ ）マイクロプログラムは
Ｘ母線またはＹ母線終了側込みフラッグを設定すする。 また、そうでない場合には、マイクロプログラムはイン
キュープロセッサ空き伏態論理部１０１にＲＩＮＴ信号
（第を図参照）を発出し１他の／（ケラトの受信を許容
するが１終了７う゛ングが設定されるとＲＩＮＴ信号は
発出されないＯ このようＩ／ｒ、ＲＩＲソフトウェア命令によりＲＩＮ
Ｔ信号を供給して、インキュ一部５を再作動させること
は１母線受信終了ソフトウェア割込みハンドラーの責務
で１これが起るまで、インキュー母線充填＃Ｒ態論理部
９３ ｄ ＦＵＬＬ状態のままとどまり、付加的パケッ
トは受信されない。 したがって、終了割込み信号は１誤りなしに送受信され
たブロックデータ転送を指定することができ嶌あるいは
、チェック加算誤りが検出され１かつ検出蕩れたチェッ
ク加算誤りの結果として終了割込み信号の部分転送が生
じるような部分転送を指定することができる０この後者
の場合ｌお送信機（センダ）はデータブロックを送信し
続けるが、受信機はチェック加算誤りの検出後、データ
ブロックを放棄する。この誤りは、母線受信テーブル（
ＢＲＴ ）カウントワード内に負の値として表示される
。これについては、以下に記述する作動説明を参照され
たい。 送信（５ＥＮＤ ）命令＃１ＣＰＵレジスタスタック内
の参つのパラメータワード′９−要求する命令であるｐ
ダつのパラメータワードの第１は転送すヘキワード数の
カウント値で、この値は、転送がうまく完了しようとし
ている際、受信プロセッサモジュール内のＢＲＴの予期
している数とマ・ンチしなければならない。 第２のパラメータワードは転送すべきデータを配置した
送信プロセッサメモリーのシステムデータ記憶域内のア
ドレスマイナスｌである。 第３のパラメータワードは１単一ノぐケ゛ント（／Ｓデ
ータワード）の転送を完了するために割当てられたタイ
ムアウト（時間切れ）値で１タイムアウト周期は送信（
５ＥＮＤ ）命令により転送される各パケットごとに再
開始葛れる。 また１第ダのパラメータワードは使用すべき母線（Ｘ母
線またはＹ母線のいずれか］を規定し）また受信プロセ
ッサモジュールを規定するＯ本実施例の場合、パラメー
タの高位ピントは母線を規定し１低位のダビットは受信
プロセ・ンサモジュールの番号を規定するＯ 送信（ＳＥ罠Ｄ）命令の完了時には、２つの状態が起り
うる。 第１の状態は、パケットタイムアウトが起って、残りの
パケットが伝送されず、その時点で命令が終るというこ
とで、この場合には１ブロツクの残りのパケットは伝送
されない。 第２の状Ｍｌｆｉデータブロックの転送が満足に完了し
たことの表示である。 このように、送−Ｇｉｌ （５ＥＮＤ ）命令の初期作
動を要約すると、送信（５ＥＮＤ ）命令はアウトキュ
ーバッファ６９（第４図参照）を／３データワードで充
填して、奇数パリティチェック加算を付加し１前記バツ
フア６９が伝送町状態のパケットを有することを母線コ
ントローラｊ７に報知する。各／４ワードパケットが伝
送された後、送信（５ＥＮＤ ）命令は、それが終った
点から命令の実行を再び開始する。 プロ゛ンクの最後のパケットが１３ワードより少ない場
合は１残りのワードは零で充填され、＃終パケットが伝
送されたとき送信命令は終了する。 第３図は送信ハードウェア用の論理図を示し、また、第
７図は同上用状態図を示す。 送信（５ＥＮＤ ）命令シーケンスの最初の作動け＼プ
ロセッサ充填状態論理部７３（第を図）に記憶・受信８
号（Ｓ／ＲＩＣＯＲ：ＩＶＥ 信ｔ ） Ｌ発出り、
Ｍｆｆｉ線（第４図）を介して受信レジスタ７１に受信
プロセッサ番号全供給することである。これと同時に１
アウトキユーポインタ７９のポインタはＸ母線の高位ビ
ットにより七′ントされ、アウトキュ一部６７をＸ母線
またはＸ母線のいずれかに接続する。 記憶・受信信号（Ｓ／ＲＥＣＥＩ■信号）は、プロセッ
サ光填積態論理部７３（当初は第７図に示すよう１°゛
Ｋ ＥＭＰＴＹ伏態にある）を第７図に示すように１’
ＩＬＬ＃ｊ：Ｓに進める。この＃ｊ：態転移により受信
レジスタ７１″Ｃ第１Ｉ図）は受信プロセ゛ンサ番号で
ロードされる。 この時点において、アウトキュ一部≦７は、デートタパ
ケ゛ント全アウトキューバッファ≦９にロードすること
が可能な状態となり１ここで、１５までのワードがメモ
リーから読出され、Ｍ！Ｉｊｌ（第４図）を介してアウ
トキューバッファ６９に蓄積きれる〇蓄積されたアウト
キュー信号＃′ｉ舅母線上の各ワードをアウトキューカ
ウンタ７７により規定されたアウトキューバッファ≦９
の記憶場所に書込ませ、アウトキューカウンタ７７ｔ？
１つだけ進める。 メモリーからワードが読出されているとき、アドレスワ
ードは１つだけ増やされ、送信すべきワードのカウント
値は１つだけ減らされる０メモリーから７５のワードが
読出きれる前に、カウントが零に到達した場合は、アウ
トキューバッファの残りの部分は零で充填きれ、データ
パケットからパッドアウトされる。 さらに、アウトキューバッファ６９ニワードがロードさ
れている際、マイクロプログラムｔｔｓ （第一図）は
データワードのモジュロコ加算を計算しており、ｌｓ番
目のデータワードがロードされた後為この奇数チェック
加算ワードはアウトキューバッファ≦９の１６番目の記
憶場所にロードされるＯこの時点において、アウトキュ
ーカウンタ７７はカウントｌＳの値を有し、この値は蓄
積アウトキュー信号とともにプロ七゛ンサ光填状態論理
部７３を第７図に示すようにＦＩＬＬ ｅ態からＦＵＬ
Ｉ、状態に進める。 この時点において１マイクロプログラム１１．ｔはアウ
トキュ一部６９へのデー タのローディング全完了し・
第７図に示すレディ信号（ＲＤＹ信号）の発生をテスト
して・パケット伝送待機状態にある。 マイクロプログラム１１．ｔＦ！、パケット伝送の待機
中にタイマー全増加させ、レディ（ＲＤＹ ）信号が主
張される前に１タイマーが終了Ｃランアウト）した場合
Ａプロセッサ充填状態論理部７３（第４Ｉ図参照）にク
リアアウトキュー（０ＬＯＱ ）信号を発出し、これに
よりプロセッサ充填状態論理部７３を第７図に示すよう
にＦＭＰＴＹ状態に戻し、次いで、マイクロプログラム
はタイムアウト表示とともに送信（５ＥＮＤ ）命令を
終了させる。 通常の作動においては１プロセッサ充填軟部論理部７３
のＦＴＪＬＬ 抄部は母線空き状態論理部７ｓを同期で
せて（修飾して）第７図に示すようにＩＤＬＥ状態から
５ＹＮＯｉｒＲ態に進める。次いで、５ＹＮＣ状態は自
動的に５ＥＮＤ伏態に進み１この状態において母線コン
トローラＪ７に５ＥＮＤ ＲＥＱＵＥＳＴ （送信リク
エスト）信号を発出するＯ ５ＥＮＤ ＲＥＱＵＨ：Ｓ
Ｔ （送信リクエスト）信号は前述のようにパケット転
送シーケンスを開始させる。 また、前述したように、ポーリングにより母線コントロ
ーラｎが送信プロセッサモジュールを識別し、かつ、受
信プロセッサモジュールがＲＥＣＥＩＶＥＡ（３ＫＮＯ
ＷＬＥＤＧＥ （受信肯定応答）信号によりパケット転
送を受容したときは、データパケットはアウトキューバ
ッファ６９からアウトキューポインタ７９を介してデー
タ母１ｍ５７のｆつにゲートされ、受信１・・プロセッ
サモジュールのインキュ一部にロードされる〇 この場合１／≦番目のワードが母線にゲートされると、
アウトキューカウンタのカウント値Ｉｓは５ＥＮＤ Ｃ
ＯＭＭＡＮＤ （送信コマンド）信号および５ＥＮＤＩ
ｉｌＲ８ＥＬＥＣＴ （送信機選択）信号とあいまって
母線空き状態論理部７Ｓの５ＥＮＤ ＃ｊ：態をＤＯＮ
Ｋ状態に進める０ＤＯＮＥ吠態は１第７図のＤＯＮＥ状
態からＦＵＬＬ状態よりの転移表示ｉｓに至る点線矢印
で示すように・プロセッサ充填状態論理部７３のＦＵＬ
Ｌ状態を同期させて（修飾して） ＷＡＩＴ を態に進
める。 次いで、ＷＡＩＴ状態はＤＯＮＥ−ｔｅ態を同期させて
（修飾して）、第７図に示すようにＩＤＬＥ伊ａに進め
る。 最後に、ＩＤＬＥ吠態は軟部図の状態図に示すようにＷ
ＡＩＴ吠態を軟部式（て（修飾して） 、ＥＭＰＴＹ状
態に進める。 プロセッサ充填状態論理部７３のＥＭＰＴＹ−ｔｒ態は
マイクロプログラム１１２にＲＥＡＤＹ （レディ）表
示を与える。 この場合・伝送し終ったパケットが特定データブロック
の最終パケットであるときは、、５ＥＮＤ（送信）命令
は終り、ブロック転送良好の表示が与えられる。 一方、伝送されたパケットがデータブロックの最終パケ
ットでない場合は、ブロック内のすべてのワードが転送
される、まで、も□しくはタイムアウト誤りが生ずるま
で、前述のシーケン−スが繰返される。 ５ＥＮＤ （送信）命令は割込可能、かつ再開始可能で
ある。ただし、５ＥＮＤ （送信）命令の割込みはパケ
ット間においてのみ可能であり、伝送されるデータは割
込みによってなんらの影響をうけることはない。 このよう、に１単一のソフトウェア命令（５ＥＮＤ命令
）を用いてＪ２．７．ｇ７ワードまでのデータブロック
を送信プロセッサモジュールから受信プロセッサモジュ
ールに伝送することができ、かつ、ノぐケラトチェック
加算により伝送の正確さ全検査することができる。また
、送信プロ七゛ンサモジュールのアウトキューバッファ
６ｑによるツマゝンファリングにより、送信プロセッサ
モジュールの記憶速度とは無関係にプロセッサ間母線速
度による転送を可能にしているため、高いデータ転送速
度で伝送を行うことができ、かくして１多数のプロセ・
フサモジュール間において時分割ベースでこの通信路全
効率的に使用することか可能となる。 また前述したように、受信用にはなんらの命令を必要と
しない０ プロセッサモジュールがプロセ・ンサ間借線全弁してデ
ータを受信する際は、当該プロセッサモジュール内のオ
ペレーティングシステムはまず最初に母線受信テーブル
（ＢＲＴ ）内にエントリー（入口）を形成しなければ
ならない。また、この場合、各ＢＲＴエントリーは到来
データ？蓄積するアドレスと期待でれるワード数を含む
ものとする０送信プロセツサモジユールが送信命令を実
行し、母線を介してデータを送出している間、受信プロ
セッサモジュール内の母線受信ハードウェアおよびマイ
クロプログラムｌｌＳは適当なりＲＴエントリ・、。 −によりデータを蓄積し続けるようにする。（これはン
７トウエアプログラムの実行に関してインターリーブ配
列を生ぜしめる。） 受信プロセッサモジュールが所定の送信プロセッサから
予期したワード数を受信したときはＡ現。 に実行中のプログラムは中断され、その特定母線転送を
終了させる０ 第Ｓ図は１母線受信ノ・−ドウエアに対する論理図を示
し、第１図は同上用状態図全示す。 前述したように、灸プロセ・ンサモジュールは１Ｘ母線
およびＹ母線用として同一構成のＸおよびＹインキュ一
部５を有する。したかつて、以下そのうちの１つのみに
ついて説明するこりにする０プロセツサモジユールの初
期リセットｇ１１または前の受信動作後には、プロセッ
サ空き駄態論理部１０１のＲＥＳＥＴ伏態はＲ抄部ＤＹ
状態に進み、ＲＥＡＤＹ状態は母線光填抄部論理部９３
の５ＹＮＯ吠態を同期させて（修飾して）、論理をＡ
ＣＫＮＯＷＬＥ ＤＧＥ状態に進める。 このＡＯＫＮＯＷＬＫＤＧＥ （肯定応答）［Ｑにおい
て、インキュ一部５Ｆｉ当該プロセッサモジュール３３
の選択（５ＥＬＥＣＴ ）信号Ｑ（第２図参照）に応じ
て・母線コントｏ −５３７Ｋ ＲＥＣＥＹＶＥ ＡＣ
ＫＮＯＷＬＥＤＧＥ （受信肯定応答）信号全戻し、Ｘ
インキュ一部６Ｓのデータパケット受信可能抄部にある
ことを表示する前述のパケット転送シーケンスにおいて
為当該プロセッサモジュールの５ＥＬＥＣｊＴ （選択
〕信号はＲＥＣＥＩＶＥ ＣｊＯＭＭＡＮＤ （受ｍ
コマ−ｉ ） ）信号トアイマって、母線空き状態論理
部ｑ３のＡＣＫＮＯＷＬＥＤＧＥ （肯定応答）状態を
同期させて（修飾して） ＲＥＣＥＩＶＥ（受信）−状
態に進める。 この状態転移が生ずると送信レジスタ９３ （第５図）
は送信プロセッサモジュールの番号でロードされる。 ＲＥＣＥＩＶＥ （受信）状態においては、データパケ
。 ットはインキューカウンタ労の制御によりデータ母線か
らインキューバッファηにロードされる。 パケットのｌｔ番目のワードがロードされると、これに
よりＲＥＣＥＩＶＥ状態はＦＵＬＬ状態に進む（第を図
参照）。 次に、ＦＵＬＬ状態はプロセッサ空き状態論理部ｌＯ１
のＲＥＡＤＹ状態を同期させて（修飾して）１第を図に
示すように翼ｌ０ＲＯＩＮＴＥＲＲＵＰＴ （マイクロ
割込）状態に進め、ＭＩＯＲＯＩＮＴＥＲＲＵＰＴ （
マイクロ割込）状態はＣＰＵ割込論理にｌ１ｆＱＵＥＵ
Ｅ ＦＵＬＬ （インキューフル）状態を与える。この
ＩＮＱＵＥＵＥ ＦＵＬＬ（インキューフル）信号は当
該母線に対応するＫＡＳＫ （マスク）ビットがオンの
場合、次のソフトウェア命令の終りに割込みを生じさせ
る０割込みにより活性となる母線受信マイクロプログラ
ムｌｌｊは、まず最初に、プロセッサ空き状態論理部１
０１に対してＬＯＯＫ （ロック）信号（第５図）を発
出し、これにより、プロセッサ空き状態論理部１０７の
ＭＩＧｔＲＯＩＮＴＥＲＲＵＰＴ （マイクロ割込）状
態をＤＵＭＰ （ダンプ）状態に進める〇また、ＬＯＯ
Ｋ （ロック）信号はＸインキュ一部またはＹインキュ
一部のいずれかを選択する。ただし１この場合、双方の
インキュ一部が一杯で、かつ作動状態にある場合は、Ｘ
インキュ一部が選択されるようにする〇 次に、マイクロプログラムｉｔｓはに／５ＥＮＤ （Ｋ
送信）信号を発生し１この信号によって送信レジスタ９
５の内容をに母ＩＮ（第５図参照）にゲートさせ、パケ
ット送信機Ｃセンダ）のプロセッサ番号を取得する。 マイクロプログラムｌｌｓはこのプロセッサ番号を用ψ
て送信プロ、セッサのＢＲＴエントリーを読取り１アド
レスおよびカウントワードを得る０カウントワードが零
または負の場合は、パケットは放棄され、またこの場合
には、マイクロプロクラＡ ／／ｊ ｔｉＲＩＮＴ 信
号を発生し１この信号によりプロセッサ空き状態論理部
ｌｏｌを第ｒ図に示すようＫ ＤＵＭＰ ａ態からＲＥ
ＳＥＴ状態に進める。このイベントにおいてはこれ以上
の動きはなく１マイクロ割込みは終了し、ソフトウェア
命令処理が再開される。 また、カウントが正の場合には、マイクロプログラムｌ
ｌｊは、第５図に示すようにに／ＩＮＱＵＥＵＥ（Ｋイ
ンキュ）信号によりインキューバッファηからに母Ｓに
ワードを読出す。 インキューカウンタ品は、 Ｋ／ＩＮＱＵＥｔＪＥ信号
の発生の都度増加され、インキ五−パッファ９７ヲ介し
て走査を行うようにする。 インキューバッファηから各データワードが読出される
場合１カウントワードは減ぜられ、メモリーアドレスワ
ードは増加され、かくして得られたデータワードがメモ
リーに記憶式れる。 また１カウントワードが零に達した場合は、メモリーに
はそれ以上のワードは蓄積されず１終了割込みフラッグ
がセ・ント葛れ、送信プロセラ峠番号は記憶場所に保管
ｃセーブ）される。このイベントにおいては、母線充填
状態論理部９３はソフトウェアＲＩＲ命令によりクリア
されるまで、ＦＵＩＬＬ状態に保持される。 かくして１データブロツクが完全に受信されたときカウ
ントワードは−／ｆとＯの間の値を有する０終了割込み
が起きた後は、Ｒ工Ｒ命令によりインキュ一部がクリア
葛れるまで、割込みを生ずるような母線を介してのプロ
セッサへの転送は行われないＯ データワードがメモリーに蓄積式れると１パケ゛ントデ
ータのモジュロコ加算の計算が行われる。 チェック加算が不良の場合には、 ＢＲＴエントリー内
のワードカウントは−２３６にセットされて、終了割込
みクラ・ングｉ設定され、送信プロセッサ番号がメモリ
ー内に保管ｃセーブ）される。この場合１母線充填＃Ｒ
態論理部９３は、前述のように、ＲＩＲ命令によりクリ
アされるまでＦＵＬＬ状態にとどまる〇 カウントワードが零に達せず、かつチェック加算が良好
の場合には、母線受信マイクロプログラムｌｌＳは、第
３図に示すように１プロセッサ空き状態論理部にＲＩＮ
Ｔ−信号を発出し、この信号により、第１図に示すよう
に、プロセッサ空き状態論理部１０１のＤＵＭＰ状態を
ＲＥＳＥＴ状態に進める。 プロセッサ空き状態論理部１０１０ＲＥＳＥＴ状Ｓは、
母線充填状態論理部９３を同期させ（修飾し）、第ｊ図
に示すように論理部９３のＦＵＬＬ状態を５ＹＮＣ状態
に進める〇 この時点において、論理はパケットが受信され・・・る
前の状態に戻り、パケットの受信が可能となるＯこれら
のパケットは、そのデータブロックを終了する同一送信
機（センダ）よりのパケットであってもよく、また、他
の送信機（センダ）よりのパケットでもよい◎ 以上で母線受信マイクロプログラムＩＩＩの作動は終了
し１マイクロプロセツサ／／Ｊ Ｆｉソフトウェア命令
の処理を再開する０ 母線受信終了割込みが起ると、ソフトウェア割込みハン
ドラーはその番号が保管されている記憶場所から送信プ
ロセッサ番号を得１次いで１当該送信プロセツサの母線
受信テーブルカウントワードを調べることにより、チェ
ック加算誤りが生じたかどうかを検出することができる
。 伝送誤りの場合には、カウントワードは−２３６にセッ
トされる。そうでない場合には、カウントワードは一／
ｌとＯの間の値を有する０前述したように、ＲＩＲソフ
トウェア命令によりＲＩＮＴ信号を発出し１インキユ一
部８を再作動させるのは・母線受信終了ソフトウェア割
込みノ・ント・ドラ−の責務である０ 要約するに、受信作動においては、送信プロセッサモジ
ュールによるデータブロックの送信はソフトウェアにと
っては１つのイベントとして見られるだけであるので１
受信プ四セツサによるデータの受信は、全データプルツ
クが受信されるまで、あるいＩＩ′ｉ誤りが生ずるまで
受信プロセッサモジュールのソフトウェア割込みを起さ
ないＯまた、インキュ一部６５ ｔｉｓデータの伝送を
母線伝送速度で行い１データのメモリーへの記憶および
データのチェックを記憶速度で行うことを可能にするた
めのバッファとして働く。このように、母線上において
高い伝送速度を使用しうるようにしているため、母線は
時分割多重ペースで多数のプロセッサモジュールをサー
ビスするに光分な帯域幅を有する。最後に１各データパ
ケツト内にチェック加算ワードを付加することにより、
１受信プロセツサモジユール内にマルチプロセッサ通信
径路を介して受信されるデータの正確さを検査する手段
を与えるようにしている。 プロセッサ間母線を介して送出される情報はオペレーテ
ィングシステムの制御のもとに行われ、あるプロセッサ
モジュール３３内のあるプロセスから他のプロセッサモ
ジュール３３内の他のプロセスに送られる０前掲のマル
チプロセッサシステムの項で詳述したように１プロセス
はソフトウェアシステムにおけろ制御の基本的構成素子
（エンティティ）であり、また１１つのプロセッサモジ
ュール内には複数のプロセスが共存するＯプロセッサ間
母線を介して、異なるプレ七ツサモジュール内。 ノフロセス間において送信される情報は、一つの形式の
素子１すなわち、制御パケットおよびデータにより構成
される〇 前記制御パケットは、受信中プロセッサモジュール３３
に対してメツセージの開始１取消しおよびデータ転送を
報知するのに使用する。 これに関して留意すべきことは、プロセッサ間母線３５
カプロセッサモジュール３ｓを相互接続している間に、
特定のプロセッサモジュール３３内のプロセスがプロセ
ッサ母線３ｊを多重化する方法により他のプロセッサモ
ジュール３３内の１つまたはそれ以上の他のプロセスと
の間で通信を行うということである◎したがって１コブ
ｐセツサモジユ一ル３３間の母線トラヒックは１終了状
態の異なる種々のプロセス間通信の部分を含むことにな
９１かくして、多数のプロセス間通信が見掛は上向時ベ
ースでインターリーブされることになる。 ハードウェアは、プロセッサ間母線３Ｓの使用をパケッ
トレベルで時分割多重化し１またＸ複数のプロセスは、
相互にインターリーブモードで発生するメツセージ処理
に際し、プロセッサモジュール３３内で相互通信を行う
とともに、必要に応じてプロセッサ間母線３５を介して
相互通信を行うようにしており、任意の特定プロセス間
通信用として１つのプロセッサ間借Ｍ３ｓが割当てられ
ることのないようにしている。 データ情報は１つまたはそれ以上のパケットでプロセッ
サ間母線を介して送出するようにし、この場合、必ず制
御パケットを前置し、トレーラパケットを付随させるよ
うにする。 データパケットの前に制御パケットを先行させる必要が
ある理由は、特定メツセージに対して１つの母線が専用
されることはないためで、かくして、メツセージを正し
く識別し１かつ１メツセージ内でどれだけのデータを受
信すべきかを表示すするため前記制御パケットを必要と
する〇この情報転送（すなわち１制御パケツト１データ
情報、トレーラパケット）は、いったんスタートした後
は不可分ユニットとして行われる。送信プロセッサモジ
ュールは、 若干ａのデータパケットよりなる個別の伝
送としてデータブロックを送信し１個別の伝送としてト
レーラパケットを送信する。送信プロセッサモジュール
は、このときだけ１他のメツセージに関する情報を送信
することができる。 トレーラパケットＩＩ′ｉ２つの目的に役立てることが
できる。□ まず第１に・データ伝送中に誤りが生じ、したがって、
データブロックの残りの部分が放棄された場合１ トレ
ーラパケットはブロックの終りを表示する。 次に１送信プロセツサが、多すぎるデータを送信しよう
とした場合（この場合にも１ブロツクは切棄てられる）
、トレーラパケットはデータが伝送され、データ伝送が
終了したことを認識する手段を与える。 伝送される情報は、情報が受信プロセッサに確実に取得
されるよう異なる径路を介して２重伝送されるようにす
るか１必要な場合１情報を反復伝送きせるよう受信肯定
応答信号を要求するようにしている。したがって、任意
の単一母線の誤りによって情報が失なわれることはなく
、また任意の単−母線誤りが２つの包含されるプロセス
により見られることもない。 母線受信ソフトウェアは１インキユ一部からメモリー１
０７への情報の転送を制御することにより、母線受信ハ
ードウェア（第２図示インキュ一部５）とインターロッ
クさせるようにしている。 かくすれば、母線受信テーブル情報を変更するような作
動を競合条件（同期の問題〕なしに行わ・・・せること
か可能となる。 母線受信テーブル情報がいったん更新されると１前の終
了割込みをクリアし、かつ、マスクレジスタ内の母線マ
スクピットをオンにセットして受信マイクロ割込みを再
作動させることにより、インターロックは取除かれる。 これにより２つの事象が行われる。すなわち、インキュ
ーハードウェアがパケットをインキュ一部に受入れるこ
とを許容する罐か一母線受信マイクロプログラムがその
情報をインキュ一部からメモリーに転送することを可能
にする。 また、ハードウェア・ソフトウェアシステムは、主電源
よりのＡＣ電源の完全障害のようなシステム電源障害時
、あるいはシステムの一部に対して一時的電源障害を招
来するライン過渡時においても情報がなくなることのな
いようこれを構成する。 このハードウェア・ソフトウェアシステム共同動作は、
インキュ一部６５ （第２図）に供給するようにした電
源警報信号（第３図のライン３３７参照）を含み、前記
電源警報信号を受信した後は、精々！パケットの情報程
度しかインキュ一部にロードできないようにしている。 また、このイベントにおけるソフトウェア作動は、イン
キュ一部を充填状態にさせるための送信（５ＥＮＤ ）
命令を含む０この正味の効果は、プロセッサモジュール
３３が電源警報信号を受信した後は伝送を終了しないよ
うにし、論理部電源を切った除電すべての転送の状態が
分るようにすることである０ また、プロセッサ間借＠ ３！；は、オペレーテイング
システムにより、システム内の他のプロセッサモジュー
ルが作動していることを確認するのに使用スる０すなわ
ち、プロセッサモジュール３３１７） 各々から、Ｎ秒
ごとに各プリセッサ間母線３Ｓを介して１システム内の
各プロセッサモジュール３３に制御パケットを送信する
。かくすれば、各プロセッサモジュール３３は、システ
ム、内の各プロセッサモジュールから２Ｎ秒ごとに１前
記パケツトを受信していなければならず、応答のないプ
ロセッサモジュールはダウンしたものとみなされる０あ
るプロセッサモジュールがそれ自体のメツセージを受信
しない場合１そのプロセッサモジュール３３ハナにか具
合いの悪いことが起ったことを知り、以後はＶＯデバイ
スコントローラｌ／を捕捉（テークオーバ）しない。 第１Ｉ２図はマルチプロセッサシステムの種々の部分が
不作動：ｔＪ：態になつ々場合１どのようにして特定ア
プリケーションプログラムが連続してその進行を継続し
うるかを線図的に示したものであるＯ第グ２図の個別の
各ブロックは、それぞれ一本の、。 プロセッサ間母線３！；ＣＸ母線およびＹ母線）により
接続した一つのプロセッサモジュール３３、複Ｎのキー
ボードターミナルを制御するデバイスコントローラｌ／
％および１つのディスクを制御する他のデバイスコン
トローラにより形成し念マルチプロセッサシステムを示
す〇 マｆｅ、第９２図の各図はマルチプロセッサシステムの
種々の部分がサービス不能となった後、再びサービス可
能状態でマルチプロセッサシステムに導入される駄況を
示す。 シーケンスは第４Ｉ２図の左上側の図から始まり旭各図
内の太線矢印により示す順序で進行する。したがって、
シーケンスは、各図に記号で表示したように１（１）最
初の状態で示す状態から（２） ＣＰＵ Ｏダウン（８
） ＣＰＵ Ｏ復旧（４） ＣＰＵ ／ダウン（５）
ＣＰＵ ／復旧１の状態に進む。 １１１１１２５１Ｊの左上側渦に゛イニシャルステート
（最初の状態）°なる記号で示したマルチプロセラ肇シ
ステムの最初のＩｒＲ態においては、アプリケ−ション
プログラムの１つのコピー（ＰＡ ）が活性状態で、こ
のコピーによりシステムコールヲ行い、アプリケーショ
ンプログラムＰＡが情報を通過させるバックアップとし
てコピーＦＢを生成させる。 この場合、すべてのＩ１０装置はプロセラ毎モジュール
Ｏにより作動している。この最初の状態において１図の
Ｘ母線上にパー印を付して示したように１プロセッサ間
母線３５が障害を生じたり、ダウンした場合には、アプ
リケーションプログラムのＰＡになんらの影響を与える
ことはなく、再びマルチフロセッサシステム内に導入す
ることができる。 次の図、すなわち°ＣＰＵ Ｏダウン”の状態では・プ
ロセッサモジュール０はサービス不能となり、マルチプ
ロセッサシステムは、アプリケーションプログラムＰＡ
にこのことが起ったことを報知し〜アプリケーションプ
ログラムＰＡ ＦｉプログラムＰＢと通信する試みを停
止し１マルチプロセツサシステムによりすべてのＩ１０
装置をプロセッサモジュールｌに切換える０かくして、
アプリケーションプログラムは、プロセッサモジュール
／とデバイスコントローラ４Ｉ／を接続するＩ１０母線
ｎ（右側のＩ１０母線上に矢印で示す。）を介して中断
することなくターミナルに無停止サービスを続けさせる
〇 第４１２図の中央上部に“ＣＰＵ Ｏ復旧°なる記号で
表示するようなマルチプロセッサシステムの次の作動状
態においては、プロセッサモジュールＯはコンソールコ
マンドにより再びサービス可能状態に戻る。この場合、
プロセッサモジュールＯはプロセッサモジュールｌを介
してディスクからマルＩＩ・チプロセッサシステムに再
びロードされる。アプリケーションプログラムＦＡは、
プロセッサモジュールＯがサービス可能となったことを
知らされ、プロセッサモジュール０内にアプリケーショ
ンプログラムの他のコピーを生成するようマルチプロセ
ッサシステムに命令する０上記コピーはＰＣと名付けら
れ、ターミナルは中断することなく無停止サービスを続
ける。 次に、” ＣＰＵ ／ダウン°として表示するように１
プロセツサモジユールｌが不作動状態になると１アプリ
ケーションプログラムＰＣはこの事実をマルチプロセッ
サシステムにより報知され、アプリケーションを引継ぐ
。マルチプロセッサシステムは自動的にプロセッサモジ
ュールＯを介してすべてのＩ１０装置と通信を行い、タ
ーミナルに中断することなく無停止サービスを続けさせ
る。 最後に、第６図の右側上部に°（３ＰＵ ／復旧”とし
て示すような状態では、プロセッサモジュールｌはコン
ソールコマンドにより作動可能となり、プロセッサモジ
ュール０を介してディスクからマルチプロセッサシステ
ムに再ワードされる。アプリケーションプログラムＰＣ
は１プロ２セツサモジユールｌが使用可能となったこと
を報知され為プロセッサモジュールｌ内にそれ自体の他
のコピー（アプリケーションプログラムＰＤ ）を生成
する、ようマルチプロセッサシステムに命令し、がくし
て１マルチプロセツサシステムの素子はすべて作動状態
となる。 以上の説明から明らかなように、上記の時間中には１プ
ロセッサ間母線の双方とプロセッサモジ１゜ニールの双
方がサービス不能となった後、再びシステム内に導入さ
れているが、アプリケーションプログラムとターミナル
は中断することなく、作動を継続している。 このように１なにものかが障害を生じている間もアプリ
ケーションプログラムを継続させつるようにし１かつ、
アプリケーションプログラムを継続しながら・障害を起
した構成素子を修理し、もしくは交換できるようにしな
ことは本発明マルチプロセッサシステムの重要な特徴で
ある０また、このことは、プロセッサモジュールおよび
プロセッサ間母線に対４してだけではなく、例えば、ラ
ック内のファン１電源などのようなマルチプロセッサシ
ステムの全構成素子に対してもいえることで、かくして
、マルチプロセッサシステム３１は本当の意味の無停止
システムということができる。 前述のように、第１図示マルチプロセッサシステム３１
は入出力（Ｉｌｏ ）システムおよびデュアルポートデ
バイスコントローラ４Ｉｌを含む。 工１０システムの一般的目的はプロセッサモジュール３
３と周辺装置間のデータの転送を可能にすることである
。 本発明の重要な特徴の１つは、システムの７工イルソフ
ト作動を確保するため余裕をもった径路を介してデータ
転送を行うよ、うにし、１つのプロセッサモジュール３
３の障害またはデバイスコントローラの一部の障害によ
ってもち特定周辺装置との間のデータの転送が停止され
ることのないようにしていることである。 各デバイスコンドローラダｌはデュアルポート部グ３お
よび関連構造を有し、２本の関連のＩ１０母線胛ととも
に、以下に詳述するような周辺装置への余裕あるアクセ
スを可能にする。 また、本発明１１０システムは１パーフオーマンス（性
能）の点で特に重要な特徴を有するＧ例えば、本発明の
工１０システムのパーフォーマンス特性の１つは、入出
力母線構造の作動速度（帯域幅）である◎デバイスコン
ドローラｌｉｌは比較的低速度でデータの伝送を行う周
辺装置からのデータを収集し１この収集データをプロセ
ッサモジュール３３の記憶速度またはそれに近−速度で
バースト多重モードによりプロセッサモジュールに伝送
する。 第１図に示すように１各プロセツサモジユール３３には
、複数個の個別デバイスコントローラ４１／ 全付属さ
せてこれらを操作するようにし、これにより１単一マル
チプロセツサシステム内において各デバイスコントロー
ラ４Ｉ／をデュアルポート部グ３を介して１以上のプロ
セッサモジュール３３に接続スることを可能にしている
。 第７２図において、各プロセッサモジュール３３は前述
のｌロセツサ間制御ユニッ） １にのはか１中央処理ユ
ニツト（ＣＰＵ ）部ｉｏｓ 、 メ−ｖ−り一部１０
７および入出力（ＶＯ）チャネル部１０９を含む。 各デバイスコントローラは１第７２図および第１図に示
すように１スター形状に接続した接続線／／／を介して
ｌまたはそれ以上の装置を制御するようにしている０す
なわち１各装置をデバイスコントローラに個別に接続す
るようにしている。 第１２図においては、ディスクドライブａＳをｌっのデ
バイスコントローラＩｌｌに接続し、テープドライブけ
を他のデバイスコントローラ４１／に接続している。 ざらに、第１２図において１各ｃｐｕ ＠ ｔｏｓ−は
マイクロプロセッサｌ１３を含み１．前記各マイクロプ
ロセッサ／１３にマイクロプログラムｌｌｓを関連させ
る。前記マイクロプログラムＩｌｌの一部は工１０シス
テム用のＩ１０命令の遂行に当り、マイクロプロセッサ
／／Ｊにより実行されるようにする。前記Ｉ１０命令は
、第１２＠においては、ＥＩＯ（ｅ：ｃｅｃｕｔｅＩｌ
ｏ ） 、 ＩＩＯ（１ｎｔｅｒｒｏｇａｔｅ Ｘ１０
） ｓ ＨＩＩＯ（ｉｎｔ−ｅｒｒｏｇａｔｅ ｈｌ
ｇｈ ｐｒｉｏｒｉｔｙ ＴＪｌｏ）として示しである
。これらの命令の詳細については、第ｉｓ図、第７６図
および第１７図により一部する。 マイクロプロセッサ／／Ｊは１第１２図に示す径路ｉｉ
’ｙの集合によりｌチャネル１０９を介してＩ１０母線
胛にアクセスする０ また）第１２図において、Ｉ／ｌ）チャネルはマイク・
・ロプロセッサ１１９を含み為前記マイクロプロセッサ
／１９にマイクロプログラムｌコｌを関連させる。 マイクロプログラム／、２／はマルチプロセッサシステ
ムにおける１つの機能を有する。その機能は第７６図に
示すような再接続およびデータ転送シーナン文を遂行す
ることで、これに関しては後述するＯ また、プロセッサモジュール３３のＶＯチャネルｉｏｑ
は、第１２図に示すように一データ径路論理部／ＪＪを
含ｂ０ 前記データ径路論理部／２３は、第１３図に示すように
、チャネルメモリーデータレジスタ１２１ 、入出力デ
ータレジスタ／４７ 、チャネルメモリーアドレスレジ
スタ／Ｊ９ ｔキャラクタカウントレジスタ１３／、ア
クティブデバイスアドレスレジスタ／ＪＪ優先度決定レ
ジスタ１３ｊおよびパリティ発生・チェック論理部／３
７を含む。 第７２図に示す径路／／７ ａ 、第７３図にＸ母線お
よびに母線として示したλつの母線を含むＯＭｆｉｉｌ
ａマイクロプロセッサ／／Ｊからの出母線で１人出力デ
ータレジスタ１２７にデータを伝送する０ また１に母線はデータ径路論理部１２３よりのデータを
マイクロプロセッサ／／、？に伝送する入母線である。 第１２図において１径路１３９はデータ径路論理部／２
３とメモリーサブシステム１０７とを接続する〇この径
路／３９は、第７２図に示すように為プロセッサモジュ
ール３３のメモリーサブシステム１０７内のハードウェ
ア径路／３９ムおよび２つの論理径路／３９Ｂ 、 ／
Ｊ９０を含む。 論理径路／Ｊ９ＢおよびＸ３９０の詳細については第１
６図により後述する。 ハードウェア径路／３９Ａは第７３図に示すように３つ
の分岐路を含む。 第３分岐路／３９Ａ−／はメモリーからチャネルメモリ
ーデータレジスタｌコｊへの伝送路を形成し、第３分岐
路／３９ムー２はチャネルメモリーアドレスレジスタ／
２９からメモリーへの伝送路を形成し、また第３分岐路
／３９ム−３は入出力データレジスタｌコアかもメモリ
ーへの伝送路を形成する。 第１２図において濁プロセッサモジュール３３の入出力
チャネルは制御論理部’Ｊ／／Ｉｔ／を含み）この制御
論理部ｌダｌはＴ母線マシン＃Ｊ （第１３図参照）。 ならびにｑつのリクエストライン、すなわちＲＥ（３Ｏ
ＮＮＥ（３’ｌ’ ＩＮ−（再接続、 ＲＣＩ ） １
１Ｉ３、ＬＯＷ ＰＲＩＯＲＩ’ｆｆＩＮＴＥＲＲＵＰ
Ｔ ＲＥＱＵＥＳＴ （低優先度割込リフニス） 、
ＬＩＲＱ ） ／ｌＩ７ 、 ＨＩＧＨＰ
ＲＩＯＲＩＴＹ ＩＮＴＥＲＲＵＰＴＲＫ：ＱＵＥＳ
Ｔ （高優先度割込リフニス） ）１９およびＲＡＮＫ
（ランク） ｉｓｉ （第１４１図参照）を含む。 また、第７１１図および第１２図に示すＩ１０母線１は
群のチャネル機能ライン１３３ 、 Ｉ！！！ 、 ／
、ｔ７および／！９を含む（第１４図参照〕。ＴＡＧ母
４Ｉ（Ｔ母線）１３３は機能ラインとして働くダ本のラ
インよりなり、このほか、第１４１図に示すようにハン
ドシェークラインとしての機能をもった３つのライン、
すなわち、５ＥＲＶＩＣＥ ＯＵＴ （ＳＶＯ、ｆ −
ヒｘ７ ｆｙ ） ）５ イン／ｊｊ 、 ５ＥＲＶＩ
ＣＥ ＩＮ （ＳＶＩ 、サービスイン）ラインｌ！７
．および５ＴＯＰ ＩＮ （ＳＴＩ 、ストップイン）
ライン０９がある。 また、第１４１図および第１２図に示すように、エル母
線Ｒはデータライン群ｌぶ／ 、 １６３ 、 ／４５
、 ／４７およ・び１６９を含む。 ＤＡＴＡ ＢＵＳ （データ母線〕ライン／６１および
ＰＡＲＩＴＹ （パリティ）ライン／６３は双方向性で
、データラインとしての機能を有し、この群内には、第
１１Ｉ図に示すようにｓ Ｉ６本ｖｚ ＤＡＴＡ ＢＵ
Ｓ （データ母線）ラインｔｔｉおよび１本のＰＡＲＩ
ＴＹ （パリティ］ラインｌ乙３を含む。 また、ＥＮＤ ＯＦ ＴＲＡＮＳＦ＄Ｒ（ＥＯＴ 、転
送終り）ラインＩｔ！； 、 ＰＡＤ ＯＵＴ （ＰＡ
ＤＯ、パッドアウト）ライン／６７およびＰＡＤ ＩＮ
（ＰＡＤＩ 、バラ、ドイン）ライン１６９はデータ
ステータスラインとしての機能を有し、データラインｌ
≦ｌおよび／４３上に起る特殊な状態を表示する。 最後に、Ｉ１０母Ｉ！１は第ｉｐ図および第１２図に示
すようにリセットライン（ｌ０Ｒ８Ｔ ） ／７／を含
むＯ第１ｇ図に示す各Ｔ母線コマンドは、Ｔ母線コマン
ドが有効である間に、データ母Ｈｉｔｉ上にある特定フ
ォーマットを必要とする。Ｔｉ線機能、ｐ−ドアドレス
＆コマンド（ＬＡＯ）およびリードデバイスステータス
（ＲＤＳＴ ）に対する特定データ母線フォーマットを
本実施例の場合につき示すと第１Ｉ図の下側のようにな
る。 Ｔｆｆｉ線機能、ＬＡＣの場合には、データ母１ＩＩｉ
ｔｉのラインＯないしｊ上に伝送されるデータまたはフ
ィールド（欄］Ｆｉ遂行すべき作動を規定し為データ母
線のライン！ないし１２上に伝送されるフィールド（欄
］は１コマンドがアドレスされるデバイスコントローラ
４１／ （より詳しくは、データ母線ｔｔｉに接続され
る当該デバイスコントローラのボート部グ３）を規定し
、また１データ母線ライン１３ないし１５上に伝送され
るフィールド（欄）はデバイスコントローラｌｌに接続
したどの周辺装置をこのコマンドに応じて当該デバイス
コントローラにより作動させるべきかを規定する。 またＳＴ母線機能ｓ ＲＤＳＴの場合には、データ母線
ビット０．／、２および３はそれぞれ、オーナーシップ
誤り、割込みベンディング１デバイスビジイ（使用中）
、およびパリティ誤りを示し、ピットゲないしｌｓはデ
バイス従属ステータスを示すＯ Ｔ母線上の諸機能は、第ｔＳ図、第１６図および第１２
＠に示すように３つのシーケンス・で伝送される。 これについては以下に詳述する。 各Ｔ母線機能はチャネルにより主張され、ハンドシェー
クシ、−ケンスは、へ出力チャネル１０９とデバイスコ
ントローラ４１７間でＴ母線機能の受入れを肯定応答す
るため１ハンドシエ・−クラインｔＳＳ 。 ／！；７ 、１ｊｔ９を使用して行われるようにするＯ
ＴＴｉ・線およびハンドシェークラインの制御は第１Ｊ
ＩＪ示Ｔ母線マシン／１１３により行う。 第３図は、Ｉ１０チャネル１０９とポート部ダ３間にお
けるハンドシェークの作動を示すタイミング図である。 第１図に示すように、ラインｌｊｊはサービスアウト信
号（ＳＶＯ）を伝送し、ライン／ｓ７ ｉｊササ−スイ
ン信号（ＳＶＩ ）を伝送する。 また、図には、ＳｖＯｖ号およびＳｖ工倍信号ともにチ
ャネルクロックサイクルを上部に示しである。 第１図に示すように、Ｓ■工倍信号チャネルクロックと
同期しておらず、Ｉ１０チャネル１０９よりのＳｖＯｖ
号に応じて、任意の時間にデバイスコントローラにより
主張〔アサート）される。 ＶＯチャネル１０９はサービスアウト（ＳＶＯ）信号を
主張する前にＴ母線機能および必要に応じてデータ母線
を主張する。 次いで、エバチャネルは、第２１ｔ図に垂直上昇部コア
９で示すように一サービスアウト（ＳＶＯ）信号を主張
する。前記ＳｖＯｖ号はデバイスコントローラがサービ
スイン（ＳＶＩ ）信号（コｒ／）Ｋ応答し１チヤネル
コマンドに肯定応答するまでその状態を保持し１サービ
スイン（ＳＶＩ ）信号は、チャネルがＳｖＯｖ号を低
下（ドロップ）させるまでその状態を保持する。 デバイスコントローラ４Ｉｌがサービスイン（５ＶＩＩ
信号を主張した場合は、チャネル１０９ ＃ｉ通常ｌク
ロックサイクルと２クロツクサイクルの間の時間周期で
、第１図に垂直下降部２１ｒ３で示すようにサービスア
ウト（ＳＶＯ）信号を除去し１それに応゛じて、デバイ
スコントローラは第１図に垂直下降部２ｔ３で示すよう
にサービスイン（ＳＶＩ ）信号を低下（ドロップ）さ
せる。 デバイスコントローラによりサービスイン（ＳＶＩＩ信
号がドロップすると、チャネルｉｏ９１ｒｉ次の転送の
ためサービスアウト（ＳＶＯ）信号を再主張しうる状態
となるが１チヤネル１０９ ｄ 、ＳＶＩ信号がドロッ
プするまで、ＳｖＯｖ号を再主張しない。 第１図の矢印２１ｒｌＡ 、 ２１３Ａおよび２１ｒ！
Ａはそれぞれアクション（作動） ２７９ 、２１１
およびコｔ３を表わす。 ハンドシェークは第１図に示すように垂直下降部２１ｒ
！の立下り縁部で終了する。 出力転送に際しては、コントルーラのインターフェース
データレジスタ２１３＃：ｔサービスアウト信号の立上
り縁部（垂直上昇部コア９）においてデータを受入れ、
サービスアウト信号の立下り縁部（垂直下降部、２ｒ３
）において、データをデバイス：ｌ ン） ｏ−ラｉｔ
’；ｒの制御部に転送する。 また・入力転送の場合は、チャネル１０９はサービスア
ウトｌ乙 ＳＶＯ）信号の立下り縁部（垂直下降部２ｔ
３）において、デバイスコントローラからデータを受入
れる。 このように、２ラインハンドシエーク、ヲ使用して１弁
開期作動をするチャネル１０９とそのデバイスコントロ
ーラｆ／間における情報の転送をインク・−ロックさせ
るようにしている。 これが第７Ｓ図島第７６図および第７７図のハンドシェ
ーク２Ｌで示す通常のハンドシェーク状態である。 このほか１特殊目的に使用する場合として、２つの特殊
なハンドシェーク状態が考えられる〇まず最初に、デバ
イスコントローラを選択スるために使用するチャネルコ
マンドはＳｖ工倍信号よりハンドシェーク賂れないよう
にする。それは１この時間の間には単一デバイスコント
ローラ１ｄ”ｌｌ択δれないからである〇 このようなチャネルコマンドとしては、第１Ｉ図に示す
ように次のものがある。すなわち、５ＥＬ−セレクトＣ
選択） ＬＡＯ−ロードアドレスおよびコマンドＨＰＯＬ−高優
先度割込ポーリング ＬＰＯＬ−低優先度割込ポーリング ＲＰＯＬ−再接続割込ポーリング また、シーケンスを終了式せるために使用するコマンド
もＳＶＩ信号によりノ１ンドシェークされないようにす
る０それは、これらのコマンドは選択し克デバイスコン
トローラにそれ自体をディセレクト（選択解除）させる
ためである。 このようなコマンドとしては次のものかある１゜（第１
に図参照）Ｏ ＤＳＥＬ−ディセレクト ＡＢＴＩ−打切り命令（ＶＯ） ＡＢＴＤ−打切りデータ ハンドシェークされない上記の全コマンドに対して、チ
ャネルは所定時間周期の間（すなわち・コクロックサイ
クルの間） ＳＶＯ信号（ｉｔｓ ）を主張した後、こ
の信号を取除く、この形式のハンドシェークを第１３図
、第１４図および第１７図にＺＬで示す０ ａｌｌに、データ転送は、デバイスコントローラがこれ
以上のサービスを必要としないことをしらせたいとき、
Ｓｖ工倍信号なく、ストップイン（ＳＴＩ ）信号を戻
す場合を除いて丸通常はハンドシェークされるようにす
る。この場合１チヤネルによりＳｖＯｖ号が次にドロッ
プしたとき、ポート部はそれ自体をディセレクトする。 そうでない場合は、ＳＴＩ信号によりＳＶＩ信号と同じ
ような方法でハンドシェークされる。 すべてのハンドシェークに関する他の状態として、チャ
ネルがＳｖＯｖ号を主張する準備をする場合には、チャ
ネルは九第１３図示Ｔ母線マシン／ＩＩ、１の一部であ
るタイマーを始動させる。前記タイマーは、設定された
時間周期以内に次のノ１ンドシェークサイクルが始まら
す１また終了しない場合、時間切れとなって誤り報知を
行う０タイマーが時間切れとなった場合は１シーケンス
内の適当なポイントに誤りか報知され、デバイスコンド
ローラグ／にＡＢＴＩ （ＥＩＯ、ＩＩＯ、またｄ Ｈ
ＩＩＯシーケンス□。 またＦｉＡＢＴＤ （再接続シーケンス）のいずれかが
送信される。 第２９図は第２１ｆＩ！ＪＫ示すハンドシェーク用論理
部を示す。第２９図に示す論理回路は第１３図示Ｔ母線
マシンの一部であり１また前述の通常のハンドシェーク
献態に対して有効な論理回路である。 第２９図示論理回路社サービスアウトフリツプフｏ７ブ
コｒ７およびサービスイン同期フリップフロップを含む
。第１図に区分線および記号で示すように、フリップ７
０ツブ２１７およびｘｒｐ Ｆｉチャネルｔｏｑ内に物
理的に配置する。 デバイスコントローラ４１／は、７リツプフロツプＪｆ
９のＤ入力にサービスイン（ＳＶＩ ）信号を帰還伝送
する送信機２９３ならびに組合せ論理回路２９１を含む
。 第３図に示す論理部の機能は以下のとおりである。
・ チャネル１０９は１フリツプフロツプ２１７のＪ入力を
ターンオンすることによりサービスアウト（ＳＶＯ）ｆ
１号を主張し、次のクロックサイクルがスタートすると
′＆亀送信機λ９Ｓによりデバイスコントローラにサー
ビスアウト信号（ＳＶＯ） 信号カ伝送される。 デバイスコントローラ内の組合せ論理回路２９１は、そ
れがレディ状態の場合、送信機２９３を作動石せて、７
リツプ７０ツブ２１９にサービスイン（ＳＶＩ ）信号
を戻し１これでハンドシェークを完了する。 ここで（第１９図に示すデュアルポートデバイスコント
ローラに戻ることにし、デバイスコントローラ４１／の
デュアルポート部の各々は物理的接続線１７９により、
これをインターフェース共通論理部ｉｒｔ （第２／図
にその詳細を示す）に接続し、ボート部ダ３の各々を論
理接続線ｔｔＳを介して蔦オーナーシップラッチ回路ｉ
ｔｓにより決められるようインターフェース共通論理部
ｔｒｔと関連させる。 第１９ＷＪに接続Ｉ！１ｌｌｔＯで−示すように、イン
ターフェース共通論理部１ｌｒｌはデバイスコントロー
ラｌ／の制御部ｌｔ７と関連式せる。デバイスコントロ
ーラの制御部ｌｒ７はバッファ１１９を含む。 また、第１９図にブロック図の形で示すデュアルポート
部４Ｉ３（その詳細を第ｎ図に示す０）は、Ｉ１０シス
テムに対してフェイルソフトモード、を与えるもので１
本発明マルチプロセッサシステムの重要な部分である。 ボート部ダ３および関連のシステム構成素子は１つのデ
バイスコントローラ４Ｉｌの２つのボート部グ３が論理
的、物理的に独立するような方法で構成し、かくして、
１つのポート部ダ３の構成素子部分が特定デバイスコン
トローラ４１／の他のボート部の構成素子を形成するこ
となく、また、１つのボート部内の集積回路障害のよう
な単一構成素子の障害により１他のボート部の作動に影
響を与えないようにしている。 第７９図如記号で示すように、各ボート部グ３はプロセ
ッサモジュール３３をデバイスコントローラとインター
フェース亘せ、究極的には、前記デバイスコントローラ
Ｆ／を介して特定の周辺装置とインターフェースさせる
機能を有する０また１ボ一ト部４１Ｊは１オ一ナーシツ
プラツチ回路ｌｔＳのＩｒＲ態を条件としてデバイスコ
ントローラ／１７の制御部と通信し１またプロセッサモ
ジュールと通信するための構成要素（エンティティ）で
ある。 すなわち、ボート部はその選択ピッ） ／７Ｊをセット
して、後述するように、ＶＯチャネル１０９より受信し
た命令によりそれ自体をプロセッサモジュールに接続す
る。 特定デバイスコントローラｌｌ内の個別ポート部ダ３の
各々は、独立してプロセッサモジュール３３に接続する
ことができ、また、当該デバイスコントローラ内の他の
ポート部と同時に異々るプロセッサモジュールに接続さ
れるが、デバイスコントローラの制御部とデュアルポー
ト部グ３の１つとの間には、オーナーシップラッチ回路
ｌｔｊにより）任意のある時間にはｌボート部のみしか
デバイスコントローラにより制御δれないような論理接
続か設定賂れるようにしている。 デコーダ論理部は１任意の特定時間にＴ母線／３！上に
どんな機能を伝送するかを決定する機能を有する。 制御論理部はＴ母線機能を組合せて１例えば１セット選
択ビット１クリア選択ビット、リード割込みステータス
のような特殊なボート機能を遂行させる働きをする。 制御論理部の機能は第２７図示論理式に示すとおりであ
る。 第１３図、第１６図および第７７図により後述するよう
な接続シーケンスがｖｏ ｉ ＊ Ｊ９を介して伝送さ
れると、ボート部４Ｉ３１７）／”）（当駒Ｉ１０！Ｉ
！＃［接続されたデバイスコントローラ＃ｌの！ボート
ｌｌｅのみ）が、その選択ビット／７３をセットするこ
とにより論理的センスで母線胛に接続を行う。 この論理接続は当該接続シーケンスにおいて伝送される
データの一部により決められる。接続が行われると、当
該特定ポートｓｅはデバイスコントローラの制御部とチ
ャネル間に情報を通過路せルチャ＊ルプ０トコルに応答
する。装置アドレス比較器１９３はボート部グ３の構成
部分で、ボート部の新しいアドレスを決定する機能を有
する。 装置アドレス比較器／’Ｈは、ＬＡＣＴ母線機能の間、
データ母線／１／上の装置アドレス欄を特定ボート部ダ
３に関連する装置アドレスジャンパーと比較して、特定
ポート部Ｒに対する新しいアドレスを決定する。竿ヤネ
ル１０９により伝送されるアトｋ、スが特定ボート部ダ
３に関するジャンパーにより決められるアドレス七整合
（マツチ）した場合は、項ＡＤＤＣＯＭＰ （第１図参
照）が生成され、当該ボート部用の選択ビット１７３が
セットされる。たたし・この場合、第１図に示す他の状
態は１選択ピットがセットされることを許容するものと
する。かくして、ポート部グ３は選択ビットがクリアさ
れてシーケンスが終了するまで、すべてのＴ母線作動に
１゜応答する。 第１図において使用している略語は次のとおりである。 すなわち、 ムｄａ Ｑｏｍｐ−アドレス比較（装置アドレス）ＰＡ
ＲＯＫＦＦ −パリティＯＫフリップフロップＳＥＬ
−選択（セレクト） ＯＷＮ −オーナーシップ ５ＥＬＢＩＴ−選択ビット パリティチェックレジスタ／７７は第１３図に示すパリ
ティ発生および検出論理部と以下のように関連する。す
なわち１その出力において、パリティ発生論理部／３７
１ｄ 、ボート部グ３のパリティ検出器／７７によりチ
ェックされるべきパリティを発生する。このパリティは
チェックしなければならない力へあるいはプロセッサモ
ジュール３３のＶｏｆヤネルｌＯ９により打切られるか
する。 また１人力上には、同様な方法でチャネルパリティ検出
論理部／３７によりチェックされるべきパリティをイン
ターフェース共通論理部１Ｉｒｌから発生する。 第２グ図に示すように、パリティチェックは１データが
レジスタにロード葛れる前にスタートし、レジスタにデ
ータが完全にロードされた後まで継続するようにする。 すなわち％Ｄａｍ上のパリティは、チャネルが出力Ｔ母
線機能によりＳｖＯ信号を主張する都度、ボート部パリ
ティレジスタによりチェック賂れるようにし、ＳｖＯ信
号の存在する間パリティをモニタして、その期間中にお
けるＤ母線上のデータの安定を確認し１かつ１ボ一ト部
からデータレジスタＪ／Ｊにデータを転送するように嗜
している。 このパリティチェックはＴ母線シーケンスの各トランザ
クションごとに起り、シーケンスの任意のトランザクシ
ョンの間にパリティ誤りを生じた場合は１誤りはシーケ
ンスの間のＴ母線機能に応じ、ステータスビットとして
戻でれる。例えば、Ｅ工０シーケンス（第１Ｉ図および
第１ｓ図）において、ＲＤＳＴに対するＰ４ビット戻り
は、Ｅ１０シーケンスの間にボート部がパリティ誤りを
決定したことを示す。 また１第１ｔ図に示すように、パリティ誤りビットは一
％Ｔ母線上のＲＤＳＴ機能に対応するＤ母線上のビット
番号３である０ ＥＩＯシーケンス期間中以外のある時間にパリティ誤り
が生じた場合は、ＲＤＳＴ Ｔ母線機能に関して述べた
と同じようにして、読収り割込ステータス（ＲＩＳ’ｒ
ｌ Ｔ母線機能の間に、パリティ誤りが報告される。 パリティ誤りは、第２グ図に示すように、 ＥＩＯ。 ＩＩＯ、Ｈ工■０または再接続シーケンスの始めにクリ
アされる。 任意のシーケンスの間に、−パリティ誤りが検出された
場合には、パリティ誤りはパリティチェックレジスタに
より記憶され、ＲＤＳＴまたはＲＸＳＴ Ｔ母線機能に
応じてＤ母線に戻される。 第３図において、ポート部４Ｉ３内のイネーブルラッチ
回路１７Ｓの機能は、特定のデバイスコンドローラダ／
に接続されたＶＯ母ｉ！Ｉの双方を不作動にする可能性
をもったある種の誤りからＩ１０システムを回復させる
ことで、ポート部１３によりＩ１０母線Ｂ上に任意の信
号を配置させないようにして、これを行っている。 イネーブルラッチ回路ｔｙｓ Ｆｉ特定のディスエーブ
ルコマンドによりクリアされるようにする。このコマン
ドは、Ｄ母線／４／上に伝送される特定の、。 オペレーションコードをもったロードアドレスおよびコ
マンド（ＬＡＯ） Ｔ母線機能である。 イネーブルラッチ回路／７３は、いったんクリアされる
と、プログラム的にこれをリセットできないようにする
。 また）ポート部１３はステータスマルチプレクサ１９ｊ
を含む。前記マルチプレクサ１９Ｓは、デバイスコント
ローラｌｌが当該デバイスコントローラの他のポート部
１３に論理的に接続された場合、前述のオーナーシップ
誤りを戻し、当該デバイスコントローラは他のポート部
により所有され、このポート部に対するコマンドは無効
であることを表示する機能を有する０・ また洩ポート部１３は１第１グ図に示すＩ１０母線Ｒの
各入力ライン（すなわち、ＳＶＩ 、 ＳＴＩ 、デー
タ母線、パリティ、ＰＡＤＩ 、 ＲＯＩ 、 ＬＩＲ
Ｑ 、 ＨＩＲＱ ）用のインターフェーストランシー
バ／９７を具える。 トランシーバ／９７は、ボート部選択ビット／７Ｊがセ
ットされ、かつ、Ｔ母線！３３上のＴ母線機能によりデ
バイスコンドローラグｌかチャネルに情報を戻すことを
必要としたとき、ボート部グ３からＩ１０チャネルｌＯ
９にデータを伝送する働きをする０トランシーバ／９７
はデータ母＠／６／がらボー）８ｆＳヂ３に常時情報を
通過させる。 電源オン回路１ｌｒ２をトランシーバ１９７と関連して
作動させ、デバイスコントローラ４１／の電源が上昇（
アップ）または低下（ダ、ウン）状態となったとき翫
トランシーバの作動を制御して１電源の上昇または低下
中に誤った信号が工Ａ母線上に置かれないようにしたこ
とは本発明の特徴で１この特徴はオンライン保守の観点
から特に重要である。 第３図に示すように、各トランシーバｌり７１１受信機
／９１および送信機コＯＯを含む。 送信機はイネーブルラインコ０２により作動可能となる
〇 イネーブルライン２０コ上には、選択ビット１７３゜Ｔ
母線上の所要人力機能およｔ’ｓ ＰＯＮ回路１１２よ
りの信号を含む若干個の信号が存在する。 本発明実施例においては、ＰＯＮ回路よりの信号を“ワ
ンヤオア°°接続でゲート回路の田方に接続し、前記ゲ
ートにおいて他の信号と組合せて、イネーブルライン２
０２をプルダウンさせ１かくして１ＰＯＮ回路の出力に
より他の信号を抑圧するようにしている。これは１電源
が集積回路を正しく作動ネせるに充分なレベルにあるこ
とをＰＯＮ回路が検知するまで、送信機２００（本実施
例の場合・ｆｆＴｆｆＡまたは７１ｔＪｌｒを使用）を
高インピーダンス状態に置くことを可能にする。 ＰＯ
Ｎ回路出力段は１使用しているトランシーバ集積回路の
特性を利用しうるよう設計する。この特殊形式の集積回
路に関しては１ ドライバーイネーブルラインλ０２が
大地電位より上で２ダイオ−トドシップ以下の電位に保
持される場合には、送信機出力トランジスタは集積回路
に供給される電源レベルに無関係にオフ状態となり、か
くして、ドライバによる母線の駆・動を不可能とする０ このような特性の組合せは、電源の上昇または低下に伴
って集積回路の出力を制御し１かつ電源があるレベル以
下に低下した際蔦通常集積回路の出力を不確定とするよ
うな作動モードを与えるＯこの同一回路をプロセッサ間
母線システムのＸ母線およびＹ母線に使用して、トラン
シーバの制御を行い・かつ・プロセッサ間制御ユニット
Ｓ５により生成される信号の制御を行うようにしている
０第３０図に示すように、各中央処理ユニツ） （ＣＰ
Ｕ）ｌＯｊはデバイスコントローラ内に設けたＰＯＮ回
路ｔｒｘと同一構成のＰＯＮ回路Ｈｒコを含む０このよ
うに、 ＰＯＮ回路はすべてのデバイスコンドローラダ
ｌおよびすべてのプロセッサ間制御ユニツ） ！ｆ用の
送信機を制御する。 電源オン（ＰＯＮ ）回路の詳細は第３図に示すとおり
である。図において、符号数字ｔｅｘはＰＯＮ回路の全
体を示す０ ＰＯＮ回路の目的はｊＶ電源の２つの異なる電圧レベル
を感知することである。 電源が低下する場合、ＰＯＮ回路は、デバイスコントロ
ーラまたは（３ＰＵ内の論理部を不確定状態とするよう
な特定レベル以下に電源か低下する点を感知し、この点
において、ＰＯＮ回路は、その後不確定な状態となる論
理部に対してシステムを保験するための信号を供給する
０ ＰＯＮ回路が感知する第２の電圧レベルは、電源が上昇
する場合に感知する電圧値である０この電源を感知する
第２レベルは、第７レベルより約１００ ｍＶ程大きな
値とし、これにより、システムにヒステリシスを与え任
意の発振条件を抑圧するようにしている。 ＰＯＮ回路は、電圧条件の１つを感知した後は、他の電
圧条件を感知しその時点で状態変化を生ずるまで安定状
態にとどまる。”ＰＯＮ回路が任意の着定時間に置か２
れている状態により）他の状態への転移が行われる電圧
レベルが決定賂れる。 かくして１電源オン回路ｌｒ２は１電源がデ／（イスコ
ントローラｌ／に対して所定の作動許容限度内にあるこ
とを表示する信号を与える０電源が上記の所定許容限度
内にない場合は１電源オン回路ｌｊコの信号を使用して
、デバイスコントローラ１１／の適当な母線信号を直ち
に不能にする。 ＰＯＮ回路ｉｔコの出力は２進出力とし、出力か７の場
合、電源は許容限度内にあることを示し、出力がＯの場
合は電源が許′容限度以下である仁とを示す。 以下に詳述する第３図示電源オン回路／ｒコは１デバイ
スコントローラ４１７により使用され、 ＰＯＮ回路１
ｌｒｌをデバイスコントローラ４１／に適用する際に使
用する７つの出力駆動段を有する０また、同一電源オン
回路／ｌｒ２はＣＰＵ １０９および母線コントローラ
ｎによっても使用感れるが、この場合における出力駆動
段の数はデバイスコントローラのｓ合より少なくてすむ
。 第３図に示すように、ＰＯＮ回路１１２は電流源／１ｒ
ｌｌおよび差動増幅器ｔｒｔを含む〇差動増幅器／Ｉｔ
は１その１つの入力として、ラインｔｒｙ上の温度補償
基準電圧入力を有するほか九電源オン回路により感知で
れるべき電圧を示すう１インｔｑｏ上の第２人力を有す
る。 ラインｉｔｒ上の基準電圧はツェナーダイオード１９２
により設定されろようにする。 差動増幅器ｌＩ＆は釣合いのとれた対のトランジスタ／
９４（および／９４を含む。 ラインｉｑｏ上に供給でれる電圧は抵抗／９１’ 。 、２００Ｉおよびコ０２１により決定されるようにする
。 前記抵抗／９１１ 、２００１および２０２１は金属被
膜抵抗によりこれを形成し、ＰｏＮ回路に高い温度安定
度を与えるようにしている。 差動増幅器／Ｕのライン２０１１およびｘｏｔ上１）ｔ
Ｂ力はこれらを３つのトランジスタアレイ（トランジス
タｘｏｒ 、 ｒｔｏおよびコ／２ ）に供給し、この
３トランジスタアレイにより主出方制御トランジスタＪ
／ｌを制御するようにする。 主出力制御トランジスタ２１ＩＩは接続したすべての出
力ドライバを駆動する。例えば、第３図に示すように、
デバイスコントローラ４！／ Ｋ ＰＯＮ 回Ｍ／ｒコ
を利用する場合には、主用カドランジスタコｌＩＩ＃′
ｉ出力段２１乙ないし２２１を駆動するようにする。出
力段コ１６は論理部をクリアするために使用し１出力段
２／Ｉ 、 ２２０および２２２はデバイスコントロー
ラ４（１０１つのボート部４１３のインターフェース装
置との結合用として使用し、また、出方段λλ４（、２
２６および２コｔはデバイスコントロー５４ｔ／の他の
ポート部１３のインターフェース装置との結合用として
使用する。 また、ＰＯＮ回路／１２はヒステリシス制御回路２３０
を含み１前記回路コ３ｏは抵抗コ３２ 、．２３ダおよ
びトランジスタ２３６を含む。 以下、この回路の作動について説明する。この場合１回
路は電源オフ状態か、ら電源オン状態に切換わることか
ら作動を開始するものとする。かくすれば、電源は電流
源ｉｔｓから差動増幅器／ｒ≦および主出力制御トラン
ジスタ、２１に供給される。 この時点においては、ライン１９０上の電圧はラインｉ
ｒｅ上の電圧より小であるため１差動増幅器１ｌｒｔは
主出力制御トランジスタ２／ＩＩの出力をオフ状態に保
持し、これにより出力段２１６ないし２２ざをオフ状態
にする。 かくして、 ＰｏＮ回路ｌｔ２の出力はＭＯ″吠態軟部
り、電源が許容限度内にないことを表示する０次に、電
源が上昇すると、ライン１ｔｙｏ上の入力電圧はライン
ｉｒｅ上の基準電圧に等しくなるまで増加し１この時点
において１差動増幅器ｉｒｔ Ｆｉ主。。 出力制御トランジスタコ／４（を駆動り、このトランジ
スタをターンオンさせる。したがって１出力段、ｚｉｔ
ｆｘイしλ２ｒから一ベース駆動が取除かれ１これらの
出力段をオフとする。かくして、ＰＯＮ回路ｉｒｘの出
力Ｆｉ″ｌ”となり、電源が許容限度内にあることを表
示する。 この時点において、ヒステリシス制御回路コ３０が作動
を開始する。すなわち、電源が上昇していた間、ヒステ
リシス制御回路２３０のトランジスタコ３６はオフ状態
であり１ トランジスタコ３６がオン状態のときは、抵
抗２０２の抵抗値は、トランジスタ２３６がオフ状態の
ときのこの抵抗２０２の抵抗値より小さいものと考えら
れる。 主出力制御トランジスタλｌダがターンオンする点はヒ
ステリシストランジスタコ３６がターンオフとなる点で
ある。ヒステリシストランジスタ２３４がターンオフす
ると、ライン／９０に僅か電圧の上昇（ジャンプ）を生
じ、差動増幅器ｉｒｔが主出力トランジスタ２／ＩＩ’
ｆｔ：ｔ−ン状態に保持するような状態に差動増幅器ｔ
ｒぶをラッチする。 ＰＯＮ回路の状ｌ！！は、＋ｓ ｖ電圧がライン１９０
Ｋ供給でれる電圧により決まる低い方のスレショール
ド値以下に低下するまで、この状態で安定状態となり、
主出力制御トランジスタ２１４４１オン状態１出力ドラ
イバ２ノ乙ないし２．２１ｒＦｉオフ状態を保持する。 電源故障状態においてＪＶ電源が低下し、ラーインｌり
０上の電圧がライン／！！上の基準電圧以下に減少する
場合は、差動増幅器／Ｉｔは主出力制御トランジスター
／ｌＩをターンオフさせ、これにともなって＼出力駆動
段２／ｌないし２コｒａターンオン状態となる。 電源が低下したときはヒステリシストランジスタコ３６
ＩＩｉオフ状態にあったので、ＰＯＮ回路／Ｉコの入力
に供給される電圧は１１！！圧上昇作動状態の間１に電
源が許容限度内にあることをＰＯＮ回路／１２か感知し
た電圧値に比し幾分低くならなければならない。 この差動またはヒステリシス作動を使用するときは、Ｓ
ｖ電源上の任意の雑音により回路内になんらかの発振を
生じ１誤った電源故障表示を行う゛ことを禁止すること
ができる。 第２ｓ図示ＰＯＮ回路１１２は、その状態１すなわち、
ｊ ／ ｌ”状態か１″Ｏ”状態かを決めるため、ＰＯ
Ｎ回路により使用だれるλつの電圧に対してきわめて正
゛鏑な感知を与える〇 これらの２電圧を正確に感知するため、ＰＯＮ回路は種
々の構成素子の初期トランジスに対して補償能力を有す
るものでなければならず１また、作動中の温度変化を補
償しうるものでなければならない。ＰＯＮ回路／１２に
おいては、その初期トレランスのため補償を必要とする
唯一の臨界的構成部品はツェナーダイオード／９２であ
り、抵抗１１１１を選定することによりこの補償を行う
ようにして一゛るＯ また）温度補償を与えるため鳥ツェナーダイオード１９
２に受動形ツェナーダイオードでなく、能動形ツェナー
ダイオードを使用するようにし−１さらに１差動増幅器
ｌに６内の２つのトランジスタに整合した対のトランジ
スタを選定し、かつ、抵抗／９１’ 、λ００１および
コ０２１に金属薄膜抵抗を使用することにより効率的な
温度補償を得るようにしている。 各ボート部ダ３け第３図および第７９図に符号数字１７
りで示す複数のラインを含む。このライン群／７９は個
別ラインｘｏｔ（ｔａ本のラインにより人力母線すなわ
ち工母線を形成）２、装置アドレスライン２０３．出力
母線ライン２０！ （７６本）、テークオーナーシップ
ライン２０７ 、ならびにパリティのような信号、Ｔ母
線および特定ハードウェア実現に必要な他の同種ライン
を伝送する一般ライン２０９を含む。 これらの特定ライ＞ ＪＯ／ 、 ＪＯＪ 、 ２０！
； 、 ２０７および２０９は第３図に示すインターフ
ェース共通論理部のブロック図に同一数字で示したライ
ンに対１応するものであるが、インターフェース共通論
理部／ｌｒ／はデバイスコントローラ４１／内のデュア
ルポート部４１３の各々に関連するため、第１図におい
ては２組の各ラインを示しである。 第１図において、インターフェース共通論理部やＩＩ／
Ｆｉオーナーシップラッチ回路ｉｔｓ （第７９図を
あわせ参照のこと）を含む。このオーナーシップラッチ
回路社ライン２０７を介してＴＡＫＥ ０ＷＮＥＲ８Ｈ
ＩＰ（テークオーナーシップ）信号１ｌｒ１間の論理接
続を決定する機能を有する。 前述のように、テークオーナーシップ（ＴＡＫＥＯＷＮ
ｇＲ８ＨＩＰ ）信号はポート部ハードウェアにより１
Ｄ母線上のコマンド欄の特定作動コードをもったロード
アドレスおよびコマンド（ＬＡＯ）Ｔ母線コマンドから
抽出されるようにする０ボ一ト部がチャネルからＴ母線
上の機能、ＬＡＣを受信すると、ポート論理部はＩＩＩ
Ｊ上のコマンド欄（上位６ビツト）ヲ調べ、コマンド欄
にテークオーナーシップ命令を規定するコードがあると
きは、ポートノ１−ドウエアからオーナーシップラッチ
回路をセットする信号を発生して１ポ一ト部をインター
フェース共ａ論理部、したがって、デバイスコントロー
ラの制御部に接続する。コマンド欄がキル（ｋｔｌｌ）
コマンドを規定する場合は嘱ポート部ノ・−ドウエアは
ポート部のイネーブルラッチ回路をクリアする信号を発
生する０この作動は、Ｄ母線上の装置アドレス欄がボー
ト部の装置アドレスジャンパーと整合し、しかもコマン
ド期間中パリティ誤りが検出されない場合にのみ起る。 すなわち、ＩｔＡＯ上にパリティ誤りが検出された場合
は、テークオーナーシップコマンド、キルコマンド等を
含ムコマントは実行式れない。 シタ力って、テークオーナーシップコマントヲ発生した
ＶＯチャネル１０９はデバイスコントローラＩＩｌの制
御を受けることになり、他のボート部ダ３は論理的に切
離される。また、テークオーナーシップコマンドはデバ
イスコントローラの内部状態をハードクリアさせること
ができる。 オーナーシップラッチ回路Ｉｔｓの状態は、マルチプレ
クサＪ／／を介してどのボート部が情報を通・過させる
ことができるかを決定す基１オーナーシップラッチ回路
ｌｒＳがいったん所定の方向に設定されると１前記ラッ
チ回路は他のボート部によりテークオーナーシップコマ
ンドが受信されるまでその状態に保持される。また、Ｖ
Ｏリセットライン（ｌ０Ｒ８Ｔ ）の肯定によってデバ
イスコントローラの内部状態がクリアされた後１他のボ
ート部にオーナーシップを与えるようにすることができ
る。 制御信号社オーナーシップレジスタｌｒ！の状態により
適当なｌボー４部４！３から選択゛され１マルチプレク
サＪ／／により７組の制御ライン２１ｊを介してデバイ
スコントローラの制御部１１７に伝送されるようにする
。また、データ韓ライン２０ｊを介しテ濤当なｌボー）
［４１Ｊから選択でれ、データレジスタ２／３内にロ
ードされ、出力器１１（０母線）Ｊ／７を介してコント
ローラに接続されるようにするＯ 制御ラインコｌｊのうち若干数のライン２１３ Ａ ａ
、ライン２１９を介してコントローラから伝送される情
報をマルチプレクサ２２０で選択し為入力母線（工母線
） ２０１によりボート部４（Ｊ（ｌ第３図）１し７’
ｅカって１プロセツサモジユール３３のチャネル１０９
に戻す場合のマルチプレクサ２２００制御用として使用
する。また、ライン２２１は適当なポート［４１３から
Ｉ母線コＯＩ、シたがって、Ｉパチャネル１０９に装置
アドレスを戻す。 第ｎ図は第１９図示データバッフ７１ｒ９の詳細図であ
る。 本発明の場合は、複数のデバイスコンドローラグ／をマ
ルチワードバッファとともに作動させ、周辺装置から比
較的低速度で情報全受信しＡ記憶速度またはそれに近い
速度でこの情報をプロセッサモジュールに伝送するよう
にし、チャネル帯域幅を最大限に使用しつるようにして
いる。 バッファの設計それ自体において重要なことは１デバイ
スコントローラ４１１を相互に共同作動させてチャネル
ｌＯ９ヘアクセスしつるようにし、誤りの諸条件音道け
られるようにすることである０複数のデバイスコンドロ
ーラグｌを適正に共同作動させるため、いくつかの指針
にしたがってマルチワードバッファｌ１９を構成してい
る。これらの指針には次のようなものが含まれる。 その１つけ、チャネル１０９ Ｋ対してデバイスコント
ローラが再接続要求（リクエスト）を行う場合、データ
バッファには、優先度の高いすべての′。 デバイスコントローラｇ／と優先度の低い１つのデバイ
スコントローラ４１７をサービスするに充分なバッファ
深度（バッファ容量）を残しておくようにする必要があ
り、また、バッファの残りの深度（容１）を使いつくす
ことなく、再接続要求の再接続待ちができるようにする
必要がある。これをパツファスレショールドと呼称し１
第ｎ図に略号Ｔで示す。 第２に１バツフアは１それがサービスを終った後１他の
再接続要求をする前に１すべての低優先度デバイスコン
トローラ４Ｉｌのサービスを許容するに充分な時間待機
しなければならない。これをホールドオフと呼称する。 バッファ深度（第ｎ図のＤ）はホールドオフ深度とスレ
ショールド深度の和である。 ホールドオフ深度およびスレショールド侘度は複数の変
数の函数である０これらの変数には、装置速度１チャネ
ル速度１記憶速度１再接続時間鳥当該入出力母線上の高
優先度のコントローラの数、当該入出力母線上の低優先
度のコントローラの数）ならびに許容可能な最大バース
ト長がある。 Ｉ１０母線上の高優先度のコントローラｔｊｓ同−Ｉ１
０母線上のそれより低優先度の他のコントローラより多
数のそれに関連する低優先度のコントローラを有し、し
たがって、高優先度のコントローラには、低優先度のコ
ントローラより大きいホールドオフ深度を必要とする。 −同様に、工１０母線上の低優先度のコントローラはそ
れより高い優先度のコントローラより大きなスレショー
ルド深度を必要とする。コントローラ内のバッファ／１
９ Ｈ，、Ｘホールドオフ要求が増大するにしたがって
、スレショールド要求は減少し、スレショールド要求が
増大するにしたがってホールドオフ要求が減少するとい
う事実を利用して構成しているＯこれは、再接続要求が
なされるストレスを可変とすることにより達成でき１実
際のセツティングは特定のＩ１０チャネル形状内の高優
先度コントローラおよび低優先度コントローラの特性に
より決めるようにしている。したがって−バッファ深度
は、最悪の場合のスレショールド深度と最悪の場合のホ
ールドオフ深度の和ではなくＳ最悪の場合のスレショー
ルド深度要求または最悪の場合のホールドオフ深度要求
の最大値とする。かくして、バッファ深度を最小にし１
かつ１バツフアを充填状態または空き状態とするに必要
な時間を短縮するようにしている■ 第２？図はこれら種々のパラメータをグラフ質より表示
したものである。図において、横軸は時間を示し、縦軸
は出力作動に対するバッファ内のワードを示す〇 データは）まず第ｎ図の左上部の点Ｄ（この点において
は、バッファはバッファ深度一杯に充填されているもの
とする０ ）からスタートして１傾斜−ＲＤの線で示す
速度で装置に転送され、バッファ深度が傾斜線−ＲＤと
スレショールド深度１１Ｔ、！＝の交点２２３で示すス
レショールド深度に減少するまで１再接続信号を生成す
ることなく、このデータ転送が続けられる。 この時点において、第ｎ図の横軸に記号で表示したよう
に、チャネル１０９に対して再接続リクエストがなされ
る。 バッファよりのデータの転送は１点２２５まで傾斜Ｍ−
ＲＤで示す速度で続けられ為リクエスト（要求）け１ｌ
Ｈｆ先度デバイスコント四−ラ４１／によりホールドオ
フされるが１２コ５の点でリクエストはＩ１０チャネル
１０りにより引継がれ、工１０チャネルはこのデバイス
コントロτうに対してその再接続リクエストシーケンス
を開始する。 点コ２７においては一最初のデータワードはチャネルｌ
Ｏデによりデバイスコントローラのバッファ１１９ Ｋ
伝送されており、次いで、チャネル１０りは傾ＡＲｃの
線で示す、速度でバッファ／Ｉりにデータワードを転送
する。 Ｆ［に、デバイスコントローラ４１／は速度ＲＤでバッ
ファからデータワードを転送しつづけるので１バツフア
／Ｉヂへの入力の総合速度は、バッファが点コ４ｑで再
び充填状態になるはで・傾斜Ｒ６−ＲＤの線で示すよう
な速度となる。点コ２９において、バッファは充填され
、デバイスコントローラはチャネル１０９から切離され
、傾斜線−Ｒ６で示す速度でデータ転送が続けられる。 第ｎ図の表示ｔｒは、このデバイスコントローラのポー
リングおよび選択、ならびに最初のワードの転送に必要
な時間を示す０これに関しては１第１６図により再度後
述することにする・また、第３図の符号Ｂはバースト時
間を示す。 このバースト時間は動的パラメータである０任意の特定
バーストの長きは、装置速度、チャネル転送速度１転送
中の装置の数およびチャネル再接続時間に従属する。、
また、バーストに許容される最大時間は、必要とするバ
ッファ深度を最小にし１かつ高い装置転送速度に適応し
、また同時に転送できる装置の数に適応するようこれを
選定する０第２２図は第２３図に示すホールドオフ要求
およびスレショールド要求を達成させうるよう構成した
本発明実施例によるバッファ／１９のプルツクダイヤグ
ラムである。 第２２図示バッファ１１９は入力バッファ２３１．バツ
フアメモリー２３３ 、出力バッファ２３３１人カポイ
ンター３７、出力ポインタ２３９、マルチプレクサハ１
１バッファ制御論理部コ９３（第ぶ図により後述する）
、前記バッファ制御論理部コｌ１３に接続したマルチプ
レクサＪＩＢ 、ならびにストレスカウンタ２グアを含
も。 また、第２２図に示すように、入力バッ７アコ３１には
、２つのデータ入力ライン群（ラインＪ／７および２１
９）を供給する。ｌ？のデータライン群は／乙の装置デ
ータ人力ライン２り９を含み、他の入力ライン群は／６
の出力母線ライン（Ｏ母線ライン）２１７を含む。 次いで１これら２群の入力信号のいずれか一方を入力バ
ッファ２３１からライン群２ｓｌを介してバッファメモ
リー２３３に供給する。前記ライン群は７６本のライン
コｓｉを含む〇 データはバッファメモリーコ３３から取出され１ライン
群２３３を介して出力バッファ２３ｊに供給すれる。前
記ライン群は１６本のライン２ｊ３を含む。 出力バッフアコ３Ｓは箋第ｎ図に記号で表示するように
、７４本のライン群２１９を介してインターフェース共
通諏理部Ｈｉ （第１９図および第１図８照）にデータ
を送り返しｓ ｌＡ本のライン群ｊｊｊを介して装置４
／ｊ、舒（第１図示装置４ｔ９ 、３１ 、３３を含ｔ
ｒ）にデータを送りかえす。 入力ポインタコ３７および出力ポインタコ３りはマルチ
プレクサ２４１７とともに以下のように機能する６人カ
ポインタ２３７ Ｆｉ、入力バッファ２３ノからバッフ
ァメモリー２３３にデータが転送されている際、マルチ
プレクサ２４１１を介してバッファメモリー２３３に接
続され、ワードを書込むべき記憶場所を決定する機能を
有する。また、出力ポインタコ３りは、バッファメモリ
ー２３３から出力パラ７７２３３にデータが転送されて
いる際、マルチプレクサ２１を介してバッファメモリー
２３３に接続され、ヴードを取出すべき記憶場所を決定
する機能を有する。 第２２図および第３図に示すバッファ制御論理部−ダ３
の目的は、バッファＩｆデに置かれるストレスを追跡し
続けることである。これに関しては、バッファの充填状
態または空き状態の度合いは、プロセッサモジュールに
関する転送の方向（入力が出力か）とあいまって、スト
レスの程度を決定する。ストレスは装置がバッファにア
クセスする場合は増加し１チヤネルがバッファにアクセ
スする場合は減少する。 また、第ｎ図および第３図示装置において、ストレスカ
ウンタは入力上のＯないし１５の増加ストレスを測定し
、出力上のＯなハし１５の減少ストレスを測定する。ま
た、他の実施例（図示を省略）の場合には１バッファ制
御論理部において転送の方向を付加し、２つの新しいラ
インによりポインタ２３７およびコ３９にアクセスさせ
るようにし、ストレスカウンタは常に増加ストレ不を測
定するよう形成している〇 第ｎ図において、チャネルリクエストライン２１Ｋ （
第２／図をも参照のこと）および装置リクエストライン
２！７ （デバイスコントローラの制御部分ｌｔ７から
到来する）はアサートされて１バツフア／１９へのアク
セスを表示する０ マルチプレクサＪ１４ ａ 、プロセッサモジュールに
関する転送の方向（入力か出力か）にもとづき−バッフ
７充填を増加させるリクエスト（要求）としてこれらの
ラインの１つを選択し、バッファ充填を減少させるリク
エスト（要求）として他のラインを選択する。 バッファ充填を増加させるため選択されたラインは１適
当なデータライン２ダ９または２１７（第３図参照）よ
りのデータをライン２！；９ ｆ介して入力バッファ２
３／にロードするためにも使用でれる。 チャネルおよび装置は１同時にバッファｌｔ９にアクセ
スすることができ、パンファ制御論理部コダ３は一時に
１つのリクエスト（要求）をサービスする◎バッファ制
御論理部２ダ３はサービスのため、ラインの１つを選択
してバッファ制御論理部ｘａ３が最初のリクエストのサ
ービスを終るまで、他のラインをホールドオフし、その
後において他のリクエストをサービスする。 ｔ＜ ７フア制御論理部コダ３によるリクエストのサー
ビスには次のようなものがある。 まず１始めに、バッファメモリーコ３３への転送か１バ
ツフアメモリー２３３からの転送かという転送方向を決
定し、マルチプレクサ２１１１を介して入力ポインタコ
３７または出力ポインタ２３９を選定するに適したもの
として、マルチプレクサ２Ｉ１１に接続したラインコロ
１を主張する。 第２に、出力リクエストに際して、バラフッ制御論理部
２ＩＩ３はラインコｔ３を主張し、これにより次の３つ
の事柄を行わせる。すなわち、（Ａ） バッファ制御
論理部ｊｌは入力バッファ２３１よりのワードを入力ポ
インター３７およびマルチプレクサコｌｌにより決めら
れたバッファメモリ１．１−２３３の記憶場所に書込む
。 ＣＢ） バッファ制御論理部コダ３はストレスカラン
タコ１７を増加させる０ （Ｃ） バッファ制御論理部２ダ３は入力ポインタ２
３７を増加ネせる。 第３に、出力転送に際して、ノぐツファ制御論理部２４
１３はライン！４５を主張し、これにより次の３つの作
動を行わせる。すなわち、 （Ａ） バラフッ制御論理部２４１３ Ｆｉ出カポイ
ンタ２３９およびマルチプレクサ２１により決められる
ように１バツフ了メモリー２３３から読出されているワ
ードを出力バッファ２３Ｋに書込む。 色）バッファ制御論理部２ＩＩ３ ｔｉストレスカウン
タλ＄７ ｔ＋、、＃少させる０ ７Ｃ３） バッファ制御論理部２ＩＩ３ Ｆｉ出カポ
インタ２３９を増加させる０ ストレスカウンタλＩＩ７は１第ｎ図に記号で表示した
ように、バッファｔｇｑがいつ充填状態（Ｄ）ＶＣなっ
たか、あるいはバッファがいつスレショールド深度（Ｔ
）になったかを決定する。 ストレスカウンタの出力はこれを解読Ｌｌｆｌ＆１解読
値の任意の１つを使用して、バッファがスレショールド
深度にあることを規定することができる。本実施例にお
いては、ワイヤジャンノシーを用いて１６の可能なスト
レス値の１つを選択し、ノくツファｌｔ９上のストレス
がその値に達したとき、チャネル１０９に対して再接続
リクエストを行うようにしている。 デバイスコントローラの制御部−分ｔｒｙは蔦第刀図に
記号に対応するこれら３つの信号を用いて、関連するラ
イン／ｌ （第１ｆ図および第１２図参照）およびｔｓ
ｑ （第１４１図および第７２図参照）を介して再接続
リクエストおよび切断リクエストを行う。 第１グ図および第１２図に示すライン１３９を介して伝
送されるＳＴＩ （ストップイン）信号はバッファ深度
の）諷バッファの充填状態または空き状態、および転送
の方向に関係し、第１４Ｉ図および第１２図に示すライ
ン／４Ｉ！を介して伝送されるＲＣｊＩ （再接続イン
）信号は第３図示ストレスカウンタ２１Ｉ７よりのスレ
ショールド深度（７）表示に関係する。したが１・つて
１バツフアｌｒ９が最小ストレス状態（出力において充
填状態、入力において空き状態）となったとき、ＳＴ工
倍信号主張し、この信号により１デバイスコントローラ
４１／かバーストデータ転送を終らせよ、つと欲してい
ることをチャネルｌＯりに報知・・する０また、バッフ
ァ／１９がそのスレショールド値を通過するとき、バッ
ファ雌うインｌｑＳ上のＲＯＩ信号を主張し、この信号
により）バッファかデータバーストの転送を欲している
ことを表示するＯ 第３図は第ｎ図示バッファｌｔ９のマルチプレクサＪｌ
ｊ ｓバッファ制御論理部コダ３およびストレスカラン
タコ４Ｉ７の詳細図である。 第ム図において、マルチプレクサ２ＩＩ３；は２組のゲ
ート２１１３ム、 ２１Ｉ３ Ｂ 、リクエストフリッ
プフロップ２４７ Ａ 、 ２６７ Ｂ 、クロックフ
リップフロップコロ９、リクエスト同期７リツプ７０ツ
ブ−２７／ Ａ ｒ、２７／Ｂ１優先度決定ゲート２７
３およびリクエスト実行ゲートコアｊ Ａおよび２７！
； Ｂにより表示しである０ ストレスカウンタ、、２１は、第に図に記号で表示する
ようにカウンタ部２９７ Ａおよびデコーダ部ＪＲＢを
含む〇 また、第ぶ図に示すようにＳ２組のゲート−２ダ３Ａお
よびコｐｔＢｈチャネルリクエスト信号（ラインー／、
１ ）および装置リクエスト信号（ライン２ｊ７）なら
びに読取りおよび書込み信号を使用して）チャネルまた
は装置のいずれがバッファｔｒｑにデータを一時記憶し
ており１バツフアｌｒ９からデータを取出しているかを
決定する機能を有するＯリクエストフリップ７０ツブＪ
４７ Ａおよび２６７Ｂは制御論理部がリクエストのサ
ービスを終るまで１リクエストを記憶する機能を有する
。 クロックフリップフロップＪ（？ ｄ 、リクエスト同
期フリップフロップ２７１に、コア／ Ｂおよびリクエ
スト実行ゲ−） ２７３ Ａ 、 ２７３ Ｂにより使
用されるコ相クロック信号を発生す、る。 リクエスト同期フリップフロップ２７／ ＡおよびＪ７
／ Ｂはクロック発生フリップフロップＪｊ９に対する
リクエストを同期させ、実行リクエストを安Ｉ・・定さ
せる機能を有する。 優先度決定ゲートコア３は実行リクエ２ストの１つをピ
ックアップし、他のリクエストをホールドオンさせる働
きをする〇 また１リク工スト実行ゲート２７！ Ａおよび２７５Ｂ
は同期したリクエストにより種々のリクエストを実行き
せる機能を有する。 ラインＪ４Ｊおよび２６ｊ上の各出力信号は為前述のよ
うに、ストレスカウンタを増加１減少賂せ１バツフアメ
モリーまた社出力バツ７アを更新し１論入カポインタま
たは出力ポインタを更新するというような種々の機能を
実施する。 さらに１６信号は第に図に示すラインコア７ Ａおよび
Ｊ７７ Ｂを介して適当なリクエストフリップフロップ
をクリアする機能を有する。 前述のように１第１Ｓ図、第１≦図および第１７図は、
Ｉ１０システムの３つの作動シーケンスを示す０工１０
システムの作動において、プロセッサモジュール３３と
ディスクａＳのような特定装置間における平常のデータ
転送には、転送を開始させるＥＩＯシーケンスを含む。 ＥＩＯ命令は特定のデバイスコントローラおよび装置を
選択し１遂行すべき作動を規定する０デバイスコントロ
ーラ４１／は、デバイスコントローラＩｆ／と特定装置
間のＩ１０チャネルを始動させろＯ すなわち、デバイスコントローラ４Ｉ／は周期的にチャ
ネルｌＯ９に再接続を行い、デバイスコントローラ４１
／とチャネル１０９間にデータの転送を行うようにする
。周期的に再接続全行うようにしたのはチャネルから装
置へ、あるいは装置からチャネルへのいずれに対しても
データの転送を行いつるようにするためである。 データの転送が終了すると、デバイスコンドローラグ／
はＣＰＵ １０ｊｔ Ｋ割込みを行イ、・前記ＣＰＵ
１０３１ｄ ＩＩＯマたはＨＩ工０シーケンスを発出し
てこれに応答する。 ＩＩＯシーケンスは割込み中の装置と転送が終了した状
態が一致することを決定する０ ＨＩＩＯシーケンスは、高優先度Ｉ／Ｑ割込みに応じて
発出されることを除いては、エエ０シーケンスと同様で
ある。 ” Ｉ１０実行” ＣＰＵ命令（ＥＩＯ命令）は第ｔｓ
ｇ Ｋ示すＴ母線状態変化により定義される。 第１Ｓ図の一番左側に示す最初の状態は非作動（ＮＯＰ
）状態またはアイドル状態であり１その他の状態は、
第１を図に対応する略号で示した次の状態１すなわち、
ロードアドレスおよびコマンド（ＬＡＣ） 、ロードパ
ラメータ（ＬＰＲＭ ）、リードデバイスステータス（
ＲＤＳＴ ） 、ディセレクト（ＤＳＥＬ ）およびア
ポートインストラクション（打切り命令、ＡＢＴＩ ）
と同じものである。 第６図１第７図および第を図に示す状態変化図の場合と
同じく、実線矢印は状態変化を示し為点線矢印は状態変
化が起る前に起らなければならない状態を示す。 第１３図に示すＥＩＯ命令およびその実行は、ＣＰＵ１
０３のマイクロプロセッサ／／Ｊ （第７２図参照）の
直接制御のもとに行われるようにする。 このＣＰＵ始動は１第１Ｓ図においては、ライン／１７
により状態マシンにおり状態マシンに伝送される形で示
しである。この始動信号はＴ母線がアイドル状態の場合
のみ受入れられるようにする。 ＣＰＵ始動信号がいったん供給されると１Ｔ母線はＮｏ
ｒ （アイドル）状態からＬＡＯ状態に進む０ＬＡ（３
状態またはＬＡＯ機能においては、ＣＰＵ １０ｊ内の
レジスタスタック／／２の最上部からワードが取出され
（第７２図参照）、Ｄ母線／１／ （第１４１図参照）
上に導出されるようにする。 このワードは、前述のように、特定デバイスコ、・−ン
トローラ＆／および特定の周辺装置’１Ｋ 、 ４’７
、４Ｉｑ。 ５／または３３ （第１図参照）を選択するのに使用す
るほか・実行すべき作動を規定するためにも使用する。 Ｔ母線は、次のＴ母線サイクルにＬＰＲＭ状態に進む。 ロードパラメータ（ＬＰＲＭ ）状態においては、ｃｐ
ｕ ｌｏｓ （ｆｔｇ ／２図参照）内のレジスタスタ
ックの最上部のすぐ下にあるワードが１１０チヤネルｌ
Ｏ９を介してＴ母線ｉｔｉ （第１Ｉ図参照）上に供給
され１へ前のＬＡＯ状態の間に選択されたデバイスコン
トローラ４Ｉ／に伝送されるようにするＯ 第１ｓ図に点線矢印で示すようなノ）ンドシェークサイ
クルの終了時には、Ｔ母線はＲＤＳＴ状態に進む。この
状態においては、デバイスコントローラ＋１７は装置ス
テータス（選択賂れた特定装置のステータスおよび当該
装置の状態を記述する信号のセットを含む０ ）をデバ
イスコントローラＦ／ ｆｉ’らＣＰＵに戻し、これを
ＣＰＵ ｔｏｓ内のレジスタスタックｔｔＳの最上部に
一時記憶させるＯ ロードパラメータ（ＬＰＲＭ ）状態およびリードデバ
イスステータス（ＲＤＳＴ ）状態の間には、若干数の
誤りが発生する可能性がある。これらの誤りにけ１パリ
ティ誤り１ハンドシエークタイムアウト（時間切れ）お
よびステータスワード内の誤り表示が含まれる。なんら
かの誤りが発生した場合ｃｈ、Ｔｍ１！マシン１ＩＩ３
（第１３図） ｄ ＲＤＳＴ状態から打切９命令（ＡＢ
ＴＩ ）状態に進む０ＡＢＴＩ状態は、Ｉ１０チャネル
ｌｏ９を介してデバイスコントローラを通過した前のＬ
ＡＯ情報およびＬＰＲＭ情報を無視するようデバイスコ
ンドローラグｌに命令し１次いで、Ｔ母ＩＮ（チャネル
）はＮ０Ｐ（アイドル）状Ｍに戻る。 第１５図の上部分岐部に点線矢印ｌｌｌで示すように、
ＲＤＳＴ状態の後１誤りが検出されなかった場合はＴ
母線はディセレク） （ＤＳＥＬ ）状態に進む。 Ｔ母線がＤＳＥＬ状態にあるときは、デバイスコントロ
ーラ４！ｌはその易択ラッチ回路／７．？をクリアして
１それに対して発出される命令（ＬＡＯ状態の間にはデ
バイスコントローラを通過する）に応答し１Ｔ母線はＮ
ＯＰ （アイドル）状態に戻る。 Ｉ１０システムの作動時には、非同期モードで発生する
状態リクエスト信号が存在する。例えば、再接続信号は
、チャネルがデータ全コントローラに転送することをリ
クエストするため、ＥＩＯシーケンス後に生成され、ま
た、デバイスコントローラｌ／け種々の異なる条件、す
なわち、ＥＩＯシーケンスの終了を報知するという条件
１あるいは周辺装置における異常状態を報告するという
条件のもとで割込みリクエストを主張する。 装置リクエストラインは特定のＩ１０母線１に接続され
たすべてのデバイスコントローラのボート部４Ｉ３に共
通である。 チャネル１０９はラインＲＣＩ（第１４１図のｉｔｓ
）を介して行われる再接続リクエストに応答し１また・
＼ＱＰ［Ｊ １０！は、 ＩＩＯシーケンスにＬＩＲＱ
ライン／１Ｉ７（第１４Ｉ図参照）を介してなされるリ
クエストに応□ 答し、ＨＩＩＯシーケンスにＨＩＲＱライン／Ｉ１９を
介してなされるリクエストに応答する。 チャネル１０９またはＣＰＵ １０！ｔが装置リクエス
ト、・・信号に応じて行う第１の事柄は島それがリクエ
ストを主張している最高優先度のデバイスコントローラ
であることを決定することである０すなわち、チャネル
１０９に対して同時にリクエストを主張しテイルデバイ
スコントローラＩｌｌは複数個存在しうるため蔦チャネ
ルは所定の優先順位計画にしたがって特定のデバイスコ
ントローラを選択する０本発明実施例においては、３２
ｔでのデバイスコントローラ４１／を単一のチャネル１
０９に接続することが可能である。 ３２個のデバイスコントローラは１６ビツトデータ母線
／１／を使用して１これらをスターポーリング状に接続
し、さらに１１つの付加的ラインｉｓｉを使用シて３２
のデバイスコントローラをそれぞれ１６のコントローラ
よりなる２つの群に分割しているＯ／ｌのデバイスコン
トローラの１つの群と他の群との間には、優先度を割当
て１さらに、各群内の１６ノテバイスコントロ一ラ間に
も優先度をＩＩＩ 当チル。 この場合、ポーリングシーケンスの間にＤ母線のビット
零に応答する装置は、ランク内で最高の優先度を有し、
ピッ）１５に応答する装置は最低の優先度を有するもの
きする。 ここで留意すべきことは１以下に説明しようとしている
ポーリングには、第１６図および第１７図に関する状態
記述が含まれるＰ１２５い各図の選択（ＳＥＬ ）状態
の間に起るハンドシェークが含まれるということである
。 第７６図および第７７図において島チャネル１０９はラ
ンクラインをＯにセットしルスポンスが再接続リクエス
トに対するものである場合は、Ｔ母Ｉｔ機能ＲＰＯＬ
（第１≦図）を与え１一方、ＣＰＵ １０！は１それが
ＩＩＯシーケンスに応答している場合、ＬＰＯＬ（第１
７図）Ｔｆｆｉｆｆ前を与え、ＨＩＩＯシーケンスに応
答している場合、ＨＰＯＬ Ｔ母線機能を与える。 この点が、ポーリングに関する第１６図（チャネルＩ。 応答）と第１７図（ＣＰＵ応答）の唯一の主要な相違点
である。 第７６図において１また、ＲＯＩラインｔｔ１ｓ （第
１１図参照）の主張に対するチャネル１０９の応答にお
いて、ランク零に応答することが未定の再接続リクエス
トをもったすべての装置がＤ母線上にｌピットレスポン
スを置く。すなわち蔦これらすべての゛装置がランク内
のそれぞれの優先度に対応するＤ母線１６１のｌうのラ
インを主張することになる。 チャネル１０９は優先度決定レジスタｉ３ｓ （第１３
図参照）にＤ母線応答信号を転送する。この優先度決定
レジスタ１３！の出力は、前述の優先順位計画にしたが
って、どのデバイスコントローラ１が最高の優先度を有
するかを決定し、かつ鳥接続されたデバイスコントロー
ラによるランク零を主張（アサート）するビットがある
場合、Ｄ母線Ｉｔｌ上に適当なビットを送り返す（アサ
ートバックする）０ 優先度決定レジスタに対してランク零の応答を主張して
いる装置が１つ以上存在する場合には、接続されたすべ
てのデバイスコントローラに対シてＴ母線上の選択（Ｓ
ＥＬ ）機能とともに優先度決定レジスタの出力が供給
され１そのランク零の優先度が優先度決定レジスタの出
力とマツチするデバイスコントローラがそれを選択ピッ
ト／７３にセ・・・ット、シ（第１９＠参照））かくし
て１当該ボ一ト部は１シーケンス内の次の状態に応答す
る。これが、第１６図にランク零のＲＰＯＬで示す状態
から選択（ＳＥＬ ）状態に進む実糎矢印で示した作動
モードである。 ランクラインが零に等しいとき被応答装置が存在しない
ことを優先度決定レージスタ１３ｊが決定した場合は為
チャネルｌＯりはランクラインｌにセットシ、再度ＲＰ
ＯＬ Ｔ母線コマンドを発する０次Ｋ。 優先度決定レジスタがランクｌでレスポンスが起ったこ
とを決定した場合には、チャネル１０９は前と同じよう
にＴ母線選択機能を主張する。 しかしながら１優先度決定レジスタがランクｌでレスポ
ンスがなかったことを決定した場合は、チャネルは第１
≦図に状態ＮＯＰで示すアイドル状態に戻る。 この後者の場合は、１つのボート部４Ｉ３に発生しつる
障害の事例で、この場合、システム３ｔ Ｉｒｉ 他の
ボート部グ３を介して当該特定デバイスコントローラに
アクセスさせる０ 前述のように、ＣＰＵ ｉｏｓにより始動されるＩＩＯ
またはＩＣｌｌ０シーケンスに応じて行われる優先度決
定レジスタの作用は、デバイスコンドローラグ／からラ
インｌ１３に供給される再接続イン信号（ＲＯＩ信号）
に応じてチャネルにより始められる再接続シーケンスに
対する優先度決定レジスタ／３１のレスポンスと同様で
ある。 第１６図において、再接続シーケンスは１リクエストを
行っている最高優先度デバイスコントローラ４Ｉｌを再
接続するため前述のポーリングシーケン・スとともに始
まる。 再接続シーケンスにおける次のステップは、装置アドレ
ス比較器／９３内にある実際のデバイスコントローラ番
号を決定することである。前述のように、装置アドレス
比較器１９３は物理的デバイスコントローラ番号を決定
するためのジャンパーを含む。これらは、特定ボート部
を決定するためＥＩＯシーケンス中にＬＡＯ１”母線機
能に関して使用したものと同じものである０再接続シー
ケンスにお−ては、上記のジャンパーにより決姶られる
アドレスは、この装置用のバッファ記憶域を規定するテ
ーブルにアクセスさせるため１Ｔ母線ＲＡ（３状態の間
にＤ母線を介してＩ１０チャネルに戻される。 また、この罐か、転送の方向（すなわち１プロセツサモ
ジユールに対する入力転送か、出力転送か）を決定する
ことも必要で−ある。リクエストされた転送の方向と装
置アドレスを決定するため、チーネルはＲＡＣ？母線機
能を主張し１デ／くイスコントローラ４１７はデバイス
コントローラアドレスと１゛転送方向をチャネルに戻す
Ｏ チャネルはデバイスコントローラｌ／により戻された装
置アドレスを使用して、この特定デバイスコントローラ
および装置に対するメモリー１０７内のバッファ記憶域
１３ｒを規定するＩ１０制御テーブル（ＩＯＣ） ／ダ
Ｏ（第１２図）内の２ワードエントリー（／４ＩＪ ）
にアクセスする。 ２ワードエントリー／４ｔＪのフォーマットは第１２図
の拡大図に示すとおりで１第７２図においてはコワード
の各欄の詳細を図示しである０ Ｉ００テーブル１ＩＩＯ内には１特定プロセツサモジユ
ール３３に関するＩ１０母Ｊｌｉ［に接続した３２個の
各デバイスコントローラ４Ｉｌのｊつの各装置に対する
λワードエントリー／ＩＩＪを含み１各プロセツサモジ
ユール３３はそれ自体の工ｏｃテーブルを有する。 各２ワードエントリーは、主メモリー内のバッファ記憶
場所および特定装置への特定データ転送中における任意
の特定時間に転送すべきバッファ記憶域の残りの長さを
記述する０したがって１第１２図に記号で表示するよう
に、上側のワードは、それとの間にバーストにより転送
を行う転送アドレスを規定し１また、下側のワードはバ
ッファ記憶域の残りの長さを規定するバイトカウントな
らびに転送の状］Ｉ！（ステータス）を規定する。 転送の状態（ステータス）を表わす欄は保護ビ・ットＰ
とチャネル誤り欄ＯＨＥＲＲを含む。チャネル誤り欄け
７までの番号を付した誤りの任意の１つを表示するよう
設定可能な３つのビットを含む。 転送アドレスおよびバイトカウントは各再接続およびデ
ータ転送シーケンス（バースト）の終了時にＩＯＣテー
ブルｌｌＯにおいて更新されるようにする。各バースト
の終了時には、転送アドレスはカウントアツプされ、バ
イトカウントはカウントダウンされるようにする。その
量はバースト期間中に転送されるバイト数を反影する。 また、第λのワード（下側のワード）けｓ （ＩＪ再接
続およびデータ転送シーケンス中ニ偶々起った任意の誤
りを爾後における分析のため報知する欄、（２）メモＩ
Ｊ −１０７のバッファ記憶域を書込みが行われず読取
り専用とするよう規定するための保護ビＩ・・ットを含
む。 保護ビットはデバイスコントローラ４１／の障害からプ
ロセッサメモリーを保護する働きをする。すなわち、リ
ードアドレスおよびコマンド（ＲＡＯ）Ｔｆｆｉｉ１機
能の間に１デバイスコントローラ４Ｉ／カチヤネル１０
９への転送方向に戻ったとき、デバイスコントローラ４
１７内の障害により為デバイスコントローラが誤って入
力転送を規ｉするおそれがある。 この場合には、チャネルはＩＮ状態に進み１デバイスコ
ントローラからメモリーにデータを転送することになり
、バッファ１３１内のデータを失う可能性がある０保護
ビツトは１チヤネルがこのバッファ記憶域に書込まない
ことをプログラムに規定賂せることを可能にする。すな
わち、この場合、装置は出力転送のみを規定することが
できる。 転送アドレスは論理径路１３９Ｂ（第１２図参照）を規
定する。 チャネルはチャネルメモリーアドレスレジスタ／２９
（第１３図参照）内に転送アドレスを一時記憶させ１キ
ヤラクタカウントレジスタ１３１（第１３図参照）内に
バイトカウントを一時記憶δせる。 チャネルは為第７４図に示すＬＡＯ状態の間にチャネル
が装置から検索した転送の方向に応じて、Ｔ母線をＩＮ
状態またはＯＵＴ状態のいずれかに置き、論理径路／Ｊ
９０ （第１２図参照）を規定するため、チャネルメモ
リーアドレスレジスタ／２９を使用して、デバイスコン
トローラＦ／とメモリー１０７間にデータの転送を行わ
せる。またチャネルメモリーアドレスレジスタ／Ｊ９お
よびキャラクタカウントレジスタ／Ｊ／は、バースト期
間中に各ワードが転。 送される際更新されるようにし１将来とも転送すべきキ
ャラクタの数およびバッファ内の次のアドレスに反影き
せるようにする。また１バーストの終了時には、チャネ
ルメモリーアドレスレジスタ／Ｊ９およびキャラクタカ
ウントレジスタ／３１の内容はＩＯＣテーブル１１１０
内に書込まれるようにする。 以下１作動について説明す、ると１入力転送に際してｔ
ｆｓ装置からチャネルに転送される各ワードに対して１
チヤネル１０９は前述のハンドシェーク機構により、ワ
ードを受入れ、工１０データレジスタ１２７（第１３図
参照）内にこれを一時記憶した後）論理径路ｔｓｑ Ｃ
（第１２図参照）により決められたメモリー内のバッフ
ァ記憶域に前記ワードを転送する。 また、出力転送に際しては１チヤネル１Ｏ９ＩＩｉバツ
フア記憶域から論理径路／３９０を介してワードを取出
し１これをチャネルメモリーデータレジスタノコＳに転
送する。次いで１チヤネルはＩ１０データレジスタｌコ
ア（第ｔｙｆｌＪ）にワード転送し、デバイスコントロ
ーラとハンドシェークして１ワー為ドをそのインターフ
ェースデータレジスター／３１／Ｃ受入れさせる。 また、チャネルによりＩ１０データレジスタ／２７内の
ワードを装置に対してハンドシェークさせ、同時に、メ
モリー１０７から転送中の次のワードをリクエストし、
かつ受入れて１これをチャネルメモリーデータレジスタ
ノコｊに一時記憶させるようなバイブライン構成により
工１０チャネルの高速転送を可能にすることができる。 この場合装置に対してワードを送出するに祉１メモリー
よりの７１１−ドを装置に対して受入れるのと同じ時間
を必要とするため箋上記のような一つの作動をオーバー
ラツプさせることができる〇 また、各ワードには一つのバイトが存在するので１バ一
スト期間中には、チャネルは転送されるすべてのワード
に対してキャラクタカウントレジスタを２だけ減少；せ
る。 バースト転送は１通常の状態あるいは誤り状態の一つの
方法で終了させることができる。 この通常状態による転送の終了には２つのケー、、１ス
が考えられる。 第１の作動状態においては１キャラクタカウントレジス
タ／、３／が転送すべく残されている！または２バイト
のカウントに達し、この位置に・おいて１チヤネルは転
送の終りに到達したことを表示するＥＯＴ信号（第１グ
図のラインｌｔＳ ）を主張する。すなわち１力吹ント
がｌに達した場合は１チヤネルはＥＯＴ信号およびＰＡ
Ｄ ＯＵＴ信号（第１４Ｉ図のライン１６７）を主張し
１奇数バイトにより転送の終了を表示する。また、キャ
ラクタカウントが２に達しまた場合は、チャネルはＥＯ
Ｔ信号を主張する。ただし、この場合には、母線上の両
バイトが有効であるためＰＡＤ ＯＵＴ信号（第１ダ図
のライン／４７上のＰＡ Ｄ。 信号）を必要としないＯ いずれの場合にも１デバイスコントローラＩｔｌ庁ライ
ンｉｓｑ （第１４Ｉ図参照）上のＳＴＩ （ストップ
イン）信号を主張することにより応答するＯまた１デバ
イスコントローラ＃ｌは、チャネルがＰＡＤＯ（ＰＡＤ
ＯＵＴ ）信号を主張した場合には、ライン／４９
（第７４１図）上のＰＡＤ ＩＮ （ＰＡＤＩ ）信号
をも主・・要するに、この転送終了の第１のケースの場
合、転送は、バーストでなく、チャネルｌｏりにより終
了させられる。 も’）／”）Ｏｉ常の終了状態は、デバイスコントロー
ラ４１／がチャネルＳＶＯ（サービスアウト）信号に応
ｔ：テ５ＴＩ（ストップイン）信号を主張することによ
りバーストを終らせる場合で１これはバッファＩｆり（
第７９図）参照）が第ｎ図に点２コ９で示すように最小
ストレスの状態に到達したことを意味する。 ＳＴＩ （ス）ツブイン）信号は出方転送または入力転
送に際して起りうる〇 入力ＩＩ！ｌに際しては１デバイスコントローラ４！／
が転送のみならずバースト全も終らせようと欲する場合
にデバイスコンドローラグ／はＳＴＩ （ストップイン
）信号を主張し１さらに最後のワード上の奇数バイトを
表示するため５ＰＡＤ ＩＮ （ＰＡＤＩ ）信号をも
主張することができる。 第１≦図に示すように％ ＯＵＴおよびＩＮを丸印で囲
んで表示した出力転送または入力転送のいずれかの場合
に１誤りのない状態（ＳＴＩまたはＥＯＴ ）で転送が
終了したときは、チャネル１０９は１前述のように％
ＩＯＣテーブルエントリーを更新し、第７６図に示すア
イドル（ＮＯＰ ）状態に戻る。 また１前述したように、転送は誤り状態によっても終了
させることができる。。 バースト期間中島誤りが発生するケースとしては次のよ
うなものが考えられる０ 第１は１前述のようにＩＯＣテーブル内にその保１゛′
護ピットがセットでれているバラレアに対してデバイス
コントローラが入力転送をリクエストする場合である。 第２はデバイスコントローラ４Ｉｌがチャネル１０９よ
りのＰＡＤ ＯＵＴ （ＰＡＤＯ）信号に応じてＰＡＤ
ＩＮ（ＰＡＤＩ ）信号を戻さない場合である。 第３は、チャネル１０９がｌ１ｌｉｌ／ｊ／上のパリテ
ィ誤りを検出しない場合である０ 第ｑは、デバイスコンドローラダｌが、ノ）ンドシェー
クに関連して前述したような割当時間内にチャネル１０
９よりのＳＶＯ（サービスアウト）信号に応答しない場
合である。 また為第３は、工Ｏｃテーブルテーブルエントリーによ
り規定されたバッファ記憶域が、そのマツプマークの欠
如しているページに交叉（クロス）する場合である（メ
モリーシステムのマツピング機構に関する記述を参照の
こと）。 第ｎ Ｉｌ’ｉ ｓ再接続インおよびデータ転送シーケ
ンス中にメモリーにアクセスしながらマツプにアクセス
する際にパリティ誤りが検出する場合で１これについて
は１メモリーシステムのパリティ誤りチェックに関する
記述を参照されたい。 また蔦第７はチャネル１０９がメモリーにアクセスする
とき１メモリーシステムが訂正不能パリティ誤りを検出
する場合で１これについては１このパリティ誤りチェッ
クに関するメモリーシステムの記述を参照されたい。 上記のような誤り状態が起った場合１チヤネルｌＯ９は
第１６図に示すようにデータ転送打切り（ＡＢＴＤ ）
状ｎに進み）デバイスコントローラ１１に対して１誤
りが発生し１データ転送を打切るべきことを命令し１次
いで、チャネル１０９は第１≦図にＮＯＰで示すアイド
ル状態に戻る。 誤りが発生したときは、チャネル１０９はＩＯＣテーブ
ルエントリーを更新して、前述のようにＩＯＣテーブル
エントリーの第２ワードの誤り欄に前述の７つの誤りの
１つを示す隔り番号全与える。 したがって１単−誤りが発生した場合は、当該誤り番号
がＩＯＣテーブルエントリーの誤り欄に入れられ、１つ
以上の晴りが発生した場合は為チャネル１０９は回復す
る可能性の最も少ない誤りを選択し、その誤りの番号の
みをｌｏ（３テーブルエントリーの誤り欄に入れる。 また１このほかに発生する可能性のある他の形式の誤り
がある０すなわち％ ＩＯＣテーブル内の方略つントワ
ードが零のとき１デバイスコントローラ’ｌｌはチャネ
ルに再接続しようとする。この場合１チヤネルはデバイ
スコントローラに再接続をさせず、第７６図に関して前
述したようなシーケンスを進めるが５１００テーブル内
のカウントワード、が零であることをチャネルが決定し
たときは１チヤネルｌＯ９は直ちに打切り （ＡＢＴＤ
）状態に進む。このことは、故障中の装置によりプロ
セッサメモリーに過度に書込みが行われないよう保護を
与えることになり、本発明の重要な特徴を構成するＯ特
定装置に対するｌ０Ｃ３テーブルエントリー／ＩＩ２の
第２ワードのバイトカウントにおいてカウントが零であ
り、かつ１デバイスコントローラｌｌがチャネル１０９
に再接続しようとする場合には１チヤネルｌＯ９は上述
のように１デバイスコンドローラダ／に対して打切り（
ＡＢＴＤ ）命令を発し、２ワードエントリー／４１コ
のチャネル誤り欄を零のままにする。 次いで１デバイスコントローラ４Ｉｌは１データ打切り
（ＡＢＴＤ ） Ｔ母線機能に応じ、チャネル１０９
に対してラインＨＩＲＱまたはＩｄＲＱ （第１４を図
に示すライン／ＩＩ９または／４＜７ ）を介して割込
みリクエストを行う。 デバイスコントローラ４１７は、これら２つのラインを
介して任意の時間に割込みリクエストを行うことができ
る。 割込みは亀通常、チャネルよりの打切り（ＡＢＴＤ）、
アルいは）デバイスコントローラ４Ｉｌまたは接続装置
内の誤＃）−態によりデータ転送が終了したことｔ示し
、もしくは、デバイスコントローラまたは接続装置内に
特別な状態が起ったことを示すＯ例えば、電源が供給さ
れ、電郷が許容レベルにあることをＰＯＮ回路が表示し
たとき、デノくイスコントローラはプロセッサモザユー
ルに割込みを行い島電源がオフまたは故障で１これまで
ＰＯＮ回路によりリセットされていたため嘱その内部状
態力（１ノセツト状態であることを示すＯ プロセッサモジュール３３内で進行中のプログラムは、
割込みに応じて、Ｉ１０母１！ｊ９を介して１問合せ命
令（ＩＩＯ）または高優先度１１０間合せ命令（ＨＩＩ
Ｏ）を発する０ ＩＩＯ’＃令は低優先度Ｉ１０割込みに応じて１低優先
度割込みリクエスト（Ｌ工ＲＱ ）ライン／１第７４１
図参照）上に発出される命令であり１また）ＨＩＩＯ命
令は高優先度工１０割込みに応じて高優先度割込みリク
エスト（ＨＩＲＱ ）ラインｉｑｑ （第１４Ｉ図参照
）上に発出される命令である０ マイクロプロセツサｉｉｓ （第７２図参照）は１チャ
ネル制御論理部／４１／およびデータ径路論理部ｌコ３
の制御全受け、ＥＩＯ、ＩＩＯまたはＨＩＩＯ命令を実
行する。 これらの命令に対するシーケンスは第１７図に示すとお
りで、シーケンスは前述のようにポーリングシーケンス
とともにスタートする０ すなわち、工ＩＯ命令は、Ｔ−ｆ＆線機能低優先度割゛
込みポーリング（ＬＰＯＬ ） ｔ−用いて、シーケン
ス内でポーリングを行い、また、ＨＩ工Ｏ命令はＴ母線
機能高優先度割込みポーリング（ＨＰＯＬ ）を用いて
１シーケンス内でボー、リングを行う。 前述したように１ボーリ、ングシーケンスは、第１７図
に示すＴ母線機能選択（ＳＥＬ ）を用いて適当なデバ
イスコントローラを選択することにより終了する０ かくして選択された適当なデバイスコントローラ＃／
Ｆ！最も高い優先度を有し１かつ割込みリクエストを行
っている当該デバイスコントローラである。 シーケンスは第１７図に示すＲＩＯ（リードインタラプ
トフーズ）Ｔ母線機能に進み）デバイスコントローラ４
／ｌはＤ母＠／６１（第１４１図参照）上に装置従属ス
テータスを戻すことにより ＲＩＯＴ母線機能に応答す
る。 ここで、マイクロプロセッサ／／Ｊ （第１２図）はＤ
母＠ ｉｔｔからステータスを読取り１これをレジスタ
スタックＩＩコ（第１２図）の最上部に一時記憶させる
。 次いで、シーケンスは第１７図に示すＲＩＳ’ｒ （、
ワード割込みステータス）Ｔ母線機能に進み、デバイス
コントローラ４！／ ｔｆ 、テバイスコントローラ番
号）ユニット番号およびダつの専用ステータスピット全
り母線上に戻すことにより、このＲＩＳＴ ’Ｉ’母線
機能に応答する０ グビットスデータス欄のビットの２つは１それぞれ嘱打
切り （ＡＢＴＤ ）およびパリティ誤りを表示する（
このパリティ誤ｖＦｉ再接続およびデータル転送シーケ
ンスの間に発生する）。 マイクロプロセッサ／／ＪはＤ母線の内容、すなわち嘱
フン）ｏ−ラ番号、装置番号および割込みステータスの
コピー（写し）をと＃）Ｓ前記り母線の内容をレジスタ
スタックｌｌコの最上部に一時記憶させる。 シーケンス期間中に誤りが発生しなかった場合に＃′ｉ
１シーケンスはＤＳＥＥ （ディセレクト）状態に進ん
で１デバイスコントローラＦ／をディセレクト（選択を
解く）シ、次いで１シーケンスは、第１１１７図の上の
線で示すようにアイドル（ＮＯＰ ）状態に進む。 これに対して１誤りが発生した場合には（この誤りはチ
ャネルにより検出されたパリティ誤りまたはハンドシェ
ークタイムアウトである）０チヤネルは第１７図に示す
ように、ＲＩＳＴ状態からＡＢＴＩ（打切り命令）状態
に進んで１デバイスコン）。 −ラ４Ｉ／ ｌディセレク目ハ次いで１チヤネル１０９
は第７７図の下の線で示すようにアイドル（ＮＯＰ 、
）状態に戻る。 前述のように、プロセッサモジュールとＩ１０装置間の
Ｉ１０作動は、標準的には、ＥＩＯシーケンスで始まり
１若干数の再接続およびデータ転送シーケンスが続き、
エエ０シーケンスで終るようなシーケンス群よりなる。 これらのシーケンスは１複数の異なるＩ１０作動からイ
ンターリーブさせることができるので１見掛は上、複数
の装置による工１０の同時作動を与えることができ、し
たがって）多数の装置を同時にアクセスさせることが可
能となる０この場合の正確な装置の数は、チャネル帯域
幅と各装置により使用される実際の帯域幅により決まる
。 上述の工１０システムおよびデュアルポートデバイ、ス
コントローラの機構（アーキテクチャ）および作動は多
くの重要な利点を与えることができる０ これらの利点としては、（ａ）広汎な周辺装置とインタ
ーフェースできる融通性を有すること、（ｂ）資源（リ
ゾース）の最大利用ができること、（Ｃ）マルチプロセ
ッサシステム内で周辺装置をアクセスさせる場合におい
てフエイルソフ）３１境を与えていること５（ｄ）オン
ライン保守およびマルチプロセッサシステムの品質向上
能力を有すること、（ｅ）工１０システムおよびＣＰＵ
により多数の同時処理全行う必要のあるオンライン処理
システムにおいて１プロセツサスループツトまたはＩ１
０スループットを排他的に強めるのでなく１システム全
体として最大のスループットを与えていることなどがあ
げられる。 本発明マルチプロセッサシステムの場合は装置形式に関
する固有の特性全事前に仮定していないため１広範囲の
装置とインターフェースできる融通性を与えることがで
き、かつ、広汎な装置の作動を包含しつるような構造お
よび作動を与えることができる。 また１本発明においては、主として蔦メモリー帯域幅を
最大限に使用することにより１資源（リゾース）の最大
利用を可能にしている０すなわち、各装置には最小のメ
モリー帯域幅を使用せるようにし１かくしてかなり多数
の装置を特定のＩ１０母ｉに関連させるように蓄ている
０また１本発明による工１０母線の固有速度とバッファ
リング技術とにより、特定の各転送を記憶速度によって
のみ制限される可成り速い速度で実施することを可能に
している。また、転送全バーストモードで行うようにし
ているため１各転送に関連するオーバーヘッド（無駄な
時間）、ｔｉｌｌ小にすることができ、かくして１チャ
ネル帯域幅の最大利用と高速周辺装置の使用を可能なら
しめろことができる。 また１本発明は周辺装置に対してフェイルソフトアクセ
スを与えることができる０すなわち鬼各周辺装置に対し
ては余裕のある通信径路全与えて、任意の特定径路上の
障害を封じ込めろようにし）１つの径路内における特定
モジュールの障害により当該装置への他の径路内のモジ
ュールの作動に影響全与えないようにしてψる。 本発明によるときり、径路上のデータの完全さ全チェッ
クし１シーケンス障害をチェックし為また１タイミング
障害をチェックする広汎なｒｉｓｖチェック全与えてい
る〇 さらに、本発明の場合は、周辺装置がそれ自体のバッフ
ァまたはシステムのメモリーに影響を与えないような保
護機能を与えるようにしている。 これらの保護機能には、各Ｉ００テーブル内の個別カウ
ントワードとＩＯＣテーブル内の保護ビットが含まれる
。また、工ＣＣテーブルはチャネルによりアクセス可能
であるが、装置によってはアクセスできないようにし、
これにより当該装置に割当てられていない任意のメモリ
ーに装置をアクセスさせないようにするための第一の保
護レベルを与えるようにしている。 まｆｅ１本発明によるときは、工１０母線内の少数のラ
インのみを使用して１融通性があり１かっ強力なＩ１０
システムを与えることができる〇ま念１電源のターンオ
ンまたはターンオフ時におけるデバイスコントローラの
作動を明確に規定することにより１この時間中にＩ１０
母Ｓ＋ｔ−誤り信号から保護し１かつ１オンライン保守
およびシステムの品質向上を可能にしている。 本発明においては１複数のバッファを相互に通信を行う
ことなく共同作動させうるようなストレスを使用してい
る。 また、オーバーラツプ転送および処理全行うことにより
オンライン処理システムを与えるようにしている。 また１多チヤネル直接メモリーアクセスは１平行転送な
らびに装置にアクセ、スする際の最小待ち時間を与える
ためのインターリーブバーストを与える。各バーストは
最小のメモリーオーバーヘッドを必要とし、かつプロセ
ッサによるメモリーの最大利用を可能にする。この組合
せにより１工１０帯域幅の最大限使用とプロセッサの最
小限の束縛（タイアップ）を可能とすることができる。 配電システム 本発明マルチプロセッサシステムは従来の技術による種
々の問題点を解決した配電システムを有する０ 種々の既知のシステムにおいては、システムの構成素子
に所要の保守を行う場合、プロセッサシステムを停止さ
せることを必要とし、また、電源系統の障害により全プ
ロセッサシステムがストップする可能性があった。 本発明による配電システムの場合は、複数個の分離形個
別電源を設け、オンライン保守を可能とし、かつ各デバ
イスコントローラに余裕のある電力を供給するような方
法で各電源からプロセッサモジュールオヨびデバイスコ
ントローラに電力を供給するようにしている。 ここにいう６オンライン”とは、システムの一部がオン
ラインのとき、システムの当該部分は電源オン状態にあ
り島かつ為システムとともに作動して有用な働きを実行
しつる状態にあることを意味する。 したがって、１オンライン保守”とは、システムの残り
の部分を上述の定義によるオンラインに保持しながら、
システムの一部に１定期的予防保守または修理作業を含
む保守を行うことを意味するＯ 本発明によるときは１マルチプロセツサシステムの残り
の部分をオンラインの作動状態に保持しながら、任意の
プロセッサモジュールまたはデバイスコントローラの電
源を低下（ダウン）させ、当該プロセッサモジュールま
たはデバイスコントローラに関して電源オフ状態で保守
を行うことができ、しかも、アンダーライターズラボラ
トリー（Ｕｎｄｅｒｗｒｉｔｅｒｓ Ｌａｂｏｒａｔｏ
ｒｙ ）安全要求に完全に合致するような方法でオン？
イン保守全行うことが可能となる。 また、本発明配電システムにおいては、ダイオードスイ
ッチング配置を介して２つの独立電源から各デバイスコ
ントローラに電力を供給するような接続とし）前記スイ
ッチング配置により）両電源が作動状態にあるときは両
電源からデバイスコントローラに電力を供給しつるよう
にするとともに１一方の電源が故障のときはいずれかの
電源から電力全供給しつるようにし、電源の１つの障害
時における切換えに際し、電源の脈動または中断音生ず
ることなく円滑に切換えが行われるようにし、関連の電
源の１つに障害が生じた場合でもデバイスコントローラ
に対して電源の中断を生ずることのないようにしている
〇 第３０図は各デュアルポートデバイスコントローラ４Ｉ
ｌ用の主電源および代替電源を具えた配電システムを示
す。図において符号数字、３０１は配電システムの全体
を示す。 配電システム３０１は、各デュアルポートデバイスコン
トローラ４１／に対してそれぞれ主電源および代替電源
の双方をもたせるよう構成する。かくすれば１各デバイ
スコントローラはそれぞれ２つの独立した個別電源を有
することになるため１特定デバイスコントローラに対す
る主電源の障害があっても、当該デバイスコントローラ
（シたがって、そのコントローラに関連するすべての周
辺装置）が不作動になることはない。本発明の場合は、
スイッチング配置により代替電源への自動切換えを行う
ようにし嘱デバイスコントローラを継続的に作動きせる
ようにしている０このように、配電システムをデバイス
コントローラのデュアルポートシステムと共同作動させ
ることによ＃）−％単一ボート部または単一電源のいず
れかに障害を生じた場合でも、途中で作動を停止するこ
となく、周辺装置へのアクセスを可能にしている０ さらに１第３０図示配電システム３０／は、各プロセッ
サモジュール３３ならびに関連のｃｐｕ ｔｏｓおよび
メモリー１０７に対して当該プロセッサモジュール専用
の独立した個別電源を与えるという利点全有する。した
がって、本配置によるときは、任意の単一電源が障害を
生じた場合１もしくは電源または関連のプロセッサモジ
ュールの修理、サービス等のため任意のｌ電源を手動に
より切断した場合１その影響は実際には特定のｌプロセ
ッサモジュールに限定され、マルチプロセッサシステム
内の他の任意のプロセッサモジュールの作動に影響を及
はすことはない０ このように、第３０図示配電システム３０１は個別プロ
セッサモジュールおよびデュアルポートデノくイスコン
トローラとともに機能し１任意のｌ電源の障害または切
断により全システムを停止させたジ１任意の周辺装置全
不作動にすることのないようにしている０ 配電システム３０１は複数個の独立した個別電源３０３
を含み１前記電源３０３の各々は特定の関連プロセッサ
モジュールの（ＪＩＵおよびメモリーに電力を供給する
ための専用のラインＳＯＳ （実際には、第３３図に示
すような多重ライン母線３０３）を具える。 各デバイスコントローラｌ／は主ライン３０７ ％ 代
替ライン３０９および自動スイッチＪ／／を介して２つ
の電源３０３に対応せしめる。 また、主ラインＪ０７お−よび代替ライン３０９とデ１
ドパイスコントローラ間に手動スイッチ、？／Ｊを配置
し１各デバイスコントｐ−ラ４Ｉ／と関連させるように
する。 第３１図はスイッチＪ／／および３１３の詳細図、第３
２図は電源３０３の素子構成を示す詳細図である。 第３２図に示すように、各電源３０３は主電源から電力
を取得するための入力コネクタ３１ｊを有する〇前記入
力ｓｉｓはこれｔ ＡＣ−ＤＣ変換器３／７に接続し、
前記ＡＣ−ＤＣ変換器の出力からライン３１９上にｊ■
の中断可能電源（工ＰＳンを導出させ・この、ｔｖ中断
可能電源ｔ−ｃＰＵ １０！ 、 メ％リ−１０７およ
びデバイスコンドローラダｌに供給する。第３３図も併
せて参照されたい。 変換器３２３はライン３２！上に３■出方を導出し＼ラ
イン３２７上に／２ Ｖ ｔＢ力を導出する◇本発明シ
ステムの場合、ライン３８および３２７よりの出力は中
断不能電源（ＵＰＳ ）とし、これらの電源出力Ｔｈ
ＣＰＵおよびメモリー（半導体メモリー使用の場合）に
接続するようにする。半導体メモリーの場合は、半導体
メモリーへの電力がなくなると、メモリー内に記憶され
ている全データを喪失するため１電源は中断可能なもの
であっでｉならない。 ラインＪｌｔ上のＳｖ中断可能電源についてけ１この電
力は電源の中断を許容しつるようなマルチプロセッサシ
ステムの部分に供給されるものであるため、中断可能電
源と見做される。このｊｖ中断可能電源を半導体メモリ
ー以外のＱＰＵの部分と。 メモリーのコアメモリ一部分くコアメモリ一部分は電源
がなくなっても記憶情報はなくならない）のみに供給し
、さらにデバイスコントローラにも供給する。デバイス
コントローラの場合には１以下に詳述するように、主電
源の障害時には代替電源がこれに代る。 ライン３−２３および３コア上の電源は中断不能電源で
なければならないため、本発明においては、ＤＣ−ＤＣ
変換器３２３への入力用としてバックアップ電池を具え
る。このバーツクアップ電池は電池および充電器モジュ
ール３２９を含み１前記モジユール３コ９をライン３３
１およびダイオード３３７全介してＤＣ−ＤＣ変換器３
コ３に接続する。 本発明実施例の場合１電池３コタＦｉｇｖの電圧を変換
器３２３に供給するようにしている。この電圧は変換器
３２３の入力の範囲内にある。 ダイオード３３３はラインＪ、、２／上の電圧がｑｖよ
り低くなったとき、電池から変換器３２３に電力を供給
させる働きをする。また島ダイオード３３３はラインＪ
Ｊ／上のＡＯ−ＤＣ変換器の出力がａｖを超えたとき電
池およびラインＪＪ／から電流が流れないようにする機
能を有する。 また１各電源３０３は１出カラインＪ／９ 、３＃およ
び３コア上に充分な電力が導出されないようなラインＪ
ｌｓ上のＡＣ入力電力の状態全検知するため１電源警報
回路３３３を具える。電源警報回路３３！ Ｉ／ｉライ
ン３３７全介して関連のＱＰＵ ｔｏｓに電源異常警報
信号を伝送する〇 電源３０３内における容重蓄積作用により、電源警報信
号とラインＪ／９におけるｊＶ中断可能電源喪失との間
には充分な時間があるため１電源がなくなる前に、 Ｃ
ＰＵはその状態を救済することができる。 しかしながら、ライン３−５および３．２７上の中断不
能電源は瞬時といえども中断しないようにしなければな
らず、入力ライン３１ｊの電源障害時でも第３２図示配
置によるバックアップ電池によりライン３２ｊ上の電源
に中断を生ずることのないようにしている〇 他の電源３０３が作動している間に、ある理由により特
定のｌ電源３０３が異常となることがありう。 る。その場合にも、本発明配電システム３０／によりＳ
電源３０３の異常の影響は特定の関連ＣＰＵおよびメモ
リーに限定され、自動スイッチＪ／／により障害電源か
ら代替電源への自動切換えを行い、関連デバイスコント
ローラ４１／の作動を一続させることかできる。このよ
うに、障害電源に接続されていたデバイスコントローラ
ａｔには１代替電源から所要電力が自動的にスイッチイ
ンδれるので、マルチプロセッサシステム尋他のプロセ
ッサモジュールおよび他の構成素子とともに作動を継続
することができる〇 第３１図に示すように１各自動スイツチＪ／／は一つの
ダイオード１すなわち、主電源ライン３０７に対応する
ダイオード３１Ｉｌおよび代替電源ライン３０りに対応
するダイオード３４！３を含む。 ダイオード詳ｌおよび３１１３０機能は、主電源お工び
代替電源を隔離した状態で主電源ライン、３０７と関連
の電源３０３、あるいは代替電源ライン３０９と関連の
電源３０３のいずれかからデバイスコントｏ−５’ｌ／
ＶＣ電力全供給することである。このように）両電源を
隔離することにより、障害電源が関連の代替電源または
主電源の異常を招来しなけｔうにしている。 平常作動状態においては、各ダイオードにはある大きさ
の電流が流れるようにし１各デバイスコンドローラグ／
への電力は、実際には当該ｆ ／＜イスコントローラ用
の主電源と代替電源の双方から供給されるようにし、一
方の電源が障害を生じた場合には、他や電源から全電力
が供給されるように１・し１この場合１まったく電力の
損失なく１この転移が行われるよう形成している。 ダイオード３４Ｉ／および３４！３の両端にＩ／′ｉ１
僅かな電圧降下があるため、ライン３０７およびＪｏ９
上の電圧はダイオード３４１／および３り３の電圧降下
をカバ「□−し１デバイスコントローラ４ＡＩに正確に
！■を供給し続けるため、！■より充分高い電圧にする
必要がある０また、ライン３ｏｓ Ｆｉミライン？０７
および３０９と並列で、実際に１メモリー内でＣＰＵに
受信される電力もよりとなるようにする必要があり１こ
れかため、ライン３０！内に平衡ダイオード３３りを配
置し、各（３ＰＵに供給されるダイオード３３９より後
の電圧が正しくｊ■となるようにしている。 手動スイッチ３１３は、デバイスコントロー５１１／を
取外し１サービスするため電源から切断する必要を生じ
たとき、主電源および代替電源の双方からデバイスコン
トローラを切離すためのものである。 スイッチＪＩＪの構造の詳細は第３１図に示すとおりで
ある。図に示すように、スイッチＪ／Ｊは手動スイッチ
３４Ｉ！！−％ トランジスタ＃７ 、コンデンサ＃ｒ
および抵抗３１０ 、３３２を含む。 手動スイッチ３Ｉ１３を閉じると）トランジスタ３１７
はターンオンされ、この場合、デバイスコントローラ４
Ｉ／には電力が供給される。 デバイスコントローラ４！ｌに対する電源のターンオン
およびターンオフは１電源オン（ｐｏａ）回Ｍ、′ ／Ｉコを１回以上トリガするような脈動を生ずることな
く円滑に行われるようにすることが重要である。帰還コ
ンデン、すＪｌｌｌｒは抵抗３！コとあいまってスイッ
チ３ＩＩ！を閉じてトランジスタ３１Ｉ７ ｆ ター
ンオンする場合、所要の平滑な傾斜をもって電源を立上
らせる働きをする。 マタ、スイッチ３１Ｓを開いて、トランジスタ３１７を
ターンオフさせる場合、前記帰還コンデンサ３ｔｔｒは
抵抗３５０とあいまって電源の平滑な立下りを与える。 本発明実施例の場合、すべてのダイオード３ｑｉ。 ３１Ｉ３および３３９ Ｋは、順方向電圧降下のきわめ
て小さいショットキーダイオードを使用しており、これ
により電力消費の減少をはかっている。 前掲のＩ１０システムおよびデュアルポートデバイスコ
ントローラグｌの項で述べたように、各ｆ ／？イスコ
ンドローラグ／は、！■電源がいつ規格値以下になった
かを検知するため電源オン（ＰＯＮ ） 回路ｉｒｘを
具える。ＰＯＮ回路ｌｒ２の詳細については第３図を参
照されたい、 ＰＯＮ回路／１２はデバイスコントロー
ラ＃／ｆリセットして１デバイスコントローラのすべて
のロックを外し、デバイスコントローラそれ自体をスイ
ッチＪ／Ｊにより電源カタ−、。 ンオ７されたときの既知の状態に保持させる。また１ス
イツチＪ／Ｊにより電源がターンオンされ、正しい規格
値の！■雷電圧デバイスコントローラ４Ｉ／に供給され
た後、ＰＯＮ回路／１２はデバイスコントローラを復旧
させ、作動状態に戻す働きをする。 第３図に示す電源オン回路１Ｉｒ２の詳細については前
掲の工１０システムおよびデュアルポートデバイスコン
トローラの項を参照されたい。 第３３図において・各電源３０３よりの電力は垂直母線
３０３を介して関連の−ＣＰＵに伝送される。前記１．
。 の各垂直器＠ ３ＯＳはそれぞれＳつの導電層を有する
成層母線バーにより形成する０ 第３３図に記号で示すように、各垂直母線Ｊ（Ｈは大地
電位に接続した２つの異なる導線を有する。 １つの導線は、ｊ■中断可能電源（ＵＰＳ ）およびｒ
ｖ中断不能電源（ＵＰＳ ）の双方に対する大地電位を
与え、別の１つの導線はメモリー電圧に対する大地電位
を与える。このメモリー電圧用導線はメモリーに流れる
電流の比較的大きい変動により、ＣＰＵ Ｋ供給される
ｊ Ｖ ＩＰＳま＆ ｈ ’ｓ Ｖ ＵＰＳが影響を受
けないようにするためのものである。 水平母線３０！； 、 ３０７は、第３θ図に符号数字
で示すように主電源ライン３０７および代替電源ライン
３０りを含む。本発明実施例の場合、母１１ｉ３０３゜
３０７は、１つの大地電位層と♂つの電圧層（第３３図
に記号ｖ１ないしｖ８で示す）′ｆＩ−有する９つの層
による成層母線によりこれら、を形成している。 前記各電圧層はこれらを異なる電源３０３のｔＶ中断可
能出力に接続する。すなわち・層ｖ１は点３ｓｉにおい
て、第３３図に示すように一番左側に、ある電源３０３
および関連プロセッサモジュール用のｓ Ｍ ＩＰＳ電
源に接続し、層ｖ２は点３りにおいて、第３３図の中央
に位置するプロセッサモジュール用の！ｒ Ｖ ＩＰＳ
電源３０３に接続し１以下これに準じて接読する。 水平母線には、各デバイスコントローラに使用可能な共
通接地層とｒつの層（、、ＶｌないしＶＢ ）があるな
め、水平器ＩＩＫ沿っである間隔全もたせて上記ｔつの
層に垂直タップ３３１ ｔ−設けることにより、主電源
ライン３０７と代替電源ライン３０９を特定の組のタッ
プに接続するだけで１各デバイスコントローラ４１７を
電源３０３の任意の２つに対応させることが可能となる
。例示のため、第３３図においテハ、図の左（ｊｌｌに
あるデバイスコントローラ４Ｉ／ １タツプｖ１および
ｖ３に接続し１右側のデバイスコントローラ４１／をタ
ップ■２およびｖ３に接続している。 かくして、任意のデバイスコントローラｆ／を電源３０
３の任意のλつに接続し１任意のｌ電源を主電源として
使用し、他の任意のｌ電源を代替電源として使用するこ
とができる。 このように、本発明配電システムは多くの重要な利点を
与える。 すなわち１本配電システムは、マルチプロセッサシステ
ムの残りの部分をオンラインで作動させなから）あるプ
ロセッサモジュールまＩｆデバイスコントローラに対す
る電源をダウンさせることができるため、オンライン保
守を行うことができるＯ また、本配電システムは、マルチプロセッサシステムの
残りの部分をオンライン状態で作動させながら、電源ダ
ウン構成素子のオンライン保守を行うためのアンダーラ
イターラボラトリ−（Ｕｎ−ｄｅｒｗｒｉｔｅｒ Ｌａ
ｂｏｒａｔｏｒｙ ）安全要求にすべて合致する。 芒らに、各デバイスコントローラを２つの分離電源に対
応せしめているので、電源の１つに障害が生じた場合で
も、デバイスコントローラの作動を停止させることはな
い。また、本発明電子スイッチ配置によるときは、２つ
の電源から１つの電源に転移する除、デバイスコントロ
ーラが中断を生ずることなく作動を継続するような方法
で円滑に切換え全行うことが可能となる０ メモリーシステム マルチプロセッサシステム３１の各プロセッサモジュー
ル３３ （１４４７ｇ参照）祉メモリーを含む０このメ
モリーを第１図に符号数字１０７で示し、その詳細を第
３１図に示す〇 各プロセッサモジュール３３のメモリー１０７は当該モ
ジニールのＣＰＵ／ ０！ｔおよびＩ１０チャンネルｌ
Ｏ９の双方に関連し、ＣＰＵおよびしＯチャンネルによ
るメモリーへのアクセス用としてデュアルポート部を有
する。すなわちＣ３ＰＵ１０３ （第１図および第３４
１図参照）はプログラムまたはデータ参照のためメモリ
ーにアクセス可能であり、またＩ１０チャンネル１０９
は、デバイスコントローラｌ／との間におけるデータ転
送のため、ＣＰＵを経由するを要せず、直接メモリ゛−
にアクセスできるようにするＯ上記のメモリーに対する
デュアルアクセス状第３ゲ図に示すとおりで、その構成
および作動については第３参図により以下に詳述するこ
とにするＯメモリーに対してデュアルアクセスを行うよ
うにしたことの１つの利点は、ＣＰＵおよびチャンネル
のメモリーへのアクセスを時間的にインターリーブさせ
ることができるということである。すなわち、ＣＰＵお
よびチャネルの双方がまさしく同時にメモリーにアクセ
スしようとする場合以外は、ＣＰＵまたはチャネルはメ
モリーへのアクセスのため待たされる必要がなψ。した
がって、ＣＰＵまたはチャネルのうち一方のユモットが
メモリーにアクセスしている丁度その時間に、他のユニ
ットがメモリーにアクセスしようとする場合まれに待た
されることがあることを除ψて、ｃＰＵおよびチャネル
の双方は同時にそれぞれ別個の機能を遂行することがで
きる。 また、デュアルポートアクセスはバックグラウンドレＯ
作動を可能にする。すなわち、ＣＰＵ １０’ｊはＩ１
０データ転送の開始時および終了時においてチャネル１
０９と関連させるだけでよく、実際にＩ１０データが転
送されている期間には、それ自体能の機能を遂行するこ
とができる。 第３ゲ図に示すメモリー１０７ ａそれぞれ１６データ
ピツトの２ｔコ、 ／４Ｉｎワードよりなる物理的メモ
リーを含む・ メモリー内の各ワードは上記の１６データピツトのはか
、メモリーがコアメモリーの場合けｌっのパリティビッ
トを有し、半導体メモリーの場合は６つの誤り訂正ビッ
トを有する。 前記パリテイピツト社章−ビツト誤りの検出を可能に、
し、６つの誤り訂正ビットは単一ビット誤りの検出およ
び訂正を可能にするほか、すべてのダブルビット誤りの
検出を可能にする〇物理的メモリーはこれ１それぞれｔ
ｏｘａワードよりなる隣接ブロック（以下ページと呼称
する）に概念的に細分する。物理的メモリー内のページ
には物理的記憶場所ゼロから始まるページＯから連続的
に番号を付する０本発明実施例の場合の物理的メモリー
のアドレス領域（Ｏないし２ｔ２．／ＩＩＩ）にはｎビ
ットの物理的アドレス情報を必要とするが、本発明の基
本的構造（アーキテクチャ）において社、以下に述べる
ように、〃ビットの物理的アドレス情報を収納し、使用
するような構成とし１ている。 本発明の一実施例の場合は、物理的メモリ二を物理的に
３２，７６１ワードの物理的モジュールに分割し、ｔつ
のモジュールにより上記のｘｇｘ 、 ／４！Ｊワード
を与えるようにし′Ｃいる〇 メモリーに対するアクセスはすべて、ｑつの論理アドレ
ス記憶域、すなわちユーザーデータ、システムデータ、
ユーザーコードおよびシステムコードの各記憶域のｌっ
に対してなされるようにし、すべての（３ＰＵ命令は、
これらの物理的とは異なる論理的アドレスを排他的に取
扱うようにする０かくすれば、プログラマ−は、実際の
物理的アドレスに係る必要はなく、完全に論理的アドレ
スをベースにしてプログラムを書くことができる。この
場合、論理アドレスはメモリーシステムのマツプ部によ
り物理的アドレスに翻訳するようにする〇任意の所定論
理アドレス記憶域内におけるアドレス指定領域は１６ビ
ツト論理アドレス、Ｏないしｔ！ｔ 、！３！である。 したがって、各論理アドレス記憶域はそれぞれ１０２９
ワードよりなる６ダの論理ページを含もことになる＠ 本発明メモリーシステムによるときは、論理的ページと
物理的ページを一致させる必要はなく、オペレーティン
グシステムまたはユーザープログラムを含む種々の論理
的ページを隣接する物理的ページ内に置く必要もない。 さらに、論理的ページを物理的主メモリー内に配置する
だけでなく、ディスクのような補助メモリー内に配置す
ることもできる。 これは仮想メモリー機構の実現を可能にする〇仮想メモ
リーは次の２つ力利点を有する〇第１に、仮想メモリー
は論理的アドレスが必要とするものより小さい物理的主
メモリースペースの使用を可能にする。それ社物理的補
助メモリーにより物理的主メモリーを補足することがで
きるためである。 第２に、仮想メモリーは複数のユーザーのアドレススペ
ースに物理的メモリーを共用させることを可能にする。 かくして、各ユーザーはオペレーティングシステム、ユ
ーザー自身または他のユーザー間の物理的メモリーの割
当に関与するを要しない。 本発明メモリーシステムによるときは、あるユーザーの
プログラムを他のユーザーのプログラムのメモリースペ
ースから読出したり書込んだりできないよう保証するこ
とにより、多重プログラミング環境にあるユーザーの間
に保護を与えるようにし、ページングおよびマツピング
システムによりこれを行うようにしている。すなわち、
あるユーザーのプログラムの進行中は、当該ユーザープ
ログラム用のマツプは当該特定ユーザープログラム用の
メモリーページ（６ダまでのコードページと６４！まで
のデータページ）のみに指向し、当該特定プログラムは
それ自体の論理アｔレススペースの範囲をこえてアドレ
スすることはできず、したがって他のユーザープログラ
ムのメモリースペースに書込んだり、それから読出した
りすることはできない０ また、コードページを変更不能とすることにより、ユー
ザープログラムそれ自体が破壊されることを防止してい
る。 このように、多重プログラミング環境で作動するユーザ
ープログラムに対しては、各ユーザーマッフヲメモリー
内のそれ自体のページのみに指向させるようにしたこと
、ならびにコードページを変更不能としたことの２つの
レベルの保護を与えるようにしている０また、本発明の
場合、保護限界レジスタなしにこの保護を得るようにす
るか、あるいは既知、の技術でよく使われている保護キ
ーを用いて保護を与えるようにしているＯ１６ビツト論
理アドレス−のＩＩビット物理的アドレスへの所要の翻
訳はマツピング機構により行い、コ（２）マツピング機
構の一部として、マツプ内の探索（ルックアップ）操作
により物理的ページ番号を得るようにし、次いでこの物
理的ページ番号をページ内のアドレスと組合わせて完全
な物理的メモリーアドレスを形成するようにしている０
この場合、ページ番号のみが翻訳され、マツピング内で
はページ内のオフセットまたはアドレス社絶対変更され
ないようにする０ 本発明によるときけ、ダつのマツプ部を具え、・各マツ
プ部を４つの論理アドレス記憶域（ユーザーデータ、シ
ステムデータ、ユーザーコードおよびシステムコード）
の１つに対応させている。 仁のように論理アドレスをｑつの異なる個別の記憶域に
分離させることは種々の利便を与える。 すなわち、この分離はプログラムをデータから隔離して
プログラムが給体変更されないようにすることを保証し
ているはか、システムプログラムおよびデータをユーザ
ープログラムおよびデータから隔離してオペレーティン
グシステムをユーザーエラーから保護している。 ダつのマツプ部は以下のとおりである０マツプ０−−−
−−ユーザーデータマツプ、種々のユーザーデータ記憶
域に対するすべてのアドレスはこのユーザーデータマツ
プを介して翻訳されるＯマツプ／−−−−−システムデ
ータマツプ、システムデータマツプ社ユーザーデータマ
ツプと同じであるが、そのはかＶＯチャネル、プロセッ
サ間母線ハンドリングマイクロプロゲラ大、または割込
ハンドリングマイクロプログラムのψずれかによるメモ
リー参照のすべてがこのマツプを規制する。 システムデータマツプは１６ビツトアドレスワードを介
してのみすべての物理的メモリーに対するチャネルアク
セスを与える〇 マツプＪ−−−−−ユーザーフードマツプ、コのマツプ
は使用中ユーザープログラムを定義し、すべＴ１７）Ｌ
−ザー命令および固定データはこのユーザーコードマツ
プを介して得られる。 マツプＪ−−−−−システムコードマツプ、このマツプ
祉オペレーティングシステムプログラムを定義する。す
べてのオペレーティングシステム命令および固定データ
はこのシステムコードマツプを介して得られる。 各マツプ部は、各論理アドレス記憶域内の６１１のペー
ジに対応するｔｏのエントリーを有し、各エントリーは
次の情報を含ｂ０すなわち、（１）物理的ページ番号欄
（Ｏないし２５ｊの値を有する）０ （２）マツプエントリー用の奇数パリティビット マツ
プエントリーに書込みが行われる都度、マツブ論理部に
よりパリティビットが生成される〇（３）基準ヒストリ
ー欄 基準ヒストリー欄に基準ビットを含み、当該マツ
プエントリーに対応するページを使廟するごとに基準ビ
ットの高位ビットを７１ ／ ｌにセットする。 （４）ダーティピット ダーティビットは対応するメモ
リーページに書込みアクセスがなされたとき１１１にセ
ットされる０ 基準ビットおよびダーティビット社オーバーレイのため
のページの選択を支援するため、オペレーティングシス
テムの記憶管理者機能により使用される◎またダーティ
ピットは補助メモリーに対する不必要なデータページの
交換を避ける方法を与える。 （５）アブセントビット アブセントビットは％ゝ−ジ
が主メモリーにないことを報知（フラッグ］するため、
始めにオペレーティングシステムにより１１′にセット
される。アブセントビットが１１′にセットされたペー
ジにアクセスが行われた場合は、オペレーティングシス
テムページ障害割込みハンドラーへの割込みが起り、オ
ペレーティングシステム仮想メモリー管理機能を作動さ
せる。またアブセントピッｂは保護機構としても使用さ
れ、コードまたはデータ用の論理アドレス記憶域の範囲
をこえたプログラムにより誤ったアクセスが行われるこ
とを防止する。 オペレーティングシステムはマツプに関連して３つの命
令を使用する。これらの命令はＳＭＡＰ 。 ＲＭＡＰおよびＡＭＡＰである一０ ＳＷＡＰ（セント°マツプエントリー）命令は、マツプ
エントリーにデータを挿入させるためのもので、オペレ
ーティングシステムの記憶管理者機能により使用される
。この命令には、マツプエントリーアドレスを挿入すべ
きデータの２つのパラメータを必要とする。 ＨＭＡＰ （リーｒマツプエンｂリー）命令はマツプエ
ントリーを読取るための命令で、オペレーティングシス
テムの記憶管理者機能によ抄使用される。この命令には
１つのパラメータ、すなわちマツプエントリーアドレス
を必要とし、命令により戻された結果がマツプエントリ
ーの内容となるＯＡＭＡＰ （エージマップエント号−
］命令は、マツプエントリーの基準ヒストリー橢を１位
置だけ右にシフトさせるための命令である。この命令は
オーバーレイ用のページの選択にあたっての一助として
の基準ヒストリー情報を保持するため、オペレーティン
グシステムの記憶管理者機能により使用される。 アブセントビットにより与えられるページ障害割込みは
、現在主メモリー内にないページに対して照会が行われ
たとき、あるいけ、プログラムまたはそのデータの論理
アドレススペースの部分以外のページに対して照会が行
われたときに起り、ページ障害が検出された際、オペレ
ーティングシステムベージ障書割込みハンドラーに対し
て割込みが起る。 ページ障害割込シーケンスは次や事象（イベント］を含
む０すなわち、 Ｌ 物理的メモリーにないページに対してアドレス照会
がなされる（アブセントビット＝′ｌ′）。 ｚ ページ障害割込みが起る０割込ハンドラーマイクロ
コードはオペレーティングシステムにより既知のメモリ
ー記憶場所にマツプ番号および論理ページ番号を表示す
る割込みパラメータを置く。次に、メモリーの割込スタ
ックマーカー内に現在の環境を保存する。 ＆ ページ障害割込みハンドラーは次のことを実行する
。すなわち、プログラムの論理アドレススペースの範囲
をこえた照会によりページ障害が生じた場合には、誤り
状態でプログラムを終了させる。これに反して、論理的
ページが物理的主メモリー内になく、補助メモリー内に
あることによりページ障害が生じた場合に社、オペレー
ティングシステムプロセスは欠如していたページを補助
メモリー（通常はディスク］から主メモリー内の使用可
能なページに読出し、そノ物理的ヘージ情報とゼロアブ
セントビットをマツプエンミリ−に挿入する。この記憶
管理機能が完了すると、ページ障害を起した環境は復旧
される。 本 前にページ障害を生じた命令を再び実行するＯこの
場合には、論理ページのマツプエントリー内のアブセン
トビットは１６１にセットされているので、ページ障害
は起らず、ページアドレスは補助メモリーから読出され
たばかりの物理的ページに翻訳し、命令は勢子する。 前述のようにＩ１０チャネル社それ自体のボート部を介
してメモリーにアクセスするＯ ＶＯチャネルによるメモリーとの間のデータの転送はシ
ステムデータマツプを介して行う０すなわち、Ｘ７’Ｏ
’ｆヤネルにより与えられる１６ビツト論理アドレスは
システムデータマツプにより／Ｆｌビットの物理的アド
レスに翻訳するＯ かくすれば、マツピング機構は、そのアドレスカウンタ
が通常許容するよりも多い物理的メモリーのワードに対
する′工１０アクセスを可能にするＯ本発明実施例にお
いて社、マツプを通すことにより１６ビツトの論理アド
レスで物理的メモリー（／Ｉビットアドレス用）のλ４
２ 、 ／＄１ワードにア・クセスすることができる。 この場合、余分のアドレス情報（物理的ページ情報）は
マツプ内に置き、各しＯ転送が始まる前にオペシーテイ
ングシステムにより供給されるようにする。 また、後述の説明により明らかなように、本発明による
とき社、〃ビットの物理的アドレスに容易に拡張する仁
とができる。 第３４Ｉ図はプロセッサモジュール３３のメモリー１０
７の詳ａｌｌを示すほか、メモリー１０７と当該プロセ
ッサモジュールのＣＰ…ｌＯ５およびＩ１０チャネル１
０９との間の接続の状態を示す〇 第３４１図に示すようにメモリーシステム１０７はＣＰ
Ｕ １０！および１１０チヤネルｔｏｑ用のメモリー１
０７に対するアクセスポート部を具え、ＶＯチャネル１
０９をＣＰＵ １０３を介してメモリーにアクセスさせ
る必要性を除失している。 また、メモリー１０７は物理的メモリーモジュール４！
０３に対するアクセスの開始と終了の制御を行うためマ
ツプメモリー制御論理部ｇｏｔを含む０また、メモリー
１０７は、メモリーに書込むべき・データを供給し、か
つメモリーから読出したデータを保持するためのレジス
タを有するデータ径路部ｔｉｏｓを具える。第３ＩＩ図
に記号で表示した上記レジスタの詳細については後述す
る。 さらに、メモリー１０７１１７７１部１１０７を含む。 前記マツプ部ＩＩｏ７ ｌｌ１ＣＰＵおよびチャネルの
双方よりの論理アドレスレジスタとマツプ記憶部ｑｏｑ
ヲ含み、前記マツプ記憶部から物理的ページ番号を得
るようにしている。 マツプ部４１０７はプロセッサメモリーアドレス（ＰＭ
Ａ）レジスタ４’／／およびチャネルメモリーアドレス
（ＣＭＡ）レジスタ／２９を含み、これら２つのレジス
タをアドレスセレクタ（＆５ＥＬ） Ｉｔｓに接続する
。 アドレスカウンタタｌｊは論理ページアドレス母＠＄／
りを介してマツプｌｌ０９に接続するほか、ページオフ
セット母線４１１９を介して直接メモリーに接続する。 母４１４！／７およびダ／９の近傍に数字ｊおよびｌＯ
で示すように、論理ページアドレス毎繰り１７は物理的
ページ番号への翻訳のためマツプ４Ｉ０９に附してｔつ
の高位ビットを伝送し、ページオフセット母線ダ／９社
アドレスセレクタｑｌｊよりのＩＩのページアドレスの
うち１０の低位ビットをメモリーモジュールダ０３に伝
送する。 出力母線４！２１はモジュール４！０３に物理的ページ
アドレスを供給する。この出力器４１＋２／ Ｆｉ物理
的ページのアドレス用として翻訳された１つの高位ビッ
トを含む。 データ径路部１ＩｏｓはＳりのレジスタ、すなわち、プ
ロセッサメモリーデータ（ＰＭＤ）レジスタｌＩ２３、
チャネルメモリーデータ（ＯＭＤ）レジスタＩｌｌ！
、次命令（ＮＩ）レジスタ４Ｉ３／ 、メモリーデータ
（ＭＤ）レジスタタ３３およびチャネルデータ（ＣＤ）
レジスタ／２３を含む。 ＰＭＤレジスタおよびＯＭＤレジスタの出力はこれらを
データセレクタタ２７に供給する０このデータセレクタ
はモジュール４！０３内のメモリーに書込むべきデータ
を供給するための出力器１ｊｆ ４Ｉ２９を有するＯ メモリーモジュール４０３の１つから読出されたデータ
は母線１Ｉ３７を介して３つのデータレジスタＮＩ 、
ＭＤおよびＣＤの１つに読取られるようにする。 第３４図に示すように、マツプメモリー制御論理部ｌＯ
ｌは母線１３９を介して各メモリーモジュールダ０３と
も接続する。母＄ Ｉ３９は読取りまたは書込み動作を
開始させるコマンドライン、メモリーモジュールよりの
終了信号、ならびに誤り表示信号または誤りフラッグ信
号を含む０ 第３５図において、マツプ部４！０７けマツプ″ダ０９
のほか、マツプベージレジスタダｌ／ 、マツプ出力ラ
ッチ回路ｌｌｌｌ３、マツプメモリーデータ（ＭＩＤ
）レジスタ＄１．マツプデータセレクタ４！４１７ 、
マツプパリティ発生器ダダ９、マツプパリティ検出器ｑ
ｓｔ 。 基準ビット論理部りＩ３およびダーティビット論理部４
ＩＳＳを含む０ 第３Ｓ図には、制御信号ラインｌｊ７を介してマツプメ
モリー制御論理部４１０／をマツプ部１０７と関連させ
る状況を示しであるＯ マツプメモリー制御論理部りｏｌはレジスタのローディ
ングおよびセレクタによるレジスタのＴｈ択を制御し、
マツプ欠如およびパリティ誤り出力との関連でメモリー
モジュール１ＩＯ３の作動の開始を制御し、さらに、第
３Ｓ図に記号で示したページ障害割込信号およびマツプ
パリティ誤り割込信号のような割込信号をｃｐｔｙ ｉ
ｏｓに供給する。これらの詳細については後述する。 本発明実施例の一合、第３４１図および第３Ｓ図に示す
メモリーシステムにお−ては、ｔビットの物理的ページ
アドレス欄とｌθビットのページオフセットを使用し、
これらを組合せて合計ｎｒビットを与えるようにしてい
る。前述のように、第３グ図および第３Ｓ図に示す母線
実の括弧を付してない数字ｇ。 １０ 、Ｉ２ ＃ Ｉ３ 、 ／ｌおよび／Ｉ ＃：ｔ
ｔｒビットの本発明実施例に関するものであるが、メモ
リーシステムはこれヲｌＯヒツトの物理的ページアドレ
スヲモった〃ビットの実施例に容易に拡張することがで
き、これを第３ｊ図の同−母線上に括弧を付した数字（
ｌの。 （Ｉ２） ｅ Ｃｉ４り 、 （Ｉ３） ｅ （Ｉ４）
および（２Ｄ）で表示しである。 第３６図はダつの異なる個別アドレス記憶域ｅｓｑ 。 １／ 、 ｌＩ４３およびダ６ｊに分割した論理メモリ
ーの構成を示す。これら４つの論理アドレス記憶域はユ
ーザーデータ記憶域ｔｉｓｑ 、システムデータ記憶域
ｑｔｔ、ユーザーフード記憶域４Ｉ６３およびシステム
コード記憶域ｑｔｓである。 また、第３６図は論理アドレス記憶域に対応する１つの
マツプ部を示す。 このように、ユーザーデータマツプ部４Ｉ６７は論理ユ
ーザーデータアドレス記憶域ｆ５９に対応し、システム
データマツプ部り６９は論理システムデータアドレス記
憶域４Ｉ４／に対応し、ユーザーコードＹ ラフ部ｌＩ
７／ Ｆｉ 論理ユーザーコードアドレス記憶域４Ｉ６
３に対応し、また、システムフードマツプ部ｌＩ７．？
は論理システムコードアドレス記憶域１ｊに対応する。 また、第３６図に示すように、各マツプ部は６４！の論
理ページエントリー（ページＯないしぺ・−シロ３）を
有し、各マツプエンド・リーは図に拡大図で示すような
Ｉ４のビットを有する。 第３６図示マツプエントリーに関連して記号で表示した
ように、各マツプエントリーはｌＯビットの物理的ペー
ジ番号欄、単一パリティピッ）Ｐ、Ｊつの基準ピッ）Ｒ
，Ｓ 、Ｔを含む基準ヒストリー欄、単一ダーティビッ
トおよび単一アブセントビットＡを含も。 ｌθの高位ビットにより与えられる物理的ページ番号欄
は、プログラムにより要求された論理ページに対応する
物理的ページ番号を与える。 パリティビットＰは常−に奇数パリティとして生成すれ
、マツプエントリー内容にデータ完全チェックを与える
。 基準ヒストリー欄ビットＲ，ＳおよびＴは、もつとも新
しい時期にオーバーレイ用として使用したページを選択
するための基準ヒストリー情報を保持するためオペレー
ティングシステムの記憶管理者機能により使用される。 Ｒビットは当該論理ページに対する読取りまたは書込み
操作が行われる都度、′ｌ′にセットされる。 ＳビットおよびＴビットはＡＭＡＰ （エージマツプエ
ントリー）命令により操作される記憶ビットである。 ダーティビットＤは当該論理ページへの書込みアクセス
により７１ ／ Ｉにセットされ、データページが補助
メモリーから最後に読出されて以来変更されたかどうか
を決定するため、オペレーティングシステムにより使用
されるＯ アブセントビットＡはオペレーティングシステムにより
１１１にセットされ、主メモリー内にはなく補助メモリ
ー内にある論理ページを報知するか、あるいは当該ユー
ザーの論理アドレス記憶域の範囲外のページを報知する
ためオペレーティングシステムにより使用される。 第３６図に示すマツプエントリー用の２つの高位ビット
は図示の実施例においては使用しておらず、〃ビットの
完全な物理的アドレス指定を使用する場合ニこれら２つ
の高位ビットを使用スル。 前述のように、オペレーティングシステムはマツプに関
し３つの命令、すなわち、ＳＭＡＰ、ＲＭＡＰ ＆よび
１ＮＡＰ命令を使用する０ ８ＷＡＰ命令は、第３図に示すように、マツプエントリ
ー内にデータを挿入するため、オペレーティングシステ
ムの記憶管理者機能により使用される０上記の５ＷＡＰ
命令は％ ＣＰＵ ｔｏｓ内のマイクロプログラムｔｉ
ｓ （第１２図〕により行われる０マイクロプログラム
／／３Ｆｉマツプメモリ一制御論理部ダ０／ （第３Ｉ
Ｉ図参照］とともに作動して、まず最初に（第１命令パ
ラメータとともに）マツプ４１０９内の記憶場所を選択
し、次於て第２命令パラメータ、すなわち、新しいマツ
プエントリーデータを当該記憶場所に挿入する０ 第３Ｓ図において、作動シーケンスの最初のステップで
は、マイクロプログラムｌｌｊによりプロセッサメモリ
ーデータ（ＰＭＤ ）レジスタタ２３内に新しいマツプ
エントリーデータがロードされる。 シーケンスの次のステップにおいては、マツプ選択用の
２つの高位ビットを含むマツプアドレスがプロセッサメ
モリーアドレス（ＰＭＡ）レジスタダ／ｌにロードされ
る。゛ この時点においては、マツプエントリーアドレスと挿入
すべきデータを含む２つの命令パラメータは、それぞれ
関連のレジスタ４Ｉ／／およびり２３内にロードされて
いる。 次にＣＰＵ １０ｊ内のマイクロプログラム／／には、
マツプメモリー制御論理部ｌＩＯ／のマツプ書込操作シ
ーケンスを開始きせる。この場合、マツプ書込操作シー
ケンスは任意の先行する記憶操作が終了した後に開始さ
れるようにする。 作動シーケンスにおける上述の各ステップはすべてマイ
クロプログラム（ファームウェア］により行う。 ５ＮＡＰ命令の残りの操作はマツプメモリー制御論理部
の制御のもとに行うようにする。したがって残りの操作
はすべてハードウェアにより自動的に行われることにな
る。 マツプ書込み操作シーケンスにおいて、マツプアドレス
はＰＭ＆レジスタからアドレスセレクタ１１１ｇを介し
、母１ｌｊ４Ｉ／７を経由してマツプ４Ｉ０９に供給さ
れる。この操作においては、１つの高位ピッ・ト（マツ
プ選択およびマツプアドレス）のみが使用される。 ２つの高位ビットはマツプのｍ択一−−ｔなりち、ユー
ザーデータか、システムデータか、ユーザーコードか、
またはシステムコードかを規定するＯアドレスセレクタ
（ＡＳＥＬ） ｌＩ＃よりの論理アドレス母線のｌＯの
低位ビット（これらのビットはメモリー読出しまたは書
込みアクセスのためのページ内のオフセットである）は
この操作においては使用されない。 上述のようにマツプにアドレス指定が行われている場合
には、マツプデータセレクタ９ＩＩ７を介してＰＭＤレ
ジスタｌＩ２３からマツプパリティ発生器およびマツプ
４Ｉｏｑに新しいマツプデータが伝送される。マツプパ
リティ発生器は新しいマツプデータ上の奇１パリティを
計算し、このパリティビットをマツプに供給する。 この時点において、マツプメモリー制御論理部ｐｏｔ
Ｆｉマツプ書込みストローブ信号を発生し、第３ｊ図に
符号数字４Ｅ５７で示すラインの１つを介してこれをマ
ツブタ０９に供給し、かくして母線４！１７上の論理ペ
ージアドレスにより選択された特定マツプエントリーに
おいて、選択マツプ部に新しいデータとパリティを書込
ませ、かくしてＳＭＡＰ命令シーケンスを終了する。 この５ＷＡＰ命令の終了時には、適正なマツプ部が選択
され、当該マツプ部について特定の論理的ページエント
リーが選択され、データおよび計算された奇数パリティ
がマツプに供給され、そのデータはマツプ書込みストロ
ーブ信号により所望のマツプエントリーに書込まれてい
ることになる。 セットマツプ（５ＷＡＰ ）命令は、必要に応じテ４（
つの各マツプ部内の各論理ページエントリーを始動させ
るためオペレーティングシステムによって使用される命
令であるＯ したがって、５ＷＡＰ命令の１つの用途は補助メモリー
からのページの交換がなされた後、論理的ページ番号を
物理的ページ番号に翻訳するため、論理ページに対して
物理的ページアドレスを挿入することである０ また５ＷＡＰ命令の他の用途は、補助メモリーにスワッ
プアウトされた論理ページ用のアブセントヒツトをオン
にセットすることである。 リードマツプ（ＨＭＡＰ）命令は、マツプエントリーデ
ータを調べるため、オペレーティングシステムの記憶管
理者機能により使用される〇 このＲＭＡＰ命令においては、ＣＰＵ １０！内のマイ
クロプログラムｌｌｊはマツプメモリーｍ御ｍ理部４Ｉ
Ｏ／とともに作動して命令パラメータとともＩＣマツブ
タ０９内の記憶場所を選択し、当該マツプエントリーの
内容の結果としてレジスタスタック／／２（第ｔｘｆｊ
ｆ）参照）に復帰させる。 第３Ｓ図において、リードマツプ（ＲＭＡＰ）命令の作
動時には、マイクロプログラム／／３はマツプ選択用の
２つの高位ビットを含むマツプアドレスをＰＭ＆レジス
タｌｌｌにロードした後、マツプメモリー制御論理部４
！ｏｔのマツプ読取り操作シーケンスを開始させる。 この場合、このシーケンスはハードウェファにより実行
される。また、このシーケンスにおいて、マツプアドレ
スはＰＭ＆レジスタＩＩＩ／からアドレスセレクタＩＩ
ｔＳを介してマツプＩＩｏｑに伝送される。 その作動においても、マツプ選択およびページアドレス
ビットのみが使用される。 選択されたマツプエントリーの内容はマツブタ０９から
マツプパリティ検出器ｌＩ５／ （第３Ｓ図参照）およ
びマツプ出力ラッチ回路ダ４！３に伝送される０マツプ
パリテイ検出器ＩＩＳ／にマツプエントリーよりのパリ
ティビットをデータに関して計算された奇数パリティと
比較する。 かくして、パリティが正しくない場合には、マツプアド
レスはマツプページレジスタ４！ＩＩｌにロードされ、
マツプパリティ誤り信号により、ＣＰＵ１０Ｓに対して
パリティ誤り割込みを発生させる誤りフラッグ（標識）
をセットする０ これに反して、パリティが正しい場合には、マツプ出力
ラッチ回路ｌり３からマツプメモリーデータ（ＭＩＤ
）レジスタＩＩｕｓにマツプエントリーデータがロード
される。 最後に、ＲＭＡＰ命令マイクロプログラムはマツプメモ
リーデータ（ＭＩＤ ）レジスタスタックのブータラ命
令の結果としてレジスタスタック／／２ （第１２図参
照）に戻す。 かくしてリードマツプ（ＲＭＡＰ）命令の終りには、適
正なマツプ部が選択され、当該マツプ部の特定論理ペー
ジエントリーが選択され、また当該マツプエントリーの
内容がマツプから読出され、命令の結果としてＣＰＵの
レジスタスタッタに戻されることになる。 ＲＭＡＰ命令の用途としては次のものがある。 すなわち、リードマツプ（ＨＭＡＰ）命令の主要な機能
は、オペレーティングシステムにマツプエントリー（ｌ
ｆｓ ３６ 図示マツプエントリーフォーマット参照〕
の基準ヒストリー欄およびダーティビットを調べさせ、
オーバーレイ用のページを決定することである（後述の
作動説明を参照のこと）。 また、リードマツプ（ＲＭＡＰ）命令は、マツプ記憶が
正しく機能しているかどうかを決定するための診断用と
しても使用きれる。 エージマツプ（ＡＭＡＰ）命令は有用な基準エントリー
情報をマツプ内に保持するため、オペレーティングシス
テムの記憶管理者機能により使用される。この基準ヒス
トリー情報は、当該マツプ部における各ページ障害側込
みの発生後標準的に′古くなった１７７１部内のマツプ
エントリー（ｆ８３＆図示マツプエントリーフォーマッ
トのＲ，ＳおよびＴビット）Ｋよシマツブ内に保持され
る。 このＡＭＡＰ命令はエージされるべきマツプ記憶ｓ所を
規定するマツプアドレスの単一パラメータを有する。 ｘ −シｖツブ（ＡＭＡＰ） 命令の作動時において、
ＣＰＵ １０！ 内のマイクロプログラムｔｔｓｌｒｉ
命令マツプアドレスパラメータとともにマツプ記憶場所
を選択し、ＲＭＡＰ命令の場合と同様にマツプアドレス
パラメータをＰＭＡレジスタにロードする。 この時点においてマツプメモリーＩＩＪａ１論理部りＯ
ｌのマツプ読取り作動シーケンスが始動する０このシー
ケン不は前述のＲ）［ＡＰ命−令の場合と同じように進
行する０ マイクロプログラム／／！ （第１２ｍ ） ＃ｉＭＭ
Ｄレジを読取って、基準ヒストリー橢（第３６図のＲ，
ＳおよびＴピッ） 、１０ 、 ／／および／２ ）を
抽出し、この欄を右に１位置だｉシフトさせて再挿入し
、新しいマツプエントリーデータを形成せしめる。かく
して−ＯがＲビットに入り、ＲぎットはＳビットにシフ
トされ、Ｓビット＃ｉＴビットにシフトされて、古−Ｔ
ビットはなくなることになる。 ここで、マイクロプログラム／１ｊＦｉ変更されたマツ
プエントリーを有することになり、この新し一データを
ＰＭＤレジスタ４！コ３（あ３４１ｆＱ）にロードし、
５Ｍ１Ｐシーケンスの場合と同様に選択されたマツプエ
ントリーに新し−マツプエントリーデータを書込み、か
くしてＡＭＡＰ命令を終了する。 かくして、エージマツプｎＭｉｐｔ命令の結果、マツプ
エントリーがマツプから読取られ、その基準ヒストリー
欄はシフトされ、またかくして変更されたエントリーは
選択されたマツプ記憶場所に再挿入されることになる。 前述のように、関連の論理的ページに対する任意のメモ
リーレファレンス（参照］によりＲビットはｌにセット
される。したがって、このビットがｌの場合は、最後の
セットマツプ（ＳＷＡＰ）作動命令また社エージマツプ
（ＡＭＡＰ）作動命令以来このページが使用されている
ことを示すことになる〇エージマツプ（ＡＭＡＰ ）命
令に関連して行われるこのＲビットのセツティングは、
マツプの基準ヒストリー欄内の情報の使用頻度を維持す
る手段を与える。 所定マツプ内のすべてのマツプエントリーの基準ヒスト
リー欄は、通常ページ障害割込み後にエージされる（古
くなる）Ｏしたがって、マツプエントリー内の３ビツト
の基準欄の値は′、前の３つのページ障害割込み以来の
アクセス頻度を表わすことになる。 例えば、−通値７（３つの全基準ビットが一／にセット
）は進行中のページ障害割込み間の各インターバルにお
けるアクセスを示すＯ また、基準ヒストリー欄内の一通値ダ（Ｒビットがｌに
、ＳビットおよびＴビットがＯＫ上セツトは、最後のペ
ージ障害割込み以来のインターバルにおけるアクセスを
示し、最も新しいページ障害割込みより以前のインター
バルにはアクセスがないことを示す０ 最後の例として、３ビツト基準欄内の２進値Ｏは、当該
論理ページが最後の３つのページ障害割込み以来の３つ
のインターバルのいずれにおψても゛アクセスされなか
ったことを示す。 このように、３ビツト基準ヒストリー欄により表わされ
る２進数が大きズなるにしたがって、当該ページへの最
近のアクセス頻度が高ψことになる〇 この基準ヒストリー情報は、オーバーレイ用のページを
選択する必要があるとき、最近においてはとんと使用さ
れていなかったページを識別しうるよう維持される。最
近において数多にアクセスされなかったページは、その
傾向を続ける可能性が伜＜、また、したがってこのよう
なページはオーバーレイされた後、メモリーに戻す（ス
ワップバックする〕必要はないものと考えられるＯこの
使用頻度経歴（ヒストリー］は、オーバーレイ用として
数多に使用されたことのないページを選択して補助メモ
リーとの間のページ交換を最少とし、効率的な仮想メモ
リーシステムを実現させるため、オペレーティングシス
テムの記憶管理者機能により使用される◇ 前述のように、メモリーｔ！ ＣＰＵまたはしＯシステ
ムによりアクセス可能とする。 以下、ＣＰＵメモリーアクセスシーケンス中におけるメ
モリーシステムおよびマツプの作動につき説明する。ア
クセスシーケンスは、例えばメモリーよりの命令の読取
り、データの読取りまたはデータの書込みのような種々
のＣＰＵメモリーアクセスに対して同様である。 ＣＰＵメモリーアクセスシーケンスは、ＣＰＵマイクロ
プログラム／／Ｓまたは（３ＰＵ命令取出し論理部のい
ずれかにより始動されるようにするＯいずれの場合にも
、ＣＰＵ １０Ｓ Ｆｉ ｌｌビットの論理アドレスを
ＤＭＡレジスタ４！／／にロードし、マツプメモリー制
御論理部９０／のデータ読取り、デ、−夕書込みまたは
命令読取り作動シーケンスを開始させるＯＩＩｌｌビッ
ト理アドレスＦｉ２つの高位の論理アドレススペース選
択ビットと当該論理アドレススペース内の記憶場所を規
定するｌ乙の低位ビットとにより構成する。２つの選択
ビットは（３ＰＵマイクロプログラムｌｌｊにより規定
することもでき、命令（Ｉ）および環境（Ｅ）レジスタ
の障害にもとづき、ＣＰＵ内において自動的に生成させ
ることもできる０また、ｌｌビットの論理アドレスは、
２つの高位の論理アドレス選択ビツート以外に、選択さ
れたマツプ内の論理ページを規定するｔつのビットと、
選択されたマツプにおけるページ内のオフセットを規定
する１０の低位ビットとを含むＯマツプメモリー制御論
理部ｌｌＯ／ ＩＤ ｆ −夕読取り、データ書込みま
たは命令読取り作動シーケンスにおいて社、先行するマ
ツプまたはメモリー動作が終了した後、ＰＭ＆レジスタ
Ｑ／／ （第３４！Ｊ ）内の７ｇビットアドレスがア
ドレスセレクタ４１！／！ｒを介して母線ダ１７および
ダ／９ （第３１図および第３Ｓ図参照ンに伝送される
。 母線ａｔ９ ＃ｆアドレスのページオフセット部分を伝
送する。このアドレスページオフセラ） 部分ｔｆ母線
ＩＩ／９を介して物理的メモリーモジュールｌＩ０！（
第３を図）に直接伝送されるようにする。 母線ダ１７は論理ページアドレス部分くこれハ物理的ペ
ージアドレスに翻訳する必要がある】をマツブダ０９に
伝送する。 論理ページアドレスにより選択されたマツプエントリー
社マツプ・４１０９よりマツプメモリー制御論理部（第
３ＩＩ図）、マツプパリティ検出器４１１／ （＆３５
図）およびマツプ出力ラッチ回路ＩＩダ３に読出される
。 アブセントビットがｌの場合は、論理ヘーシアドレスは
マツプページレジスタ１Ｉ４４／にロードされて、ペー
ジ障害割込信号をｃｐｕ ｉｏｓに伝送し、マツプメモ
リー制御論理部４１０／はメモリーアクセスシーケンス
を終了する。 同様に、パリチー検出器ダｊｌがマツプエントリー内の
正しくないパリティを検出した場合は、マツプページレ
ジスタ４ＩＩＩ／に論理ページアドレスが・ロードされ
て、ＣＰＵにマツプパリティ誤り信号が伝送され、メモ
リーアクセスシーケンスを終了するＯ これに反して、誤りがなψ場合ｔ／ｃは、物理的アドレ
スがマツプ出力ラッチ回路４１１７３および母線ダコｌ
を介して物理的メモリーモジュール４ＩＯ３Ｋ 伝送さ
れて、マツプメモリー制御論理部４Ｉｏｉから母線１Ｉ
３９を介して選択されたメモリーモジュールダ０３に読
取りまたは書込み操作を行わせるための命令を送出する
０ ＣＰＵ書込み操作においては、書込むべきデータヲＰＭ
Ｄレジスタ１１２３からデータセレクタタ２７を介して
母線４１２９によりメそリーモジュールに伝送するよう
にする。 メモリーモジュールが読取りまた社書込み動作を実行し
ている間に、マツプメモリー制御論理部ＩＩＯ／ １ｉ
マツプエントリーデータを変更し、再書込みさせる〇 マツプエントリーデータはパリティビットＰまたは基準
ビットＲなしに、マツプ出力ラッチ回路ダダ３からダー
ティビット論理部ａＳＳ （第３１０およびマツプデー
タセレクタ４ＩＩＩ７に伝送するようにする。 この操作において、マツプエントリーの物理的ページ欄
（第３６図の右側下方部に拡大図で示す）０基準欄のＳ
ビットおよびＴビット、ならびにアブセントビットは常
に変更されることなく、再書込み式れる。 ＣＰＵデータ書込み動作が行われている場合にはマツプ
データセレクタに供給されるダーティビットＤは、ダー
ティビット論理部りＳｓによりＩにセットされる。さも
なφと、ダーティビットは変更されない。 基準ビット論理部４Ｉ３３によりマツプデータセレクタ
に供給される基準ビットＲｔｉ読取りまたは書込み操作
のいずれかにおいてｌにセットされるようにする。 前述のように、物理的ページ欄ならびにＳ、ＴおよびＡ
ピットは変更されない。 マツプデータセレクタｌ＄７＃ｆこの新しいマツプデー
タをパリティ発生器４１１Ｉ９およびマツプ１１０９に
供給し、前記パリティ発生器４１９ （第３ｓ図参照）
により新しいデータから奇数パリティビットＰを生ぜし
める。 次いで、マツプメモリー制御論理部μ０／よりのマツプ
書込みストローブ信号は、論理ページアドレス母ＩＩ！
ｌｌｌ１７により選択されたマツプエントリー内に新し
いデータとパリティの書込みを行わせる。 カくシて論理ページはマツプエントリーヲ介シて翻訳さ
れ、更新された一パリティビット、基準ビットおよびダ
ーティビットで再書込みが行われたことになる。 物理的メモリーモジュールｌＩＯ３がその読取りまたは
書込み操作を終了したときは、モジュール１Ｉ０３から
母＠１０９（、第３４Ｉ図参照）を介してマツプメモリ
ー制御論理部ｑｏｔに終了信号を送出する。 読取り操作においては、メモリーモジュールダ０３は母
＠１１３７（第３グ図）に記憶データをゲートさせる。 データ読取り作動シーケンスにお−ては、デー０夕ＣＰ
Ｕ／ｌによる使用のためＭＤレジスタｑ３３（第３グ図
）内にロードされるようにする。 命令読出し作動シーケンスにおいては、ＣＰＵ１０！に
よる後続の実行のため、データはＩＩレジスタｔＩ３／
（第３１図）内にロードされるようにする。 データ読取り、データ書込みおよび命令読出しについて
のＣＰＵメモリーアクセスは上述のようにして終了する
。 データ読取りまたはデータ書込みのためのＩ１０チャネ
ルによるメモリーへのアクセスは、次の点ヲ除ケば、前
述のＣＰＵメモリーアクセスの場合と同様である。 論理アドレスｔ４えるため、チャネルメモリーアドレス
（ＣＩＡ）レジスタ１２９（第３４Ｉ図）を使用スる。 このレジスタは常時システムデータマツプ％９（第３Ｓ
図参照）を規定する。 また、書込み作動においてメモリーにデータを供給する
ため、チャネルメモリーデータ（ＯＭＤ）レジスタｔｔ
２ｇ （第３グ図）を使用し、読出し作動においてメモ
リーからデータを受信するため、チャネルデータ（ＣＤ
）レジスタ１２３（第３参図）を使用する。 工１０チャネル１０９のメモリーアクセスの場合、アク
セスは常にメモリーよりのデータ読出しアクセスまたは
メモリーへのデータ書込みアクセスで、ＣＰＵアクセス
の場合のような命令読取りアクセスはない。 さらに、メモリーへのＶＯチャネルアクセスの場合は、
マツプパリティおよびオフセラＦ状態が生じた場合、Ｉ
１０チャネル１０９に対してマツプパリティおよびアブ
セント状態が伝送される。 前にある程度触れたように、メモリーモジュールＩＩ０
！用としては、半導体メモリーまたはコアメモリーのい
ずれをも使用することができる。 メモリーがコアメモリーの場合は、パリティ誤９検出シ
ステムにより誤り検出を行う。コアメモリーモジュール
用の誤り検出システムはすべての単一ビット誤９を検出
するのに適し、これには既知のパリティ誤り発生お上び
検出技術を使用することができるので、ここではコアメ
モリーの詳細については説明を省略することにする。 半導体メモリーの場合の障害の起りうる確率は、誤り検
出および訂正システムを正当化するに充分な程大きい。 したがって、本発明においては７６ビツトの各データワ
ードに対してｔビットのチェック欄を共同作動させるよ
うな誤り検出および訂正システムを提供するようにして
いる。第１図ないし第＆／図および関連の表／ （、後
掲）は、メモリーモジュール４１０３を半導体メモリー
により構成した場合に使用する誤り検出および訂正シス
テムの詳細を示す。 本発明によるｔピットチェック欄誤り検出、訂正システ
ムは、以下に詳述するように、すべての単一ビット誤９
を検出し、訂正することができるほか、ナベてのダブル
ビット誤りを検出し、訂正することが可能である。さら
に、３ビット誤りまたはそれ以上の多ビット誤シのほと
んどすべてを検出することができる。 誤９検出および訂正システムについての本明細書の記述
は、半導体メモリーに関するものであるが、本誤９検出
、訂正システムは半導体メモリー°に限定されるもので
なく、任意のデータ記憶またはデータ伝送利用分野にも
有効である。 本発明誤り検出および訂正システムの重要な利点は、単
一ビット誤りを訂正できるだけでなく、単一ビット誤り
がなくなりた後、統一て起る可能性のある任意のダブル
ビット誤りをも高信頼度で検出できるという仁とである
。 したがうて、本発明誤り検出、訂正システムとともに作
動するマルチプロセッサシステムは、単一ビット障害許
容形であ一す、半導体メモリーの修理に都合のよい時期
まで、半導体メモリー内の単一ビット障害を保持したま
ま作動を続けさせることができる。 誤り検出および訂正システムにおいては、ノ１ミング距
離ダの体系的直線状−進コードを使用して−る。このコ
ードでは、各チェックビットは第３ｇ図に示すようにｌ
データビットの直線状組合せである。また、各データビ
ットは第３ｇ図に示すように、正確に３チエツクピツト
の構成素子である。 このワードの利点社、チェックビットによりデータビッ
トの均一なカバレージが得られるということである。 誤り検出および訂正システムは速い論理速度と遅いパー
ツカウントの組合せを支えるシンドロームデコーダを具
える。 要約すると、本発明誤り検出および訂正システムは、記
憶装置に書込まれ友各データワーげに６チエツクビツト
を付加するよう作動し、次いでメモリーからデータワー
ドを読出す場合、記憶ワードのチェック欄部分を用いて
、情報が記憶されてから後の当該ワード内における情報
の喪失を識別または検出する。 半導体メモリーの場合は、２つの情報喪失（誤９）機Ｗ
が考えられる。その１つは、メモリー装置による情報の
保持を永久に不可能にするようなメモリー装置のハード
障害であり、他の１つは電気的緒音により情報の過渡的
損失をもたらすようなソフト障害である。 誤り検出は、ｔビットシンドロームを生ずるチェックビ
ット比較器により行うようにする。シンドロームは記憶
されたワードから得られるチェック欄と、通常、記憶さ
れたワードから得られるデータ欄に対応するチェック欄
との間の差違である。 したがって、このシンドロームを分析（解読）して、誤
りが生じているかどうかを決定し、誤りが発生している
場合はどのような形式の訂正を必要とするかを決定する
。 単一データピット誤りの場合は、シンドロームデコーダ
出力によりデータビット補数器を作動させて、誤りのあ
るビットを反転させ、この訂正データを当該メモリーモ
ジュールの出力として供給するようにする。 シンドロームデコーダが多ビッシ誤りを表示する場合に
は、制御および誤りラインの１つを介してこの事実をマ
ツプメモリー制御部に連結し、ＣＰＵに対して割込みを
生じさせる。 第ｎ図において、メモリーモジュール４！０３はタイミ
ングおよび制御論理部４’７ｊおよび半導体記憶アレイ
タフ７を含む。記憶アレイｌｌ７７は、各々〃ピットの
３２，７６１ワードに対する一記憶を与える。各ワード
は第ｎ図に示すようＫ ｓ ｔｔビットデータ欄と６ビ
ツトチエツク欄とを含も。 生ＨＩＩｒｔ 、チェックピット比較器ＩＩｔ、ｔ、シ
ンドロームデコーダａｙｓおよびデータビット補数器４
１１７を含む。 また、メモリーモジュールｌＩＯ３は第ｎ図に示すよう
な信号およびデータ径路を介してシステムの残９０部分
にインターフェースさせるようにする。 これらの径路には、り２９（メモリーへのデータ母ｆｉ
）、１Ｊ９（マツプメモリー制御部４ＩＯ／への制御お
よび誤りライン）、４！／９および＃Ｊ／ （物理的ア
ドレス母線）ならびにり３７（メモリーよりのデータ母
線）を含む。前記の信号およびデータ径路は第３グ図に
も図示しである。 第ｎ図におψて、出力ラッチ回路４！７９の内容は母線
ｑｒｑを介してチェックピット比較器ｑｒｚおよびデー
タビット比較器４！１７の双方に伝送するようにする。 また、チェックピット比較器ｌｔ３の出力はシン１’
ａ −Ａ 母４Ｉ９９１を介してシンドロームデコーダ
４Ｉｙｓおよびタイミング・制御論理部＄７．ｔの双方
にこれを伝送する。 シンドロームデコーダ４！ｒ５の出力は母線ｑｑ３を介
してデータビット補数器１１１７に伝送する。 ま、た、シンドロームデコーダφｔｊの他の出力はライ
ン４！９ｊおよびｌｌ９７を介してタイミング・制御論
理部ダ７ｊに伝送するようにする。ラインｌｌ９３は５
ＩＮＧＬＥ ＥＲＲＯＲ信号すなわち単一ビット誤り（
訂正可能誤り）信号を伝送し、ライン＋９７はＭＵＬＴ
Ｉ−ＰＬＥ ＥＲＲＯＲ信号、すなわち多ビット誤り（
訂正不能誤り）信号を伝送する。 タイミング・制御論理部ｌｌ７ｊは制御母線１１９９を
介して半導体記憶アレイｌｌ７７および出力ラッチ回路
４Ｉ７９に制御信号を与える。 また、チェックビット発生器’ＩＩ／の出力は母線ＳＯ
１を介してこれを記憶アレイタフ７に伝送する。 第３１図において、チェックビット発生器ダＩ／は６つ
の個別のｔビットパリティツリーＳＯ３を含む。 また、第Ｊ９ｗｌｉに示すように、チェックビット比較
器ｕ３は６つの個別の６ビツトパリテイツリーｓｏｓを
含む。 さらに、第僧図に示すように、シンドロームデコーダｔ
ｉｅｓはデコーダ部ｊｏ７およびｔビットパリティツリ
ーｓｏｑを含も。 第ｎ図において、デフ−に部１０７およびｔビットパリ
ティツリー６０９の出力は、これらを符号数字ｊｌｌで
示す誤り識別論理部内で結合させる。 また、第４！／図に示すように、ビット補数器１３７は
７６個の排他的論理和ゲー） １１３を含む。 作動に際しては、１６ビツトデータワードが母線ｌ１２
９ ｆ介して記憶アレイ１Ｉ７７およびチェックビット
発生器ＩＩＩ／ （第４図参照）に供給される。 第３ｇ図において、チェックピット発生器ＩＩＩ／は６
つのｒビットパリティツリーＳＯ３によりｔチェックピ
ットＣＯないしＣ５を発生する。 また、第３ｇ図に示すように、図の最も左側に位置する
ｌビットパリティツリーＳＯ３は図の下側部分に示すＣ
Ｏに対する論理式で示すようなチェックビットゼロ（Ｃ
ｏ）を発生する。したがって、チェックビット（ＣＯ）
はデータビットｌないし１５のモジュロ−２和の補数で
ある。 また、他の一例として、チェックビットＣ３は、第３１
図の下側部分に示すωに対する論理式で示すように、ｔ
ビットパリティツリーＳＯ３により生成される。図に論
理式で示し、かつ図の上部の論理図に！ピットパリティ
ツリーと、対応するデータビットラインとの間の接続で
示すように、このチェックビットＪ （０３）はデータ
ビット０． ／、 ２゜４／、 ７．９．１０および／
２のモジュロ−２和である。 同様に、他の各チェックビットは第３ｇ図の上部に論理
図で示すように、ｔデータビットのモジュロ−２加算に
より生成される。 チェックビット発生器ｑｒｉにより生成した上記のｔチ
ェックビットとデータ母＄９１Ｉ２９を介して伝送され
る１６データピツトは、メモリー書込み作動を行うため
記憶ナドレスタ７７内の特定記憶場所にロードされる。 この場合、第ｎ図に示すように、６チエツクビツトと１
６データビツトはタイミング・制衛論理部ダ７Ｓおよび
物理的アダレス母＠ １１１９゜１１２／上の物理的ア
ドレス情報の制御のも−とに記憶アレイ１１７７にロー
ドされるようにする。 記憶アレイ４Ｉ７７ Ｋ記憶されたすべてのワードは同
じような方法で当該ワード用として生成された乙ヒツト
チェック欄を有する。このチェック欄は、記憶アレイ内
の当該記憶場所が読出し操作のため次にアクセスされる
ときまで、記憶されたワード。 とともに記憶アレイ１Ｉ７７内に保持される。 記憶アレイタフ７から特定のワード全読出そうとすると
きは、タイミング・制街論理部弘７ｓおよび物理的アド
レス母線４’／９．４！２／上のアドレスにより選択さ
れな記憶場所の内容全出力ラッチ回路ダ乃にロードさせ
るようにする。出力ラッチ回路１Ｉ７９は／６データピ
ツトとｔビットチェック欄を収納しうるようｎビットの
広さを有する。 １６データビツトおよび６ビツトチエツク欄は、出力ラ
ッチ回路１１２９から母１ＩＩ４＃？を介してチェック
ビット比較ｇ７ｇ ｔｔｒｓに伝送するようにする。 チェックビット比較器参ｔ３は、第１図に示すように、
ｔシンドロームビットｓｏないしｓ５を形成する。 各シンドロームビットはざデータビットおよび、 ｌ
チェックピットの入力を有する９ビツトパリテイツリー
ｊＯ５の出方で、対応して番号を付したチェックビット
に関係する。したがってチェックビットｏ＃：ｔシンド
ロームビットｏを計算するためにのみ使用され、チェッ
クビットｌはシンドロームピッ）／を計算するためにの
み使用される。以下これと同様とする。 一例として、シンドロームピッ） ０ （Ｓｏ） ｉｆ
第ｙｇの下側に論理式で示すように、チェックビットＯ
とデータビットｔないしｌｓのモジュロ−２和の補数で
ある。 同様に、シンドロームビット８１ないしｓ５の各々ハ第
ＮｌＩｃノ論理図部分に各シンドロームビットに対する
特定データビットラインへの接続で示しであるように、
対応するチェックビットとｔデータビットのモジュｏ−
２和から生成される。 誤りの有無および誤シの形式（誤りがある場合〕・は母
ｍｔｎｔ上の６シンドロームビツトの値を通訳すること
によりこれを識別する。 表１は６ビツトシンドロームコードの６ＩＩのありうる
値を列挙し、各個に対する通訳を与えるものである。 例ｔば、シンドロームビットＳＯないしＳ５のすべてが
０の場合には、データ、欄またはチェック欄のいずれに
も誤りは存在せず、これは表１の左最上部に示す状態に
等しい。 また、誤りの有無および誤りの形式については表１の下
部に要約しである。 これによれば、６シンドロームビツトのすべてがＯのと
き社、前述のように誤りは存在しないことを示している
う ６シンドロームビツトのうちｌ、つだけがオンの場合、
これは対応するチェックピット内のｌっの誤りを示す０
この場合、チェックビット誤りは、データワードの訂正
を必要としなψ単一ビット誤りである。 表１ シンドローム符号 ８０８１８２８３８４８５ Ｉｔ Ｄ ＤＯＤＩ
Ｄ２Ｄ３Ｄ４Ｄ５ ＩＩ ！Ｄ註（シンドローム内の
１０数） Ｏビット−エラーなし １ビット−チェックビットエラー ２ビット−ダブル ３πツトーデータビツトを良はマルチ ４ビット時ダブル ５ビット−マルチ ６ピａトーダブル また、表１の下部の要約に示すように、２つのビットが
オンのときは、１つのダブルビット誤りが存在する。こ
の場合、２ビット誤りは、（ａ） ｌビット誤りはデー
タビット内にあり、他のｌビット誤りがチェックビット
内にあるか、（ｂ） ２つの誤りがデータビット内にあ
るか％ （ａｔ Ｊつの誤りがチェックビット内にある
かの３つの状態をとりうる。 また、３ビツトシンドロームコード内の３ビツトがオン
のときは、その状態は単一データピット誤りか、あるい
は多ビット誤りのいずれかに対応する。 データビット内の単一ビット誤りの一例としては表１の
右下方部のデータピッ） ｐ−１５に単一ビット誤りで
示すシンドロームフード／／１０００を参照されたい。 後述するように、シンドロームデコーダＩｌｌ！ （第
１図および第俊図）はデータビットｔＳの正しくない値
を反転して（正しくする）機能を有する。 シンドロームデコーダｕｒｓは２つの機能を有する。 第１にシンドロームデコーダｔｉｔｒｓは単一データピ
ット誤りの場合、母線１１９３を介してデータビット補
数器ダ１７ （第、？７図参照］に入力を供給する。 この入力はデータビット補数器ＩＩｔ７内で誤りビット
を反転させる働きをする。 第２に、シンドロームデコーダ１ＩＩｒｊは誤りの場合
に２つの誤り信号の７つを与える。 単一データピット誤りまたは単一チェックピット誤りは
、５ＩＩＪＧＬＥ ＥＲＲＯＲ−（単−誤り ） ５
イン１１９３を介してタイミング・制御論理部４’７ｊ
に伝送され、多ビット誤り表示は、ＭＵＬＴＩＰＩ、Ｅ
ＥＲＲＯＲ（多数ビット誤り）ライン１Ｉ９７を介し
てタイミング・制御論理部ダ７Ｓに伝送される〇 ’ＭＵＬＴＩＰＬＥ ＥＲＲＯＲ（多数ビツト誤り）信
号は、あらゆるダブルビット誤りの場合と、峰とんどす
べての３ビツトまたはそれ以上の多数ビット誤りの場合
に生成されるようにする０前述のように・この多ビット
誤り信号ＦｉＣＰＵ １０！ （第３４１１１参照〕に
割込みを与える。 シンドロームデー々ａｙｓの構成の詳ｍは第俊図に示す
とおりである。シンドロームデコーダ４Ｉｒｓはデコー
ダ！ｔ０７、ｔビットパリティツリー１０９および誤り
識別論理部３／／を含む＠ デコーダＳＯ７は６つのシンドロームビットのうちＳつ
（ビットＳ１ないしＳ５ ）を解読して誤りの形式（単
一ビット誤りか、ダブルビット誤りか、多数ビット誤り
か］および１６データビツへ内のデータビット誤りを反
転させるのに必要なｔ≦の出力ラインの双方を生成する
に充分な情報を与える〇データビット誤りの反転に必要
なこれらｔ６の出力ラインは、その全体を第４Ｉ０図に
母ｉｌｌ ＄９３で示す。 また第４ｔｏ図には、各ラインをＴＯないし’ｌ’１５
により個別に表示しである。 ＯＲビット３／２に接続してないデコーダ３０７の出力
１５は、ｔつのチェックビット内の誤りに対応する。 ６つのチェックビット内の誤りはデータビット誤りでな
いため訂正するを要しな９口したがって、デコーダのこ
れらの出力は使用されない。 残りの出力、すなわち、ＯＲゲデー！／２に接続した出
力は、第蜀図に記号で示すように、ダブルビツト誤りま
たは多数ビット誤９を表示する。これら上記の場合のす
べてはＯＲゲートよ１２により集められ、誤り識別論理
部ｓｌｌの出力におけるライシダ９フ上の多数ビット誤
り信号の一構成素子全形成する。 また、第〃図に示すように、シンドロームデ− タＩＩ
ｙｓ ａシンドロームビットＳＯないしＳ５のモジュロ
−２和を形成させるためのノくリテイ゛ンＩＪ −５ｏ
ｑを宮む０ パリティツリー５０９よりの偶数または奇数出力は表１
の最下部に示す誤りの部類に対応させる０すなわち、偶
数出力よｌｌは、オンのビットなし、２ビツトオンまた
は６ビツトオンを有するシント。 ロームに対応する。 オンビットなしく誤りなし）に対応する偶数シンドロー
ムは、ＡＮＤゲーデー３１！；によりＭＵＬＴＩＰＬＥ
ＥＲＲＯＲ（多数ビット誤り）出力信号１１９７から排
除されるようにするＯ前記ＡＮＤデー） ！／ｊは零シ
ンドローム状態（デコーダ３０７からデー） ！；／ｊ
に供給される他の入力）を排除する機能を有する。 したがって、２ビツトオン、ダビットオンまたは６ビツ
トオンを含むシンドロームが残りの偶数シンドロームと
なり、これらけＭＵＬＴＩＰＬＥ （多数ビット）信号
と組合されてＭＵＬＴＩＰＬＥ ＥＲＲＯＲ（多数ビッ
ト誤り）出力ラインｌｌ９７に伝送される多数ビット誤
りを構成する。 ５ＩＮＧＬＥ ＥＲＲＯＲ（単一ビット誤り）表示ライ
ンダブ５上には、単一ビット誤りのみに対して出力が導
出されることが望ましい。パリティツリー５７９のライ
ンｊｌＯ上の奇数出力は、表７の下部に要約して示した
ように、Ｓビットオン（チェックビット誤り）、３ビツ
トオン（データビット誤りまたはマルチビット誤り）、
またはＳビットオン（多数ビツト誤り）に対応するもの
で為ライン！１０゛上・の奇数出力は論理部！／／を介
してライン４Ｉ９ｊに単一ビット誤りのみが伝送される
よう修飾する必要カアル。マルチビット誤りに対応する
上記の３ビツト、シンドロームコードとすべてのｊビッ
トシンドロームコードはライン＃９ｊ上に単一ビット誤
りのみが伝送されるようこれらを排除する必要があり、
インバータｊ１７およびＡＮＤゲーデーｌりによりこれ
を行うようにしている。 ラインａｑｓ上の５ＩＮＧＬＥ ＥＲＲＯＲ（単一ビッ
ト誤り）出力は、単一のｌビット（チェックビット誤り
）を含むコードおよびデータビット誤りに対応する３つ
のｌビットを含むシンドロームコードに対して生成され
る。前述のように、パリティツリー！０９の奇数出力は
Ｓビットオン、３ビツトオンまたは、Ｓビットオンを含
むシンドロームを示すＯ・・インバータＳ１７およびＡ
ＮＤゲーデー３１９け多数ビット誤り３ビットシンドν
−ムとすべてのｊビットシンドローム全排除する働きを
する。したがって、５ＩＮＧＬＥ ＥＲＲＯＲ（単一ビ
ット誤り）出力ｌｌ９３は単一チェックビット誤りと単
一データビツト誤りのみとなる。単一チェックビット誤
りは訂正する必要がなく、単一データビット誤りをピッ
ト補数器ダｔ７により訂正する。 第ψ図の下部に示したＭＵＬＴＩＰＬＥ ＥＲＲＯＲ（
多数ビット誤り）もしく ＩｆｉＳ’ＩＮＧＬＥ ＥＲ
ＲＯＲ（単一ビツト誤り）に対する論理式は上述の作動
を表わすものである。 実際には、多数ビツト誤りとして識別されず、誤りなし
、または単一ビット誤り（訂正可能誤り）として不正に
識別される可能性のある３ピット誤りまたはそれ以上の
多数ビット誤りが存在しうる〇しかしながら、通常の誤
り発生パターンにおいては、通常３ビット誤りが発生す
る前に記憶の低下が検知される。例えば、メモ＋）＊ｙ
惜低下の通常のパターンでとシを音または構成素子の故
障に起因する単一ビット誤りが発生し、その後において
付加的障害などに起因するダブルビット誤りが発生し、
３ビット誤りまたはそれ以上の多数ビット誤りが生成さ
れる前に、このダブルビット誤りが検出される。 データビット補数器ｏｒ’ｔ （第ｎ図参照）の機能は
、シンドロームデコーダｑｚｓにより検出されたデータ
ビット誤りを反転させることである。 第４ｔ１図はビット補数器参１７の構成の詳細図である
。第４’／図に示すように、ビット補数器ｕ７は排他的
論理和デー） ！１１３により形成する。これらの各デ
ー） ３１３はラインｌｌ９３上の関連のデコーダ出力
がアサートされたとき、ライシタ１９上の所定データビ
ットを反転させる機能を有する０次いで、訂正された出
力は当該物理的メモリーモジュールの出力としてビット
補数器ａｒ７の出力線ダ３７上に伝送される◇ 以上で誤り検出および訂正システムの説明全路ることに
する。 本発明メモリーシステムは種々の顕著な特＊１有する。 第１ｖｃ１．ｔモリ−マツプはダつの異なる個別の論理
アドレススペース、すなわち、システムコード、システ
ムデータユーザーコードおよびユーザーデータの各スに
一スを与え、これらのアドレス。 スペース内で論理的アドレスの物理的アドレスへの翻訳
を行うようにしている。 このように、論理的メモリーをψつのアドレススペース
に分割することにより、シーステムプログラムをユーザ
ープログラムの作用から隔離し、任意のユーザー誤りか
らシステムプログラムを保護することができ、さらに、
ユーザーコードおよびデータとシステムコードおよびデ
ータの双方に対してフードおよびデータを分離させるこ
とができ、変更不能プログラムの利便を与える〇 各マツプエントリー内には、このページアドレス翻訳お
よび他の特定状態のための特定の欄を設ける。 １つの欄は、論理的ページアドレスの物理的ページアド
レスへの翻訳を可能にし、他の欄はアブセンス表示を与
える。この欄はアブセンスビットで＼これにより仮想メ
モリー機構の実現を可能にし、補助メモリー内に論理的
ページ全配置すること全可能にする。 ま念、他の補としては基準ヒストリー欄を有する。この
基準ヒストリー欄は、オペレーティングシステムの記憶
管理者機能による使用のため、情報の使用頻度全維持す
ることを許容し、かくして、仮想メモリー機構を効率的
機構とする機能を有する。この場合、頻繁に使用される
ページは主メモリー内に保持するようにし、走まにしか
使用されないページを必要なオーバーレイ用として選択
するようにする。 また、システムデータマツプおよびユーザーデータマツ
プの各エントリーには、ダーティビット欄を保持するよ
うにし、変更されないデータページ全識別しうるように
する０かして識別された変更不能データページは、その
データペー２の有効なコピーが補助メモリー内に既、に
存在するため、補助メモリーにスワップ−アウトされる
ことはない０また、メモリーシステムは、メモリーに対
してＣＰＵおよびＩ１０チャネルによるアクセスが行わ
れる際、自動的に基準ビット情報およびダーティビット
情報を保持するためのマツプエントリー制御論理部を含
む。 本発明メモリーシステムは、マツプ内の情報を保持し、
かつこれを利用するためオペレーティングシステムの記
憶管理者機能により使用される３つのＣＰＵ會゛瞠・氷
なわち、５ＷＡＰ命令、ＲＭＡＰ命令および１ＷＡＰ命
令を有する０ さらに、本発明メモリーシステムは、メモリーに対する
デュアルポートアクセスを含み、ＣＰＵおよびＩ１０チ
ャネルにより１メモリーに個別にアクセスできるように
している。かくして、Ｉ１０チャネルによるメモリーへ
のアクセスはＣＰＵ−を径由して行う必要はなく１メモ
リーとの間においてデータ転送が行われている時間にＬ
、ＣＰＵは他の機能全遂行することが可能となる。 また、メモリーへのデュアルポートアクセス作動Ｈ１Ｃ
ＰＵおよびＩ１０チャネルがメモリーへ同時にアクセス
しようとした場合におけるマツプメモリー制御論理部に
よる仲裁を可能にする。すなわち、同時アクセスの場合
にａ、Ｉ１０チャネルに優先権が与えられ、当該Ｉ１０
チャネルによるアクセスが終了するまで、（３ＰＵを待
機させるようにしている。 物理的メモリーは物理的メモリーモジュールを付加する
ことにより拡張することが可能である。 物理的メモリーモジュールは、半導体メモリーの場合、
ある条件のもとに誤鮮検出および誤り訂正を行うことが
できる。単一ピット誤りは、物理的メモリーモジュール
内に過渡的または永久的障害が生じた場合でも、（３Ｐ
ＵおよびＩ１０チャネルの作動を継続しうるようにする
ため、これを検出し、かつ訂正するようにする。誤り検
出および訂正システムは記憶媒体内のｎビットワードを
有する。 １６ビツ）はデータを表わし、６ビツトは誤り検出およ
び訂正チェック欄を与える。前記６ビツトチエツク欄は
すべての単一ピット誤りの検出と、訂正ならびにあらゆ
るダブ）ビット誤りの検出を可能にする。 コアメモリーは単一ピツト誤り検出用のパリティを有す
る〇 本発明マルチプロセッサシステムにおいては、各プロセ
ッサモジュールをそれ自身の主メモリーシステムと共同
作動させるようにしている。 各プロセッサモジュールにはそれ自身のメモリーシステ
ムを保有させるようにしているため、多電処理システム
におけるメモリー共用の問題点は存在しない。 多重処理システムにおｉるメモリー共用の問題点として
は、競合のため特定プロセッサに利用できるメモリー帯
域幅の減少という問題があり、利用可能メモリー帯域幅
の縮少は付加的（３ＰＵを共用メモリーと組合せる場合
は、さらにきびしいものとなる。 また、本発明においては１．共用メモリーを使用してお
らず、また、プロセッサ間母線通信システムによりプロ
セッサモジュール間の通信を行うようにしているため、
共用メモリー内の記憶域によるＣＰＵ間通信に関するイ
ンターロックの問題ｔｉけることができる。 共用メモリーの付加的問題点としては、共用メモリー内
の障害により、システム内の複数個またはすべてのＣＰ
Ｕが同時に障害を越す可能性があるということがある。 すなわち、共用メモリーシス゛テ１ムの場合は、単一メ
モリーの障害によりシステムの全部または一部の作動を
停止させる可能性があるが、本発明マルチプロセッサシ
ステムにおいては、単一メモリーの障害によりシステム
の停止をきたすことはない。 本発明においては、ＣＰＵおよびＩ１０チャネルにヨル
メモリーへのデュアルポートアクセス全可能にするため
、メモリーとの間に個別のアドレスレジスタおよびデー
タレジスタ全般けている０ＣＰＵ Ｈメモリーよりの命
令全受信するため特定のレジスタ（Ｎエレジスタ）全部
するＯこの個別の特定レジスタは、メモリーよりのデー
タの読出しを含む現行命令の実行期間中、オーバーラツ
プして次の命令全取出すと−とを可能にするＯかくすれ
ば、現行命令の終了時に、命令の取出し全待つことなく
１直ちに次の命令を開始させることができる。 また、マツプは物理的主メモリーに対するアクセス速度
に比しきわめて高速なアクセスを与えるよう構成してお
り、これにより、マツプを介してのアドレスの翻訳一種
々の利便を提供している。 すなわち、本発明メモリーシステムにおいては、物理的
メモリーアクセスが行われている時間にマツプに再書込
みを行うことができる。 再書込みは高速で行われ゛るため、マツプの再書込みに
よりメモリーサイクルタイムの損失をきた・すことはな
い。 また曳高速でマツプにアクセスできるようにしているた
め、メモリーアクセスに必要なページ翻訳を含む全体の
時間を減少させることが可能となる。 また、パリティは、実際のマツプ記憶部それ自体内に保
持され１チエツクされるようにしているため、プロセッ
サモジュールの正しくない作動を招来する前にマツプ記
■部内は任意の障害の中間表示を与えることができる。 本発明は本明細書記載の実施例に限定されるものでなく
１本発明は他の変形をも包含するものである。
い〇マツプは主メモリーから隔離されたメそり一の部分
内に配置し、各マツプは物理的メモリーアクセスが行わ
れている問にマツプの再書込ができるように、物理的主
メモリーへのアクセスに比しきわめて速いアクセスを可
能とするようこれを形成する。かくすれば１マツプの再
書込によりメモリーサイクルタイムの増大をきたすこと
はない。 前述のように、メモリーは中央処理ユニ゛ントおよび入
出力チャネルに対するデュアルポートアクセスを有する
ので、入出力チャネル祉デバイスコントローラとの間の
データ転送のため中央処理ユニットを径由させることを
要せず、直接メモリーにアクセスすることができ、した
がって、メモリーに対する中央処理ユニットのアクセス
とメモリーに対する入出力チャネルのアクセスを時間的
にインターリーブさせることが可能となる。 入出力チャネルによるメモリーとの間のすべてのデータ
転送はシステムデータマツプを介して行われる。システ
ムデータマツプは論理アドレスを物理的ア°ドレスに翻
訳する過程において付加的ビットを加える。かくすれば
、比較的短い論理アドレスを使用して、通常許容される
ワード幅それ自体より大きい物理的スペースにアクセス
することにより、物理的メモリー内のより多数のワード
とのアクセスが可能となる０ また、本発明は半導体メモリーモジュール内の誤りを検
出し１訂正するためのシンドローム解読法を与える〇 半導体メモリーモジュールの記憶域はｎビットよりなる
ワードを含み、各ワードは／６ビツトのデータ欄（フィ
ールド）とぶビットのチェック欄（フィールド）を有す
るＯ 各メモリーモジュールは１すべての単一ビットを同時に
訂正し１すべてのダブルビ′ント誤りを検出シ、かつ、
〃ビ・ントワード内の任意の場所における３ピントまた
は−それ以上のピント誤りを検出するための誤り検出器
を具えるＯ誤り訂正装置は）チェックビ１ント発生器、
チェックビット比較器およびシンドロームデコーダを含
む。 チェックビット発生器は１各チエ゛ンクビツトがｔデー
タビットの直線的組合せよりなり、かつ各データビット
が正確に３つのチェックピントの構成部分であるような
フードを発生する０また、チェックビット比較器は４つ
の出力シントロームピットを与える０各出力シンドロー
ムビツトの入力はｒデータビットおよびｌチェックピッ
トである。 δらに１シンドロームデコーダは６出力シンドロームビ
ツトの値を翻訳し１かつ、ｎビットワード内の誤りの有
無および誤りの形式（誤りのある場合）を識別する。 また、シンドロームデコーダにより検出された単一デー
タピットを反転させて誤り全訂正するため、データビッ
ト補数器を具えている。 かくして１半導体メモリーシステムは単一ビット障害を
許容する特性を有し、メモリ、−を修理するのに都合の
よい時間になるまで、単一ビツ＋ｔｌ害の吠態で作動さ
せることができる。 以下図面により本発明を説明する。 マルチプロセッサシステム 第１図は本発明の一実施例により構成したマルチプロセ
ッサシステムの一部を示すもので、符号数字３１はマル
チプロセッサシステムの全体を示すＯマルチプロセッサ
システム３１は個別のプロセッサモジュール３３全含み
、前記各プロセッサモジュール３３は中央処理ユニツ）
１０！； 、メモリー１０７、入出力チャネルｌＯ９
およびプロセッサ間制御ユニットＳ５を具える。 個別プロセッサモジュールはプロセッサ間通信のためこ
れらをプロセッサ間母線３Ｓにより相互に接続する０ 本発明マルチプロセッサシステム３１の一実施例の場合
は、７６個までのプロセッサモジュール３３ヲ２本のプ
ロセッサ間借＠３ｓ（第１図のＸ母線およびＹ母線）に
より相互接続しているＯ 各プロセッサ間母線はその母線に関連する母線コントロ
ーラｎｔ−有するＯ 母線コントローラｎ１プロセツサ間母Ｉ！！！およびプ
ロセッサ間制御ユニツ） ５５ （いずれも第１図参照
）は、関連のマイクロプロセッサｌ１３、マイクロプロ
グラムｌｌＳおよび母線受信テーブル１ｊＯ（いずれも
第２図参照）とともにプロセ゛ンサ間母線システムを与
える。このプロセッサ間母線システムの構成および作動
に関しては１第２図ないし第１／図および第４２図に示
すとおりで１後掲の“プロセッサ間母線システム”の項
で詳述することにする。 また、マルチプロセッサシステム３１は１例えば第１図
に示すディスツクＳ１ターミナルｐ１磁気テ装置側動装
置鐸、カードリーダ３／およびラインプリンタ５３など
の周辺装置とプロセッサモジュール３３との間でデータ
の転送を行うための入出力（Ｉｌｏ ｌシステムを具え
る。 前記Ｉ１０シ六テム祉プロセッサモジュールの各Ｉ１０
チャネルｌＯ９に関連する１つのＩ１０母！ｓＲを含み
、前記各Ｉ１０母線ＩＫ１つまたはそれ以上のマルチボ
ートデバイスコントローラ４Ｉ／を接続する。 図示実施例の場合、各デバイスコントローラ４Ｉ／は２
個の異なるプロセッサモジュール３３との接続のため２
個のボート部１１７ ′ｉｌ−有し、各デバイスコント
ローラを２個のプロセッサモジュールによるアクセスが
可能なように接続している。 Ｉ１０システム１４ Ｉ１０チャネル１０９内に入出力
転送機能をもったマイクロプロセッサ／／９およびマイ
クロプログラム／２／を具える（第７２図参照）Ｏまた
１第１２図に線図的に示したように１各プロセツサモジ
ユール３３の中央処理ユニツ） ｌ（Ｈ内のマイクロプ
ロセッサｌ１３およびマイクロプログラムｌｌｊならび
に主メモＩＪ −１０７内の入出力制御テーブル１ＩＩ
ＯはＩ１０チャネル１０９と関連して作動するようにす
る０ Ｉ１０システムの上記構成素子および他の構成素子の構
成および作動については第７２図ないし第３図に示すと
おりで、後掲の“入出カシステムおよびデュアルポート
デバイスコントローラ′め項で詳述することにする。 また）マルチプロ七゛ンサシステムは配電システム３０
１を含む０前記配電システム３０１は１オンライン保守
を可能にし、かつ各デバイスコントローラに対して電力
のゆとり全与えるような方法で個別の電源からプロ七゛
ンサモジュール３３およびデバイスコンドローラグｌに
配電を行うようにする０第３θ図に示すように・配電シ
ステム３０１は独立した個別の電源３０３を含む０ 個別電源３０３は各プロセッサモジュール３３ごとにこ
れを設け１母線ＳＯＳにより電源３０３から関連のプロ
セッサモジュール３３の中央処理ユニットＩＯ！および
メモリー１０７ Ｋ電力を供給するようにする。 ｔた・第３０図に示すように１各デバイスコンドローラ
グ／に対しては自動スイ、ツチＪ／／を介して２つの個
別電源３０３から電力が供給されるよう接続し１特定の
デバイスコントローラ４！／ 用の一方ノ電源４１／が
異常をきたした場合、そのデバイスコントローラには他
の電源、？（７，７から電源が供給されるようにし１し
かもデバイスコントローラ、に供給される電力に中断ま
たは脈動を生ずることなく円滑に切換えが行われるよう
にする〇 配電システムは１デバイスコントローラのデュアルポー
ト系とあいまってＸ７つのポート部９３ ｔたけ１つの
電源３０３のいずれかに異常をきたした一場合でも１作
動が停止することなく周辺装置へのアクセスを可能にし
ている。 また、マルチプロセッサシステムはシステムの若干個の
構成素子内に電源オン（ＰＯＮ ）回路／１ｒ２（詳細
については第３図に示す。）を具え１特定構成素子への
電力をある許容限度以内に設定しろるようにしている。 例えば、ＰＯＮ ＠路／Ｉ−２Ｙｔ 各ｃｐｕ ／□ｊ
ｓ 各ｆ ハイスコントローラ４［／および各母線コ
ントローラＩ内に配置する。 ＰＯＮ回路の目的は、特定構成素子に供給される電源レ
ベルを設定する信号を提供することで、電源がある所定
の許容限度内にない場合、この信号出力音用いてＰＯＮ
回路を配置した構成素子の適当な母線信号を直ちに不能
とする（禁止する）ものである。 ＰＯＮ回路ｉｒ、ｘは、電源オフ状態、電源オフからオ
ンに進む状態１電源オン状態、および電源オンからオフ
に進も状態のダつの状態で機能する。 電源オン回路ｌｔ２は１電力の到来とともにシステムの
すべての論理状態を始動式せる０本発明の場合電源オン
回路には１オンライン保守に関連してフェイルセーフシ
ステムを与えるというきわめて重要な付加的機能を提供
式せるようにしている◎この目的のため、本発明におい
ては１独特の方法で電源オン回路を使用して、システム
内のすべての相互連絡母線を駆動するインターフェース
回路の制御を行うようにしている。 配電システムの構成および作動については１第３０図な
いし第３３図に示すとおりで為後掲の°配電システム°
の項で詳述することにする。 マタ、マルチプロセッサシステムはメモリーシステム全
台む、前、記メモリーシステムにおいては、物理的メモ
リーｉ１つの論理アドレス記憶域、すなわち、ユーザー
データ、システムデータ、ユーザーフードおよびシステ
ムコードに分割している（第３を図参照）０ メモリーシステムは、すべての論理アドレスを物理的ア
ドレスに翻訳し鳥かっ、必要に応じて、補助メモリー内
に存在し主メモリービットから欠如しているページを表
示するためのマツプ＜１０７および制御論理部ｌｌＯ／
（第３４Ｉ図参照］を具え、ユーザーに祉物理的ペー
ジアドレスの見えない仮想メ′。 モリ−を実現させるようにしている。 メモリーシステムは中央処理ユニット／（ＨおよびＩ１
０チャネル１０９によりメモリーにデュアルポートアク
セスが可能となるよう形成する。かくすれば、 Ｉ１０
チャネル１０９ Ｉ／ｉデバイスコントローラｌ／との
間でデータの転送を行うため、中央処理ユ塾＼虫失処理
楳ニッ） １０！を経由せずメモリー１０７ Ｋ−直接
アクセスすることができる。 メモリーシステムの構成および作動については第７４１
図ないし第４Ｉ１図にもとづき１後掲の“メモリーシス
テム°の項で詳述することにする。 メモリーシステムに−は１半導体メモリ」を゛使用する
場合１すべての単一ピット誤り全訂正し、すべてのダブ
ルビット誤りを検出する誤り検出シス♀ムを設ける０こ
の誤り検出システムは７６ビツトデータ欄およびｔビッ
トチェック欄（＊＃図参照）を使用し、単一ビット誤り
を訂正するため１第１図に示すようなデータビ・ント補
数器ダＩ７を具える〇誤り検出システムの詳細について
れ第ｎ図ないし第４１／図により後述する。 上述のシステムおよび各構成素子の詳細全説明する前に
１本明細書で使用して−る術語の意味につき説明するこ
とにする。 ′ソフトウェア”なる語はオペレーティングシステムま
たはユーザープログラム命令を意味し、°ファームウェ
ア°なる語″は読取り専用メモリーのマイクロプログラ
ムを意味し１また“ハードウェア°なる請は実際の電子
的論理回路およびデータメモリーを意味する〇 オペレーティングシステムは、当該プロセッサモジュー
ルにアクセス可能なすべてのシステム資源の割当てに関
する主制御を含み１各プロセツサモジユールにおいて実
行される主制御プログラムを形成する。オペレーティン
グシステムは計画的機能を与え、いかなるプロセスに当
該プロセッサモジュールを使用するかを決定する０また
１前記オペレーテイングシステムは主メモリーの使用割
当てを行い（メモリー管理）穐かつ補助メモリー管理用
ファイルシステムを作動させる０さらに１前記オペレー
テイングシステムはメツセージシステムの管理を行い、
これによりプロセッサ間母線に情報転送能力を与える。 オペレーティングシステム配置は上述のマルチプロセッ
サシステム構成素子のモジュール配置を°全体的（グロ
ーバル）”な構成素子が存在しないよう並列配置とする
〇 ソフトウェアシステムの最低レベルにおい又は、プロセ
スとメツセージの２つの基本的構成要素（エンティティ
］が実行される〇 プロセスはシステム内における制御の基本的構成要素で
ある〇 各プロセスは専用データスペースおよびレジスタ値なら
びに可能な共用コードセットにより形成する＠また、前
記プロセスは共通データスペースにアクセスすることも
できる０ プロセッサモジュール３３内には多数のプロセスを共存
せしめる。 プロセスはユーザーの書込んだプログラムでもよく、ま
た、例えばＩ１０装置の制御あるいは他のプロセスの作
成および削除のような専用機能をもたせることもできる
。 また、プロセスは他めプロセスからのサービスをリクエ
スト（要求）するこ、とがで′ｆ５−上記の他のプロセ
スヲ同一プロセッサモジュール３３内にリクエストを行
うプロセスとして配置し、または他のプロセッサモジュ
ール３３内に配置することもできる。 各プロセスは非同期モードでそれぞれ作動する。 したがって、各プロセスは、°競合°することなく（す
なわち１どのプロセスが最初にスタートしたかというシ
ーケンスにより結果が左右されるような条件でなく）１
サービスに対するリクエストを待たせるような通信方法
、したがって、°メ゛ンセージ・の必要性にもとづいた
規則正しい通信方法を必要とするＯプロセッサモジュー
ル間通信の詳細につψては後述するＯ また１すべてのプロセッサモジュール間通信は１プロセ
スが同一プロセッサモジュール内にある力い異なるプロ
セッサモジュール内にあるかということとは無関係に、
各プロセスに対して同じに見えるようにしなければなら
ない。 後述するように１ン７トウエア構造はノ１−ドウエアと
並列化させている。かくすれば、ノ・−ドウエアのある
構成素子に対して、異なる種々のプロセスを配列および
機能において等価とみなすことが可能となる〇 例えば、Ｉ１０チャネル１０９がＶＯ母１１Ｊ？を介し
てデバイスコントローラ４！ｌと通信するのと同じよう
に、ユーザープロセスは、メツセージシステムを用いて
当該デバイスコンドローラダｌに関連するプロセスに対
してリクエストを行うことができるＤこの場合、装置プ
ロセスは、デバイスコントローラ＃ｌがＶ０母線１を介
してＩ１０チャネル１０９に情報を戻すのと同じような
方法でステータスを元に戻す０ ソフトウェアシステムの他の基本的構成要素（エンティ
ティ）であるメツセージは、サービスに対するリクエス
トおよび任意の所要データよりなり、リクエストが終っ
た際１任意の所要値がリクエストしているプロセスに戻
される。 ２つの異なるプロセッサモジュール３３内のプロセス間
でメツセージを通信しようとする場合には、プロセッサ
間母線“Ｂを使用するか、前述のように、フロセス間の
すべての通信は、プロセスが同一プロセッサモジュール
３３または異なるプロセッサモジュール３３内にあるか
どうかに関係なく各プロセスに対して同じに見える。 このソフトウェア構成は多くの利点を与えることができ
、また１このソフトウェア構成方法はきわめて信頼度の
高いソフトウェアを与えることができる。すなわち、ソ
フトウェア構造を区分化可−２能とすることにより、モ
ジュールの大きさを式らに小とすることができ１かつ、
モジュール間のインターフェースを明確に規定すること
ができる〇また、ソフトウェア機能を区分化することに
より、システムをさらに保守しやす―ものにすることが
できる〇 マタ島ソフトウェアシステム内の明確に規定すれたモジ
ュールとインターフェースは、マルチプロセッサシステ
ムに他のプロセッサモジュール３３また社デバイスコン
ドローラダｌを追加する場合のように／ｌシステムを容
易に拡張できるとψう利点を与える０ 式うに１マルチプロセツサシステムおよびソフトウェア
システムのユーザーに対して、ユーザーがユーザー自身
のプクグラムを書くに当って実際の機械の構成または他
のプロセスの物理的記憶場所を知っている必要性がない
という利便を与え、ている〇 またハードウェアが余裕のある相互接続により複数の機
能的に等価なモジュールを提供しているのと同じことが
、ソフトウェアに関してもいえるＯ例えば、異なるプロ
セッサモジュール３３内のプロセス間を行き来するメツ
セージに対しては任意のプロセッサ間母線３ｓを使用し
うるようにし１また、当該デバイスコンドローラグ／に
接Ｊ８！！された任意のプロセッサモジュール３３内の
プロセスにより各デバイスコントローラグｌを作動δせ
うるようにすることができる。 上述のマルチプロセッサハードウェアシステムおよびソ
フトウェアシステムによるときは１機能゛的に等価な同
一構成の複数個のモジュール間を余裕をもたせて相互接
続するようにしているため・ユーザーは障害許容形アプ
リケーションシステム全生成することが可能となる。 フロセッサ間母線システム 、 前述のように、個別の各プロセッサモジュール３３は、
各々関連の母線コントローラｎにより制御される２本の
プロセッサ間母線（Ｘ母線およびＹ母線）によりこれら
を相互に接続する。各プロセ゛ンサ間母線３５は、関連
の母線コントローラ１および各プロセッサモジュール３
３内の関連のプロセッサ間制御ユニットＳＳとあいまっ
て、システム内の任意のプロセッサモジュールから他の
任意のプロセッサモジュールへのマルチモジュール通信
径路を与える。このように１本の母線を使用する。こと
は、システム内のすべてのプロセ・フサモジュール間に
一つの別個の径路の存在を可能にし穐したがって、７つ
の通路（ｌ母線）に障害を生じた場合でも１プロ七゛ン
サモジユ一ル間の通信が妨げられること社ない。 各プロセッサ間母線３５用の母線コントローラ１４ｔｆ
、本実ｔｘ例の場合、プロセッサモジュール３３から分
離した独立のコントローラにより形成する。、各プロセ
ッサ間借１ａＪ３は、母線コントローラ１内の母線クロ
ック発生器により時間同期を与えるようにした同期母線
とする。また、各母線に関連するすべてのモジュールの
プロセッサ間制御ユニッ） ３Ｎは、母線を介しての転
送の間その母線クロックと同期した状態変化を与える０ また、後述するように、ＣＰＵ １０！はプロセ゛ンサ
間母線クロックとは異なるクロックで作動させろＯした
がって、０ＰＵＫよりプロセッサ間制御ユニツ） １５
内のアウトキューバッファを充填状態にする間、または
インキューバッファを空き状態にする間は１０Ｐυクロ
・ツク速度により作動が行われるが、７’ ｏ セッサ
間母線を介してのパケット伝送は常に母線クロック速度
で行われるようにする。 本発明の重要な特徴は、プロセッサ間母線を介して伝送
される情報を種々のＣＰＵ ｉｏｓのクロック速度と時
間的に同期させることを要せずして高い伝送速度で転送
するようにしたことである。また、プロセッサ間母線を
介、して０情報の転送速度はメモＩＪ 一部１０７との
記憶速度による直接メモリーアクセスにより許容される
速度よりきわめて早くし、マルチプロセッサシステム内
に多数のプロセッサモジュールを接続した場合でも、充
分な母線帯域幅を保有しうるようにしている。 各ＣＰＵ ｉｏｓに対して別個のクロックを使用するこ
との利点は、主システムクロックを必要としないことで
１これにより全システムを停止させる可能性のある単一
構成素子障害の要因を除去している。 プロセッサ間制御ユニット５５は）その中に配置した論
理組合せとあいまって一データの損失なしにプロセッサ
間借＠ ３ｓをあるクロック速度で作動させ１各ＣＰＵ
１０！をそれ自体の個別クロック速度で作動させるこ
とを可能にしている。 母線を介して伝送される情報は複数ワードパヶ゛ントで
伝送するようにする。本発明実施例の場合、す１そのう
ち１３ワードをデータワードとし、ｌワードをチェック
ワードとしている。 個別モジュール３３のプロセッサ間制御ユニ゛ント５Ｓ
および母線コントローラｎ内の制御論理は詳細なプロト
コルに従って行う。前記プロトコルは、送受信対を設定
するためのもので、データパケット転送用のタイムフレ
ームを与え、データパケット転送用タイムフレームの終
りに、母線コントローラｎ全能のこの種シーケンスのた
め解放するようにする。これらの機能を実行する方法に
ついては第３図ないし第９図により後述することにする
ＯＸ母線３５の構成はＹ母９３３と同様であるので、１
つの母線についてのみ詳細に説明する。 第一図に示すよ、うに、各母線３５は７４本の個別母線
データ２４２９１５本の個別母線プロトコルライン９．
１本のクロックライン６１および各プロセ □ウサモジ
ュール３３用の１本の選択ライン８を含む。 また第２図に示すように、各プロセッサモジュール３３
のプロセッサ間制御ユニットおけ２つのインキュ一部６
（Ｘインキュ一部およびＹインキュ一部）ならびに共用
アウトキュ一部≦７を含む。 第１図において、共用アウトキュ一部ｔ７は記憶機能を
有するアウトキューバッファ６９を含む。本実施例の場
合、バッファ６９は各々ｉｎビットよりなる／４ワード
を有する。前記バッファ６ｑは（３ＰＵによりロードさ
れ、パケットの伝送時までデータを保持し、パケットの
伝送時には、後述するようにデータ全母線にゲー゛ドア
ウドする機能を有する。 また、アウトキュ一部６７Ｉｆｉ、実施例の場合、ｑビ
ットレジスタにより形成した受信レジスタ７１を含む。 このレジスタは、データを送出しようとする対象プロセ
ッサモジュールの番号とともにＣＰＵによりロードされ
る。 アウトキュ一部ｔ７の制御部分は、ＣＰＵクロックと同
期して作動するプロセッサ充填状態論理部７３Ｘ母線ク
ロックまたはＹ母線クロックと同期して作動する母線空
き状態論理部７ｓおよびアウトキューカウンタηを含む
。アウトキューカウンタ７７は、アウトキューバッファ
≦９がＣＰＵにより充填されている間１バッファ６９を
走査してデータ久方をバッフ７の各／４’７−ドに指向
させ、１６番目のワートカアウトキューバツファに記憶
されたとき、アウトキューバッファ６９の充填状態を終
了させる。 また１アウトキユ一部６７は、すべてのアウトキュ一部
をＸ母線またはＹ母線３５のいずれかに接続するアウト
キューポインタηを具える。前記アウトキューポインタ
７９ｄｔ、プロセッサ間ＸおよびＹ母１ｓ３ｊによる論
理部７３ 、７５およびバッファ６９の共用を許容する
機能を有する。 第３図に示すように、母線コントローラｎは母線制御状
態論理部１／ ｓ送信カウンタｇ３、プロセッサ選択論
理部Ｉｊｓ受信しジスタＵ１パケットカウンタＵおよび
母線クロック発生器９／を含む。 また１第ｊ図において１各インキユ一部引お母線クロッ
クと同期して作動する母線光項状態論理部９３、送信レ
ジスタ９ｊ島インキユーバツフア９７１インキユーカウ
ンタ箭およびＣＰＵクロックと同期して作動するプロセ
ッサ空き状態論理部１０１を含むＯ 第６図は母線コントローラＩの母線制御論理部ｇ／の状
態図、第７図はアウトキュ一部６７の論理部７３および
７Ｓの状態図、第を図はインキュ一部訂の論理部９３お
よびｌＯｌの状態図である。 第７図において１プロセッサ充填状態論理部７３は、そ
れぞれ凡例に示すような、ＥＭＰＴＹ 、 ＦＩＬＬ。 ＦＵＬＬおよびＷＡＩＴのｑつの基本的な状態？有し、
母線空き状態論理部７Ｓは、基本的に１それぞれ凡例に
示すような、ＩＤＬＥ、 ５ＹＮＣ，Ｓ）ｉ：ＮＤおよ
びＤＯＮＥのｑつの状態を有する。 第７図の記号について説明すると、実線矢印は現在の状
態から次の状態への転移を示し、実線上で終る点線矢印
は図示の転移を生ずるために満足しなければならない条
件を示す〇 相対的に非同期のクロックで作動している状態マシンを
同期させるには１慎重にインターロックシステムを構成
する必要がある。これらの重要なインターロ゛ンクは状
態図に点線矢印で示すとおりで１２つの相対的に非同期
の状態マシン全同期させる機能を有する。このように、
状態マシン間を結ぶ第７図および第ｒ図示点線矢印は状
態マシンの図示の転移を同期させる信号を示す。 論理部７３０ＦＩＩ、Ｌ状態に関していえば、記憶アウ
トキュー条件は、アウトキューカウンタ７７が零からカ
ウントを開始してカウント値／３に進むまでｉｔ’工Ｌ
Ｌ状態から出力（エグジット）を生ずることはなく、カ
ウント１５に進んだとき、ＦＩＬＬ状態はＦｔＪＬＬ状
態に進む。 同様に１論理部７５のＳ′ＥＮＤ ＃ｊ：態はアウトキ
ューカウンタ７７がカウント／３に達するまで選択およ
び送出コマンド条件で終ることはなく、カウント値ｔＳ
に達したとき、５ＥＮＤ状態はＤＯＮＥ状態に進む。 第７図における星印はアウトキューカウンタηの増分を
示す。 第６図は母線コントローラの論理部ＩＩに対する状態図
で・論理部１／は基本的に％ ＩＤＬＥ 、 ＰＯＬＬ
ＲＥ（１！ＥＩＶＥおよび５ＥＮＤのｑつの状態を有す
ることを示す。 第を図の記号は第７図に関して述べたものと同様である
。すなわち、実線矢印はｌっの状態から他の状態への状
態の転移を水上、実線矢印に終端する点線矢印は実線矢
印で表示した転移奮起させるために生じなければならな
、い条件２示す。この場合・状態転移上の星印ＩＩｉ図
示の転移と同時に送信カウンタＩｔ３がＩだけ増加する
ことを示す。 第６図に示す点線矢印出方ラインは母線コントローラか
らプロセッサ間母線に出されるプロトコルコマンドを示
す。 第を図およびｆａ７図の双方において）伏蔗からａれる
点線矢印Ｆｉ、例えば、プロトコルラインへの論理出力
信号（母線空き状態論理部７ｓの場合）あるいはプロセ
ッサモジュールのステータスラインへの論理出力信号（
プロセッサ充填状態論理部７３の場合）のような当該状
態よりの論理出方を示す。 第を図は母線元項状態論理部９３およびプロセラ、。 す空き状態論理部１０／の状態図全示す〇論理部９３に
対する状態図は、５ＹＮＯ、ＡＯＫＮＯＷ−ＬＥＤＧＥ
、 ＲＥ（３ＥＩＭＥおヨヒＦＵＬＬ Ｏ＃ ツ（Ｄ
状ａを含み、論理部１０１に対する状態図は、ＲＥＳＥ
Ｔ 、ＲＥＡＤＹ 。 ＩＮＴＥＲＲＵＰＴおよびＤＵＭＰの１つの状態を含む
。 図において１実線矢印および点線矢印による表示は第４
図および第７図につき述べたのと同様である〇 また、第を図において、星印はインキューカウンタ箭の
増分を示す〇 第９図は第６図、第７図および第１図で与えられる状態
変化を生ずるタイムシーケンスを示すタイミング図であ
る。 第９図示シーケンスは母線クロック速度で１あるプロセ
ッサモジュールから他のプロセッサモジュールへのパケ
ット伝送を行う（この場合、対象とする受信モジュール
はパケット受信可能状態にあるものとする。）。 また、第９図は良好なパケット転送のタイムシーケンス
を示すもので１図の上方から下方に向つて各個別信号を
表示し１各母線クロツクの時間周期は図の左から右に向
って時間が経過することを示している。 第９図の一番上のラインは母線コントローラの状態を示
すもので１各区画マークは第３図示母線クロック発生’
Ｈｑｔのクロック周期またはクロックサイクル全表わす
。また、二番上のラインの各時間区画は図の左側の記号
により表示した種々の信号により縦方向に上から下に向
って実行される。 第９図の上から下に向う順序にしたがって為各信号を説
明すると１最初の信号（母線コントローラ状態ラインの
下の信号）は５ＥＮＤ ＲＥＱＵＥＳＴ （送信リクエ
スト）信号（第３図に符号数字９で示すプロトコル群の
１つ）で、特に、任意のプロセッサモジュール３３０ア
ウトキユー制御論理部６７ニより主張（アサート）され
る信号である。この信号は母線コントローラｎの母線制
御状態論理部ｆ／ Ｋ伝送される（第３図参照）０ 第９１Ｊに示す次の信号は５ＥＬＥＣＴ信号（選択信号
）で、母線コントローラＩのプロセッサ選択論理部ｔ５
から発生し、一時に選択ライン８の１つのみを介して関
連のプロ七゛ンサモジュール３３に転送すれる信号を表
わす。 第９図に示す次の信号、すなわち５ＥＮＤ Ａ（３ＫＮ
ＯＷ−ＬＥＤＧＫ信号（送信肯定応答信号）は１特定の
プロセッサ３３が選択され、かつその母線空き状態論理
部７５が５ＥＮＤ状態（第７図の第３番目の状態）にあ
るとき、当該プロセッサ３３によってのみ主張される０
この５ＥＮＤ １３ＫＩＪＯＷＬＥＤＧＥ信号はパケッ
トを送信しようとしているプロセッサモジュール３３が
そのもの自体であることを確認するため母線コントロー
ラｎＫより使用される。 次（７）信号、ｆすｔ）ちＲＥＣＥＩＶＥ ＣＯＭＭＡ
ＮＤ信号（受信コマンド信号）はプロトコルライン９の
１つを介シて伝送される母線コントローラｎよりの信号
を表わす。この信号は次の２つの機能を行う。 まヂ第１に１この信号は受信５ＥＬＥＣＴ （選択）信
号とともに、受信プロセッサモジュール３３に問合せを
行い、その受信モジュールが受信可能状態にあるかどう
かを見出す（第を図のム０ＫＮＯＷＬＥＤＧＥ 、、。 状態）。 次ｖｃ）この信号は１対象とする受信モジュール３３０
アウトキユーバツフア部にもそれ自体の送信可能状態デ
ータパケットを有する場合、受信モジュールの母線空き
状態論理部７ｓを不能にしく禁止し）、受信中のモジュ
ールが対象とする受信機番号をデータ母線にゲートでき
、ないようにするという第２の機能を有する。 この点に関して、送信プロセッサが５ＥＮＤ ＡＯＫＮ
Ｏ−ＷＬＥ ＤＧＥ信号を主張している間は、母線コン
トローラｎによる使用のため受信機番号を母線にゲート
している。母＄３ Ｂそれ自体は勿論非方向性母線テす
るので１制御機能用としての母線コントローラＩによる
使用のため、もしくは情報転送機能用としての他のプロ
セッサによる使用のため１任意のモジュールにより情報
をデータ母線５７にゲートすることができる・この場合
１モジユール３３はそ（７） ５ＥＬＥＣＴ （選択）
ラインが主張され、ＲＥＣＥＩＶＥＣＯＭＭＡＮＤ （
受信コマンド］信号が主張されないときだけ、母線にデ
ータをゲートすることができる。 ＲＩＣＯＲ：ＩＶＥ ＣＯＭＭＡＮＤ信号（受信コｖ
＞ ）’信号）カ主張されている時間には、母線コント
ローラｎは、選択した受信プロセッサモジュールによる
受信のため送信機番号をデータ母線りにゲートしている
。 次の信号ライン（第９図１７） ＲＥＣＥＩＶＥ ＡＯ
ＫＮＯＷＬＥＤＧＩライン）は、選択式れた受信モジュ
ールの母線充填状態論理部Ｓ３からプロトコルラインｙ
の１つを介して母線コントローラｎの母線制御状態論理
部１／ Ｋ伝送される信号を表示し為選択された受信モ
ジュールがＡＯＫＮＯＷＬＥＤＧＥ （肯定応答）状態
（第ｊ ＋＋・図参照）にあり、したがって、送信モジ
ュールからの伝送可能パケットを受信しうる状態にある
ことを示す０ ＲＥＣＥＩＶＥ ＡＯＫＮＯＷＬＥＤＧＨ：信号（受信
肯定応答信号）が受信モジュールにより主張されない場
合には、送信機５ＥＬＥＣＴ （選択） 、５ＥＮＤ
ＣＯＭＭＡＮＤ （送信コマンド）およびデータパケッ
トのタイムフレーム伝送社起らない。 ＲＥＣＥＩＶＥ ＡＯＫＮＯＷＬＩＣＤＧＥ信号（受信
肯定応答信号）が主張される場合には、５ＥＮＤ ＣＯ
ＭＭＡＮＤ （送信コマント）ラインで示すようなシー
ケンスが生ずるｄＳＥＮＤ ＣＯＭＭＡＮＤ （送信コ
マンド）ラインは、母線コントローラ１の母線制御状態
論理部ｒ／から発生シ、プロトコルライン９の１つを介
して受信フロセッサモジュール３３の母線空き状態論理
部７Ｓに伝送される信号を表わす０ ８ＥＮＤ ＣＯＭＭＡＮＤ （送信コマンド）信号は１
受信プロセツサモジユールの５ＫＬＥＯ’Ｉ’ （選択
）信号トあいまってめ送信コマンド信号によりブラケッ
トされた１６クロツクサイクルの間送信プロセッサモジ
ュールから受信モジュールにパケットを送信することを
可能にする。 一番下のライン、すなわち１データ／／６ラインは上述
のシーケンスの間にデータラインｇ上にあられれる情報
を表わす。 データは、この７４クロツクサイクルタイムフレームの
間に、選択された送信プロセ゛ンサモジュールにより母
線にゲートされ、受信プロセッサモジュールに伝送式れ
て、そのインキューバッファη（第５図参照）に供給さ
れるＯこれは、ＲＥＣＥＩＶＥｏｏＭＭＡＩＤ （受信
コマンド）信号に応じて母線コントローラによりＲＥＣ
ＥＩＶＥ ＡＣＫＮＯＷＬＥＤＧＥ （受信肯定応答）
信号が受信されたことを意味する。 母線：ｒ７）０−５によりＲＥ（：！ＥＩＶＥ ＡＯＫ
ＮＯＷＬＥＤＧＥ信号（受信肯定応答信号）が受信され
なかった場合には、５ＥＮＤ ＯＯＭＭＡＮＤ （送信
コマンド）信号は主張されず、母線コントローラ１は第
を図に示すように再度ＰＯＬＬ （ボール）状態となる
。 以下１第２図、第７図、第１θ図および第１／図により
、ｌプロセッサモジュール３３０アウトキユーバツフア
・制御部６７の標準的作動について説明する。 第１Ｏ図に示すように、プロセッサ充填状態論理部７３
は２つのフリ゛ンプフロップＡおよびＢを含み、母線空
き状態論理部７Ｓは２つの７リツプフロツプＣおよびＤ
を含む〇 第１０図のＡＢテーブルおよびＣＤテーブルに示す状態
指定は要約すると次のようになる。すなわち、ＥＭＰＴ
Ｙ状態は、Ａ −０、Ｂ −０として定義され１ＦＩＩ
Ｊ、 ＠態はＡ−／、３３−０として定義され、ＦＵＬ
Ｌ状態はＡ−ｌ、Ｂ−１で定義され−またＷＡ工工状状
態Ａ−０，Ｂ−／で定義される。 同様に、Ｑ、Ｄ状態変数の同じ組合せをそれぞれ、ＩＤ
ＬＥ、 ５ＹＮＣ，５ＦＮＤ オＪ： ヒＤＯＮＫ状態
として定義づけることにする。また、上記の状態指定は
、例えば、ＥＭＰ’ｆ’Ｙ−Ａ −Ｈのように論理式の
形で与えることもでき、第１１図の隨理式ではこのよう
な記号を使用している。 第７図示作動状態図において１電源オン始動または手動
リセットにより得られる最初の状態は１第７図の左上部
に示すＥＭＰＴＹ状態である。 プロセ゛ンサ光填論理部７３のＥＭＰＴＹ状態は、第７
図にＥＭＰＴＹ状態から離れる方向で示した点線矢印Ｒ
ＤＹで表示するように為その状態の存在を示すレディ信
号を中央処理ユニ゛ン） （ＣＰＵ ） ｔｏｓに供給
。 する。 ＣＰＵ ７フームウエアｃマイクロプログラム）は１プ
ロセッサ間母Ｓを介しての伝送を必要とするとき１前記
レディ信号に応じて１第７図示線図Ｉ／ｃ１到来する点
線矢印で表示した記憶受信信号（ＳＩＲＯＩ。 信号）を与える。この記憶受信信号はＥＭＰＴＹ状態を
ＦＵＬＬ状態に進める状態転移を同期させる働きをする
。 また、データをアウトキューバッファ６９に転送するた
めのＣＰＵファームウェアは、バッファ６ｑに記憶させ
るべき各ワードに対して記憶アウトキュー信号（第７図
示線図に到来する点線矢印で示す）を与える。 この記憶アウトキュー信号は、その発生の都度、零カウ
ントで始まるアウトキューカウンタηをカウント値１３
に達するまで進める。 かくして、／４回目の記憶アウトキュー信号の発生にと
もなって、第７図に実線矢印で表示するＦＵＬＬ状態か
らＦＵＬＬ状態への転移が可能となる。 プロセッサ充填状態論理部のＦＵＬＬ状態は１第７図示
論理ＷＭ７３のＦＵＬＬ状態から論理部７Ｓに至る点線
矢印で示すように母線空き状態論理部に同期条件を与え
る０ プロセッサ充填状態論理部７３は、母線空き状態論理部
７ＳがＤＯＮＥ状態に達するまで、ＦＵＬＬ状態を保持
する。 次に、第７図の符号数字７ｓに示す母線空き状態論理部
について説明すると１この場合にも、電源オン始動また
は手動リセッ）［より初期の状態ＩＤＬＥが与えられる
。 母線空き状態論理部７３ Ｆｉλプロセッサ充填状態論
理部７３のＦＵＬＬ ｌ態から点線矢印で示すように５
ＹＮＯ状態への転移が許容されるまで、よりＬＥ状態に
保持される。 母線空き状態論理部７Ｓは同期（修飾）を必要とするこ
となく 、５ＹＮＯ伏態から５ＥＮＤ伏態に進む。 ＳＥ ＮＤ状態においては、５ＥＮＤ状態から線図７５
を離れる方向の点線矢印で示すように、母線および母線
コントローラに至る５ＥＮＤ ＲＥＱＵＥＳＴ （送信
リクエスト）信号を主張する。 第９図に関して前述したように為母線コントローラ論理
部１／ （第４１１１）は、この５ＥＮＤ ＲＥＱＵＩ
ＪＴ（送信リクエスト）信号に応じて１送信機を識別す
るまで連続的にプロセッサモジュールをポーリングする
。 母線コントローラは対象とする受信プロセッサモジュー
ルに対しテＲＥｃＫＩＶＥ ＣＯＭＭＡＮＤ （受信）
ｖンド）信号および５ＥＬＥＣＴ （選択）信号全送出
し、ＲＥＣＥＩＶＥ ＡＣＫＮＯＷＬＥＤＧＥ （受信
肯定応答）信号の受信に伴いパケットタイムフレームを
進行させる。 パケットタイムフレームの間、ｍｓコントローラは送信
プロ七゛ンサモジュールの５ＥＬＥＣＴ （選択）信号
を主張し、また送信プロセッサモジュールへの５ＥＮＤ
ＣＯＭＭＡＮＤ・（送信コマンド）信号をも主張する
。 Ｃノ５ＥＩｄＣｃＴ ｔ″ＪＩＩ択）信号ｂ ヨヒ５Ｅ
ＮＤ ＣＯＭＭＡＮＤ（送信コマンド）信号は、第７図
示線図に到来する信号として表示してあり、第７図に関
して前述したように５ＥＮＤ状態への転移および５ＥＮ
Ｄ状態がらの転移を同期させる０ ８ＥＬＥＣＴ （選択）信号お、ｌ： ヒ５ＥＮＤ Ｃ
ＯＭＭＡＮＤ （送信コマンド］信号が主張されている
間）各母線クロックは零カウントで始まるア、ウドキュ
ーカウンタ７７を進める。 ５ＥＬＥＣＴ （選択］信号オ、Ｊ： ヒ５ＥＮＤ Ｃ
ＯＭＭＡＮＤ （送信コマンド）信号は、その／６番目
のクロ・ンク周期に、 ５ＥＮＤ吠態を終って１ＯＮＦ
状態に進む転移を点線矢印で示すように同期させるＯ 母線空き状態論理部７ＳがＤＯＮＥ状態に到達すると、
この状態は、第７図にＤＯＮＥ状態から離れる点線矢印
で示すように、プロセッサ充填状態論理部７３のｌｉ’
ＩＪＬＬ状態からＷＡＩＴ状−態への転移を同期させる
。 次いで、プロセッサ充填状態論理部７３のＷＡＩＴ状態
は、ＷムＩＴ＃Ｒ態から離れる方向の点線矢印で示すよ
うに母線空き状態論理部７５のＤＯＮＥ−状態からＩ
ＤＬＥ伏態への転移を同期式せ、る。７鰻後ｖｃＳ母線
空き状態論理部７ＳのＩＤＬＥ状態は、ＩＤＬＥ−ｉｔ
態から離れる方向の点線矢印で示すように、プロセッサ
充填状態論理部７３のＷＡＩＴ状態からＥＭＰＴＹ状態
への転移を同期葛せるＯこの時点において、パケットは
ブロセ゛ンサモジュールによりアウトキューノく゛ソフ
ァ６９にロードされ１母ｌｆＭ３５ Ｙｒ介して受信プ
ロセッサモジュールに伝送式れるＯδらに、アウトキュ
ー制御プロセッサ充填状態論理部７３および母線空き状
態論理部７Ｓはそれぞれその最初の状態に復帰する０以
上、第７図に示す転移および同期について説明した。以
下１上述の第７図の作動説明に含まれる論理部７３およ
び７Ｓの作用につき第１Ｏ図示論理図および第１／図示
論理式により説明するＯ第７０図において、フリップフ
ロ゛ンプＡおよびＢはＪＫ７リツブフロツプで、クロッ
ク転移においてのみ状態変化を生ずるような縁部トリガ
フリ・ンブ７０ツブである。これを表示するため１第１
０図示フリップ７０ツブＡおよびＢの左側に小三角形記
号を付しである。 第１Ｏ図示論理図の主要な意味は、第７図示伏態÷シン
における１つの状態から他の状態への転移を示すことに
あり、特に母線空き状態論理部７３ ＫおけるＩＤＬＥ
状態から５ＹＮＯ状態への転移を示すもので、その作動
は以下のとおりである０ＩＤＬＥ状態から５ＹＮＯ状態
への状態変化を実現するためには、状ｍ変数Ｏはセット
されていなけれはならない。 状態変数ＣのＪ入力に対する論理式は第１１図に符号数
字ｌＯ３で示すとおりで・この論理式において、インタ
ーロック（第７図のプロセッサ光填駄態論理部７３のＦ
ＵＬＬ状態から転移に至る点線矢印で示す。）は、符号
数字１０．３で表示した論理式の鮒（Ａ−Ｂ）または（
ＦＵＬＬ ）に対応する。また）第１１図に符号数字１
０３で示す、論理式のＤｔ７？：は（ＩＤＬＥ ）は〜
第７図示ＩＤシＥ状態に対応する０賂らに一論理式のＪ
は第１Ｏ図示ＣフリップフロップのＪ入力に対応し、（
Ｃ）は第１Ｑ図示Ｃフリップ７０ツブの真理値出力に対
応する。 第７図に示すこれ以外の状態転移に、ついては・第１Ｏ
ｉ示論理図および第１／図示論理式により実行きれ、そ
の詳細は上述のＩＤＬＥ状態から５ＹＮＣ状態への転移
例により明らかであるので説明を省略ブることにする。 第１θ図および第１／図はアウトキューバッファ・制御
部６７の状態図一対する論理図および論理式を示すもの
で１インキユーバツフア・制御部５または母線コントロ
ーラに対する論理図および論理式については１第１θ図
および第１１図示論理図および論理式と同様であり、か
つ第６図および第を図に示す状態図から容易に得ること
ができるので、図示を省略しである。 マルチプロセッサシステム内の各プロセッサモジュール
３３（第７図）はこれらを両プロセッサ間母線３５（第
１図１に接続し１いずれかの母線を介してそれ自体を含
む任意のプロセッサモジュールと通信しうるようにする
。また、各ブロックデータ転送に対して、１つのプロセ
ッサモジュールはソースまたは送信機で、他のプロセッ
サモジュールは宛先または受信機となる。 プロセッサモジュールによるプロセッサ間母線の１つ全
弁してのデータの伝送は、５ＥＮＤ命令によるソフトウ
ェア制御のもとで開始され、実行される０ ８ＥＮＤ命令においては、マイクロプログラム１ｌｊ（
第一図）および（３ＰＵマイクロプロセツサ／／Ｊ（第
°コ図）はプロセッサ間制御ユニットＳ！；の共用アウ
トキューＮ Ｊ７と相互に作動して、メモリー１０１か
らデータブロック全読取り、これをパケットに分解（ブ
レークアップ）して、パナットチェック合計語全計算し
、母１ｍを介して一時に７パケツト宛受信プロセツサモ
ジユールにブロック全伝送する。ＳＥ ＮＤ命令に供給
されるパラメータは、ブロック内のワード数、ブロック
のスターティングアドレス、使用すべき母線、宛先プロ
セッサおよびアウトキューバッファ４７ （第２図）が
使用可能になるの全待合せるための最大初期タイムアウ
ト値を指定する。 ５ＥＮＤ命令は全ブロックが伝送、された後においての
み終了する。したがって、ブロック送信はソフトウェア
の見地からすれば、１つの事象（イベント）であるが、
５ＥＮＤ命令は割込み可能かつ再開始可能であるので
、他の事象（イベント）に対するオペレーティングシス
テムの応答が５ＥＮＤ命令全完了するに必要な時間長に
より損われることはない−。 プロセッサ間母線を介してのプロセッサモジュールによ
るデータの受信はソフトウェア命令によっては行われな
い。それはデータパケットの到来時間および到来ソース
全予期できないためである。 すなわち１データの受信は受信機により可能となるが１
受信機により開始することはできない。 ＣＰＵマイクロプロセッサｌ１３ハ、ＢＵＳ ＲＥＣＥ
ＩＶＥ（母線受信）マイクロプログラムｔｔｓｔ実行す
る必要がある場合、処理中のソフトウェア命令からタイ
ムアウト（時間切れ）を取得する。このマイクロプログ
ラムはプロセッサ間制御ユニツ） ３にのインキュ一部
６５ （第２図）の１つから受信データパケットを取得
してメモリーバッファ内ニデータ全記憶し、正確なパケ
ットチェック加算を照合する。 受信パケットのブロックへの再組立はメモリー内の母線
受信テーブル（ＢＲＴ ） ／！０を使用して行う。前
記ＢＲＴ ／３０は本発明マルチプロセッサシステムの
一実施例ニおける１６個の各プロセッサモジュールから
の２本の母線に対応する３２個の２ワードエントリー（
入口）を含む。前記各ＢＲＴエンド！ｊ−＃ｆ１つの母
Ｓに対応し、１個の送信機は１つのアドレスワードと１
つのカウントワードを含むｄアドレスワードは当該送信
機よりの到来データを５ＹＳＴＥｌｉ［ＤＡＴＡ （シ
ステムデータ）記憶域内のどのバッファに記憶すべきか
を規定し、カウントワードは当該送信機からのブロック
転送を終了するためにどれだけのデータワー゛ドを残す
か全規定する。 各データパケットが受信さ、れた場合、ｃｐｔｒマイク
ロプロセ゛ンサ／／Ｊはソフトウェア命令の処理を一時
停止し１母線受信マイクロプログラムｔｔＳを活性化さ
せる。このマイクロプログラムは送信機のＢＲＴエント
リーからアドレスワードおよびカウントワードを読取っ
て特定記憶域にデータパケットを記憶し、正確なパケッ
トチェック加算を照合した後、アドレスおよびカウント
ワードの調整値をＢＲＴエントリーに再記憶させる。こ
の場合１パケツトによりカウントが零に到達したり、パ
ケットに正しくないチェック加算があると１お母線受信
マイクロプログラムは終了割込フラックヲ設定し、ソフ
トウェアに対してデータブロックの終了を報知する０次
φで、ＣＰＵマイクロプログラムは１現に実行中のプロ
グラムより遅延すること以外はなんらの支障を与えるこ
となく停止時点に処理していたソフトウェア命令を再び
開始する０受信プロセツサモジユールにより、任意のシ
ーケンスで受信したデータパケットから複数の送信機（
セＷダ）よりのデータブロックのすべてを同時に組立て
られるように°したことは重要な特徴である０このよう
なパケットからのインターリーブブロック組立は受信プ
ロセッサにおい文案行中のソフトウェアに対して透過モ
ードで進められ１ブロツクが旨く完成するか、誤った伝
送がな式れたときのみ・ソフトウェアを中断させる。 また、プロセッサ間母線ノ１−ドウエアの時分割を２つ
の記憶域で得られるようにしたことも重要な特徴である
０ 第１に１各プロセッサ間母線および関連の母線コントロ
ーラは、任意−の送信機と対象受信機間のパケット処理
を可能にする。母線コントローラによる循環的ポーリン
グによりリクエスト（要求）中の送信機を識別するよう
にしているため）すべてのプロセッサモジュールに当該
母線を介して送信する平等の機会を与えることができ、
各母線は、すべてのプロセッサモジュールにより公平に
時分割された通信径路を与えることができる。 第一に、プロセッサモジュールのプロセッサ間制御ユニ
ットＳｊの各インキュ一部βは複数の送信機から到来す
るパケットに考り時分割されるようにする。すなわち、
ｌブロック転送の間、１つのプロ七′ンサのインキュー
論理およびメモリ一部が単一送信機に専用されず、各受
信パケットはその送信機および母ｍに対応するＢＲＴエ
ントリーによりメモリー内に正しく指向されるようにす
るＯかくすれば、複数の送信機（センダ）よりのデータ
ブロックは、前記送信機が、母ＩＩＹｒ使用する順序に
関係なく受信プロセッサのメモリー内で正しく組立てら
れる。 プロセッサモジュールは、Ｘ母線またはＹｆａ線を介し
てパケットを受信する能力を２つの方法で制御するよう
にしている。 まず第１に５ＣＰＵの割込みマスク（ＭＡＳＫ ）レジ
スタ内には各プロセッサ間母線に対応する１つのビット
があり、マスクビットがオンの場合、その母線に対する
マイクロ割込みが許容されるＯマイクロ割込みは、イン
キューバッファにパケットが受信された後、インキニ一
部６Ｓのプロセッサ空き状態論理部１ｔ）ｉ （第５図
参照）がＭＩＣＲＯ−ＩＮＴ伏態（マイクロ割込状態）
に達したとき）母線受信マイクロプログラムの作動によ
り生ずる。パケ゛ントが受信されたとき、マスクビット
がオフの場合は、マスクビットがソフトウェア命令によ
りオンにセット逼れるまで、マイクロ割込みおよびメモ
リー内の後続のパケット処理は延期される０ＢＲＴエン
トリーを変えるようなソフトウェア操作は、マイクロ割
込みの割込みを禁止して、予期できない結果を回避する
ような方法でこれを行う。 この場合、マイクロ割込みが禁止されている間に１パケ
ツトが失われることはなく１最初の受信パケットは、マ
イクロ割込みが作動状態となるまで１インキユーバツフ
ア内に保持される。インキューバッファがＦＵＬＬ ａ
ｌｌにある間は１母線充填状態論理部９３がＦＵＬＬ
状態にあり、５ＥＬＥＣＴ （選択）信号に応じテＲＥ
ＣＥＩＶＥ ＡＣＫＮＯＷＬＥＤＧＥ （受信肯定応答
］信号を主張できないため、後続のパケット転送は拒否
される。 母ｉを介してのパケット受信能力を制御する第２の方法
は、Ｘ母線またけＹ母線が１オペレ一テイングシステム
割込ハンドラ、−の作動により終了割込み信号を受信し
た後、プロセッサモジュールにより行われる作動である
。 すなわち、受信パケット内においてチェック加５、。 算誤りが検出された場合、あるいはパケットがメモリー
内に蓄積される際、データブロック内に残存するＢＲＴ
ワードカウントが零になった場合には、ｍ１ｉＡ 受１
（ＢＵＳ ＲＥＣＥＩＶＫ ）マイクロプログラムは
Ｘ母線またはＹ母線終了側込みフラッグを設定すする。 また、そうでない場合には、マイクロプログラムはイン
キュープロセッサ空き伏態論理部１０１にＲＩＮＴ信号
（第を図参照）を発出し１他の／（ケラトの受信を許容
するが１終了７う゛ングが設定されるとＲＩＮＴ信号は
発出されないＯ このようＩ／ｒ、ＲＩＲソフトウェア命令によりＲＩＮ
Ｔ信号を供給して、インキュ一部５を再作動させること
は１母線受信終了ソフトウェア割込みハンドラーの責務
で１これが起るまで、インキュー母線充填＃Ｒ態論理部
９３ ｄ ＦＵＬＬ状態のままとどまり、付加的パケッ
トは受信されない。 したがって、終了割込み信号は１誤りなしに送受信され
たブロックデータ転送を指定することができ嶌あるいは
、チェック加算誤りが検出され１かつ検出蕩れたチェッ
ク加算誤りの結果として終了割込み信号の部分転送が生
じるような部分転送を指定することができる０この後者
の場合ｌお送信機（センダ）はデータブロックを送信し
続けるが、受信機はチェック加算誤りの検出後、データ
ブロックを放棄する。この誤りは、母線受信テーブル（
ＢＲＴ ）カウントワード内に負の値として表示される
。これについては、以下に記述する作動説明を参照され
たい。 送信（５ＥＮＤ ）命令＃１ＣＰＵレジスタスタック内
の参つのパラメータワード′９−要求する命令であるｐ
ダつのパラメータワードの第１は転送すヘキワード数の
カウント値で、この値は、転送がうまく完了しようとし
ている際、受信プロセッサモジュール内のＢＲＴの予期
している数とマ・ンチしなければならない。 第２のパラメータワードは転送すべきデータを配置した
送信プロセッサメモリーのシステムデータ記憶域内のア
ドレスマイナスｌである。 第３のパラメータワードは１単一ノぐケ゛ント（／Ｓデ
ータワード）の転送を完了するために割当てられたタイ
ムアウト（時間切れ）値で１タイムアウト周期は送信（
５ＥＮＤ ）命令により転送される各パケットごとに再
開始葛れる。 また１第ダのパラメータワードは使用すべき母線（Ｘ母
線またはＹ母線のいずれか］を規定し）また受信プロセ
ッサモジュールを規定するＯ本実施例の場合、パラメー
タの高位ピントは母線を規定し１低位のダビットは受信
プロセ・ンサモジュールの番号を規定するＯ 送信（ＳＥ罠Ｄ）命令の完了時には、２つの状態が起り
うる。 第１の状態は、パケットタイムアウトが起って、残りの
パケットが伝送されず、その時点で命令が終るというこ
とで、この場合には１ブロツクの残りのパケットは伝送
されない。 第２の状Ｍｌｆｉデータブロックの転送が満足に完了し
たことの表示である。 このように、送−Ｇｉｌ （５ＥＮＤ ）命令の初期作
動を要約すると、送信（５ＥＮＤ ）命令はアウトキュ
ーバッファ６９（第４図参照）を／３データワードで充
填して、奇数パリティチェック加算を付加し１前記バツ
フア６９が伝送町状態のパケットを有することを母線コ
ントローラｊ７に報知する。各／４ワードパケットが伝
送された後、送信（５ＥＮＤ ）命令は、それが終った
点から命令の実行を再び開始する。 プロ゛ンクの最後のパケットが１３ワードより少ない場
合は１残りのワードは零で充填され、＃終パケットが伝
送されたとき送信命令は終了する。 第３図は送信ハードウェア用の論理図を示し、また、第
７図は同上用状態図を示す。 送信（５ＥＮＤ ）命令シーケンスの最初の作動け＼プ
ロセッサ充填状態論理部７３（第を図）に記憶・受信８
号（Ｓ／ＲＩＣＯＲ：ＩＶＥ 信ｔ ） Ｌ発出り、
Ｍｆｆｉ線（第４図）を介して受信レジスタ７１に受信
プロセッサ番号全供給することである。これと同時に１
アウトキユーポインタ７９のポインタはＸ母線の高位ビ
ットにより七′ントされ、アウトキュ一部６７をＸ母線
またはＸ母線のいずれかに接続する。 記憶・受信信号（Ｓ／ＲＥＣＥＩ■信号）は、プロセッ
サ光填積態論理部７３（当初は第７図に示すよう１°゛
Ｋ ＥＭＰＴＹ伏態にある）を第７図に示すように１’
ＩＬＬ＃ｊ：Ｓに進める。この＃ｊ：態転移により受信
レジスタ７１″Ｃ第１Ｉ図）は受信プロセ゛ンサ番号で
ロードされる。 この時点において、アウトキュ一部≦７は、デートタパ
ケ゛ント全アウトキューバッファ≦９にロードすること
が可能な状態となり１ここで、１５までのワードがメモ
リーから読出され、Ｍ！Ｉｊｌ（第４図）を介してアウ
トキューバッファ６９に蓄積きれる〇蓄積されたアウト
キュー信号＃′ｉ舅母線上の各ワードをアウトキューカ
ウンタ７７により規定されたアウトキューバッファ≦９
の記憶場所に書込ませ、アウトキューカウンタ７７ｔ？
１つだけ進める。 メモリーからワードが読出されているとき、アドレスワ
ードは１つだけ増やされ、送信すべきワードのカウント
値は１つだけ減らされる０メモリーから７５のワードが
読出きれる前に、カウントが零に到達した場合は、アウ
トキューバッファの残りの部分は零で充填きれ、データ
パケットからパッドアウトされる。 さらに、アウトキューバッファ６９ニワードがロードさ
れている際、マイクロプログラムｔｔｓ （第一図）は
データワードのモジュロコ加算を計算しており、ｌｓ番
目のデータワードがロードされた後為この奇数チェック
加算ワードはアウトキューバッファ≦９の１６番目の記
憶場所にロードされるＯこの時点において、アウトキュ
ーカウンタ７７はカウントｌＳの値を有し、この値は蓄
積アウトキュー信号とともにプロ七゛ンサ光填状態論理
部７３を第７図に示すようにＦＩＬＬ ｅ態からＦＵＬ
Ｉ、状態に進める。 この時点において１マイクロプログラム１１．ｔはアウ
トキュ一部６９へのデー タのローディング全完了し・
第７図に示すレディ信号（ＲＤＹ信号）の発生をテスト
して・パケット伝送待機状態にある。 マイクロプログラム１１．ｔＦ！、パケット伝送の待機
中にタイマー全増加させ、レディ（ＲＤＹ ）信号が主
張される前に１タイマーが終了Ｃランアウト）した場合
Ａプロセッサ充填状態論理部７３（第４Ｉ図参照）にク
リアアウトキュー（０ＬＯＱ ）信号を発出し、これに
よりプロセッサ充填状態論理部７３を第７図に示すよう
にＦＭＰＴＹ状態に戻し、次いで、マイクロプログラム
はタイムアウト表示とともに送信（５ＥＮＤ ）命令を
終了させる。 通常の作動においては１プロセッサ充填軟部論理部７３
のＦＴＪＬＬ 抄部は母線空き状態論理部７ｓを同期で
せて（修飾して）第７図に示すようにＩＤＬＥ状態から
５ＹＮＯｉｒＲ態に進める。次いで、５ＹＮＣ状態は自
動的に５ＥＮＤ伏態に進み１この状態において母線コン
トローラＪ７に５ＥＮＤ ＲＥＱＵＥＳＴ （送信リク
エスト）信号を発出するＯ ５ＥＮＤ ＲＥＱＵＨ：Ｓ
Ｔ （送信リクエスト）信号は前述のようにパケット転
送シーケンスを開始させる。 また、前述したように、ポーリングにより母線コントロ
ーラｎが送信プロセッサモジュールを識別し、かつ、受
信プロセッサモジュールがＲＥＣＥＩＶＥＡ（３ＫＮＯ
ＷＬＥＤＧＥ （受信肯定応答）信号によりパケット転
送を受容したときは、データパケットはアウトキューバ
ッファ６９からアウトキューポインタ７９を介してデー
タ母１ｍ５７のｆつにゲートされ、受信１・・プロセッ
サモジュールのインキュ一部にロードされる〇 この場合１／≦番目のワードが母線にゲートされると、
アウトキューカウンタのカウント値Ｉｓは５ＥＮＤ Ｃ
ＯＭＭＡＮＤ （送信コマンド）信号および５ＥＮＤＩ
ｉｌＲ８ＥＬＥＣＴ （送信機選択）信号とあいまって
母線空き状態論理部７Ｓの５ＥＮＤ ＃ｊ：態をＤＯＮ
Ｋ状態に進める０ＤＯＮＥ吠態は１第７図のＤＯＮＥ状
態からＦＵＬＬ状態よりの転移表示ｉｓに至る点線矢印
で示すように・プロセッサ充填状態論理部７３のＦＵＬ
Ｌ状態を同期させて（修飾して） ＷＡＩＴ を態に進
める。 次いで、ＷＡＩＴ状態はＤＯＮＥ−ｔｅ態を同期させて
（修飾して）、第７図に示すようにＩＤＬＥ伊ａに進め
る。 最後に、ＩＤＬＥ吠態は軟部図の状態図に示すようにＷ
ＡＩＴ吠態を軟部式（て（修飾して） 、ＥＭＰＴＹ状
態に進める。 プロセッサ充填状態論理部７３のＥＭＰＴＹ−ｔｒ態は
マイクロプログラム１１２にＲＥＡＤＹ （レディ）表
示を与える。 この場合・伝送し終ったパケットが特定データブロック
の最終パケットであるときは、、５ＥＮＤ（送信）命令
は終り、ブロック転送良好の表示が与えられる。 一方、伝送されたパケットがデータブロックの最終パケ
ットでない場合は、ブロック内のすべてのワードが転送
される、まで、も□しくはタイムアウト誤りが生ずるま
で、前述のシーケン−スが繰返される。 ５ＥＮＤ （送信）命令は割込可能、かつ再開始可能で
ある。ただし、５ＥＮＤ （送信）命令の割込みはパケ
ット間においてのみ可能であり、伝送されるデータは割
込みによってなんらの影響をうけることはない。 このよう、に１単一のソフトウェア命令（５ＥＮＤ命令
）を用いてＪ２．７．ｇ７ワードまでのデータブロック
を送信プロセッサモジュールから受信プロセッサモジュ
ールに伝送することができ、かつ、ノぐケラトチェック
加算により伝送の正確さ全検査することができる。また
、送信プロ七゛ンサモジュールのアウトキューバッファ
６ｑによるツマゝンファリングにより、送信プロセッサ
モジュールの記憶速度とは無関係にプロセッサ間母線速
度による転送を可能にしているため、高いデータ転送速
度で伝送を行うことができ、かくして１多数のプロセ・
フサモジュール間において時分割ベースでこの通信路全
効率的に使用することか可能となる。 また前述したように、受信用にはなんらの命令を必要と
しない０ プロセッサモジュールがプロセ・ンサ間借線全弁してデ
ータを受信する際は、当該プロセッサモジュール内のオ
ペレーティングシステムはまず最初に母線受信テーブル
（ＢＲＴ ）内にエントリー（入口）を形成しなければ
ならない。また、この場合、各ＢＲＴエントリーは到来
データ？蓄積するアドレスと期待でれるワード数を含む
ものとする０送信プロセツサモジユールが送信命令を実
行し、母線を介してデータを送出している間、受信プロ
セッサモジュール内の母線受信ハードウェアおよびマイ
クロプログラムｌｌＳは適当なりＲＴエントリ・、。 −によりデータを蓄積し続けるようにする。（これはン
７トウエアプログラムの実行に関してインターリーブ配
列を生ぜしめる。） 受信プロセッサモジュールが所定の送信プロセッサから
予期したワード数を受信したときはＡ現。 に実行中のプログラムは中断され、その特定母線転送を
終了させる０ 第Ｓ図は１母線受信ノ・−ドウエアに対する論理図を示
し、第１図は同上用状態図全示す。 前述したように、灸プロセ・ンサモジュールは１Ｘ母線
およびＹ母線用として同一構成のＸおよびＹインキュ一
部５を有する。したかつて、以下そのうちの１つのみに
ついて説明するこりにする０プロセツサモジユールの初
期リセットｇ１１または前の受信動作後には、プロセッ
サ空き駄態論理部１０１のＲＥＳＥＴ伏態はＲ抄部ＤＹ
状態に進み、ＲＥＡＤＹ状態は母線光填抄部論理部９３
の５ＹＮＯ吠態を同期させて（修飾して）、論理をＡ
ＣＫＮＯＷＬＥ ＤＧＥ状態に進める。 このＡＯＫＮＯＷＬＫＤＧＥ （肯定応答）［Ｑにおい
て、インキュ一部５Ｆｉ当該プロセッサモジュール３３
の選択（５ＥＬＥＣＴ ）信号Ｑ（第２図参照）に応じ
て・母線コントｏ −５３７Ｋ ＲＥＣＥＹＶＥ ＡＣ
ＫＮＯＷＬＥＤＧＥ （受信肯定応答）信号全戻し、Ｘ
インキュ一部６Ｓのデータパケット受信可能抄部にある
ことを表示する前述のパケット転送シーケンスにおいて
為当該プロセッサモジュールの５ＥＬＥＣｊＴ （選択
〕信号はＲＥＣＥＩＶＥ ＣｊＯＭＭＡＮＤ （受ｍ
コマ−ｉ ） ）信号トアイマって、母線空き状態論理
部ｑ３のＡＣＫＮＯＷＬＥＤＧＥ （肯定応答）状態を
同期させて（修飾して） ＲＥＣＥＩＶＥ（受信）−状
態に進める。 この状態転移が生ずると送信レジスタ９３ （第５図）
は送信プロセッサモジュールの番号でロードされる。 ＲＥＣＥＩＶＥ （受信）状態においては、データパケ
。 ットはインキューカウンタ労の制御によりデータ母線か
らインキューバッファηにロードされる。 パケットのｌｔ番目のワードがロードされると、これに
よりＲＥＣＥＩＶＥ状態はＦＵＬＬ状態に進む（第を図
参照）。 次に、ＦＵＬＬ状態はプロセッサ空き状態論理部ｌＯ１
のＲＥＡＤＹ状態を同期させて（修飾して）１第を図に
示すように翼ｌ０ＲＯＩＮＴＥＲＲＵＰＴ （マイクロ
割込）状態に進め、ＭＩＯＲＯＩＮＴＥＲＲＵＰＴ （
マイクロ割込）状態はＣＰＵ割込論理にｌ１ｆＱＵＥＵ
Ｅ ＦＵＬＬ （インキューフル）状態を与える。この
ＩＮＱＵＥＵＥ ＦＵＬＬ（インキューフル）信号は当
該母線に対応するＫＡＳＫ （マスク）ビットがオンの
場合、次のソフトウェア命令の終りに割込みを生じさせ
る０割込みにより活性となる母線受信マイクロプログラ
ムｌｌｊは、まず最初に、プロセッサ空き状態論理部１
０１に対してＬＯＯＫ （ロック）信号（第５図）を発
出し、これにより、プロセッサ空き状態論理部１０７の
ＭＩＧｔＲＯＩＮＴＥＲＲＵＰＴ （マイクロ割込）状
態をＤＵＭＰ （ダンプ）状態に進める〇また、ＬＯＯ
Ｋ （ロック）信号はＸインキュ一部またはＹインキュ
一部のいずれかを選択する。ただし１この場合、双方の
インキュ一部が一杯で、かつ作動状態にある場合は、Ｘ
インキュ一部が選択されるようにする〇 次に、マイクロプログラムｉｔｓはに／５ＥＮＤ （Ｋ
送信）信号を発生し１この信号によって送信レジスタ９
５の内容をに母ＩＮ（第５図参照）にゲートさせ、パケ
ット送信機Ｃセンダ）のプロセッサ番号を取得する。 マイクロプログラムｌｌｓはこのプロセッサ番号を用ψ
て送信プロ、セッサのＢＲＴエントリーを読取り１アド
レスおよびカウントワードを得る０カウントワードが零
または負の場合は、パケットは放棄され、またこの場合
には、マイクロプロクラＡ ／／ｊ ｔｉＲＩＮＴ 信
号を発生し１この信号によりプロセッサ空き状態論理部
ｌｏｌを第ｒ図に示すようＫ ＤＵＭＰ ａ態からＲＥ
ＳＥＴ状態に進める。このイベントにおいてはこれ以上
の動きはなく１マイクロ割込みは終了し、ソフトウェア
命令処理が再開される。 また、カウントが正の場合には、マイクロプログラムｌ
ｌｊは、第５図に示すようにに／ＩＮＱＵＥＵＥ（Ｋイ
ンキュ）信号によりインキューバッファηからに母Ｓに
ワードを読出す。 インキューカウンタ品は、 Ｋ／ＩＮＱＵＥｔＪＥ信号
の発生の都度増加され、インキ五−パッファ９７ヲ介し
て走査を行うようにする。 インキューバッファηから各データワードが読出される
場合１カウントワードは減ぜられ、メモリーアドレスワ
ードは増加され、かくして得られたデータワードがメモ
リーに記憶式れる。 また１カウントワードが零に達した場合は、メモリーに
はそれ以上のワードは蓄積されず１終了割込みフラッグ
がセ・ント葛れ、送信プロセラ峠番号は記憶場所に保管
ｃセーブ）される。このイベントにおいては、母線充填
状態論理部９３はソフトウェアＲＩＲ命令によりクリア
されるまで、ＦＵＩＬＬ状態に保持される。 かくして１データブロツクが完全に受信されたときカウ
ントワードは−／ｆとＯの間の値を有する０終了割込み
が起きた後は、Ｒ工Ｒ命令によりインキュ一部がクリア
葛れるまで、割込みを生ずるような母線を介してのプロ
セッサへの転送は行われないＯ データワードがメモリーに蓄積式れると１パケ゛ントデ
ータのモジュロコ加算の計算が行われる。 チェック加算が不良の場合には、 ＢＲＴエントリー内
のワードカウントは−２３６にセットされて、終了割込
みクラ・ングｉ設定され、送信プロセッサ番号がメモリ
ー内に保管ｃセーブ）される。この場合１母線充填＃Ｒ
態論理部９３は、前述のように、ＲＩＲ命令によりクリ
アされるまでＦＵＬＬ状態にとどまる〇 カウントワードが零に達せず、かつチェック加算が良好
の場合には、母線受信マイクロプログラムｌｌＳは、第
３図に示すように１プロセッサ空き状態論理部にＲＩＮ
Ｔ−信号を発出し、この信号により、第１図に示すよう
に、プロセッサ空き状態論理部１０１のＤＵＭＰ状態を
ＲＥＳＥＴ状態に進める。 プロセッサ空き状態論理部１０１０ＲＥＳＥＴ状Ｓは、
母線充填状態論理部９３を同期させ（修飾し）、第ｊ図
に示すように論理部９３のＦＵＬＬ状態を５ＹＮＣ状態
に進める〇 この時点において、論理はパケットが受信され・・・る
前の状態に戻り、パケットの受信が可能となるＯこれら
のパケットは、そのデータブロックを終了する同一送信
機（センダ）よりのパケットであってもよく、また、他
の送信機（センダ）よりのパケットでもよい◎ 以上で母線受信マイクロプログラムＩＩＩの作動は終了
し１マイクロプロセツサ／／Ｊ Ｆｉソフトウェア命令
の処理を再開する０ 母線受信終了割込みが起ると、ソフトウェア割込みハン
ドラーはその番号が保管されている記憶場所から送信プ
ロセッサ番号を得１次いで１当該送信プロセツサの母線
受信テーブルカウントワードを調べることにより、チェ
ック加算誤りが生じたかどうかを検出することができる
。 伝送誤りの場合には、カウントワードは−２３６にセッ
トされる。そうでない場合には、カウントワードは一／
ｌとＯの間の値を有する０前述したように、ＲＩＲソフ
トウェア命令によりＲＩＮＴ信号を発出し１インキユ一
部８を再作動させるのは・母線受信終了ソフトウェア割
込みノ・ント・ドラ−の責務である０ 要約するに、受信作動においては、送信プロセッサモジ
ュールによるデータブロックの送信はソフトウェアにと
っては１つのイベントとして見られるだけであるので１
受信プ四セツサによるデータの受信は、全データプルツ
クが受信されるまで、あるいＩＩ′ｉ誤りが生ずるまで
受信プロセッサモジュールのソフトウェア割込みを起さ
ないＯまた、インキュ一部６５ ｔｉｓデータの伝送を
母線伝送速度で行い１データのメモリーへの記憶および
データのチェックを記憶速度で行うことを可能にするた
めのバッファとして働く。このように、母線上において
高い伝送速度を使用しうるようにしているため、母線は
時分割多重ペースで多数のプロセッサモジュールをサー
ビスするに光分な帯域幅を有する。最後に１各データパ
ケツト内にチェック加算ワードを付加することにより、
１受信プロセツサモジユール内にマルチプロセッサ通信
径路を介して受信されるデータの正確さを検査する手段
を与えるようにしている。 プロセッサ間母線を介して送出される情報はオペレーテ
ィングシステムの制御のもとに行われ、あるプロセッサ
モジュール３３内のあるプロセスから他のプロセッサモ
ジュール３３内の他のプロセスに送られる０前掲のマル
チプロセッサシステムの項で詳述したように１プロセス
はソフトウェアシステムにおけろ制御の基本的構成素子
（エンティティ）であり、また１１つのプロセッサモジ
ュール内には複数のプロセスが共存するＯプロセッサ間
母線を介して、異なるプレ七ツサモジュール内。 ノフロセス間において送信される情報は、一つの形式の
素子１すなわち、制御パケットおよびデータにより構成
される〇 前記制御パケットは、受信中プロセッサモジュール３３
に対してメツセージの開始１取消しおよびデータ転送を
報知するのに使用する。 これに関して留意すべきことは、プロセッサ間母線３５
カプロセッサモジュール３ｓを相互接続している間に、
特定のプロセッサモジュール３３内のプロセスがプロセ
ッサ母線３ｊを多重化する方法により他のプロセッサモ
ジュール３３内の１つまたはそれ以上の他のプロセスと
の間で通信を行うということである◎したがって１コブ
ｐセツサモジユ一ル３３間の母線トラヒックは１終了状
態の異なる種々のプロセス間通信の部分を含むことにな
９１かくして、多数のプロセス間通信が見掛は上向時ベ
ースでインターリーブされることになる。 ハードウェアは、プロセッサ間母線３Ｓの使用をパケッ
トレベルで時分割多重化し１またＸ複数のプロセスは、
相互にインターリーブモードで発生するメツセージ処理
に際し、プロセッサモジュール３３内で相互通信を行う
とともに、必要に応じてプロセッサ間母線３５を介して
相互通信を行うようにしており、任意の特定プロセス間
通信用として１つのプロセッサ間借Ｍ３ｓが割当てられ
ることのないようにしている。 データ情報は１つまたはそれ以上のパケットでプロセッ
サ間母線を介して送出するようにし、この場合、必ず制
御パケットを前置し、トレーラパケットを付随させるよ
うにする。 データパケットの前に制御パケットを先行させる必要が
ある理由は、特定メツセージに対して１つの母線が専用
されることはないためで、かくして、メツセージを正し
く識別し１かつ１メツセージ内でどれだけのデータを受
信すべきかを表示すするため前記制御パケットを必要と
する〇この情報転送（すなわち１制御パケツト１データ
情報、トレーラパケット）は、いったんスタートした後
は不可分ユニットとして行われる。送信プロセッサモジ
ュールは、 若干ａのデータパケットよりなる個別の伝
送としてデータブロックを送信し１個別の伝送としてト
レーラパケットを送信する。送信プロセッサモジュール
は、このときだけ１他のメツセージに関する情報を送信
することができる。 トレーラパケットＩＩ′ｉ２つの目的に役立てることが
できる。□ まず第１に・データ伝送中に誤りが生じ、したがって、
データブロックの残りの部分が放棄された場合１ トレ
ーラパケットはブロックの終りを表示する。 次に１送信プロセツサが、多すぎるデータを送信しよう
とした場合（この場合にも１ブロツクは切棄てられる）
、トレーラパケットはデータが伝送され、データ伝送が
終了したことを認識する手段を与える。 伝送される情報は、情報が受信プロセッサに確実に取得
されるよう異なる径路を介して２重伝送されるようにす
るか１必要な場合１情報を反復伝送きせるよう受信肯定
応答信号を要求するようにしている。したがって、任意
の単一母線の誤りによって情報が失なわれることはなく
、また任意の単−母線誤りが２つの包含されるプロセス
により見られることもない。 母線受信ソフトウェアは１インキユ一部からメモリー１
０７への情報の転送を制御することにより、母線受信ハ
ードウェア（第２図示インキュ一部５）とインターロッ
クさせるようにしている。 かくすれば、母線受信テーブル情報を変更するような作
動を競合条件（同期の問題〕なしに行わ・・・せること
か可能となる。 母線受信テーブル情報がいったん更新されると１前の終
了割込みをクリアし、かつ、マスクレジスタ内の母線マ
スクピットをオンにセットして受信マイクロ割込みを再
作動させることにより、インターロックは取除かれる。 これにより２つの事象が行われる。すなわち、インキュ
ーハードウェアがパケットをインキュ一部に受入れるこ
とを許容する罐か一母線受信マイクロプログラムがその
情報をインキュ一部からメモリーに転送することを可能
にする。 また、ハードウェア・ソフトウェアシステムは、主電源
よりのＡＣ電源の完全障害のようなシステム電源障害時
、あるいはシステムの一部に対して一時的電源障害を招
来するライン過渡時においても情報がなくなることのな
いようこれを構成する。 このハードウェア・ソフトウェアシステム共同動作は、
インキュ一部６５ （第２図）に供給するようにした電
源警報信号（第３図のライン３３７参照）を含み、前記
電源警報信号を受信した後は、精々！パケットの情報程
度しかインキュ一部にロードできないようにしている。 また、このイベントにおけるソフトウェア作動は、イン
キュ一部を充填状態にさせるための送信（５ＥＮＤ ）
命令を含む０この正味の効果は、プロセッサモジュール
３３が電源警報信号を受信した後は伝送を終了しないよ
うにし、論理部電源を切った除電すべての転送の状態が
分るようにすることである０ また、プロセッサ間借＠ ３！；は、オペレーテイング
システムにより、システム内の他のプロセッサモジュー
ルが作動していることを確認するのに使用スる０すなわ
ち、プロセッサモジュール３３１７） 各々から、Ｎ秒
ごとに各プリセッサ間母線３Ｓを介して１システム内の
各プロセッサモジュール３３に制御パケットを送信する
。かくすれば、各プロセッサモジュール３３は、システ
ム、内の各プロセッサモジュールから２Ｎ秒ごとに１前
記パケツトを受信していなければならず、応答のないプ
ロセッサモジュールはダウンしたものとみなされる０あ
るプロセッサモジュールがそれ自体のメツセージを受信
しない場合１そのプロセッサモジュール３３ハナにか具
合いの悪いことが起ったことを知り、以後はＶＯデバイ
スコントローラｌ／を捕捉（テークオーバ）しない。 第１Ｉ２図はマルチプロセッサシステムの種々の部分が
不作動：ｔＪ：態になつ々場合１どのようにして特定ア
プリケーションプログラムが連続してその進行を継続し
うるかを線図的に示したものであるＯ第グ２図の個別の
各ブロックは、それぞれ一本の、。 プロセッサ間母線３！；ＣＸ母線およびＹ母線）により
接続した一つのプロセッサモジュール３３、複Ｎのキー
ボードターミナルを制御するデバイスコントローラｌ／
％および１つのディスクを制御する他のデバイスコン
トローラにより形成し念マルチプロセッサシステムを示
す〇 マｆｅ、第９２図の各図はマルチプロセッサシステムの
種々の部分がサービス不能となった後、再びサービス可
能状態でマルチプロセッサシステムに導入される駄況を
示す。 シーケンスは第４Ｉ２図の左上側の図から始まり旭各図
内の太線矢印により示す順序で進行する。したがって、
シーケンスは、各図に記号で表示したように１（１）最
初の状態で示す状態から（２） ＣＰＵ Ｏダウン（８
） ＣＰＵ Ｏ復旧（４） ＣＰＵ ／ダウン（５）
ＣＰＵ ／復旧１の状態に進む。 １１１１１２５１Ｊの左上側渦に゛イニシャルステート
（最初の状態）°なる記号で示したマルチプロセラ肇シ
ステムの最初のＩｒＲ態においては、アプリケ−ション
プログラムの１つのコピー（ＰＡ ）が活性状態で、こ
のコピーによりシステムコールヲ行い、アプリケーショ
ンプログラムＰＡが情報を通過させるバックアップとし
てコピーＦＢを生成させる。 この場合、すべてのＩ１０装置はプロセラ毎モジュール
Ｏにより作動している。この最初の状態において１図の
Ｘ母線上にパー印を付して示したように１プロセッサ間
母線３５が障害を生じたり、ダウンした場合には、アプ
リケーションプログラムのＰＡになんらの影響を与える
ことはなく、再びマルチフロセッサシステム内に導入す
ることができる。 次の図、すなわち°ＣＰＵ Ｏダウン”の状態では・プ
ロセッサモジュール０はサービス不能となり、マルチプ
ロセッサシステムは、アプリケーションプログラムＰＡ
にこのことが起ったことを報知し〜アプリケーションプ
ログラムＰＡ ＦｉプログラムＰＢと通信する試みを停
止し１マルチプロセツサシステムによりすべてのＩ１０
装置をプロセッサモジュールｌに切換える０かくして、
アプリケーションプログラムは、プロセッサモジュール
／とデバイスコントローラ４Ｉ／を接続するＩ１０母線
ｎ（右側のＩ１０母線上に矢印で示す。）を介して中断
することなくターミナルに無停止サービスを続けさせる
〇 第４１２図の中央上部に“ＣＰＵ Ｏ復旧°なる記号で
表示するようなマルチプロセッサシステムの次の作動状
態においては、プロセッサモジュールＯはコンソールコ
マンドにより再びサービス可能状態に戻る。この場合、
プロセッサモジュールＯはプロセッサモジュールｌを介
してディスクからマルＩＩ・チプロセッサシステムに再
びロードされる。アプリケーションプログラムＦＡは、
プロセッサモジュールＯがサービス可能となったことを
知らされ、プロセッサモジュール０内にアプリケーショ
ンプログラムの他のコピーを生成するようマルチプロセ
ッサシステムに命令する０上記コピーはＰＣと名付けら
れ、ターミナルは中断することなく無停止サービスを続
ける。 次に、” ＣＰＵ ／ダウン°として表示するように１
プロセツサモジユールｌが不作動状態になると１アプリ
ケーションプログラムＰＣはこの事実をマルチプロセッ
サシステムにより報知され、アプリケーションを引継ぐ
。マルチプロセッサシステムは自動的にプロセッサモジ
ュールＯを介してすべてのＩ１０装置と通信を行い、タ
ーミナルに中断することなく無停止サービスを続けさせ
る。 最後に、第６図の右側上部に°（３ＰＵ ／復旧”とし
て示すような状態では、プロセッサモジュールｌはコン
ソールコマンドにより作動可能となり、プロセッサモジ
ュール０を介してディスクからマルチプロセッサシステ
ムに再ワードされる。アプリケーションプログラムＰＣ
は１プロ２セツサモジユールｌが使用可能となったこと
を報知され為プロセッサモジュールｌ内にそれ自体の他
のコピー（アプリケーションプログラムＰＤ ）を生成
する、ようマルチプロセッサシステムに命令し、がくし
て１マルチプロセツサシステムの素子はすべて作動状態
となる。 以上の説明から明らかなように、上記の時間中には１プ
ロセッサ間母線の双方とプロセッサモジ１゜ニールの双
方がサービス不能となった後、再びシステム内に導入さ
れているが、アプリケーションプログラムとターミナル
は中断することなく、作動を継続している。 このように１なにものかが障害を生じている間もアプリ
ケーションプログラムを継続させつるようにし１かつ、
アプリケーションプログラムを継続しながら・障害を起
した構成素子を修理し、もしくは交換できるようにしな
ことは本発明マルチプロセッサシステムの重要な特徴で
ある０また、このことは、プロセッサモジュールおよび
プロセッサ間母線に対４してだけではなく、例えば、ラ
ック内のファン１電源などのようなマルチプロセッサシ
ステムの全構成素子に対してもいえることで、かくして
、マルチプロセッサシステム３１は本当の意味の無停止
システムということができる。 前述のように、第１図示マルチプロセッサシステム３１
は入出力（Ｉｌｏ ）システムおよびデュアルポートデ
バイスコントローラ４Ｉｌを含む。 工１０システムの一般的目的はプロセッサモジュール３
３と周辺装置間のデータの転送を可能にすることである
。 本発明の重要な特徴の１つは、システムの７工イルソフ
ト作動を確保するため余裕をもった径路を介してデータ
転送を行うよ、うにし、１つのプロセッサモジュール３
３の障害またはデバイスコントローラの一部の障害によ
ってもち特定周辺装置との間のデータの転送が停止され
ることのないようにしていることである。 各デバイスコンドローラダｌはデュアルポート部グ３お
よび関連構造を有し、２本の関連のＩ１０母線胛ととも
に、以下に詳述するような周辺装置への余裕あるアクセ
スを可能にする。 また、本発明１１０システムは１パーフオーマンス（性
能）の点で特に重要な特徴を有するＧ例えば、本発明の
工１０システムのパーフォーマンス特性の１つは、入出
力母線構造の作動速度（帯域幅）である◎デバイスコン
ドローラｌｉｌは比較的低速度でデータの伝送を行う周
辺装置からのデータを収集し１この収集データをプロセ
ッサモジュール３３の記憶速度またはそれに近−速度で
バースト多重モードによりプロセッサモジュールに伝送
する。 第１図に示すように１各プロセツサモジユール３３には
、複数個の個別デバイスコントローラ４１／ 全付属さ
せてこれらを操作するようにし、これにより１単一マル
チプロセツサシステム内において各デバイスコントロー
ラ４Ｉ／をデュアルポート部グ３を介して１以上のプロ
セッサモジュール３３に接続スることを可能にしている
。 第７２図において、各プロセッサモジュール３３は前述
のｌロセツサ間制御ユニッ） １にのはか１中央処理ユ
ニツト（ＣＰＵ ）部ｉｏｓ 、 メ−ｖ−り一部１０
７および入出力（ＶＯ）チャネル部１０９を含む。 各デバイスコントローラは１第７２図および第１図に示
すように１スター形状に接続した接続線／／／を介して
ｌまたはそれ以上の装置を制御するようにしている０す
なわち１各装置をデバイスコントローラに個別に接続す
るようにしている。 第１２図においては、ディスクドライブａＳをｌっのデ
バイスコントローラＩｌｌに接続し、テープドライブけ
を他のデバイスコントローラ４１／に接続している。 ざらに、第１２図において１各ｃｐｕ ＠ ｔｏｓ−は
マイクロプロセッサｌ１３を含み１．前記各マイクロプ
ロセッサ／１３にマイクロプログラムｌｌｓを関連させ
る。前記マイクロプログラムＩｌｌの一部は工１０シス
テム用のＩ１０命令の遂行に当り、マイクロプロセッサ
／／Ｊにより実行されるようにする。前記Ｉ１０命令は
、第１２＠においては、ＥＩＯ（ｅ：ｃｅｃｕｔｅＩｌ
ｏ ） 、 ＩＩＯ（１ｎｔｅｒｒｏｇａｔｅ Ｘ１０
） ｓ ＨＩＩＯ（ｉｎｔ−ｅｒｒｏｇａｔｅ ｈｌ
ｇｈ ｐｒｉｏｒｉｔｙ ＴＪｌｏ）として示しである
。これらの命令の詳細については、第ｉｓ図、第７６図
および第１７図により一部する。 マイクロプロセッサ／／Ｊは１第１２図に示す径路ｉｉ
’ｙの集合によりｌチャネル１０９を介してＩ１０母線
胛にアクセスする０ また）第１２図において、Ｉ／ｌ）チャネルはマイク・
・ロプロセッサ１１９を含み為前記マイクロプロセッサ
／１９にマイクロプログラムｌコｌを関連させる。 マイクロプログラム／、２／はマルチプロセッサシステ
ムにおける１つの機能を有する。その機能は第７６図に
示すような再接続およびデータ転送シーナン文を遂行す
ることで、これに関しては後述するＯ また、プロセッサモジュール３３のＶＯチャネルｉｏｑ
は、第１２図に示すように一データ径路論理部／ＪＪを
含ｂ０ 前記データ径路論理部／２３は、第１３図に示すように
、チャネルメモリーデータレジスタ１２１ 、入出力デ
ータレジスタ／４７ 、チャネルメモリーアドレスレジ
スタ／Ｊ９ ｔキャラクタカウントレジスタ１３／、ア
クティブデバイスアドレスレジスタ／ＪＪ優先度決定レ
ジスタ１３ｊおよびパリティ発生・チェック論理部／３
７を含む。 第７２図に示す径路／／７ ａ 、第７３図にＸ母線お
よびに母線として示したλつの母線を含むＯＭｆｉｉｌ
ａマイクロプロセッサ／／Ｊからの出母線で１人出力デ
ータレジスタ１２７にデータを伝送する０ また１に母線はデータ径路論理部１２３よりのデータを
マイクロプロセッサ／／、？に伝送する入母線である。 第１２図において１径路１３９はデータ径路論理部／２
３とメモリーサブシステム１０７とを接続する〇この径
路／３９は、第７２図に示すように為プロセッサモジュ
ール３３のメモリーサブシステム１０７内のハードウェ
ア径路／３９ムおよび２つの論理径路／３９Ｂ 、 ／
Ｊ９０を含む。 論理径路／Ｊ９ＢおよびＸ３９０の詳細については第１
６図により後述する。 ハードウェア径路／３９Ａは第７３図に示すように３つ
の分岐路を含む。 第３分岐路／３９Ａ−／はメモリーからチャネルメモリ
ーデータレジスタｌコｊへの伝送路を形成し、第３分岐
路／３９ムー２はチャネルメモリーアドレスレジスタ／
２９からメモリーへの伝送路を形成し、また第３分岐路
／３９ム−３は入出力データレジスタｌコアかもメモリ
ーへの伝送路を形成する。 第１２図において濁プロセッサモジュール３３の入出力
チャネルは制御論理部’Ｊ／／Ｉｔ／を含み）この制御
論理部ｌダｌはＴ母線マシン＃Ｊ （第１３図参照）。 ならびにｑつのリクエストライン、すなわちＲＥ（３Ｏ
ＮＮＥ（３’ｌ’ ＩＮ−（再接続、 ＲＣＩ ） １
１Ｉ３、ＬＯＷ ＰＲＩＯＲＩ’ｆｆＩＮＴＥＲＲＵＰ
Ｔ ＲＥＱＵＥＳＴ （低優先度割込リフニス） 、
ＬＩＲＱ ） ／ｌＩ７ 、 ＨＩＧＨＰ
ＲＩＯＲＩＴＹ ＩＮＴＥＲＲＵＰＴＲＫ：ＱＵＥＳ
Ｔ （高優先度割込リフニス） ）１９およびＲＡＮＫ
（ランク） ｉｓｉ （第１４１図参照）を含む。 また、第７１１図および第１２図に示すＩ１０母線１は
群のチャネル機能ライン１３３ 、 Ｉ！！！ 、 ／
、ｔ７および／！９を含む（第１４図参照〕。ＴＡＧ母
４Ｉ（Ｔ母線）１３３は機能ラインとして働くダ本のラ
インよりなり、このほか、第１４１図に示すようにハン
ドシェークラインとしての機能をもった３つのライン、
すなわち、５ＥＲＶＩＣＥ ＯＵＴ （ＳＶＯ、ｆ −
ヒｘ７ ｆｙ ） ）５ イン／ｊｊ 、 ５ＥＲＶＩ
ＣＥ ＩＮ （ＳＶＩ 、サービスイン）ラインｌ！７
．および５ＴＯＰ ＩＮ （ＳＴＩ 、ストップイン）
ライン０９がある。 また、第１４１図および第１２図に示すように、エル母
線Ｒはデータライン群ｌぶ／ 、 １６３ 、 ／４５
、 ／４７およ・び１６９を含む。 ＤＡＴＡ ＢＵＳ （データ母線〕ライン／６１および
ＰＡＲＩＴＹ （パリティ）ライン／６３は双方向性で
、データラインとしての機能を有し、この群内には、第
１１Ｉ図に示すようにｓ Ｉ６本ｖｚ ＤＡＴＡ ＢＵ
Ｓ （データ母線）ラインｔｔｉおよび１本のＰＡＲＩ
ＴＹ （パリティ］ラインｌ乙３を含む。 また、ＥＮＤ ＯＦ ＴＲＡＮＳＦ＄Ｒ（ＥＯＴ 、転
送終り）ラインＩｔ！； 、 ＰＡＤ ＯＵＴ （ＰＡ
ＤＯ、パッドアウト）ライン／６７およびＰＡＤ ＩＮ
（ＰＡＤＩ 、バラ、ドイン）ライン１６９はデータ
ステータスラインとしての機能を有し、データラインｌ
≦ｌおよび／４３上に起る特殊な状態を表示する。 最後に、Ｉ１０母Ｉ！１は第ｉｐ図および第１２図に示
すようにリセットライン（ｌ０Ｒ８Ｔ ） ／７／を含
むＯ第１ｇ図に示す各Ｔ母線コマンドは、Ｔ母線コマン
ドが有効である間に、データ母Ｈｉｔｉ上にある特定フ
ォーマットを必要とする。Ｔｉ線機能、ｐ−ドアドレス
＆コマンド（ＬＡＯ）およびリードデバイスステータス
（ＲＤＳＴ ）に対する特定データ母線フォーマットを
本実施例の場合につき示すと第１Ｉ図の下側のようにな
る。 Ｔｆｆｉ線機能、ＬＡＣの場合には、データ母１ＩＩｉ
ｔｉのラインＯないしｊ上に伝送されるデータまたはフ
ィールド（欄］Ｆｉ遂行すべき作動を規定し為データ母
線のライン！ないし１２上に伝送されるフィールド（欄
］は１コマンドがアドレスされるデバイスコントローラ
４１／ （より詳しくは、データ母線ｔｔｉに接続され
る当該デバイスコントローラのボート部グ３）を規定し
、また１データ母線ライン１３ないし１５上に伝送され
るフィールド（欄）はデバイスコントローラｌｌに接続
したどの周辺装置をこのコマンドに応じて当該デバイス
コントローラにより作動させるべきかを規定する。 またＳＴ母線機能ｓ ＲＤＳＴの場合には、データ母線
ビット０．／、２および３はそれぞれ、オーナーシップ
誤り、割込みベンディング１デバイスビジイ（使用中）
、およびパリティ誤りを示し、ピットゲないしｌｓはデ
バイス従属ステータスを示すＯ Ｔ母線上の諸機能は、第ｔＳ図、第１６図および第１２
＠に示すように３つのシーケンス・で伝送される。 これについては以下に詳述する。 各Ｔ母線機能はチャネルにより主張され、ハンドシェー
クシ、−ケンスは、へ出力チャネル１０９とデバイスコ
ントローラ４１７間でＴ母線機能の受入れを肯定応答す
るため１ハンドシエ・−クラインｔＳＳ 。 ／！；７ 、１ｊｔ９を使用して行われるようにするＯ
ＴＴｉ・線およびハンドシェークラインの制御は第１Ｊ
ＩＪ示Ｔ母線マシン／１１３により行う。 第３図は、Ｉ１０チャネル１０９とポート部ダ３間にお
けるハンドシェークの作動を示すタイミング図である。 第１図に示すように、ラインｌｊｊはサービスアウト信
号（ＳＶＯ）を伝送し、ライン／ｓ７ ｉｊササ−スイ
ン信号（ＳＶＩ ）を伝送する。 また、図には、ＳｖＯｖ号およびＳｖ工倍信号ともにチ
ャネルクロックサイクルを上部に示しである。 第１図に示すように、Ｓ■工倍信号チャネルクロックと
同期しておらず、Ｉ１０チャネル１０９よりのＳｖＯｖ
号に応じて、任意の時間にデバイスコントローラにより
主張〔アサート）される。 ＶＯチャネル１０９はサービスアウト（ＳＶＯ）信号を
主張する前にＴ母線機能および必要に応じてデータ母線
を主張する。 次いで、エバチャネルは、第２１ｔ図に垂直上昇部コア
９で示すように一サービスアウト（ＳＶＯ）信号を主張
する。前記ＳｖＯｖ号はデバイスコントローラがサービ
スイン（ＳＶＩ ）信号（コｒ／）Ｋ応答し１チヤネル
コマンドに肯定応答するまでその状態を保持し１サービ
スイン（ＳＶＩ ）信号は、チャネルがＳｖＯｖ号を低
下（ドロップ）させるまでその状態を保持する。 デバイスコントローラ４Ｉｌがサービスイン（５ＶＩＩ
信号を主張した場合は、チャネル１０９ ＃ｉ通常ｌク
ロックサイクルと２クロツクサイクルの間の時間周期で
、第１図に垂直下降部２１ｒ３で示すようにサービスア
ウト（ＳＶＯ）信号を除去し１それに応゛じて、デバイ
スコントローラは第１図に垂直下降部２ｔ３で示すよう
にサービスイン（ＳＶＩ ）信号を低下（ドロップ）さ
せる。 デバイスコントローラによりサービスイン（ＳＶＩＩ信
号がドロップすると、チャネルｉｏ９１ｒｉ次の転送の
ためサービスアウト（ＳＶＯ）信号を再主張しうる状態
となるが１チヤネル１０９ ｄ 、ＳＶＩ信号がドロッ
プするまで、ＳｖＯｖ号を再主張しない。 第１図の矢印２１ｒｌＡ 、 ２１３Ａおよび２１ｒ！
Ａはそれぞれアクション（作動） ２７９ 、２１１
およびコｔ３を表わす。 ハンドシェークは第１図に示すように垂直下降部２１ｒ
！の立下り縁部で終了する。 出力転送に際しては、コントルーラのインターフェース
データレジスタ２１３＃：ｔサービスアウト信号の立上
り縁部（垂直上昇部コア９）においてデータを受入れ、
サービスアウト信号の立下り縁部（垂直下降部、２ｒ３
）において、データをデバイス：ｌ ン） ｏ−ラｉｔ
’；ｒの制御部に転送する。 また・入力転送の場合は、チャネル１０９はサービスア
ウトｌ乙 ＳＶＯ）信号の立下り縁部（垂直下降部２ｔ
３）において、デバイスコントローラからデータを受入
れる。 このように、２ラインハンドシエーク、ヲ使用して１弁
開期作動をするチャネル１０９とそのデバイスコントロ
ーラｆ／間における情報の転送をインク・−ロックさせ
るようにしている。 これが第７Ｓ図島第７６図および第７７図のハンドシェ
ーク２Ｌで示す通常のハンドシェーク状態である。 このほか１特殊目的に使用する場合として、２つの特殊
なハンドシェーク状態が考えられる〇まず最初に、デバ
イスコントローラを選択スるために使用するチャネルコ
マンドはＳｖ工倍信号よりハンドシェーク賂れないよう
にする。それは１この時間の間には単一デバイスコント
ローラ１ｄ”ｌｌ択δれないからである〇 このようなチャネルコマンドとしては、第１Ｉ図に示す
ように次のものがある。すなわち、５ＥＬ−セレクトＣ
選択） ＬＡＯ−ロードアドレスおよびコマンドＨＰＯＬ−高優
先度割込ポーリング ＬＰＯＬ−低優先度割込ポーリング ＲＰＯＬ−再接続割込ポーリング また、シーケンスを終了式せるために使用するコマンド
もＳＶＩ信号によりノ１ンドシェークされないようにす
る０それは、これらのコマンドは選択し克デバイスコン
トローラにそれ自体をディセレクト（選択解除）させる
ためである。 このようなコマンドとしては次のものかある１゜（第１
に図参照）Ｏ ＤＳＥＬ−ディセレクト ＡＢＴＩ−打切り命令（ＶＯ） ＡＢＴＤ−打切りデータ ハンドシェークされない上記の全コマンドに対して、チ
ャネルは所定時間周期の間（すなわち・コクロックサイ
クルの間） ＳＶＯ信号（ｉｔｓ ）を主張した後、こ
の信号を取除く、この形式のハンドシェークを第１３図
、第１４図および第１７図にＺＬで示す０ ａｌｌに、データ転送は、デバイスコントローラがこれ
以上のサービスを必要としないことをしらせたいとき、
Ｓｖ工倍信号なく、ストップイン（ＳＴＩ ）信号を戻
す場合を除いて丸通常はハンドシェークされるようにす
る。この場合１チヤネルによりＳｖＯｖ号が次にドロッ
プしたとき、ポート部はそれ自体をディセレクトする。 そうでない場合は、ＳＴＩ信号によりＳＶＩ信号と同じ
ような方法でハンドシェークされる。 すべてのハンドシェークに関する他の状態として、チャ
ネルがＳｖＯｖ号を主張する準備をする場合には、チャ
ネルは九第１３図示Ｔ母線マシン／ＩＩ、１の一部であ
るタイマーを始動させる。前記タイマーは、設定された
時間周期以内に次のノ１ンドシェークサイクルが始まら
す１また終了しない場合、時間切れとなって誤り報知を
行う０タイマーが時間切れとなった場合は１シーケンス
内の適当なポイントに誤りか報知され、デバイスコンド
ローラグ／にＡＢＴＩ （ＥＩＯ、ＩＩＯ、またｄ Ｈ
ＩＩＯシーケンス□。 またＦｉＡＢＴＤ （再接続シーケンス）のいずれかが
送信される。 第２９図は第２１ｆＩ！ＪＫ示すハンドシェーク用論理
部を示す。第２９図に示す論理回路は第１３図示Ｔ母線
マシンの一部であり１また前述の通常のハンドシェーク
献態に対して有効な論理回路である。 第２９図示論理回路社サービスアウトフリツプフｏ７ブ
コｒ７およびサービスイン同期フリップフロップを含む
。第１図に区分線および記号で示すように、フリップ７
０ツブ２１７およびｘｒｐ Ｆｉチャネルｔｏｑ内に物
理的に配置する。 デバイスコントローラ４１／は、７リツプフロツプＪｆ
９のＤ入力にサービスイン（ＳＶＩ ）信号を帰還伝送
する送信機２９３ならびに組合せ論理回路２９１を含む
。 第３図に示す論理部の機能は以下のとおりである。
・ チャネル１０９は１フリツプフロツプ２１７のＪ入力を
ターンオンすることによりサービスアウト（ＳＶＯ）ｆ
１号を主張し、次のクロックサイクルがスタートすると
′＆亀送信機λ９Ｓによりデバイスコントローラにサー
ビスアウト信号（ＳＶＯ） 信号カ伝送される。 デバイスコントローラ内の組合せ論理回路２９１は、そ
れがレディ状態の場合、送信機２９３を作動石せて、７
リツプ７０ツブ２１９にサービスイン（ＳＶＩ ）信号
を戻し１これでハンドシェークを完了する。 ここで（第１９図に示すデュアルポートデバイスコント
ローラに戻ることにし、デバイスコントローラ４１／の
デュアルポート部の各々は物理的接続線１７９により、
これをインターフェース共通論理部ｉｒｔ （第２／図
にその詳細を示す）に接続し、ボート部ダ３の各々を論
理接続線ｔｔＳを介して蔦オーナーシップラッチ回路ｉ
ｔｓにより決められるようインターフェース共通論理部
ｔｒｔと関連させる。 第１９ＷＪに接続Ｉ！１ｌｌｔＯで−示すように、イン
ターフェース共通論理部１ｌｒｌはデバイスコントロー
ラｌ／の制御部ｌｔ７と関連式せる。デバイスコントロ
ーラの制御部ｌｒ７はバッファ１１９を含む。 また、第１９図にブロック図の形で示すデュアルポート
部４Ｉ３（その詳細を第ｎ図に示す０）は、Ｉ１０シス
テムに対してフェイルソフトモード、を与えるもので１
本発明マルチプロセッサシステムの重要な部分である。 ボート部ダ３および関連のシステム構成素子は１つのデ
バイスコントローラ４Ｉｌの２つのボート部グ３が論理
的、物理的に独立するような方法で構成し、かくして、
１つのポート部ダ３の構成素子部分が特定デバイスコン
トローラ４１／の他のボート部の構成素子を形成するこ
となく、また、１つのボート部内の集積回路障害のよう
な単一構成素子の障害により１他のボート部の作動に影
響を与えないようにしている。 第７９図如記号で示すように、各ボート部グ３はプロセ
ッサモジュール３３をデバイスコントローラとインター
フェース亘せ、究極的には、前記デバイスコントローラ
Ｆ／を介して特定の周辺装置とインターフェースさせる
機能を有する０また１ボ一ト部４１Ｊは１オ一ナーシツ
プラツチ回路ｌｔＳのＩｒＲ態を条件としてデバイスコ
ントローラ／１７の制御部と通信し１またプロセッサモ
ジュールと通信するための構成要素（エンティティ）で
ある。 すなわち、ボート部はその選択ピッ） ／７Ｊをセット
して、後述するように、ＶＯチャネル１０９より受信し
た命令によりそれ自体をプロセッサモジュールに接続す
る。 特定デバイスコントローラｌｌ内の個別ポート部ダ３の
各々は、独立してプロセッサモジュール３３に接続する
ことができ、また、当該デバイスコントローラ内の他の
ポート部と同時に異々るプロセッサモジュールに接続さ
れるが、デバイスコントローラの制御部とデュアルポー
ト部グ３の１つとの間には、オーナーシップラッチ回路
ｌｔｊにより）任意のある時間にはｌボート部のみしか
デバイスコントローラにより制御δれないような論理接
続か設定賂れるようにしている。 デコーダ論理部は１任意の特定時間にＴ母線／３！上に
どんな機能を伝送するかを決定する機能を有する。 制御論理部はＴ母線機能を組合せて１例えば１セット選
択ビット１クリア選択ビット、リード割込みステータス
のような特殊なボート機能を遂行させる働きをする。 制御論理部の機能は第２７図示論理式に示すとおりであ
る。 第１３図、第１６図および第７７図により後述するよう
な接続シーケンスがｖｏ ｉ ＊ Ｊ９を介して伝送さ
れると、ボート部４Ｉ３１７）／”）（当駒Ｉ１０！Ｉ
！＃［接続されたデバイスコントローラ＃ｌの！ボート
ｌｌｅのみ）が、その選択ビット／７３をセットするこ
とにより論理的センスで母線胛に接続を行う。 この論理接続は当該接続シーケンスにおいて伝送される
データの一部により決められる。接続が行われると、当
該特定ポートｓｅはデバイスコントローラの制御部とチ
ャネル間に情報を通過路せルチャ＊ルプ０トコルに応答
する。装置アドレス比較器１９３はボート部グ３の構成
部分で、ボート部の新しいアドレスを決定する機能を有
する。 装置アドレス比較器／’Ｈは、ＬＡＣＴ母線機能の間、
データ母線／１／上の装置アドレス欄を特定ボート部ダ
３に関連する装置アドレスジャンパーと比較して、特定
ポート部Ｒに対する新しいアドレスを決定する。竿ヤネ
ル１０９により伝送されるアトｋ、スが特定ボート部ダ
３に関するジャンパーにより決められるアドレス七整合
（マツチ）した場合は、項ＡＤＤＣＯＭＰ （第１図参
照）が生成され、当該ボート部用の選択ビット１７３が
セットされる。たたし・この場合、第１図に示す他の状
態は１選択ピットがセットされることを許容するものと
する。かくして、ポート部グ３は選択ビットがクリアさ
れてシーケンスが終了するまで、すべてのＴ母線作動に
１゜応答する。 第１図において使用している略語は次のとおりである。 すなわち、 ムｄａ Ｑｏｍｐ−アドレス比較（装置アドレス）ＰＡ
ＲＯＫＦＦ −パリティＯＫフリップフロップＳＥＬ
−選択（セレクト） ＯＷＮ −オーナーシップ ５ＥＬＢＩＴ−選択ビット パリティチェックレジスタ／７７は第１３図に示すパリ
ティ発生および検出論理部と以下のように関連する。す
なわち１その出力において、パリティ発生論理部／３７
１ｄ 、ボート部グ３のパリティ検出器／７７によりチ
ェックされるべきパリティを発生する。このパリティは
チェックしなければならない力へあるいはプロセッサモ
ジュール３３のＶｏｆヤネルｌＯ９により打切られるか
する。 また１人力上には、同様な方法でチャネルパリティ検出
論理部／３７によりチェックされるべきパリティをイン
ターフェース共通論理部１Ｉｒｌから発生する。 第２グ図に示すように、パリティチェックは１データが
レジスタにロード葛れる前にスタートし、レジスタにデ
ータが完全にロードされた後まで継続するようにする。 すなわち％Ｄａｍ上のパリティは、チャネルが出力Ｔ母
線機能によりＳｖＯ信号を主張する都度、ボート部パリ
ティレジスタによりチェック賂れるようにし、ＳｖＯ信
号の存在する間パリティをモニタして、その期間中にお
けるＤ母線上のデータの安定を確認し１かつ１ボ一ト部
からデータレジスタＪ／Ｊにデータを転送するように嗜
している。 このパリティチェックはＴ母線シーケンスの各トランザ
クションごとに起り、シーケンスの任意のトランザクシ
ョンの間にパリティ誤りを生じた場合は１誤りはシーケ
ンスの間のＴ母線機能に応じ、ステータスビットとして
戻でれる。例えば、Ｅ工０シーケンス（第１Ｉ図および
第１ｓ図）において、ＲＤＳＴに対するＰ４ビット戻り
は、Ｅ１０シーケンスの間にボート部がパリティ誤りを
決定したことを示す。 また１第１ｔ図に示すように、パリティ誤りビットは一
％Ｔ母線上のＲＤＳＴ機能に対応するＤ母線上のビット
番号３である０ ＥＩＯシーケンス期間中以外のある時間にパリティ誤り
が生じた場合は、ＲＤＳＴ Ｔ母線機能に関して述べた
と同じようにして、読収り割込ステータス（ＲＩＳ’ｒ
ｌ Ｔ母線機能の間に、パリティ誤りが報告される。 パリティ誤りは、第２グ図に示すように、 ＥＩＯ。 ＩＩＯ、Ｈ工■０または再接続シーケンスの始めにクリ
アされる。 任意のシーケンスの間に、−パリティ誤りが検出された
場合には、パリティ誤りはパリティチェックレジスタに
より記憶され、ＲＤＳＴまたはＲＸＳＴ Ｔ母線機能に
応じてＤ母線に戻される。 第３図において、ポート部４Ｉ３内のイネーブルラッチ
回路１７Ｓの機能は、特定のデバイスコンドローラダ／
に接続されたＶＯ母ｉ！Ｉの双方を不作動にする可能性
をもったある種の誤りからＩ１０システムを回復させる
ことで、ポート部１３によりＩ１０母線Ｂ上に任意の信
号を配置させないようにして、これを行っている。 イネーブルラッチ回路ｔｙｓ Ｆｉ特定のディスエーブ
ルコマンドによりクリアされるようにする。このコマン
ドは、Ｄ母線／４／上に伝送される特定の、。 オペレーションコードをもったロードアドレスおよびコ
マンド（ＬＡＯ） Ｔ母線機能である。 イネーブルラッチ回路／７３は、いったんクリアされる
と、プログラム的にこれをリセットできないようにする
。 また）ポート部１３はステータスマルチプレクサ１９ｊ
を含む。前記マルチプレクサ１９Ｓは、デバイスコント
ローラｌｌが当該デバイスコントローラの他のポート部
１３に論理的に接続された場合、前述のオーナーシップ
誤りを戻し、当該デバイスコントローラは他のポート部
により所有され、このポート部に対するコマンドは無効
であることを表示する機能を有する０・ また洩ポート部１３は１第１グ図に示すＩ１０母線Ｒの
各入力ライン（すなわち、ＳＶＩ 、 ＳＴＩ 、デー
タ母線、パリティ、ＰＡＤＩ 、 ＲＯＩ 、 ＬＩＲ
Ｑ 、 ＨＩＲＱ ）用のインターフェーストランシー
バ／９７を具える。 トランシーバ／９７は、ボート部選択ビット／７Ｊがセ
ットされ、かつ、Ｔ母線！３３上のＴ母線機能によりデ
バイスコンドローラグｌかチャネルに情報を戻すことを
必要としたとき、ボート部グ３からＩ１０チャネルｌＯ
９にデータを伝送する働きをする０トランシーバ／９７
はデータ母＠／６／がらボー）８ｆＳヂ３に常時情報を
通過させる。 電源オン回路１ｌｒ２をトランシーバ１９７と関連して
作動させ、デバイスコントローラ４１／の電源が上昇（
アップ）または低下（ダ、ウン）状態となったとき翫
トランシーバの作動を制御して１電源の上昇または低下
中に誤った信号が工Ａ母線上に置かれないようにしたこ
とは本発明の特徴で１この特徴はオンライン保守の観点
から特に重要である。 第３図に示すように、各トランシーバｌり７１１受信機
／９１および送信機コＯＯを含む。 送信機はイネーブルラインコ０２により作動可能となる
〇 イネーブルライン２０コ上には、選択ビット１７３゜Ｔ
母線上の所要人力機能およｔ’ｓ ＰＯＮ回路１１２よ
りの信号を含む若干個の信号が存在する。 本発明実施例においては、ＰＯＮ回路よりの信号を“ワ
ンヤオア°°接続でゲート回路の田方に接続し、前記ゲ
ートにおいて他の信号と組合せて、イネーブルライン２
０２をプルダウンさせ１かくして１ＰＯＮ回路の出力に
より他の信号を抑圧するようにしている。これは１電源
が集積回路を正しく作動ネせるに充分なレベルにあるこ
とをＰＯＮ回路が検知するまで、送信機２００（本実施
例の場合・ｆｆＴｆｆＡまたは７１ｔＪｌｒを使用）を
高インピーダンス状態に置くことを可能にする。 ＰＯ
Ｎ回路出力段は１使用しているトランシーバ集積回路の
特性を利用しうるよう設計する。この特殊形式の集積回
路に関しては１ ドライバーイネーブルラインλ０２が
大地電位より上で２ダイオ−トドシップ以下の電位に保
持される場合には、送信機出力トランジスタは集積回路
に供給される電源レベルに無関係にオフ状態となり、か
くして、ドライバによる母線の駆・動を不可能とする０ このような特性の組合せは、電源の上昇または低下に伴
って集積回路の出力を制御し１かつ電源があるレベル以
下に低下した際蔦通常集積回路の出力を不確定とするよ
うな作動モードを与えるＯこの同一回路をプロセッサ間
母線システムのＸ母線およびＹ母線に使用して、トラン
シーバの制御を行い・かつ・プロセッサ間制御ユニット
Ｓ５により生成される信号の制御を行うようにしている
０第３０図に示すように、各中央処理ユニツ） （ＣＰ
Ｕ）ｌＯｊはデバイスコントローラ内に設けたＰＯＮ回
路ｔｒｘと同一構成のＰＯＮ回路Ｈｒコを含む０このよ
うに、 ＰＯＮ回路はすべてのデバイスコンドローラダ
ｌおよびすべてのプロセッサ間制御ユニツ） ！ｆ用の
送信機を制御する。 電源オン（ＰＯＮ ）回路の詳細は第３図に示すとおり
である。図において、符号数字ｔｅｘはＰＯＮ回路の全
体を示す０ ＰＯＮ回路の目的はｊＶ電源の２つの異なる電圧レベル
を感知することである。 電源が低下する場合、ＰＯＮ回路は、デバイスコントロ
ーラまたは（３ＰＵ内の論理部を不確定状態とするよう
な特定レベル以下に電源か低下する点を感知し、この点
において、ＰＯＮ回路は、その後不確定な状態となる論
理部に対してシステムを保験するための信号を供給する
０ ＰＯＮ回路が感知する第２の電圧レベルは、電源が上昇
する場合に感知する電圧値である０この電源を感知する
第２レベルは、第７レベルより約１００ ｍＶ程大きな
値とし、これにより、システムにヒステリシスを与え任
意の発振条件を抑圧するようにしている。 ＰＯＮ回路は、電圧条件の１つを感知した後は、他の電
圧条件を感知しその時点で状態変化を生ずるまで安定状
態にとどまる。”ＰＯＮ回路が任意の着定時間に置か２
れている状態により）他の状態への転移が行われる電圧
レベルが決定賂れる。 かくして１電源オン回路ｌｒ２は１電源がデ／（イスコ
ントローラｌ／に対して所定の作動許容限度内にあるこ
とを表示する信号を与える０電源が上記の所定許容限度
内にない場合は１電源オン回路ｌｊコの信号を使用して
、デバイスコントローラ１１／の適当な母線信号を直ち
に不能にする。 ＰＯＮ回路ｉｔコの出力は２進出力とし、出力か７の場
合、電源は許容限度内にあることを示し、出力がＯの場
合は電源が許′容限度以下である仁とを示す。 以下に詳述する第３図示電源オン回路／ｒコは１デバイ
スコントローラ４１７により使用され、 ＰＯＮ回路１
ｌｒｌをデバイスコントローラ４１／に適用する際に使
用する７つの出力駆動段を有する０また、同一電源オン
回路／ｌｒ２はＣＰＵ １０９および母線コントローラ
ｎによっても使用感れるが、この場合における出力駆動
段の数はデバイスコントローラのｓ合より少なくてすむ
。 第３図に示すように、ＰＯＮ回路１１２は電流源／１ｒ
ｌｌおよび差動増幅器ｔｒｔを含む〇差動増幅器／Ｉｔ
は１その１つの入力として、ラインｔｒｙ上の温度補償
基準電圧入力を有するほか九電源オン回路により感知で
れるべき電圧を示すう１インｔｑｏ上の第２人力を有す
る。 ラインｉｔｒ上の基準電圧はツェナーダイオード１９２
により設定されろようにする。 差動増幅器ｌＩ＆は釣合いのとれた対のトランジスタ／
９４（および／９４を含む。 ラインｉｑｏ上に供給でれる電圧は抵抗／９１’ 。 、２００Ｉおよびコ０２１により決定されるようにする
。 前記抵抗／９１１ 、２００１および２０２１は金属被
膜抵抗によりこれを形成し、ＰｏＮ回路に高い温度安定
度を与えるようにしている。 差動増幅器／Ｕのライン２０１１およびｘｏｔ上１）ｔ
Ｂ力はこれらを３つのトランジスタアレイ（トランジス
タｘｏｒ 、 ｒｔｏおよびコ／２ ）に供給し、この
３トランジスタアレイにより主出方制御トランジスタＪ
／ｌを制御するようにする。 主出力制御トランジスタ２１ＩＩは接続したすべての出
力ドライバを駆動する。例えば、第３図に示すように、
デバイスコントローラ４！／ Ｋ ＰＯＮ 回Ｍ／ｒコ
を利用する場合には、主用カドランジスタコｌＩＩ＃′
ｉ出力段２１乙ないし２２１を駆動するようにする。出
力段コ１６は論理部をクリアするために使用し１出力段
２／Ｉ 、 ２２０および２２２はデバイスコントロー
ラ４（１０１つのボート部４１３のインターフェース装
置との結合用として使用し、また、出方段λλ４（、２
２６および２コｔはデバイスコントロー５４ｔ／の他の
ポート部１３のインターフェース装置との結合用として
使用する。 また、ＰＯＮ回路／１２はヒステリシス制御回路２３０
を含み１前記回路コ３ｏは抵抗コ３２ 、．２３ダおよ
びトランジスタ２３６を含む。 以下、この回路の作動について説明する。この場合１回
路は電源オフ状態か、ら電源オン状態に切換わることか
ら作動を開始するものとする。かくすれば、電源は電流
源ｉｔｓから差動増幅器／ｒ≦および主出力制御トラン
ジスタ、２１に供給される。 この時点においては、ライン１９０上の電圧はラインｉ
ｒｅ上の電圧より小であるため１差動増幅器１ｌｒｔは
主出力制御トランジスタ２／ＩＩの出力をオフ状態に保
持し、これにより出力段２１６ないし２２ざをオフ状態
にする。 かくして、 ＰｏＮ回路ｌｔ２の出力はＭＯ″吠態軟部
り、電源が許容限度内にないことを表示する０次に、電
源が上昇すると、ライン１ｔｙｏ上の入力電圧はライン
ｉｒｅ上の基準電圧に等しくなるまで増加し１この時点
において１差動増幅器ｉｒｔ Ｆｉ主。。 出力制御トランジスタコ／４（を駆動り、このトランジ
スタをターンオンさせる。したがって１出力段、ｚｉｔ
ｆｘイしλ２ｒから一ベース駆動が取除かれ１これらの
出力段をオフとする。かくして、ＰＯＮ回路ｉｒｘの出
力Ｆｉ″ｌ”となり、電源が許容限度内にあることを表
示する。 この時点において、ヒステリシス制御回路コ３０が作動
を開始する。すなわち、電源が上昇していた間、ヒステ
リシス制御回路２３０のトランジスタコ３６はオフ状態
であり１ トランジスタコ３６がオン状態のときは、抵
抗２０２の抵抗値は、トランジスタ２３６がオフ状態の
ときのこの抵抗２０２の抵抗値より小さいものと考えら
れる。 主出力制御トランジスタλｌダがターンオンする点はヒ
ステリシストランジスタコ３６がターンオフとなる点で
ある。ヒステリシストランジスタ２３４がターンオフす
ると、ライン／９０に僅か電圧の上昇（ジャンプ）を生
じ、差動増幅器ｉｒｔが主出力トランジスタ２／ＩＩ’
ｆｔ：ｔ−ン状態に保持するような状態に差動増幅器ｔ
ｒぶをラッチする。 ＰＯＮ回路の状ｌ！！は、＋ｓ ｖ電圧がライン１９０
Ｋ供給でれる電圧により決まる低い方のスレショール
ド値以下に低下するまで、この状態で安定状態となり、
主出力制御トランジスタ２１４４１オン状態１出力ドラ
イバ２ノ乙ないし２．２１ｒＦｉオフ状態を保持する。 電源故障状態においてＪＶ電源が低下し、ラーインｌり
０上の電圧がライン／！！上の基準電圧以下に減少する
場合は、差動増幅器／Ｉｔは主出力制御トランジスター
／ｌＩをターンオフさせ、これにともなって＼出力駆動
段２／ｌないし２コｒａターンオン状態となる。 電源が低下したときはヒステリシストランジスタコ３６
ＩＩｉオフ状態にあったので、ＰＯＮ回路／Ｉコの入力
に供給される電圧は１１！！圧上昇作動状態の間１に電
源が許容限度内にあることをＰＯＮ回路／１２か感知し
た電圧値に比し幾分低くならなければならない。 この差動またはヒステリシス作動を使用するときは、Ｓ
ｖ電源上の任意の雑音により回路内になんらかの発振を
生じ１誤った電源故障表示を行う゛ことを禁止すること
ができる。 第２ｓ図示ＰＯＮ回路１１２は、その状態１すなわち、
ｊ ／ ｌ”状態か１″Ｏ”状態かを決めるため、ＰＯ
Ｎ回路により使用だれるλつの電圧に対してきわめて正
゛鏑な感知を与える〇 これらの２電圧を正確に感知するため、ＰＯＮ回路は種
々の構成素子の初期トランジスに対して補償能力を有す
るものでなければならず１また、作動中の温度変化を補
償しうるものでなければならない。ＰＯＮ回路／１２に
おいては、その初期トレランスのため補償を必要とする
唯一の臨界的構成部品はツェナーダイオード／９２であ
り、抵抗１１１１を選定することによりこの補償を行う
ようにして一゛るＯ また）温度補償を与えるため鳥ツェナーダイオード１９
２に受動形ツェナーダイオードでなく、能動形ツェナー
ダイオードを使用するようにし−１さらに１差動増幅器
ｌに６内の２つのトランジスタに整合した対のトランジ
スタを選定し、かつ、抵抗／９１’ 、λ００１および
コ０２１に金属薄膜抵抗を使用することにより効率的な
温度補償を得るようにしている。 各ボート部ダ３け第３図および第７９図に符号数字１７
りで示す複数のラインを含む。このライン群／７９は個
別ラインｘｏｔ（ｔａ本のラインにより人力母線すなわ
ち工母線を形成）２、装置アドレスライン２０３．出力
母線ライン２０！ （７６本）、テークオーナーシップ
ライン２０７ 、ならびにパリティのような信号、Ｔ母
線および特定ハードウェア実現に必要な他の同種ライン
を伝送する一般ライン２０９を含む。 これらの特定ライ＞ ＪＯ／ 、 ＪＯＪ 、 ２０！
； 、 ２０７および２０９は第３図に示すインターフ
ェース共通論理部のブロック図に同一数字で示したライ
ンに対１応するものであるが、インターフェース共通論
理部／ｌｒ／はデバイスコントローラ４１／内のデュア
ルポート部４１３の各々に関連するため、第１図におい
ては２組の各ラインを示しである。 第１図において、インターフェース共通論理部やＩＩ／
Ｆｉオーナーシップラッチ回路ｉｔｓ （第７９図を
あわせ参照のこと）を含む。このオーナーシップラッチ
回路社ライン２０７を介してＴＡＫＥ ０ＷＮＥＲ８Ｈ
ＩＰ（テークオーナーシップ）信号１ｌｒ１間の論理接
続を決定する機能を有する。 前述のように、テークオーナーシップ（ＴＡＫＥＯＷＮ
ｇＲ８ＨＩＰ ）信号はポート部ハードウェアにより１
Ｄ母線上のコマンド欄の特定作動コードをもったロード
アドレスおよびコマンド（ＬＡＯ）Ｔ母線コマンドから
抽出されるようにする０ボ一ト部がチャネルからＴ母線
上の機能、ＬＡＣを受信すると、ポート論理部はＩＩＩ
Ｊ上のコマンド欄（上位６ビツト）ヲ調べ、コマンド欄
にテークオーナーシップ命令を規定するコードがあると
きは、ポートノ１−ドウエアからオーナーシップラッチ
回路をセットする信号を発生して１ポ一ト部をインター
フェース共ａ論理部、したがって、デバイスコントロー
ラの制御部に接続する。コマンド欄がキル（ｋｔｌｌ）
コマンドを規定する場合は嘱ポート部ノ・−ドウエアは
ポート部のイネーブルラッチ回路をクリアする信号を発
生する０この作動は、Ｄ母線上の装置アドレス欄がボー
ト部の装置アドレスジャンパーと整合し、しかもコマン
ド期間中パリティ誤りが検出されない場合にのみ起る。 すなわち、ＩｔＡＯ上にパリティ誤りが検出された場合
は、テークオーナーシップコマンド、キルコマンド等を
含ムコマントは実行式れない。 シタ力って、テークオーナーシップコマントヲ発生した
ＶＯチャネル１０９はデバイスコントローラＩＩｌの制
御を受けることになり、他のボート部ダ３は論理的に切
離される。また、テークオーナーシップコマンドはデバ
イスコントローラの内部状態をハードクリアさせること
ができる。 オーナーシップラッチ回路Ｉｔｓの状態は、マルチプレ
クサＪ／／を介してどのボート部が情報を通・過させる
ことができるかを決定す基１オーナーシップラッチ回路
ｌｒＳがいったん所定の方向に設定されると１前記ラッ
チ回路は他のボート部によりテークオーナーシップコマ
ンドが受信されるまでその状態に保持される。また、Ｖ
Ｏリセットライン（ｌ０Ｒ８Ｔ ）の肯定によってデバ
イスコントローラの内部状態がクリアされた後１他のボ
ート部にオーナーシップを与えるようにすることができ
る。 制御信号社オーナーシップレジスタｌｒ！の状態により
適当なｌボー４部４！３から選択゛され１マルチプレク
サＪ／／により７組の制御ライン２１ｊを介してデバイ
スコントローラの制御部１１７に伝送されるようにする
。また、データ韓ライン２０ｊを介しテ濤当なｌボー）
［４１Ｊから選択でれ、データレジスタ２／３内にロ
ードされ、出力器１１（０母線）Ｊ／７を介してコント
ローラに接続されるようにするＯ 制御ラインコｌｊのうち若干数のライン２１３ Ａ ａ
、ライン２１９を介してコントローラから伝送される情
報をマルチプレクサ２２０で選択し為入力母線（工母線
） ２０１によりボート部４（Ｊ（ｌ第３図）１し７’
ｅカって１プロセツサモジユール３３のチャネル１０９
に戻す場合のマルチプレクサ２２００制御用として使用
する。また、ライン２２１は適当なポート［４１３から
Ｉ母線コＯＩ、シたがって、Ｉパチャネル１０９に装置
アドレスを戻す。 第ｎ図は第１９図示データバッフ７１ｒ９の詳細図であ
る。 本発明の場合は、複数のデバイスコンドローラグ／をマ
ルチワードバッファとともに作動させ、周辺装置から比
較的低速度で情報全受信しＡ記憶速度またはそれに近い
速度でこの情報をプロセッサモジュールに伝送するよう
にし、チャネル帯域幅を最大限に使用しつるようにして
いる。 バッファの設計それ自体において重要なことは１デバイ
スコントローラ４１１を相互に共同作動させてチャネル
ｌＯ９ヘアクセスしつるようにし、誤りの諸条件音道け
られるようにすることである０複数のデバイスコンドロ
ーラグｌを適正に共同作動させるため、いくつかの指針
にしたがってマルチワードバッファｌ１９を構成してい
る。これらの指針には次のようなものが含まれる。 その１つけ、チャネル１０９ Ｋ対してデバイスコント
ローラが再接続要求（リクエスト）を行う場合、データ
バッファには、優先度の高いすべての′。 デバイスコントローラｇ／と優先度の低い１つのデバイ
スコントローラ４１７をサービスするに充分なバッファ
深度（バッファ容量）を残しておくようにする必要があ
り、また、バッファの残りの深度（容１）を使いつくす
ことなく、再接続要求の再接続待ちができるようにする
必要がある。これをパツファスレショールドと呼称し１
第ｎ図に略号Ｔで示す。 第２に１バツフアは１それがサービスを終った後１他の
再接続要求をする前に１すべての低優先度デバイスコン
トローラ４Ｉｌのサービスを許容するに充分な時間待機
しなければならない。これをホールドオフと呼称する。 バッファ深度（第ｎ図のＤ）はホールドオフ深度とスレ
ショールド深度の和である。 ホールドオフ深度およびスレショールド侘度は複数の変
数の函数である０これらの変数には、装置速度１チャネ
ル速度１記憶速度１再接続時間鳥当該入出力母線上の高
優先度のコントローラの数、当該入出力母線上の低優先
度のコントローラの数）ならびに許容可能な最大バース
ト長がある。 Ｉ１０母線上の高優先度のコントローラｔｊｓ同−Ｉ１
０母線上のそれより低優先度の他のコントローラより多
数のそれに関連する低優先度のコントローラを有し、し
たがって、高優先度のコントローラには、低優先度のコ
ントローラより大きいホールドオフ深度を必要とする。 −同様に、工１０母線上の低優先度のコントローラはそ
れより高い優先度のコントローラより大きなスレショー
ルド深度を必要とする。コントローラ内のバッファ／１
９ Ｈ，、Ｘホールドオフ要求が増大するにしたがって
、スレショールド要求は減少し、スレショールド要求が
増大するにしたがってホールドオフ要求が減少するとい
う事実を利用して構成しているＯこれは、再接続要求が
なされるストレスを可変とすることにより達成でき１実
際のセツティングは特定のＩ１０チャネル形状内の高優
先度コントローラおよび低優先度コントローラの特性に
より決めるようにしている。したがって−バッファ深度
は、最悪の場合のスレショールド深度と最悪の場合のホ
ールドオフ深度の和ではなくＳ最悪の場合のスレショー
ルド深度要求または最悪の場合のホールドオフ深度要求
の最大値とする。かくして、バッファ深度を最小にし１
かつ１バツフアを充填状態または空き状態とするに必要
な時間を短縮するようにしている■ 第２？図はこれら種々のパラメータをグラフ質より表示
したものである。図において、横軸は時間を示し、縦軸
は出力作動に対するバッファ内のワードを示す〇 データは）まず第ｎ図の左上部の点Ｄ（この点において
は、バッファはバッファ深度一杯に充填されているもの
とする０ ）からスタートして１傾斜−ＲＤの線で示す
速度で装置に転送され、バッファ深度が傾斜線−ＲＤと
スレショールド深度１１Ｔ、！＝の交点２２３で示すス
レショールド深度に減少するまで１再接続信号を生成す
ることなく、このデータ転送が続けられる。 この時点において、第ｎ図の横軸に記号で表示したよう
に、チャネル１０９に対して再接続リクエストがなされ
る。 バッファよりのデータの転送は１点２２５まで傾斜Ｍ−
ＲＤで示す速度で続けられ為リクエスト（要求）け１ｌ
Ｈｆ先度デバイスコント四−ラ４１／によりホールドオ
フされるが１２コ５の点でリクエストはＩ１０チャネル
１０りにより引継がれ、工１０チャネルはこのデバイス
コントロτうに対してその再接続リクエストシーケンス
を開始する。 点コ２７においては一最初のデータワードはチャネルｌ
Ｏデによりデバイスコントローラのバッファ１１９ Ｋ
伝送されており、次いで、チャネル１０りは傾ＡＲｃの
線で示す、速度でバッファ／Ｉりにデータワードを転送
する。 Ｆ［に、デバイスコントローラ４１／は速度ＲＤでバッ
ファからデータワードを転送しつづけるので１バツフア
／Ｉヂへの入力の総合速度は、バッファが点コ４ｑで再
び充填状態になるはで・傾斜Ｒ６−ＲＤの線で示すよう
な速度となる。点コ２９において、バッファは充填され
、デバイスコントローラはチャネル１０９から切離され
、傾斜線−Ｒ６で示す速度でデータ転送が続けられる。 第ｎ図の表示ｔｒは、このデバイスコントローラのポー
リングおよび選択、ならびに最初のワードの転送に必要
な時間を示す０これに関しては１第１６図により再度後
述することにする・また、第３図の符号Ｂはバースト時
間を示す。 このバースト時間は動的パラメータである０任意の特定
バーストの長きは、装置速度、チャネル転送速度１転送
中の装置の数およびチャネル再接続時間に従属する。、
また、バーストに許容される最大時間は、必要とするバ
ッファ深度を最小にし１かつ高い装置転送速度に適応し
、また同時に転送できる装置の数に適応するようこれを
選定する０第２２図は第２３図に示すホールドオフ要求
およびスレショールド要求を達成させうるよう構成した
本発明実施例によるバッファ／１９のプルツクダイヤグ
ラムである。 第２２図示バッファ１１９は入力バッファ２３１．バツ
フアメモリー２３３ 、出力バッファ２３３１人カポイ
ンター３７、出力ポインタ２３９、マルチプレクサハ１
１バッファ制御論理部コ９３（第ぶ図により後述する）
、前記バッファ制御論理部コｌ１３に接続したマルチプ
レクサＪＩＢ 、ならびにストレスカウンタ２グアを含
も。 また、第２２図に示すように、入力バッ７アコ３１には
、２つのデータ入力ライン群（ラインＪ／７および２１
９）を供給する。ｌ？のデータライン群は／乙の装置デ
ータ人力ライン２り９を含み、他の入力ライン群は／６
の出力母線ライン（Ｏ母線ライン）２１７を含む。 次いで１これら２群の入力信号のいずれか一方を入力バ
ッファ２３１からライン群２ｓｌを介してバッファメモ
リー２３３に供給する。前記ライン群は７６本のライン
コｓｉを含む〇 データはバッファメモリーコ３３から取出され１ライン
群２３３を介して出力バッファ２３ｊに供給すれる。前
記ライン群は１６本のライン２ｊ３を含む。 出力バッフアコ３Ｓは箋第ｎ図に記号で表示するように
、７４本のライン群２１９を介してインターフェース共
通諏理部Ｈｉ （第１９図および第１図８照）にデータ
を送り返しｓ ｌＡ本のライン群ｊｊｊを介して装置４
／ｊ、舒（第１図示装置４ｔ９ 、３１ 、３３を含ｔ
ｒ）にデータを送りかえす。 入力ポインタコ３７および出力ポインタコ３りはマルチ
プレクサ２４１７とともに以下のように機能する６人カ
ポインタ２３７ Ｆｉ、入力バッファ２３ノからバッフ
ァメモリー２３３にデータが転送されている際、マルチ
プレクサ２４１１を介してバッファメモリー２３３に接
続され、ワードを書込むべき記憶場所を決定する機能を
有する。また、出力ポインタコ３りは、バッファメモリ
ー２３３から出力パラ７７２３３にデータが転送されて
いる際、マルチプレクサ２１を介してバッファメモリー
２３３に接続され、ヴードを取出すべき記憶場所を決定
する機能を有する。 第２２図および第３図に示すバッファ制御論理部−ダ３
の目的は、バッファＩｆデに置かれるストレスを追跡し
続けることである。これに関しては、バッファの充填状
態または空き状態の度合いは、プロセッサモジュールに
関する転送の方向（入力が出力か）とあいまって、スト
レスの程度を決定する。ストレスは装置がバッファにア
クセスする場合は増加し１チヤネルがバッファにアクセ
スする場合は減少する。 また、第ｎ図および第３図示装置において、ストレスカ
ウンタは入力上のＯないし１５の増加ストレスを測定し
、出力上のＯなハし１５の減少ストレスを測定する。ま
た、他の実施例（図示を省略）の場合には１バッファ制
御論理部において転送の方向を付加し、２つの新しいラ
インによりポインタ２３７およびコ３９にアクセスさせ
るようにし、ストレスカウンタは常に増加ストレ不を測
定するよう形成している〇 第ｎ図において、チャネルリクエストライン２１Ｋ （
第２／図をも参照のこと）および装置リクエストライン
２！７ （デバイスコントローラの制御部分ｌｔ７から
到来する）はアサートされて１バツフア／１９へのアク
セスを表示する０ マルチプレクサＪ１４ ａ 、プロセッサモジュールに
関する転送の方向（入力か出力か）にもとづき−バッフ
７充填を増加させるリクエスト（要求）としてこれらの
ラインの１つを選択し、バッファ充填を減少させるリク
エスト（要求）として他のラインを選択する。 バッファ充填を増加させるため選択されたラインは１適
当なデータライン２ダ９または２１７（第３図参照）よ
りのデータをライン２！；９ ｆ介して入力バッファ２
３／にロードするためにも使用でれる。 チャネルおよび装置は１同時にバッファｌｔ９にアクセ
スすることができ、パンファ制御論理部コダ３は一時に
１つのリクエスト（要求）をサービスする◎バッファ制
御論理部２ダ３はサービスのため、ラインの１つを選択
してバッファ制御論理部ｘａ３が最初のリクエストのサ
ービスを終るまで、他のラインをホールドオフし、その
後において他のリクエストをサービスする。 ｔ＜ ７フア制御論理部コダ３によるリクエストのサー
ビスには次のようなものがある。 まず１始めに、バッファメモリーコ３３への転送か１バ
ツフアメモリー２３３からの転送かという転送方向を決
定し、マルチプレクサ２１１１を介して入力ポインタコ
３７または出力ポインタ２３９を選定するに適したもの
として、マルチプレクサ２Ｉ１１に接続したラインコロ
１を主張する。 第２に、出力リクエストに際して、バラフッ制御論理部
２ＩＩ３はラインコｔ３を主張し、これにより次の３つ
の事柄を行わせる。すなわち、（Ａ） バッファ制御
論理部ｊｌは入力バッファ２３１よりのワードを入力ポ
インター３７およびマルチプレクサコｌｌにより決めら
れたバッファメモリ１．１−２３３の記憶場所に書込む
。 ＣＢ） バッファ制御論理部コダ３はストレスカラン
タコ１７を増加させる０ （Ｃ） バッファ制御論理部２ダ３は入力ポインタ２
３７を増加ネせる。 第３に、出力転送に際して、ノぐツファ制御論理部２４
１３はライン！４５を主張し、これにより次の３つの作
動を行わせる。すなわち、 （Ａ） バラフッ制御論理部２４１３ Ｆｉ出カポイ
ンタ２３９およびマルチプレクサ２１により決められる
ように１バツフ了メモリー２３３から読出されているワ
ードを出力バッファ２３Ｋに書込む。 色）バッファ制御論理部２ＩＩ３ ｔｉストレスカウン
タλ＄７ ｔ＋、、＃少させる０ ７Ｃ３） バッファ制御論理部２ＩＩ３ Ｆｉ出カポ
インタ２３９を増加させる０ ストレスカウンタλＩＩ７は１第ｎ図に記号で表示した
ように、バッファｔｇｑがいつ充填状態（Ｄ）ＶＣなっ
たか、あるいはバッファがいつスレショールド深度（Ｔ
）になったかを決定する。 ストレスカウンタの出力はこれを解読Ｌｌｆｌ＆１解読
値の任意の１つを使用して、バッファがスレショールド
深度にあることを規定することができる。本実施例にお
いては、ワイヤジャンノシーを用いて１６の可能なスト
レス値の１つを選択し、ノくツファｌｔ９上のストレス
がその値に達したとき、チャネル１０９に対して再接続
リクエストを行うようにしている。 デバイスコントローラの制御部−分ｔｒｙは蔦第刀図に
記号に対応するこれら３つの信号を用いて、関連するラ
イン／ｌ （第１ｆ図および第１２図参照）およびｔｓ
ｑ （第１４１図および第７２図参照）を介して再接続
リクエストおよび切断リクエストを行う。 第１グ図および第１２図に示すライン１３９を介して伝
送されるＳＴＩ （ストップイン）信号はバッファ深度
の）諷バッファの充填状態または空き状態、および転送
の方向に関係し、第１４Ｉ図および第１２図に示すライ
ン／４Ｉ！を介して伝送されるＲＣｊＩ （再接続イン
）信号は第３図示ストレスカウンタ２１Ｉ７よりのスレ
ショールド深度（７）表示に関係する。したが１・つて
１バツフアｌｒ９が最小ストレス状態（出力において充
填状態、入力において空き状態）となったとき、ＳＴ工
倍信号主張し、この信号により１デバイスコントローラ
４１／かバーストデータ転送を終らせよ、つと欲してい
ることをチャネルｌＯりに報知・・する０また、バッフ
ァ／１９がそのスレショールド値を通過するとき、バッ
ファ雌うインｌｑＳ上のＲＯＩ信号を主張し、この信号
により）バッファかデータバーストの転送を欲している
ことを表示するＯ 第３図は第ｎ図示バッファｌｔ９のマルチプレクサＪｌ
ｊ ｓバッファ制御論理部コダ３およびストレスカラン
タコ４Ｉ７の詳細図である。 第ム図において、マルチプレクサ２ＩＩ３；は２組のゲ
ート２１１３ム、 ２１Ｉ３ Ｂ 、リクエストフリッ
プフロップ２４７ Ａ 、 ２６７ Ｂ 、クロックフ
リップフロップコロ９、リクエスト同期７リツプ７０ツ
ブ−２７／ Ａ ｒ、２７／Ｂ１優先度決定ゲート２７
３およびリクエスト実行ゲートコアｊ Ａおよび２７！
； Ｂにより表示しである０ ストレスカウンタ、、２１は、第に図に記号で表示する
ようにカウンタ部２９７ Ａおよびデコーダ部ＪＲＢを
含む〇 また、第ぶ図に示すようにＳ２組のゲート−２ダ３Ａお
よびコｐｔＢｈチャネルリクエスト信号（ラインー／、
１ ）および装置リクエスト信号（ライン２ｊ７）なら
びに読取りおよび書込み信号を使用して）チャネルまた
は装置のいずれがバッファｔｒｑにデータを一時記憶し
ており１バツフアｌｒ９からデータを取出しているかを
決定する機能を有するＯリクエストフリップ７０ツブＪ
４７ Ａおよび２６７Ｂは制御論理部がリクエストのサ
ービスを終るまで１リクエストを記憶する機能を有する
。 クロックフリップフロップＪ（？ ｄ 、リクエスト同
期フリップフロップ２７１に、コア／ Ｂおよびリクエ
スト実行ゲ−） ２７３ Ａ 、 ２７３ Ｂにより使
用されるコ相クロック信号を発生す、る。 リクエスト同期フリップフロップ２７／ ＡおよびＪ７
／ Ｂはクロック発生フリップフロップＪｊ９に対する
リクエストを同期させ、実行リクエストを安Ｉ・・定さ
せる機能を有する。 優先度決定ゲートコア３は実行リクエ２ストの１つをピ
ックアップし、他のリクエストをホールドオンさせる働
きをする〇 また１リク工スト実行ゲート２７！ Ａおよび２７５Ｂ
は同期したリクエストにより種々のリクエストを実行き
せる機能を有する。 ラインＪ４Ｊおよび２６ｊ上の各出力信号は為前述のよ
うに、ストレスカウンタを増加１減少賂せ１バツフアメ
モリーまた社出力バツ７アを更新し１論入カポインタま
たは出力ポインタを更新するというような種々の機能を
実施する。 さらに１６信号は第に図に示すラインコア７ Ａおよび
Ｊ７７ Ｂを介して適当なリクエストフリップフロップ
をクリアする機能を有する。 前述のように１第１Ｓ図、第１≦図および第１７図は、
Ｉ１０システムの３つの作動シーケンスを示す０工１０
システムの作動において、プロセッサモジュール３３と
ディスクａＳのような特定装置間における平常のデータ
転送には、転送を開始させるＥＩＯシーケンスを含む。 ＥＩＯ命令は特定のデバイスコントローラおよび装置を
選択し１遂行すべき作動を規定する０デバイスコントロ
ーラ４１／は、デバイスコントローラＩｆ／と特定装置
間のＩ１０チャネルを始動させろＯ すなわち、デバイスコントローラ４Ｉ／は周期的にチャ
ネルｌＯ９に再接続を行い、デバイスコントローラ４１
／とチャネル１０９間にデータの転送を行うようにする
。周期的に再接続全行うようにしたのはチャネルから装
置へ、あるいは装置からチャネルへのいずれに対しても
データの転送を行いつるようにするためである。 データの転送が終了すると、デバイスコンドローラグ／
はＣＰＵ １０ｊｔ Ｋ割込みを行イ、・前記ＣＰＵ
１０３１ｄ ＩＩＯマたはＨＩ工０シーケンスを発出し
てこれに応答する。 ＩＩＯシーケンスは割込み中の装置と転送が終了した状
態が一致することを決定する０ ＨＩＩＯシーケンスは、高優先度Ｉ／Ｑ割込みに応じて
発出されることを除いては、エエ０シーケンスと同様で
ある。 ” Ｉ１０実行” ＣＰＵ命令（ＥＩＯ命令）は第ｔｓ
ｇ Ｋ示すＴ母線状態変化により定義される。 第１Ｓ図の一番左側に示す最初の状態は非作動（ＮＯＰ
）状態またはアイドル状態であり１その他の状態は、
第１を図に対応する略号で示した次の状態１すなわち、
ロードアドレスおよびコマンド（ＬＡＣ） 、ロードパ
ラメータ（ＬＰＲＭ ）、リードデバイスステータス（
ＲＤＳＴ ） 、ディセレクト（ＤＳＥＬ ）およびア
ポートインストラクション（打切り命令、ＡＢＴＩ ）
と同じものである。 第６図１第７図および第を図に示す状態変化図の場合と
同じく、実線矢印は状態変化を示し為点線矢印は状態変
化が起る前に起らなければならない状態を示す。 第１３図に示すＥＩＯ命令およびその実行は、ＣＰＵ１
０３のマイクロプロセッサ／／Ｊ （第７２図参照）の
直接制御のもとに行われるようにする。 このＣＰＵ始動は１第１Ｓ図においては、ライン／１７
により状態マシンにおり状態マシンに伝送される形で示
しである。この始動信号はＴ母線がアイドル状態の場合
のみ受入れられるようにする。 ＣＰＵ始動信号がいったん供給されると１Ｔ母線はＮｏ
ｒ （アイドル）状態からＬＡＯ状態に進む０ＬＡ（３
状態またはＬＡＯ機能においては、ＣＰＵ １０ｊ内の
レジスタスタック／／２の最上部からワードが取出され
（第７２図参照）、Ｄ母線／１／ （第１４１図参照）
上に導出されるようにする。 このワードは、前述のように、特定デバイスコ、・−ン
トローラ＆／および特定の周辺装置’１Ｋ 、 ４’７
、４Ｉｑ。 ５／または３３ （第１図参照）を選択するのに使用す
るほか・実行すべき作動を規定するためにも使用する。 Ｔ母線は、次のＴ母線サイクルにＬＰＲＭ状態に進む。 ロードパラメータ（ＬＰＲＭ ）状態においては、ｃｐ
ｕ ｌｏｓ （ｆｔｇ ／２図参照）内のレジスタスタ
ックの最上部のすぐ下にあるワードが１１０チヤネルｌ
Ｏ９を介してＴ母線ｉｔｉ （第１Ｉ図参照）上に供給
され１へ前のＬＡＯ状態の間に選択されたデバイスコン
トローラ４Ｉ／に伝送されるようにするＯ 第１ｓ図に点線矢印で示すようなノ）ンドシェークサイ
クルの終了時には、Ｔ母線はＲＤＳＴ状態に進む。この
状態においては、デバイスコントローラ＋１７は装置ス
テータス（選択賂れた特定装置のステータスおよび当該
装置の状態を記述する信号のセットを含む０ ）をデバ
イスコントローラＦ／ ｆｉ’らＣＰＵに戻し、これを
ＣＰＵ ｔｏｓ内のレジスタスタックｔｔＳの最上部に
一時記憶させるＯ ロードパラメータ（ＬＰＲＭ ）状態およびリードデバ
イスステータス（ＲＤＳＴ ）状態の間には、若干数の
誤りが発生する可能性がある。これらの誤りにけ１パリ
ティ誤り１ハンドシエークタイムアウト（時間切れ）お
よびステータスワード内の誤り表示が含まれる。なんら
かの誤りが発生した場合ｃｈ、Ｔｍ１！マシン１ＩＩ３
（第１３図） ｄ ＲＤＳＴ状態から打切９命令（ＡＢ
ＴＩ ）状態に進む０ＡＢＴＩ状態は、Ｉ１０チャネル
ｌｏ９を介してデバイスコントローラを通過した前のＬ
ＡＯ情報およびＬＰＲＭ情報を無視するようデバイスコ
ンドローラグｌに命令し１次いで、Ｔ母ＩＮ（チャネル
）はＮ０Ｐ（アイドル）状Ｍに戻る。 第１５図の上部分岐部に点線矢印ｌｌｌで示すように、
ＲＤＳＴ状態の後１誤りが検出されなかった場合はＴ
母線はディセレク） （ＤＳＥＬ ）状態に進む。 Ｔ母線がＤＳＥＬ状態にあるときは、デバイスコントロ
ーラ４！ｌはその易択ラッチ回路／７．？をクリアして
１それに対して発出される命令（ＬＡＯ状態の間にはデ
バイスコントローラを通過する）に応答し１Ｔ母線はＮ
ＯＰ （アイドル）状態に戻る。 Ｉ１０システムの作動時には、非同期モードで発生する
状態リクエスト信号が存在する。例えば、再接続信号は
、チャネルがデータ全コントローラに転送することをリ
クエストするため、ＥＩＯシーケンス後に生成され、ま
た、デバイスコントローラｌ／け種々の異なる条件、す
なわち、ＥＩＯシーケンスの終了を報知するという条件
１あるいは周辺装置における異常状態を報告するという
条件のもとで割込みリクエストを主張する。 装置リクエストラインは特定のＩ１０母線１に接続され
たすべてのデバイスコントローラのボート部４Ｉ３に共
通である。 チャネル１０９はラインＲＣＩ（第１４１図のｉｔｓ
）を介して行われる再接続リクエストに応答し１また・
＼ＱＰ［Ｊ １０！は、 ＩＩＯシーケンスにＬＩＲＱ
ライン／１Ｉ７（第１４Ｉ図参照）を介してなされるリ
クエストに応□ 答し、ＨＩＩＯシーケンスにＨＩＲＱライン／Ｉ１９を
介してなされるリクエストに応答する。 チャネル１０９またはＣＰＵ １０！ｔが装置リクエス
ト、・・信号に応じて行う第１の事柄は島それがリクエ
ストを主張している最高優先度のデバイスコントローラ
であることを決定することである０すなわち、チャネル
１０９に対して同時にリクエストを主張しテイルデバイ
スコントローラＩｌｌは複数個存在しうるため蔦チャネ
ルは所定の優先順位計画にしたがって特定のデバイスコ
ントローラを選択する０本発明実施例においては、３２
ｔでのデバイスコントローラ４１／を単一のチャネル１
０９に接続することが可能である。 ３２個のデバイスコントローラは１６ビツトデータ母線
／１／を使用して１これらをスターポーリング状に接続
し、さらに１１つの付加的ラインｉｓｉを使用シて３２
のデバイスコントローラをそれぞれ１６のコントローラ
よりなる２つの群に分割しているＯ／ｌのデバイスコン
トローラの１つの群と他の群との間には、優先度を割当
て１さらに、各群内の１６ノテバイスコントロ一ラ間に
も優先度をＩＩＩ 当チル。 この場合、ポーリングシーケンスの間にＤ母線のビット
零に応答する装置は、ランク内で最高の優先度を有し、
ピッ）１５に応答する装置は最低の優先度を有するもの
きする。 ここで留意すべきことは１以下に説明しようとしている
ポーリングには、第１６図および第１７図に関する状態
記述が含まれるＰ１２５い各図の選択（ＳＥＬ ）状態
の間に起るハンドシェークが含まれるということである
。 第７６図および第７７図において島チャネル１０９はラ
ンクラインをＯにセットしルスポンスが再接続リクエス
トに対するものである場合は、Ｔ母Ｉｔ機能ＲＰＯＬ
（第１≦図）を与え１一方、ＣＰＵ １０！は１それが
ＩＩＯシーケンスに応答している場合、ＬＰＯＬ（第１
７図）Ｔｆｆｉｆｆ前を与え、ＨＩＩＯシーケンスに応
答している場合、ＨＰＯＬ Ｔ母線機能を与える。 この点が、ポーリングに関する第１６図（チャネルＩ。 応答）と第１７図（ＣＰＵ応答）の唯一の主要な相違点
である。 第７６図において１また、ＲＯＩラインｔｔ１ｓ （第
１１図参照）の主張に対するチャネル１０９の応答にお
いて、ランク零に応答することが未定の再接続リクエス
トをもったすべての装置がＤ母線上にｌピットレスポン
スを置く。すなわち蔦これらすべての゛装置がランク内
のそれぞれの優先度に対応するＤ母線１６１のｌうのラ
インを主張することになる。 チャネル１０９は優先度決定レジスタｉ３ｓ （第１３
図参照）にＤ母線応答信号を転送する。この優先度決定
レジスタ１３！の出力は、前述の優先順位計画にしたが
って、どのデバイスコントローラ１が最高の優先度を有
するかを決定し、かつ鳥接続されたデバイスコントロー
ラによるランク零を主張（アサート）するビットがある
場合、Ｄ母線Ｉｔｌ上に適当なビットを送り返す（アサ
ートバックする）０ 優先度決定レジスタに対してランク零の応答を主張して
いる装置が１つ以上存在する場合には、接続されたすべ
てのデバイスコントローラに対シてＴ母線上の選択（Ｓ
ＥＬ ）機能とともに優先度決定レジスタの出力が供給
され１そのランク零の優先度が優先度決定レジスタの出
力とマツチするデバイスコントローラがそれを選択ピッ
ト／７３にセ・・・ット、シ（第１９＠参照））かくし
て１当該ボ一ト部は１シーケンス内の次の状態に応答す
る。これが、第１６図にランク零のＲＰＯＬで示す状態
から選択（ＳＥＬ ）状態に進む実糎矢印で示した作動
モードである。 ランクラインが零に等しいとき被応答装置が存在しない
ことを優先度決定レージスタ１３ｊが決定した場合は為
チャネルｌＯりはランクラインｌにセットシ、再度ＲＰ
ＯＬ Ｔ母線コマンドを発する０次Ｋ。 優先度決定レジスタがランクｌでレスポンスが起ったこ
とを決定した場合には、チャネル１０９は前と同じよう
にＴ母線選択機能を主張する。 しかしながら１優先度決定レジスタがランクｌでレスポ
ンスがなかったことを決定した場合は、チャネルは第１
≦図に状態ＮＯＰで示すアイドル状態に戻る。 この後者の場合は、１つのボート部４Ｉ３に発生しつる
障害の事例で、この場合、システム３ｔ Ｉｒｉ 他の
ボート部グ３を介して当該特定デバイスコントローラに
アクセスさせる０ 前述のように、ＣＰＵ ｉｏｓにより始動されるＩＩＯ
またはＩＣｌｌ０シーケンスに応じて行われる優先度決
定レジスタの作用は、デバイスコンドローラグ／からラ
インｌ１３に供給される再接続イン信号（ＲＯＩ信号）
に応じてチャネルにより始められる再接続シーケンスに
対する優先度決定レジスタ／３１のレスポンスと同様で
ある。 第１６図において、再接続シーケンスは１リクエストを
行っている最高優先度デバイスコントローラ４Ｉｌを再
接続するため前述のポーリングシーケン・スとともに始
まる。 再接続シーケンスにおける次のステップは、装置アドレ
ス比較器／９３内にある実際のデバイスコントローラ番
号を決定することである。前述のように、装置アドレス
比較器１９３は物理的デバイスコントローラ番号を決定
するためのジャンパーを含む。これらは、特定ボート部
を決定するためＥＩＯシーケンス中にＬＡＯ１”母線機
能に関して使用したものと同じものである０再接続シー
ケンスにお−ては、上記のジャンパーにより決姶られる
アドレスは、この装置用のバッファ記憶域を規定するテ
ーブルにアクセスさせるため１Ｔ母線ＲＡ（３状態の間
にＤ母線を介してＩ１０チャネルに戻される。 また、この罐か、転送の方向（すなわち１プロセツサモ
ジユールに対する入力転送か、出力転送か）を決定する
ことも必要で−ある。リクエストされた転送の方向と装
置アドレスを決定するため、チーネルはＲＡＣ？母線機
能を主張し１デ／くイスコントローラ４１７はデバイス
コントローラアドレスと１゛転送方向をチャネルに戻す
Ｏ チャネルはデバイスコントローラｌ／により戻された装
置アドレスを使用して、この特定デバイスコントローラ
および装置に対するメモリー１０７内のバッファ記憶域
１３ｒを規定するＩ１０制御テーブル（ＩＯＣ） ／ダ
Ｏ（第１２図）内の２ワードエントリー（／４ＩＪ ）
にアクセスする。 ２ワードエントリー／４ｔＪのフォーマットは第１２図
の拡大図に示すとおりで１第７２図においてはコワード
の各欄の詳細を図示しである０ Ｉ００テーブル１ＩＩＯ内には１特定プロセツサモジユ
ール３３に関するＩ１０母Ｊｌｉ［に接続した３２個の
各デバイスコントローラ４Ｉｌのｊつの各装置に対する
λワードエントリー／ＩＩＪを含み１各プロセツサモジ
ユール３３はそれ自体の工ｏｃテーブルを有する。 各２ワードエントリーは、主メモリー内のバッファ記憶
場所および特定装置への特定データ転送中における任意
の特定時間に転送すべきバッファ記憶域の残りの長さを
記述する０したがって１第１２図に記号で表示するよう
に、上側のワードは、それとの間にバーストにより転送
を行う転送アドレスを規定し１また、下側のワードはバ
ッファ記憶域の残りの長さを規定するバイトカウントな
らびに転送の状］Ｉ！（ステータス）を規定する。 転送の状態（ステータス）を表わす欄は保護ビ・ットＰ
とチャネル誤り欄ＯＨＥＲＲを含む。チャネル誤り欄け
７までの番号を付した誤りの任意の１つを表示するよう
設定可能な３つのビットを含む。 転送アドレスおよびバイトカウントは各再接続およびデ
ータ転送シーケンス（バースト）の終了時にＩＯＣテー
ブルｌｌＯにおいて更新されるようにする。各バースト
の終了時には、転送アドレスはカウントアツプされ、バ
イトカウントはカウントダウンされるようにする。その
量はバースト期間中に転送されるバイト数を反影する。 また、第λのワード（下側のワード）けｓ （ＩＪ再接
続およびデータ転送シーケンス中ニ偶々起った任意の誤
りを爾後における分析のため報知する欄、（２）メモＩ
Ｊ −１０７のバッファ記憶域を書込みが行われず読取
り専用とするよう規定するための保護ビＩ・・ットを含
む。 保護ビットはデバイスコントローラ４１／の障害からプ
ロセッサメモリーを保護する働きをする。すなわち、リ
ードアドレスおよびコマンド（ＲＡＯ）Ｔｆｆｉｉ１機
能の間に１デバイスコントローラ４Ｉ／カチヤネル１０
９への転送方向に戻ったとき、デバイスコントローラ４
１７内の障害により為デバイスコントローラが誤って入
力転送を規ｉするおそれがある。 この場合には、チャネルはＩＮ状態に進み１デバイスコ
ントローラからメモリーにデータを転送することになり
、バッファ１３１内のデータを失う可能性がある０保護
ビツトは１チヤネルがこのバッファ記憶域に書込まない
ことをプログラムに規定賂せることを可能にする。すな
わち、この場合、装置は出力転送のみを規定することが
できる。 転送アドレスは論理径路１３９Ｂ（第１２図参照）を規
定する。 チャネルはチャネルメモリーアドレスレジスタ／２９
（第１３図参照）内に転送アドレスを一時記憶させ１キ
ヤラクタカウントレジスタ１３１（第１３図参照）内に
バイトカウントを一時記憶δせる。 チャネルは為第７４図に示すＬＡＯ状態の間にチャネル
が装置から検索した転送の方向に応じて、Ｔ母線をＩＮ
状態またはＯＵＴ状態のいずれかに置き、論理径路／Ｊ
９０ （第１２図参照）を規定するため、チャネルメモ
リーアドレスレジスタ／２９を使用して、デバイスコン
トローラＦ／とメモリー１０７間にデータの転送を行わ
せる。またチャネルメモリーアドレスレジスタ／Ｊ９お
よびキャラクタカウントレジスタ／Ｊ／は、バースト期
間中に各ワードが転。 送される際更新されるようにし１将来とも転送すべきキ
ャラクタの数およびバッファ内の次のアドレスに反影き
せるようにする。また１バーストの終了時には、チャネ
ルメモリーアドレスレジスタ／Ｊ９およびキャラクタカ
ウントレジスタ／３１の内容はＩＯＣテーブル１１１０
内に書込まれるようにする。 以下１作動について説明す、ると１入力転送に際してｔ
ｆｓ装置からチャネルに転送される各ワードに対して１
チヤネル１０９は前述のハンドシェーク機構により、ワ
ードを受入れ、工１０データレジスタ１２７（第１３図
参照）内にこれを一時記憶した後）論理径路ｔｓｑ Ｃ
（第１２図参照）により決められたメモリー内のバッフ
ァ記憶域に前記ワードを転送する。 また、出力転送に際しては１チヤネル１Ｏ９ＩＩｉバツ
フア記憶域から論理径路／３９０を介してワードを取出
し１これをチャネルメモリーデータレジスタノコＳに転
送する。次いで１チヤネルはＩ１０データレジスタｌコ
ア（第ｔｙｆｌＪ）にワード転送し、デバイスコントロ
ーラとハンドシェークして１ワー為ドをそのインターフ
ェースデータレジスター／３１／Ｃ受入れさせる。 また、チャネルによりＩ１０データレジスタ／２７内の
ワードを装置に対してハンドシェークさせ、同時に、メ
モリー１０７から転送中の次のワードをリクエストし、
かつ受入れて１これをチャネルメモリーデータレジスタ
ノコｊに一時記憶させるようなバイブライン構成により
工１０チャネルの高速転送を可能にすることができる。 この場合装置に対してワードを送出するに祉１メモリー
よりの７１１−ドを装置に対して受入れるのと同じ時間
を必要とするため箋上記のような一つの作動をオーバー
ラツプさせることができる〇 また、各ワードには一つのバイトが存在するので１バ一
スト期間中には、チャネルは転送されるすべてのワード
に対してキャラクタカウントレジスタを２だけ減少；せ
る。 バースト転送は１通常の状態あるいは誤り状態の一つの
方法で終了させることができる。 この通常状態による転送の終了には２つのケー、、１ス
が考えられる。 第１の作動状態においては１キャラクタカウントレジス
タ／、３／が転送すべく残されている！または２バイト
のカウントに達し、この位置に・おいて１チヤネルは転
送の終りに到達したことを表示するＥＯＴ信号（第１グ
図のラインｌｔＳ ）を主張する。すなわち１力吹ント
がｌに達した場合は１チヤネルはＥＯＴ信号およびＰＡ
Ｄ ＯＵＴ信号（第１４Ｉ図のライン１６７）を主張し
１奇数バイトにより転送の終了を表示する。また、キャ
ラクタカウントが２に達しまた場合は、チャネルはＥＯ
Ｔ信号を主張する。ただし、この場合には、母線上の両
バイトが有効であるためＰＡＤ ＯＵＴ信号（第１ダ図
のライン／４７上のＰＡ Ｄ。 信号）を必要としないＯ いずれの場合にも１デバイスコントローラＩｔｌ庁ライ
ンｉｓｑ （第１４Ｉ図参照）上のＳＴＩ （ストップ
イン）信号を主張することにより応答するＯまた１デバ
イスコントローラ＃ｌは、チャネルがＰＡＤＯ（ＰＡＤ
ＯＵＴ ）信号を主張した場合には、ライン／４９
（第７４１図）上のＰＡＤ ＩＮ （ＰＡＤＩ ）信号
をも主・・要するに、この転送終了の第１のケースの場
合、転送は、バーストでなく、チャネルｌｏりにより終
了させられる。 も’）／”）Ｏｉ常の終了状態は、デバイスコントロー
ラ４１／がチャネルＳＶＯ（サービスアウト）信号に応
ｔ：テ５ＴＩ（ストップイン）信号を主張することによ
りバーストを終らせる場合で１これはバッファＩｆり（
第７９図）参照）が第ｎ図に点２コ９で示すように最小
ストレスの状態に到達したことを意味する。 ＳＴＩ （ス）ツブイン）信号は出方転送または入力転
送に際して起りうる〇 入力ＩＩ！ｌに際しては１デバイスコントローラ４！／
が転送のみならずバースト全も終らせようと欲する場合
にデバイスコンドローラグ／はＳＴＩ （ストップイン
）信号を主張し１さらに最後のワード上の奇数バイトを
表示するため５ＰＡＤ ＩＮ （ＰＡＤＩ ）信号をも
主張することができる。 第１≦図に示すように％ ＯＵＴおよびＩＮを丸印で囲
んで表示した出力転送または入力転送のいずれかの場合
に１誤りのない状態（ＳＴＩまたはＥＯＴ ）で転送が
終了したときは、チャネル１０９は１前述のように％
ＩＯＣテーブルエントリーを更新し、第７６図に示すア
イドル（ＮＯＰ ）状態に戻る。 また１前述したように、転送は誤り状態によっても終了
させることができる。。 バースト期間中島誤りが発生するケースとしては次のよ
うなものが考えられる０ 第１は１前述のようにＩＯＣテーブル内にその保１゛′
護ピットがセットでれているバラレアに対してデバイス
コントローラが入力転送をリクエストする場合である。 第２はデバイスコントローラ４Ｉｌがチャネル１０９よ
りのＰＡＤ ＯＵＴ （ＰＡＤＯ）信号に応じてＰＡＤ
ＩＮ（ＰＡＤＩ ）信号を戻さない場合である。 第３は、チャネル１０９がｌ１ｌｉｌ／ｊ／上のパリテ
ィ誤りを検出しない場合である０ 第ｑは、デバイスコンドローラダｌが、ノ）ンドシェー
クに関連して前述したような割当時間内にチャネル１０
９よりのＳＶＯ（サービスアウト）信号に応答しない場
合である。 また為第３は、工Ｏｃテーブルテーブルエントリーによ
り規定されたバッファ記憶域が、そのマツプマークの欠
如しているページに交叉（クロス）する場合である（メ
モリーシステムのマツピング機構に関する記述を参照の
こと）。 第ｎ Ｉｌ’ｉ ｓ再接続インおよびデータ転送シーケ
ンス中にメモリーにアクセスしながらマツプにアクセス
する際にパリティ誤りが検出する場合で１これについて
は１メモリーシステムのパリティ誤りチェックに関する
記述を参照されたい。 また蔦第７はチャネル１０９がメモリーにアクセスする
とき１メモリーシステムが訂正不能パリティ誤りを検出
する場合で１これについては１このパリティ誤りチェッ
クに関するメモリーシステムの記述を参照されたい。 上記のような誤り状態が起った場合１チヤネルｌＯ９は
第１６図に示すようにデータ転送打切り（ＡＢＴＤ ）
状ｎに進み）デバイスコントローラ１１に対して１誤
りが発生し１データ転送を打切るべきことを命令し１次
いで、チャネル１０９は第１≦図にＮＯＰで示すアイド
ル状態に戻る。 誤りが発生したときは、チャネル１０９はＩＯＣテーブ
ルエントリーを更新して、前述のようにＩＯＣテーブル
エントリーの第２ワードの誤り欄に前述の７つの誤りの
１つを示す隔り番号全与える。 したがって１単−誤りが発生した場合は、当該誤り番号
がＩＯＣテーブルエントリーの誤り欄に入れられ、１つ
以上の晴りが発生した場合は為チャネル１０９は回復す
る可能性の最も少ない誤りを選択し、その誤りの番号の
みをｌｏ（３テーブルエントリーの誤り欄に入れる。 また１このほかに発生する可能性のある他の形式の誤り
がある０すなわち％ ＩＯＣテーブル内の方略つントワ
ードが零のとき１デバイスコントローラ’ｌｌはチャネ
ルに再接続しようとする。この場合１チヤネルはデバイ
スコントローラに再接続をさせず、第７６図に関して前
述したようなシーケンスを進めるが５１００テーブル内
のカウントワード、が零であることをチャネルが決定し
たときは１チヤネルｌＯ９は直ちに打切り （ＡＢＴＤ
）状態に進む。このことは、故障中の装置によりプロ
セッサメモリーに過度に書込みが行われないよう保護を
与えることになり、本発明の重要な特徴を構成するＯ特
定装置に対するｌ０Ｃ３テーブルエントリー／ＩＩ２の
第２ワードのバイトカウントにおいてカウントが零であ
り、かつ１デバイスコントローラｌｌがチャネル１０９
に再接続しようとする場合には１チヤネルｌＯ９は上述
のように１デバイスコンドローラダ／に対して打切り（
ＡＢＴＤ ）命令を発し、２ワードエントリー／４１コ
のチャネル誤り欄を零のままにする。 次いで１デバイスコントローラ４Ｉｌは１データ打切り
（ＡＢＴＤ ） Ｔ母線機能に応じ、チャネル１０９
に対してラインＨＩＲＱまたはＩｄＲＱ （第１４を図
に示すライン／ＩＩ９または／４＜７ ）を介して割込
みリクエストを行う。 デバイスコントローラ４１７は、これら２つのラインを
介して任意の時間に割込みリクエストを行うことができ
る。 割込みは亀通常、チャネルよりの打切り（ＡＢＴＤ）、
アルいは）デバイスコントローラ４Ｉｌまたは接続装置
内の誤＃）−態によりデータ転送が終了したことｔ示し
、もしくは、デバイスコントローラまたは接続装置内に
特別な状態が起ったことを示すＯ例えば、電源が供給さ
れ、電郷が許容レベルにあることをＰＯＮ回路が表示し
たとき、デノくイスコントローラはプロセッサモザユー
ルに割込みを行い島電源がオフまたは故障で１これまで
ＰＯＮ回路によりリセットされていたため嘱その内部状
態力（１ノセツト状態であることを示すＯ プロセッサモジュール３３内で進行中のプログラムは、
割込みに応じて、Ｉ１０母１！ｊ９を介して１問合せ命
令（ＩＩＯ）または高優先度１１０間合せ命令（ＨＩＩ
Ｏ）を発する０ ＩＩＯ’＃令は低優先度Ｉ１０割込みに応じて１低優先
度割込みリクエスト（Ｌ工ＲＱ ）ライン／１第７４１
図参照）上に発出される命令であり１また）ＨＩＩＯ命
令は高優先度工１０割込みに応じて高優先度割込みリク
エスト（ＨＩＲＱ ）ラインｉｑｑ （第１４Ｉ図参照
）上に発出される命令である０ マイクロプロセツサｉｉｓ （第７２図参照）は１チャ
ネル制御論理部／４１／およびデータ径路論理部ｌコ３
の制御全受け、ＥＩＯ、ＩＩＯまたはＨＩＩＯ命令を実
行する。 これらの命令に対するシーケンスは第１７図に示すとお
りで、シーケンスは前述のようにポーリングシーケンス
とともにスタートする０ すなわち、工ＩＯ命令は、Ｔ−ｆ＆線機能低優先度割゛
込みポーリング（ＬＰＯＬ ） ｔ−用いて、シーケン
ス内でポーリングを行い、また、ＨＩ工Ｏ命令はＴ母線
機能高優先度割込みポーリング（ＨＰＯＬ ）を用いて
１シーケンス内でボー、リングを行う。 前述したように１ボーリ、ングシーケンスは、第１７図
に示すＴ母線機能選択（ＳＥＬ ）を用いて適当なデバ
イスコントローラを選択することにより終了する０ かくして選択された適当なデバイスコントローラ＃／
Ｆ！最も高い優先度を有し１かつ割込みリクエストを行
っている当該デバイスコントローラである。 シーケンスは第１７図に示すＲＩＯ（リードインタラプ
トフーズ）Ｔ母線機能に進み）デバイスコントローラ４
／ｌはＤ母＠／６１（第１４１図参照）上に装置従属ス
テータスを戻すことにより ＲＩＯＴ母線機能に応答す
る。 ここで、マイクロプロセッサ／／Ｊ （第１２図）はＤ
母＠ ｉｔｔからステータスを読取り１これをレジスタ
スタックＩＩコ（第１２図）の最上部に一時記憶させる
。 次いで、シーケンスは第１７図に示すＲＩＳ’ｒ （、
ワード割込みステータス）Ｔ母線機能に進み、デバイス
コントローラ４！／ ｔｆ 、テバイスコントローラ番
号）ユニット番号およびダつの専用ステータスピット全
り母線上に戻すことにより、このＲＩＳＴ ’Ｉ’母線
機能に応答する０ グビットスデータス欄のビットの２つは１それぞれ嘱打
切り （ＡＢＴＤ ）およびパリティ誤りを表示する（
このパリティ誤ｖＦｉ再接続およびデータル転送シーケ
ンスの間に発生する）。 マイクロプロセッサ／／ＪはＤ母線の内容、すなわち嘱
フン）ｏ−ラ番号、装置番号および割込みステータスの
コピー（写し）をと＃）Ｓ前記り母線の内容をレジスタ
スタックｌｌコの最上部に一時記憶させる。 シーケンス期間中に誤りが発生しなかった場合に＃′ｉ
１シーケンスはＤＳＥＥ （ディセレクト）状態に進ん
で１デバイスコントローラＦ／をディセレクト（選択を
解く）シ、次いで１シーケンスは、第１１１７図の上の
線で示すようにアイドル（ＮＯＰ ）状態に進む。 これに対して１誤りが発生した場合には（この誤りはチ
ャネルにより検出されたパリティ誤りまたはハンドシェ
ークタイムアウトである）０チヤネルは第１７図に示す
ように、ＲＩＳＴ状態からＡＢＴＩ（打切り命令）状態
に進んで１デバイスコン）。 −ラ４Ｉ／ ｌディセレク目ハ次いで１チヤネル１０９
は第７７図の下の線で示すようにアイドル（ＮＯＰ 、
）状態に戻る。 前述のように、プロセッサモジュールとＩ１０装置間の
Ｉ１０作動は、標準的には、ＥＩＯシーケンスで始まり
１若干数の再接続およびデータ転送シーケンスが続き、
エエ０シーケンスで終るようなシーケンス群よりなる。 これらのシーケンスは１複数の異なるＩ１０作動からイ
ンターリーブさせることができるので１見掛は上、複数
の装置による工１０の同時作動を与えることができ、し
たがって）多数の装置を同時にアクセスさせることが可
能となる０この場合の正確な装置の数は、チャネル帯域
幅と各装置により使用される実際の帯域幅により決まる
。 上述の工１０システムおよびデュアルポートデバイ、ス
コントローラの機構（アーキテクチャ）および作動は多
くの重要な利点を与えることができる０ これらの利点としては、（ａ）広汎な周辺装置とインタ
ーフェースできる融通性を有すること、（ｂ）資源（リ
ゾース）の最大利用ができること、（Ｃ）マルチプロセ
ッサシステム内で周辺装置をアクセスさせる場合におい
てフエイルソフ）３１境を与えていること５（ｄ）オン
ライン保守およびマルチプロセッサシステムの品質向上
能力を有すること、（ｅ）工１０システムおよびＣＰＵ
により多数の同時処理全行う必要のあるオンライン処理
システムにおいて１プロセツサスループツトまたはＩ１
０スループットを排他的に強めるのでなく１システム全
体として最大のスループットを与えていることなどがあ
げられる。 本発明マルチプロセッサシステムの場合は装置形式に関
する固有の特性全事前に仮定していないため１広範囲の
装置とインターフェースできる融通性を与えることがで
き、かつ、広汎な装置の作動を包含しつるような構造お
よび作動を与えることができる。 また１本発明においては、主として蔦メモリー帯域幅を
最大限に使用することにより１資源（リゾース）の最大
利用を可能にしている０すなわち、各装置には最小のメ
モリー帯域幅を使用せるようにし１かくしてかなり多数
の装置を特定のＩ１０母ｉに関連させるように蓄ている
０また１本発明による工１０母線の固有速度とバッファ
リング技術とにより、特定の各転送を記憶速度によって
のみ制限される可成り速い速度で実施することを可能に
している。また、転送全バーストモードで行うようにし
ているため１各転送に関連するオーバーヘッド（無駄な
時間）、ｔｉｌｌ小にすることができ、かくして１チャ
ネル帯域幅の最大利用と高速周辺装置の使用を可能なら
しめろことができる。 また１本発明は周辺装置に対してフェイルソフトアクセ
スを与えることができる０すなわち鬼各周辺装置に対し
ては余裕のある通信径路全与えて、任意の特定径路上の
障害を封じ込めろようにし）１つの径路内における特定
モジュールの障害により当該装置への他の径路内のモジ
ュールの作動に影響全与えないようにしてψる。 本発明によるときり、径路上のデータの完全さ全チェッ
クし１シーケンス障害をチェックし為また１タイミング
障害をチェックする広汎なｒｉｓｖチェック全与えてい
る〇 さらに、本発明の場合は、周辺装置がそれ自体のバッフ
ァまたはシステムのメモリーに影響を与えないような保
護機能を与えるようにしている。 これらの保護機能には、各Ｉ００テーブル内の個別カウ
ントワードとＩＯＣテーブル内の保護ビットが含まれる
。また、工ＣＣテーブルはチャネルによりアクセス可能
であるが、装置によってはアクセスできないようにし、
これにより当該装置に割当てられていない任意のメモリ
ーに装置をアクセスさせないようにするための第一の保
護レベルを与えるようにしている。 まｆｅ１本発明によるときは、工１０母線内の少数のラ
インのみを使用して１融通性があり１かっ強力なＩ１０
システムを与えることができる〇ま念１電源のターンオ
ンまたはターンオフ時におけるデバイスコントローラの
作動を明確に規定することにより１この時間中にＩ１０
母Ｓ＋ｔ−誤り信号から保護し１かつ１オンライン保守
およびシステムの品質向上を可能にしている。 本発明においては１複数のバッファを相互に通信を行う
ことなく共同作動させうるようなストレスを使用してい
る。 また、オーバーラツプ転送および処理全行うことにより
オンライン処理システムを与えるようにしている。 また１多チヤネル直接メモリーアクセスは１平行転送な
らびに装置にアクセ、スする際の最小待ち時間を与える
ためのインターリーブバーストを与える。各バーストは
最小のメモリーオーバーヘッドを必要とし、かつプロセ
ッサによるメモリーの最大利用を可能にする。この組合
せにより１工１０帯域幅の最大限使用とプロセッサの最
小限の束縛（タイアップ）を可能とすることができる。 配電システム 本発明マルチプロセッサシステムは従来の技術による種
々の問題点を解決した配電システムを有する０ 種々の既知のシステムにおいては、システムの構成素子
に所要の保守を行う場合、プロセッサシステムを停止さ
せることを必要とし、また、電源系統の障害により全プ
ロセッサシステムがストップする可能性があった。 本発明による配電システムの場合は、複数個の分離形個
別電源を設け、オンライン保守を可能とし、かつ各デバ
イスコントローラに余裕のある電力を供給するような方
法で各電源からプロセッサモジュールオヨびデバイスコ
ントローラに電力を供給するようにしている。 ここにいう６オンライン”とは、システムの一部がオン
ラインのとき、システムの当該部分は電源オン状態にあ
り島かつ為システムとともに作動して有用な働きを実行
しつる状態にあることを意味する。 したがって、１オンライン保守”とは、システムの残り
の部分を上述の定義によるオンラインに保持しながら、
システムの一部に１定期的予防保守または修理作業を含
む保守を行うことを意味するＯ 本発明によるときは１マルチプロセツサシステムの残り
の部分をオンラインの作動状態に保持しながら、任意の
プロセッサモジュールまたはデバイスコントローラの電
源を低下（ダウン）させ、当該プロセッサモジュールま
たはデバイスコントローラに関して電源オフ状態で保守
を行うことができ、しかも、アンダーライターズラボラ
トリー（Ｕｎｄｅｒｗｒｉｔｅｒｓ Ｌａｂｏｒａｔｏ
ｒｙ ）安全要求に完全に合致するような方法でオン？
イン保守全行うことが可能となる。 また、本発明配電システムにおいては、ダイオードスイ
ッチング配置を介して２つの独立電源から各デバイスコ
ントローラに電力を供給するような接続とし）前記スイ
ッチング配置により）両電源が作動状態にあるときは両
電源からデバイスコントローラに電力を供給しつるよう
にするとともに１一方の電源が故障のときはいずれかの
電源から電力全供給しつるようにし、電源の１つの障害
時における切換えに際し、電源の脈動または中断音生ず
ることなく円滑に切換えが行われるようにし、関連の電
源の１つに障害が生じた場合でもデバイスコントローラ
に対して電源の中断を生ずることのないようにしている
〇 第３０図は各デュアルポートデバイスコントローラ４Ｉ
ｌ用の主電源および代替電源を具えた配電システムを示
す。図において符号数字、３０１は配電システムの全体
を示す。 配電システム３０１は、各デュアルポートデバイスコン
トローラ４１／に対してそれぞれ主電源および代替電源
の双方をもたせるよう構成する。かくすれば１各デバイ
スコントローラはそれぞれ２つの独立した個別電源を有
することになるため１特定デバイスコントローラに対す
る主電源の障害があっても、当該デバイスコントローラ
（シたがって、そのコントローラに関連するすべての周
辺装置）が不作動になることはない。本発明の場合は、
スイッチング配置により代替電源への自動切換えを行う
ようにし嘱デバイスコントローラを継続的に作動きせる
ようにしている０このように、配電システムをデバイス
コントローラのデュアルポートシステムと共同作動させ
ることによ＃）−％単一ボート部または単一電源のいず
れかに障害を生じた場合でも、途中で作動を停止するこ
となく、周辺装置へのアクセスを可能にしている０ さらに１第３０図示配電システム３０／は、各プロセッ
サモジュール３３ならびに関連のｃｐｕ ｔｏｓおよび
メモリー１０７に対して当該プロセッサモジュール専用
の独立した個別電源を与えるという利点全有する。した
がって、本配置によるときは、任意の単一電源が障害を
生じた場合１もしくは電源または関連のプロセッサモジ
ュールの修理、サービス等のため任意のｌ電源を手動に
より切断した場合１その影響は実際には特定のｌプロセ
ッサモジュールに限定され、マルチプロセッサシステム
内の他の任意のプロセッサモジュールの作動に影響を及
はすことはない０ このように、第３０図示配電システム３０１は個別プロ
セッサモジュールおよびデュアルポートデノくイスコン
トローラとともに機能し１任意のｌ電源の障害または切
断により全システムを停止させたジ１任意の周辺装置全
不作動にすることのないようにしている０ 配電システム３０１は複数個の独立した個別電源３０３
を含み１前記電源３０３の各々は特定の関連プロセッサ
モジュールの（ＪＩＵおよびメモリーに電力を供給する
ための専用のラインＳＯＳ （実際には、第３３図に示
すような多重ライン母線３０３）を具える。 各デバイスコントローラｌ／は主ライン３０７ ％ 代
替ライン３０９および自動スイッチＪ／／を介して２つ
の電源３０３に対応せしめる。 また、主ラインＪ０７お−よび代替ライン３０９とデ１
ドパイスコントローラ間に手動スイッチ、？／Ｊを配置
し１各デバイスコントｐ−ラ４Ｉ／と関連させるように
する。 第３１図はスイッチＪ／／および３１３の詳細図、第３
２図は電源３０３の素子構成を示す詳細図である。 第３２図に示すように、各電源３０３は主電源から電力
を取得するための入力コネクタ３１ｊを有する〇前記入
力ｓｉｓはこれｔ ＡＣ−ＤＣ変換器３／７に接続し、
前記ＡＣ−ＤＣ変換器の出力からライン３１９上にｊ■
の中断可能電源（工ＰＳンを導出させ・この、ｔｖ中断
可能電源ｔ−ｃＰＵ １０！ 、 メ％リ−１０７およ
びデバイスコンドローラダｌに供給する。第３３図も併
せて参照されたい。 変換器３２３はライン３２！上に３■出方を導出し＼ラ
イン３２７上に／２ Ｖ ｔＢ力を導出する◇本発明シ
ステムの場合、ライン３８および３２７よりの出力は中
断不能電源（ＵＰＳ ）とし、これらの電源出力Ｔｈ
ＣＰＵおよびメモリー（半導体メモリー使用の場合）に
接続するようにする。半導体メモリーの場合は、半導体
メモリーへの電力がなくなると、メモリー内に記憶され
ている全データを喪失するため１電源は中断可能なもの
であっでｉならない。 ラインＪｌｔ上のＳｖ中断可能電源についてけ１この電
力は電源の中断を許容しつるようなマルチプロセッサシ
ステムの部分に供給されるものであるため、中断可能電
源と見做される。このｊｖ中断可能電源を半導体メモリ
ー以外のＱＰＵの部分と。 メモリーのコアメモリ一部分くコアメモリ一部分は電源
がなくなっても記憶情報はなくならない）のみに供給し
、さらにデバイスコントローラにも供給する。デバイス
コントローラの場合には１以下に詳述するように、主電
源の障害時には代替電源がこれに代る。 ライン３−２３および３コア上の電源は中断不能電源で
なければならないため、本発明においては、ＤＣ−ＤＣ
変換器３２３への入力用としてバックアップ電池を具え
る。このバーツクアップ電池は電池および充電器モジュ
ール３２９を含み１前記モジユール３コ９をライン３３
１およびダイオード３３７全介してＤＣ−ＤＣ変換器３
コ３に接続する。 本発明実施例の場合１電池３コタＦｉｇｖの電圧を変換
器３２３に供給するようにしている。この電圧は変換器
３２３の入力の範囲内にある。 ダイオード３３３はラインＪ、、２／上の電圧がｑｖよ
り低くなったとき、電池から変換器３２３に電力を供給
させる働きをする。また島ダイオード３３３はラインＪ
Ｊ／上のＡＯ−ＤＣ変換器の出力がａｖを超えたとき電
池およびラインＪＪ／から電流が流れないようにする機
能を有する。 また１各電源３０３は１出カラインＪ／９ 、３＃およ
び３コア上に充分な電力が導出されないようなラインＪ
ｌｓ上のＡＣ入力電力の状態全検知するため１電源警報
回路３３３を具える。電源警報回路３３！ Ｉ／ｉライ
ン３３７全介して関連のＱＰＵ ｔｏｓに電源異常警報
信号を伝送する〇 電源３０３内における容重蓄積作用により、電源警報信
号とラインＪ／９におけるｊＶ中断可能電源喪失との間
には充分な時間があるため１電源がなくなる前に、 Ｃ
ＰＵはその状態を救済することができる。 しかしながら、ライン３−５および３．２７上の中断不
能電源は瞬時といえども中断しないようにしなければな
らず、入力ライン３１ｊの電源障害時でも第３２図示配
置によるバックアップ電池によりライン３２ｊ上の電源
に中断を生ずることのないようにしている〇 他の電源３０３が作動している間に、ある理由により特
定のｌ電源３０３が異常となることがありう。 る。その場合にも、本発明配電システム３０／によりＳ
電源３０３の異常の影響は特定の関連ＣＰＵおよびメモ
リーに限定され、自動スイッチＪ／／により障害電源か
ら代替電源への自動切換えを行い、関連デバイスコント
ローラ４１／の作動を一続させることかできる。このよ
うに、障害電源に接続されていたデバイスコントローラ
ａｔには１代替電源から所要電力が自動的にスイッチイ
ンδれるので、マルチプロセッサシステム尋他のプロセ
ッサモジュールおよび他の構成素子とともに作動を継続
することができる〇 第３１図に示すように１各自動スイツチＪ／／は一つの
ダイオード１すなわち、主電源ライン３０７に対応する
ダイオード３１Ｉｌおよび代替電源ライン３０りに対応
するダイオード３４！３を含む。 ダイオード詳ｌおよび３１１３０機能は、主電源お工び
代替電源を隔離した状態で主電源ライン、３０７と関連
の電源３０３、あるいは代替電源ライン３０９と関連の
電源３０３のいずれかからデバイスコントｏ−５’ｌ／
ＶＣ電力全供給することである。このように）両電源を
隔離することにより、障害電源が関連の代替電源または
主電源の異常を招来しなけｔうにしている。 平常作動状態においては、各ダイオードにはある大きさ
の電流が流れるようにし１各デバイスコンドローラグ／
への電力は、実際には当該ｆ ／＜イスコントローラ用
の主電源と代替電源の双方から供給されるようにし、一
方の電源が障害を生じた場合には、他や電源から全電力
が供給されるように１・し１この場合１まったく電力の
損失なく１この転移が行われるよう形成している。 ダイオード３４Ｉ／および３４！３の両端にＩ／′ｉ１
僅かな電圧降下があるため、ライン３０７およびＪｏ９
上の電圧はダイオード３４１／および３り３の電圧降下
をカバ「□−し１デバイスコントローラ４ＡＩに正確に
！■を供給し続けるため、！■より充分高い電圧にする
必要がある０また、ライン３ｏｓ Ｆｉミライン？０７
および３０９と並列で、実際に１メモリー内でＣＰＵに
受信される電力もよりとなるようにする必要があり１こ
れかため、ライン３０！内に平衡ダイオード３３りを配
置し、各（３ＰＵに供給されるダイオード３３９より後
の電圧が正しくｊ■となるようにしている。 手動スイッチ３１３は、デバイスコントロー５１１／を
取外し１サービスするため電源から切断する必要を生じ
たとき、主電源および代替電源の双方からデバイスコン
トローラを切離すためのものである。 スイッチＪＩＪの構造の詳細は第３１図に示すとおりで
ある。図に示すように、スイッチＪ／Ｊは手動スイッチ
３４Ｉ！！−％ トランジスタ＃７ 、コンデンサ＃ｒ
および抵抗３１０ 、３３２を含む。 手動スイッチ３Ｉ１３を閉じると）トランジスタ３１７
はターンオンされ、この場合、デバイスコントローラ４
Ｉ／には電力が供給される。 デバイスコントローラ４！ｌに対する電源のターンオン
およびターンオフは１電源オン（ｐｏａ）回Ｍ、′ ／Ｉコを１回以上トリガするような脈動を生ずることな
く円滑に行われるようにすることが重要である。帰還コ
ンデン、すＪｌｌｌｒは抵抗３！コとあいまってスイッ
チ３ＩＩ！を閉じてトランジスタ３１Ｉ７ ｆ ター
ンオンする場合、所要の平滑な傾斜をもって電源を立上
らせる働きをする。 マタ、スイッチ３１Ｓを開いて、トランジスタ３１７を
ターンオフさせる場合、前記帰還コンデンサ３ｔｔｒは
抵抗３５０とあいまって電源の平滑な立下りを与える。 本発明実施例の場合、すべてのダイオード３ｑｉ。 ３１Ｉ３および３３９ Ｋは、順方向電圧降下のきわめ
て小さいショットキーダイオードを使用しており、これ
により電力消費の減少をはかっている。 前掲のＩ１０システムおよびデュアルポートデバイスコ
ントローラグｌの項で述べたように、各ｆ ／？イスコ
ンドローラグ／は、！■電源がいつ規格値以下になった
かを検知するため電源オン（ＰＯＮ ） 回路ｉｒｘを
具える。ＰＯＮ回路ｌｒ２の詳細については第３図を参
照されたい、 ＰＯＮ回路／１２はデバイスコントロー
ラ＃／ｆリセットして１デバイスコントローラのすべて
のロックを外し、デバイスコントローラそれ自体をスイ
ッチＪ／Ｊにより電源カタ−、。 ンオ７されたときの既知の状態に保持させる。また１ス
イツチＪ／Ｊにより電源がターンオンされ、正しい規格
値の！■雷電圧デバイスコントローラ４Ｉ／に供給され
た後、ＰＯＮ回路／１２はデバイスコントローラを復旧
させ、作動状態に戻す働きをする。 第３図に示す電源オン回路１Ｉｒ２の詳細については前
掲の工１０システムおよびデュアルポートデバイスコン
トローラの項を参照されたい。 第３３図において・各電源３０３よりの電力は垂直母線
３０３を介して関連の−ＣＰＵに伝送される。前記１．
。 の各垂直器＠ ３ＯＳはそれぞれＳつの導電層を有する
成層母線バーにより形成する０ 第３３図に記号で示すように、各垂直母線Ｊ（Ｈは大地
電位に接続した２つの異なる導線を有する。 １つの導線は、ｊ■中断可能電源（ＵＰＳ ）およびｒ
ｖ中断不能電源（ＵＰＳ ）の双方に対する大地電位を
与え、別の１つの導線はメモリー電圧に対する大地電位
を与える。このメモリー電圧用導線はメモリーに流れる
電流の比較的大きい変動により、ＣＰＵ Ｋ供給される
ｊ Ｖ ＩＰＳま＆ ｈ ’ｓ Ｖ ＵＰＳが影響を受
けないようにするためのものである。 水平母線３０！； 、 ３０７は、第３θ図に符号数字
で示すように主電源ライン３０７および代替電源ライン
３０りを含む。本発明実施例の場合、母１１ｉ３０３゜
３０７は、１つの大地電位層と♂つの電圧層（第３３図
に記号ｖ１ないしｖ８で示す）′ｆＩ−有する９つの層
による成層母線によりこれら、を形成している。 前記各電圧層はこれらを異なる電源３０３のｔＶ中断可
能出力に接続する。すなわち・層ｖ１は点３ｓｉにおい
て、第３３図に示すように一番左側に、ある電源３０３
および関連プロセッサモジュール用のｓ Ｍ ＩＰＳ電
源に接続し、層ｖ２は点３りにおいて、第３３図の中央
に位置するプロセッサモジュール用の！ｒ Ｖ ＩＰＳ
電源３０３に接続し１以下これに準じて接読する。 水平母線には、各デバイスコントローラに使用可能な共
通接地層とｒつの層（、、ＶｌないしＶＢ ）があるな
め、水平器ＩＩＫ沿っである間隔全もたせて上記ｔつの
層に垂直タップ３３１ ｔ−設けることにより、主電源
ライン３０７と代替電源ライン３０９を特定の組のタッ
プに接続するだけで１各デバイスコントローラ４１７を
電源３０３の任意の２つに対応させることが可能となる
。例示のため、第３３図においテハ、図の左（ｊｌｌに
あるデバイスコントローラ４Ｉ／ １タツプｖ１および
ｖ３に接続し１右側のデバイスコントローラ４１／をタ
ップ■２およびｖ３に接続している。 かくして、任意のデバイスコントローラｆ／を電源３０
３の任意のλつに接続し１任意のｌ電源を主電源として
使用し、他の任意のｌ電源を代替電源として使用するこ
とができる。 このように、本発明配電システムは多くの重要な利点を
与える。 すなわち１本配電システムは、マルチプロセッサシステ
ムの残りの部分をオンラインで作動させなから）あるプ
ロセッサモジュールまＩｆデバイスコントローラに対す
る電源をダウンさせることができるため、オンライン保
守を行うことができるＯ また、本配電システムは、マルチプロセッサシステムの
残りの部分をオンライン状態で作動させながら、電源ダ
ウン構成素子のオンライン保守を行うためのアンダーラ
イターラボラトリ−（Ｕｎ−ｄｅｒｗｒｉｔｅｒ Ｌａ
ｂｏｒａｔｏｒｙ ）安全要求にすべて合致する。 芒らに、各デバイスコントローラを２つの分離電源に対
応せしめているので、電源の１つに障害が生じた場合で
も、デバイスコントローラの作動を停止させることはな
い。また、本発明電子スイッチ配置によるときは、２つ
の電源から１つの電源に転移する除、デバイスコントロ
ーラが中断を生ずることなく作動を継続するような方法
で円滑に切換え全行うことが可能となる０ メモリーシステム マルチプロセッサシステム３１の各プロセッサモジュー
ル３３ （１４４７ｇ参照）祉メモリーを含む０このメ
モリーを第１図に符号数字１０７で示し、その詳細を第
３１図に示す〇 各プロセッサモジュール３３のメモリー１０７は当該モ
ジニールのＣＰＵ／ ０！ｔおよびＩ１０チャンネルｌ
Ｏ９の双方に関連し、ＣＰＵおよびしＯチャンネルによ
るメモリーへのアクセス用としてデュアルポート部を有
する。すなわちＣ３ＰＵ１０３ （第１図および第３４
１図参照）はプログラムまたはデータ参照のためメモリ
ーにアクセス可能であり、またＩ１０チャンネル１０９
は、デバイスコントローラｌ／との間におけるデータ転
送のため、ＣＰＵを経由するを要せず、直接メモリ゛−
にアクセスできるようにするＯ上記のメモリーに対する
デュアルアクセス状第３ゲ図に示すとおりで、その構成
および作動については第３参図により以下に詳述するこ
とにするＯメモリーに対してデュアルアクセスを行うよ
うにしたことの１つの利点は、ＣＰＵおよびチャンネル
のメモリーへのアクセスを時間的にインターリーブさせ
ることができるということである。すなわち、ＣＰＵお
よびチャネルの双方がまさしく同時にメモリーにアクセ
スしようとする場合以外は、ＣＰＵまたはチャネルはメ
モリーへのアクセスのため待たされる必要がなψ。した
がって、ＣＰＵまたはチャネルのうち一方のユモットが
メモリーにアクセスしている丁度その時間に、他のユニ
ットがメモリーにアクセスしようとする場合まれに待た
されることがあることを除ψて、ｃＰＵおよびチャネル
の双方は同時にそれぞれ別個の機能を遂行することがで
きる。 また、デュアルポートアクセスはバックグラウンドレＯ
作動を可能にする。すなわち、ＣＰＵ １０’ｊはＩ１
０データ転送の開始時および終了時においてチャネル１
０９と関連させるだけでよく、実際にＩ１０データが転
送されている期間には、それ自体能の機能を遂行するこ
とができる。 第３ゲ図に示すメモリー１０７ ａそれぞれ１６データ
ピツトの２ｔコ、 ／４Ｉｎワードよりなる物理的メモ
リーを含む・ メモリー内の各ワードは上記の１６データピツトのはか
、メモリーがコアメモリーの場合けｌっのパリティビッ
トを有し、半導体メモリーの場合は６つの誤り訂正ビッ
トを有する。 前記パリテイピツト社章−ビツト誤りの検出を可能に、
し、６つの誤り訂正ビットは単一ビット誤りの検出およ
び訂正を可能にするほか、すべてのダブルビット誤りの
検出を可能にする〇物理的メモリーはこれ１それぞれｔ
ｏｘａワードよりなる隣接ブロック（以下ページと呼称
する）に概念的に細分する。物理的メモリー内のページ
には物理的記憶場所ゼロから始まるページＯから連続的
に番号を付する０本発明実施例の場合の物理的メモリー
のアドレス領域（Ｏないし２ｔ２．／ＩＩＩ）にはｎビ
ットの物理的アドレス情報を必要とするが、本発明の基
本的構造（アーキテクチャ）において社、以下に述べる
ように、〃ビットの物理的アドレス情報を収納し、使用
するような構成とし１ている。 本発明の一実施例の場合は、物理的メモリ二を物理的に
３２，７６１ワードの物理的モジュールに分割し、ｔつ
のモジュールにより上記のｘｇｘ 、 ／４！Ｊワード
を与えるようにし′Ｃいる〇 メモリーに対するアクセスはすべて、ｑつの論理アドレ
ス記憶域、すなわちユーザーデータ、システムデータ、
ユーザーコードおよびシステムコードの各記憶域のｌっ
に対してなされるようにし、すべての（３ＰＵ命令は、
これらの物理的とは異なる論理的アドレスを排他的に取
扱うようにする０かくすれば、プログラマ−は、実際の
物理的アドレスに係る必要はなく、完全に論理的アドレ
スをベースにしてプログラムを書くことができる。この
場合、論理アドレスはメモリーシステムのマツプ部によ
り物理的アドレスに翻訳するようにする〇任意の所定論
理アドレス記憶域内におけるアドレス指定領域は１６ビ
ツト論理アドレス、Ｏないしｔ！ｔ 、！３！である。 したがって、各論理アドレス記憶域はそれぞれ１０２９
ワードよりなる６ダの論理ページを含もことになる＠ 本発明メモリーシステムによるときは、論理的ページと
物理的ページを一致させる必要はなく、オペレーティン
グシステムまたはユーザープログラムを含む種々の論理
的ページを隣接する物理的ページ内に置く必要もない。 さらに、論理的ページを物理的主メモリー内に配置する
だけでなく、ディスクのような補助メモリー内に配置す
ることもできる。 これは仮想メモリー機構の実現を可能にする〇仮想メモ
リーは次の２つ力利点を有する〇第１に、仮想メモリー
は論理的アドレスが必要とするものより小さい物理的主
メモリースペースの使用を可能にする。それ社物理的補
助メモリーにより物理的主メモリーを補足することがで
きるためである。 第２に、仮想メモリーは複数のユーザーのアドレススペ
ースに物理的メモリーを共用させることを可能にする。 かくして、各ユーザーはオペレーティングシステム、ユ
ーザー自身または他のユーザー間の物理的メモリーの割
当に関与するを要しない。 本発明メモリーシステムによるときは、あるユーザーの
プログラムを他のユーザーのプログラムのメモリースペ
ースから読出したり書込んだりできないよう保証するこ
とにより、多重プログラミング環境にあるユーザーの間
に保護を与えるようにし、ページングおよびマツピング
システムによりこれを行うようにしている。すなわち、
あるユーザーのプログラムの進行中は、当該ユーザープ
ログラム用のマツプは当該特定ユーザープログラム用の
メモリーページ（６ダまでのコードページと６４！まで
のデータページ）のみに指向し、当該特定プログラムは
それ自体の論理アｔレススペースの範囲をこえてアドレ
スすることはできず、したがって他のユーザープログラ
ムのメモリースペースに書込んだり、それから読出した
りすることはできない０ また、コードページを変更不能とすることにより、ユー
ザープログラムそれ自体が破壊されることを防止してい
る。 このように、多重プログラミング環境で作動するユーザ
ープログラムに対しては、各ユーザーマッフヲメモリー
内のそれ自体のページのみに指向させるようにしたこと
、ならびにコードページを変更不能としたことの２つの
レベルの保護を与えるようにしている０また、本発明の
場合、保護限界レジスタなしにこの保護を得るようにす
るか、あるいは既知、の技術でよく使われている保護キ
ーを用いて保護を与えるようにしているＯ１６ビツト論
理アドレス−のＩＩビット物理的アドレスへの所要の翻
訳はマツピング機構により行い、コ（２）マツピング機
構の一部として、マツプ内の探索（ルックアップ）操作
により物理的ページ番号を得るようにし、次いでこの物
理的ページ番号をページ内のアドレスと組合わせて完全
な物理的メモリーアドレスを形成するようにしている０
この場合、ページ番号のみが翻訳され、マツピング内で
はページ内のオフセットまたはアドレス社絶対変更され
ないようにする０ 本発明によるときけ、ダつのマツプ部を具え、・各マツ
プ部を４つの論理アドレス記憶域（ユーザーデータ、シ
ステムデータ、ユーザーコードおよびシステムコード）
の１つに対応させている。 仁のように論理アドレスをｑつの異なる個別の記憶域に
分離させることは種々の利便を与える。 すなわち、この分離はプログラムをデータから隔離して
プログラムが給体変更されないようにすることを保証し
ているはか、システムプログラムおよびデータをユーザ
ープログラムおよびデータから隔離してオペレーティン
グシステムをユーザーエラーから保護している。 ダつのマツプ部は以下のとおりである０マツプ０−−−
−−ユーザーデータマツプ、種々のユーザーデータ記憶
域に対するすべてのアドレスはこのユーザーデータマツ
プを介して翻訳されるＯマツプ／−−−−−システムデ
ータマツプ、システムデータマツプ社ユーザーデータマ
ツプと同じであるが、そのはかＶＯチャネル、プロセッ
サ間母線ハンドリングマイクロプロゲラ大、または割込
ハンドリングマイクロプログラムのψずれかによるメモ
リー参照のすべてがこのマツプを規制する。 システムデータマツプは１６ビツトアドレスワードを介
してのみすべての物理的メモリーに対するチャネルアク
セスを与える〇 マツプＪ−−−−−ユーザーフードマツプ、コのマツプ
は使用中ユーザープログラムを定義し、すべＴ１７）Ｌ
−ザー命令および固定データはこのユーザーコードマツ
プを介して得られる。 マツプＪ−−−−−システムコードマツプ、このマツプ
祉オペレーティングシステムプログラムを定義する。す
べてのオペレーティングシステム命令および固定データ
はこのシステムコードマツプを介して得られる。 各マツプ部は、各論理アドレス記憶域内の６１１のペー
ジに対応するｔｏのエントリーを有し、各エントリーは
次の情報を含ｂ０すなわち、（１）物理的ページ番号欄
（Ｏないし２５ｊの値を有する）０ （２）マツプエントリー用の奇数パリティビット マツ
プエントリーに書込みが行われる都度、マツブ論理部に
よりパリティビットが生成される〇（３）基準ヒストリ
ー欄 基準ヒストリー欄に基準ビットを含み、当該マツ
プエントリーに対応するページを使廟するごとに基準ビ
ットの高位ビットを７１ ／ ｌにセットする。 （４）ダーティピット ダーティビットは対応するメモ
リーページに書込みアクセスがなされたとき１１１にセ
ットされる０ 基準ビットおよびダーティビット社オーバーレイのため
のページの選択を支援するため、オペレーティングシス
テムの記憶管理者機能により使用される◎またダーティ
ピットは補助メモリーに対する不必要なデータページの
交換を避ける方法を与える。 （５）アブセントビット アブセントビットは％ゝ−ジ
が主メモリーにないことを報知（フラッグ］するため、
始めにオペレーティングシステムにより１１′にセット
される。アブセントビットが１１′にセットされたペー
ジにアクセスが行われた場合は、オペレーティングシス
テムページ障害割込みハンドラーへの割込みが起り、オ
ペレーティングシステム仮想メモリー管理機能を作動さ
せる。またアブセントピッｂは保護機構としても使用さ
れ、コードまたはデータ用の論理アドレス記憶域の範囲
をこえたプログラムにより誤ったアクセスが行われるこ
とを防止する。 オペレーティングシステムはマツプに関連して３つの命
令を使用する。これらの命令はＳＭＡＰ 。 ＲＭＡＰおよびＡＭＡＰである一０ ＳＷＡＰ（セント°マツプエントリー）命令は、マツプ
エントリーにデータを挿入させるためのもので、オペレ
ーティングシステムの記憶管理者機能により使用される
。この命令には、マツプエントリーアドレスを挿入すべ
きデータの２つのパラメータを必要とする。 ＨＭＡＰ （リーｒマツプエンｂリー）命令はマツプエ
ントリーを読取るための命令で、オペレーティングシス
テムの記憶管理者機能によ抄使用される。この命令には
１つのパラメータ、すなわちマツプエントリーアドレス
を必要とし、命令により戻された結果がマツプエントリ
ーの内容となるＯＡＭＡＰ （エージマップエント号−
］命令は、マツプエントリーの基準ヒストリー橢を１位
置だけ右にシフトさせるための命令である。この命令は
オーバーレイ用のページの選択にあたっての一助として
の基準ヒストリー情報を保持するため、オペレーティン
グシステムの記憶管理者機能により使用される。 アブセントビットにより与えられるページ障害割込みは
、現在主メモリー内にないページに対して照会が行われ
たとき、あるいけ、プログラムまたはそのデータの論理
アドレススペースの部分以外のページに対して照会が行
われたときに起り、ページ障害が検出された際、オペレ
ーティングシステムベージ障書割込みハンドラーに対し
て割込みが起る。 ページ障害割込シーケンスは次や事象（イベント］を含
む０すなわち、 Ｌ 物理的メモリーにないページに対してアドレス照会
がなされる（アブセントビット＝′ｌ′）。 ｚ ページ障害割込みが起る０割込ハンドラーマイクロ
コードはオペレーティングシステムにより既知のメモリ
ー記憶場所にマツプ番号および論理ページ番号を表示す
る割込みパラメータを置く。次に、メモリーの割込スタ
ックマーカー内に現在の環境を保存する。 ＆ ページ障害割込みハンドラーは次のことを実行する
。すなわち、プログラムの論理アドレススペースの範囲
をこえた照会によりページ障害が生じた場合には、誤り
状態でプログラムを終了させる。これに反して、論理的
ページが物理的主メモリー内になく、補助メモリー内に
あることによりページ障害が生じた場合に社、オペレー
ティングシステムプロセスは欠如していたページを補助
メモリー（通常はディスク］から主メモリー内の使用可
能なページに読出し、そノ物理的ヘージ情報とゼロアブ
セントビットをマツプエンミリ−に挿入する。この記憶
管理機能が完了すると、ページ障害を起した環境は復旧
される。 本 前にページ障害を生じた命令を再び実行するＯこの
場合には、論理ページのマツプエントリー内のアブセン
トビットは１６１にセットされているので、ページ障害
は起らず、ページアドレスは補助メモリーから読出され
たばかりの物理的ページに翻訳し、命令は勢子する。 前述のようにＩ１０チャネル社それ自体のボート部を介
してメモリーにアクセスするＯ ＶＯチャネルによるメモリーとの間のデータの転送はシ
ステムデータマツプを介して行う０すなわち、Ｘ７’Ｏ
’ｆヤネルにより与えられる１６ビツト論理アドレスは
システムデータマツプにより／Ｆｌビットの物理的アド
レスに翻訳するＯ かくすれば、マツピング機構は、そのアドレスカウンタ
が通常許容するよりも多い物理的メモリーのワードに対
する′工１０アクセスを可能にするＯ本発明実施例にお
いて社、マツプを通すことにより１６ビツトの論理アド
レスで物理的メモリー（／Ｉビットアドレス用）のλ４
２ 、 ／＄１ワードにア・クセスすることができる。 この場合、余分のアドレス情報（物理的ページ情報）は
マツプ内に置き、各しＯ転送が始まる前にオペシーテイ
ングシステムにより供給されるようにする。 また、後述の説明により明らかなように、本発明による
とき社、〃ビットの物理的アドレスに容易に拡張する仁
とができる。 第３４Ｉ図はプロセッサモジュール３３のメモリー１０
７の詳ａｌｌを示すほか、メモリー１０７と当該プロセ
ッサモジュールのＣＰ…ｌＯ５およびＩ１０チャネル１
０９との間の接続の状態を示す〇 第３４１図に示すようにメモリーシステム１０７はＣＰ
Ｕ １０！および１１０チヤネルｔｏｑ用のメモリー１
０７に対するアクセスポート部を具え、ＶＯチャネル１
０９をＣＰＵ １０３を介してメモリーにアクセスさせ
る必要性を除失している。 また、メモリー１０７は物理的メモリーモジュール４！
０３に対するアクセスの開始と終了の制御を行うためマ
ツプメモリー制御論理部ｇｏｔを含む０また、メモリー
１０７は、メモリーに書込むべき・データを供給し、か
つメモリーから読出したデータを保持するためのレジス
タを有するデータ径路部ｔｉｏｓを具える。第３ＩＩ図
に記号で表示した上記レジスタの詳細については後述す
る。 さらに、メモリー１０７１１７７１部１１０７を含む。 前記マツプ部ＩＩｏ７ ｌｌ１ＣＰＵおよびチャネルの
双方よりの論理アドレスレジスタとマツプ記憶部ｑｏｑ
ヲ含み、前記マツプ記憶部から物理的ページ番号を得
るようにしている。 マツプ部４１０７はプロセッサメモリーアドレス（ＰＭ
Ａ）レジスタ４’／／およびチャネルメモリーアドレス
（ＣＭＡ）レジスタ／２９を含み、これら２つのレジス
タをアドレスセレクタ（＆５ＥＬ） Ｉｔｓに接続する
。 アドレスカウンタタｌｊは論理ページアドレス母＠＄／
りを介してマツプｌｌ０９に接続するほか、ページオフ
セット母線４１１９を介して直接メモリーに接続する。 母４１４！／７およびダ／９の近傍に数字ｊおよびｌＯ
で示すように、論理ページアドレス毎繰り１７は物理的
ページ番号への翻訳のためマツプ４Ｉ０９に附してｔつ
の高位ビットを伝送し、ページオフセット母線ダ／９社
アドレスセレクタｑｌｊよりのＩＩのページアドレスの
うち１０の低位ビットをメモリーモジュールダ０３に伝
送する。 出力母線４！２１はモジュール４！０３に物理的ページ
アドレスを供給する。この出力器４１＋２／ Ｆｉ物理
的ページのアドレス用として翻訳された１つの高位ビッ
トを含む。 データ径路部１ＩｏｓはＳりのレジスタ、すなわち、プ
ロセッサメモリーデータ（ＰＭＤ）レジスタｌＩ２３、
チャネルメモリーデータ（ＯＭＤ）レジスタＩｌｌ！
、次命令（ＮＩ）レジスタ４Ｉ３／ 、メモリーデータ
（ＭＤ）レジスタタ３３およびチャネルデータ（ＣＤ）
レジスタ／２３を含む。 ＰＭＤレジスタおよびＯＭＤレジスタの出力はこれらを
データセレクタタ２７に供給する０このデータセレクタ
はモジュール４！０３内のメモリーに書込むべきデータ
を供給するための出力器１ｊｆ ４Ｉ２９を有するＯ メモリーモジュール４０３の１つから読出されたデータ
は母線１Ｉ３７を介して３つのデータレジスタＮＩ 、
ＭＤおよびＣＤの１つに読取られるようにする。 第３４図に示すように、マツプメモリー制御論理部ｌＯ
ｌは母線１３９を介して各メモリーモジュールダ０３と
も接続する。母＄ Ｉ３９は読取りまたは書込み動作を
開始させるコマンドライン、メモリーモジュールよりの
終了信号、ならびに誤り表示信号または誤りフラッグ信
号を含む０ 第３５図において、マツプ部４！０７けマツプ″ダ０９
のほか、マツプベージレジスタダｌ／ 、マツプ出力ラ
ッチ回路ｌｌｌｌ３、マツプメモリーデータ（ＭＩＤ
）レジスタ＄１．マツプデータセレクタ４！４１７ 、
マツプパリティ発生器ダダ９、マツプパリティ検出器ｑ
ｓｔ 。 基準ビット論理部りＩ３およびダーティビット論理部４
ＩＳＳを含む０ 第３Ｓ図には、制御信号ラインｌｊ７を介してマツプメ
モリー制御論理部４１０／をマツプ部１０７と関連させ
る状況を示しであるＯ マツプメモリー制御論理部りｏｌはレジスタのローディ
ングおよびセレクタによるレジスタのＴｈ択を制御し、
マツプ欠如およびパリティ誤り出力との関連でメモリー
モジュール１ＩＯ３の作動の開始を制御し、さらに、第
３Ｓ図に記号で示したページ障害割込信号およびマツプ
パリティ誤り割込信号のような割込信号をｃｐｔｙ ｉ
ｏｓに供給する。これらの詳細については後述する。 本発明実施例の一合、第３４１図および第３Ｓ図に示す
メモリーシステムにお−ては、ｔビットの物理的ページ
アドレス欄とｌθビットのページオフセットを使用し、
これらを組合せて合計ｎｒビットを与えるようにしてい
る。前述のように、第３グ図および第３Ｓ図に示す母線
実の括弧を付してない数字ｇ。 １０ 、Ｉ２ ＃ Ｉ３ 、 ／ｌおよび／Ｉ ＃：ｔ
ｔｒビットの本発明実施例に関するものであるが、メモ
リーシステムはこれヲｌＯヒツトの物理的ページアドレ
スヲモった〃ビットの実施例に容易に拡張することがで
き、これを第３ｊ図の同−母線上に括弧を付した数字（
ｌの。 （Ｉ２） ｅ Ｃｉ４り 、 （Ｉ３） ｅ （Ｉ４）
および（２Ｄ）で表示しである。 第３６図はダつの異なる個別アドレス記憶域ｅｓｑ 。 １／ 、 ｌＩ４３およびダ６ｊに分割した論理メモリ
ーの構成を示す。これら４つの論理アドレス記憶域はユ
ーザーデータ記憶域ｔｉｓｑ 、システムデータ記憶域
ｑｔｔ、ユーザーフード記憶域４Ｉ６３およびシステム
コード記憶域ｑｔｓである。 また、第３６図は論理アドレス記憶域に対応する１つの
マツプ部を示す。 このように、ユーザーデータマツプ部４Ｉ６７は論理ユ
ーザーデータアドレス記憶域ｆ５９に対応し、システム
データマツプ部り６９は論理システムデータアドレス記
憶域４Ｉ４／に対応し、ユーザーコードＹ ラフ部ｌＩ
７／ Ｆｉ 論理ユーザーコードアドレス記憶域４Ｉ６
３に対応し、また、システムフードマツプ部ｌＩ７．？
は論理システムコードアドレス記憶域１ｊに対応する。 また、第３６図に示すように、各マツプ部は６４！の論
理ページエントリー（ページＯないしぺ・−シロ３）を
有し、各マツプエンド・リーは図に拡大図で示すような
Ｉ４のビットを有する。 第３６図示マツプエントリーに関連して記号で表示した
ように、各マツプエントリーはｌＯビットの物理的ペー
ジ番号欄、単一パリティピッ）Ｐ、Ｊつの基準ピッ）Ｒ
，Ｓ 、Ｔを含む基準ヒストリー欄、単一ダーティビッ
トおよび単一アブセントビットＡを含も。 ｌθの高位ビットにより与えられる物理的ページ番号欄
は、プログラムにより要求された論理ページに対応する
物理的ページ番号を与える。 パリティビットＰは常−に奇数パリティとして生成すれ
、マツプエントリー内容にデータ完全チェックを与える
。 基準ヒストリー欄ビットＲ，ＳおよびＴは、もつとも新
しい時期にオーバーレイ用として使用したページを選択
するための基準ヒストリー情報を保持するためオペレー
ティングシステムの記憶管理者機能により使用される。 Ｒビットは当該論理ページに対する読取りまたは書込み
操作が行われる都度、′ｌ′にセットされる。 ＳビットおよびＴビットはＡＭＡＰ （エージマツプエ
ントリー）命令により操作される記憶ビットである。 ダーティビットＤは当該論理ページへの書込みアクセス
により７１ ／ Ｉにセットされ、データページが補助
メモリーから最後に読出されて以来変更されたかどうか
を決定するため、オペレーティングシステムにより使用
されるＯ アブセントビットＡはオペレーティングシステムにより
１１１にセットされ、主メモリー内にはなく補助メモリ
ー内にある論理ページを報知するか、あるいは当該ユー
ザーの論理アドレス記憶域の範囲外のページを報知する
ためオペレーティングシステムにより使用される。 第３６図に示すマツプエントリー用の２つの高位ビット
は図示の実施例においては使用しておらず、〃ビットの
完全な物理的アドレス指定を使用する場合ニこれら２つ
の高位ビットを使用スル。 前述のように、オペレーティングシステムはマツプに関
し３つの命令、すなわち、ＳＭＡＰ、ＲＭＡＰ ＆よび
１ＮＡＰ命令を使用する０ ８ＷＡＰ命令は、第３図に示すように、マツプエントリ
ー内にデータを挿入するため、オペレーティングシステ
ムの記憶管理者機能により使用される０上記の５ＷＡＰ
命令は％ ＣＰＵ ｔｏｓ内のマイクロプログラムｔｉ
ｓ （第１２図〕により行われる０マイクロプログラム
／／３Ｆｉマツプメモリ一制御論理部ダ０／ （第３Ｉ
Ｉ図参照］とともに作動して、まず最初に（第１命令パ
ラメータとともに）マツプ４１０９内の記憶場所を選択
し、次於て第２命令パラメータ、すなわち、新しいマツ
プエントリーデータを当該記憶場所に挿入する０ 第３Ｓ図において、作動シーケンスの最初のステップで
は、マイクロプログラムｌｌｊによりプロセッサメモリ
ーデータ（ＰＭＤ ）レジスタタ２３内に新しいマツプ
エントリーデータがロードされる。 シーケンスの次のステップにおいては、マツプ選択用の
２つの高位ビットを含むマツプアドレスがプロセッサメ
モリーアドレス（ＰＭＡ）レジスタダ／ｌにロードされ
る。゛ この時点においては、マツプエントリーアドレスと挿入
すべきデータを含む２つの命令パラメータは、それぞれ
関連のレジスタ４Ｉ／／およびり２３内にロードされて
いる。 次にＣＰＵ １０ｊ内のマイクロプログラム／／には、
マツプメモリー制御論理部ｌＩＯ／のマツプ書込操作シ
ーケンスを開始きせる。この場合、マツプ書込操作シー
ケンスは任意の先行する記憶操作が終了した後に開始さ
れるようにする。 作動シーケンスにおける上述の各ステップはすべてマイ
クロプログラム（ファームウェア］により行う。 ５ＮＡＰ命令の残りの操作はマツプメモリー制御論理部
の制御のもとに行うようにする。したがって残りの操作
はすべてハードウェアにより自動的に行われることにな
る。 マツプ書込み操作シーケンスにおいて、マツプアドレス
はＰＭ＆レジスタからアドレスセレクタ１１１ｇを介し
、母１ｌｊ４Ｉ／７を経由してマツプ４Ｉ０９に供給さ
れる。この操作においては、１つの高位ピッ・ト（マツ
プ選択およびマツプアドレス）のみが使用される。 ２つの高位ビットはマツプのｍ択一−−ｔなりち、ユー
ザーデータか、システムデータか、ユーザーコードか、
またはシステムコードかを規定するＯアドレスセレクタ
（ＡＳＥＬ） ｌＩ＃よりの論理アドレス母線のｌＯの
低位ビット（これらのビットはメモリー読出しまたは書
込みアクセスのためのページ内のオフセットである）は
この操作においては使用されない。 上述のようにマツプにアドレス指定が行われている場合
には、マツプデータセレクタ９ＩＩ７を介してＰＭＤレ
ジスタｌＩ２３からマツプパリティ発生器およびマツプ
４Ｉｏｑに新しいマツプデータが伝送される。マツプパ
リティ発生器は新しいマツプデータ上の奇１パリティを
計算し、このパリティビットをマツプに供給する。 この時点において、マツプメモリー制御論理部ｐｏｔ
Ｆｉマツプ書込みストローブ信号を発生し、第３ｊ図に
符号数字４Ｅ５７で示すラインの１つを介してこれをマ
ツブタ０９に供給し、かくして母線４！１７上の論理ペ
ージアドレスにより選択された特定マツプエントリーに
おいて、選択マツプ部に新しいデータとパリティを書込
ませ、かくしてＳＭＡＰ命令シーケンスを終了する。 この５ＷＡＰ命令の終了時には、適正なマツプ部が選択
され、当該マツプ部について特定の論理的ページエント
リーが選択され、データおよび計算された奇数パリティ
がマツプに供給され、そのデータはマツプ書込みストロ
ーブ信号により所望のマツプエントリーに書込まれてい
ることになる。 セットマツプ（５ＷＡＰ ）命令は、必要に応じテ４（
つの各マツプ部内の各論理ページエントリーを始動させ
るためオペレーティングシステムによって使用される命
令であるＯ したがって、５ＷＡＰ命令の１つの用途は補助メモリー
からのページの交換がなされた後、論理的ページ番号を
物理的ページ番号に翻訳するため、論理ページに対して
物理的ページアドレスを挿入することである０ また５ＷＡＰ命令の他の用途は、補助メモリーにスワッ
プアウトされた論理ページ用のアブセントヒツトをオン
にセットすることである。 リードマツプ（ＨＭＡＰ）命令は、マツプエントリーデ
ータを調べるため、オペレーティングシステムの記憶管
理者機能により使用される〇 このＲＭＡＰ命令においては、ＣＰＵ １０！内のマイ
クロプログラムｌｌｊはマツプメモリーｍ御ｍ理部４Ｉ
Ｏ／とともに作動して命令パラメータとともＩＣマツブ
タ０９内の記憶場所を選択し、当該マツプエントリーの
内容の結果としてレジスタスタック／／２（第ｔｘｆｊ
ｆ）参照）に復帰させる。 第３Ｓ図において、リードマツプ（ＲＭＡＰ）命令の作
動時には、マイクロプログラム／／３はマツプ選択用の
２つの高位ビットを含むマツプアドレスをＰＭ＆レジス
タｌｌｌにロードした後、マツプメモリー制御論理部４
！ｏｔのマツプ読取り操作シーケンスを開始させる。 この場合、このシーケンスはハードウェファにより実行
される。また、このシーケンスにおいて、マツプアドレ
スはＰＭ＆レジスタＩＩＩ／からアドレスセレクタＩＩ
ｔＳを介してマツプＩＩｏｑに伝送される。 その作動においても、マツプ選択およびページアドレス
ビットのみが使用される。 選択されたマツプエントリーの内容はマツブタ０９から
マツプパリティ検出器ｌＩ５／ （第３Ｓ図参照）およ
びマツプ出力ラッチ回路ダ４！３に伝送される０マツプ
パリテイ検出器ＩＩＳ／にマツプエントリーよりのパリ
ティビットをデータに関して計算された奇数パリティと
比較する。 かくして、パリティが正しくない場合には、マツプアド
レスはマツプページレジスタ４！ＩＩｌにロードされ、
マツプパリティ誤り信号により、ＣＰＵ１０Ｓに対して
パリティ誤り割込みを発生させる誤りフラッグ（標識）
をセットする０ これに反して、パリティが正しい場合には、マツプ出力
ラッチ回路ｌり３からマツプメモリーデータ（ＭＩＤ
）レジスタＩＩｕｓにマツプエントリーデータがロード
される。 最後に、ＲＭＡＰ命令マイクロプログラムはマツプメモ
リーデータ（ＭＩＤ ）レジスタスタックのブータラ命
令の結果としてレジスタスタック／／２ （第１２図参
照）に戻す。 かくしてリードマツプ（ＲＭＡＰ）命令の終りには、適
正なマツプ部が選択され、当該マツプ部の特定論理ペー
ジエントリーが選択され、また当該マツプエントリーの
内容がマツプから読出され、命令の結果としてＣＰＵの
レジスタスタッタに戻されることになる。 ＲＭＡＰ命令の用途としては次のものがある。 すなわち、リードマツプ（ＨＭＡＰ）命令の主要な機能
は、オペレーティングシステムにマツプエントリー（ｌ
ｆｓ ３６ 図示マツプエントリーフォーマット参照〕
の基準ヒストリー欄およびダーティビットを調べさせ、
オーバーレイ用のページを決定することである（後述の
作動説明を参照のこと）。 また、リードマツプ（ＲＭＡＰ）命令は、マツプ記憶が
正しく機能しているかどうかを決定するための診断用と
しても使用きれる。 エージマツプ（ＡＭＡＰ）命令は有用な基準エントリー
情報をマツプ内に保持するため、オペレーティングシス
テムの記憶管理者機能により使用される。この基準ヒス
トリー情報は、当該マツプ部における各ページ障害側込
みの発生後標準的に′古くなった１７７１部内のマツプ
エントリー（ｆ８３＆図示マツプエントリーフォーマッ
トのＲ，ＳおよびＴビット）Ｋよシマツブ内に保持され
る。 このＡＭＡＰ命令はエージされるべきマツプ記憶ｓ所を
規定するマツプアドレスの単一パラメータを有する。 ｘ −シｖツブ（ＡＭＡＰ） 命令の作動時において、
ＣＰＵ １０！ 内のマイクロプログラムｔｔｓｌｒｉ
命令マツプアドレスパラメータとともにマツプ記憶場所
を選択し、ＲＭＡＰ命令の場合と同様にマツプアドレス
パラメータをＰＭＡレジスタにロードする。 この時点においてマツプメモリーＩＩＪａ１論理部りＯ
ｌのマツプ読取り作動シーケンスが始動する０このシー
ケン不は前述のＲ）［ＡＰ命−令の場合と同じように進
行する０ マイクロプログラム／／！ （第１２ｍ ） ＃ｉＭＭ
Ｄレジを読取って、基準ヒストリー橢（第３６図のＲ，
ＳおよびＴピッ） 、１０ 、 ／／および／２ ）を
抽出し、この欄を右に１位置だｉシフトさせて再挿入し
、新しいマツプエントリーデータを形成せしめる。かく
して−ＯがＲビットに入り、ＲぎットはＳビットにシフ
トされ、Ｓビット＃ｉＴビットにシフトされて、古−Ｔ
ビットはなくなることになる。 ここで、マイクロプログラム／１ｊＦｉ変更されたマツ
プエントリーを有することになり、この新し一データを
ＰＭＤレジスタ４！コ３（あ３４１ｆＱ）にロードし、
５Ｍ１Ｐシーケンスの場合と同様に選択されたマツプエ
ントリーに新し−マツプエントリーデータを書込み、か
くしてＡＭＡＰ命令を終了する。 かくして、エージマツプｎＭｉｐｔ命令の結果、マツプ
エントリーがマツプから読取られ、その基準ヒストリー
欄はシフトされ、またかくして変更されたエントリーは
選択されたマツプ記憶場所に再挿入されることになる。 前述のように、関連の論理的ページに対する任意のメモ
リーレファレンス（参照］によりＲビットはｌにセット
される。したがって、このビットがｌの場合は、最後の
セットマツプ（ＳＷＡＰ）作動命令また社エージマツプ
（ＡＭＡＰ）作動命令以来このページが使用されている
ことを示すことになる〇エージマツプ（ＡＭＡＰ ）命
令に関連して行われるこのＲビットのセツティングは、
マツプの基準ヒストリー欄内の情報の使用頻度を維持す
る手段を与える。 所定マツプ内のすべてのマツプエントリーの基準ヒスト
リー欄は、通常ページ障害割込み後にエージされる（古
くなる）Ｏしたがって、マツプエントリー内の３ビツト
の基準欄の値は′、前の３つのページ障害割込み以来の
アクセス頻度を表わすことになる。 例えば、−通値７（３つの全基準ビットが一／にセット
）は進行中のページ障害割込み間の各インターバルにお
けるアクセスを示すＯ また、基準ヒストリー欄内の一通値ダ（Ｒビットがｌに
、ＳビットおよびＴビットがＯＫ上セツトは、最後のペ
ージ障害割込み以来のインターバルにおけるアクセスを
示し、最も新しいページ障害割込みより以前のインター
バルにはアクセスがないことを示す０ 最後の例として、３ビツト基準欄内の２進値Ｏは、当該
論理ページが最後の３つのページ障害割込み以来の３つ
のインターバルのいずれにおψても゛アクセスされなか
ったことを示す。 このように、３ビツト基準ヒストリー欄により表わされ
る２進数が大きズなるにしたがって、当該ページへの最
近のアクセス頻度が高ψことになる〇 この基準ヒストリー情報は、オーバーレイ用のページを
選択する必要があるとき、最近においてはとんと使用さ
れていなかったページを識別しうるよう維持される。最
近において数多にアクセスされなかったページは、その
傾向を続ける可能性が伜＜、また、したがってこのよう
なページはオーバーレイされた後、メモリーに戻す（ス
ワップバックする〕必要はないものと考えられるＯこの
使用頻度経歴（ヒストリー］は、オーバーレイ用として
数多に使用されたことのないページを選択して補助メモ
リーとの間のページ交換を最少とし、効率的な仮想メモ
リーシステムを実現させるため、オペレーティングシス
テムの記憶管理者機能により使用される◇ 前述のように、メモリーｔ！ ＣＰＵまたはしＯシステ
ムによりアクセス可能とする。 以下、ＣＰＵメモリーアクセスシーケンス中におけるメ
モリーシステムおよびマツプの作動につき説明する。ア
クセスシーケンスは、例えばメモリーよりの命令の読取
り、データの読取りまたはデータの書込みのような種々
のＣＰＵメモリーアクセスに対して同様である。 ＣＰＵメモリーアクセスシーケンスは、ＣＰＵマイクロ
プログラム／／Ｓまたは（３ＰＵ命令取出し論理部のい
ずれかにより始動されるようにするＯいずれの場合にも
、ＣＰＵ １０Ｓ Ｆｉ ｌｌビットの論理アドレスを
ＤＭＡレジスタ４！／／にロードし、マツプメモリー制
御論理部９０／のデータ読取り、デ、−夕書込みまたは
命令読取り作動シーケンスを開始させるＯＩＩｌｌビッ
ト理アドレスＦｉ２つの高位の論理アドレススペース選
択ビットと当該論理アドレススペース内の記憶場所を規
定するｌ乙の低位ビットとにより構成する。２つの選択
ビットは（３ＰＵマイクロプログラムｌｌｊにより規定
することもでき、命令（Ｉ）および環境（Ｅ）レジスタ
の障害にもとづき、ＣＰＵ内において自動的に生成させ
ることもできる０また、ｌｌビットの論理アドレスは、
２つの高位の論理アドレス選択ビツート以外に、選択さ
れたマツプ内の論理ページを規定するｔつのビットと、
選択されたマツプにおけるページ内のオフセットを規定
する１０の低位ビットとを含むＯマツプメモリー制御論
理部ｌｌＯ／ ＩＤ ｆ −夕読取り、データ書込みま
たは命令読取り作動シーケンスにおいて社、先行するマ
ツプまたはメモリー動作が終了した後、ＰＭ＆レジスタ
Ｑ／／ （第３４！Ｊ ）内の７ｇビットアドレスがア
ドレスセレクタ４１！／！ｒを介して母線ダ１７および
ダ／９ （第３１図および第３Ｓ図参照ンに伝送される
。 母線ａｔ９ ＃ｆアドレスのページオフセット部分を伝
送する。このアドレスページオフセラ） 部分ｔｆ母線
ＩＩ／９を介して物理的メモリーモジュールｌＩ０！（
第３を図）に直接伝送されるようにする。 母線ダ１７は論理ページアドレス部分くこれハ物理的ペ
ージアドレスに翻訳する必要がある】をマツブダ０９に
伝送する。 論理ページアドレスにより選択されたマツプエントリー
社マツプ・４１０９よりマツプメモリー制御論理部（第
３ＩＩ図）、マツプパリティ検出器４１１／ （＆３５
図）およびマツプ出力ラッチ回路ＩＩダ３に読出される
。 アブセントビットがｌの場合は、論理ヘーシアドレスは
マツプページレジスタ１Ｉ４４／にロードされて、ペー
ジ障害割込信号をｃｐｕ ｉｏｓに伝送し、マツプメモ
リー制御論理部４１０／はメモリーアクセスシーケンス
を終了する。 同様に、パリチー検出器ダｊｌがマツプエントリー内の
正しくないパリティを検出した場合は、マツプページレ
ジスタ４ＩＩＩ／に論理ページアドレスが・ロードされ
て、ＣＰＵにマツプパリティ誤り信号が伝送され、メモ
リーアクセスシーケンスを終了するＯ これに反して、誤りがなψ場合ｔ／ｃは、物理的アドレ
スがマツプ出力ラッチ回路４１１７３および母線ダコｌ
を介して物理的メモリーモジュール４ＩＯ３Ｋ 伝送さ
れて、マツプメモリー制御論理部４Ｉｏｉから母線１Ｉ
３９を介して選択されたメモリーモジュールダ０３に読
取りまたは書込み操作を行わせるための命令を送出する
０ ＣＰＵ書込み操作においては、書込むべきデータヲＰＭ
Ｄレジスタ１１２３からデータセレクタタ２７を介して
母線４１２９によりメそリーモジュールに伝送するよう
にする。 メモリーモジュールが読取りまた社書込み動作を実行し
ている間に、マツプメモリー制御論理部ＩＩＯ／ １ｉ
マツプエントリーデータを変更し、再書込みさせる〇 マツプエントリーデータはパリティビットＰまたは基準
ビットＲなしに、マツプ出力ラッチ回路ダダ３からダー
ティビット論理部ａＳＳ （第３１０およびマツプデー
タセレクタ４ＩＩＩ７に伝送するようにする。 この操作において、マツプエントリーの物理的ページ欄
（第３６図の右側下方部に拡大図で示す）０基準欄のＳ
ビットおよびＴビット、ならびにアブセントビットは常
に変更されることなく、再書込み式れる。 ＣＰＵデータ書込み動作が行われている場合にはマツプ
データセレクタに供給されるダーティビットＤは、ダー
ティビット論理部りＳｓによりＩにセットされる。さも
なφと、ダーティビットは変更されない。 基準ビット論理部４Ｉ３３によりマツプデータセレクタ
に供給される基準ビットＲｔｉ読取りまたは書込み操作
のいずれかにおいてｌにセットされるようにする。 前述のように、物理的ページ欄ならびにＳ、ＴおよびＡ
ピットは変更されない。 マツプデータセレクタｌ＄７＃ｆこの新しいマツプデー
タをパリティ発生器４１１Ｉ９およびマツプ１１０９に
供給し、前記パリティ発生器４１９ （第３ｓ図参照）
により新しいデータから奇数パリティビットＰを生ぜし
める。 次いで、マツプメモリー制御論理部μ０／よりのマツプ
書込みストローブ信号は、論理ページアドレス母ＩＩ！
ｌｌｌ１７により選択されたマツプエントリー内に新し
いデータとパリティの書込みを行わせる。 カくシて論理ページはマツプエントリーヲ介シて翻訳さ
れ、更新された一パリティビット、基準ビットおよびダ
ーティビットで再書込みが行われたことになる。 物理的メモリーモジュールｌＩＯ３がその読取りまたは
書込み操作を終了したときは、モジュール１Ｉ０３から
母＠１０９（、第３４Ｉ図参照）を介してマツプメモリ
ー制御論理部ｑｏｔに終了信号を送出する。 読取り操作においては、メモリーモジュールダ０３は母
＠１１３７（第３グ図）に記憶データをゲートさせる。 データ読取り作動シーケンスにお−ては、デー０夕ＣＰ
Ｕ／ｌによる使用のためＭＤレジスタｑ３３（第３グ図
）内にロードされるようにする。 命令読出し作動シーケンスにおいては、ＣＰＵ１０！に
よる後続の実行のため、データはＩＩレジスタｔＩ３／
（第３１図）内にロードされるようにする。 データ読取り、データ書込みおよび命令読出しについて
のＣＰＵメモリーアクセスは上述のようにして終了する
。 データ読取りまたはデータ書込みのためのＩ１０チャネ
ルによるメモリーへのアクセスは、次の点ヲ除ケば、前
述のＣＰＵメモリーアクセスの場合と同様である。 論理アドレスｔ４えるため、チャネルメモリーアドレス
（ＣＩＡ）レジスタ１２９（第３４Ｉ図）を使用スる。 このレジスタは常時システムデータマツプ％９（第３Ｓ
図参照）を規定する。 また、書込み作動においてメモリーにデータを供給する
ため、チャネルメモリーデータ（ＯＭＤ）レジスタｔｔ
２ｇ （第３グ図）を使用し、読出し作動においてメモ
リーからデータを受信するため、チャネルデータ（ＣＤ
）レジスタ１２３（第３参図）を使用する。 工１０チャネル１０９のメモリーアクセスの場合、アク
セスは常にメモリーよりのデータ読出しアクセスまたは
メモリーへのデータ書込みアクセスで、ＣＰＵアクセス
の場合のような命令読取りアクセスはない。 さらに、メモリーへのＶＯチャネルアクセスの場合は、
マツプパリティおよびオフセラＦ状態が生じた場合、Ｉ
１０チャネル１０９に対してマツプパリティおよびアブ
セント状態が伝送される。 前にある程度触れたように、メモリーモジュールＩＩ０
！用としては、半導体メモリーまたはコアメモリーのい
ずれをも使用することができる。 メモリーがコアメモリーの場合は、パリティ誤９検出シ
ステムにより誤り検出を行う。コアメモリーモジュール
用の誤り検出システムはすべての単一ビット誤９を検出
するのに適し、これには既知のパリティ誤り発生お上び
検出技術を使用することができるので、ここではコアメ
モリーの詳細については説明を省略することにする。 半導体メモリーの場合の障害の起りうる確率は、誤り検
出および訂正システムを正当化するに充分な程大きい。 したがって、本発明においては７６ビツトの各データワ
ードに対してｔビットのチェック欄を共同作動させるよ
うな誤り検出および訂正システムを提供するようにして
いる。第１図ないし第＆／図および関連の表／ （、後
掲）は、メモリーモジュール４１０３を半導体メモリー
により構成した場合に使用する誤り検出および訂正シス
テムの詳細を示す。 本発明によるｔピットチェック欄誤り検出、訂正システ
ムは、以下に詳述するように、すべての単一ビット誤９
を検出し、訂正することができるほか、ナベてのダブル
ビット誤りを検出し、訂正することが可能である。さら
に、３ビット誤りまたはそれ以上の多ビット誤シのほと
んどすべてを検出することができる。 誤９検出および訂正システムについての本明細書の記述
は、半導体メモリーに関するものであるが、本誤９検出
、訂正システムは半導体メモリー°に限定されるもので
なく、任意のデータ記憶またはデータ伝送利用分野にも
有効である。 本発明誤り検出および訂正システムの重要な利点は、単
一ビット誤りを訂正できるだけでなく、単一ビット誤り
がなくなりた後、統一て起る可能性のある任意のダブル
ビット誤りをも高信頼度で検出できるという仁とである
。 したがうて、本発明誤り検出、訂正システムとともに作
動するマルチプロセッサシステムは、単一ビット障害許
容形であ一す、半導体メモリーの修理に都合のよい時期
まで、半導体メモリー内の単一ビット障害を保持したま
ま作動を続けさせることができる。 誤り検出および訂正システムにおいては、ノ１ミング距
離ダの体系的直線状−進コードを使用して−る。このコ
ードでは、各チェックビットは第３ｇ図に示すようにｌ
データビットの直線状組合せである。また、各データビ
ットは第３ｇ図に示すように、正確に３チエツクピツト
の構成素子である。 このワードの利点社、チェックビットによりデータビッ
トの均一なカバレージが得られるということである。 誤り検出および訂正システムは速い論理速度と遅いパー
ツカウントの組合せを支えるシンドロームデコーダを具
える。 要約すると、本発明誤り検出および訂正システムは、記
憶装置に書込まれ友各データワーげに６チエツクビツト
を付加するよう作動し、次いでメモリーからデータワー
ドを読出す場合、記憶ワードのチェック欄部分を用いて
、情報が記憶されてから後の当該ワード内における情報
の喪失を識別または検出する。 半導体メモリーの場合は、２つの情報喪失（誤９）機Ｗ
が考えられる。その１つは、メモリー装置による情報の
保持を永久に不可能にするようなメモリー装置のハード
障害であり、他の１つは電気的緒音により情報の過渡的
損失をもたらすようなソフト障害である。 誤り検出は、ｔビットシンドロームを生ずるチェックビ
ット比較器により行うようにする。シンドロームは記憶
されたワードから得られるチェック欄と、通常、記憶さ
れたワードから得られるデータ欄に対応するチェック欄
との間の差違である。 したがって、このシンドロームを分析（解読）して、誤
りが生じているかどうかを決定し、誤りが発生している
場合はどのような形式の訂正を必要とするかを決定する
。 単一データピット誤りの場合は、シンドロームデコーダ
出力によりデータビット補数器を作動させて、誤りのあ
るビットを反転させ、この訂正データを当該メモリーモ
ジュールの出力として供給するようにする。 シンドロームデコーダが多ビッシ誤りを表示する場合に
は、制御および誤りラインの１つを介してこの事実をマ
ツプメモリー制御部に連結し、ＣＰＵに対して割込みを
生じさせる。 第ｎ図において、メモリーモジュール４！０３はタイミ
ングおよび制御論理部４’７ｊおよび半導体記憶アレイ
タフ７を含む。記憶アレイｌｌ７７は、各々〃ピットの
３２，７６１ワードに対する一記憶を与える。各ワード
は第ｎ図に示すようＫ ｓ ｔｔビットデータ欄と６ビ
ツトチエツク欄とを含も。 生ＨＩＩｒｔ 、チェックピット比較器ＩＩｔ、ｔ、シ
ンドロームデコーダａｙｓおよびデータビット補数器４
１１７を含む。 また、メモリーモジュールｌＩＯ３は第ｎ図に示すよう
な信号およびデータ径路を介してシステムの残９０部分
にインターフェースさせるようにする。 これらの径路には、り２９（メモリーへのデータ母ｆｉ
）、１Ｊ９（マツプメモリー制御部４ＩＯ／への制御お
よび誤りライン）、４！／９および＃Ｊ／ （物理的ア
ドレス母線）ならびにり３７（メモリーよりのデータ母
線）を含む。前記の信号およびデータ径路は第３グ図に
も図示しである。 第ｎ図におψて、出力ラッチ回路４！７９の内容は母線
ｑｒｑを介してチェックピット比較器ｑｒｚおよびデー
タビット比較器４！１７の双方に伝送するようにする。 また、チェックピット比較器ｌｔ３の出力はシン１’
ａ −Ａ 母４Ｉ９９１を介してシンドロームデコーダ
４Ｉｙｓおよびタイミング・制御論理部＄７．ｔの双方
にこれを伝送する。 シンドロームデコーダ４！ｒ５の出力は母線ｑｑ３を介
してデータビット補数器１１１７に伝送する。 ま、た、シンドロームデコーダφｔｊの他の出力はライ
ン４！９ｊおよびｌｌ９７を介してタイミング・制御論
理部ダ７ｊに伝送するようにする。ラインｌｌ９３は５
ＩＮＧＬＥ ＥＲＲＯＲ信号すなわち単一ビット誤り（
訂正可能誤り）信号を伝送し、ライン＋９７はＭＵＬＴ
Ｉ−ＰＬＥ ＥＲＲＯＲ信号、すなわち多ビット誤り（
訂正不能誤り）信号を伝送する。 タイミング・制御論理部ｌｌ７ｊは制御母線１１９９を
介して半導体記憶アレイｌｌ７７および出力ラッチ回路
４Ｉ７９に制御信号を与える。 また、チェックビット発生器’ＩＩ／の出力は母線ＳＯ
１を介してこれを記憶アレイタフ７に伝送する。 第３１図において、チェックビット発生器ダＩ／は６つ
の個別のｔビットパリティツリーＳＯ３を含む。 また、第Ｊ９ｗｌｉに示すように、チェックビット比較
器ｕ３は６つの個別の６ビツトパリテイツリーｓｏｓを
含む。 さらに、第僧図に示すように、シンドロームデコーダｔ
ｉｅｓはデコーダ部ｊｏ７およびｔビットパリティツリ
ーｓｏｑを含も。 第ｎ図において、デフ−に部１０７およびｔビットパリ
ティツリー６０９の出力は、これらを符号数字ｊｌｌで
示す誤り識別論理部内で結合させる。 また、第４！／図に示すように、ビット補数器１３７は
７６個の排他的論理和ゲー） １１３を含む。 作動に際しては、１６ビツトデータワードが母線ｌ１２
９ ｆ介して記憶アレイ１Ｉ７７およびチェックビット
発生器ＩＩＩ／ （第４図参照）に供給される。 第３ｇ図において、チェックピット発生器ＩＩＩ／は６
つのｒビットパリティツリーＳＯ３によりｔチェックピ
ットＣＯないしＣ５を発生する。 また、第３ｇ図に示すように、図の最も左側に位置する
ｌビットパリティツリーＳＯ３は図の下側部分に示すＣ
Ｏに対する論理式で示すようなチェックビットゼロ（Ｃ
ｏ）を発生する。したがって、チェックビット（ＣＯ）
はデータビットｌないし１５のモジュロ−２和の補数で
ある。 また、他の一例として、チェックビットＣ３は、第３１
図の下側部分に示すωに対する論理式で示すように、ｔ
ビットパリティツリーＳＯ３により生成される。図に論
理式で示し、かつ図の上部の論理図に！ピットパリティ
ツリーと、対応するデータビットラインとの間の接続で
示すように、このチェックビットＪ （０３）はデータ
ビット０． ／、 ２゜４／、 ７．９．１０および／
２のモジュロ−２和である。 同様に、他の各チェックビットは第３ｇ図の上部に論理
図で示すように、ｔデータビットのモジュロ−２加算に
より生成される。 チェックビット発生器ｑｒｉにより生成した上記のｔチ
ェックビットとデータ母＄９１Ｉ２９を介して伝送され
る１６データピツトは、メモリー書込み作動を行うため
記憶ナドレスタ７７内の特定記憶場所にロードされる。 この場合、第ｎ図に示すように、６チエツクビツトと１
６データビツトはタイミング・制衛論理部ダ７Ｓおよび
物理的アダレス母＠ １１１９゜１１２／上の物理的ア
ドレス情報の制御のも−とに記憶アレイ１１７７にロー
ドされるようにする。 記憶アレイ４Ｉ７７ Ｋ記憶されたすべてのワードは同
じような方法で当該ワード用として生成された乙ヒツト
チェック欄を有する。このチェック欄は、記憶アレイ内
の当該記憶場所が読出し操作のため次にアクセスされる
ときまで、記憶されたワード。 とともに記憶アレイ１Ｉ７７内に保持される。 記憶アレイタフ７から特定のワード全読出そうとすると
きは、タイミング・制街論理部弘７ｓおよび物理的アド
レス母線４’／９．４！２／上のアドレスにより選択さ
れな記憶場所の内容全出力ラッチ回路ダ乃にロードさせ
るようにする。出力ラッチ回路１Ｉ７９は／６データピ
ツトとｔビットチェック欄を収納しうるようｎビットの
広さを有する。 １６データビツトおよび６ビツトチエツク欄は、出力ラ
ッチ回路１１２９から母１ＩＩ４＃？を介してチェック
ビット比較ｇ７ｇ ｔｔｒｓに伝送するようにする。 チェックビット比較器参ｔ３は、第１図に示すように、
ｔシンドロームビットｓｏないしｓ５を形成する。 各シンドロームビットはざデータビットおよび、 ｌ
チェックピットの入力を有する９ビツトパリテイツリー
ｊＯ５の出方で、対応して番号を付したチェックビット
に関係する。したがってチェックビットｏ＃：ｔシンド
ロームビットｏを計算するためにのみ使用され、チェッ
クビットｌはシンドロームピッ）／を計算するためにの
み使用される。以下これと同様とする。 一例として、シンドロームピッ） ０ （Ｓｏ） ｉｆ
第ｙｇの下側に論理式で示すように、チェックビットＯ
とデータビットｔないしｌｓのモジュロ−２和の補数で
ある。 同様に、シンドロームビット８１ないしｓ５の各々ハ第
ＮｌＩｃノ論理図部分に各シンドロームビットに対する
特定データビットラインへの接続で示しであるように、
対応するチェックビットとｔデータビットのモジュｏ−
２和から生成される。 誤りの有無および誤シの形式（誤りがある場合〕・は母
ｍｔｎｔ上の６シンドロームビツトの値を通訳すること
によりこれを識別する。 表１は６ビツトシンドロームコードの６ＩＩのありうる
値を列挙し、各個に対する通訳を与えるものである。 例ｔば、シンドロームビットＳＯないしＳ５のすべてが
０の場合には、データ、欄またはチェック欄のいずれに
も誤りは存在せず、これは表１の左最上部に示す状態に
等しい。 また、誤りの有無および誤りの形式については表１の下
部に要約しである。 これによれば、６シンドロームビツトのすべてがＯのと
き社、前述のように誤りは存在しないことを示している
う ６シンドロームビツトのうちｌ、つだけがオンの場合、
これは対応するチェックピット内のｌっの誤りを示す０
この場合、チェックビット誤りは、データワードの訂正
を必要としなψ単一ビット誤りである。 表１ シンドローム符号 ８０８１８２８３８４８５ Ｉｔ Ｄ ＤＯＤＩ
Ｄ２Ｄ３Ｄ４Ｄ５ ＩＩ ！Ｄ註（シンドローム内の
１０数） Ｏビット−エラーなし １ビット−チェックビットエラー ２ビット−ダブル ３πツトーデータビツトを良はマルチ ４ビット時ダブル ５ビット−マルチ ６ピａトーダブル また、表１の下部の要約に示すように、２つのビットが
オンのときは、１つのダブルビット誤りが存在する。こ
の場合、２ビット誤りは、（ａ） ｌビット誤りはデー
タビット内にあり、他のｌビット誤りがチェックビット
内にあるか、（ｂ） ２つの誤りがデータビット内にあ
るか％ （ａｔ Ｊつの誤りがチェックビット内にある
かの３つの状態をとりうる。 また、３ビツトシンドロームコード内の３ビツトがオン
のときは、その状態は単一データピット誤りか、あるい
は多ビット誤りのいずれかに対応する。 データビット内の単一ビット誤りの一例としては表１の
右下方部のデータピッ） ｐ−１５に単一ビット誤りで
示すシンドロームフード／／１０００を参照されたい。 後述するように、シンドロームデコーダＩｌｌ！ （第
１図および第俊図）はデータビットｔＳの正しくない値
を反転して（正しくする）機能を有する。 シンドロームデコーダｕｒｓは２つの機能を有する。 第１にシンドロームデコーダｔｉｔｒｓは単一データピ
ット誤りの場合、母線１１９３を介してデータビット補
数器ダ１７ （第、？７図参照］に入力を供給する。 この入力はデータビット補数器ＩＩｔ７内で誤りビット
を反転させる働きをする。 第２に、シンドロームデコーダ１ＩＩｒｊは誤りの場合
に２つの誤り信号の７つを与える。 単一データピット誤りまたは単一チェックピット誤りは
、５ＩＩＪＧＬＥ ＥＲＲＯＲ−（単−誤り ） ５
イン１１９３を介してタイミング・制御論理部４’７ｊ
に伝送され、多ビット誤り表示は、ＭＵＬＴＩＰＩ、Ｅ
ＥＲＲＯＲ（多数ビット誤り）ライン１Ｉ９７を介し
てタイミング・制御論理部ダ７Ｓに伝送される〇 ’ＭＵＬＴＩＰＬＥ ＥＲＲＯＲ（多数ビツト誤り）信
号は、あらゆるダブルビット誤りの場合と、峰とんどす
べての３ビツトまたはそれ以上の多数ビット誤りの場合
に生成されるようにする０前述のように・この多ビット
誤り信号ＦｉＣＰＵ １０！ （第３４１１１参照〕に
割込みを与える。 シンドロームデー々ａｙｓの構成の詳ｍは第俊図に示す
とおりである。シンドロームデコーダ４Ｉｒｓはデコー
ダ！ｔ０７、ｔビットパリティツリー１０９および誤り
識別論理部３／／を含む＠ デコーダＳＯ７は６つのシンドロームビットのうちＳつ
（ビットＳ１ないしＳ５ ）を解読して誤りの形式（単
一ビット誤りか、ダブルビット誤りか、多数ビット誤り
か］および１６データビツへ内のデータビット誤りを反
転させるのに必要なｔ≦の出力ラインの双方を生成する
に充分な情報を与える〇データビット誤りの反転に必要
なこれらｔ６の出力ラインは、その全体を第４Ｉ０図に
母ｉｌｌ ＄９３で示す。 また第４ｔｏ図には、各ラインをＴＯないし’ｌ’１５
により個別に表示しである。 ＯＲビット３／２に接続してないデコーダ３０７の出力
１５は、ｔつのチェックビット内の誤りに対応する。 ６つのチェックビット内の誤りはデータビット誤りでな
いため訂正するを要しな９口したがって、デコーダのこ
れらの出力は使用されない。 残りの出力、すなわち、ＯＲゲデー！／２に接続した出
力は、第蜀図に記号で示すように、ダブルビツト誤りま
たは多数ビット誤９を表示する。これら上記の場合のす
べてはＯＲゲートよ１２により集められ、誤り識別論理
部ｓｌｌの出力におけるライシダ９フ上の多数ビット誤
り信号の一構成素子全形成する。 また、第〃図に示すように、シンドロームデ− タＩＩ
ｙｓ ａシンドロームビットＳＯないしＳ５のモジュロ
−２和を形成させるためのノくリテイ゛ンＩＪ −５ｏ
ｑを宮む０ パリティツリー５０９よりの偶数または奇数出力は表１
の最下部に示す誤りの部類に対応させる０すなわち、偶
数出力よｌｌは、オンのビットなし、２ビツトオンまた
は６ビツトオンを有するシント。 ロームに対応する。 オンビットなしく誤りなし）に対応する偶数シンドロー
ムは、ＡＮＤゲーデー３１！；によりＭＵＬＴＩＰＬＥ
ＥＲＲＯＲ（多数ビット誤り）出力信号１１９７から排
除されるようにするＯ前記ＡＮＤデー） ！／ｊは零シ
ンドローム状態（デコーダ３０７からデー） ！；／ｊ
に供給される他の入力）を排除する機能を有する。 したがって、２ビツトオン、ダビットオンまたは６ビツ
トオンを含むシンドロームが残りの偶数シンドロームと
なり、これらけＭＵＬＴＩＰＬＥ （多数ビット）信号
と組合されてＭＵＬＴＩＰＬＥ ＥＲＲＯＲ（多数ビッ
ト誤り）出力ラインｌｌ９７に伝送される多数ビット誤
りを構成する。 ５ＩＮＧＬＥ ＥＲＲＯＲ（単一ビット誤り）表示ライ
ンダブ５上には、単一ビット誤りのみに対して出力が導
出されることが望ましい。パリティツリー５７９のライ
ンｊｌＯ上の奇数出力は、表７の下部に要約して示した
ように、Ｓビットオン（チェックビット誤り）、３ビツ
トオン（データビット誤りまたはマルチビット誤り）、
またはＳビットオン（多数ビツト誤り）に対応するもの
で為ライン！１０゛上・の奇数出力は論理部！／／を介
してライン４Ｉ９ｊに単一ビット誤りのみが伝送される
よう修飾する必要カアル。マルチビット誤りに対応する
上記の３ビツト、シンドロームコードとすべてのｊビッ
トシンドロームコードはライン＃９ｊ上に単一ビット誤
りのみが伝送されるようこれらを排除する必要があり、
インバータｊ１７およびＡＮＤゲーデーｌりによりこれ
を行うようにしている。 ラインａｑｓ上の５ＩＮＧＬＥ ＥＲＲＯＲ（単一ビッ
ト誤り）出力は、単一のｌビット（チェックビット誤り
）を含むコードおよびデータビット誤りに対応する３つ
のｌビットを含むシンドロームコードに対して生成され
る。前述のように、パリティツリー！０９の奇数出力は
Ｓビットオン、３ビツトオンまたは、Ｓビットオンを含
むシンドロームを示すＯ・・インバータＳ１７およびＡ
ＮＤゲーデー３１９け多数ビット誤り３ビットシンドν
−ムとすべてのｊビットシンドローム全排除する働きを
する。したがって、５ＩＮＧＬＥ ＥＲＲＯＲ（単一ビ
ット誤り）出力ｌｌ９３は単一チェックビット誤りと単
一データビツト誤りのみとなる。単一チェックビット誤
りは訂正する必要がなく、単一データビット誤りをピッ
ト補数器ダｔ７により訂正する。 第ψ図の下部に示したＭＵＬＴＩＰＬＥ ＥＲＲＯＲ（
多数ビット誤り）もしく ＩｆｉＳ’ＩＮＧＬＥ ＥＲ
ＲＯＲ（単一ビツト誤り）に対する論理式は上述の作動
を表わすものである。 実際には、多数ビツト誤りとして識別されず、誤りなし
、または単一ビット誤り（訂正可能誤り）として不正に
識別される可能性のある３ピット誤りまたはそれ以上の
多数ビット誤りが存在しうる〇しかしながら、通常の誤
り発生パターンにおいては、通常３ビット誤りが発生す
る前に記憶の低下が検知される。例えば、メモ＋）＊ｙ
惜低下の通常のパターンでとシを音または構成素子の故
障に起因する単一ビット誤りが発生し、その後において
付加的障害などに起因するダブルビット誤りが発生し、
３ビット誤りまたはそれ以上の多数ビット誤りが生成さ
れる前に、このダブルビット誤りが検出される。 データビット補数器ｏｒ’ｔ （第ｎ図参照）の機能は
、シンドロームデコーダｑｚｓにより検出されたデータ
ビット誤りを反転させることである。 第４ｔ１図はビット補数器参１７の構成の詳細図である
。第４’／図に示すように、ビット補数器ｕ７は排他的
論理和デー） ！１１３により形成する。これらの各デ
ー） ３１３はラインｌｌ９３上の関連のデコーダ出力
がアサートされたとき、ライシタ１９上の所定データビ
ットを反転させる機能を有する０次いで、訂正された出
力は当該物理的メモリーモジュールの出力としてビット
補数器ａｒ７の出力線ダ３７上に伝送される◇ 以上で誤り検出および訂正システムの説明全路ることに
する。 本発明メモリーシステムは種々の顕著な特＊１有する。 第１ｖｃ１．ｔモリ−マツプはダつの異なる個別の論理
アドレススペース、すなわち、システムコード、システ
ムデータユーザーコードおよびユーザーデータの各スに
一スを与え、これらのアドレス。 スペース内で論理的アドレスの物理的アドレスへの翻訳
を行うようにしている。 このように、論理的メモリーをψつのアドレススペース
に分割することにより、シーステムプログラムをユーザ
ープログラムの作用から隔離し、任意のユーザー誤りか
らシステムプログラムを保護することができ、さらに、
ユーザーコードおよびデータとシステムコードおよびデ
ータの双方に対してフードおよびデータを分離させるこ
とができ、変更不能プログラムの利便を与える〇 各マツプエントリー内には、このページアドレス翻訳お
よび他の特定状態のための特定の欄を設ける。 １つの欄は、論理的ページアドレスの物理的ページアド
レスへの翻訳を可能にし、他の欄はアブセンス表示を与
える。この欄はアブセンスビットで＼これにより仮想メ
モリー機構の実現を可能にし、補助メモリー内に論理的
ページ全配置すること全可能にする。 ま念、他の補としては基準ヒストリー欄を有する。この
基準ヒストリー欄は、オペレーティングシステムの記憶
管理者機能による使用のため、情報の使用頻度全維持す
ることを許容し、かくして、仮想メモリー機構を効率的
機構とする機能を有する。この場合、頻繁に使用される
ページは主メモリー内に保持するようにし、走まにしか
使用されないページを必要なオーバーレイ用として選択
するようにする。 また、システムデータマツプおよびユーザーデータマツ
プの各エントリーには、ダーティビット欄を保持するよ
うにし、変更されないデータページ全識別しうるように
する０かして識別された変更不能データページは、その
データペー２の有効なコピーが補助メモリー内に既、に
存在するため、補助メモリーにスワップ−アウトされる
ことはない０また、メモリーシステムは、メモリーに対
してＣＰＵおよびＩ１０チャネルによるアクセスが行わ
れる際、自動的に基準ビット情報およびダーティビット
情報を保持するためのマツプエントリー制御論理部を含
む。 本発明メモリーシステムは、マツプ内の情報を保持し、
かつこれを利用するためオペレーティングシステムの記
憶管理者機能により使用される３つのＣＰＵ會゛瞠・氷
なわち、５ＷＡＰ命令、ＲＭＡＰ命令および１ＷＡＰ命
令を有する０ さらに、本発明メモリーシステムは、メモリーに対する
デュアルポートアクセスを含み、ＣＰＵおよびＩ１０チ
ャネルにより１メモリーに個別にアクセスできるように
している。かくして、Ｉ１０チャネルによるメモリーへ
のアクセスはＣＰＵ−を径由して行う必要はなく１メモ
リーとの間においてデータ転送が行われている時間にＬ
、ＣＰＵは他の機能全遂行することが可能となる。 また、メモリーへのデュアルポートアクセス作動Ｈ１Ｃ
ＰＵおよびＩ１０チャネルがメモリーへ同時にアクセス
しようとした場合におけるマツプメモリー制御論理部に
よる仲裁を可能にする。すなわち、同時アクセスの場合
にａ、Ｉ１０チャネルに優先権が与えられ、当該Ｉ１０
チャネルによるアクセスが終了するまで、（３ＰＵを待
機させるようにしている。 物理的メモリーは物理的メモリーモジュールを付加する
ことにより拡張することが可能である。 物理的メモリーモジュールは、半導体メモリーの場合、
ある条件のもとに誤鮮検出および誤り訂正を行うことが
できる。単一ピット誤りは、物理的メモリーモジュール
内に過渡的または永久的障害が生じた場合でも、（３Ｐ
ＵおよびＩ１０チャネルの作動を継続しうるようにする
ため、これを検出し、かつ訂正するようにする。誤り検
出および訂正システムは記憶媒体内のｎビットワードを
有する。 １６ビツ）はデータを表わし、６ビツトは誤り検出およ
び訂正チェック欄を与える。前記６ビツトチエツク欄は
すべての単一ピット誤りの検出と、訂正ならびにあらゆ
るダブ）ビット誤りの検出を可能にする。 コアメモリーは単一ピツト誤り検出用のパリティを有す
る〇 本発明マルチプロセッサシステムにおいては、各プロセ
ッサモジュールをそれ自身の主メモリーシステムと共同
作動させるようにしている。 各プロセッサモジュールにはそれ自身のメモリーシステ
ムを保有させるようにしているため、多電処理システム
におけるメモリー共用の問題点は存在しない。 多重処理システムにおｉるメモリー共用の問題点として
は、競合のため特定プロセッサに利用できるメモリー帯
域幅の減少という問題があり、利用可能メモリー帯域幅
の縮少は付加的（３ＰＵを共用メモリーと組合せる場合
は、さらにきびしいものとなる。 また、本発明においては１．共用メモリーを使用してお
らず、また、プロセッサ間母線通信システムによりプロ
セッサモジュール間の通信を行うようにしているため、
共用メモリー内の記憶域によるＣＰＵ間通信に関するイ
ンターロックの問題ｔｉけることができる。 共用メモリーの付加的問題点としては、共用メモリー内
の障害により、システム内の複数個またはすべてのＣＰ
Ｕが同時に障害を越す可能性があるということがある。 すなわち、共用メモリーシス゛テ１ムの場合は、単一メ
モリーの障害によりシステムの全部または一部の作動を
停止させる可能性があるが、本発明マルチプロセッサシ
ステムにおいては、単一メモリーの障害によりシステム
の停止をきたすことはない。 本発明においては、ＣＰＵおよびＩ１０チャネルにヨル
メモリーへのデュアルポートアクセス全可能にするため
、メモリーとの間に個別のアドレスレジスタおよびデー
タレジスタ全般けている０ＣＰＵ Ｈメモリーよりの命
令全受信するため特定のレジスタ（Ｎエレジスタ）全部
するＯこの個別の特定レジスタは、メモリーよりのデー
タの読出しを含む現行命令の実行期間中、オーバーラツ
プして次の命令全取出すと−とを可能にするＯかくすれ
ば、現行命令の終了時に、命令の取出し全待つことなく
１直ちに次の命令を開始させることができる。 また、マツプは物理的主メモリーに対するアクセス速度
に比しきわめて高速なアクセスを与えるよう構成してお
り、これにより、マツプを介してのアドレスの翻訳一種
々の利便を提供している。 すなわち、本発明メモリーシステムにおいては、物理的
メモリーアクセスが行われている時間にマツプに再書込
みを行うことができる。 再書込みは高速で行われ゛るため、マツプの再書込みに
よりメモリーサイクルタイムの損失をきた・すことはな
い。 また曳高速でマツプにアクセスできるようにしているた
め、メモリーアクセスに必要なページ翻訳を含む全体の
時間を減少させることが可能となる。 また、パリティは、実際のマツプ記憶部それ自体内に保
持され１チエツクされるようにしているため、プロセッ
サモジュールの正しくない作動を招来する前にマツプ記
■部内は任意の障害の中間表示を与えることができる。 本発明は本明細書記載の実施例に限定されるものでなく
１本発明は他の変形をも包含するものである。
第１＃Ａは本発明の一実施例において構成したマルチプ
ロセッサシステムのブロックダイヤグラムで１各々、母
線コントローラＩにより制御される２本のプロセッサ間
母線３５ （Ｘ母線およびＹ母線）により接続した若干
個のプロセッサモジュール３３ならびに各々２個のプロ
セッサモジュールの入出力（Ｉｌｏ ）母線ｎに接続し
た若干個のデュアルポートデバイスコントローラ？１を
示す図、第２図は各個別プロセッサモジュールに対する
Ｘ母線コントローラおよびＹ母線コントローラの接続の
詳細を示すブロックダイヤグラムで１各母線コントロー
ラと個別プロセッサモジュールのプロセッサ間制御ユニ
ツ） ５５間の接続を示す図、第３図は第２図示母線コ
ントロー ラＩの論理を示す詳細図、第４図は第２図示
プロセッサモジュールのプロセッサ制御ユニットｊＳ内
の共用出カッくツファ・制御回路６７の論理を示す詳細
図、第３図はプロセッサモジュール用プロセッサ間制御
ユニットＳｊのインキューバッファ・制御回路６ｊの論
理を示す詳細図、第６図は母線コントローラｎ用論理回
路１１の状態向で、論理がどのようにして母線コントロ
ーラに入るプロトコルラインに応答し、母線コントロー
ラから出て行くプロトコルライン音生ずるかを示す図、
第７図は第１Ｉ図示共用アウトキニーバッファ・制御回
路ｔ７用の論理部７３および７ｊを示す状態図、第を図
は第５図示インキューバッファ・制御回路６３用の論理
を示す状態図、第９図は送信プロセッサモジュールと受
信プロセッサモジュール間の所定パッケージ伝送に対す
るタイムシーケンスを示す図、第１Ｏ図は第４！図示ア
ウトキューバッファ・制御回路６７の母線空き状態論理
部７Ｓおよびプロセッサ充填状態論理部７３の論理図、
第１１図は第１θ図示論理図に関する論理式のリストを
示す図、第１２図は、第１／図示マイクＩ“ロプロセッ
サシステムの入出力（１１０）システムのブロックダイ
ヤグラム、第１３１１はプロセッサモジュールの入出力
（Ｉｌｏ ）チャネル１０９のブロックダイヤグラムで
、工１０チャネルの主要構成素子およびこれらの構成素
子部分に関連するデータ径路を示す図、第１４Ｉ図は第
１図示Ｉ１０母線ｙ内の個々のラインを示す詳細図、第
１３図は、中央処理ユニット（（３ＰＵ ） １０！に
よシ開始され、プロセッサモジュール３３のＩ１０チャ
ネル１０９を介してＴ母線１５３上を第１図示デバイル
コントローラ４Ｉｌに転送されるシ、−ケンスを有し、
ｃｐｕ ｔｏｓ内のマイクロプログラム／１３により生
ずる実行入出力（ＥＩＯ）に対するＴ母線１３３の状態
変化全示すＩ１０チャネル７’ｔｆｆ）コル図、第７４
図は、デバイスコントローラ４１／よりのリクエスト信
号に応じてＩ１０チャネルマイクロプログラム／２／に
より開始される（再接続およびデータ転送シーケンスに
対するＴ母線１３３の状態変化を示すＩ１０チャネルプ
ロトコル図、第７７図は、Ｔ母線ｌＳＪ上をデバイスコ
ンドローラダ／に伝送されるシーケ／スを有し、ＣＰＵ
マイクロプログラムｌ）ｊにより開始される高優先度間
合せＩ１０命令（ＨＩＩＯ命令）または間合せＩ１０命
令（ＩＩＯ命令）に対するＴ母１１！／３３の状態変化
を示すＩ１０チャネルプロトコル図、第１ｒ図は第１３
図ないし第１７図に略語で示したＴ母線機能７示す表、
第１９図は第１図に示すデバイスコントローラ４！ｌお
よびボート部グ３の全体構造を示すブロックダイヤグラ
ム、第３図は第７９図示ボー） ｋ部１１３のブロック
ダイヤグラムで、主としてポート部４１Ｅ内のデータ径
路を示す図、第１図は第７９図示デノくイスコンド１０
−ラｌｌのインターフェース共通論理部／ｌｒ／のデー
タ径路の詳細を示すブロックダイヤグラム、第ｎ図は第
１．１９図示デバイスコンドローラダｌの制御部内に配
置したデータバッファｌｒｑの構成素子部を示すブロッ
クダイヤグラム、第ｎ図は第１９図および第ｎ図に示す
データバッファ／１９の作動全示すグラフ、第２グ図は
、チャネルｌＯ９からのサービスアウト（ＳＶＯ）とポ
ートデータレジスタ２／３へのデータのローディングと
の関係を示すタイミング図で、データがレジスタにロー
ドされる前にどのようにしてパリティチェックが開始さ
れ、レジスタ内にデータが完全にロードされた後まで継
続されるか全示す図、第５図は第１９図および第２／図
に示す電源オン（ＰＯＮ ）回路の詳細図１第ｎ図はデ
バイスコントローラ〃のデータノくツ７アｉｒ’ｙ （
第２２図）のバッファ制御論理部詳３の論理図でノくツ
７ア制御論理部ＪＩＩＪがどのようにしてデータ母線上
のハンドシェークを制御し、入出カポインタを制御する
かを示す図、第２７図は第３図示ボート制御論理部／９
／により実現される選択レジスタ／７Ｊに対する論理式
を示すリスト、第１図はＩ１０チャネル１０９とボート
部１３間の２ラインハンドシエークの作動を示すタイミ
ング因島第２９図は第１図に示す一般的ハンドシェーク
の場合に対する論理を示す論理図で、第１３図不入出力
チャネルｌＯ９のＴ母線マシンｌダ３の部分を示す図、
第３θ図は配電システムのブロックダイヤグラムで、複
数個の個別分離電源３０３からどのように配電し、各デ
ュアルデバイスコン）ローラｌ／に主電源および代替電
源の双方を与えるため、どのようにデバイスコントロー
ラとの関連づけを行っているかを示す図１第Ｊ／ ＦＩ
Ｊ ｌａ ｆバイスコントローラ用の主電源と代替電源
間の切換えを行うためのスイッチング配置を示す詳細図
で）主電源の障害時における自動スイッチングと、オフ
、自動および代替の３つの異なるモードにおける手動ス
イッチングの双方を可能とすることを示す図、第３２図
は第３θ図に示す個別分離電源３０３の詳細全示すブロ
ックダイヤグラム、第３３因は、第３θ図に示す個々の
分離電源から個々のデバイスコントローラに電力を供給
する垂直母線および水平母線の詳細を示すブロックダイ
ヤグラムで、この特定配置により特定のデバイスコント
ローラに対する主電源および代替電源としての任意の２
電源の選択を容易ならしめることを示すＥｊＪ 、ｓ
ＪＦ 図はメモリーシステムのブロックダイヤグラムで
１第１図示プロセッサモジュール３３のメモ！Ｊ −１
０７の詳細を示す図１．第３ｓ図は第３４！図示メ％
！Ｊ −１０７のマツプ部１Ｉ０７の詳細を示すブロッ
クダイヤグラム、第３を図は参つの論理アドレス記憶域
および前記論理アドレス記憶域に対応するダっの個別マ
ツプ部に公害１した論理メモリーの構成図ならびに前記
マツプ部の単一マツプエントリーのピットおよび欄（フ
ィールド）の詳細図、第Ｊ７図は半導体メモリーモジュ
ールにより形成した第３＃図示メモリーモジュールタｏ
３の詳細を示すブロックダイヤグラム、第３ｊＦＩ！Ｊ
Ｆｉ第Ｊ７図示半導体メモリーモジュール４Ｉ０３に使
用°するチェックピット発生器の構成図ならびにチェッ
クビットレジスタに使用する！ピットパリティツリーの
２つに対する論理式のリストを示す図、第ｎ図は第ｎ図
に示す半導体メモリーモジュールタ０３用のチェックピ
ット比較器の構成図ならびにシンドロームビット零に対
する９ビツトパリテイツリーに対する論理式のリストを
示す図、第％図は第１図に示す半導体メモリーモジュー
ルｌＩＯ３に使用するシンドロームデコーダの構成図な
らυにシンドロームデコーダの一理部３／／の作動に対
する論理式のリストを示す図、第１／図は第１図示半導
体メモリーモジュールダ０３に使用するビット補数器の
論理図、第侵図は継続的に実行＠３ｆ）づけの−２要め
あるアプリケーションプログラムを実行中の２つのプロ
セッサシステムの種々の状態、すなわち、２つのプロセ
ッサが連続的に異常をきたして修理され１それにしたが
ってアプリケーションプログラムが作動モードを変える
状態を示す図である。 ３／・・・マルチプロセッサシステム、３３・・・マイ
クロプロセッサモジュール、３Ｓ・・・プロセッサ間母
線、ｎ・・・母線コントローラ、ｙ・・・入出力母線、
４Ｉｌ・・・デバイスコントローラ（周辺装置制御ユニ
’／ ））、Ｉｌｌ・・・２−）部、４Ｉｊ・・・デ
ィスク、舒・・・ターミナル、〃・・・磁気テープ駆動
装置、ｊ！・・・カードリーダ、ｊ３・・・ラインプリ
ンタ、！！・・・プ四セッサ間制御ユニ７）、ｊ７・・
・母線データライン、ｊ９・・・母線プロトコルライン
、６１・・・クロックライン、６３・・・選択（セレク
ト）ライン、ｔｓ・・・インキュ一部、６７・・・アウ
トキュ一部、６９・・・アウトキューバッファ、 ７／
・・・受信レジスタ、７３・・・プロセ、ツサ充填状態
論理部、７ｊ・・・母線空き状態論理部、７７・・・ア
ウトキューカウンタ、７９・・・アウトキューポインタ
、ｒｌ・・・母線制御状態論理部、１ｒ３・・・送信（
センダー）カウンタ、ｔｊ・・・プロセッサ選択論理部
、１７・・・受信レジスタ、Ｊ９・・・バケットカウン
タ、９／・・・母線クロック発生器、り３・・・母線充
填状態論理部、ｆｓ・・・送信レジスタ、９７−・・イ
ンキューバッファ、９９・・・インキューカウンタ、Ｉ
Ｏ／・・・プロセッサ空き状態論理部、ｌＯ３・・・論
理式、ｔＯＳ・・・中央処理ユニツ） （ＣＰＵ）、１
０７・・・主メモリー、１ｏｑ−・・入出力チャネル１
．／／／・・・接続ライン、Ｉｌｌ・・・レジスタスタ
ック、ｌ／３−・・マイクロプロセッサ、Ｉｌｌ−・・
論理径路、Ｉｌｌ・・・マイクロプログラム１．ｌ／７
−・・論理径路、ｌ／９・・・マイクロプロセッサ、／
Ｊ／・・・マイクロプログラム、ｌｊｌ・・・データ径
路論理部、ノ２Ｓ・・・チャネルメモリーデータレジス
タ、１２７・・・入出力データレジスタ、ｌコ９・・・
チャネルメモリーアドレスレジスタ、１３１・・・キャ
ラクタカウントレジスタ、１３３・・・アクティブデバ
イスアドレスレジスタ、／３３・・・優先度決定レジス
タ、１３７・・・パリティ発生およびチェック論理部、
ｔｓｒ・・・バッファ、／３９ 、／ｊ９Ａ ’＋ ／
ｊ９Ｂ ＋／３９０・・・論理径路、／Ｊ９Ａ−／ 、
／Ｊ９Ａ−２，／Ｊ９Ａ−Ｊ・・・分岐径路、／弘（
＋・・・入出力４ｔｉｉ御テーブル、／Ｕ・・・入出力
チャネル制御論理部、１４！λ・・・２ワードエントリ
ー、／弘３・・・Ｔ母線マシン、ｉｕｓ・・・ＲＣＩ（
再接続イン）ライン、ｌ／１７・・・ＬＩＲＱ （低優
先度劉込リクエスト）ライン、ｌＯ９・・・ＨＩＲＱ
（高優先度―込すクエスト）ライン、／３０・・・母線
受信テーブル、ｌｊｌ・・・ＲＡＮＫ （ランク）ライ
ン、／３３・・・Ｔ母線機能ライン、ｌｊｌｔ・・・Ｓ
ＶＯ（サービスアウト）ライン、／３７−８ＶＩ （４
ｊ−ビスイン）ライン、／３９−８ＴＩ（ストップイン
）ライン、／１／・・・データ母線ライン、１６３・・
・パリ￥イライン、１６！１・・・ＥＯＴ （転送終・
了〕ライン、／、ｇ７・・・ＰＡＤＯ（パッドアウト］
ライン、／６９・・・ＰＡＤＩ （パッドイン）ライン
、ｉ’ｙｔ・・・ｌ０Ｒ８Ｔ（工１０リセット］ライン
、／７ｊ−・・選択ラッチ回路、ポート選択ビット、１
７５・・・イネーブルラッチ回路、／７７・・・パリテ
ィチェックレジスタ、／７９・・・物理的接続ライン、
／１０・・・接続ライン、ｔｒｔ−・・インターフェー
ス共通論理部、／１２ 、 ／ｒコＡ・・・電源オン回
路、／１３−・・接続ライン、ｔｒｕ−・・電流源、／
Ｈ−・・オーナーシップラッチ回路、／ｒ、ｇ−・・差
動増ｇａ、ｔｒ’ｙ−・・デバイスコントローラの制御
部分、１１ｇ・・・ライン、ｔｒｙ−・・バッファ、／
９０−・・ライン、／９／・・・制御およびデコード論
理部、／９２−・・ツェナーダイオード、／９Ｊ−・・
装置アドレス比較器、７９４１ 、７９Ｇ・・・トラン
ジスタ、／９ｊ−・・ステータスマルチプレクサ、１９
７・・・インターフェーストランシーツく、／９１−・
・受信機、１９ν・・・抵抗、／９９−・・マルチプレ
クサ、２００ ・・・送信機、２００’−・・抵抗、２
０／ −・・入力母線ライン、２０２・・・イネーブル
ライン、２０コト・・抵抗、２０３ ・ＤＶＡＤ （装
置アドレス）ライン、２０１１ 、２０ｔ・・・ライン
、Ｘ０Ｓ−・・出力母線ライン、２０７・・・テークオ
ーナーシップライン、２０１Ｆ 、 ２１０ 、２／２
−・・トランジスタ、２０９・・・制御ライン、２１／
・・・マルチプレクサ、２／３・・・データレジスタ、
２／Ｉｔ・・・主出力制御トランジスタ、コ／ｊ 、
２／！Ｌ・・・制御ライン、２／ｌ。 コ／ｌ、 ２２０．２２２．２２４１．２２４９コ２ｔ
・・・出力段、２Ｉ７・・・出力母線、２／９．２２／
−・・ライン、２２０・・・マルチプレクサ、２２３
、２２３ 、２２７ 、２２９−・・点、２３０ ・・
・ヒステリシス制御論理部、２３／−・・入カッ（ツ７
ア、２３コ、 ２３’ｌ−・・抵抗、２３３−・・バッ
ファメモリー、ＪＪｊ−・・出力バッファ、２３４・・
・ヒステリシストランジスタ、ＪＪ７−・・入力ポイン
タ、２３９−・・出力ポインタ、２す／ 、 ２ＩＩ３
・・・マルチプレクサ、コダ！に、２ダｊＢ・・・ゲー
ト、２ＩＩ７−・・ストレスカウンタ、Ｊ４！７Ａ・・
・カウンタ部、評７Ｂ・・・デコーダ部、２１１９ 、
２！／ 、 ２！３゜２！！ 、 ２３７ 、２ｊｔ９
、２６／ 、 ２４３．２６！！・・・ライン、Ｊ４
７Ａ 、 ２４７Ｂ−・・リクエストフリップ７０ツブ
、コロ９・・・クロックフリップフロップ、２７／Ａ
、 ２７／Ｂ・・・リクエスト周期フリップ７０ツブ、
２７３・・・優先度決定デー） 、２７３ｋ 、 ２７
！ｒＢ−・・リクエスト実行ゲート、コア７Ａ、２７７
Ｂ−・・ライン、２７９−・・垂直上昇部１、 ｘｒｔ
−８ＶＩ （サービスイン］信号、２１１Ａ、 ２１０
１゜２ざｔＡ・・・矢印、ｘｒ３．２ｒｓ・・・垂直下
降部、２１７・・・サービスアウトフリップフロップ、
２１９・・・サービスイン同期フリップ７０ツブ、Ｊ９
／ −・・組合せ論理部、２９Ｊ 、 ２９ｊ・・・送
信機、３０１・・・配電システム、３０３・・・電源、
３０３・・・マルチライン母線、３０７−・・主ライン
、３０９ ・・・代替ライン、３１／ ・・・自動スイ
ッチ、３１３・・・手動スイッチ、３／３； ”・入力
コネクタ、Ｊ／７・・・ＡＣ−ＤＣ変換器、３／９ 、
３８ 、３２７ 、３３／ ・・・ライン、ＪＪ／−・
・出力ライン、３２３−・・ＤＣ−ＤＣ変換器、３コ９
・・・電池および充電器モジュール、３３３−・・ダイ
オード、３３！−・・電源警報回路、ＪＪ７ ・・・ラ
イン、３３９・・・平衡ダイオード、３４Ｉ／ 、 ３
４！３−・・ダイオード、ＪＪｊ３・・・手動スイッチ
、Ｊ１７−・・トランジスタ、５ＩＩｒ・・・コンデン
サ、３！ｒＯ、３３２−・・抵抗、！！ｒ／ 、 ３３
３・・・点、！！！！−・・垂直タップ−ｑｏｔ−・・
マツプメモリー制御論理部、ｇｏｓ・・・メモリーモジ
ュール、ｇｏｓ ・・・データ径路部、４！０７・・・
マツプ部、ダ０９・・・マツプ、４（／／−・・ＰＭＡ
（プロセッサメモリーアドレス）レジスタ、ａｔＳ−
・・アドレスセレクタ（ＡＳＩＣＬ） 、ダ１７・・・
・論理ページアドレス母線、１７９・・・ページオフセ
ット母１１、Ｌ２／・・・出力母線、４！２３・・・プ
ロセッサメモリーデータ（Ｐ’ＭＤ ）レジスタ、４１
Ｊｊ−・・チャネルメモリーデータ（（３ＭＤ）レジス
タ、１Ｉ２７・・・データセレクタ（ＤＳＥＬ）、ダ２
９・・・出力母線、ｌｌ３１・・・ネクストインストラ
クション（ＮＩ）レジスタ、１１３３・・・メモリーデ
ータ（ＭＤ）レジスタ、ダ３７．ダ３９・・・母線、Ｉ
ＩＩＩｌ・・・マツプページ、＄４（Ｊ−・・マツプ出
力ラッチ回路、ａｔｉｓ−・・マツプメモリーデータ（
ＭＭＤ ）レジスタ、＄４！７ ・・・マツプデータセ
レークタ、４１９・・・マツブノ々リテイ発生器、Ｉｌ
ｌ／−・・マツプパリティチェッカー、りｊ３・・・基
準ビット論理部、ａＳＳ・・・ダーティビット論理部、
４！Ｓ７−、・制御信号ライン、ｑｓｑ −・・ユーザ
ーデータ記憶域、４！Ｇ／−・・システムデータ記憶域
、４Ｉ４Ｊ−・・ユーザーコード記憶域、ダ訂・・・シ
ステムコード記憶域、１Ｉｔ７・・・ユーザーデータマ
ーツブ部、りｔ９・・・システムデータマツプ部、ｌｌ
７１・・・ユーザーコードマツプｉ、４！７Ｊ・・・シ
ステムコードマツプ部、ｌｌ７ｊ・・・タイミングおよ
び制御論理部、４Ｉ７７・・・半導体メモリーアレイ、
１１７９ ・・・出力ラッチ回路、ｌ１ｒｉ・・・チェ
ックピット発生器、４１１３−・・チェックピット比Ｍ
ｍ、ｅｔｓ・・・シンドロームデコーダ、１１１７ 用
データビット補数器、ダｒ９ 、 ＄９３・・・母線、
４’９／・・・シンドローム母線、ダ９！ 、 ４！９
７ ・・・ライン、４（９り・・・制御母線、ｓｏｌ・
・・母線、！１０３・・・ｔビットパリティツリー、３
０！ ・・・９ビツトパリテイツリー、ｊ０７・・・デ
コーダｉ、３０９−・４ビツトパリテイツリー、５ｔＯ
−・・奇数出力ライン％ｊ／／−・・誤り識別論理部、
３／２−ＯＲゲート、！／３−・・排他的論理和ゲート
、ｓｉａ −・偶１ｉ’ ｔＢ ｊ３ ライン、！＃
、 ！／９−ＡＮＤ ケート、ｊ／７・・・インバータ
。１ 特許ｍｍ人、 タンデム・コンピューターズ・イン
コーボレーテッド ・ビクスラー アメリカ合衆国カリフォルニア 州すニーベイル・ダンカーディ ン・ウェイ７４７ ０発 明 者 ウィリアム・ヘンリー・ディピッド− アメリカ合衆国カリフォルニア 州アサートン・フレ、デリック・ アベニュー６２ ０発 明 者 ジョン・アレキサンダー・デスボタキス アメリカ合衆国カリフォルニア 州プレザントン・コルテーベナ ード９９５ ０発 明 者 ピータ−・ジョン・グラジアノアメリカ
合衆国カリフォルニア 州ロス・アルトス・チュアトン ・アベニュー１１３３７ ０発 明 者 ミツチェル・デニス・グリーンアメリカ
合衆国カリフォルニア 州ロス・アルトス・パーム・ロ ード１６ ０発 明 者 デビット・アルバート・ブレイブ アメリカ合衆国カリフォルニア 州力ペルチノ・パークウッド・ ドライブ４−１０１６４ ０発 明 者 スチーブン・ジョン・ハヤシアメリカ合
衆国カリフォルニア 州力ペルチ７ノ・バレー・グリ− ン・ドライブ２０９７５ ０発 明 者 デビット・ロバート・マツキーアメリカ
合衆国カリフォルニア 州ペン・ロモンド・ケセラー・ ドライブぶ榎 ０発 明 者 デニスパレオ・マツグ・エボイアメリカ
合衆国カリフォルニア 州スコツツ・バレー・プロッサ ム・ウェイ５１０ ０発 明 者 ジエームズ・ガリー・トライビッグ アメリカ合衆国カリフォルニア 州すニーベイル・インバーネス ・アベニュー５２５ ０発 明 者 スチーブン・ウォーレン・ヴイエレンガ アメリカ合衆国カリフォルニア 州すニーベイル・ベレビイレ・ ウェイ１６４７ 手続補正書（方式） １、事件の表示 昭和５７年 特 許 願第５７４２４号２発明の名称 マルチプロセッサシステム ふ補正をする者 事件との関係 特許量［［人 名称 タンデム舎コンビュータース・インコーホレ
ーテッド ５捕正命令の日付 昭和５７年９月２８日 １、明細書第８４１頁第１６行〜第８４＠頁第１６行な
次の如く訂正する。 ［４図面の簡単な説明 第１図は本発明のマルチプロセッサシステムの実施例の
ブロックダイヤグラム。 第１図は各個別プロセッサモジュールに対するｘ母線コ
ン）ローラおよびＹ母線コントローラの接続の詳細を示
すブロックダイヤグラム、 第８図は母線コントローラの論理を示す詳細図、 第１図はプロセッサモジュールのプロセッサ制御ユニッ
ト内の共用出力バツ７ア制御回路の論理を示す詳細図、 第！ＩＷＪはプ讐セッサモジエール用プｐセッサ間制御
エニットのインキューバッファ・制御回路の論理な示す
詳細図、 第６図は母線コントローラ用論理回路の状ｌｌｌ１！ｉ
！！ｌ。 第１図は共用アラ）キューバッファ・制御回路用の論理
部を示す状態図、 第８図はインキニーバッファ・制御回路用の論理を示す
状態図、 第９ｖＡは所定パッケージ伝送に対するタイムシーケン
スを示す図、 第１θ図はアウシキューバツ７ア・制御回路の母線空き
状態論理部およびプ四セッサ充填状態論理部の論理図。 第１ＩＷＪは論ｍｗＪに関する論理式のリストを示す図
、 ８１１図はマイクロプロセッサシステムの入出カシステ
ムのプセックダイヤグラム、第１８図はプロセッサモジ
ュールの入出力チャネルのブロックダイヤグラム、 第１４図はｖＯ母線内の個々のラインを示す詳細図、 第１８図は゛９伽、曳＼嶌嶌ＸＸ＼’ＸＴ母線の状態変
化な示すＶＯチャネルプｐトコル図。 第１６図は同じくＴ母−の状態変化な示すｖＯチャネル
プロシコル図。 ・第１マ図は！母線の状態変化な示すＶＯチャネルプロ
トコル図、 第１８図は冬略語と！母線機能の対象図、第１９図はデ
バイス−フン）ｐ−ラおよびボート部の全体構造な示す
ブロックダイヤグラム、 第１０図はボート部のブロックダイヤグラム、 第８１図はデバイスコントローラのインターフェース共
通論理部の詳細を示すブロックダイヤグラム、 第３１図はデータバッファの構成素子部を示すブロック
ダイヤグラム、 第１８図はデータバッファの作動を示すグラフ、 第１４図はデータの１−デインクの関係を示すタイミン
グ図。 第１５図は電源オン回路の詳細図、 第８６図はバラフッ制御論理部の論理図、第８テ図は選
択レジスタに対する論理式を示す図。 第１８図は３ライン八ンドシエークのｈａな示すタイ叱
ング図、 第１９図はこの場合の論理を示す論理図、第８０図は配
電システムのブロックダイヤグラム、 第８１図はスイッチング配置を示す詳細図、第８８図は
個別分離電源の詳細な示すプ党ツクダイヤグラム、 第８８図は垂直母線および水平母線の詳細な示すブロッ
クダイヤグラム、 第８４図はメモリーシステムのブロックダイヤグラム、 第８ＩＳ図はメモリーのマツプ部の詳細を示すブロック
ダイヤグラム、 第８６図は壱つの個別マツプ部に分割した論理メモリー
の構成図ならびに前記マツプ部の詳細図、 第８１図は半導体メモリーモジュールにより形成したメ
モリーモジュールの詳細を示すブロックダイヤグラム、 第８８図はチェックビット発生器の構成ｗＪ。 第８９図はチェックビット比較器の構成図、第４０図は
シンドロームデコーダの構１図。 第４１図はピッ）補数器の論理図、 第４１回はアプリケージ曹ンプログラムを実行中の８つ
のプロセッサシステムの種々の状態を示す図である。」 ４３５−
ロセッサシステムのブロックダイヤグラムで１各々、母
線コントローラＩにより制御される２本のプロセッサ間
母線３５ （Ｘ母線およびＹ母線）により接続した若干
個のプロセッサモジュール３３ならびに各々２個のプロ
セッサモジュールの入出力（Ｉｌｏ ）母線ｎに接続し
た若干個のデュアルポートデバイスコントローラ？１を
示す図、第２図は各個別プロセッサモジュールに対する
Ｘ母線コントローラおよびＹ母線コントローラの接続の
詳細を示すブロックダイヤグラムで１各母線コントロー
ラと個別プロセッサモジュールのプロセッサ間制御ユニ
ツ） ５５間の接続を示す図、第３図は第２図示母線コ
ントロー ラＩの論理を示す詳細図、第４図は第２図示
プロセッサモジュールのプロセッサ制御ユニットｊＳ内
の共用出カッくツファ・制御回路６７の論理を示す詳細
図、第３図はプロセッサモジュール用プロセッサ間制御
ユニットＳｊのインキューバッファ・制御回路６ｊの論
理を示す詳細図、第６図は母線コントローラｎ用論理回
路１１の状態向で、論理がどのようにして母線コントロ
ーラに入るプロトコルラインに応答し、母線コントロー
ラから出て行くプロトコルライン音生ずるかを示す図、
第７図は第１Ｉ図示共用アウトキニーバッファ・制御回
路ｔ７用の論理部７３および７ｊを示す状態図、第を図
は第５図示インキューバッファ・制御回路６３用の論理
を示す状態図、第９図は送信プロセッサモジュールと受
信プロセッサモジュール間の所定パッケージ伝送に対す
るタイムシーケンスを示す図、第１Ｏ図は第４！図示ア
ウトキューバッファ・制御回路６７の母線空き状態論理
部７Ｓおよびプロセッサ充填状態論理部７３の論理図、
第１１図は第１θ図示論理図に関する論理式のリストを
示す図、第１２図は、第１／図示マイクＩ“ロプロセッ
サシステムの入出力（１１０）システムのブロックダイ
ヤグラム、第１３１１はプロセッサモジュールの入出力
（Ｉｌｏ ）チャネル１０９のブロックダイヤグラムで
、工１０チャネルの主要構成素子およびこれらの構成素
子部分に関連するデータ径路を示す図、第１４Ｉ図は第
１図示Ｉ１０母線ｙ内の個々のラインを示す詳細図、第
１３図は、中央処理ユニット（（３ＰＵ ） １０！に
よシ開始され、プロセッサモジュール３３のＩ１０チャ
ネル１０９を介してＴ母線１５３上を第１図示デバイル
コントローラ４Ｉｌに転送されるシ、−ケンスを有し、
ｃｐｕ ｔｏｓ内のマイクロプログラム／１３により生
ずる実行入出力（ＥＩＯ）に対するＴ母線１３３の状態
変化全示すＩ１０チャネル７’ｔｆｆ）コル図、第７４
図は、デバイスコントローラ４１／よりのリクエスト信
号に応じてＩ１０チャネルマイクロプログラム／２／に
より開始される（再接続およびデータ転送シーケンスに
対するＴ母線１３３の状態変化を示すＩ１０チャネルプ
ロトコル図、第７７図は、Ｔ母線ｌＳＪ上をデバイスコ
ンドローラダ／に伝送されるシーケ／スを有し、ＣＰＵ
マイクロプログラムｌ）ｊにより開始される高優先度間
合せＩ１０命令（ＨＩＩＯ命令）または間合せＩ１０命
令（ＩＩＯ命令）に対するＴ母１１！／３３の状態変化
を示すＩ１０チャネルプロトコル図、第１ｒ図は第１３
図ないし第１７図に略語で示したＴ母線機能７示す表、
第１９図は第１図に示すデバイスコントローラ４！ｌお
よびボート部グ３の全体構造を示すブロックダイヤグラ
ム、第３図は第７９図示ボー） ｋ部１１３のブロック
ダイヤグラムで、主としてポート部４１Ｅ内のデータ径
路を示す図、第１図は第７９図示デノくイスコンド１０
−ラｌｌのインターフェース共通論理部／ｌｒ／のデー
タ径路の詳細を示すブロックダイヤグラム、第ｎ図は第
１．１９図示デバイスコンドローラダｌの制御部内に配
置したデータバッファｌｒｑの構成素子部を示すブロッ
クダイヤグラム、第ｎ図は第１９図および第ｎ図に示す
データバッファ／１９の作動全示すグラフ、第２グ図は
、チャネルｌＯ９からのサービスアウト（ＳＶＯ）とポ
ートデータレジスタ２／３へのデータのローディングと
の関係を示すタイミング図で、データがレジスタにロー
ドされる前にどのようにしてパリティチェックが開始さ
れ、レジスタ内にデータが完全にロードされた後まで継
続されるか全示す図、第５図は第１９図および第２／図
に示す電源オン（ＰＯＮ ）回路の詳細図１第ｎ図はデ
バイスコントローラ〃のデータノくツ７アｉｒ’ｙ （
第２２図）のバッファ制御論理部詳３の論理図でノくツ
７ア制御論理部ＪＩＩＪがどのようにしてデータ母線上
のハンドシェークを制御し、入出カポインタを制御する
かを示す図、第２７図は第３図示ボート制御論理部／９
／により実現される選択レジスタ／７Ｊに対する論理式
を示すリスト、第１図はＩ１０チャネル１０９とボート
部１３間の２ラインハンドシエークの作動を示すタイミ
ング因島第２９図は第１図に示す一般的ハンドシェーク
の場合に対する論理を示す論理図で、第１３図不入出力
チャネルｌＯ９のＴ母線マシンｌダ３の部分を示す図、
第３θ図は配電システムのブロックダイヤグラムで、複
数個の個別分離電源３０３からどのように配電し、各デ
ュアルデバイスコン）ローラｌ／に主電源および代替電
源の双方を与えるため、どのようにデバイスコントロー
ラとの関連づけを行っているかを示す図１第Ｊ／ ＦＩ
Ｊ ｌａ ｆバイスコントローラ用の主電源と代替電源
間の切換えを行うためのスイッチング配置を示す詳細図
で）主電源の障害時における自動スイッチングと、オフ
、自動および代替の３つの異なるモードにおける手動ス
イッチングの双方を可能とすることを示す図、第３２図
は第３θ図に示す個別分離電源３０３の詳細全示すブロ
ックダイヤグラム、第３３因は、第３θ図に示す個々の
分離電源から個々のデバイスコントローラに電力を供給
する垂直母線および水平母線の詳細を示すブロックダイ
ヤグラムで、この特定配置により特定のデバイスコント
ローラに対する主電源および代替電源としての任意の２
電源の選択を容易ならしめることを示すＥｊＪ 、ｓ
ＪＦ 図はメモリーシステムのブロックダイヤグラムで
１第１図示プロセッサモジュール３３のメモ！Ｊ −１
０７の詳細を示す図１．第３ｓ図は第３４！図示メ％
！Ｊ −１０７のマツプ部１Ｉ０７の詳細を示すブロッ
クダイヤグラム、第３を図は参つの論理アドレス記憶域
および前記論理アドレス記憶域に対応するダっの個別マ
ツプ部に公害１した論理メモリーの構成図ならびに前記
マツプ部の単一マツプエントリーのピットおよび欄（フ
ィールド）の詳細図、第Ｊ７図は半導体メモリーモジュ
ールにより形成した第３＃図示メモリーモジュールタｏ
３の詳細を示すブロックダイヤグラム、第３ｊＦＩ！Ｊ
Ｆｉ第Ｊ７図示半導体メモリーモジュール４Ｉ０３に使
用°するチェックピット発生器の構成図ならびにチェッ
クビットレジスタに使用する！ピットパリティツリーの
２つに対する論理式のリストを示す図、第ｎ図は第ｎ図
に示す半導体メモリーモジュールタ０３用のチェックピ
ット比較器の構成図ならびにシンドロームビット零に対
する９ビツトパリテイツリーに対する論理式のリストを
示す図、第％図は第１図に示す半導体メモリーモジュー
ルｌＩＯ３に使用するシンドロームデコーダの構成図な
らυにシンドロームデコーダの一理部３／／の作動に対
する論理式のリストを示す図、第１／図は第１図示半導
体メモリーモジュールダ０３に使用するビット補数器の
論理図、第侵図は継続的に実行＠３ｆ）づけの−２要め
あるアプリケーションプログラムを実行中の２つのプロ
セッサシステムの種々の状態、すなわち、２つのプロセ
ッサが連続的に異常をきたして修理され１それにしたが
ってアプリケーションプログラムが作動モードを変える
状態を示す図である。 ３／・・・マルチプロセッサシステム、３３・・・マイ
クロプロセッサモジュール、３Ｓ・・・プロセッサ間母
線、ｎ・・・母線コントローラ、ｙ・・・入出力母線、
４Ｉｌ・・・デバイスコントローラ（周辺装置制御ユニ
’／ ））、Ｉｌｌ・・・２−）部、４Ｉｊ・・・デ
ィスク、舒・・・ターミナル、〃・・・磁気テープ駆動
装置、ｊ！・・・カードリーダ、ｊ３・・・ラインプリ
ンタ、！！・・・プ四セッサ間制御ユニ７）、ｊ７・・
・母線データライン、ｊ９・・・母線プロトコルライン
、６１・・・クロックライン、６３・・・選択（セレク
ト）ライン、ｔｓ・・・インキュ一部、６７・・・アウ
トキュ一部、６９・・・アウトキューバッファ、 ７／
・・・受信レジスタ、７３・・・プロセ、ツサ充填状態
論理部、７ｊ・・・母線空き状態論理部、７７・・・ア
ウトキューカウンタ、７９・・・アウトキューポインタ
、ｒｌ・・・母線制御状態論理部、１ｒ３・・・送信（
センダー）カウンタ、ｔｊ・・・プロセッサ選択論理部
、１７・・・受信レジスタ、Ｊ９・・・バケットカウン
タ、９／・・・母線クロック発生器、り３・・・母線充
填状態論理部、ｆｓ・・・送信レジスタ、９７−・・イ
ンキューバッファ、９９・・・インキューカウンタ、Ｉ
Ｏ／・・・プロセッサ空き状態論理部、ｌＯ３・・・論
理式、ｔＯＳ・・・中央処理ユニツ） （ＣＰＵ）、１
０７・・・主メモリー、１ｏｑ−・・入出力チャネル１
．／／／・・・接続ライン、Ｉｌｌ・・・レジスタスタ
ック、ｌ／３−・・マイクロプロセッサ、Ｉｌｌ−・・
論理径路、Ｉｌｌ・・・マイクロプログラム１．ｌ／７
−・・論理径路、ｌ／９・・・マイクロプロセッサ、／
Ｊ／・・・マイクロプログラム、ｌｊｌ・・・データ径
路論理部、ノ２Ｓ・・・チャネルメモリーデータレジス
タ、１２７・・・入出力データレジスタ、ｌコ９・・・
チャネルメモリーアドレスレジスタ、１３１・・・キャ
ラクタカウントレジスタ、１３３・・・アクティブデバ
イスアドレスレジスタ、／３３・・・優先度決定レジス
タ、１３７・・・パリティ発生およびチェック論理部、
ｔｓｒ・・・バッファ、／３９ 、／ｊ９Ａ ’＋ ／
ｊ９Ｂ ＋／３９０・・・論理径路、／Ｊ９Ａ−／ 、
／Ｊ９Ａ−２，／Ｊ９Ａ−Ｊ・・・分岐径路、／弘（
＋・・・入出力４ｔｉｉ御テーブル、／Ｕ・・・入出力
チャネル制御論理部、１４！λ・・・２ワードエントリ
ー、／弘３・・・Ｔ母線マシン、ｉｕｓ・・・ＲＣＩ（
再接続イン）ライン、ｌ／１７・・・ＬＩＲＱ （低優
先度劉込リクエスト）ライン、ｌＯ９・・・ＨＩＲＱ
（高優先度―込すクエスト）ライン、／３０・・・母線
受信テーブル、ｌｊｌ・・・ＲＡＮＫ （ランク）ライ
ン、／３３・・・Ｔ母線機能ライン、ｌｊｌｔ・・・Ｓ
ＶＯ（サービスアウト）ライン、／３７−８ＶＩ （４
ｊ−ビスイン）ライン、／３９−８ＴＩ（ストップイン
）ライン、／１／・・・データ母線ライン、１６３・・
・パリ￥イライン、１６！１・・・ＥＯＴ （転送終・
了〕ライン、／、ｇ７・・・ＰＡＤＯ（パッドアウト］
ライン、／６９・・・ＰＡＤＩ （パッドイン）ライン
、ｉ’ｙｔ・・・ｌ０Ｒ８Ｔ（工１０リセット］ライン
、／７ｊ−・・選択ラッチ回路、ポート選択ビット、１
７５・・・イネーブルラッチ回路、／７７・・・パリテ
ィチェックレジスタ、／７９・・・物理的接続ライン、
／１０・・・接続ライン、ｔｒｔ−・・インターフェー
ス共通論理部、／１２ 、 ／ｒコＡ・・・電源オン回
路、／１３−・・接続ライン、ｔｒｕ−・・電流源、／
Ｈ−・・オーナーシップラッチ回路、／ｒ、ｇ−・・差
動増ｇａ、ｔｒ’ｙ−・・デバイスコントローラの制御
部分、１１ｇ・・・ライン、ｔｒｙ−・・バッファ、／
９０−・・ライン、／９／・・・制御およびデコード論
理部、／９２−・・ツェナーダイオード、／９Ｊ−・・
装置アドレス比較器、７９４１ 、７９Ｇ・・・トラン
ジスタ、／９ｊ−・・ステータスマルチプレクサ、１９
７・・・インターフェーストランシーツく、／９１−・
・受信機、１９ν・・・抵抗、／９９−・・マルチプレ
クサ、２００ ・・・送信機、２００’−・・抵抗、２
０／ −・・入力母線ライン、２０２・・・イネーブル
ライン、２０コト・・抵抗、２０３ ・ＤＶＡＤ （装
置アドレス）ライン、２０１１ 、２０ｔ・・・ライン
、Ｘ０Ｓ−・・出力母線ライン、２０７・・・テークオ
ーナーシップライン、２０１Ｆ 、 ２１０ 、２／２
−・・トランジスタ、２０９・・・制御ライン、２１／
・・・マルチプレクサ、２／３・・・データレジスタ、
２／Ｉｔ・・・主出力制御トランジスタ、コ／ｊ 、
２／！Ｌ・・・制御ライン、２／ｌ。 コ／ｌ、 ２２０．２２２．２２４１．２２４９コ２ｔ
・・・出力段、２Ｉ７・・・出力母線、２／９．２２／
−・・ライン、２２０・・・マルチプレクサ、２２３
、２２３ 、２２７ 、２２９−・・点、２３０ ・・
・ヒステリシス制御論理部、２３／−・・入カッ（ツ７
ア、２３コ、 ２３’ｌ−・・抵抗、２３３−・・バッ
ファメモリー、ＪＪｊ−・・出力バッファ、２３４・・
・ヒステリシストランジスタ、ＪＪ７−・・入力ポイン
タ、２３９−・・出力ポインタ、２す／ 、 ２ＩＩ３
・・・マルチプレクサ、コダ！に、２ダｊＢ・・・ゲー
ト、２ＩＩ７−・・ストレスカウンタ、Ｊ４！７Ａ・・
・カウンタ部、評７Ｂ・・・デコーダ部、２１１９ 、
２！／ 、 ２！３゜２！！ 、 ２３７ 、２ｊｔ９
、２６／ 、 ２４３．２６！！・・・ライン、Ｊ４
７Ａ 、 ２４７Ｂ−・・リクエストフリップ７０ツブ
、コロ９・・・クロックフリップフロップ、２７／Ａ
、 ２７／Ｂ・・・リクエスト周期フリップ７０ツブ、
２７３・・・優先度決定デー） 、２７３ｋ 、 ２７
！ｒＢ−・・リクエスト実行ゲート、コア７Ａ、２７７
Ｂ−・・ライン、２７９−・・垂直上昇部１、 ｘｒｔ
−８ＶＩ （サービスイン］信号、２１１Ａ、 ２１０
１゜２ざｔＡ・・・矢印、ｘｒ３．２ｒｓ・・・垂直下
降部、２１７・・・サービスアウトフリップフロップ、
２１９・・・サービスイン同期フリップ７０ツブ、Ｊ９
／ −・・組合せ論理部、２９Ｊ 、 ２９ｊ・・・送
信機、３０１・・・配電システム、３０３・・・電源、
３０３・・・マルチライン母線、３０７−・・主ライン
、３０９ ・・・代替ライン、３１／ ・・・自動スイ
ッチ、３１３・・・手動スイッチ、３／３； ”・入力
コネクタ、Ｊ／７・・・ＡＣ−ＤＣ変換器、３／９ 、
３８ 、３２７ 、３３／ ・・・ライン、ＪＪ／−・
・出力ライン、３２３−・・ＤＣ−ＤＣ変換器、３コ９
・・・電池および充電器モジュール、３３３−・・ダイ
オード、３３！−・・電源警報回路、ＪＪ７ ・・・ラ
イン、３３９・・・平衡ダイオード、３４Ｉ／ 、 ３
４！３−・・ダイオード、ＪＪｊ３・・・手動スイッチ
、Ｊ１７−・・トランジスタ、５ＩＩｒ・・・コンデン
サ、３！ｒＯ、３３２−・・抵抗、！！ｒ／ 、 ３３
３・・・点、！！！！−・・垂直タップ−ｑｏｔ−・・
マツプメモリー制御論理部、ｇｏｓ・・・メモリーモジ
ュール、ｇｏｓ ・・・データ径路部、４！０７・・・
マツプ部、ダ０９・・・マツプ、４（／／−・・ＰＭＡ
（プロセッサメモリーアドレス）レジスタ、ａｔＳ−
・・アドレスセレクタ（ＡＳＩＣＬ） 、ダ１７・・・
・論理ページアドレス母線、１７９・・・ページオフセ
ット母１１、Ｌ２／・・・出力母線、４！２３・・・プ
ロセッサメモリーデータ（Ｐ’ＭＤ ）レジスタ、４１
Ｊｊ−・・チャネルメモリーデータ（（３ＭＤ）レジス
タ、１Ｉ２７・・・データセレクタ（ＤＳＥＬ）、ダ２
９・・・出力母線、ｌｌ３１・・・ネクストインストラ
クション（ＮＩ）レジスタ、１１３３・・・メモリーデ
ータ（ＭＤ）レジスタ、ダ３７．ダ３９・・・母線、Ｉ
ＩＩＩｌ・・・マツプページ、＄４（Ｊ−・・マツプ出
力ラッチ回路、ａｔｉｓ−・・マツプメモリーデータ（
ＭＭＤ ）レジスタ、＄４！７ ・・・マツプデータセ
レークタ、４１９・・・マツブノ々リテイ発生器、Ｉｌ
ｌ／−・・マツプパリティチェッカー、りｊ３・・・基
準ビット論理部、ａＳＳ・・・ダーティビット論理部、
４！Ｓ７−、・制御信号ライン、ｑｓｑ −・・ユーザ
ーデータ記憶域、４！Ｇ／−・・システムデータ記憶域
、４Ｉ４Ｊ−・・ユーザーコード記憶域、ダ訂・・・シ
ステムコード記憶域、１Ｉｔ７・・・ユーザーデータマ
ーツブ部、りｔ９・・・システムデータマツプ部、ｌｌ
７１・・・ユーザーコードマツプｉ、４！７Ｊ・・・シ
ステムコードマツプ部、ｌｌ７ｊ・・・タイミングおよ
び制御論理部、４Ｉ７７・・・半導体メモリーアレイ、
１１７９ ・・・出力ラッチ回路、ｌ１ｒｉ・・・チェ
ックピット発生器、４１１３−・・チェックピット比Ｍ
ｍ、ｅｔｓ・・・シンドロームデコーダ、１１１７ 用
データビット補数器、ダｒ９ 、 ＄９３・・・母線、
４’９／・・・シンドローム母線、ダ９！ 、 ４！９
７ ・・・ライン、４（９り・・・制御母線、ｓｏｌ・
・・母線、！１０３・・・ｔビットパリティツリー、３
０！ ・・・９ビツトパリテイツリー、ｊ０７・・・デ
コーダｉ、３０９−・４ビツトパリテイツリー、５ｔＯ
−・・奇数出力ライン％ｊ／／−・・誤り識別論理部、
３／２−ＯＲゲート、！／３−・・排他的論理和ゲート
、ｓｉａ −・偶１ｉ’ ｔＢ ｊ３ ライン、！＃
、 ！／９−ＡＮＤ ケート、ｊ／７・・・インバータ
。１ 特許ｍｍ人、 タンデム・コンピューターズ・イン
コーボレーテッド ・ビクスラー アメリカ合衆国カリフォルニア 州すニーベイル・ダンカーディ ン・ウェイ７４７ ０発 明 者 ウィリアム・ヘンリー・ディピッド− アメリカ合衆国カリフォルニア 州アサートン・フレ、デリック・ アベニュー６２ ０発 明 者 ジョン・アレキサンダー・デスボタキス アメリカ合衆国カリフォルニア 州プレザントン・コルテーベナ ード９９５ ０発 明 者 ピータ−・ジョン・グラジアノアメリカ
合衆国カリフォルニア 州ロス・アルトス・チュアトン ・アベニュー１１３３７ ０発 明 者 ミツチェル・デニス・グリーンアメリカ
合衆国カリフォルニア 州ロス・アルトス・パーム・ロ ード１６ ０発 明 者 デビット・アルバート・ブレイブ アメリカ合衆国カリフォルニア 州力ペルチノ・パークウッド・ ドライブ４−１０１６４ ０発 明 者 スチーブン・ジョン・ハヤシアメリカ合
衆国カリフォルニア 州力ペルチ７ノ・バレー・グリ− ン・ドライブ２０９７５ ０発 明 者 デビット・ロバート・マツキーアメリカ
合衆国カリフォルニア 州ペン・ロモンド・ケセラー・ ドライブぶ榎 ０発 明 者 デニスパレオ・マツグ・エボイアメリカ
合衆国カリフォルニア 州スコツツ・バレー・プロッサ ム・ウェイ５１０ ０発 明 者 ジエームズ・ガリー・トライビッグ アメリカ合衆国カリフォルニア 州すニーベイル・インバーネス ・アベニュー５２５ ０発 明 者 スチーブン・ウォーレン・ヴイエレンガ アメリカ合衆国カリフォルニア 州すニーベイル・ベレビイレ・ ウェイ１６４７ 手続補正書（方式） １、事件の表示 昭和５７年 特 許 願第５７４２４号２発明の名称 マルチプロセッサシステム ふ補正をする者 事件との関係 特許量［［人 名称 タンデム舎コンビュータース・インコーホレ
ーテッド ５捕正命令の日付 昭和５７年９月２８日 １、明細書第８４１頁第１６行〜第８４＠頁第１６行な
次の如く訂正する。 ［４図面の簡単な説明 第１図は本発明のマルチプロセッサシステムの実施例の
ブロックダイヤグラム。 第１図は各個別プロセッサモジュールに対するｘ母線コ
ン）ローラおよびＹ母線コントローラの接続の詳細を示
すブロックダイヤグラム、 第８図は母線コントローラの論理を示す詳細図、 第１図はプロセッサモジュールのプロセッサ制御ユニッ
ト内の共用出力バツ７ア制御回路の論理を示す詳細図、 第！ＩＷＪはプ讐セッサモジエール用プｐセッサ間制御
エニットのインキューバッファ・制御回路の論理な示す
詳細図、 第６図は母線コントローラ用論理回路の状ｌｌｌ１！ｉ
！！ｌ。 第１図は共用アラ）キューバッファ・制御回路用の論理
部を示す状態図、 第８図はインキニーバッファ・制御回路用の論理を示す
状態図、 第９ｖＡは所定パッケージ伝送に対するタイムシーケン
スを示す図、 第１θ図はアウシキューバツ７ア・制御回路の母線空き
状態論理部およびプ四セッサ充填状態論理部の論理図。 第１ＩＷＪは論ｍｗＪに関する論理式のリストを示す図
、 ８１１図はマイクロプロセッサシステムの入出カシステ
ムのプセックダイヤグラム、第１８図はプロセッサモジ
ュールの入出力チャネルのブロックダイヤグラム、 第１４図はｖＯ母線内の個々のラインを示す詳細図、 第１８図は゛９伽、曳＼嶌嶌ＸＸ＼’ＸＴ母線の状態変
化な示すＶＯチャネルプｐトコル図。 第１６図は同じくＴ母−の状態変化な示すｖＯチャネル
プロシコル図。 ・第１マ図は！母線の状態変化な示すＶＯチャネルプロ
トコル図、 第１８図は冬略語と！母線機能の対象図、第１９図はデ
バイス−フン）ｐ−ラおよびボート部の全体構造な示す
ブロックダイヤグラム、 第１０図はボート部のブロックダイヤグラム、 第８１図はデバイスコントローラのインターフェース共
通論理部の詳細を示すブロックダイヤグラム、 第３１図はデータバッファの構成素子部を示すブロック
ダイヤグラム、 第１８図はデータバッファの作動を示すグラフ、 第１４図はデータの１−デインクの関係を示すタイミン
グ図。 第１５図は電源オン回路の詳細図、 第８６図はバラフッ制御論理部の論理図、第８テ図は選
択レジスタに対する論理式を示す図。 第１８図は３ライン八ンドシエークのｈａな示すタイ叱
ング図、 第１９図はこの場合の論理を示す論理図、第８０図は配
電システムのブロックダイヤグラム、 第８１図はスイッチング配置を示す詳細図、第８８図は
個別分離電源の詳細な示すプ党ツクダイヤグラム、 第８８図は垂直母線および水平母線の詳細な示すブロッ
クダイヤグラム、 第８４図はメモリーシステムのブロックダイヤグラム、 第８ＩＳ図はメモリーのマツプ部の詳細を示すブロック
ダイヤグラム、 第８６図は壱つの個別マツプ部に分割した論理メモリー
の構成図ならびに前記マツプ部の詳細図、 第８１図は半導体メモリーモジュールにより形成したメ
モリーモジュールの詳細を示すブロックダイヤグラム、 第８８図はチェックビット発生器の構成ｗＪ。 第８９図はチェックビット比較器の構成図、第４０図は
シンドロームデコーダの構１図。 第４１図はピッ）補数器の論理図、 第４１回はアプリケージ曹ンプログラムを実行中の８つ
のプロセッサシステムの種々の状態を示す図である。」 ４３５−
Claims (1)
- 【特許請求の範囲】 １ 個別プロセッサモジュールを並列処理可能なように
相互接続した形式のマルチプロセッサシステム用入出カ
システムにおいて、１１１数個の個別プロセッサモジュ
ールを有し、それぞれのプロセッサモジュールは中央処
理ユニットおよびメモリーを有し、 かつ、少なくとも若干個のモジュールに入１０出力チャ
ネルを設けるようにし、 さらに１プロセツサモジユールおよびＩＭＦ辺装置間に
おけるデータの転送をＭ？Ｉｌするための少なくとも１
つのデバイスコントローラと１ 各デバイスコントローラ内に配置したＩＩ＆のポート部
と、多重入出力母線で複数の興なるプロセッサモジュー
ルによるアクセスを可能にす、るため、各デバイスコン
トローラと接続するためのものと、 一時には、１ボ一ト部のみを介して該デバイスコントロ
ーラをマルチプロセッサシステムに作動接続させるよう
にしたインターフェース共通論理手段と を具えたことを特徴とするマルチプロセッサシステム用
入出カシステム。 λ 各デバイスコントローラのポート部および関連のシ
ステム構成素子を１つのデバイスコントローラの各ポー
ト部が論理的、物理的に独立した形となるよう構成した
こと、１ボ一ト部の構成素子部分が特定デバイスコント
ローラの他のポート部の構成素子を形成することがない
ようにし、デバイスコントローラ内のどの場所で単一構
成素子の異常が生じても・、同時に１つ以上のポート部
の作動に対して影響を与えることのないようにしたこと
を特徴とする特許請求の範囲第１項記載のマルチプロセ
ッサシステム用入出カシステム。 ＆ プロセッサモジュールを相互接続するための１プロ
セッサ間母線を含む障害検知手段を具え、爾今、特定ボ
ート部によりデバイスコントローラをマルチプロセッサ
システムに作動的に接続させないことを規定するように
したことを特徴とする特許請求の範囲第２項記載のマル
チプロセッサシステム用人出カシステム。 表 該複数ボート部の他の代替ボート部にテークオーナ
ーシップ信号を伝送し、該特定ボート部の障害の決定に
応じて、代替ボート部によりデバイスコントローラをマ
ルチプロセッサシステムに作動的に接続するようにした
ことを特徴とする特許請求の範囲第３項記載のマルチプ
ロセッサシステム用入出カシステム。 五 各デバイスコントローラ内に制御部を設けたこと、
特定のデバイスコントローラ内の各（１１ｇ［ｆｔ”−
）部を別個に１プロセツサモジユールに物理的に接続し
、同時に当該デバイスコ□・−。 ントローラ、の他のボート部を異なるプロセッサモジュ
ールに物理的に接続し、さらに、オーナーシップラッチ
手段により、デバイスコントローラの制御部とボート部
の１つとの間に任意ある時点において１ポ一ト部のみが
デバイスコントローラの制御をうけるような論理接続を
設定し、ｌボート部、１人出力母線、１人・出力チャネ
ルまたは１プ日セッサモジュールに障害が生じても、他
のボート部に影響を及ぼさないようにしたことを特徴と
する特許請求の範囲第１項記載のマルチプロセッサシス
テム用入出カシステム。 ａ 各デバイスコントローラはインターフェース部およ
び制御部を具えたこと、該インターフェース部に複数の
ボート部、インターフェース共通論理手段およびオーナ
ーシップラッチ手段を設けたこと、該制御部に装置論理
部の制御部およびバッファを設けたことを特徴とする特
許請求の範囲第５項記載のマルチプ四セッサシステム用
入カシステム。 ｔ 各ボート部にイネーブルラッチ回路を設け、デバイ
スコントローラの任意の部分の障害に応じて、当該ボー
ト部がその関連入出力母線上に任意の信号を導出するこ
とを動的に防止するようにしたことを特徴とする特許請
求の範囲第１項記載のマルチプロセッサシステム用入出
カシステム。 ＆ ボート部内のレジスタにデータがゲートされる前に
パリティチェックが始まり、レジスタ内にデータが一時
記憶された後のある時間周期の間、パリティチェックが
続けられるようにし、縁部でなくウィンドー（窓）部の
間においてパリティチェックを行うよう形成したパリテ
ィ発生および検出手段を設け、レジスタ内にデータが受
入れられている間、データラインが変化のプロセス内に
ないようにしたことを特徴とする特許請求の範囲第１項
記載のマルチプロセッサシステム用入出カシステム。 ｅ、各デバイスコントローラ内にストレス応答バッファ
手段を設けたことを特徴とする特許請求の範囲第１項記
載のマルチプロセッサシステム用人出カシステム。 ｌａ ホールドオフ深度手段を設けて、各入出力チャ
ネルの切断後、次の再接続リクエストを行う前に、ある
時間待機させることにより低優先度装置の入出力チャネ
ルへのアクセスを可能にし、低優先度装置がオーバーラ
ンすることのないようにしたことを特徴とする特許請求
の範囲第９項記載のマルチプロセッサシステム用人出カ
システム。 ＩＬ 該バッファにスレショールド深度手段を設け、
再接続リクエストを行った後、デバイスコントローラが
オーバーランする前にある時間周期の間デバイスコン上
ローラを待機させることにより、高優先度装置の人出力
チャネルへのアクセス可能にしたことを特徴とする特許
請求の範囲第１０項記載のマルチプロセッサシステム用
入出カシステム。− １！ デバイスコントローラが入出力チャネル手段に
対して再接続リクエストを行うホールドオフ深度を変化
させるためのストレス変化手段を具えたことを特徴とす
る特許請求の範囲第１１項記載のマルチプロセッサシス
テム用入出カシステム。 ｌ＆ バッファ深度をスレショールド深度とホールドオ
フ深度の和に等しくなるようにしたことを特徴とする特
許請求の範囲第１２項記載のマルチプロセッサシステム
用入出カシステム０ １４ 非同期的に発生する可能性のある複数の装置リ
クエスト信号から、所定の優先順位計画表にもとづき特
定のデバイスコントローラを選択するための優先度手段
を具え、ｉ優先度手段にマルチビットデータ母線を使用
した入出力チャネル手段とデバイスコレトローラ間のス
ターポーリング接続ならびに該デバイスコントローラを
複数の群に分割するためのランクライン手段を設けたこ
と、前記各群内に相対的優先順位を割当てるとともに、
各群内のデバイスコントローラ間にも優先度を割当てる
ようにし、さらに、各群内でどのデバイスコントローラ
が最も高い優先度を有するかを決定するための優先度決
定レジスタと、再接続リクエストを行う最高優先度デバ
イスコント四−２を入出力チャネル手段に接続するため
の選択手段とを具えるようにしたことを特徴とする特許
請求の範囲第１項記載のマルチプロセッサシステム用入
出カシステム。 １４ 各プロセッサモジュールのメモリー内に入出力
制御テーブルを含み、さらに当該プロセッサモジュール
の人出カチャネル手段に接続した各装置に対して、メモ
リー内のバッファ記憶域と転送すべき残りのバイトカウ
ント長を規定するためのエントリーを含むことを特徴と
する特許請求の範囲第１項記載のマルチプロセッサシス
テム用人出方システム。 １１１ 人出力制御テーブル内の力刺ントヮードが零
の場合、デバイスコントローラによる再接続リクエ不ト
に応じて該人出カチャネル手段を直ちに灯切り状態に進
め、故障中の装置により過度の書込みが行われないよう
メモリーを保護するようにしたことを特徴とする特許□
請求の範囲第１５項記載のマルチプロセッサシステム用
入出カシステム。 １７ 各エントリー内に、複数個の番号を付した誤り
の任意の１つを表示するようセツシ可能な複数のビット
を含む誤り欄を設けたこと、Ｓ任意の誤りが発生した際
、直ちに入出力チャネル手段を打切り状態に進めるよう
形成したことを特徴とする特許請求の範囲第１５項記載
のマルチプロセッサシステム用入出カシステム０ １＆ 各エントリー内に、メモリー内のバッファ記憶域
を書込みのできない読取り専用に規定するようセット可
能な欄を設け、デバイスコントローラの障害からメモリ
ーを保護するようにしたことを特徴とする特許請求の範
囲第１５項記載のマルチプロセッサシステム用入出カシ
ステム。 １９、 周辺装置がプロセッサモジュール内のそれ自
身のバッファ記憶域に影響を与えることを防止するため
の保護手段を具えたことを特徴とする特許請求の範囲第
１項記載のマルチプロセッサシステム用入出カシステム
。 ！α 該保護手段はプロセッサモジュールメモリーから
の読取専用動作を可能にし、プロセッサモジュールメモ
リーへの書込み動作を阻止するための保護ビットを有す
ることを特徴とする特許請求の範囲第１９項記載のマル
チプロセッサシステム用入出カシステムＯ Ｓｔ 各プロセッサモジュールは、当該プロセッサモ
ジュールのメモリー内に当該プロセッサモジュールに接
続したすべての装置に対するそれ自体の入出力制御テー
ブル手段を有し、任意のデバイスコントローｉ内の単一
１１［害により当該特定デバイスコントリーラに接続さ
れた任意のプロセッサモジュールのメモリー・がそこな
われることのないようにしたことを特徴とする特許請求
の範囲第８項記載のマルチプロセッサシステム用入出カ
システム０話 プロセッサモジュールおよびデバイスコ
ントルーラと関連して作動し、これらに電力を供給する
ための複数個の個別分離電源手段を具工、単一電源手段
の障害によりマルチプロセッサシステムを停止させるこ
とのないよう構成したことを特徴とする特許請求の範囲
第１項記載のマルチプロセッサシステム用入出カシステ
ム。 ２＆ 複数の個別電源を配置して、プロセッサモジュー
ルおよび複数ボートデバイスコントローラと関連して作
動させるようにし、マルチプロセッサシステムの残りの
部分のａｍ続作動に影響を与えないで、任意の個別プロ
セッサモジュールまたはデバイスコントローラを電源オ
フ状態とすることができ、マルチプロセッサシステムの
残りの部分をオンラインで作動させながら、任意の個別
プロセッサモジュールまたはデバイスコントローラの電
源ラミ下（ダウン）させて当該プロセッサモジュ−ルま
たはデバイスコントローラに関しオンライン保守を行い
うるよう形成したことを特徴とする特許請求の範囲第２
２項記載のマルチプロセッサシステム用入出カシステム
。 ハ複数の個別電源を各デバイスコントローラと関連して
作動させ、１デノ（イスコントローラに関連する１電源
が低下（ダウン）した場合、他の電源がこれＧこ代るよ
うにし、当該デバイスコントローラの損失を防止するよ
うにしたことを特徴とする特許請求の範囲第２２項記載
のマルチプロセッサシステム用入出カシステム。 北各デバイスコントローラに２つの電ｉヲに続シ、各電
源からデバイスコントローラに常時電源が供給されるよ
う形成したダイオードスイッチ手段を具えんこと、一方
の電源に障害が生じた場合は、他の電源から全電力をデ
バイスコントローラに供給するようにし、デバイスコン
トローラに対して電力の中断を生じさせないよう形成し
たことを特徴とする特許請求の範囲第２４項記載のマル
チプロセッサシステム用入出カシステム。 北 電源のターンオンまたはターンオフ時におけるデバ
イスコントローラの作動を規定するための電源オン回路
手段を具え、入出力母線を誤った信号から保護するとと
もに、オンライン保守およびシステムの品質向上を可能
にす°るよう形成したことを特徴とする特許請求＋７３
範囲第２３ 項記載のマルチプロセッサシステム用入出
カシステム。 ２７、 各ボート部に入出力母線を駆動するためのイ
ンターフェース装置を設けたこと、関連の１電源の障害
時またはターンオフ時の間、該電源オン回路を該インタ
ーフェース装置とともに作動させて、該インターフェー
ス装置が電気的に入出力母線を駆動しなし讐ようにし、
かくして１電源の障害時またはターンオフ時に１デバイ
スコントローラにより入出力母線が影響をうけることの
ないようにしたことを特徴とする特許請求の範囲第２６
項記載のマルチプロセッサシステム用入出カシステム。 Ｓ＆ 個別プロセッサモジュールを並列処理可能１に相
互接続した形式のマルチプロセッサシステム用配電シス
テムにおいて、 複数個の個別プロセッサモジュールと、複数のプロセッ
サモジュールおよヒ複数の周辺装置間におけるデータの
転送を制御するタメのａｔ個のデバイスコンドローラド
、各デバイスコントローラ内に設けた複数ボート部ト、
異なるプロセッサモジュールによるアクセスを可能とす
るため、各デバイスコントローラを接続するための複数
個の入出力母線と、 マルチプロセッサシステムの一部に対し単一電源障害が
生じた場合でも、マルチプロセッサシステムの残りの部
分を無停止で作動させるよう形成した配電手段とを含み
、 該配電手段は、各プロセッサモジュールに対する個別電
源と、複数の個別電源を各デバイうコントローラに接続
するための接続手段とを倉み、任意のデバイスコントロ
ーラに接１した電源の１つに障害を生−じた場合、残り
の個別電源から各デバイスコントローラに対して電力を
供、給しうるよう形成したことを特徴とするマルチプロ
セッサシステム用配電シ・ステム。 ２９、 電源レベルをある許容限度内に設定し、かつ
、次の４つの状態、すなわち、電源オフ状態、電源オフ
からオンに進む状態、電源オン状態、および電源オンか
らオフに進む状態で機能するよう形成した電源オン回路
手段を具えたことを特徴とする特許請求の範囲第２８項
記載のマルチプロセッサシステム用配電システム。 ８０、 すべてのプロセッサモジュールを相互接続す
るプロセッサ間母線を具えたこと、各中央処理ユニット
および各デバイスコントローラ内に電源オン回路手段を
配・置したことを特徴とする特許請求の範囲第２９項記
載のマルチプロセッサシステム用配電システム。 ８Ｌ 論理電源が変化したとき、該電源オン回路手段
から信号を発生し、この信号により関連のプロセッサモ
ジュールまたはデバイスコン）ｐ−ラに供給する電源レ
ベルを設定するようにしたこと、電源オン状態が正しい
論理作動を保証する許容限度内Ｇこない場合、該信号出
力を使用して該電源オン回路の存在するプロセッサモジ
ュールまたはデバイスコントローラの適当なインターフ
ェース信号を直ちに不能とするようにしたことを特徴と
する特許請求の範囲第２９項記載のマルチプロセッサシ
ス、テム用配電システム。 ３ａ マルチプロセッサシステム内のすべての相互通
信母線を駆動するインターフェース回路を該電源オン回
路手段により制御するようにしたことを特徴とする特許
請求の範囲第２８項記載のマルチプロセッサシステム用
配電システム０゛ 録 すべでのプロセッサモジュールを相互接続する第２
プロセッサ間母線を具えたこと、電源オン回路手段をプ
ロセッサ間母線、複数ポートデバイスコントローラおよ
び関連の入出力母線により与えられる多重径路システム
と共同作動させ、１プロセツサモジユールまたは複数ボ
ートデバイスコントローラ用の１電源に障害があっても
、前記の任意の径路上にある他の任意のプロセッサモジ
ュールまたはデュアルボートデバイスコ°ントローラに
影響を与えないような作動モードを与えるようにしたこ
とを特徴とする特許請求の範囲第８２項記載のマルチプ
ロセッサシステム用配電システム。 詠 該接続手段は、複数の関連電源が作動しているとき
は、当該関連電源からデバイスコントローラに電力を供
給し、前記電源のうち１つが障害を生じたときは、残り
の電源からデバイスコントローラに電力を供給するよう
にし、しかも切換時において脈動または中断を生じない
よう形成したダイオードスイッチ配置を具え、デバイス
コントローラの作動を中断させないようにしたことを特
徴とする特許請求の範囲第２８項記載のマルチプロセッ
サシステム用配電システム。 ８翫 特定のラインを特定の電源に接続するための複数
のラインを含む電源母線により該個別電源を相互に接続
するようにし、さらに、各デバイスコントローラに隣接
して該電源母線上に複数個のタップを設け、電源母線内
の関連するタップと容易に接続する方法で、選択した複
数個の任意の電源にデバイスコントローラを接続するよ
うにしたことを特徴とする特許請求の範囲第２８項記載
のマルチプロセッサ・システム用配電システム。 ８ａ マルチプロセッサシステムのプロセッサモジュ
ール用メモリーシステムにおいて、該プロセッサモジュ
ールは中央処理ユニットおよびメモリーシステムを含み
、該メモリーシステムはプロセッサモジュール内の物理
的主メモリーと、すべての論理的アドレスを物理的アド
レスに翻訳するためのマツプ手段とを含み、すべての中
央処理命令をして、４つの論理アドレス記憶域、すなわ
ち、ユーザーデータ、システムデータ、ユーザーコード
およびシステムコード記憶域を取扱いうるようにし、か
つ、プログラマ−をして実際の物理的アドレスならびに
付属の物理的メモリーの量に聞知させるを要せずして、
完全に論理的アドレスペースで４つの論理アドレス記憶
域内にプログラムを書かせうるようにしたことを特徴と
するマルチプロセッサシステムのプロセッサモジュール
用メモリーシステム。 ８７ 物理的メモリーを番号を付したページに分割し
、４つの論理的アドレスに対応して該マツプ手段にシス
テムデータマツプ、システムコードマツプ、ユーザーデ
ータマツプおよびユーザーコードマツプの４つのマツプ
部ヲ設け、さらに、各マツプエントリーにより論理的ペ
ージと物理アドレスとの間に連絡を設定するようにした
ことを特徴とする特許請求の１１１１第８６項記載のマ
ルチプロセッサシステムのプロセッサモジュール用メモ
リーシステムＯ Ｓａ マツプ付きメモリーを与えるための該マツ゛１
プ手段は、さらに特定ユーザー用として有効なマツプを
当該ユーザーのプログラムおよびデータに対してのみア
クセス可能として、１ユーザーカ他のユーザーのプログ
ラムまたはデータページに書込むことを防止し、保護レ
ジスタを設けるを要せずして１ユーザーが他のユーザー
のプログラムを破壊することのないよう保護することに
より、マルチプルグラミング環境下にある複数のユーザ
ー間に保護を与えるようにしたことを特徴とする特許請
求の範囲第８７項記載のマルチプロセラサシ１ステムの
プロセッサモジュール用メモリーシステム。 ８９、 該マツプ手段は、ある時間周期にわたる所定
論理ページ使用のヒストグラムを与える基５単ビツト手
段を含み、当該論理ページが最近において使用されたか
どうかどうかを示し、したがって、当該所定論理ページ
が現に使用されているかどうかを表示するようにしたこ
とを特徴とする特許請求の範囲第１７項記Ｉ！ｌ。 のマルチプロセッサシステムのプロセッサモジュール用
メモリーシステム。 ４α マツプエントリー内のハードウェアビット番こ使
用経歴の基準を保持するようにし、かつ、マツプエント
リーをエージ（古く）するラフ１゛トウエア命令により
周期的に更新されるよう該基準ビット手段を構成したこ
とを特徴とする特許請求の範囲第３９項記載のマルチプ
ロセッサシステムのプロセッサモジュール用メモリーシ
ステム。 鶴 該基準ビット手段は、所定ページ用のマツプエント
リー内に複数の基準ビットを有するほか、前記ビットの
内容をシフトさせ、エージマツプ命令に応じてマツプエ
ントリーの基準ヒストリーを与えるためのファームウェ
ア手段を有することを特徴とする特許請求の範囲第４０
項記載のマルチプロセッサシステムのブシセツサモジュ
ール用メモリーシステム。 社 オペレーティングシステムとともに作動し、中央処
理ユニットおよび入出力チャネル手段のメモリーへのア
クセスが行われる際、自動的に基準ピッＦ情報を保持す
るためのメモリー制御論理部を頁えたことを特徴とする
特許請求の範囲第３９項記載のマルチプロセッサシステ
ムのプロセッサモジュール用メモリーシステム〇 仏 マツプと関連してオペレーティングシステムにより
使用されるようにした次ゐ命令、すなわち、マツプエン
トリーにデータを挿入し、マツプエントリーアドレスお
よび挿入すべきデータをパラメータとして要求するため
のセットマツプエントリー命令と、マツフェントリーを
読取り、マツプエントリーアドレスをパラメータとして
要求するためのリードマツプ゛エントリー命令と、マツ
プエントリー、の基準ヒストリー欄を１位置だけ右にシ
フトさせるためのエージマツ゛プエントリー命令とを含
むことを特徴とする特許請求の範囲第４２項記載のマル
チプロセッサシステムのプロセッサモジュール用メモリ
ーシステム。 ４４ 人出力チャネルによるメモリーとの間のデータ
転送をシステムデータマツプを介して行うようにしたこ
とを特徴とする特許請求の範囲第３６項記載のマルチプ
ロセッサシステムのプロセッサモジュール用メモリーシ
ステム。 ４五 該マツプ部は、予−ザーデータマップ、システム
データマツプ、ユーザーフードマツプおよびシステムコ
ードマツプを含み、さらに、アドレスセレクタおよびマ
ツプ出力ラッチ回路を具えたことを特徴とする特許請求
の範囲＃１８６項記載のマルチプロセッサシステムのプ
ロセッサモジュール用メモリーシステム〇値 物理的メ
モリーを番号を付した複数のページに分割し、各マツプ
にマツプ内で参照される各論理的ページに対する個別の
マツフェントリーヲ設ケ、さらに、各マツプエントリー
に物理的ページ番号欄、基準ヒス） ＩＪ−欄、基準ヒ
ストリービット欄、ダーティビット欄およびアブセント
ビット欄を設けたことを特徴とする特許請求の範囲第３
６項記載のマルチプロセッサシステムのプロセッサモジ
ュール用メモリーシステム。 ４７、個別プロセッサモジュールを並列処理可能に相互
接続した形式のマルチプロセッサシステム用プロセッサ
モジュールにおいて、プロセッサクロックを有する中央
Ｌ［ユニットと、メモリーと、 任意のプロセッサクロックと非同期の母線クロックで作
動するプロセッサ間母線間において特定プロセッサモジ
ュールをマルチプロセッサシステム内の他の任意のプロ
セッサモジュールに接続するためのプロセッサ間制御ｌ
ｌ′手段とを含み、 該プロセッサ間制御手段に該プロセッサ間母線と該プロ
セッサメモリー間においてデータを一時記憶させるため
のキュ一手段を設け、該キュ一手段に、母線クロックと
同期して作動する第１論理状態マシンと、プロセッサク
ロックと同期して作動する第２論理状態マシンとを設け
るようにし、 さらに、該第１および第２論理状態マシンと関連して作
動し、状態マシンの１つのある９ゝ転移を他の状態マシ
ンの状態により同期（修飾）させることにより、転送中
昏こおけるデータの喪失あるいは転送シーケンスの状態
昏こ関する情報の喪失を伴うことなく、プロセッサ間母
線を母線クロック速度で作動させ、プロセッサモジュー
ルの中央処理ユニットおよびメモリーをプロセッサクロ
ック速度で作動すせうるようにするためのインターロッ
ク手段を具えたことを特徴とするマルチプロセッサシス
テム用プロセッサモジュール。 ４＆ 第１論理マシンおよび第２論理マシンをそれぞれ
第１クロツクおよび第２クロツクと同期して作動させ、
２つのクロックの相対的同期に関係なく論理マシンの固
定イベント状態シーケンスの発生を保証するような形式
の論理において同期境界間に完全なインターロックを生
せしめる方法において、 各イベントを調査して２つのクロックの一′方または他
方と同期した信号を生成させるステップと、 相対的同期に無関係とするため、該信号に応じて２つの
論理マシン間にインターロックを生ぜしめるステップと
を含むことを特徴とするインターロック生成方法。 ４９、 伝送される各データワードに関して対のプロ
セッサモジュール間における肯定応答を当てにすること
なく、時間同期ベースで１プロセツサモジユールとプロ
セッサモジュールの他の１つとの間に送受信機対を設定
しうるようにするため、マルチモジュール通信径路によ
り複数のプロセッサモジュールを相互接続する方法にお
いて、 すべてのプロセッサモジュールをマルチモジュール通信
径路により接続し、 母線コントローラにより該マルチモジュール通信径路を
制御し、 各プロセッサモジュールの部分を母線コントローラーに
より与えられる母線クロックと同期させる同期母線とし
て母線を作動させ、マルチワードパケット状にメツセー
ジを伝送し、 母線上にメツセージを送信しうる状態のプロセッサモジ
ュールを決定するため、デマンドベースでプロセッサモ
ジュールをポーリングし、 １送受信機対を設定するため、プロセッサ間母線を介し
て伝送を要求するプロセッサモジュールの優先順位を決
定し、 受信プロセッサモジュールの受信能力を設定し、次いで
、パケットの送信に対してパケットそれ自体の長さに丁
度一致する母線時間を割当てるプロトコールにより送受
信機径路を設定し、 次いで、母線コントローラをそのアイドル状態（非作動
状態）、または要求に応じてポーリング状態に解放する
各ステップを含むことを特徴とするマルチモジュール通
信径路により複数のプロセッサモジュールを相互に接続
する方法。 １５０、 送信プロセッサモジュールにより対象とす
る受信プロセッサモジュールを規定し、かつ、パケット
を送出する前に受信プロセッサモジュールの受信可状態
を検出するステップを含むことを特徴とする特許請求の
範囲第４９項記載のマルチモジュール通信径路により複
数′のプロセッサモジュールを相互に接続する方法。 ５を各プロセッサモジュールは当該７’ ｏ セツ’？
モジュールから母線コントローラに伸張する個別の選択
ラインを有し、さらに、母線を介してのデータの転送を
準備するため個別の選択ラインを介して選択信号を分配
し、プロセッサモジュールの送受信機対と、母線を介し
て送受信機間に情報を転送するためのタームフレームを
設定するとともに、選択されたプ・ロセツサモジュール
と同時に他のプロセッサモジュールが母線を介して伝送
を行うことを排除するようにするステップを含むことを
特徴とする特許請求の範囲第５０項記載のマルチモジュ
ール通信径路により複数のプロセラ１゛。 サモジュールを相互に接続する方法０ 多ビツトデータ母線を含む入出力チャネルに複数のデバ
イスコントローラを接続し、各デバイスコントローラを
して、他のデバイスコントローラよりの再接続または割
込リクエスト信号の主張と同時に、入出力チャネルへ・
の再接続または割込リクエスト信号を主張させうるよう
形成したマルチプロセッサシステム内で所定の優先順位
計画表により、各デバイスコントローラをプ四セッサモ
ジュールの入出力チャネルに接続する方法において、各
デバイスコントルーラを独立ｔて入出力チャネルに接続
し、任意の数のデバイスコントローラが障害を起し、ま
たは電源オフ状態となっても他のデバイスコントローラ
のポーリングに影響を与えないようにするため、スター
ポーリング接続によりデバイスコントローラを入出力チ
ャネルに接続するようにし、どのデバイスコントローラ
が入出力チャネルに対するリクエストを実際に主張して
いるかを決定し、 リクエストを主張しているデバイスコント１ｐ−ラが最
も高い優先度のデバイスコントローラであるかどうかを
決定し、 入出力チャネルにより所定の優先順位計画に応じて特定
のデバイスコントローラを選択し、 入出力チャネルと選択したデバイスコントローラ間にお
いてデータの転送を行い、データ転送の終了時に選択さ
れたデバイスコントローラを切離す各ステップを含むこ
とパを特徴とするデバイスコントローラを入出力チャネ
ルに接続する方法。 ６＆ 入出力チャネルは各デバイスコントローラ用の単
一ビットを有し、データ母線と関連作動して特定デバイ
スコントローラを選択するための優先度決定レジスタを
具えたこと、要求中のリクエストを有する各デバイスコ
ントローラによりデータ母線上の１ビット信号を主張さ
せ該優先度決定レジスタによりデータ母線上のビットの
優先度を決定するステップを含むことを特徴とする特許
請求の範囲第５２項記ｔ２のデバイスコントローラを入
出力チャネルに接続する方法。 ５４ 各デバイスコントローラは１つのボート部を有
し、各ボート部はそれがセットされた際該ボート部を作
動させて入出力チャネルを該ボート部に指向させるコマ
ンドに応答させるための選択ビットを有すること、１デ
バイスコントローラのボート部の選択ビットをセットす
る優先度決定レジスタの出力ビットをデータ母線上にア
サートバックするステップと、選択されなかったデバイ
スコントローラ内のボート部のすべての選択ビットをク
リアするステップとを含むことを特徴とする特許請求の
範１！第５３項記載のデバイスコントローラ＋５を入出
力チャネルに接続する方法。 ５＆ 各ボート部は、デバイスコントローラがそのボー
ト部を介して入出力チャネルに情報を伝送することを防
止するためのイネーブルビットを有するようにしたこと
、デバイスコントローラが同一人出力チャネルに接続し
た他１のデバイス・コントローラの作動に影響を与える
ような行動を起したとき、１ボ一ト部のイネーブルビッ
トをリセットするようにするステップを含むことを特徴
とする特許請求の範［第５４項記載のデバイスコントロ
ーラを入出力チャネルに接続する方法。 ＨＬ ランクライン手段を使用してマルチビットデー
タ母線により収納可能なデバイスコントローラの数を増
加させるようにするステップを含み、デバイスコントロ
ーラの優先度をランク内のランクと優先度の双方により
決定するようにしたことを特徴とする特許請求の範囲第
５４項記載のデバイスコントローラを入出力チャネルに
接続する方法。 ｓｙ、各デバイスコントローラ内にストレス応答マルチ
ワードバッファを配置するようにするステップを含むこ
とを特徴とする特許請求の範囲第５２項記載のデバイス
コントローラを入出力チャネルに接続する方法。 ５＆ 入出力チャネルとデバイスコントローラ間に可変
長のデータバーストを転送し、該可変長データバースト
を他のデバイスコントローラよりのバーストと時分割多
重化するような形式のバースト多重入出カシステム用ス
トレス応答バッファにおいて、 入出力チャネルよりのデータおよびデバイスコントロー
ラに接続した周辺装置よりのデータを受信し、一時記憶
するためのバッファメモリ一手段と、 バッファ上に置かれるストレスの度合いを追跡し続ける
論理手段を含み、ストレスがある所定値を通過する際、
入出力チャネルに再接続リクエストおよび切離しリクエ
ストを行わせるよう形成したバッファ制御論理手段と、
デバイスコントリーラが入出力チャネルに再接続リクエ
ストを行うストレスの値を変化させるためのストレス変
化手段とを具えたことを特徴とするバースト多重入出カ
システム用ストレス応答バッファ装置。 鐘 各入出力チャネルの切断後、次に再接続リクエスト
を行う前に、バッファ上のストレスがある所定値に達す
るまで待機させるためのホールドオフ深度手段を具え、
低優先度装置をオーバーランさせることなく入出力チャ
ネルにアクセスさせうるようにしたことを特徴とする特
許請求の範囲第５８項記載のバースト多重入出カシステ
ム用ストレス応答バッファ装置。 ６ａ 該バッファは、再接続リクエストを行った）、
１後、デバイスコントローラがオーバーランする前にあ
る時間周期の間デバイスコントローラを待機させるため
のスレショールド深度手段を具え、高優先度装置の入出
力チャネルへのアクセスを可能にしたことを特徴とする
特許請求の範囲第５９項記載のバースト多重入出カシス
テム用ストレス応答バッファ装置。 ６１ バッファ深度をスレショールド深度とホールド
オフ深度の和としたことを特徴とする特許請求の範囲第
６０項記載のバースト多重大出力システム用ストレス応
答バッファ装置。 ６ａ 該ストレス変化手段は、デバイスコントローラ
が入出力チャネル手段に再接続リクエストを行うホール
ドオフ深度を変化させる機能を有し、入出力チャネルに
接続したデバイスコントローラを優先度の順序に配列し
て、各装置をオーバーランさせない程度の頻度で入出力
チャネルにアクセスさせるとともに、同一人出力チャネ
ルに接続された他のデバイスコントローラをオーバーラ
ンさせないようにしたことを特徴とする特許請求の範囲
第６０項記載のバースト多重入出カシステム用ストレス
応答バッファ装置。 ６＆ それぞれ１つの中央処理ユニット、メモリーおよ
び入出力チャネルを含む少なくとも１つのプロセッサモ
ジュールと、 該プロセッサモジュールおよび周辺装置間におけるデー
タ転送を制御するためのデ／ぐイスコントローラと、 該デバイスコントローラ内に設けたボート部と、 該プロセッサモジュールの入出力チャネルを該デバイス
コントローラのポート部に接続するための入出力母線と
、 該デバイスコントローラの任意の部分の障害に応じて当
該ボート部が入出力母線上に任意の信号を置くことを動
的に防止するため該ボート部内に配置したイネーブルラ
ッチ回路とを含むことを特徴とするプロセッサモジュー
ル用入出カシステム。 ６４ それぞれ１つの中央処理ユニット、メモリ１−
および入出力チャネルを含む少なくとも１つのプロセッ
サモジュールと、 該プロセッサモジュールおよび周辺装置間におけるデー
タ転送を制御するためのデバイスコントローラと、 該デバイスコントローラ内に設けたボート部と、 該プロセッサモジュールの入出力チャネルを該デバイス
コントローラのボート部に接続・するための入出力母線
と、 ボート部のレジスタにデータがゲートされる前に始まる
パリティを検査し、前記レジスタ内にデータが一時記憶
された後の時間周期の間、パリティチェックを続け、か
くして縁１゛部上でなくウィンドー（窓）部の間におい
てノぜリテイチｆツクを行うようにし、レジスタ内にデ
ータが受容されている間にデータラインが変化プロセス
にないようにしたことを特徴とするプロセッサモジュー
ル用入出カシステム。 ６服 それぞれ１つの中央処理ユニット、メモリーお
よび入出力チャネルを含む少なくとも１つのプロセッサ
モジュールと、 該プロセッサモジュールおよび周辺装置間におけるデー
タの転送を制御するための複数。 個のデバイスコントローラと、 前記各デバイスコントローラ内に設けたボート部と、 該プロセッサモジュールの入出力チャネルを各デバイス
コントローラのボート部に接続するための入出力母線と
、 非同期モードで発生する複数の装置リクエスト信号の中
から、あらかじめ定めた優先順位計画表に応じて、特定
のデバイスコントローラを選択するための優先度手段と
を具え、さらに、該優先度手段は、マルチピットデータ
母線を使用した入出力チャネル、デバイスコントローラ
間のスターポーリング接続と、該デバイスコントローラ
を複数の群に分割し、これらの群間に相対的優先度を割
当てるごともに、各群内のデバイスコントローラ間にも
相対的優先度を割当てるためのランクライン手段と、各
群内でどのデバイスコントローラが最も高い優先度を有
するかを決定するための優先度決定レジスタと、最高優
先度を有するデバイスコントローラを入出力チャネル手
段に接続して再接続リクエストを行わせるための選択手
段とを具えたことを特徴とするプロセッサモジュール用
入出カシステム。 ６ａ 電源レベルが特定限度内に・ない期間中、共通
母線上の論理モジュールを耽知の状態に保持するための
電源インターロックシステムにおいて、 複数個の論理モジュールと、 該各モジュールに接続した共通母線と、該論理モジュー
ルに電力を供給する電源手段と、該電源手段により当該
モジュールに供給される電源が特定限度内にないことを
検出するため、各モジュール内に配置した電源レベル検
出手段とを具え、 各論理モジュールに、１つの状態がオフの非作動状態で
、残りの状態が情報を含むような８状態論理部を設ける
ようにしたこと、該電源レベル検出手段をして前記３状
態論理部・と共同作動させ、電源レベルが特定限度内か
ら特定限度外に転移する期間と電源レベルが特定の限度
からはずれるすべての時間の２つの場合に、該３状態論
理部を不作動状態に保持するようにしたことを特徴とす
る電源インターロックシステム。 ６ｉ 該８状態論理部を共通母線に直接インターフェ
ースさせ、任意の論理モジュールから電源を取ｉいたと
きも共通母線を作動状態（こ保持するようにしたことを
特徴とする特許請求の範囲第６６項記載の電源インター
ロンクシ１ステム。 ６＆ 個別プロセッサモジュールを並列処理可能に相互
接Ｍした形式のマルチプロセッサシステムにおいて、 複数個の個別プロセッサモジュールと、プロセッサモジ
ュールを入出カシステムおよびメモリーシステムから分
離したプロセッサモジュール間通信に指向させるための
１プロセッサ間母線を含むプロセッサ間母線手段とを具
え、 該各プロセッサモジュールに、中央処理−ユニットなら
びに他のプロセッサモジュールとの通信のためプロセッ
サモジュールをプロセッサ間母線に接続するためのプロ
セッサ間制御手段を設けるようにし、 さらに、該プロセッサ間母線および各プロセッサ間制御
手段と関連して作動し、プロセッサ間母線を介しての２
プロセツサモジユ一ル間におけるデータ転送の優先順位
を決定し、かつ、プロセッサ間母線を介しての伝送を制
御御するための母線コントローラ手段を具え、また、前
記各プロセッサモジュールに、１またはそれ以上のデバ
イスコントローラにプロセッサモジュールを接続するた
めの入出力チャネル手段を設けるようにし、 さらに、複数個の周辺装置と、 該プロセッサモジュールおよび該周辺装置間におけるデ
ータの転送を制御するための複数個のデバイスコントロ
ーラと、 各デバイスコントローラに設けた複数のポ。 −ト部と、複数の異なるプロセッサモジュールによるア
クセスのため各デバイスコントローラを接続する複数の
入出力母線とを具えるようにしたこと、 入出力資源（リゾース）がプロセスを実行中のプロセッ
サモジュールにより制御され、もしくはそれに接続され
ているかどうかに関係なく、プロセッサ間母線を介しで
当該入出力資源（リゾース）を制御するプロセッサモジ
ュールに対してリクエストを行うプロセスにより、任意
のプロセッサモジュール内で進行中の各プロセスをシス
テム内の任意の入出カリシースにアクセスさせることが
できるようにしたことを特徴とするマルチプロセッサシ
ステム。 ６９、 第２プロセッサ間母線を具えたこと、当該プ
ロセスが該リゾース（資源）に対して少なくとも１つの
径路を有する限り、他の任意のプロセスにより見られた
際の該径路のステータスに関係なく、任意のプロセスを
任意の他のシステム資源に到達させうるようにしたこと
を特徴とする特許請求の範囲第６８項記載のマルチプロ
セッサシステム。 ７Ｇ、 マルチプロセッサシステムの一部に対する単
一電源に障害を生じた場合でも、マルチプ・・ロセツサ
システムの残りの部分を無停止作動させるよう形成した
配電手段を具え、該配電手段に、各プロセッサモジュー
ル用の個別電源と、複数の個別電源を各デバイスコント
ローラに接続し、任意のデバイスコントローラ１に接続
した電源の１つが障害を起した際、残りの他の個別電源
から各デバイスコントローラに電源を供給するようにす
るための接続手段とを設け、かくして、１プロセツサモ
ジユールに関連して作動する電源を低下（ダウゾ゛）さ
せ、マルチプロセッサシステムの残りの部。 分をオンラインで作動させながら、電源オフ状態で当該
プロセッサモジュールに関しオンライン保守を行いうる
よう形成したことを特徴とする特許、請求の範囲第６９
項記載のマル。 チプロセッサシステム。 ７Ｌ 付随している母線コントローラより供給される
母線クロックを有するプロセッサ間母線を通じて信号お
よびデータを伝送する個別プロセッサモジュールを有す
るマルチプロセッサシステムのプロセッサモジュールに
おいて、母線クロックとは独立しているプロセッサクロ
ックを有する中央処理ユニットと、当該モジュールに対
する指令およびデータを含むメモリーと、 プロセッサモジュールをプロセッサ間母線に接続するプ
ロセッサ間制御手段とを具え、前記プロセッサ間制御手
段はプロセッサ間母線とプロセッサメモリー間でデータ
を蓄積転送するバッファ手段と、このバッファ手段に対
する充填およびその空きを制御するバッファ制御手段を
有し、 該バッファ制御手段は母線クロックと同期して動作する
第１論理手段と、プロセッサクロックと同期して動作す
る第２論理手段とを有し、 さらに第１論理手段に附属し、第２論理手段の状態を受
信し、第１論理手段の特定のイネーブル状態の変化に応
答する第１インタロック手段と、 第２論理手段に附属し、第１論理手段の状態を受信し、
第２論理手段の特定のイネーブル状態の変化に応答する
第２インタロック手段を有し、プロセッサ間母線が母線
クロックと同期して動作し、またプロセッサモジュール
の中央処理ユニットとメモリーがプロセッサクロックと
同期して動作し、これによって転送すべきデータの損失
または二重化を無くし、また転送順番の状態に関する情
報の損失を無くすようにしたことを特徴とするプロセッ
サモジュール。 ７え 複式モジュール通信路によって複数個のプロセッ
サモジュールを相互接続し、送信準備の完了している１
個のプロセッサモジュールが他の受信準備が完了してい
る１個のプロセッサモジュールとの間に送受信路を形成
し、これら両プロセッサモジュール対間に握手的応答関
係なしに各データワードの転送を確保する方法において
、 すべてのプロセッサモジュールをマルチモジュール通信
路に接続すること、 母線コントローラによって、マルチモジュール通信路を
制御すること、 母線コントローラより生ずる母線クロックに各プロセッ
サモジュールの部分を同期させこの母線を同期母線とし
て動作させること、データをマルチワードパケットとし
て伝送すること、 プロセッサモジュールにデマンドペースでポーリングを
行−い、母線上にパケットの送出の準備の完了している
プロセッサモジュールを識別し、また所望の受信プロセ
ッサモジュールを識別すること、 この受信プロセッサモジュールに受信の準備が良いかを
質関し、パケットの長さに正確に等しい時間を当該パケ
ット伝送用として母線の時間を割当てること、 次で母線を釈放し、母線コントローラを空き状態とする
か、またさらに要求あるときは再びポーリング状態とす
る の各工程を具えてなることを特徴とする多数のプロセッ
サモジュールの接続方法。 ７ａ 所望の受信プロセッサモジュールを特定し、こ
の受信プロセッサモジュールがパケットの送信前に受信
準備ができているかを検出する特許請求の範囲第７２項
記載の方法。 １４ 各プロセッサモジュールは母線コント０−ラよ
りこのプロセッサモジュールに延びる個別選択線を有し
、この個別選択線を通じ選択信号を発生することを含み
、母線上にデータ伝送を生じさせ、プロセッサモジュー
ルの送受信対を形成し、この送受信対間に情報を伝送す
るため母線の時間フレームを決定し、選択したプロセッ
サモジュール以外の他のプロセッサ・でジュールが同時
に母線上に伝送することのないようにする特許請求の範
囲第７３項記載の方法。 ７ａ システム内の任意の単一素子が故障したときに
もシステムとしての動作を継続しうるように構成されて
いるマルチプロセッサシステムにおいて、 それぞれ中央処理ユニットとローカルメモリーを有する
多数の個別プロセッサモジュールと、 個別プロセッサモジュー、／Ｌ／間に信号およびデータ
の転送を行う複数個のプロセッサ間母線を含むプロセッ
サ間母線手段と、 各プロセッサモジュールに接続されている少くとも２個
のプロセッサ間母線とを有し、゛各プロセッサ間母線は
入出力システムとは分離して区別されており、またメモ
リ母線よりも分離しており、 またそれぞれ少くとも１個の周辺機器に接続するに適し
た複数個のデバイスコントロー１１ うと、 関連のプロセッサモジュールと１個以上のデバイスコン
トローラにそれぞれ接続されている複数個の入出力母線
とを具え、 各デバイスコントローラは附属している入出力゛母線に
よって少くとも２個のプロセッサモジュールにアタセス
を可能とし、 前記プロセッサモジュールはそれぞれ次のもの、すなわ
ち、 そのプロセッサモジュールのローカルメモリーよりデー
タを読出し、プロセッサ間母線に転送を行う読出し手段
と、 プロセッサ間母線より受信したデータを当該プロセッサ
モジュールの附属ローカルメモリー内の特定位置に書込
む書込み手段とを包含し、 ここにお”いて上記読出しおよび書込み手段は送信プリ
セッサモジュールのメモリーより受信プロ蕎ツサモジュ
ールのメモリーへのデータ転送を行い、また各プロセッ
サモジュールは互に他の・プロセッサモジュールに対し
バッファを有しており、さらにプロセッサ間母線よりの
入力データを受信プロセッサモジュールのメモリー内の
関連のバッファの特定の位置に指向させるための位置指
示手段を具えてなることを特徴とするマルチプロセッサ
システム。 ７ａ システム内の任意の単一素子が故障したときに
もシステムとしての動作を継続しうるように構成されて
いるマルチプロセッサシステムにおいて、 それぞれ中央処理ユニットとローカルメモリーを有する
多数の個別プロセッサモジュールと、 個別プロセッサモジュール間に信号およびデータの転送
を行う複数個のプロセッサ間母線を含むプロセッサ間母
線手段と、 各プロセッサモジュールに接続されている少くとも２個
のプロセッサ間母線とを有し、各プロセッサ間母線は入
出カシステムとは分離して区別されており、またメモリ
母線よりも分離していることを特徴とするマルチプロセ
ッサシステム。 ツ７ マルチプルビットデータ母線を有する入ｔＢ１カ
チャネルに複数個のデバイスが接続されており、各デバ
イスコントリーラは他のデバイスコントローラより再接
続またはインタラブド要求信号が発出されると同時に人
出カチャネルに対し再接続またはインタラブド要求信号
を発出し得るようにしたシステムであって、所定の優先
スキムによってプロセッサモジュールの入出力チャネル
に対しデバイスコントローラを接続する方法において、 当該デバイスコントローラを入出力チャネルに接続する
、 何れのデバイスコントローラが実際の入出力チャネル要
求を発出しているかを確める、゛要求を発出しているデ
バイスコントローラのうち最高優先度ものを識別する、
“所定の優先スキ基の人出カチャネルより特定の
デバイスコント胃−ラを選択する、この入出力チャネル
と選択したデバイスコントローラの間にデータ転送を行
う、 データ転送の終りにデバイスコントローラを切離す、 の各工程を特徴とする入出力チャネルとデバイスコント
ローラの接続方法。 ｔ＆ プロセッサの入出力システムであり、少くとも１
つのプロセッサモジュールを有し、該プロセッサモジュ
ールは中央処理ユニットと、メモリーと、人出カチャネ
ルを有し、この’７ｏセッサモジュールと周辺機器の間
ノデータ転送を制御する複数個のデバイスコントローラ
と、 各デバイスコントローラのボート部・と１プロセツサモ
ジユールの人出カチャネルを各デバイスコントローラの
ポート部に接続する入出力母線と、 所定の優先スキムにより非同期的に生ずる複数個のデバ
イス要求信号より特定のデバイスコントローラを選択す
る優先手段を有し、この優先手段はマルチビットデータ
母線を使用するデバイスコントローラ七人出方チャネル
間にスターポーリング接続を有することをｅｌｌとする
プロセッサの入出力システム。 ７９、 母線駆動回路を状態が判明するように′して
共通母線上に保持し、一方電力レベルは特定の制限を受
けないようにした′電力インターロックシステムにおい
て、 母線駆動回路を有する複数個の論理モジュールと、 各母線駆動回路に接続された共通母線と、論理モジュー
ルに電力を供給する電力供給手段と、 各モジュール内にあり、電力供給手段より当該モジュー
ルに供給される電力が特定の限界内にないことを検出す
る電力レベル検出手段と、 高インピーダンスの非作動状態と１つ以上の低インピー
ダンス状態を有する各母線の駆動回路とを具え、 前記電力レベル検出手段は母線駆動回路と協動し、非作
動状態の母線駆動回路を次の２つの瞬時に保持すること
、すなわち１つは電力レベルが特定の限度よりこの限度
外になる転移時と、他の１つは電力レベルが前記特定レ
ベル外にあるときは常時これを保持することを特徴とす
る電力インターロックシステム。 Ｓａ 母線駆動回路が直接共通母線に対しインタフェ
ースし、これにより任意の論理モジュールより電力を取
除いたとき共通母線が動作状態を維持するようにした特
許請求の範囲第７９項記載の電力インターロックシステ
ム。 ８Ｌ 各個別モジュールが他の任意の個別モジュール
に対し情報の送出またはこれよりの受信が可能であり１
情報を送出するモジュールは送信モジュールとして、ま
た情報を受信するモジュールは受信モジュールとして識
別可能な複数個の個別モジュールと、 母線コントローラ手段と、前記複数個の個別モジュール
のすべてに接続されこれらの間の通信を可能にするモジ
ュール間母線を含むモジュール間母線手段と、 前記送出モジュールに含まれ、前記送出モジュールが送
出用意を完了したとき前記モジュール間母線上に送出リ
クエスト′信号を送出するリクエスト手段と、 前記母線コン）ｏ−ラ手段に含まれ、前記送出リクエス
ト手段に応答して複数個の個別モジュールに対しポーリ
ングを行い、送出モジュールを識別するポーリング手段
と、−前記送出モジュールに含まれポーリングに応答し
て複数個の個別モジュールのうちの１つを受信モジュー
ルとして識別する識別信号を発生する識別手段と、 前記母線コントローラ手段に含まれ、前記識別信号に応
答し受信モジュールに対する質問を行い、当該受信モジ
ュールが転送情報の受信準備を完了しているかを定める
インテロゲージロン（質問）手段と１ 受信モジュール内にありインチ四ゲーション手段に応答
し、準備完了信号を送出して当該受信モジュールが情報
伝送を受信する準備が良いことを知らせる肯定手段と、 母線コントローラ手段に含まれ準備完了信号に応答し、
送出モジュールを能動化し受信モジュールに対し情報を
送出させる送出手段とを具えてなることを特徴とする、
マルチモジュールシステム。 ｓｉ ｗ数個のモジュールのうちの最初の１つがこれ
らＩＩ数個のキジ−ニールの他の任意のものと通信を可
能とする方法において、 当該モジュールが送出準備を完了したとき送出リクエス
トを発生する、 送出リクエストに応答し、前記複数個のモジュールのう
ちの少なくとも１つに対し順次ポーリングを行い、送出
準備の完了しているモジュールを検出する、 これらモジュールのうちの第２のものを受信モジュール
として識別、する、 受信モジュールに質問を行い受信モジュールが受信準備
が完了しているかを決定する。 送出モジュールを能動化し、受信モジュールに対し伝送
を行わせるの各工程を具えてなる伝送方法。
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