JPS5812608B2 - デンシケイサンキシステム - Google Patents

Description

【発明の詳細な説明】 この発明は、電子計算機システムの、特に多数のプロセ
ッサが主記憶を共用して動作する方式のいわゆるマルチ
プロセッサシステムに関するものである。

半導体技術の発達は、常に電子計算機技術へ多大の影響
をおよぼして来ていることは周知の通りであるが、特に
近年の大規模集積回路（ＬＳＩ）の実現は、従来の電子
計算機システムの設計思想に変革をもたらしつつある。

その一つは、従来の磁心記憶装置より、小型、高性能か
つ低価格の半導体メモリの実現であり、他の一つは、一
個から数個のチップで従来の超小型電子計算機（ミニコ
ンピュータ）の中央処理装置と同等の機能を持つＬＳＩ
プロセッサの実現である。

特に、半導体製造技術で製作される前記ＬＳＩプロセッ
サは、量産により、従来の多数の個別部品より組立てら
れた処理装置と比較して桁違いに低価格なものとなって
いるために、電子計算機システムの大巾な改善を可能に
する最も有力な原動力となる可能性を含んでいる。

しかしながら、上記ＬＳＩプロセッサは、主として製造
技術上の理由から、従来のミニコンピュータの中央処理
装置程度の機能と能力しか持たし得ないために、その応
用範囲には限界があった。

この限界の原因の一つは、ＬＳＩがＭＯＳ型あるいはこ
れに類似の型の半導体素子に限定されているために、処
理速度が比較的遅いことであり、他の原因はＬＳＩチッ
プ内のゲート数と、チップのピン数の制限のために比較
的簡単な論理機能しか持っていないことである。

このようなＬＳＩプロセッサを使って、従来の中、大型
電子計算機と同程度の能力を有するシステムを構成する
には、原理的には、多数のＬＳＩプロセッサをシステム
中に組み込み、並列処理を行なわせればよいわけである
が、実際にはこのような並列処理を行なうシステムにつ
いては設計上に未解決の問題があり、従来の電子計算機
システムを越える（性能）／（価格）のシステムは実現
困難であった。

上記未解決の問題とは、複数のＬＳＩプロセッサと記憶
装置との結合の問題である。

つまり、各ＬＳＩプロセッサと記憶装置とが効率よく動
作できるように結合されていなければ、低価格なＬＳＩ
プロセッサの利点は生かされないシステムになってしま
う。

マルチプロセッサシステムのプロセッサと主記憶間の結
合方式として、従来マルチポート方式が一般に用いられ
ている。

この方式は複数個のプロセッサと複数個の主記憶モジュ
ールとの全ての組合せについて、各々の複数個のポート
によって直接に専用のバスで接続したもので、例えばプ
ロセッサと主記憶モジュールとがともに３個の場合第１
図に示すような結合になる。

この図で１，２，３はプロセッサ、１１，１２．１３は
主記憶モジュールである。

しかし、この図から明らかなように、この方式はプロセ
ッサや主記憶モジュールの数が少なく、その数が限定さ
れた場合には実用的であるが、数が多くなったりシステ
ムによるプロセッサ数などの変動が多くなったりする場
合にはハードウエアのむだが急激に増加し、極めて不経
済であり、さらにまた各プロセッサと主記憶ポートとの
情報交換の制御も複雑化して、実用的ではない。

一方、第２図に示すように複数個のプロセッサ１，２．
３等が学一のメモリバス２０を通して、主記憶装置１４
内のバスコントロール回路の制御に従って交互に主記憶
装置１４にアクセスするようにした、簡単な結合方式も
ある。

この方式では、主記憶装置１４に、プログラミングの際
に実際の主記憶容量よりはるかに大きな主記憶容量があ
るように見えるという効果を持つ仮想記憶機構を付ける
ことも簡単であり、従ってプログラマーにとって使い易
いシステムを実現することも容易である。

しかしながら、この方式でもプロセッサの数は比較的少
数なシステムしか実現できない。

すなわち、プロセッサ数が増加するとメモリバス２０で
の各プロセッサ間の衝突が多くなり、結局効率の悪いシ
ステムになってしまう。

現在のＭＯＳ型ＬＳＩプロセッサの主記憶への平均アク
セス時間間隔は通常半導体メモリのサイクルタイムの数
倍であるから、第２図の構成では数台のプロセッサしか
効率よく接続することができない。

以上、要するにＬＳＩプロセッサで、従来の中、大型計
算機に相当するものまで実現できるような有効なマルチ
プロセッサの結合方式は知られておらず、この点の解決
はＬＳＩ技術の活用という意味から極めて重要な課題で
あった。

この発明は、従来のマルチプロセッサシステム技術にお
けるこのような問題点を解決した、マルチプロセッサシ
ステムのプロセッサと記憶装置との新しい結合方式を提
供するものである。

したがって、この発明を利用すれば、プロセツサの数が
増えてもシステムの効率の低下しないマルチプロセッサ
システムを容易に実現でき、その結果ＬＳＩプロセッサ
で処理能力の大きなシステムを実現することかできる。

また、この発明によれば、プロセッサの数を使用目的に
よって自由に増減できる極めて柔軟な計算機システムを
実現することができる。

次に、この発明の概要を説明する。

この発明の特徴は、第２図のような単一メモリバスの結
合方式に、ローカルメモリと、このローカルメモリに直
接作用する仮想記憶機構を追加した点にある。

この構成によって第２図のメモリバス２０上の各プロセ
ッサの要求の衝突の問題は解決され、かつ、ローカルメ
モリ、主記憶とも有効に利用される極めて効率のよいシ
ステムとなるのである。

この新しい結合方式の効果を説明するために、まず新た
に付加したローカルメモリの効果について触れる必要が
ある。

このローカルメモリは主記憶１４とは、独立な物理アド
レス空間を持ち、ローカルメモリが接続されているプロ
セッサの制御プログラム及び後に述べる論理番地を物理
番地に変換する機能を持つ番地変換回路とにより、主記
憶と同等な物理メモリ空間をプロセッサに提供する。

さらに、このローカルメモリは、各プロセッサに専用の
比較的少容量の記憶装置であり、プロセッサからこのロ
ーカルメモリへのアクセスは、主記憶甲バス２０を通さ
ずに行なわれる。

したがって、ローカルメモリだけで間に合っているプロ
セッサがあればそのプロセッサは主記憶用バス２０を使
用しないから、前記衝突はその分だけ緩和される。

このように、ローカルメモリを付けたシステムで、ロー
カルメモリの容量を増やして行けば、当然主記憶へのア
クセスの衝突は減少し、その点ではシステムの性能は上
がるわけであるが、このローカルメモリは他のプロセッ
サから利用できないので、少ないメモリ領域しか必要と
しないプロセスにとってはむだが生じ、結局効率の悪い
システムとなる点が懸念される。

ここで、このローカルメモリの容量と主記憶へのアクセ
スの減少の関係をつきとめることがまず一つの鍵となる
わけである。

本発明者は、この関係を論理的に求めてみた。

その結果、意外に少ない容量のローカルメモリで、主記
憶へのアクセスは大巾に減少することを見出した。

いま、Ｓなる記憶領域を必要とするプログラムを処理す
る場合、そのプロセッサがＲなるローカルメモリを持っ
ていたとすると、主記憶へのアクセス率βは次の式で表
わされる。

プログラムサイズの分布がｆ （ｓ）なる確率分布であ
るとすると、多くのプログラムを順次処理して行く場合
、そのプロセッサの主記憶への平均アクセス率βは明ら
かに次式のようになる。

ｆ（ｓ）については、プロセッサがアクセス可能な最大
記憶番地よりかなり小さい値に平均値およびピーク値を
持った分布であることが知られている。

ＬＳＩプロセッサでは、最大１６ビットが番地指定に使
われるものが多いが、この場合には２１６語すなわち６
４Ｋ語がアクセス可能な最大記憶番地である。

プログラムサイズの確率分布関数を第３図のように三角
形で近似して、平均アクセス率βを上記（１）式により
算出すると第４図のようになる。

第４図で、αは（ローカルメモリの容量Ｒ）／（最大記
憶番地）であり、γは（ｆ（Ｓ）の最大値のメモリサイ
ズ）／（最大記憶番地）である。

この試算からわかるように、例えばγが０．３でも、α
を０，３にすれば、主記憶への平均アクセス率βはロー
カルメモリが無い場合の０．２５つまり１／４に減少す
る。

前記アクセス可能な最大記憶番地が６４Ｋ語の場合には
、１９Ｋ語のローカルメモリをつけることによって、主
記憶へのアクセスは１／４に減少することになる。

以上要するに、ローカルメモリが主記憶へのアクセスを
大巾に減少させるものであることを具体的に説明した。

そこで次に、本発明の中心であるローカルメモリと、こ
のローカルメモリに直接作用する番地変換回路とファイ
ル装置を主体とする仮想記憶機構との組合せにようて生
じるさらに大きな効果について、第５図の実施例によっ
て説明する。

第５図において、１，２．３はプロセッサ、１４は主記
憶装置３１，３２．３３はローカルメモリ、４１，４２
．４３は各プロセッサからの論理番地を主記憶装置１４
あるいはローカルメモリ３１，３２．３３の物理番地に
変換する連想記憶装置を中心とする仮想記憶甲番地変換
回路、５０は仮想記憶用ファイル装置である。

また上記各ブロック間の結合関係は実線および点線で示
してあり、実線はアドレスおよびデータを主としたバス
ラインを、また点線は制御信号の通路をそれぞれ示して
いる。

この実施例における記憶領域の割当ては、通常の仮想記
憶方式で用いられている方式と同じページング方式をと
っている。

したがってプロセッサからのアドレス指定信号は、番地
変換回路によってそのアドレス指定信号のうちのページ
指定用上位ビットのみが変換を受ける。

各番地変換回路内の連想記憶装置の書き換えは、基本的
にはそれに対応したプロセッサの制御プログラムによっ
て成される。

また連想記憶装置から読み出されるページアドレスには
ローカルメモリか、主記憶かの区別用のビットが付いて
おり、このビットによって番地変換回路内のゲートで主
記憶装置側にアクセス信号を出すか、ローカルメモリ側
にアクセス信号を出すかの振り分けが行なわれる。

主記憶装置１４およびファイル装置５０には、外部から
のアクセスを優先順位に従って受け付ける制御回路をは
じめ、これから説明する動作を行なうに必要な各種の機
構が内蔵されている。

また主記憶装置１４、ローカルメモリ３１，３２．３３
とも、各プロセッサとデータ交換をするポートと、ファ
イル装置５０との間で直接スワッピングを行なうポート
の２つが付いている。

このシステムの仮想記憶機構における新たなページの割
当ては次のような順序で行なわれる。

（１） ローカルメモリに空きページがあるかどうか
調べ、もしあればこのページの一つを割当てる。

（２）ローカルメモリに空きページがないときは、主記
憶に空きページがあるかどうか調べる。

もしあればこれのページの一つを割当てる。

（３）ローカルメモリにも、主記憶にも空きページが無
いときは、ローカルメモリと主記憶とを含めてそのプロ
セッサが使用していたページの内最も遠い過去にしか使
われなかったページをファイルに追い出し、そこに新し
い論理番地を含むページを割当てる。

このような制御あるいは処理を行なうために、各番地変
換回路４１ ，４２．４３は、最も遠い過去にしか使わ
れなかったページを追い出すための情報を貯えるレジス
タも有している。

ページフォルトが起きると番地変換回路から対応したプ
ロセッサに割り込み信号が送られ、プロセッサはこの割
込み信号により実行中のユーザープログラムから仮想記
憶モニタプログラムにジャンプし、上記レジスタで示さ
れたページのファイル装置５０への転送と新たに必要と
なったページのローカルメモリあるいは主記憶装置への
転送、および番地変換回路内の連想記憶への新たな番地
対応情報の書き込みなどを行ない、これが終るとプロセ
ッサは前記ユーザープログラムの実行を再開する。

なお、このシステムでは、各ローカルメモリの使用状況
は各番地変換回路内に、また主記憶装置１４の使用状況
は、主記憶装置内の一連の特定番地にそれぞれ登録され
るように構成されており、上記ページ割当てのステップ
１および２で、各プロセッサは仮想記憶モニタプログラ
ムによってそれぞれを参照する。

以上の説明から明らかなように、本実施例ではプログラ
ムを実行する際、メモリへのアクセスに局所性があると
いう従来からよく知られている特徴と、前記のローカル
メモリの効果とを相乗させるように構成されているわけ
である。

つまり仮想記憶機構により、近い将来使われる可能性の
低いページをファイルに追出しなるべく使われそうなペ
ージのみをメモリに入れておくということで、第４図よ
りさらに少ないローカルメモリで同等のβが得られるよ
うに構成してある。

また、ＬＳＩプロセッサやＬＳＩメモリに比しはるかに
高価なファイル装置５０は、複数台のプロセッサおよび
メモリで共同利用するという形になっており、この点で
も資源の有効利用が計られている。

以上要するに、本発明は、はじめに述べた多数のプロセ
ッサを含むマルチプロセッサシステムにおける従来の問
題点である （１）マルチポート方式における多数のバ
スラインなどのハードウエアのむだと制御の複雑化、（
２）単一バス方式におけるメモリへのアクセスの衝突の
増加、などの問題点を一挙に解決したものである。

なお、以上実施例を中心にして説明したが、本発明はこ
の実施例に限定されるものではな《、例えば仮想記憶の
制御をプロセッサのモニタープログラムで行なう代りに
専用の制御回路で行なってもよく、また主記憶やファイ
ルのバスの使用権の制御を専用の制御回路で行なう。

仮想記憶方式におけるページ追出しのアルゴリズムにワ
ーキングセット方式（一定時間以上使われなかったペー
ジをファイルに追い出す）を使う、など実際には種種の
実現方法がある。

またローカルメモリの容量は、そのシステムの用途によ
って決めればよく、全てを同一容量にしても、また各ロ
ーカルメモリの容量を異ならせても、さらに極端な場合
には一部のプロセッサについてはローカルメモリヲ省略
してもよい。

【図面の簡単な説明】

第１図はマルチポート方式の説明図で、１，２，３はプ
ロセッサ、１１ ，１２．１３は主記憶モジュールであ
る。 第２図は単一バス方式の説明図で、１４は主記憶装置、
２０はバスラインである。 第３図はプログラムサイズの分布を、第４図はローカル
メモリによって、主記憶へのアクセスが減少する様子を
示すグラフである。 第５図は本発明の一実施例の説明図で、１，２，３はプ
ロセッサ、１４は主記憶装置、３１，３２，３３．３４
はローカルメモリ、４１，４２．４３は仮想記憶機構の
番地変換回路、５０は仮想記憶機構用ファイル装置であ
る。

Claims (1)

【特許請求の範囲】
1. １ 複数個のプロセッサが単一バスにより主記憶を共有
   し、該プロセッサの全部または一部にローカルメモリが
   接続され、かつ該ローカルメモリに，対し前記主記憶を
   除くファイル装置のみと直接にページの入れ換えが可能
   な仮想記憶機構を具備し、前記主記憶へのアクセスを減
   少させたことを特徴とする電子計算機システム。