JPS61286962A - 電源インタ−ロツクシステム - Google Patents

電源インタ−ロツクシステム

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JPS61286962A
JPS61286962A JP61135874A JP13587486A JPS61286962A JP S61286962 A JPS61286962 A JP S61286962A JP 61135874 A JP61135874 A JP 61135874A JP 13587486 A JP13587486 A JP 13587486A JP S61286962 A JPS61286962 A JP S61286962A
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JP
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data
memory
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ジョエル　フォルソム　バートレット
リチャード　マック　クロウド　ビクスラー
ウィリアム　ヘンリー　ディビッドー
ジョン　アレキサンダー　デスポタキス
ピーター　ジョン　グラジアノ
ミッチェル　デニス　グリーン
デビッド　アルバート　グレイグ
スチーブン　ジョン　ハヤシ
デビッド　ロバート　マッキー
デニス　レオ　マック　エボイ
ジェームズ　ガリー　トライビッグ
スチーブン　ウォーレン　ヴィエレンガ
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Original Assignee
Tandem Computers Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、複数のプロセッサモジュールにより多重演算
処理および多重プログラミングを与えるようなマルチプ
ロセッサコンピュータシステムに関するもので、特に、
このシステムに供給する電源に故障が生じたとしてもシ
ステムの作動における混乱、とりわけ母線上のデータに
障害を生じないようにする電源インターロックシステム
に関する。
高いトランザクション速度を有する大量のデータをオン
ライン処理しなければならないような利用分野は多数あ
り、この種オンライン処理を必要とするものとしては、
例えば、自動ＰＯＳシステム、在庫管理および信用取引
のような販売業への利用や、自動振替および信用取引の
ような金融制度面への利用等がある。
その種の計算利用分野において重要か、つ、決定的なこ
とは、データ処理が中断されないということである。オ
ンラインコンピュータシステムにおける障害は、関連す
る業務の一部を停止させ、データおよび経費にかなりの
損失をもたらす可能性を有する。
したがって、この種形式のオンラインシステムは多数の
演算を同時に実施するに充分な計算能力を保有させるだ
けでなく、システムの電源に障害を生じた場合でも、中
断することなくデータ処理を継続しうるような作動モー
ドを与える必要がある。
１個のプロセッサモジュールだけでは障害を生ずる可能
性を有するので、オンライン利用分野で中断のない作動
をするシステムを与えるには複数個のプロセッサモジュ
ールを使用しなければならないことは当然である。
複数個のプロセッサモジュールを備えたシステムは、中
断のない作動に必要な条件の１つは満足することになる
。しかしながら、システムの複数のプロセッサモジュー
ルを使用することは、それ自体、構成素子の障害時に所
要処理能力を保持すゴ るに充分なすべての条件を与えるというわけにはいかな
い。
したがって、中断なく作動させる必要のある大量計算を
必要とする利用分野に使用する計算システムの場合は、
その出発点としてマルチプロセッサを必要とするが、こ
のマルチプロセッサにおいて、電源の観点に立つと、電
源が大型化し、また複雑になり、故障または障害の可能
性を増大するという厄介な問題がある。
従って、本発明の目的は、上記したマルチプロセッサシ
ステムにおいて電源電圧に異常が生じた場合においてデ
ータの処理を障害なく行なうことのできる電源インター
ロックシステムを提供することにある。
本発明によれば、母線上のデータに障害を生じないよう
その母線の論理モジュールから該母線を分離するように
した電源インターロックシステムが提供され、このシス
テムは、インターフェース論理部を備えた複数の論理モ
ジュールと、データの通信を論理モジュール間で行なわ
せるための、論理モジュールに接続された母線と、論理
モジュールに電力を供給する電源と、この電源から供給
される電圧が安全な電力供給レベルにあるか、安全な電
力遮断レベルにあるかそれとも現在不安定な範囲にある
かを検知する電圧監視手段とを備え、前記インターフェ
ース論理部は電圧監視手段に応答して、論理モジュール
に供給されつつある電圧が電力遮断レベルや不安定なレ
ベルにある場合に該論理モジュールに対して母線に高い
インピーダンスを与えるように指令して該論理モジュー
ルを実質的に母線から分離し、母線上でのデータ障害を
なくするようにしたことを特徴としている。
かかる特徴により、電源に異常が生じて、データに障害
が生じる可能性があってもそのデータの伝送を阻止する
ことができ、これにより誤ったデータに基づく誤ったデ
ータ処理をなくすることができる。このデータの阻止は
、母線を切断することなく行なわれるので、電源が復旧
するば、ハードウェア的な修正を行なうことなく次の処
理を進められる利点がある。
以下図面により本発明の一実施例を説明する。
第１図は本発明の一実施例により構成したシステムを有
するマルチプロセッサシステムの一部を示すもので、符
号数字３１はマルチプロセッサシステムの全体を示す。
マルチプロセッサシステム３１は個別のプロセッサモジ
ュール３３を含み、前記各プロセッサモジュール３３は
中央処理ユニット１０５、メモリー１０７、入出力チャ
ネル１０９およびプロセッサ間制御ユニット５５を具え
る。
個別プロセッサモジュールはプロセッサ間通信のためこ
れらをプロセッサ間母線３５により相互に接続する。
マルチプロセッサシステム３１の一例の場合は、１６個
までのプロセッサモジュール３３を２本のプロセッサ間
母線３５　（第１図のＸ母線およびＹ母線）により相互
接続している。
各プロセッサ間母線はその母線に関連する母線コントロ
ーラ３７を有する。
母線コントローラ３７、プロセッサ間母線３５およびプ
ロセッサ間制御ユニット５５（いずれも第１図参照）は
、関連のマイクロプローセッサ１１３、マイクロプログ
ラム１１５および母線受信テーブル１５０（いずれも第
２図参照）とともにプロセッサ間母線システムを与える
。このプロセッサ間母線システムの構成および作動に関
しては、第２図ないし第１１図および第４２図に示すと
おりで、後掲の“プロセッサ間母線システム”の項で詳
述することにする。
また、マイクロプロセッサシステム３１は、例えば第１
図に示すディスク４５、ターミナル４７、磁気テープ駆
動装置４９、カードリーダ５１およびラインプリンタ５
３などの周辺装置とプロセッサモジュール３３との間で
データの転送を行なうための入出力（Ｉｌｏ）システム
を具える。
前記Ｉ１０システムはプロセッサモジュールの各Ｉ１０
チャネル１０９に関連する１つのＩ１０母線３９を含み
、前記各１１０母線３９に１つまたはそれ以上のマルチ
ポートデバイスコントローラ４１を接続する。
図示実施例の場合、各デバイスコントローラ４１は２個
の異なるプロセッサモジュール３３との接続のため２個
のポート部４３を有し、各デバイスコントローラを２個
のプロセッサモジュールによるアクセスが可能なように
接続している。
Ｉ１０システムはＩ１０チャネル１０９内に入出力転送
機能をもったマイクロプロセッサ１１９およびマイクロ
プログラム１２１を具える（第１２図参照）。
また、第１２図に線図的に示したように、各プロセッサ
モジュール３３の中央処理ユニット１０５内のマイクロ
プロセッサ１１３およびマイクロプログラム１１５なら
びに主メモリー１０７内の入出力制御テーブル１４０は
Ｉ１０チャネル１０９と関連して作動するようにする。
Ｉ１０システムの上記構成素子および他の構成素子の構
成および作動については第１２図ないし第２９図に示す
とおりで、後掲の“入出カシ又テムおよびデュアルポー
トデバイスコントローラ”項で詳述することにする。
また、マルチプロセッサシステムは配電システム３０１
を含む。前記配電システム３０１は、オンライン保守を
可能にし、かつ各デバイスコントローラに対して電力の
ゆとりを与えるような方法で個別の電源からプロセッサ
モジュール３３およびデバイスコントローラ４１に配電
を行なうようにする。
第３０図に示すように、配電システム３０１は独立した
個別の電源３０３を含む。
個別電源３０３は各プロセッサモジュール３３ごとにこ
れを設け、母線３０５により電源３０３から関連のプロ
セッサモジュール３３の中央処理ユニット１０５および
メモリー１０７に電力を供給するようにする。
また、第３０図に示すように、各デバイスコントローラ
４１に対しては自動スイッチ３１１を介して２つの個別
電源３０３から電力が供給されるよう接続し、特定のデ
バイスコントローラ４１用の一方の電源３０３・が異常
をきたした場合、そのデバイスコントローラには他の電
源３０３から電源が供給されるようにし、しかもデバイ
スコントローラに供給される電力に中断または脈動を生
ずることなく円滑に切換えが行なわれるようにする。
配電システムは、デバイスコントローラのデュアルポー
ト系とあいまって、１つのポート部４３または１つの電
源３０３のいずれかに異常をきたした場合でも、作動が
停止することなく周辺装置へのアクセスを可能にしてい
る。
また、本発明に係るマルチプロセッサシステムはシステ
ムの若干側の構成素子内に本発明の電源インターロック
システムとしての電源オン（ＰＯＮ）回路１８２（詳細
については第２５図に示す。）を具え、特定構成素子へ
の電力をある許容限度以内に設定しうるようにしている
。
例えば、本発明に係るＰＯＮ回路１８２を各ＣＰ［１１
０５、各デバイスコントローラ４１および各母線コント
ローラ３７内に配置する。
本廃明に係るＰＯＮ回路の目的は、特定構成素子に供給
される電源レベルを設定する信号を提供することで、電
源がある所定の許容限度内にない場合、この信号出力を
用いてＰＯＮ回路を配置した構成素子の適当な母線信号
を直ちに不能とする（禁止する）ものである。
ＰＯＮ回路１８２は、電源オフ状態、電源オフからオン
に進む状態、電源オン状態、および電源オンからオフに
進む状態の４つの状態で機能する。
電源オン回路１８２は、電力の到来とともにシステムの
すべての論理状態を始動させる。本発明の場合電源オン
回路には、オンライン保守に関連してフェイルセーフシ
ステムを与えるというきめて重要な付加的機能を提供さ
せるようにしている。
この目的のため、本発明においては、独特の方法で電源
オン回路を使用して、システム内のすべての相互連絡母
線を駆動するインターフェース回路の制御を行なうよう
にしている。
配電システムの構成および作動については、第３０図な
いし第３３図に示すとおりで、後掲の“配電システム”
の項で詳述することにする。
また、マルチプロセッサシステムはメモリーシステムを
含む、前記メモリーシステムにおいては、　　　　　１
物理的メモリーを４つの論理アドレス記憶域、すなわち
、ユーザーデータ、システムデータ、ユーザーコードお
よびシステムコードに分割している（第３６図参照）。
メモリーシステムは、すべての論理アドレスを物理的ア
ドレスに翻訳し、かつ、必要に応じて、補助メモリー内
に存在し主メモリービットから欠如しているページを表
示するためのマツプ４０７および制御論理部４０１　（
第３４図参照）を具え、ユーザーには物理的ページアド
レスの見えない仮想メモリーを実現させるようにしてい
る。
メモリーシステムは中央処理ユニット１０５およびＩ１
０チャネル１０９によりメモリーにデュアルポートアク
セスが可能となるよう形成する。
かくすれば、Ｉ１０チャネル１０９はデバイスコントロ
ーラ４１との間でデータの転送を行なうため、中央処理
ユニッ）１０５を経由せずメモリー１０７に直接アクセ
スすることができる。
メモリーシステムの構成および作動については第３４図
ないし第４１図にもとづき、後掲の“メモリーシステム
”の項で詳述することにする。
メモリーシステムには、半導体メモリーを使用する場合
、すべての単一ビット誤りを訂正し、すべてのダブルビ
ット誤りを検出する誤り検出システムを設ける。この誤
り検出システムは１６ビツトデータ欄および６ビツトチ
エツク欄（第３７図参照）を使用し、単一ビット誤りを
訂正するため、第３７図に示すようなデータビット補数
器４８７を具える。
誤り検出システムの詳細については第３７図ないし第４
１図により後述する。
上述のシステムおよび各構成素子の詳細を説明する前に
、本明細書で使用している術語の意味につき説明するこ
とにする。
“ソフトウェア”なる語はオペレーティングシステムま
たはユーザープログラム命令を意味し、“ファームウェ
ア”なる語は読取り専用メモリーのマイクロプログラム
を意味し、また“ハードウェア”なる語は実際の電子的
論理回路およびデータメモリーを意味する。
オペレーティングシステムは、当富亥ブロセッサモジュ
ールにアクセス可能なすべてのシステム資源の割当てに
関する主制御を含み、各プロセッサモジュールにおいて
実行される主制御プログラムを形成する。オペレーティ
ングシステムは計画的機能を与え、いかなるプロセスに
当該プロセッサモジュールを使用するかを決定する。ま
た、前記オペレーティングシステムは主メモリーの使用
割当てを行ない（メモリー管理）、かつ補助メモリー管
理用ファイルシステムを作動させる。さらに、前記オペ
レーティングシステムはメツセージシステムの管理を行
ない、これによりプロセッサ間母線に情報転送能力を与
える。
オペレーティングシステム配置は上述のマルチプロセッ
サシステム構成素子のモジュール配置を“全体的（グロ
ーバル）”な構成素子が存在しないよう並列配置とする
。
ソフトウェアシステムの最低レベルにおいては、プロセ
スとメツセージの２つの基本的構成要素（エンティティ
）が実行される。
プロセスはシステム内における制御の基本的構成要素で
ある。
各プロセスは専用データスペースおよびレジスタ値なら
びに可能な共用コードセットにより形成する。また、前
記プロセスは共通データスペースにアクセスすることも
できる。
プロセッサモジュール３３内には多数のプロセスを共存
せしめる。
プロセスはユーザーの書込んだプログラムでもよく、ま
た、例えばＩ１０装置の制御あるいは他のプロセスの作
成および削除のような専用機能をもたせることもできる
。
また、プロセスは他のプロセスからのサービスをリクエ
スト（要求）することができ、上記の他のプロセスを同
一プロセッサモジュール３３内にリクエストを行なうプ
ロセスとして配置し、または他のプロセッサモジュール
３３内に配置することもできる。
各プロセスは非同期モードでそれぞれ作動する。
したがって、各プロセスは、１競合”することなく　（
すなわち、どのプロセスが最初にスタートしたかという
シーケンスにより結果が左右されるような条件でなく）
、サービスに対するリクエストを待たせるような通信方
法、したがうて、′メツセージ”の必要性にもとづいた
規則正しい通信方法を必要とする。プロセッサモジュー
ル間通信の詳細については後述する。
また、すべてのプロセッサモジュール間通信は、プロセ
スが同一プロセッサモジュール内にあるか、異なるプロ
セッサモジュール内にあるかということは無関係に、各
プロセスに対して同じに見えるようにしなければならな
い。
後述するように、ソフトウェア構造はハードウェアと並
列化させている。かくすれば、ハードウェアのある構成
素子に対して、異なる種々のプロセスを配列および機能
において等価とみなすことが可能となる。
例えば、Ｉ１０チャネル１０９がＩ１０母線３９を介し
てデバイスコントローラ４１と通信するのと同じように
、ユーザープロセスは、メツセージシステムを用いて当
該デバイスコントローラ４１に関達すプロセスに対して
リクエストを行なうことができる。この場合、装置プロ
セスは、デバイスコントローラ４１がＩ１０母線３９を
介してＩ１０チャネル１０９に情報を戻すのと同じよう
な方法でステータスを元に戻す。
ソフトウェアシステムの他の基本的構成要素（エンティ
ティ）であるメツセージは、サービスに対するリクエス
トおよび任意の所要データよりなり、リクエストが終わ
った際、任意の所要値だリクエストしているプロセスに
戻される。
２つの異なるプロセッサモジュール３３内のプロセス間
でメツセージを通信しようとする場合には、プロセッサ
間母線３５を使用するが、前述のように、プロセス間の
すべての通信は、プロセスが同一プロセッサモジュール
３３または異なるプロセッサモジエール３３内にあるか
どうかに関係なく各プロセスに対して同じに見える。
このソフトウェア構成は多くの利点を与えることができ
、また、このソフトウェア構成方法はきわめて信幀度の
高いソフトウェアを与えることができる。すなわち、ソ
フトウェア構造を区分化可能とすることにより、モジュ
ールの大きさをさらに小とすることができ、かつ、モジ
ュール間のインターフェースを明確に規定することがで
きる。
また、ソフトウェア機能を区分化することにより、シス
テムをさらに保守しやすいものにすることができる。
また、ソフトウェアシステム内の明確に規定されたモジ
ュールとインターフェースは、マルチプロセッサシステ
ムに他のプロセッサモジュール３３またはデバイスコン
トローラ４１を追加する場合のように、システムを容易
に拡張できるという利点を与える。
さらに、マルチプロセッサシステムおよびソフトウェア
システムのユーザーに対して、ユーザーがユーザー自身
のプログラムを書くに当って実際の機械の構成または他
のプロセスの物理的記憶場所を知っている必要性がない
という利便を与えている。
またハードウェアが余裕のある相互接続により複数の機
能的に等価なモジュールを提供しているのと同じことが
、ソフトウェアに関してもいえる。
例えば、異なるプロセッサモジュール３３内のプロセス
間を行き来するメツセージに対しては任意のプロセッサ
間母線３５を使用しうるようにし、また、当該デバイス
コントローラ４１に接続された任意のプロセッサモジュ
ール３３内のプロセスにより各デバイスコントローラ４
１を作動させうるようにすることができる。
上述のマルチプロセッサハードウェアシステムおよびソ
フトウェアシステムによるときは、機能的に等価な同一
構成の複数個のモジュール間を余裕をもたせて相互接続
するようにしているため、ユーザーは障害許容形アブリ
ケーシッンシステムを生成することが可能となる。
プロセッサ日　　システム 前述のように、個別の各プロセッサモジュール３３は、
各々関連の母線コントローラ３７により制御される２本
のプロセッサ間母線（Ｘ母線およびＹ母線）によりこれ
らを相互に接続する。各プロセッサ間母線３５は、関連
の母線コントローラ３７および各プロセッサモジュール
３３内の関連のプロセッサ間制璽ユニット５５とあいま
って、システム内の任意のプロセッサモジュールから他
の任意のプロセッサモジュールへのマルチモジュール通
信径路を与える。このように２本の母線を使用すること
は、システム内のすべてのプロセッサモジュール間に２
つの別個の径路の存在を可能にし、したがって、１つの
通路（１母線）に障害を生じた場合でも、プロセッサモ
ジュール間の通信が妨げられることはない。
各プロセッサ間母線３５用の母線コントローラ３７は、
本例の場合、プロセッサモジュール３３から分離して独
立のコントローラにより形成する。
各プロセッサ間母線３５は、母線コントローラ３７内の
母線クロック発生器により時間同期を与えるようにした
同期母線とする。また、各母線に関連するすべてのモジ
ュールのプロセッサ間制ｉユニット５５は、母線を介し
ての転送の間その母線クロックと同期した状態変化を与
える。
また、後述するよ、うに、ＣＰＵ１０５はプロセッサ間
母線クロックとは異なるクロックで作動させる。したが
って、ＣＰｕによりプロセッサ間制御ユニット５５内の
アウトキューバッファを充填状態にする間、またはイン
キューバソファを空き状態にする間は、ＣＰＵクロック
速度により作動が行なわれるが、プロセッサ間母線を介
してのパケット伝送は常に母線クロック速度で行なわれ
るようにする。
上記システムの特徴は、プロセッサ間母線を介して伝送
される情報を種々のＣＰｔ１１０５のクロック速度と時
間的に同期させることを要せずして高い伝送速度で転送
するようにしたことである。また、プロセッサ間母線を
介しての情報の転送速度はメモリ一部１０７との記憶速
度による直接メモリーアクセスにより許容される速度よ
りきわめて早くシ、マルチプロセッサシステム内に多数
のプロセッサモジュールを接続した場合でも、−充分な
母線帯域幅を保有しうるようにしている。
各ＣＰＵＩＱ５に対して別個のクロックを使用すること
の利点は、主システムクロックを必要としないことで、
これにより全システムを停止させる可能性のある単一個
性素子障害の要因を除去している。
プロセッサ間制御ユニット５５は、その中に配置した論
理組合せとあいまって、データの損失なしにプロセッサ
間母線３５をあるクロック速度で作動させ、各ＣＰＵ　
１０５を−それ自体の個別クロック速度で作動させるこ
とを可能にしている。
母線を介して伝送される情報は複数ワードパケットで伝
送するようにする。本例の場合、各パケットは１６ワー
ドパケツトにより形成しており、そのうち１５ワードを
データワードとし、１ワードをチェックワードとしてい
る。
個別モジュール３３のプロセッサ間制御ユニット５５お
よび母線コントローラ３７内の制御論理は詳細なプロト
コルに従って行なう、前記プロトコルは、送信受信対を
設定するためのもので、データパケット転送用のタイム
フレームを与え、データパケット転送用タイムフレーム
の終りに、母線コントローラ３７を他のこの種シーケン
スのため解放するようにする。これらの機能を実行する
方法については第３図ないし第９図により後述すること
にする。
Ｘ母線３５の構成はＹ母線３５と同様であるので、１つ
の母線についてのみ詳細に説明する。
第２図に示すように、各母線３５は１６本の個別母線デ
ータライン５７．５本の個別母線プロトコルライン５９
．１本のクロックライン６１および各プロセッサモジュ
ール３３用の１本の選択ライン６３を含む。
また第２図に示すように、各プロセッサモジュール３３
のプロセッサ間制御ユニット５５は２つのインキニ一部
６５　（Ｘインキュ一部およびＹインキュ一部）ならび
に共用アウトキュ一部６７を含む。
第４図において、共用アウトキュ一部６７は記憶機能を
有するアウトキューバッファ６９を含む。
本実施例の場合、バッファ６９は各々１６ビツトよりな
る１６ワードを有する。前記バッファ６９はＣＰＵによ
りロードされ、パケットの伝送時までデータを保持し、
パケットの伝送時には、後述するようにデータを母線に
ゲートアウトする機能を有する。
また、アウトキュ一部６７は、実施例の場合、４ビツト
レジスタにより形成した受信レジスタ７１を含む。この
レジスタは、データを送出しようとする対象プロセッサ
モジュールの番号とともにｃｐｕによりロードされる。
アウトキュ一部６７の制御部分は、ＣＰＵクロックと同
期して作動するプロセッサ充填状態論理部７３Ｘ母線ク
ロックまたはＹ母線クロックと同期して作動する母線空
き状態論理部７５およびアウトキューカウンタ７７を含
む。アウトキューカウンタ７７は、アウトキューバッフ
ァ６９がＣＰＩＪにより充填されている間、バッファ６
９を走査してデータ入力をバッファの各１６ワードに指
向させ、１６番目のワードがアウトキューバッファに記
憶されたとき、アウトキューバッファ６９の充填状態を
終了させる。
また、アウトキュ一部６７は、すべてのアウトキュ一部
をＸ母線またはＹ母線３５のいずれかに接続するアウト
キューポインタ７９を具える。前記アウトキューポイン
タ７９は、プロセッサ間ＸおよびＹ母線３５による論理
部７３．−７５およびバッファ６９の共用を許容する機
能を有する。
第３図に示すように、母線コントローラ３７は母線制御
状態論理部８１、送信カウンタ８３、プロセッサ選択論
理部８５、受信レジスタ８７、パケットカウンタ８９お
よび母線クロック発生器９１を含む。
また、第５図において、各インキュ一部６５は、母線ク
ロックと同期して作動する母線充填状態論理部９３、送
信レジスタ９５、インキューバッファ９７、インキュー
カウンタ９９およびＣＰＵクロックと同期して作動する
プロセッサ空き状態論理部１０１を含む。
第６図は母線コントローラ３７の母線制御論理部８１の
状態図、第７図はアウトキュ一部６７の論理部７３およ
び７５の状態図、第８図はインキニ一部６５の論理部９
３および１０１の状態図である。
第７図において、プロセッサ充填状態論理部７３は、そ
れぞれ凡例に示すような、ＥＭＰＴＹ。
ＦＩＬＬ、　ＦＵＬＬおよび−ＡＩＴの４つの基本的な
状態を有し、母線空き状態論理部７５は、基本的に、そ
れぞれ凡例に示すような、ＩＤＬＥ、　５ＹＮＣ，５Ｅ
ＮＤおよびＤＯＮＢの４つの状態を有する。
第７図の記号について説明すると、実線矢印は現在の状
態から次の状態への転移を示し、実線上で終わる点線矢
印は図示の転移を生ずるために満足しなければならない
条件を示す。
相対的に非同期のクロックで作動している状態マシンを
同期させるには、慎重に電源インターロックシステムを
構成する必要がある。これらの重要なインターロックは
状態図に点線矢印で示すとおりで、２つの相対的に非同
期の状態マシンを同期させる機能を有する。このように
、状態マシン間を結ぶ第７図および第８図示点線矢印は
状態マシンの図示の転移を同期させる信号を示す。
論理部７３のＦＩＬＬ状態に関していえば、記憶アウト
キュー条件は、アウトキューカウンタ　７７が零からカ
ウントを開始してカウント値１５に進むまでＦＩＬＬ状
態から出力（ニゲジフト）を生ずることはなく、カウン
ト１５に進んだとき、ＰＩＬＬ状態はＦＵＬＬ状態に進
む。
同様に、論理部７５の５ＥＮＤ状態はアウトキューカウ
ンタ７７がカウント１５に達するまで選択および送出コ
マンド条件で終わることはなく、カウント値１５に達し
たとき、５ＥＮＤ状態はＤＯＮＢ状態に進む。
第７図における星印はアウトキューカウンタ７７の増分
を示す。
第６図は母線コントローラの論理部８１に対する状態図
で、論理部８１は基本的に、ＩＤＬＥ。
ＰＯＬＬ、　Ｒ１１ＩＣＥＩＶｔ！およびＳｌ！ＮＤ（
７）　４　つの状態を有することを示す。
第６図の記号は第７図に関して述べたものと同様である
。すなわち、実線矢印は１つの状態から　　　　　ｉ他
の状態への状態の転移を示し、実線矢印に終端する点線
矢印は実線矢印で表示した転移を起こさせるために生じ
なければならない条件を示す。この場合、状態転移上の
星印は図示の転移と同時に送信カウンタ８３が１だけ増
加することを示す。
第６図に示す点線矢印出力ラインは母線コントローラか
らプロセッサ間母線に出されるプロトコルコマンドを示
す。
第６図および第７図の双方において、状態から離れる点
線矢印は、例えば、プロトコルラインへの論理出力信号
（母線空き状態論理部７５の場合）あるいはプロセッサ
モジュールのステータスラインへの論理出力信号（プロ
セッサ充填状態論理部７３の場合）のような当該状態よ
りの論理出力を示す。
第８図は母線充填状態論理部９３およびプロセッサ空き
状態論理部１０１の状態図を示す。
論理部９３に対する状態図は、５ＹＮＣ，ＡＣＫＮＯＷ
−ＬＥＤＧＥ、　Ｒ１１ＩＣＥＩＶＥおよびＦＵＬＬノ
４−Ｍ）状態を含み、論理部１０１に対する状態図は、
Ｒ１！ＳＥＴ、　ＲＥＡＤＹ。
ＩＮＴＥＲＲＵＰＴおよびＤＵＭＰの４つの状態を含む
。
図において、実線矢印および点線矢印による表示は第６
図および第７図につき述べたのと同様である。
また、第８図において、星印はインキューカウンタ９９
の増分を示す。
第９図は第６図、第７図および第８図で与えられる状態
変化を生ずるタイムシーケンスを示すタイミング図であ
る。
第９図示シーケンスは母線クロック速度で、あるプロセ
ッサモジュールから他のプロセッサモジュールへのパケ
ット伝送を行なう（この場合、対象とする受信モジュー
ルはパケット受信可能状態にあるものとする。）。
また、第９図は良好なパケット転送のタイムシーケンス
を示すもので、図の上方から下方に向かって各個別信号
を表示し、各母線クロックの時間周期は図の左から右に
向かって時間が経過することを示している。
第９図の一番上のラインは母線コントローラの状態を示
すもので、各区画マークは第３図示母線クロック発生器
９１のクロック周期またはクロックサイクルを表わす。
また、一番上のラインの各時間区画は図の左側の記号に
より表示した種々の信号により縦方向に上から下に向か
って実行される。
第９図の上から下に向かう順序にしたがって、各信号を
説明すると、最初の信号（母線コントローラ状態ライン
の下の信号）は５ＥＮＤ　　ＲＥＱＵＨ５Ｔ（送信リク
エスト）信号（第３図に符号数字５９で示すプロトコル
群の１つ）で、特に、任意のプロセッサモジュール３３
のアウトキュー制御論理部６７により主張（アサート）
される信号である。
この信号は母線コントローラ３７の母線制御状態論理部
８１に伝送される（第３図参照）。
第９図に示す次の信号は５ＥＬＥＣＴ信号（選択信号）
で、母線コントローラ３７のプロセッサ選択論理部８５
から発生し、一時に選択ライン６３の１つのみを介して
関連のプロセッサモジュール３３に転送される信号を表
わす。
第９図に示す次の信号、すなわち５ＥＮＤ　ＡＣＫＮＯ
−ＷＬＥＤＧＢ信号（送信肯定応答信号）は、特定のプ
ロセッサ３３が選択され、かつその母線空き状態論理部
７５が５ＥＮＤ状態（第７図の第３番目の状態）にある
とき、当該プロセッサ３３によってのみ主張される。こ
の５ＥＮＤ　ＡＣＫＮＩＬＢＤＧＢ信号はパケットを送
信しようとしているプロセッサモジュール３３がそのも
の自体であることを確認するため母線コントローラ３７
により使用される。
次の信号、すなわちＲｆＩＣｆ！ＩＶＥＣＯＭＭＡＮＤ
信号（受信コマンド信号）はプロトコルライン５９の１
つを介して伝送される母線コントローラ３７よりの信号
を表わす、この信号は次の２つの機能を行なう。
まず第１にこの受信５ＨＬＥＣＴ　（選択）信号ととも
に、受信プロセッサモジュール３３に問合わせを行ない
、その受信モジュールが受信可能状態にあるかどうかを
見出す（第８図のＡＣＫＮＯＷＬＥＤＧＥ状態）。
次に、この信号は、対象とする受信モジュール３３のア
ウトキューバッファ部にもそれ自体の送信可能状態デー
タパケットを有する場合、受信モジュールの母線空き状
態論理部７５を不能にしく禁止し）、受信中のモジュー
ルが対象とする受信機番号をデータ母線にゲートできな
いようにするという第２の機能を有する。
この点に関して、送信プロセッサが５ＥＮＤ　ＡＣＫＮ
−０１１ＬＥＤＧｔ！信号を主張している間は、母線コ
ントローラ３７による使用のため受信番号を母線にゲー
トしている。母線３５それ自体は勿論非方向性母線であ
るので、制御機能用としての母線コントローラ３７によ
る使用のため、もしくは情報転送機能用としての他のプ
ロセッサによる使用のため、任意のモジュールにより情
報をデータ母線５７にゲートすることができる。この場
合、モジュール３３はその５ＥＬｆＩＣＴ　（選択）ラ
インが主張され、ＲＩＥＣＥＩＶＩ！　ＣＯＭＭＡＮＤ
　　（受信コマンド）信号が主張されないときだけ、母
線にデータをゲートすることができる。
Ｒ１ＩＣＨＩＶＩ！　ＣＯＭＭＡＮＤ信号（受信コマン
ド信号）が主張されている時間には、母線コントローラ
３７は、選択した受信プロセッサモジュールによる受信
のため送信機番号をデータ母線５７にゲートしている。
次の信号ライン（第９図（７）ＲＥＣＥＩＶＥ　　ＡＣ
ＫＮＯＷＬＥ−ＤＧＥライン）は、選択された受信モジ
ュールの母線充填状態論理部５３からプロトコルライン
５９の１つを介して母線コントローラ３７の母線制御状
態論理部８１に伝送される信号を表示し、選択された受
信モジュールがＡＣＫＮＯＷＬＥＤＧＥ　（肯定応答）
状態（第８図参照）にあり、したがって、送信モジュー
ルからの伝送可能パケットを受信しうる状態にあること
を示す。
Ｒ１ＩＣＢＩＶＥＡＣＫＮＯＷＬＥＤＧＥ信号（受信肯
定応答信号）が受信モジュールにより主張されない場合
には、送信機５ＨＬＥＣＴ　（選択）　、　Ｓｆ！ＮＤ
　Ｃ０ＭＭ＾Ｎｔｌ　（送信コマンド）およびデータパ
ケットのタイムフレーム伝送は起こらない。
ＲｔＩＣＥＩＶＥ　　ＡＣＫＮＯＷＬＥＤＧＥ信号（受
信肯定応答信号）が主張される場合には、５ＥＮＤ　Ｃ
ＯＭＭＡＮＤ　（送−信コマント）ラインで示すような
シーケンスが生ずる。
５ＲＮＯＣＯＭＭＡＮＤ　（送信コマンド）ラインは、
母線巳ン１０−ラ３７の母線制御状態論理部８１から発
生し、プロトコルライン５９の１つを介して受信プロセ
ッサモジュール３３の母線空き状態論理部７５に伝送さ
れる信号を表わす。
５ＵＮＤ　ＣＯＭＭＡＮＤ　（送信コマンド）信号は、
受信プロセッサモジュールのＳｔ！ＬｆＩＣＴ　（選択
）信号とあいまって、送信コマンド信号によりブラケッ
トされた１６クロツクサイクルの間送信プロセッサモジ
ュールから受信モジュールにパケットを送信することを
可能にする。
一番下のライン、すなわち、データ／１６ラインは上述
のシーケンスの間にデータライン５７上にあられれる情
報を表わす。
データは、こ１６クロツクサイクルタイムフレームの間
に、選択された送信プロセッサモジュールにより母線に
ゲートされ、受信プロセッサモジュールに伝送されて、
そのインキューバッファ９７（第５図参照）に供給され
る。これは、ＲｆｉＣＥＩＶＩ！　ＣＯＭＭＡＮＤ　　
（受信コマンド）信号に応じて母線コントローラニより
ＲＥＣｆ！ＩＶＥ　　ＡＣＫＮＯＷＬＥＤＧＩ！（受信
肯定応答）信号が受信されたことを意味する。
母線コントローラニよりＲＥＣＩＥＩＶＥ　　ＡＣＫＮ
ＯＷＬｔ！ＤＧｆ！信号（受信肯定応答信号）が受信さ
れなかった場合には、５ＥＮＤ　ＣＯＭＭＡＮＤ　（送
信コマンド）信号は主張されず、母線コントローラ３７
は第６図に示すように再度ＰＯＬＬ　（ボール）状態と
なる。
以下、第２図、第７図、第１θ図および第１１図により
、１プロセツサモジユール３３のアウトキューバッファ
・制御部６７の標準的作動について説明する。
第１０図に示すように、プロセッサ充填状態論理部７３
は２つのフリップフロップＡおよびＢを含み、母線空き
状態論理部７５は２つのフリップフロップＣおよびＤを
含む。
第１０図のＡＢ子テーブルよびＣＤテーブルに示す状態
指定は要約すると次のようになる。すなわち、ＥＭＰＴ
Ｖ状態は、Ａ−０，Ｂ−０として定義　　　　　ｊされ
、ＦＩＬＬ状態はＡ＝１．８−０として定義され、Ｆｔ
ｌＬＬ状態はＡ＝１．Ｂ＝１で定義され、また−ＡＩＴ
状態はＡ＝０．Ｂ＝１で定義される。
同様に、Ｃ，Ｄ状態変数の同じ組合せをそれぞれ、ＩＤ
ＬＥ、　５ＹＮＣ，５ＰＥＮＤおよびＤＯＮＥ状態とし
て定義づけることにする。また、上記の状態指定は、例
えば、ＥＭＰＴＹ　＝　ｉ・ｉのように論理式の形で与
えることもでき、第１１図の論理式ではこのような記号
を使用している。
第７図に示す作動状態図において、電源オン始動または
手動リセットにより得られる最初の状態は、第７図の左
上部に示すＩＩ！ＭＰＴＶ状態である。
プロセッサ充填論理部７３のＥＭＰＴＶ状態は、第７図
にＥＭＰＴＹ状態から離、れる方向で示した点線矢印Ｒ
ＤＹで表示するように、その状態の存在を示すレディ信
号を中央処理ユニット（ＣＰＵ）１０５に供給する。
ＣＰＵファームウェア（マイクロプログラム）は、プロ
セッサ間母線を介しての伝送を必要とするとき、前記レ
ディ信号に応じて、第７図示線図に、到来する点線矢印
で表示した記憶受信信号５ＩＲＣＶ信号）を与える。こ
の記憶受信信号はＥＭＰＴＶ状態をＦＵＬＬ状態に進め
る状態転移を同期させる働きをする。
また、データをアウトキューバッファ６９に転送するた
めのＣＰＵファームウェアは、バッファ６９に記憶させ
るべき各ワードに対して記憶アウトキュー信号（第７図
に示す線図に到来する点線矢印で示す）を与える。
この記憶アウトキュー信号は、その発生の都度、零カウ
ントで始まるアウトキューカウンタ７７をカウント値１
５に達するまで進める。
かくして、１６回目の記憶アウトキエー信号の発生にと
もなって、第７図に実線矢印で表示するＦＩＬＬ状態か
らＦＵＬＬ状態への転移が可能となる。
プロセッサ充填状態論理部のＦＵＬＬ状態は、第７図に
示す論理部７３のＦＵＬＬ状態から論理部７５に至る点
線矢印で示すような母線空き状態論理部に同期条件を与
える。
プロセッサ充填状態−環部７３は、母線−空き状態論理
部７５がＤＯＮＥ状態に達するまで、ＦＵＬＬ状態を保
持する。
次に、第７図の符号数字７５に示す母線空き状態論理部
について説明すると、この場合にも、電源オン始動また
は手動リセットにより初期の状態ＩＤＬＦ！が与えられ
る。
母線空き状態論理部７５は、プロセッサ充填状態論理部
７３のＦＵＬＬ状態から点線矢印で示すように５ＹＮＣ
状態への転移が許容されるまで、ＩＤＬＥ状態に保持さ
れる。
母線空き状態論理部７５は同期（修飾）を必要とするこ
とな（，５ＹＮＣ状態から５ＥＮＤ状態に進む。
Ｓｌｌ！ＮＤｌ０ＬＥ状態、５ＥＮＤ状態から線図７５
を離れる方向の点線矢印で示すように、母線および母線
コントローラに至る５ＩＥＮＤ　　ＲＢＱＵＥＳＴ　　
（送信リクエスト）信号を主張する。
第９図に関して前述したように、母線コントローラ論理
部８１　（第６図）は、この５ＥＮＤ　ＲＥＱＵＥＳＴ
（送信リクエスト）信号に応じて、送信機を識別するま
で連続的にプロセッサモジュールをポーリングする。
母線コントローラは対象とする受信プロセッサモジュー
ルに対してＲ１１ＩＣＩＥＩＶｔ！　ＣＯＭＭＡＮＤ　
　（受信コマンド）信号およびＳｔ！ＬｌＩＣＴ　（選
択）信号を送出し、ＲＥＣＩ！ＩＶＥ　　ＡＣＫＮＯＷ
ＬＥＤＧＢ　（受信肯定応答）信号の受信を伴いパケッ
トタイムフレームを進行させる。
パケットタイムフレームの間、母線コントローラは送信
プロセッサモジュールの５ＢＬＥＣＴ　（ｉｌｌ）信号
を主張し、また送信プロセッサモジュールへの５ＥＮＤ
　ＣＯＭＭＡＮＤ　（送信コマンド）信号をも主張する
。
この５ＢＬＨＣＴ　（選択）信号および５ＥＮＤ　ＣＯ
ＭＭＡＮＤ（送信コマンド）信号は、第７図示線図に到
来する信号として表示してあり、第７図に関して前述し
たように５ＥＮＤ状態への転移および５ＥＮＤ状態から
の転移を同期させる。
５ＨＬＥＣＴ　（選択）信号および５ＥＮＤ　ＣＯＭＭ
ＡＮＤ　（送信コマンド）信号が主張されている間、各
母線クロックは零カウントで始まるアウトキューカウン
タ７７を進める。
５ＥＬＥＣ？　（選択）信号および５ＥＮＤ　ＣＯＭＭ
ＡＮＤ　（送信コマンド）信号は、その１６番目のクロ
７り周期に、Ｓｌ！ＮＤ状態を終わってＤＯＮＩＩ！状
態に進む転移を点線矢印で示すように同期させる。
母線空き状態論理部７５がＤＯＮＢ状態に到達すると、
この状態は、第７図にＤＯＮＢ状態から離れる点線矢印
で示すように、プロセッサ充填状態論理部７３のＦＵＬ
Ｌ状態からＷＡＩＴ状態への転移を同期させる。
次いで、プロセッサ充填状態論理部７３の−ＡＩＴ状態
は、ＷＡＩＴ状態から離れる方向の点線矢印で示すよう
に母線空き状態論理部７５のＤＯＮＢ状態からｌ０ＬＥ
状態への転移を同期させる。
最後に、母線空き状態論理部７５のＩＤＬＥ状態は、Ｉ
　ＤＬＥ状態から離れる方向の点線矢印で示すように、
プロセッサ充填状態論理部７３のＷＡＩＴ状態からＥＭ
ＰＴＶ状態への転移を同期させる。
この時点において、パケットはプロセッサモジュールに
よりアウトキューバッファ６９にロードされ、母線３５
を介して受信プロセッサモジュールに伝送される。さら
に、アウトキュー制御プロセッサ充填状態論理部７３お
よび母線空き状態論理部７５はそれぞれその最初の状態
に復帰する。
以上、第７図に示す転移および同期について説明した。
以下、上述の第７図の作動説明に含まれる論理部７３お
よび７５の作用につき第１０図示論理図および第１１図
示論理式によ性説明する。
第１０図において、フリップフロップＡおよびＢはＪＫ
フリップフロップで、クロック転移においてのみ状態変
化を生ずるような縁部トリガフリップフロップである。
これを表示するため、第１０図示フリップフロップＡお
よびＢの左側に小三角形記号を付しである。
第１０図に示す論理図の主要な意味は、第７図の状態マ
シンにおける１つの状態から他の状態への転移を示すこ
とにあり、特に母線空き状態論理部７５におけるＩＤＬ
Ｅ状態から５ＹＮＣ状態への転移を示すもので、その作
動は以下のとおりである。
ＩＤＬＥ状態から５ＹＮＣ状態への状態変化を実現する
ためには、状態変数Ｃはセットされていな−ければなら
ない。
状態変数ＣのＪ入力に対する論理式は第１１図に符号数
字１０３で示すとおりで、この論理式において、インタ
ーロック（第７図のプロセッサ充填状態論理部７３のＦ
ＵＬＬ状態から転移に至る点線矢印で示す。）は、符号
数字１０３で表示した論理式の量（Ａ　−Ｂ）または（
ＦＵＬＬ）に対応する。
また、第１１図に符号数字１０．３で示す論理式のＤま
たは（ＩＤＬＥ）は、第７図示Ｉ　ＤＬＥ状態に対応す
る。さらに、論理式のＪは第１０図示Ｃフリップフロッ
プのＪ入力に対応し、（Ｃ）は第１０図示Ｃフリップフ
ロップの真理値出力に対応する。
第７図に示すこれ以外の状態転移については、第１０図
の論理図および第１１図の論理式により実行され、その
詳細は上述のＩＤＬＩ！状態から５ＹＮＣ状態への転移
例により明らかであるので説明を省略することにする。
第１０図および第１１図はアウトキューバッファ・制御
部６７の状態図に対する論理図および論理式を示すもの
で、インキューバソファ・制御部６５または母線コント
ローラに対する論理図および論理式については、第１０
図および第１１図の論理図および論理式と同様であり、
かつ第６図および第８図に示す状態図から容易に得るこ
とができるので、図示を省略しである。
マルチプロセッサシステム内の各プロセッサモジュール
３３（第１図）はこれらを両プロセッサ間母線３５（第
１図）に接続し、いずれかの母線を介してそれ自体を含
む任意のプロセッサモジュールと通信しうるようにする
。また、各ブロックデータ転送に対して、１つのプロセ
ッサモジュールはソースまたは送信機で、他のプロセッ
サモジュールは宛先または受信機となる。
プロセッサモジュールによるプロセッサ間母線の１つを
介してのデータの伝送は、５ＥＮＤ命令によるソフトウ
ェア制御のもとで開始され、実行される。
Ｓｔ！ＮＤ命令においては、マイクロプログラム１１５
（第２図）およびＣＰｕマイクロプロセッサ−１３（第
２図）はプロセッサ間制御ユニット５５の共用アウトキ
ュ一部６７と相互に作動して、メモリ　　　−１０１か
らデータブロックを読取り、これをパケットに分解（ブ
レークアップ）して、パケットチェック合計語を計算し
、母線を介して一時に１パケツト宛受信プロセツサモジ
ユールにブロックを伝送する。５ＥＮＤ命令に供給され
るパラメータは、ブロック内のワード数、ブロックのス
ターティングアドレス、使用すべき母線、宛先プロセッ
サおよびアウトキューバッファ６７（第２図）が使用可
能になるのを待合わせるための最大初期タイムアウト値
を指定する。
Ｓｔ！ＮＯ命令は全ブロックが伝送された後においての
み終了する。したがって、ブロック送信はソフトウェア
の見地からすれば、１つの事象（イベント）であるが、
５ＥＮＤ命令は割込み可能かつ再開始可能であるので、
他の事象（イベント）に対するオペレーティングシステ
ムの応答が５ＲＮＯ命令を完了するに必要な時間長によ
り損われることはない。
プロセッサ間母線を介してのプロセッサモジ、エールに
よるデータの受信はソフトウェア命令によっては行なわ
れない。それはデータパケットの到来時間および到来ソ
ースを予期できないためである。すなわち、データの受
信は受信機により可能となるが、受信機により開始する
ことはできない。
ＣＰＵ　？イクロプロセッサ１１３は、Ｂｕｓ　ＲｆＩ
ＣＥＩＶＥ（母線受信）マイクロプログラム１１５を実
行する必要がある場合、処理中のソフトウェア命令から
タイムアウト（時間切れ）を取得する。このマイクロプ
ログラムはプロセッサ間制御ユニット５５のインキュ一
部６５（第２図）の１つから受信データパケットを取得
してメモリーバッファ内にデータを記憶し、正確なパケ
ットチェック加算を照合する。
受信パケットのブロックへの再組立はメモリー内の母線
受信テーブル（ＢＲＴ）１５０を使用して行なう。前記
ＢＲＴ　１５０は本発明マルチプロセッサシステムの一
実施例における１６個の各プロセッサモジュールからの
２本の母線に対応する３２個の２ワードエントリー（入
口）を含む。前記各ＢＲＴエントリーは１つの母線に対
応し、１．４１の送信機は１つのアドレスワードと１つ
のカウントワードを含む。アドレスワードは当該送信機
よりの到来データをＳＹＳＴＥＭ　ＤＡＴＡ　　（シス
テムデータ）記憶域内のどのバッファに記憶すべきかを
規定し、カウントワードは当該送信機からのブロック転
送を終了するためにどれだけのデータワードを残すかを
規定する。
各データパケットが受信された場合、ＣＰｕマイクロプ
ロセッサ１１３はソフトウェア命令の処理を一時停止し
、母線受信マイクロプログラム１１５を活性化させる。
このマイクロプログラムは送信機のＢＲＴエントリーか
らアドレスワードおよびカウントワードを読取って特定
記憶域にデータパケットを記憶し、正確なパケットチェ
ック加算を照合した後、アドレスおよびカウントワード
の調整値をＢＲＴエントリーに再記憶させる。この場合
、パケットによりカウントが零に到達したり、パケット
に正しくないチェック加算があるときは、母線受信マイ
クロプログラムは終了割込みフラッグを設定し、ソフト
ウェアに対してデータブロックの終了を報知する。次い
で、ＣＰＵマイクロプログラムは、現に実行中のプログ
ラムより遅延すること以外はなんらの支障を与えること
なく停止時点に処理していたソフトウェア命令を再び開
始する。
受信プロセッサモジュールにより、任意のシーケンスで
受信したデータパケットから複数の送信機（センダ）よ
りのデータブロックのすべてを同時に組立てられるよう
にしたことは重要な特徴である。このようなパケットか
らのインターリーブブロック組立は受信プロセッサにお
いて実行中のソフトウェアに対して透過モードで進めら
れ、ブロックが旨く完成するか、誤った伝送がなされた
ときのみ、ソフトウェアを中断させる。
また、プロセッサ間母線ハードウェアの時分割を２つの
記憶域で得られるようにしたことも重要な特徴である。
第１に、各プロセッサ間母線および関連の母線コントロ
ーラは、任意の送信機と対象受信機間のパケット伝送を
可能にする。母線コントローラによる循環的ポーリング
によりリクエスト（要求）中の送信機を識別するように
しているため、すべてのプロセッサモジュールに当該母
線を介して送信する平等の機会を与えることができ、各
母線は、すべてのプロセッサモジュールにより公平に時
分割された通信径路を与えることができる。
第２に、プロセッサモジュールのプロセッサ間１１ｉ１
［１ユニツト５５の各インキュ一部６５は複数の送信機
から到来するパケットにより時分割されるようにする。
すなわち、１ブロツク転送の間、１つのプロセッサのイ
ンキュー論理およびメモリ一部が単一送信機に専用され
ず、各受信パケットはその送信機および母線に対応する
ＢＲＴエントリーによりメモリー内に正しく指向される
ようにする。
かくすれば、複数の送信機（センダ）よりのデータブロ
ックは、前記送信機が、母線を使用する順序に関係なく
受信プロセッサのメモリー内で正しく組立てられる。
プロセッサモジュールは、Ｘ母線またはＹ母線を介して
パケットを受信する能力を２つの方法で制御路するよう
にしている。
まず第１に、ＣＰＵの割込みマスク（ＭＡＳＫ）レジス
タ内には各プロセッサ間母線に対応する１つのビットが
あり、マスクビットがオンの場合、その母線に対するマ
イクロ割込みが許容される。マイクロ割込みは、インキ
ューバッファにパケットが受信された後、インキュ一部
６５のプロセッサ空き状態論理部１０１（第５図参照）
がＭＩＣＲＯ−ＩＮＴ状Ｂ（マイクロ割込状Ｂ）に達し
たとき、母線受信マイクロプログラムの作動により生ず
る。パケットが受信されたとき、マスクビットがオフの
場合は、マスクビットがソフトウェア命令によりオンに
セットされるまで、マイクロ割込みおよびメモリー内の
後続のパケット処理は延期される。
ＢＲＴエントリーを変えるようなソフトウェア操作は、
マイクロ割込みの割込みを禁止して、予期できない結果
を回避するような方法でこれを行なう。この場合、マイ
クロ割込みが禁止されている間に、パケットが失われる
ことはなく、最初の受信パケットは、マイクロ割込みが
作動状態となるまで、インキューバソファ内に保持され
る１インキユーバソフアがＦＵＬＬ状態にある間は、母
線充填状態論理部９３がＦＬＩＬＬ状態にあり、５ＥＬ
ＥＣＴ　（選択）信号に応じｒＲｔＩＣＥＩＶＥ　　Ａ
ＣＫＮＯＷＬＨＤＧＥ　（受信肯定応答）信号を主張で
きないため、後続のパケット転送は拒否される。
母線を介してのパケット受信能力を制御する第２の方法
は、Ｘ母線またはＸ母線が、オペレーテイン、グシステ
ム割込みハンドラーの作動により終了割込み信号を受信
した後、プロセッサモジュールにより行なわれる作動で
ある。
すなわち、受信パケット内においてチェック加算誤りが
検出された場合、あるいはパケットがメモリー内に蓄積
される際、データブロック内に残存するＢＲＴワードカ
ウントが零になった場合には、母線受信（Ｂｕｓ　Ｒ１
ｌＣｆ！ＩＶｆ！　）マイクロプログラムはＸ母線また
はＹ母線終了側込みフラッグを設定する。また、そうで
ない場合には、マイクロプログラムはインキュープロセ
ッサ空き状態論理部１０１にＲＩＮＴ信号（第８図参照
）を発出し、他のパケットの受信を許容するが、終了フ
ラッグが設定されるとＲＩＮＴ信号は発出されない。
このように、ＲＩＲソフトウェア命令によりＲＩＮＴ信
号を供給して、インキュ一部６５を再作動させることは
、母線受信終了ソフトウェア割込みハンドラーの責務で
、これが起こるまで、インキュー母線充填状態論理部９
３はＦＵＬＬ状態のままとどまり、付加的パケットは受
信されない。
したがって、終了割込み信号は、誤りなしに送受信され
たブロックデータ転送を指定することができ、あるいは
、チェック加算誤りが検出され、かつ検出されたチェッ
ク加算誤りの結果として終了割込み信号の部分転送が生
じるような部分転送を指定することができる。この後者
の場合には、送信機（センダ）はデータブロックを送信
し続けるが、受信機はチェック加算誤りの検出後、デー
タブロックを放棄する。この誤りは、母線受信テーブル
（ＢＲＴ　）カウントワード内に負の値として表示され
る。これについては、以下に記述する作動説明を参照さ
れたい。
送信（ＳＲＮＯ）命令はＣＰＵレジスタスタック内のゴ ４つのパラメータワードを要求する命令である。
４つのパラメータワードの第１は転送すべきワード数の
カウント値で、この値は、転送がうまく完了しようとし
ている際、受信プロセッサモジュール内のＢＲＴの予期
している数とマツチしなければならない。
第２のパラメータワードは転送すべきデータを配置した
送信プロセッサメモリーのシステムデータ記憶域内のア
ドレスマイナス１である。
第３のパラメータワードは、単一パケット（１５データ
ワード）の転送を完了するために割当てられたタイムア
ウト（時間切れ）値で、タイムアウト周期は送信（ＳＥ
ＮＤ）命令により転送される各パケットごとに再開始さ
れる。
また、第４のパラメータワードは使用すべき母線（Ｘ母
線またはＸ母線のいずれか）を規定し、また受信プロセ
ッサモジュールを規定する。本実施零の場合、パラメー
タの高位ビットは母線を規定し、低位の４ビツトは受信
プロセッサモジュールの番号を規定する。
送信（ＳＥＮＤ）命令の完了時には、２つの状態が起こ
りうる。
第１の状態は、パケットタイムアウトが起こって、残り
のパケットが伝送されず、その時点で命令が終わるとい
うことで、この場合には、ブロックの残りのパケットは
伝送されない。
第２の状態はデータブロックの転送が満足に完了したこ
との表示である。
このように、送信（ＳＥＮＤ）命令の初期作動を要約す
ると、送信（ＳＥＮＤ）命令はアウトキューバッファ６
９（第４図参照）を１５データワードで充填して、奇数
パリティチェック加算を付加し、前記バッファ６９が転
送可状態のパケットを有することを母線コントローラ３
７に報知する。各１６ワードパケツトが伝送された後、
送信（ＳｌｌｉＮＤ）命令は、それが終わった点から命
令の実行を再び開始する。ブロックの最後のパケットが
１５ワードより少ない場合は、残りのワードは零で充填
され、最終パケットが伝送されたとき送信命令は終了す
る。
第５図は送信ハードウェア用の論理図を示し、また、第
７図は同上用状態図を示す。
送信（ＳＥＮＤ）命令シーケンスの最初の作動は、プロ
セッサ充填状態論理部７３（第４図）に記憶・受信信号
（Ｓ／ＲＥＣＥＩＶＥ信号）を発出し、Ｍ母線（第４図
）を介して受信レジスタ７１に受信プロセッサ番号を供
給することである。これと同時に、アウトキューポイン
タ７９のポインタはＭ母線の高位ビットによりセットさ
れ、アウトキュ一部６７をＸ母線またはＹ母線のいずれ
かに接続する。
記憶・受信信号（Ｓ／ＲＥＣＥＩＶＥ信号）は、プロセ
ッサ充填状態論理部７３　（当初は第７図に示すように
ＥＭＰＴＶ状態にある）を第７図に示すようにＦＩＬＬ
状態に進める。この状態転移により受信レジスタ７１（
第４図）は受信プロセッサ番号でロードされる。
この時点において、アウトキュ一部６７は、データパケ
ットをアウトキューバッファ６９にロードすることが可
能な状態となり、ここで、１５までのワードがメモリー
から読出され、Ｍ母線（第４図）を介してアウトキュー
バッファ６９に蓄積される。蓄積されたアウトキュー信
号はＭ母線上の各ワードをアウトキューカウンタ７７に
よす規定されたアウトキューバッファ６９の記憶場所に
書込ませ、アウトキューカウンタ７７を１つだけ進める
。
メモリーからワードが読出されているとき、アドレスワ
ードは１つだけ増やされ、送信すべきワードのカウント
値は１つだけ減らされる。メモリーから１５のワードが
読出される前に、カウントが零に到達した場合は、アウ
トキューバッファの残りの部分は零で充填され、データ
パケットからパッドアウトされる。
さらに、アウトキューバッファ６９にワードがロードさ
れている際、マイクロプログラム１１５（第２図）はデ
ータワードのモジュロ２加算を計算しており、１５番目
のデータワードがロードされた後、この奇数チェック加
算ワードはアウトキューバッファ６９の１６番目の記憶
場所にロードされる。
この時点において、アウトキューカウンタ７７はカウン
ト１５の値を有し、この値は蓄積アウトキュー信号とと
もにプロセッサ充填状態論理部７３を第７図に示すよう
にＦＩＬＬ状態からＦＵＬＬ状態に進める。
この時点において、マイクロプログラム１１５はアウト
キュ一部６９へのデータのローディングを完了し、第７
図に示すレディ信号（ＲＤＹ信号）の発生をテストして
、パケット伝送待機状態にある。
マイクロプログラム１１５は、パケット伝送の待機中に
タイマーを増加させ、レディ　（ＲＤＹ　”）信号が主
張される前に、タイマーが終了（ランアウト）シた場合
、プロセッサ充填状態論理部７３（第４図参照）にクリ
アアウトキュー（ＣＬＯＱ）信号を発出し、これにより
プロセッサ充填状態論理部７３を第７図に示すようにＦ
ＭＰＴＹ状態に戻し、次いで、マイクロプログラムはタ
イムアウト表示とともに送信（ＳＥＮＤ）命令を終了さ
せる。
通信の作動においては、プロセッサ充填状態論理部７３
のＦＵＬＬ状態は母線空き状態論理部７５を同期させて
（修飾して）第７図に示すようにｌ０ＬＥ状態から５Ｙ
ＮＣ状態に進める。次いで、５ＹＮＣ状態は自動的に５
ＥＮＤ状態に進み、この状態において母線コントローラ
３７に５ＥＮＤ　ＲＥＱＵＥＳＴ　（送信リクエスト）
信号を発出する。５ＥＮＤ　ＲＥＱＵＥＳＴ　（送信リ
クエスト）信号は前述のようにパケット転送シーケンス
を開始させる。
また、前述したように、ポーリングにより母線コントロ
ーラ３７が送信プロセッサモジュールを識別し、かつ、
受信プロセッサモジュールがＲＥＩＣＥＩＶＥ　　ＡＣ
ＫＮＯＷＬｆ！ＤＧＢ　（受信肯定応答）信号によりパ
ケット転送を受容したときは、データパケットはアウト
キューバソファ６９からアウトキューポインタ７９を介
してデータ母線５７の１つにゲートされ、受信ブロセ、
ツサモジュールのインキュ一部にロードされる。
この場合、１６番目のワードが母線にゲートされると、
アウトキューカウンタのカウント値１５は５ＥＮＤ　Ｃ
ＯＭＭＡＮＤ　（送信コマンド）信号および５ＥＮＤＥ
Ｒ５ＥＬＥＣＴ　　（送信機選択）信号とあいまって母
線空き状態論理部７５の５ＥＮＤ状態をＤＯＮＨ状態に
進める。
ＤＯＮ！状態は、第７図のＤＯＮＥ状態からＦＵＬＬ状
態よりの転移表示線に至る点線矢印で示すように、プロ
セッサ充填状態論理部７３のＦＵＬＬ状態を同期させて
（修飾して）＆４＾ＩＴ状態に進める。
次、いで、ＷＡＩＴ状態はｒ）ＯＮＢ状態を同期させて
（修飾して）、第７図に示すようにＩＤＬＥ状態に進め
る。
最後に、Ｉ　ＤＬＲ状態は第７図の状態図に示すように
ＷＡＩＴ状態を同期させて（修飾して）　、ＨＭＰ’ｒ
Ｙ状態に進める。
プロセッサ充填状態論理部７３のｆ！ＭＰＴＹ状態はマ
イクロプログラム１１５にＲ１１！ＡＤＹ　　（レディ
）表示を与える。
この場合、伝送し終わったパケットが特定データブロッ
クの最終パケットであるときは、５ＥＮＤ（送信）命令
は終わり、ブロック転送良好の表示が与えられる。
一方、伝送されたパケットがデータブロックの最終パケ
ットでない場合は、ブロック内のすべてのワードが転送
されるまで、もしくはタイムアウト誤りが生ずるまで、
前述のシーケンスが繰返される。
５ＲＮＯ（送信）命令は割込み可能、かつ再開始可能で
ある。ただし、５ＥＮＤ　（送信）命令の割込みはパケ
ット間においてのみ可能であり、伝送されるデータは割
込みによってなんらの影響をうけることはない。
このように、単一のソフトウェア命令（ＳＥＮＤ命令）
を用いて３２．７６７ワードまでのデータブロックを送
信プロセッサモジュールから受信プロセッサモジュール
に伝送することができ、かつ、パケットチェック加算に
より伝送の゛正確さを検査することができる。また、送
信プロセッサモジュールのアウトキューバッファ６９に
よるバッファリングにより、送信プロセッサモジュール
の記憶速度とは無関係にプロセッサ間母線速度による転
送を可能にしているため、高いデータ転送速度で伝送を
行なうことができ、かくして、多数のプロセラ■ サモジュール間において時分割ベースでこの通信路を効
率的に使用することが可能となる。
また前述したように、受信用にはなんらの命令を必要と
しない。
プロセッサモジュールがプロセッサ間母線を介してデー
タを受信する際は、当該プロセッサモジュール内のオペ
レーティングシステムはまず最初に母線受信テーブル（
ＢＲＴ　”）内にエントリー（入口）を形成しなければ
ならない。また、この場合、各ＢＲＴエントリーは到来
データを蓄積するアドレスと期待されるワード数を含む
ものとする。
送信プロセッサモジュールが送信命令を実行し、母線を
介してデータを送出している間、受信プロセッサモジュ
ール内の母線受信ハードウェアおよびマイクロプログラ
ム１１５は適当なりＲＴエントリーによりデータを蓄積
し続けるようにする。
（これはソフトウェアプログラムの実行に関してインタ
ーリーブ配列を生ぜしめる。） 受信プロセッサモジュールが所定の送信プローセッサか
ら予期したワード数を受信したときは、現に実行中のプ
ログラムは中断され、その特定母線転送を終了させる。
第５図は、母線受信ハードウェアに対する論理図を示し
、第８図は同上用状態図を示す。
前述したように、各プロセッサモジュールは、Ｘ母線お
よびＹ母線用として同一構成のＸおよびＹインキニ一部
６５を有する。したがうて、以下そのうちの１つのみに
ついて説明することにする。
プロセッサモジュールの初期リセット後、または前の受
信動作後には、プロセッサ空き状態論理部１０１のｌ！
ＳＥＴ状態はＲ１！ＡＤＹ状態に進み、ＲＥ！ＡＤＹ状
態は母線充填状態論理部９３の５ＹＮＣ状態を同期させ
て（修飾して）、論理をＡＣＫＮＯＷＬＥＤＧＢ状態に
進める。
このＡＣＫＮＯＷＬＥＤＧＢ　（肯定応答）状態におい
て、インキュ一部６５は当該プロセッサモジュール３３
の選択（ＳＢＬＢＣＴ）信号６３（第２図参照）に応じ
て、母線コントローラ３７にＲＥＣＥｒＶｌｌ！　　Ａ
ＣＫＮ−ＯＷＬＥＤＧＢ　　（受信肯定応答）信号を戻
し、Ｘインキニ一部６５のデータパケット受信可能状態
−にあることを表示する。
前述のパケット転送シーケンスにおいて、当該プロセッ
サモジュールの５ＥＬＥＣＴ　（選択）信号はＲＨＣ［
ＶＩＥ　ＣＯＭＭＡＮＤ　　（受信コマンド）信号とあ
いまって、母線空き状態論理部９３のＡＣＫＮＯＷＬＥ
ＤＧＢ（肯定応答）状態を同期させて（修飾して）ＲＥ
ＣＥＩＶＩＩ！　　（受信）状態を進める。
この状態転移が生ずると送信レジスタ９５（第５図）は
送信プロセッサモジュールの番号でロードされる。
ＲＨＣＥＩＶＢ　　（受信）状態においては、データパ
ケットはインキニーカウンタ９９の制御によりデータ母
線からインキューバッファ９７にロードされる。
パケットの１６番目のワードがロードされると、これに
よりＲｆＩＣＥＩＶＥ状態はＦＵＬＬ状態に進む（第８
図参照）。
次に、ＦＵＬＬ状態はプロセッサ空き状態論理部１０１
のＲＥＡＤＹ状態を同期させて（修飾して）、第８図に
示すようｋｍＭＩｃＲＯＩＮＴＩ！ＲＲＩＩＰＴ　（？
イタ０割込み）状態に進め、ＭＩＣＲＯＩＮＴｆ！ＲＲ
ＵＰＴ　（？イタ０割込み）状態はＣＰＵ割込み論理ニ
ＩＮＱＵＩ！ＤＢ　ＦＵＬＬ　（インキューフル）状態
を与える。このＩＮＱＵＩＩ！Ｕｌｌ！　ＦＵＬＬ（イ
ンキニーフル）信号は当該母線に対応するＭＡＳＫ　（
マスク）ビットがオンの場合、次のソフトウェア命令の
終わりに割込みを生じさせる。
割込みにより活性となる母線受信マイクロプログラム１
１５は、まず最初に、プロセッサ空き状態論理部１０１
に対してＬＯＯＫ　（ロック）信号（第５図）を発出し
、これにより、プロセッサ空き状態論理部１０７のＭＩ
ＣＲＯＩＮＴＥＲＲＵＰＴ　（マイクロ割込）状態をＤ
Ｕ？ＩＰ　（ダンプ）状態に進める。
また、ＬＯＯＫ　（ロック）信号はＸインキュ一部また
はＹインキュ一部のいずれかを選択する。ただし、この
場合、双方のインキュ一部が一杯で、かつ作動状態にあ
る場合は、Ｘインキニ一部が選択されるようにする。
次に、マイクロプログラム１１５はに／５ＥＮＤ（Ｋ送
信）信号を発生し、この信号によって送信レジスタ９５
の内容をに母線（第５図参照）にゲートさせ、パケット
送信機（センダ）のプロセッサ番号を取得する。
マイクロプログラム１１５はこのプロセッサ番号を用い
て送信プロセッサのＢＲＴエントリーを読取り、アドレ
スおよびカウントワードを得る。
カウントワードが零または負の場合は、パケットは放棄
され、またこの場合には、マイクロプログラム１１５は
ＲＩＮＴ信号を発生し、この信号によりプロセッサ空き
状態論理部１０１を第８図に示すようにＤＵＭＰ状態か
らＲＥＳＩＩ！Ｔ状態に進める。このイベントにおいて
はこれ以上の動きはなく、マイクロ割込みは終了し、ソ
フトウェア命令処理が再開される。
また、カウントが正の場合には、マイクロプログラム１
１５は、第５図に示すようにに／ＩＮＱＵＥＵＥ（Ｋイ
ンキュー）信号によりインキューバッファ９７からに母
線にワードを読出す。
インキューカウンタ９９は、Ｋ／ＩＮＱＵＥＵＥ信号の
発生の都度増加され、インキューバッファ９７を介して
走査を行なうようにする。
インキューバッファ９７から各データワードが読出され
る場合、カウントワードは減ぜられ、メモリーアドレス
ワードは増加され、かくして得られたデータワードがメ
モリーに記憶される。
また、カウントワードが零に達した場合は、メモリーに
はそれ以上のワードは蓄積されず、終了割込みフラッグ
がセントされ、送信プロセッサ番号は記憶場所に保管（
セーブ）される、このイベントにおいては、母線充填状
態論理部９３はソフトウェアＲＩＲ命令によりクリアさ
れるまで、ｐｕｔｔ状態に保持される。
かくして、データブロックが完全に受信されたときカウ
ントワードは−１４と０との間の値を存する。終了割込
みが起きた後は、ＲＩＲ命令によりインキニーブロック
がクリアされるまで、割込みを生ずるような母線を介し
てのプロセッサへの転送は行なわれない。
データワードがメモリーに蓄積されると、パケットデー
タのモジュロ−２加算の計算が行なわれる。
チェック加算が不良の場合には、ＢＲＴエントリー内の
ワードカウントは−２５６にセットされて、終了割込み
フラッグが設定され、送信プロセッサ番号がメモリー内
に保管（セーブ）される。この場合、母線充填状態論理
部９３は、前述のように、ＲＩＲ命令によりクリアされ
るまでＦＵＬＬ状態にとどまる。
カウントワードが零に達せず、かつチェック加算が良好
の場合には、母線受信マイクロプログラム１１５は、第
５図に示すように、プロセッサ空き状態論理部にＲＩＮ
Ｔ信号を発出し、この信号により、第８図に示すように
、プロセッサ空き状態論理部１０１のＤＵＭＰ状態をＲ
ＦｉＳＥＴ状態に進める。
プロセッサ空き状態論理部１０１のＲＨ３ＥＴ状態は、
母線充填状態論理部９３を同期させ（修飾し）、第８図
に示すように論理部９３のＦＵＬＬ状態を５ＹＮＣ状態
に進める。
この時点において、論理はパケットが受信される前の状
態に戻り、パケットの受信が可能となる。
これらのパケットは、そのデータブロックを終了する同
一送信機（センダ）よりのパケットであってもよく、ま
た、他の送信機（センダ）よりのパケットでもよい。
以上で母線受信マイクロプログラム１１５の作動は終了
し、マイクロプロセッサ１１３はソフトウェア命令の処
理を再開する。
母線受信終了割込みが起こると、ソフトウェア割込みハ
ンドラーはその番号が保管されている記憶場所から送信
プロセッサ番号を得、次いで、当該送信プロセッサの母
線受信テーブルカウントワードを調べることにより、チ
ェック加算誤りが生じたかどうかを検出することができ
る。
伝送誤りの場合には、カウントワードは−２５６にセッ
トされる。そうでない場合には、カウントワードは−１
４と０の間の値を有する。
前述したように、ＲＩＲソフトウェア命令によりＲＩＮ
Ｔ信号を発出し、インキュ一部６５を作動させるのは、
母線受信終了ソフトウェア割込みハンドラーの゛責務で
ある。
要約するに、受信作動においては、送信プロセ　　　　
　　１ツサモジユールによるデータブロックの送信はソ
フトウェアにとっては１つのイベントとして見られるだ
けであるので、受信プロセッサによるデータの受信は、
前データブロックが受信されるまで、あるいは誤りが生
ずるまで受信プロセッサモジュールのソフトウェア割込
みを起こさない、また、インキュ一部６５は、データの
伝送を母線伝送速度で行ない、データのメモリーへの記
憶およびデータのチェックを記憶速度で行なうことを可
能にするためのバッファとして働く、このように、母線
上において高い伝送速度を使用しうるようにしているた
め、母線は時分割多重ベースで多数のプロセッサモジュ
ールをサービスするに充分な帯域幅を有する。最後に、
各データパケット内にチェック加算ワードを付加するこ
とにより、受信プロセッサモジュール内にマルチプロセ
ッサ通信径路を介して受信されるデータの正確さを検査
する手段を与えるようにしている。
プロセッサ間母線を介して送出される情報は一オペレー
ティングシステムの制御のもとに行なわれ、あるプロセ
ッサモジュール３３内のあるプロセスから他のプロセッ
サモジュール３３内の他のプロセスに送られる。前掲の
マルチプロセッサシステムの項で詳述したように、プロ
セスはソフトウェアシステムにおける制御の基本的構成
素子（エンティティ）であり、また、１つのプロセッサ
モジュール内には複数のプロセスが共存する。プロセッ
サ間母線を介して、異なるプロセッサモジュール内のプ
ロセス間において送信される情報は、２つの形式の素子
、すなわち、制御パケットおよびデータにより構成され
る。
前記制御パケットは、受信中プロセッサモジュール３３
に対してメツセージの開始、取消しおよびデータ転送を
報知するのに使用する。
これに関して留意すべきことは、プロセッサ間母線３５
がプロセッサモジュール３５を相互接続している間に、
特定のプロセッサモジュール３３内のプロセスが°プロ
セッサ母線３５を多重化する方法により他のプロセッサ
モジュール３３内の１つまたはそれ以上の他のプロセス
との間で送信を行なうということである。したがって、
２プロセツサモジユ一ル３３間の母線トラヒックは、終
了状態の異なる種々のプロセス間通信の部分を含むこと
になり、かくして、多数のプロセス間通信が見掛は上置
時ベースでインターリーブされることになる。
ハードウェアは、プロセッサ間母線３５の使用をパケッ
トレベルで時分割多重化し、また、複数のプロセスは、
相互にインターリーブモードで発生するメツセージ処理
に際し、プロセッサモジュール３３内で相互通信を行な
うとともに、必要に応じてプロセッサ間母線３５を介し
て相互通信を行なうようにしており、任意の特定プロセ
ス間通信用として１つのプロセッサ間母線３５が割当て
られることのないようにしている。
データ情報は１つまたはそれ以上のパケットでプロセッ
サ間母線を介して送出するようにし、この場合、必ず制
御パケットを前置し、トレーラパケットを付随させるよ
うにする。
データパケットの前に制御パケットを先行させる必要が
ある理由は、特定メツセージに対して１つの母線が専用
されることはないためで、かくして、メツセージを正し
く識別し、かつ、メツセージ内でどれだけのデータを受
信すべきかを表示するため前記制御パケットを必要とす
る。
この情報転送（すなわち、制御パケット、データ情報、
トレーラパケット）は、いったんスタートした後は、不
可分ユニットとして行なわれる。
送信プロセッサモジュールは、若干数のデータパケット
よりなる個別の伝送としてデータブロックを送信し、個
別の伝送としてトレーラパケットを送信する。送信プロ
セッサモジュールは、このときだけ、他のメツセージに
関する情報を送信することができる。
トレーラパケットは２つの目的に役立てることができる
。
まず第１に、データ伝送中に誤りが生じ、したがって、
データブロックの残りの部分が放棄された場合、トレー
ラパケットはブロックの終りを表示する。
次に、送信プロセッサが、多すぎるデータを送信しよう
とした場合（この場合にも、ブロックは切棄てられる）
、トレーラパケットはデータが伝送され、データ伝送が
終了したことを認識する手段を与える。
伝送される情報は、情報が受信プロセッサに確実に取得
されるよう異なる径路を介して２重伝送されるようにす
るか、必要な場合、情報を反復伝送させるよう受信肯定
応答信号を要求するようにしている。したがって、任意
の単一母線の誤りによって情報が失われることはなく、
また任意の単−母線誤りが２つの包含されるプロセスに
より見られることもない。
母線受信ソフトウェアは、インキュ一部からメモリー１
０７への情報の転送を制御することにより、母線受信ハ
ードウェア（第２図示インキュ一部６５）とインターロ
ックさせるようにしている。
かくすれば、母線受信テーブル情報を変更するような作
動を競合条件（同期の問題）なしに行−なわせることが
可能となる。
母線受信テーブル情報がいったん更新されると、前の終
了割込みをクリアし、かつ、マスクレジスタ内の母線マ
スクビットをオンにセントして受信マイクロ割込みを再
作動させることにより、インターロックは取除かれる。
これにより２つの事象が行なわれる。すなわち、インキ
ューハードウェアがパケットをインキュ一部に受入れる
ことを許容するほか、母線受信マイクロプログラムがそ
の情報をインキュ一部からメモリーに転送することを可
能にする。
また、ハードウェア・ソフトウェアシステムは、主電源
よりのＡＣ電源の完全障害のようなシステム電源障害時
、あるいはシステムの一部に対して一時的電源障害を招
来するライン過渡時においても情報がなくなることのな
いようこれを構成する。
このハードウェア・ソフトウェアシステム共同動作は、
インキュ一部６５（第２図）に供給するようにした電源
警報信号（第３図のライン３３７参照）を含み、前記電
源警報信号を受信した後は、精々１パケットの情報程度
しかインキュ一部にロードできないようにしている。
また、このイベントにおけるソフトウェア作動は、イン
キュ一部を充填状態にさせるための送信（Ｓｆ！ＮＤ）
命令を含む。この正味の効果は、プロセッサモジュール
３３が電源警報信号を受信した後は伝送を終了しないよ
うにし、論理部電源を切った際、すべての転送の状態が
分かるようにすることである。
また、プロセッサ間母線３５は、オペレーティングシス
テムにより、システム内の他のプロセッサモジュールが
作動していることを確認するのに使用する。すなわち、
プロセッサモジュール３３の各々から、Ｎ秒ごとに各プ
ロセッサ間母線３５を介して、システム内の各プロセッ
サモジュール３３に制御パケットを送信する。かくすれ
ば、各プロセッサモジュール３３は、システム内の各プ
ロセッサモジュールから２Ｎ秒ごとに、前記パケットを
受信していなければならず、応答のないプロセッサモジ
ュールはダウンしたものとみなされる。あるプロセッサ
モジュールがそれ自体のメツセージを受信しない場合、
そのプロセッサモジュール３３はなにか具合いの悪いこ
とが起こったことを知り、以後はＩ１０デバイスコント
ローラ４１を捕捉（テークオーバ）しない。
第４２図はマルチプロセッサシステムの種々の部分が不
作動状態になった場合、どのようにして特定アプリケー
ションプログラムが連続してその進行を継続しうるかを
線図的に示したものである。
第４２図の個別の各ブロックは、それぞれ２本のプロセ
ッサ間母線３５（Ｘ母線およびＹ母線）により接続した
２つのプロセッサモジュール３３、複数のキーボードタ
ーミナルを制御するデバイスコントローラ４１、および
１つのディスクを制御する他のデバイスコントローラ、
により形成したマルチプロセッサシステムを示す。
また、第４２図の各図はマルチプロセッサシステムの種
々の部分がサービス不能となった後、再びサービス可能
状態でマルチプロセッサシステムに導入される状況を示
す。
シーケンスは第４２図の左上側の図から始まり、　　　
　　１各図内の太線矢印により示す順序で進行する。し
たがって、シーケンスは、各図に記号で表示したように
、（１）最初の状態で示す状態から（２）ＣＰＵＯダウ
ン（３）　ＣＰＵ　　Ｏ復旧（４）　ＣＰＵ　　１ダウ
：／（５）　ＣＰＵ　　□１復旧、の状態に進む。
第４２図の左上側限に“イニシャルス゛テート（最初の
状Ｌｉ）　　“なる記号で示したマルチプロセッサシス
テムの最初の状態においては、アプリケーションプログ
ラムの１つのコピー（ＰＡ）が活性状態で、このコピー
によりシステムコールを行ない、アプリケーションプロ
グラムＰＡが情報を通過させるバックアップとしてコピ
ーＰＢ生成させる。
この場合、すべてのＩ１０装置はプロセッサモジュール
Ｏにより作動している。この最初の状態において、図の
Ｘ母線上にバー印を付して示したように、プロセッサ間
母線３５が障害を生じたり、ダウンした場合には、アプ
リケーションプログラムのＰＡになんらの影響を与える
ことはなく、再びマルチプロセッサシステム内に導入す
ることができる。
次の図、すなわち“ｃｐｕ　　ｏダウン”の状態では、
プロセッサモジュールＯはサービス不能となり、マルチ
プロセッサシステムは、アプリケーションプログラムＰ
Ａにこのことが起こったことを報知し、アプリケーショ
ンプログラムＰＡはプログラムＰＲと通信する試みを停
止し、マルチプロセッサシステムによりすべてのＩ１０
装置をプロセッサモジュール１に切換える。かくして、
アプリケーションプログラムは、プロセッサモジュール
１とデバイスコントローラ４１を接続するＩ１０母線３
９（右側のＩ１０母線上に矢堕で示す。）を介して中断
することなくターミナルに無停止サービスを続けさせる
。
第４２図の中央上部に“ｃｐｕ　　ｏ復旧”なる記号で
表示するようなマルチプロセッサシステムの次の作動状
態において体、プロセッサモジュール０はコンソールコ
マンドにより再びサービス可能状態に戻る。この場合、
プロセッサモジュールＯはプロセッサモジュール１を介
してディスクからマルチプロセッサシステムに再びロー
ドさ−れる。
アプリケーションプログラムＰＡは、プロセッサモジュ
ール０がサービス可能となったことを知らされ、プロセ
ッサモジュール０内にアプリケーションプログラムの他
のコピーを生成するようマルチプロセッサシステムに命
令する。上記コピーはＰＣと名付けられ、ターミナルは
中断することなく無停止サービスを続ける。
次に、”ＣＰＵＩダウン”として表示するように、プロ
セッサモジュール１が不作動状態になると、アプリケー
ションプログラムＰＣはこの事実をマルチプロセッサシ
ステムにより報知され、アプリケーションを引継ぐ。マ
ルチプロセッサシステムは自動的にプロセッサモジュー
ル０を介してすべてのＩ１０装置と通信を行ない、ター
ミナルに中断することなく無停止サービスを続けさせる
。
最後に、第４２図の右側上部に“ＣＰＵ　　１復旧”と
して示すような状態では、プロセッサモジュール１はコ
ンソールコマンドにより作動可能となり、プロセッサモ
ジュール０を介してディスクからマルチプロセッサシス
、テムに再ロードされる。アプリケーションプログラム
ＰＣは、プロセッサモジュール１が使用可能となったこ
とを報知され、プロセッサモジュール１内にそれ自体の
他のコピー（アプリケーションプログラムＰＤ）を生成
するようマルチプロセッサシステムに命令し、かくして
、マルチプロセッサシステムの素子はすべて作動状態と
なる。
以上の説明から明らかなように、上記の時間中には、プ
ロセッサ間母線の双方とプロセッサモジュールの双方が
サービス不能となった後、再びシステム内に導入されて
いるが、アプリケーションプログラムとターミナルは中
断することなく、作動を継続している。
このように、なにものかが障害を生じている間もアプリ
ケーションプログラムを継続させうるようにし、かつ、
アプリケーションプログラムを継続しながら、障害を起
こした構成素子を修理し、もしくは交換できるようにし
たことは本発明マルチプロセッサシステムの重要な特徴
である。また、このことは、プロセッサモジュールおよ
びプロセッサ間母線に対してだけではなく、例えば、ラ
ック内のファン、電源などのようなマルチプロセフサシ
ステムの全構成素子に対してもいえることで、かくして
、マルチプロセッサシステム３１は本当の意味の無停止
システムということができる。
システムおよびデュアルポートデバイスコントローラ 前述のように、第１図示マルチプロセッサシステム３１
は入出力（Ｉｌｏ）システムおよびデュアルポートデバ
イスコントローラ４１を含む。
Ｉ１０システムの一般的目的はプロセッサモジュール３
３と周辺装置間のデータの転送を可能にすることである
。
このシステムの特徴の１つは、システムのフェイルソフ
ト作動を確保するため余裕をもった径路を介してデータ
転送を行なうようにし、１つのプロセッサモジュール３
３の障害またはデバイスコントローラの一部の障害によ
っても、特定周辺装置との間のデータの転送が停止され
ることのないようにしていることである。
各デバイスコントローラ４１はデュアルポート部４３お
よび関連構造を有し、２本の関連の■１０母線３９とと
もに、以下に詳述するような周辺装置への余裕あるアク
セスを可能にする。
また、■１０システムは、パーフォーマンス（性能）の
点で特に重要な特徴を有する０例えば、Ｉ１０システム
のパーフォーマンス特性の１つは、入出力母線構造の作
動速度（帯域幅）である、デバイスコントローラ４１は
比較的低速度でデータの伝送を行なう周辺装置からのデ
ータを収集し、この収集データをプロセッサモジュール
３３の記憶速度またはそれに近い速度でバースト多重モ
ードによりプロセッサモジュールに伝送する。
第１図に示すように、各プロセッサモジュール３３には
、複数個の個別デバイスコントローラ４１を付属させて
これらを走査するようにし、これにより、単一マルチプ
ロセッサシステム内において各デバイスコントローラ４
１をデュアルポート部４３を介して１以上のプロセッサ
モジュール３３に接続することを可能にしている。
第１２図において、各プロセッサモジュール３３は前述
のプロセッサ間制御ユニット５５のはか、中央処理ユニ
ット（ＣＰＵ）部１０５、メモリ一部１０７および入出
力（Ｉｌｏ）チャネル部１０９を含む。
各デバイスコントローラは、第１２図および第１図に示
すように、スター形状に接続した接続線１１１を介して
１またはそれ以上の装置を制御するようにしている。す
なわち、各装置をデバイスコントローラに個別に接続す
るようにしている。
第１２図においては、ディスクドライブ４５を１つのデ
バイスコントローラ４１に接続し、テープドライブ４９
を他のデバイスコントローラ４１に接続している。
さらに、第１２図において、各ＣＦ３Ｉ部１０５はマイ
クロプロセッサ１１３を含み、前記各マイクロプロセッ
サ１１３にマイクロプログラム１１５を関連させる。前
記マイクロプログラム１１５の一部はＩ１０システム用
のＩ１０命令の遂行に当たり、マイクロプロセッサ１１
３により実行されるようにする。前記Ｉ１０命令は、第
１２図においては、ＩＩＩＩ　　（ｅｘｅｃｕｔｅ　　
Ｉ　１０）　、１１０　　（ｉｎｔｅｒｒ−ｏｇａｔｅ
　Ｉ　１０）　、旧ＩＯ（ｉｎｔｅｒｒｏｇａｔｅ　ｈ
ｉｇｈｐｒｉｏｒｉ　ｔｙ　Ｉ　／　Ｏ）として示しで
ある。これらの命令の詳細については、第１５図、第１
６図および第１７図により後述する。
マイクロプロセッサ−１３は、第１２図に示す径路１１
７の集合によりＩ１０チャネル１０９を介してＩ１０母
線３９にアクセスする。
また、第１２図において、Ｉ１０チャネルはマイクロプ
ロセッサ−１９を含み、前記マイクロプロセッサ−１９
にマイクロプログラム１２１を関連させる。
マイクロプログラム１２１はマルチプロセッサシステム
における１つの機能を有する。その機能は第１６図に示
すような再接続およびデータ転送シーケンスを遂行する
ことで、これに関しては後述する。
また、プロセッサモジュール３３のＩ１０チャネル１０
９は、第１２図に示すように、データ掻回 路論環部１２３を含む。
前記データ径路論理部１２３は、第１３図に示すように
、チャネルメモリーデータレジスタ１２５、入出力デー
タレジスタ１２７、チャネルメモリーアドレスレジスタ
１２９、キャラクタカウントレジスタ１３１、アクティ
ブデバイスアドレスレジスタ１３３、優先度決定レジス
タ１３５およびパリティ発生・チェック論理部１３７を
含む。
第１２図に示す径路１１７は、第１３図にＭ母線および
に母線として示した２つの母線を含む。
Ｍ母線はマイクロプロセッサ１１３からの出母線で、入
出力データレジスタ１２７にデータを伝送する。
また、Ｋ母線はデータ径路論理部１２３よりのデータを
マイクロプロセッサ１１３に伝送する入母線である。
第１２図において、径路１３９はデータ径路論理部１２
３とメモリーサブシステム１０７とを接続する。
この径路１３９は、第１２図に示すように、プロセッサ
モジュール３３のメモリーサブシステム１０７内のハー
ドウェア径路１３９Ａおよび２つの論理径路１３９Ｂ、
１３９Ｃを含む。
論理径路１３９Ｂおよび１３９Ｃの詳細については第１
６図により後述する。
ハードウェア径路１３９Ａは第１３図に示すように３つ
の分岐路を含む。
第１分岐路１３９Ａ−１はメモリーからチャネルメモリ
ーデータレジスタ１２５への伝送路を形成し、第２分岐
路１３９Ａ−２はチャネルメモリーアドレスレジスタ１
２９からメモリーへの伝送路を形成し、また第３分岐路
１３９Ａ−３は入出力データレジスタ１２７からメモリ
ーへの伝送路を形成する。
第１２図において、プロセッサモジュール３３の入出力
チャネルは制御論理部１４１を含み、この制御論理部１
４１はＴ母線マシン１４３（第１３図参照）、ならびに
４つのリクエストライン、すなわちＲＥＣＯＮＮＨＣＴ
　ＩＮ　　（再接続、ＲＣＩ）１４５、ＬＯ％Ｉ　ＰＲ
ＩＯＲＩＴＹ　ＩＮＴＥＲＲＵＰＴ　ＲＥＱＵＥＳＴ　
（低優先度割込みリクエスト、ＬＩＲＱ）　　１４７、
旧Ｇ）Ｉ　ＰＲＩＯＲＩＴＹＩＮＴＩＩ！ＲＲＵＰＴ　
ＲＥＱＵＥＳＴ　　（高優先度割込みリクエスト）１４
９およびＲＡＮＫ　（ランク）１５１　　（第１４図参
照）を含む。
また、第１４図および第１２図に示すＩ１０母線３９は
群のチャネル機能ライン１５３，１５５゜１５７および
１５９を含む（第１３図参照）。
ＴＡＧ母線（Ｔ母線）　１５３は機能ラインとして働く
４本のラインよりなり、このほか、第１４図に示すよう
にハンドシェークラインとしての機能をもった３つのラ
イン、すなわち、５ＥＲＶＩＣｆ！　００↑（ＳＶＯ、
サービスアウト）ライン１５５、Ｓｔ！ＲＶＩＣＨＩＮ
　（ＳＶＩ、サービスイン）ライ：／１５７、および５
ＴＯＰ　ＩＮ　（ＳＴＩ、ストップイン）ライン１５９
がある。
また、第１４図および第１２図に示すように、Ｉ１０母
線３９はデータライン群１６１，１６３゜１６５．１６
７および１６９を含む。
ＤＡＴＡ　’Ｂｕｓ　（データ母線）ライン１６１およ
びＰＡＲＩＴＹ　（パリティ）ライン１６３は双方向性
で、データラインとしての機能を有し、この群内には、
第１４図に示すように、１６本のＤＡＴＡ　Ｂｕｓ　（
データ母線）ライン１６１および１本のＰＡＲＩＴＹ　
（パリティ）ライン１６３を含む。
また、ＥＮＤ　ＯＦ　ＴＲＡＮＳＦＢＲ（ＥＯＴ、転送
路り）ライン１６５、ＰＡＤ　ＯＵＴ　　（ＰＡＤＯ、
パッドアウト）ライン１６７およびＰＡＤ　ＩＮ　　（
ＰＡ旧、パッドイン）ライン１６９はデータステータス
ラインとしての。
機能を有し、データライン１６１および１６３上に起こ
る特殊な状態を表示する。
最後に、Ｉ１０母線３９は第１４図および第１２図に示
すようにリセットライン（ＩＯＲＳＴ　）１７１を含む
。
第１８図に示す各Ｔ母線コマンドは、Ｔ母線コマンドが
有効である間に、データ母線１６１上にある特定フォー
マットを必要とする。Ｔ母線機能、ロードアドレス＆コ
マンド（ＬＡＣ）およびリードデバイスステータス（Ｒ
ＤＳＴ）に対する特定データ母線フォーマットを本実施
例の場合につき示すと第１８図の下側のようになる。
Ｔ母線機能、ＬＡＣの場合には、データ母線１６１のラ
イン０ないし５上に伝送されるデータまたはフィールド
（欄）は遂行すべき作動を規定し、データ母線のライン
８ないし１２上に伝送されるフィールド（欄）は、コマ
ンドがアドレスされるデバイスコントロー　ラ４１　（
より詳しくは、データ母線１６１に接続される当該デバ
イスコントローラのボート部４３）を規定し、また、デ
ータ母線ライン１３ないし１５上に伝送されるフィール
ド（欄）はデバイスコントローラ４１に接続したどの周
辺装置をこのコマンドに応じて当該デバイスコントロー
ラにより作動させるべきかを規定する。
また、Ｔ母線機能、ＲＤＳＴの場合には、データ母線ビ
ット０，１．２および３はそれぞれ、オーナーシップ誤
り、割込みベンディング、デバイスビジィ（使用中）、
およびパリティ誤りを示し、ビット４ないし１５はデバ
イス従属ステータスを示す。
Ｔ母線上の諸機能は、第１５図、第１６図および第１７
図に示すように３つのシーケンスで伝送される。こにつ
いては以下に詳述する。
各Ｔ母線機能はチャネルにより主張され、ハンドシェー
クシーケンスは、入出力チャネル１０９とデバイスコン
トローラ４１間でＴ母線機能の受入れを肯定応答するた
め、ハンドシェークライン１５５．１５７，１５９を使
用して行なわれるようにする。Ｔ母線およびハンドシェ
ークラインの制御は第１３図示Ｔ母線マシン１４３によ
り行なう。
第２８図は、Ｉ１０チャネル１０９とボート部４３間に
おけるハンドシェークの作動を示すタイミング図である
。
第２８図に示すように、ライン１５５はサービスアウト
信号（ＳＶＯ）を伝送し、ライン１５７はサービスイン
信号（ＳＶＩ）を伝送する。
また、図には、ＳＶＯ９号およびＳＶＩ信号とともにチ
ャネルクロックサイクルを上部に示しである。
第２８図に示すように、ＳＶＩ信号はチャネルクロック
と同期しておらず、Ｉ１０チャネル１０９よりのＳｖＯ
信号に応じて、任意の時間にデ、、／＜イスコントロー
ラにより主張（アサート）される。
Ｉ１０チャネル１０９はサービスアウト（ＳＶＯ）信号
を主張する前にＴ母線機能および必要に応じてデータ母
線を主張する。
次いで、Ｉ１０チャネルは、第２８図に垂直上昇部２７
９で示すように、サービスアウト（ＳＶＯ）信号を主張
する。前記ＳＶＯ信号はデバイスコントローラがサービ
スイン（ＳＶＩ）信号（２８１）に応答し、チャネルコ
マンドに肯定応答するまでその状態を保持し、サービス
イン（ＳＶＩ）信号は、チャネルがＳｖＯ信号を低下（
ドロップ）させるまでその状態を保持する。
デバイスコントローラ４１がサービスイン（ＳＶＩ）信
号を主張した場合は、チャネル１０９は通常１クロツク
サイクルと２クロツクサイクルの間の時間周期で、第２
８図に垂直下降部２８３で示すようにサービスアウト（
ＳＶＯ）信号を除去し、それに応じてデバイスコントロ
ーラは第２８図に垂直下降部２８５で示すようにサービ
スイン（ＳＶＩ）信号を低下（ドロップ）させる。
デバイスコントローラによりサービスイン（ＳＶＩ）信
号がドロップすると、チャネル１０９は次の転送のため
サービスアウト（ＳＶＯ）信号を再主張しうる状態とな
るが、チャネル１０９は、ＳＶＩ信号がドロップするま
で、ＳｖＯ信号を再主張しない。
第２８図の矢印２８１Ａ、２８３Ａおよび２８５Ａはそ
れぞれアクション（作動）２７９，２８１および２８３
を表わす。
ハンドシェークは第２８図に示すように垂直下降部２８
５立下り縁部で終了する。
出力転送に際しては、コントローラのインターフェース
データレジスタ２１３はサービスアウト信号の立下り縁
部（垂直上昇部２７９）においてデータを受入れ、サー
ビスアウト信号の立下り縁部（垂直下降部２８３）にお
いて、データをデバイスコントローラ１８？の制御部に
転送する。
また、入力転送の場合は、チャネル１０９はサービスア
ラ）　（ＳＶＯ）信号の立下り縁部（垂直下降部２８３
）において、デバイスコントローラから　　　　　　ｊ
データを受入れる。
このように、２ラインハンドシエークを使用して、非同
期作動をするチャネル１０９とそのデバイスコントロー
ラ４１間における情報の転送をインターロックさせるよ
うにしている。
これが第１５図、第１６図および第１７図のハンドシェ
ーク２して示す通常のハンドシェーク状態である。
このほか、特殊目的に使用する場合として、２つの特殊
なハンドシェーク状態が考えられる。
まず最初に、デバイスコントローラを選択するために使
用するチャネルコマンドはＳＶＩ信号によりハンドシェ
ークされないようにする。それは、こノ時間の間には単
一デバイスコンドローラバ選択されないからである。
このようなチャネルコマンドとしては、第１８図に示す
ように次のものがある。すなわち、５ＥＬ−セレクト（
選択） ＬＡＣ−ロードアドレスおよびコマンドＨＰＯＬ−高優
先度割込みポーリング ＬＰＯＬ−低優先度割込みポーリング ＲＰＯＬ−再接続割込みポーリング また、シーケンスを終了させるために使用するコマンド
もＳＶＩ信号によりハンドシェークされないようにする
。それは、これらのコマンドは選択したデバイスコント
ローラにそれ自体をディセレクト（選択解除）させるた
めである。
このようなコマンドとしては次のものがある（第１８図
参照）。
ＤＳＥＬ−ディセレクト ＡＢＴＩ−打切り命令（Ｉ　１０） ＡＢＴＤ−打切りデータ ハンドシェークされない上記の全コマンドに対して、チ
ャネルは所定時間周期の間（すなわち、２クロツクサイ
クルの間）　　ＳＶＯ信号（１５５）を主張した後、こ
の信号を取除く、この形式のハンドシェークを第１５図
、第１６図および第１７図にＩＬで示す。
第２に、データ転送は、デバイスコントローラがこれ以
上のサービスを必、要としないことを知らせたいとき、
ＳＶＩ信号でなく、ストップイン（５ＴＩ）信号を戻す
場合を除いて、通常はハンドシェークされるようにする
。この場合、チャネルによりＳｖＯ信号が次がドロップ
したとき、ボート部はそれ自体をディセレクトする。そ
うでない場合は、ＳＴＩ信号によりＳＶＩ信号と同じよ
うな方法でハンドシェークされる。
すべてのハンドシェークに関する他の状態として、チャ
ネルがＳＶＯ信号を主張する準備をする場合には、チャ
ネルは、第１３図示Ｔ母線マシン１４３の一部であるタ
イマーを始動させる。前記タイマーは、設定された時間
周期以内に次のハンドシェークサイクルが始まらず、ま
た終了しない場合、時間切れとなって誤り報知を行なう
、タイマーが時間切れとなった場合は、シーケンス内の
適当なポイントに誤りが報知され、デバイスコントロー
ラ４１にＡＢＴＩ　（ＨＩＯ，ＩＩＯ，またはＨＩＩＯ
シーケンス）またはＡＢＴＤ　（再接続シーケンス）の
いずれかが送信される。
第２９図は第２８図に示すハンドシェーク用論理部を示
す、第２９図に示す論理回路は第１３図示Ｔ母線マシン
の一部であり、また前述の通常のハンドシェーク状態に
対して有効な論理回路である。
第２９図示論理回路はサービスアウトフリップフロップ
２８９およびサービスイン同期フリップフロップを含む
、第２９図に区分線および記号で示すように、クリップ
フロップ２８７および２８９はチャネル１０９内に物理
的に配置する。
デバイスコントローラ４１は、フリップフロップ２８９
のＤ入力にサービスイン（ＳＶＩ）信号を帰還伝送する
送信機２９３ならびに組合わせ論理回路２９１を含む。
第２９図に示す論理部の機能は以下のとおりである。
チャネル１０９は、フリップフロップ２８７のＪ入力を
ターンオンすることによりサービスアラ）　（ＳＶＯ）
信号を主張し、次のクロックサイクルがスタートすると
き、送信機２９５によりデバイスコントローラにサービ
スアウト（ＳＶＯ）信号が伝送される。
デバイスコントローラ内の組合わせ論理回路２９１は、
それがレディ状態の場合、送信機２９３を作動させて、
フリップフロップ２８９にサービスイン（ＳＶＩ）信号
を戻し、これでハンドシェークを完了する。
ここで、第１９図に示すデュアルポートデバイスコント
ローラに戻ることにし、デバイスコントローラ４１のデ
ュアルポート部の各々は物理的接続線１７９により、こ
れをインターフェース共通論理部１８１　（第２１図に
その詳細を示す）に接続し、ボート部４３の各°々を論
理接続線１８３を介して、オーナーシップラッチ回路１
８５により決められるようインターフェース共通論理部
１８１と関連させる。
第１９図に接続線１８０で示すように、インターフェー
ス共通論理部１８１はデバイスコントローラ４１の制御
部１８７と関連させる。デバイスコントローラの制御部
１８７はバッファ１８９−を含む。
また、第１９図にブロック図の形で示すデュアルポート
部４３（その詳細を第２３図に示す。）は、Ｉ１０シス
テムに対してフェイルソフトモードを与えるものである
。
ボート部４３および関連のシステム構成素子は１つのデ
バイスコントローラ４１の２つのボート部４３が論理的
、物理的に独立するような方法で構成し、か（して、１
つのボート部４３の構成素子部分が特定デバイスコント
ローラ４１の他のボート部の構成素子を形成することな
く、また、１つのボート部内の集積回路障害のような単
一構成素子の障害により、他のボート部の作動に影響を
与えないようにしている。
第１９図に記号で示すように、各ボート部４３はプロセ
ッサモジュール３３をデバイスコントローラとインター
フニー不させ、究極的には、前記デバイスコントローラ
４１を介して特定の周辺装置とインターフェースさせる
機能を有する。また、ボート部４３は、オーナーシップ
ラッチ回路１８５の状態を条件としてデバイスコントロ
ーラー１８７の制御部と通信し、またプロセッサモジュ
ールと通信するための構成要素（エンティティ）である
。
すなわち、ボート部はその選択ビット１７３をセットし
て、後述するように、Ｉ１０チャネル１０９より受信し
た命令によりそれ自体をプロセッサモジュールに接続す
る。
特定デバイスコントローラ４１内の個別ボート部４３の
各々は、独立してプロセッサモジュール３３に接続する
ことができ、また、当該デバイスコントローラ内の他の
ボート部と同時に異なるプロセッサモジュールに接続さ
れるが、デバイスコントローラの制御部とデュアルポー
ト部４３の１つとの間には、オーナーシップラッチ回路
１８５により、任意のある時間には１ボ一ト部のみしか
デバイスコントローラにより制御されないような論理接
続が設定されるようにしである。
デコーダ論理部は、任意の特定時間にＴ母線１５３上に
どんな機能を伝送するかを決定する機能を有する。
制御論理部はＴ母線機能を組合わせて、例えば、セット
選択ビット、クリア選択ビット、リード割込みステータ
スのような特殊なポート機能を遂行させる働きをする。
制御論理部の機能は第２７図参照理式に示すとおりであ
る。
第１５図、第１６図および第１７図により後述するよう
な接続シーケンスがＩ１０母線３９を介して伝送される
と、ボート部４３の１つ（当該■１０母線３９に接続さ
れたデバイスコントローラ４１の１ポ一ト部４３のみ）
が、その選択ビット１７３をセットすることにより論理
的センスで母線３９に接続を行なう。
この論理接続は当該接続シーケンスにおいて伝送される
データの一部により決められる。接続が行なわれると、
当該特定ポート部４３はデバイスコントローラの制御部
とチャネル間に情報を通過させるチャネルプロトコルに
応答する。装置アドレス比較器１９３はボート部４３の
構成部分で、ボート部の新しいアドレスを決定する機能
を有する。
装置アドレス比較器１９３は、ＬＡＣＴ母線機能　　　
　　　ｊの間、データ母線１６１上の装置アドレス欄を
特定ポート部４３に関連する装置アドレスジャンパーと
比較して、特定ポート部４３に対する新しいアドレスを
決定する。チャネル１０９により伝送されるアドレスが
特定ポート部４３に関するジャンパーにより決められる
アドレスと整合（マツチ）した場合は、項ＡＤＤＣＯＭ
Ｐ　（第２７図参照）が生成され、当該ボート部用の選
択ビット１７３がセットされる。ただし、この場合、第
２７図に示す他の状態は、選択ビットがセットされるこ
とを許容するものとする。かくして、ボート部４３は選
択ビットがクリアされてシーケンスが終了するまで、す
べてのＴ母線作動に応答する。
第２７図において使用している略語は次のとおりである
。すなわち、 Ａｄｄ　Ｃｏ＋ｗｐ−アドレス比較（装置アドレス）Ｐ
ＡＲＯＫＦＦ　−パリティＯＫフリップフロップＳＥＬ
　　　　−選択（セレクト） ＯＷＮ　　　−オーナーシップ ５ＨＬＢＩＴ　　−選択ビット バリティチェックレジスタ１７７は第１３図に示すパリ
ティ発生および検出論理部と以下のように関連する。す
なわち、その出力において、パリティ発生論理部１３７
は、ボート部４３のパリティ検出器１７７によりチェッ
クされるべきパリティを発生する。このパリティはチェ
ックしなければならないか、あるいはプロセッサモジュ
ール３３のＩ１０チャネル１０９により打切られるかす
る。
また、入力上には、同様な方式でチャネルパリティ検出
論理部１３７によりチェックされるべきパリティをイン
ターフェース共通論理部１８１から発生する。
第２４図に示すように、パリティチェックは、データが
レジスタにロードされる前にスタートし、　　　・レジ
スタにデータが完全にロードされた後まで継続するよう
にする。すなわち、Ｄ母線上のパリティは、チャネルが
出力Ｔ母線機能によりＳＶＯ信号を主張する都度、ボー
ト部パリティレジルタによりチェックされるようにし、
ＳｖＯ信号の存在する間パリティをモニタして、その期
間中におけるＤ母線上のデータの安定を確認し、かつ、
ボート部からデータレジスタ２１３にデータを転送する
ようにしている。
このパリティチェックはＴ母線シーケンスの各トランザ
クションごとに起こり、シーケンスの任意のトランザク
ションの間にパリティ誤りを生じた場合は、誤りはシー
ケンスの間のＴ母線機能に応じ、ステータスビットとし
て戻される。例えば、ＥＩＯシーケンス（第１８図およ
び第１５図）において、ＲＤＳＴに対するＰビット戻り
は、ＥＩＯシーケンスの間にボート部がパリティ誤りを
決定したことを示す。
また、第１８図に示すように、パリティ誤りビットは、
Ｔ母線上にＲＤＳＴ機能に対応するＤ母線上のビット番
号３である。
ＥＩＯシーケンス期間中以外のある時間にパリティ誤り
が生じた場合は、ＲＤＳＴ　Ｔ母線機能に関して述べた
と同じようにして、読取り割込みステータス（ＲＩＳＴ
）　Ｔ母線機能の間に、パリティ誤りが報告される。
パリティ誤りは、第２４図に示すように、Ｅｌｏ。
Ｉ　ＩＯ，旧■０または再接続シーケンスの始めにクリ
アされる。
任意のシーケンスの間に、パリティ誤りが検出された場
合には、パリティ誤りはパリティチェックレジスタによ
り記憶され、ＲＤＳＴまたはＲＩＳＴＴ母線機能に応じ
てＤ母線に戻される。
第２０図において、ボート部４３内のイネーブルラッチ
回路１７５の機能は、特定のデバイスコントローラ４１
に接続されたＩ１０母線３９の双方を不作動にする可能
性をもったある種の誤りからＩ１０システムを回復させ
ることで、ボート部４３によりＩ１０母線３９上に任意
の信号を配置させないようにして、これを行なっている
。
イネーブルラッチ回路１７５は特定のディスエーブルコ
マンドによりクリアされるようにする。
このコマンドは、Ｄ母線１６１上に伝送される特定のオ
ペレーションコードをもったロードアドレスおよびコマ
ンド（ＬＡＣ）　Ｔ母線機能である。
イネーブルラッチ回路１７５は、いったんクリアされる
と、プログラム的にこれをリセットできないようにする
。
また、ボート部４３はステータスマルチプレクサ１９５
を含む、前記マルチプレクサ１９５は、デバイスコント
ローラ４１が当該デバイスコントローラの他のボート部
４３に論理的に接続された場合、前述のオーナーシップ
誤りを戻し、当該デバイスコントローラは他のボート部
により所有され、このボート部に対するコマンドは無効
であることを表示する機能を有する。
また、ボート部４３は、第１４図に示すＩ１０母線３９
の各入力ライン（すなわち、ＳＶＩ、　ＳＴＩ。
データ母線、パリティ、ＰＡＤＩ、　ＲＣｆ、　ＬＩＲ
Ｑ、　ＨｒＲＱ）用のインターフェーストランシーバ１
９７を具えルウトランシーバ１９７は、ポート部選択と
ット１７３がセットされ、かつ、Ｔ母線１５３上のＴ母
線機能によりデバイスコントローラ４１がチャネルに情
報を戻すことを必要としたとき、ボート部４３からＩ１
０チャネル１０９にデータを伝送する働きをする。トラ
ンシーバ１９７はデータ母線１６１からボート部４３に
常時情報を通過させる。
°インターロックシステム（の　　　）本発明に係る電
源インターロックシステムは、図示の例においては電源
オン（ＰＯＮ）回路として示されている。
本発明に係る電源オンＣＰＯＮ）回路１８２をトランシ
ーバ１９７と関連して作動させ、デバイスコントローラ
４１の電源が上昇（アップ）または低下（ダウン）状態
となったとき、トランシーバの作動を制御して、電源の
上昇または低下中に誤った信号がＩ１０母線上に置かれ
ないようにしたことは本発明の特徴で、この特徴はオン
ライン保守の観点から特に重要である。
第２０図に示すように、各トランシーバ１９７は受信機
１９８および送信機２００を含む。
送信機はイネーブルライン２０２により作動可能となる
。
イネーブルライン２０２上には、選択ビット１７３、Ｔ
母線上の所要人力機能およびＰＯＮ回路１８２よりの信
号を含む若干側の信号が存在する。
本発明実施例においては、ＰＯＮ回路よりの信号を“ワ
イヤオア”接続でゲート回路の出力に接続し、前記ゲー
トにおいて他の信号と組合わせて、イネーブルライン２
０２をプルダウンさせ、かくして、ＰＯＮ回路の出力に
より他の信号を抑圧するようにしている。これは、電源
が集積回路を正しく作動させるに充分なレベルにあるこ
とをＰＯＮ回路が検知するまで、送信機２００（本実施
例の場合、８Ｔ２６Ａまたは７４３８を使用）を高イン
ピーダンス状態に置くことを可能にする。　　ＰＯＮ回
路出力段は、使用しているトランシーバ集積回路の特性
を利用しうるよう設計する。この特殊形式の集積回路に
関しては、ドライバーイネーブルライン２０２が大地電
位より上で２ダイオードドロツプ以下の電位に保持され
る場合には、送信機出力トランジスタは集積回路に供給
される電源レベルに無関係にオフ状態となり、かくして
、ドライバによる母線の駆動を不可能とする。
このような特性の組合わせは、電源の上昇または低下に
伴って集積回路の出力を制御し、かつ電源があるレベル
以下に低下した際、通常集積回路の出力を不確定とする
ような作動モードを与える。
この同一回路をプロセッサ間母線システムのＸ母線およ
びＹ母線に使用して、トランシーバの制御を行ない、か
つ、プロセッサ間制御ユニット５５により生成される信
号の制御を行なうようにしている。第３０図に示すよう
に、各中央処理ユニット（ＣＰＵ）　１０５はデバイス
コントローラ内に設けたＰＯＮ回路１８２と同一構成の
ＰＯＮ回路１８２を含む。このように、ＰＯＮ回路はす
べてのデバイスコントローラ４１およびすべてのプロセ
ッサ間制御ユニット５５用の送信機を制御する。
本発明に係る電源インターロックシステムとしての電源
オン（ＰＯＮ）回路の詳細は第２５図に示すとおりであ
る０図において、符号数字１８２はＰＯＮ回路の全体を
示す。
ＰＯＮ回路の目的は５ｖ電源の２つの異なる電圧レベル
を感知することである。
電源が低下する場合、ＰＯＮ回路は、デバイスコントロ
ーラまたはＣＰｕ内の論理部を不確定状態とするよ・う
な特定レベル以下に電源が低下する点を感知し、この点
において、ＰＯＮ回路は、その後不確定な状態となる論
理部に対してシステムを保護するための信号を供給する
。
ＰＯＮ回路が感知する第２の電圧レベルは、電源が上昇
する場合に感知する電圧値である。この電源を感知する
第２レベルは、第ルベルより約１００ｍＶ程大きな値と
し、これにより、システムにヒステリシスを与え任意の
発振条件を抑圧するようにしている。
ＰＯＮ回路は、電圧条件の１つを感知した後は、他の電
圧条件を感知しその時点で状態変化を生ずるまで安定状
態にとどまる。　　ＰＯＮ回路が任意の特定時間に置か
れている状態により、他の状態への転移が行なわれる電
圧レベルが決定される。
かくして、電源オン回路１８２は、電源がデバイスコン
トローラ４１に対して所定の作動許容限度内にあること
を表示する信号を与える。電源が上記の所定許容限度内
にない場合は、電源オン回路１８２の信号を使用して、
デバイスコントローラ４１の適当な母線信号を直ちに不
能にする。
ＰＯＮ回路１８２の出力は２進出力とし、出力が１の場
合、電源は許容限度内にあることを示し、出力が０の場
合は電源が許容限度以下であることを示す。
以下に詳述する第２５図の電源オン回路１８２は、デバ
イスコントローラ４１により使用され、ＰＯＮ回路１８
２をデバイスコントローラ４１に適用する際に使用する
７つの出力駆動段を有する。
また、同一電源オン回路１８２はｃｐｕ　ｉ　ｏ　ｓお
よび母線コントローラ３７によっても使用されるが、こ
の場合における出力駆動段の数はデバイスコントローラ
の場合より少なくてすむ。
第２５図に示すように、ＰＯＮ回路１８２は電流源１８
４および差動増幅器１８６を含む。
差動増幅器１８６は、その１つの入力として、ライン１
８８上の温度補償基準電圧入力を有するほか、電源オン
回路により感知されるべき電圧を示すライン１９０上の
第２人力を有する。
ライン１８８上の基準電圧はツェナーダイオード１９２
により設定されるようにする。
差動増幅器１８６は釣合いのとれた対のトランジスタ１
９４および１９６を含む。
ライン１９０上に供給される電圧は抵抗１９８　’　。
２００１および２０２１により決定されるようにする。
前記抵抗１９８１．２００９および２０２’は金属被膜
抵抗によりこれを形成し、ＰＯＮ回路に高い温度安定度
を与えるようにしている。
差動増幅器１８６のライン２０４および２０６上の出力
はこれらを３つのトランジスタアレイ（トランジスタ２
０８．２１０および２１２）に供給し、この３トランジ
スタアレイにより主出力制御トランジスタ２１４を制御
するようにする。
主出力制御トランジスタ２１４は接続したすべての出力
ドライバを駆動する。例えば、第２５図に示すように、
デバイスコントローラ４１にＰＯＮ回路１８２を利用す
る場合には、主出力トランジスタ２１４は出力段２１６
ないし２２８を駆動するようにする。出力段２１６は論
理部をクリアするために使用し、出力段２１８．２２０
および２２２はデバイスコントローラ４１の１つのポー
ト部４３のインターフェース装置との結合用として使用
し、また、出力段２２４，２２６および２２８はデバイ
スコントローラ４１の他のポート部４３のインターフェ
ース装置との結合用として使用する。
また、ＰＯＮ回路１８２はヒステリシス制御回路２３０
を含み、前記回路２３０は抵抗２３２゜２３４およびト
ランジスタ２３６を含む。
以下、この電源インターロックシステムとしての電源オ
ン（ＰＯＮ）回路の作動について説明する。
この場合、回路は電源オフ状態から電源オン状態に切換
ねることから作動を開始するものとする。
かくすれば、電源は電流源１８２から差動増幅器１８６
および主出力制御トランジスタ２１４に供給される。こ
の時点においては、ライン１９０上の電圧はライン１８
８上の電圧より小であるため、差動増幅器１８６は主出
力制御トランジスタ２１４の出力をオフ状態に保持し、
これにより出力段２１６ないし２２８をオン状態にする
。
かくして、ＰＯＮ回路１８２の出力は“Ｏ”状態となり
、電源が許容限度内にないことを表示する。
次に、電源が上昇すると、ライン１９０上の入力電圧は
ライン１８８上の基準電圧に等しくなるまで増加し、こ
の時点において、差動増幅器１８６は主出力制御トラン
ジスタ２１４を駆動し、このトランジスタをターンオフ
させる。したがって、出力段２１６ないし２２８からベ
ース駆動が取除かれ、これらの出力段をオフとする。か
くして、ＰＯＮ回路１８２の出力は“１”となり、電源
が許容限度内にあることを表示する。
この時点において、ヒステリシス制御回路２３０が作動
を開始する。すなわち、電源が上昇していた間、ヒステ
リシス制御回路２３０のトランジスタ２３６はオン状態
であり、トランジスタ２３６がオン状態のときは、抵抗
２０２の抵抗値は、トランジスタ２３６がオフ状態のと
きのこの抵抗２０２の抵抗値より小さいものと考えられ
る。
主出力制御トランジスタ２１４がターンオフする点はヒ
ステリシストランジスタ２３６がターンオフとなる点で
ある。ヒステリシストランジスタ２３６がターンオフす
ると、ライン１９０に僅か電圧の上昇（ジャンプ）を生
じ、差動増幅器１８６が主出力トランジスタ２１４をオ
ン状態に保持するような状態に差動増幅器１８６をラッ
チする。
ＰＯＮ回路の状態は、＋５Ｖ電圧がライン１９０に供給
される電圧により決まる低い方のスレショールド値以下
に低下するまで、この状態で安定状態となり、主出力制
御トランジスタ２１４はオン状態、出力ドライバ２１６
ないし２２８はオン状態を保持する。
電源故障状態において５ｖ電源が低下し、ライン１９０
上の電圧がライン１８８上の基準電圧以下に減少する場
合は、差動増幅器１８６は主出力制御トランジスタ２１
４をターンオフさせ、これにともなって、出力駆動段２
１６ないし２２８はターンオフ状態となる。
電源が低下したときはヒステリシストランジスタ２３６
はオフ状態にあったので、ＰＯＮ回路１８２の入力に供
給される電圧は、電圧上昇作動状態の間に電源が許容限
度内にあることをＰＯＮ回路１８２が感知した電圧値に
比し幾分低くならなければならない。
この差動またはヒステリシス作動を使用するときは、５
ｖ電源上の任意の雑音により回路内になんらかの発振を
生じ、誤った電源故障表示を行なうことを禁止すること
ができる。
第２５図示ＰＯＮ回路１８２は、その状態、すなわち、
′１″状態か、“０”状態かを決めるため、ＰＯＮ回路
により使用される２つの電圧に対してきわめて正確な感
知を与える。
これらの２電圧を正確に感知するため、ＰＯＮ回路は種
々の構成素子の初期トレランスに対して補償能力を有す
るものでなければならず、また、作動中の温度変化を補
償しうるちのでなけれどならない。ＰＯＮ回路１８２に
おいては、その初期トレランスのため補償を必要とする
唯一の臨界的構成部品はツェナーダイオード１９２であ
り、抵抗１８８１を選定することによりこの補償を行な
うようにしている。
また、温度補償を与えるため、ツェナーダイオード１９
２に受動形ツェナーダイオードでなく、能動形ツェナー
ダイオードを使用するようにし、さらに、差動増幅器１
８６内の２つのトランジスタに整合した対のトランジス
タを選定し、かつ、抵抗１９８’、２００１および２０
２１に金属薄膜抵抗を使用することにより効率的な温度
補償を得るようにしている。
各ポート部４３は第２０図および第１９図に符号数字１
７９で示す複数のラインを含む。このライン群１７９は
個別ライン２０１（１６本のラインにより入力母線すな
わち■母線を形成）、装置アドレスライン２０３、出力
母線ライン２０５（１６本）、テークオーナーシップラ
イン２０７、ならびにパリティのような信号、Ｔ母線お
よび特定ハードウェア実現に必要な他の同種ラインを伝
送する一般ライン２０９を含む。
これらの特定ライン２０１．２０３．２０５．２０７お
よび２０９は第２１図に示すインターフェース共通論理
部のブロック図に同一数字で示したラインに対応するも
のであるが、インターフェース共通論理部１８１はデバ
イスコントローラ４１内のデュアルポート部４３の各々
に関連するため、第２１図においては２組の各ラインを
示しである。
第２１図において、インターフェース共通論理部１８１
はオーナーシップランチ回路１８５（第１９図をあわせ
参照のこと）を含む、このオーナーシップラッチ回路は
ライン２０７を介してＴＡＫＩ！０ＷＮＥＲ３ＨＩＰ　
　（テークオーナーシップ）信号１８１間の論理接続を
決定する機能を有する。
前述のように、テークオーナーシップ（ＴＡＫＥＯＷＮ
ＢＲ５ＨＩＰ　）信号はポート部ハードウェアにより、
Ｄ母線上のコマンド欄の特定作動コードをもったロード
アドレスおよびコマンド（ＬＡＣ）　Ｔ母線コマンドか
ら抽出されるようにする。ボート部がチャネルからＴ母
線上の機能ＬＡＣを受信すると、ポート論理部はＤ母線
上のコマンドｆＩｉｌｌ（上位６ビツト）を調べ、コマ
ンド欄にテークオーナーシップ命令を規定するコードが
あるときは、ボートハードウェアからオーナーシップラ
ッチ回路をセットする信号を発生して、ボート部をイン
ターフェース共通論理部、したがって、デバイスコント
ローラの制御部に接続する。コマンド欄がキル（ｋｉｌ
ｌ）コマンドを規定する場合は、ボート部ハードウェア
はポート部のイネーブルラッチ回路をクリアする信号を
発生する。この作動は、Ｄ母線上の装置アドレス欄がポ
ート部の装置アドレスジャンパーと整合し、しかもコマ
ンド期間中パリティ誤りが検出されない場合にのみ起こ
る。すなわち、ＬＡ、Ｃ上にパリティ誤りが検出された
場合は、テークオーナーシップコマンド、キルコマンド
等を含むコマンドは実行されない。
したがって、テークオーナーシップコマンドを発生した
！１０チャネル１０９はデバイスコントローラ４１の制
御を受けることになり、他のボート部４３は論理的に切
離される。また、テークオーナーシップコマンドはデバ
イスコントローラの内部状態をハードクリアさせること
ができる。
オーナーシップラッチ回路１８５の状態は、マルチプレ
クサ２１１を介してどのボート部が情報を通過させるこ
とができるかを決定する、オーナーシップラッチ回路１
８５がいったん所定の方向に設定されると、前記ラッチ
回路は他のボート部によりテークオーナーシップコマン
ドが受信されるまでその状態に保持される。また、Ｉ１
０リセットライン（ＩＯＲ３Ｔ）の肯定によってデバイ
スコントローラの内部状態がクリアされた後、他のボー
ト部にオーナーシップを与えるようにすることができる
。
制御信号はオーナーシップレジスタ１８５の状態により
適当な１ポ一ト部４３から選択され、マルチプレクサ２
１１により１組の制御ライン２１５を介してデバイスコ
ントローラの制御部１８７に伝送されるようにする。ま
た、データはライン２０５を介して適当な１ボ一ト部４
３から選択され、データレジスタ２１３内にロードされ
、出力母ｉ　（Ｏ母線）２１７を介してコントローラに
接続されるようにする。
制御ライン２１５のうち若干数のライン２１５Ａは、ラ
イン２１９を介してコントローラから伝送される情報を
マルチプレクサ２２０で選択し、入力母線（Ｉ母線）２
０１によりボート部４３（第２０図）、シたがって、プ
ロセッサモジュール３３のチャネル１０９に戻す場合の
マルチプレクサ２２０の制御用として使用する。また、
ライン２２１は適当なボート部４３から■母線２０１、
したがって、Ｉ１０チャネル１０９に装置アドレスを戻
す。
第２２図は第１９図示データバッファ１８９の詳細図で
ある。
本例では、複数のデバイスコントローラ４１をマルチワ
ードバッファとともに作動させ、周辺装置から比較的低
速度で情報を受信し、記憶速度またはそれに近い速度で
この情報をプロセッサモジュールに伝送するようにし、
チャネル帯域幅を最大限に使用しうるようにしている。
バッファの設計それ自体において重要なことは、デバイ
スコントローラ４１を相互に共同作動させてチャネル１
０９ヘアクセスしうるようにし、誤りの諸条件を避けら
れるようにすることである。
複数のデバイスコントローラ４１を適正に共同作動させ
るため、いくつかの指針にしたがってマルチワードバッ
ファ１８９を構成している。これらの指針には次のよう
なものが含まれる。
その１つは、チャネル１０９に対してデバイスコントロ
ーラが再接続要求（リクエスト）を行なう場合、データ
バッファには、優先度の高いすべてのデバイスコントロ
ーラ４１と優先度の低い１つのデバイスコントローラ４
１をサービスするに充分なバッファ深度（バッファ容量
）を残しておくようにする必要があり、また、バッファ
の残りの深度（容量）を使いつくすことなく、再接続要
求の再接続待ちができるようにする必要がある。
これをバッファスレッシュホールドと呼称し、第２３図
に略号Ｔで示す。
第２に、バッファは、それがサービスを終わった後、他
の再接続要求をする前に、すべての低優先度デバイスコ
ントローラ４１のサービスを許容するに充分な時間待機
しなければならない。これをホールドオフと呼称する。
バッファ深度（第２３図のＤ）はホールドオフ深度とス
レッシュホールド深度の和である。
ホールドオフ深度およびスレッシュホールド深度は複数
の変数の函数である。これらの変数には、装置速度、チ
ャネル速度、記憶速度、再接続時間、当該入出力母線上
の高優先度のコントローラの数、当該入出力母線上の低
優先度のコントローラの数、ならびに許容可能な最大バ
ースト長がある。
Ｉ１０母線上の高優先度のコントローラは、同−Ｉ１０
母線上のそれより低優先度の他のコントローラより多数
のそれに関連する低優先度のコントローラを有し、した
がって、高優先度のコントローラには、低優先度のコン
トローラより大きいホールドオフ深度を必要とする。同
様に、ｒ１０母線上の低優先度のコントローラはそれよ
り高い優先度のコントローラより大きなスレッシュホー
ルド深度を必要とする。コントローラ内のバッファ１８
９は、ホールドオフ要求が増大するにした゛　がって、
スレッシュホールド要求は減少し、スレッシュホールド
要求が増大するにしたがってホールドオフ要求が減少す
るという事実を利用して構成している。これは、再接続
要求がなされるストレスを可変とすることにより達成で
き、実際のセツティングは特定のＩ１０チャネル形状内
の高優先度コントローラおよび低優先度コントローラの
特性により決めるようにしている。したがって、バッフ
ァ深度は、最悪の場合のスレッシュホールド深度と最悪
の場合のホールドオフ深度の和ではなく、最悪の場合の
スレッシュホールド深度要求または最悪の場合のホール
ドオフ深度要求の最大値とする。かくして、バッファ深
度を最小にし、かつ、バッファを充填状態または空き状
態とするに必要な時間を短縮するようにしている。
第２３図はこれら種々のパラメータをグラフにより表示
したものである。図において、横軸は時間を示し、縦軸
は出力作動に対するバッファ内のワードを示す。
データは、まず第２３図の左上部の点Ｄ（この点におい
ては、バッファはバッファ深度一杯に充填されているも
のとする。）からスタートして、傾斜−Ｒ，の線で示す
速度で装置に転送され、バッファ深度が傾斜線−Ｒ９と
スレッシュホールド深度＊Ｔとの交点２２３で示すスレ
ッシュホールド深度に減少するまで、再接続信号を生成
することなく、このデータ転送が続けられる。
この時点において、第２３図の横軸に記号で表示したよ
うに、チャネル１０９に対して再接続リクエストがなさ
れる。
バッファよりのデータの転送は、点２２５まで傾斜線−
Ｒ，で示す速度で続けられ、リクエスト（要求）は高優
先度デバイスコントローラ４１によりホールドオフされ
るが、２２５の点でリクエストはＩ１０チャネル１０９
により引継がれ、Ｉ１０チャネルはこのデバイスコント
ローラに対してその再接続リクエストシーケンスを開始
する。
点２２７においては、最初のデータワードはチャネル１
０９によりデバイスコントローラのバッファ１８９に伝
送されており、次いで、チャネル１０９は傾斜Ｒｅの線
で示す速度でバッファ１８９にデータワードを転送する
。
同時に、デバイスコントローラ４１は速度−Ｒゎでバッ
ファからデータワードを転送しつづけるので、バッファ
１８９への入力の総合速度は、バッファが点２２９で再
び充填状態になるまで、傾斜Ｒｅ−Ｒｅの線で示すよう
な速度となる。点２２９において、バッファは充填され
、デバイスコントローラはチャネル１０９から切離され
、傾斜線−Ｒｃで示す速度でデータ転送が続けられる。
第２３図の表示ｔ、は、このデバイスコントローラのポ
ーリングおよび選択、ならびに最初のワードの転送に必
要な時間を示す。これに関しては、第１６図により再度
後述することにする。
また、第２３図の符号Ｂはバースト時間を示す。
このバースト時間は動的パラメータである。任意の特定
バーストの長さは、装置速度、チャネル転送速度、転送
中の装置の数およびチャネル再接続時間に従属する。ま
た、バーストに許容される最大時間は、必要とするバッ
ファ深度を最小にし、かつ高い装置転送速度に適応し、
また同時に転送できる装置の数に適応するようこれを選
定する。
第２２図は第２３図に示すホールドオフ要求およびスレ
ッシュホールド要求を達成させうるよう構成したバッフ
ァ１８９のブロックダイヤグラムである。
第２２図のバッファ１８９は入力バッファ２３１、バッ
ファメモリー２３３、出力バッファ２３５、入力ポイン
タ２３７、出力ポインタ２３９、マルチプレクサ２４１
、バッファ制御論理部２４３（第２６図により後述する
）、前記バッファ制御論理部２４３に接続したマルチプ
レクサ２４５、ならびにストレスカウンタ２４７を含む
。
また、第２２図に示すように、入力バッファ２３１には
、２つのデータ入力ライン群（ライン２１７および２４
９）を供給する。１つのデータライン群は１６の装置デ
ータ入力ライン２４９を含み、他の入力ライン群は１６
の出力母線ライン（０母線ライン）　２１７を含む。
次いで、これら２群の入力信号のいずれか一方を入カバ
ソファ２３１からライン群２５１を介してバッファメモ
リー２３３に供給する。前記ライン群は１６本のライン
２５１を含む。
データはバッファメモリー２３３から取出され、ライン
群２５３を介して出力バッファ２３５に供給される。前
記ライン群は１６本のライン２５３を含む。
出力バッファ２３５は、第２２図に記号で表示するよう
に、１６本のライン群２１９を介してインターフェース
共通論理部１８１．　（第１９図および第２１図参照）
にデータを送り返し、１６本のライン群２５５を介して
装置４５．４７　（第１図示装置４９．５１．５３を含
む）にデータを送りかえす。
入力ポインタ２３７および出力ポインタ２３９はマルチ
プレクサ２４１とともに以下のように機能する。
°　入力ポインタ２３７は、入力バッファ２３１からバ
ッファメモリー２３３にデータが転送されている際、マ
ルチプレクサ２４１を介してバッファメモリー２３３に
接続され、ワードを書込むべき記憶場所を決定する機能
を有する。また、出力ポインタ２３９はバッファメモリ
ー２３３から出カバソファ２３５にデータが転送されて
いる際、マルチプレクサ２４１を介してバッファメモリ
ー２３３に接続され、ワードを取出すべき記憶場所を決
定する機能を有する。
第２２図および第２６図に示すバッファ制御論理部２４
３０目的はバッファ１８９に置かれるストレスを追跡し
続けることである。これに関しては、バッファの充填状
態または空き状態の度合いは、プロセッサモジュールに
関する転送の方向（入力か出力か）とあいまって、スト
レスの程度を決定する。ストレスは装置がバッファにア
クセスする場合は増加し、チャネルがバッファにアクセ
スする場合は減少する。
また、第２２図および第２６図示装置において、ストレ
スカウンタは入力上の０ないし１５の増加ストレスを測
定し、出力上のＯないし１５の減少ストレスを測定する
。また、他の例（図示を省略）の場合には、バッファ制
御論理部において転送の方向を付加し、２つの新しいラ
インによりポインタ２３７および２３９にアクセスさせ
るようにし、ストレスカウンタは常に増加ストレスを測
定するよう形成している。
第２２図において、チャネルリクエストライン２１５（
第２１図をも参照のこと）および装置リクエストライン
２５７　（デバイスコントローラの制御部分１８７から
到来する）はアサートされて、バッファ１８９へのアク
セスを表示する。
マルチプレクサ２４５は、プロセッサモジュールに関す
る転送の方向（入力か出力か）にもどづき、バッファ充
填を増加させるリクエスト（要求）としてこれらのライ
ンの１つを選択し、バッファ充填を減少させるリクエス
ト（要求）として他のラインを選択する。
バッファ充填を増加させるため選択されたラインは、適
当なデータライン２４９または２１７（第２２図参照）
よりのデータをライン２５９を介して入力バッファ２３
１にロードするためにも使用される。
チャネルおよび装置は、同時にバッファ１８９にアクセ
スすることができ、バッファ制御論理部２４３は一時に
１つのリクエスト（要求）をサービスする。バッファ制
御論理部２４３はサービスのため、ラインの１つを選択
してバッファ制御論理部２４３が最初のリクエストのサ
ービスを終わるまで、他のラインをホールドオフし、そ
の後において他のリクエストをサービスする。
バッファ制御論理部２４３によるリクエストのサービス
には次のようなものがある。
まず、始めに、バッファメモリー２３３への転送か、バ
ッファメモリー２３３からの転送かという転送方向を決
定し、マルチプレクサ２４１を介して入力ポインタ２３
７または出力ポインタ２３９を選定するに適したものと
して、マルチプレクサ２４１に接続したライン２６１を
主張する。
第２に、出力リクエストに際して、バッファ制御論理部
２４３はライン２６３を主張し、これにより次の３つの
事柄を行なわせる。すなわち、（Ａ）バッファ制御論理
部２４３は入力バッファ２３１よりのワードを入力ポイ
ンタ２３７およびマルチプレクサ２４１により決められ
たバッファメモリー２３３の記憶場所に書込む。
（Ｂ）バッファ制御論理部２４３はストレスカウンタ２
４７を増加させる。
（Ｃ）バッファ制御論理部２４３は入力ポインタ２３７
を増加させる。
第３に、出力転送に際して、バッファ制御論理部２４３
はライン２６５を主張し、これにより次の３つの作動を
行なわせる。すなわち、（Ａ）バッファ制御論理部２４
３は出力ポインタ２３９およびマルチプレクサ２４１に
より決められるように、バッファメモリー２３３から読
出されているワードを出力バッファ２３５に書込む。
ＣＢ）バッファ制御論理部２４３はストレスカウンタ２
４７を減少させる。
（Ｃ）バッファ制御論理部２４３は出力ポインタ２３９
を増加させる。
ストレスカウンタ２４７は、第２２図に記号で表示した
ように、バッファ１８９がいつ充填状態（Ｄ）になった
か、あるいはバッファがいつスレッシュホールド深度（
Ｔ）になったかを決定する。
ストレスカウンタの出力はこれを解読した後、解読値の
任意の１つを使用して、バッファがスレッシュホールド
深度にあることを規定することができる。本実施例にお
いては、ワイヤジャンパーを用いて１６の可能なストレ
ス値の１つを選択し、バッファ１８９上のストレスがそ
の値に達したとき、チャネル１０９に対して再接続リク
エストを行なうようにしている。
デバイスコントローラの制御部分１８７は、第２３図に
記号に対応するこれら３つの信号を用いて、関連するラ
イン１４５　（第１４図および第１２図参照）および１
５９（第１４図および第１２図参照）を介して再接続リ
クエストおよび切断りクエストを行なう。
第１４図および第１２図に示すライン１５９を　　　　
　１介して伝送されるＳＴＩ　（ストップイン）信号は
バッファ深度（Ｄ）、バッファの充填状態または空き状
態、および転送の方向に関係し、第１４図および第１２
図に示すライン１４５を介して伝送されるＲＣＩ　（再
接続イン）信号は第２２図示ストレスカウンタ２４７よ
りのスレッシュホールド深度（Ｔ）表示に関係する。し
たがって、バッファ１８９が最小ストレス状態（出力に
おいて充填状態、入力において空き状態）となったとき
、ＳＴＩ信号を主張し、この信号により、デバイスコン
トローラ４１がバーストデータ転送を終わらせるようと
欲していることをチャネル１０９に報知する。
また、バッファ１８９がそのスレッシュホールド値を通
過するとき、バッファはライン１４５上のＲＣＩ信号を
主張し、この信号により、バッファがデータバーストの
転送を欲していることを表示する。
第２６図は第２２図示バッファ１８９のマルチプレクサ
２４５、バッファ制御論理部２４３およびストレスカウ
ンタ２４７の詳細図である。
第２６図において、マルチプレクサ２４５は２組のゲー
ト２４５Ａ、２４５Ｂ、リクエストフリップフロップ２
６７Ａ、２６７Ｂ、クロックフリップフロップ２６９、
リクエスト同期フリップフロップ２７１Ａ、２７１Ｂ、
（ｌ先度決定ゲート２７３およびリクエスト実行ゲート
２７５Ａおよび２７５Ｂにより表示しである。
ストレスカウンタ２４７は、第２６図に記号で表示する
ようにカウンタ部２４７Ａおよびデコーダ部２４７Ｂを
含む。
また、第２６図に示すように、２組のゲート２４５Ａお
よび２４５Ｂはチャネルリクエスト信号（ライン２１５
）および装置リクエスト信号（ライン２５７）ならびに
読取りおよび書込み信号を使用して、チャネルまたは装
置のいずれかバッファ１８９にデータを一時記憶してお
り、バッファ１８９からデータを取出しているかを決定
する機能を有する。
リクエストフリップフロップ２６７Ａおよび２６７Ｂは
制御論理部がリクエストのサービスを終わるまで、リク
エストを記憶する機能を有する。
クロックフリップフロップ２６９は、リクエスト同期フ
リップフロップ２７１Ａ、２７１Ｂおよびリクエスト実
行ゲート２７５Ａ、２７５Ｂにより使用される２相りロ
ック信号を発生する。
リクエスト同期フリップフロップ２７１Ａおよび２７１
Ｂはクロック発生フリップフロップ２６９に対するリク
エストを同期させ、実行リクエストを安定させる機能を
有する。
優先度決定ゲート２７３は実行リクエストの１つをピッ
クアップし、他のリクエストをホールドオフさせる働き
をする。
また、リクエスト実行ゲート２７５Ａおよび２７５Ｂは
同期したリクエストにより種々のリクエストを実行させ
る機能を有する。
ライン２６３および２６５上の各出力信号は、前述のよ
うに、ストレスカウンタを増加、減少させ、バッファメ
モリーまたは出カバソファを更新し、入力ポインタまた
は出力ポインタを更新するというような種々の機能を実
施する。
さらに、各信号は第２６図に示すライン２７７Ａおよび
２７７Ｂを介して適当なリクエストフリップフロップを
クリアする機能を有する。
前述のように、第１５図、第１６図および第１７図は、
Ｉ１０システムの３つの作動シーケンスを示す。
Ｉ１０システムの作動において、プロセッサモジュール
３３とディスク４５のような特定装置間における平常の
データ転送には、転送を開始させるａｒｏシーケンスを
含む。
ＨＩＯ命令は特定のデバイスコントローラおよび装置を
選定し、遂行すべき作動を規定する。
デバイスコントローラ４１は、デバイスコントローラ４
１と特定装置間のＩ１０チャネルを始動させる。
すなわち、デバイスコントローラ４１は周期的にチャネ
ル１０９に再接続を行ない、デバイスコントローラ４１
とチャネル１０９間にデータの転送を行なうようにする
。周期的に再接続を行なうようにしたのは、チャネルか
ら装置へ、あるいは装置からチャネルへのいずれに対し
てもデータの転送を行ないうるようにするためである。
データの転送が終了すると、デバイスコントローラ４１
はＣＰＵ１０５に割込みを行ない、前記ＣＰＵ　１０５
はＩＩＯまたは旧■０シーケンスを発出してこれに応答
する。
１１０シーケンスは割込み中の装置と転送が終了した状
態が一致することを決定する。
ＨＩＩＯシーケンスは、高優先度Ｉ１０割込みに応じて
発出されることを除いては、ＩＩＯシーケンスと同様で
ある。
“Ｉ１０実行”ＣＰＵ命令（ＥＩＯ命令）は第１５図に
示すＴ母線状態変化により定義される。
第１５図の一番左側に示す最初の状態は非作動（Ｎ０Ｐ
）状態またはアイドル状態であり、その他の状態は、第
１８図に対応する略号で示した次の状態、すなわち、ロ
ードアドレスおよびコマンド（ＬＡＣ）　、ロードパラ
メータ（ＬＰＲＭ）　、リードデバイスステータス（、
ｌ？ＤｓＴ）　、ディセレクト（ＤＳＥＬ）およびアボ
ートインストラクション（打切り命令、ＡＢＴＩ）と同
じものである。
第６図、第７図および第８図に示す状態変化図の場合と
同じく、実線矢印は状態変化を示し、点線矢印は状態変
化が起こる前に起こらなければならない状態を示す。
第１５図に示すＥＩＯ命令およびその実行は、ＣＰＵ　
１０５のマイクロプロセッサ１１３（第１２図参照）の
直接制御のもとに行なわれるようにする。
このＣＰＵ始動は、第１５図においては、ライン１１７
により状態マシンにより状態マシンに伝送される形で示
しである。この始動信号はＴ母線がアイドル状態の場合
のみ受入れられるようにする。
ｃｐｕ始動信号がいったん供給されると、Ｔ母線はＮＯ
Ｐ　（アイドル）状態からＬＡＣ状態に進む。
ＬＡＣ状態またはＬＡＣ機能においては、ｃｐｕ　ｉｏ
ｓ内のレジスタスタック１１２の最上部からワードが取
出され（第１２図参照）、Ｄ母線１６１　（第１４図参
照）上に導出されるようにする。
このワードは、前述のように、特定デバイスコントロー
ラ４１および特定の周辺装置４５．４７゜４９．５１ま
たは５３（第１図参照）を選択するのに使用するほか、
実行すべき作動を規定するためにも使用する。
Ｔ母線は、次のＴｉ線サイクルにＬＰＲＭ状態に進む。
ロードパラメータ（ＬＰＲＭ）状態においては、ＣＰＵ
１０５（第１２図参照）内のレジスタスタッタの最上部
のすぐ下にあるワードがＩ１０チャネル１０９を介して
Ｔ母線１６１　（第１４図参照）上に供給され、前のＬ
ＡＣ状態の間に選択されたデバイスコントローラ４１に
伝送されるようにする。
第１５図に点線矢印で示すようなハンドシェークサイク
ルの終了時には、Ｔ母線はＲＤＳＴ状態に進む。この状
態においては、デバイスコントローラ４１は装置ステー
タス（選択された特定装置のステータスおよび当該装置
の状態を記述する信号のセントを含む。）をデバイスコ
ントローラ４１からＣＰｕに戻し、これをＣＰＵ　１０
５内のレジスタスタッタ１１２の最上部に一時記憶させ
る。
ロードパラメータ（ＬＰＲＭ）状態およびリードデバイ
スステータス（ＲＤＳＴ）状態の間には、若干数の誤り
が発生する可能性がある。これらの誤りには、パリティ
誤り、ハンドシェークタイムアウト（時間切れ）および
ステータスワード内の誤り表示が含まれる。なんらかの
誤りが発生した場合には、Ｔ母線マシン１４３（第１３
図）はＲＤＳＴ状態から打切り命令（ＡＢＴＩ）状態に
進む。
ＡＢＴＩ状態は、Ｉ１０チャネル１０９を介してデバイ
スコントローラを通過した前のＬＡＣ情報およびＬＰＲ
Ｍ情報を無視するようデバイスコントローラ４１に命令
し、次いで、Ｔ母線（チャネル）はＭＯＰ　　（アイド
ル）状態に戻る。
第１５図の上部分岐部に点線矢印１１４で示すよう延、
ＲＤＳＴ状態の後、誤りが検出されなかった場合はＴ母
線はデイセレク）　（ＤＳｔ！Ｌ）状態に進む。
Ｔ母線が０５１！Ｌ状態にあるときは、デバイスコント
ローラ４１はその選択ラッチ回路１７３をクリアして、
それに対して発出される命令（ＬＡＣ状態状 態間にはデバイスコントローラを通過する）に応答し、
Ｔ母線はＮＯＰ　（アイドル）状態に戻る。
Ｉ１０システムの作動時には、非同期モードで発生する
状態リクエスト信号が存在する。例えば、再接続信号は
、チャネルがデータをコントローラに転送することをリ
クエストするため、ＥＩＯシーケンス後に生成され、ま
た、デバイスコントローラ４１は種々の異なる条件、す
なわち、ＥＩＯシーケンスの終了を報知するという条件
、あるいは周辺装置における異常状態を報告するという
条件のもとで割込みリクエストを主張する。
装置リクエストラインは特定のＩ１０母線３９に接続さ
れたすべてのデバイスコントローラのボート部４３に共
通である。
チャネル１０９はラインＲＣＩ　（第１４図の１４５）
を介して行なわれる再接続リクエストに応答し、また、
ＣＰＵ１０５は、ＩＩＯシーケンスにＬＩＲＱライン１
４７（第１４図参照）を介してなされるリクエストに応
答し、ｔｒｒｒｏシーケンスに［ＲＱライン１４９を介
してなされるリクエストに応答する。
チャネル１０９またはＣＰＵ１０５が装置リクエスト信
号に応じて行なう第１の事柄は、それがリクエストを主
張している最高優先度のデバイスコントローラであるこ
とを決定することである。すなわち、チャネル１０９に
対して同時にリクエストを主張しているデバイスコント
ローラ４１は複数個存在しうるため、チャネルは所定の
優先順位計画にしたがって特定のデバイスコントローラ
ヲ選択する。
本例においては、３２までのデバイスコントローラ４１
を単一のチャネル１０９に接続することが可能である。
３２個のデバイスコントローラは１６ビツトデータ母線
１６１を使用して、これらをスターポーリング状に接続
し、さらに、１つの付加的ライン１５１を使用して３２
のデバイスコントローラをそれぞれ１６のコントローラ
よりなる２つの群に分割している。１６のデバイスコン
トローラの１つの群と他の群との間には、優先度を割当
て、さラニ、各群内の１６のデバイスコントローラ間ニ
も優先度を割当てる。この場合、ポーリングシーケンス
の間にＤ母線のビット零に応答する装置は、ランク内で
最高の優先度を存し、ビット１５に応答する装置は最低
の優先度を有するものとする。
ここで留意すべきことは、以下に説明しようとしている
ポーリングには、第１６図および第１７図に関する状態
記述が含まれるほか、各図の選択（ＳＥＬ）状態の間に
起こるハンドシェークが含まれるということである。
第１６図および第１７図において、チャネル１０９はラ
ンクラインを０にセットし、レスポンスが再接続リクエ
ストに対するものである場合は、Ｔ母線機能ＲＰＯＬ　
（第１６図）を与え、一方、ｃｐｕ１０５は、それがＩ
ＩＯシーケンスに応答している場合、ＬＰＯＬ　（第１
７図）Ｔ母線機能を与え、旧ＩＯシーケンスに応答して
いる場合、ＨＰＯＬ　Ｔ母線機能を与える。この点が、
ポーリングに関する第１６図（チャネル応答）と第１７
図（ＣＰＵ応答）の唯一の主要な相違点である。
第１６図において、また、ＰＣＩライン１４５（第１４
図参照）の主張に対するチャネルの１０９の応答におい
て、ランク零に応答することが未定の再接続リクエスト
をもったすべての装置がＤ母線上に１ビツトレスポンス
を置く、すなわち、これらすべての装置がランク内のそ
れぞれの優先度に対応するＤ母線１６１の１つのライン
を主張することになる。
チャネル１０９は優先度決定レジスタ１３５（第１３図
参照）にＤ母線応答信号を転送する。
この優先度決定レジスタ１３５の出力は、前述の優先順
位計画にしたがって、どのデバイスコントローラが最高
の優先度を有するかを決定し、かつ、接続されたデバイ
スコントローラによるランク零を主張（アサート）する
ビットがある場合、Ｄ母線１６１上に適当なビットを送
り返す（アサ−ドパ・ツタする）。
優先度決定レジスタに対してランク零の応答を主張して
いる装置が１つ以上存在する場合には、接続されたすべ
てのデバイスコントローラに対してＴ母線上の選択（Ｓ
ＥＬ）機能とともに優先度決定レジスタの出力が供給さ
れ、そのランク零の優先度が優先度決定レジスタの出力
とマツチするデバイスコントローラがそれを選択ビット
１７３にセットしく第１９図参照）、かくして、当該ポ
ート部は、シーケンス内の次の状態に応答する。これが
、第１６図にランク零のＲＰＯＬで示す状態から選択（
ＳＥＬ）状態に進む実線矢印で示した作動モードである
。
ランクラインが零に等しいとき被応答装置が存在しない
ことを優先度決定レジスタ１３５が決定した場合は、チ
ャネル１０９はランクライン１にセットし、再度ＲＰＯ
Ｌ　Ｔ母線コマンドを発する。次に、優先度決定レジス
タがランク１でレスポンスが起こったことを決定した場
合には、チャネル１０９は前と同じようにＴ母線選択機
能を主張する。
しかしながら、優先度決定レスポンスがランク１でレス
ポンスがなかったことを決定した場合は、チャネルは第
１６図に状Ｍ　ＮＯＰで示すアイドル状態に戻る。
この後者の場合は、１つのポート部４３に発生しうる障
害の事例で、この場合、システム３１は他のポート部４
３を介して当該特定デバイスコントローラにアクセスさ
せる。
前述のように、ＣＰＵ　１０５により始動されるＩＩＯ
またはＥ１１０シーケンスに応じて行なわれる優先度決
定レジスタの作用は、デバイスコントローラ４１からラ
イン１４５に供給される再接続イン信号（ＲＣＩ信号）
に応じてチャネルにより始められる再接続シーケンスに
対する優先度決定レジスタ１３５のレスポンスと同様で
ある。
第１６図において、再接続シーケンスは、リクエストを
行なっている最高優先度デバイスコントローラ４１を再
接続するため前述のポーリングシーケンスとともに始ま
る。
再接続シーケンスにおける次のステップは、装置アドレ
ス比較器１９３内にある実際のデバイスコントローラ番
号を決定することである。前述のように、装置アドレス
比較器１９３は物理的デバイスコントローラ番号を決定
するためのジャンパーを含む。これらは、特定ポート部
を決定する起めｌ１ｉｌＯシーケンス中にＬＡＣＴ母線
機能に関して使用したものと同じものである。再接続シ
ーケンスにおいては、上記のジャンパーにより決められ
るアドレスは、この装置用のバッファ記憶域を規定する
テーブルにアクセスさせるため、Ｔ母線ＲＡＣ状態の間
にＤ母線を介してＩ１０チャネルに戻される。
また、このほか、転送の方向（すなわち、プロセッサモ
ジュールに対する入力転送か、出力転送か）を決定する
ことも必要である。リクエストされた転送の方向と装置
アドレスを決定するため、チャネルはＲＡＣＴ母線機能
を主張し、デバイスコントローラ４１はデバイスコント
ローラアドレスと転送方向をチャネルに戻す。
チャネルはデバイスコントローラ４１により戻された装
置アドレスを使用して、この特定デバイスコントローラ
および装置に対するメモリー１０７内のバッファ記憶域
１３８を規定するＩ１０制御テーブル（ｌ０ｃ）　　１
４０　、（第１２図）内の２ワードエントリー（１４２
）にアクセスする。
２ワードエントリー１４２のフォーマットは第１２図の
拡大図に示すとおりで、第１２図においては２ワードの
各欄の詳細を図示しである。
１０Ｃテーブル１４０内には、特定プロセッサモジュー
ル３３に関するＩ１０母線３９に接続した３２個の各デ
バイスコントローラ４１の８つの各装置に対する２ワー
ドエントリー１４２を含み、各プロセッサモジュール３
３はそれ自体のＩＯＣテーブルを有する。
各２ワードエントリーは、主メモリーの内のバッファ記
憶場所および特定装置への特定データ転送中における任
意の特定時間に転送すべきバッファ記憶域の残りの長さ
を記述する。したがって、第１２図に記号で表示するよ
うに、上側のワードは、それとの間にバーストにより転
送を行なう転送アドレスを規定し、また、下側のワード
はバッファ記憶域の残りの長さを規定するバイトカウン
トならびに転送の状態（ステータス）を規定する。
転送の状態（ステータス）を表わす欄は保護ビットＰと
チャネル誤り欄ＣＨＥＲＲを含む。チャネ　　　　　　
ｊル誤り欄は７までの番号を付した誤りの任意の１つを
表示するよう設定可能な３つのビットを含む。
転送アドレスおよびバイトカウントは各再接続およびデ
ータ転送シーケンス（バースト）の終了時に■θＣテー
ブル１４０において更新されるようにする。各バースト
の終了時には、転送アドレスはカウントアツプされ、バ
イトカウントはカウントダウンされるようにする。その
量はバースト期間中に転送されるバイト数を反映する。
また、第２のワード（下側のワード）は、（１）再接続
およびデータ転送シーケンス中に偶々起こった任意の誤
りを爾後における分析のため報知する欄、（２）メモリ
ー１０７のバッファ記憶域を書込みが行なわれず読取り
専用とするよう規定するための保護ビットを含む。
保護ビットはデバイスコントローラ４１の障害からプロ
セッサメモリーを保護する働きをする。
すなわち、リードアドレスおよびコマンド（ＲＡＣ）Ｔ
母線機能の間に、デバイスコントローラ４１がチャネル
１０９への転送方向に戻ったとき、デバイスコントロー
ラ４１内の障害により、デバイスコントローラが誤って
入力転送を規定するおそれがある。この場合には、チャ
ネルはＩＮ状態に進み、デバイスコントローラからメモ
リーにデータを転送することになり、バッファ１３８内
のデータを失う可能性がある。保護ビットは、チャネル
がこのバッファ記憶域に書込まないことをプログラムに
規定させることを可能にする。すなわち、この場合、装
置は出力転送のみを規定することができる。
転送アドレスは論理径路１３９Ｂ（第１２図参照）を規
定する。
チャネルはチャネルメモリーアドレスレジスタ１２９　
（第１３図参照）内に転送アドレスを一時記憶させ、キ
ャラクタカウントレジスタ１３１（第１３図参照）内に
バイトカウントを一時記憶させる。
チャネルは、第１６図に示すＬＡＣ状態の間にチャネル
が装置から探索した転送の方向に応じて、Ｔ母線をＩＮ
状態またはＯＵＴ状態のいずれかに置き、論理径路１３
９Ｃ（第１２図参照）を規定するため、チャネルメモリ
ーアドレスレジスタ１２９を使用して、デバイスコント
ローラ４１とメモリー１０７間にデータの転送を行なわ
せる。またチャネルメモリーアドレスレジスタ１２９お
よびキャラクタカウントレジスタ１３１は、バースト期
間中に各ワードが転送される際更新されるようにし、将
来とも転送すべきキャラクタの数およびバッファ内の次
のアドレスに反映させるようにする。また、バーストの
終了時には、チャネルメモリーアドレスレジスタ１２９
およびキャラクタカウントレジスタ１３１の内容はＩＯ
Ｃテーブル１４０内に書込まれるようにする。
以下、作動について説明すると、入力転送に際しては、
装置からチャネルに転送される各ワードに対して、チャ
ネル１０９は前述のハンドシェーク機構により、ワード
を受入れ、Ｉ１０データレジスタ１２７（第１３図参照
）内にこれを一時記憶した後、論理径路１３９Ｃ（第１
２図参照）により決められたメモリー内のバッファ記憶
域に前記ワードを転送する。
また、出力転送に際しては、チャネル１０９はバッファ
記憶域から論理径路１３９Ｃを介してワードを取出し、
これをチャネルメモリーデータレジスタ１２５に転送す
る。次いで、チャネルはＩ１０データレジスタ１２７　
（第１３図）にワード転送し、デバイスコントローラと
ハンドシェークして、ワードをそのインターフェースデ
ータレジスタ２１３に受入れさせる。
また、チャネルによりＩ１０データレジスタ１２７内の
ワードを装置に対してハンドシェークさせ、同時に、メ
モリー１０７から転送中の次のワードをリクエストし、
かつ受入れて、これをチャネルメモリーデータレジスタ
１２５に一時記憶させるようなパイプライン構成により
Ｉ１０チャネルの高速転送を可能にすることができる。
この場合装置に対してワードを送出するには、メモリー
よりのワードを装置に対して受入れるのと同じ時間を必
要とするため、上記のような２つの作動をオーバーラツ
プさせることができる。
また、各ワードには２つのバイトが存在するので、バー
スト期間中には、チャネルは転送されるすべてのワード
に対してキャラクタカウントレジスタを２だけ減少させ
る。
バースト転送は、通常の状態あるいは誤り状態の２つの
方法で終了させることができる。
この通常状態による転送の終了には２つのケースが考え
られる。
第１の作動状態においては、キャラクタカウントレジス
タ１３１が転送すべく残されている１または２バイトの
カウントに達し、この位置において、チャネルは転送の
終わりに到達したことを表示するＨＯＴ信号（第１４図
のライン１６５）を主張する。すなわち、カウントが１
に達した場合は、チャネルはＨＯＴ信号およびＰＡＤ　
ＯＵＴ信号（第１４図のライン１６７）を主張し、奇数
バイトにより転送の終了を表示する。また、キャラクタ
カウントが２に達した場合は、チャネルはＨＯＴ信号を
主張する。ただし、この場合には、母線上の両バイトが
有効であるためＰＡＤ　ＯＵＴ信号（第１４図のライン
１６７上のｒ’ＡＤＯ信号）を必要としない。
いずれの場合にも、デバイスコントローラ４１はライン
１５９（第１４図参照）上のＳＴＩ　（ストップイン）
信号を主張することにより応答する。
また、デバイスコントローラ４１は、チャネルがＰＡＤ
Ｏ（ＰＡＤ　０ＵＴ）信号を主張した場合には、ライン
１６９（第１４図）上のＰＡＤ　ＩＮ　　（ＰＡＤＩ）
信号をも主張する。
要するに、この転送終了の第１のケースの場合、転送は
、バーストでなく、チャネル１０９により終了させられ
る。
もう１つの通常の終了状態は、デバイスコントローラ４
１がチャネルＳＶＯ（サービスアウト）信号に応じてＳ
ＴＩ　（ストップイン）信号を主張することによりバー
ストを終わらせる場合で、これはバッファ１８９（第１
９図参照）が第２３図に点２２９で示すように最小スト
レスの状態に到達したことを意味する。
ＳＴＩ信号（ス）７プイン）信号は出力転送または入力
転送に際して起こりうる。
入力転送に際しては、デバイスコントローラ４１が転送
のみならずバーストをも終わらせようと欲する場合にデ
バイスコントローラ４１は５ＴＩ（ストップイン）信号
を主張し、さらに最後のワード上の奇数バイトを表示す
るため、ＰＡＤ　ＩＮ（ＰＡＤＩ）信号をも主張するこ
とができる。
第１６図に示すように、ＯＵＴおよびＩＮを丸印で囲ん
で表示した出力転送または入力転送のいずれかの場合に
、誤りのない状態（ＳＴＩまたはＨＯＴ　）で転送が終
了したときは、チャネル１０９は、前述のように、ＩＯ
Ｃテーブルエントリーを更新し、第１６図に示すアイド
ル（Ｎ０Ｐ）状態に戻る。
また、前述したように、転送は誤り状態によっても終了
させることができる。
バースト期間中、誤りが発生するケースとしては次のよ
うなものが考えられる。
第１は、前述のようにＩＯＣテーブル内にその保護ビッ
トがセットされているバッファに対してデバイスコント
ローラが入力転送をリクエストする場合である。
第２はデバイスコントローラ４１がチャネル１０９より
のＰＡＤ　ＯＵＴ　（ＰＡＤＯ）信号に応じてＰＡＤＩ
Ｎ　（ＰＡＤＩ）信号を戻さない場合である。
第３は、チャネル１０９がＤ母線１６１上のパリティ誤
りを検出しない場合である。
第４は、デバイスコントローラ４１が、ハンドシェーク
に関連して前述したような割当時間内にチャネル１０９
よりのＳＶＯ（サービスアウト）信号に応答しない場合
である。
また、第５は、ＩＯＣテーブルエントリーにより規定さ
れたバッファ記憶域が、そのマツプマークの欠如してい
るページに交叉（クロス）する場合である（メモリーシ
ステムのマツピング機構に関する記述を参照のこと）。
第６は、再接続インおよびデータ転送シーケンス中にメ
モリーにアクセスしながらマツプにアクセスする際にパ
リティ誤りが検出する場合で、これについては、メモリ
ーシステムのパリティ誤りチェックに関する記述を参照
されたい。
■ また、第７はチャネル１０９がメモリーにアクセスする
とき、メモリーシステムが訂正不能パリティ誤りを検出
する場合で、これについては、このパリティ誤りチェッ
クに関するメモリーシステムの記述を参照されたい。
上記のような誤り状態が起こった場合、チャネル１０９
は第１６図に示すようにデータ転送打切り（ＡＢＴＤ）
状態に進み、デバイスコントローラ４１に対して、誤り
が発生し、データ転送を打切るべきことを命令し、次い
で、チャネル１０９は第１６図にＮＯＰで示すアイドル
状態に戻る。
誤りが発生したときは、チャネル１０９はＩＯＣテーブ
ルエントリーを更新して、前述のようにＩＯＣテーブル
エントリーの第２ワードの誤り欄に前述の７つの誤りの
１つを示す誤り番号を与える。
したがって、単−誤りが発生した場合は、当該誤り番号
がＩＯＣテーブルエントリーの誤り欄に入れられ、１つ
以上の誤りが発生した場合は、チャネル１０９は回復す
る可能性の最も少ない誤りを選択し、その誤りの番号の
みをＩＯＣテーブルエントリーの誤り欄に入れる。
また、このほかに発生する可能性のある他の形式の誤り
がある。すなわち、ＩＯＣテーブル内のカウントワード
が零のとき、デバイスコントローラ４１はチャネルに再
接続しようとする。この場合、チャネルはデバイスコン
トローラに再接続をさせず、第１６図に関して前述した
ようなシーケンスを進めるが、ＩＯＣテーブル内のカウ
ントワードが零であることをチャネルが決定したときは
、チャネル１０９は直ちに打切り（ＡＢＴＤ）状態に進
む。
このことは、故障中の装置によりプロセッサメモリーに
過度に書込みが行なわれないよう保護を与えることにな
る。
特定装置に対するＩＯＣテーブルエントリー１４２の第
２ワードのバイトカウントにおいてカウントが零であり
、かつ、デバイスコントローラ４１がチャネル１０９に
再接続しようとする場合には、チャネル１０９は上述の
ように、デバイスコントローラ４１に対して打切り（Ａ
ＢＴＤ）命令を発し、２ワードエントリー１４２のチャ
ネル誤り欄を零のままにする。
次いで、デバイスコントローラ４１は、データ打切り（
ＡＢＴＤ）　Ｔ母線機能に応じ、チャネル１０９に対し
てライン）ＩＩＲＱまたはＬＩＲＱ　（第１４図に示す
ライン１４９または１４７）を介して割込みリクエスト
を行なう。
デバイスコントローラ４１は、これら２つのラインを介
して任意の時間に割込みリクエストを行なうことができ
る。
割込みは、通常、チャネルよりの打切り（ＡＢＴＤ）、
あるいは、デバイスコントローラ４１または接続装置内
の誤り状態によりデータ転送が終了したことを示し、も
しくは、デバイスコントローラまたは接続装置内に特別
な状態が起こったことを示す。
例えば、電源が供給され、電源が許容レベルにあること
を本発明に係るＰＯＮ回路が表示したとき、デバイスコ
ントローラはプロセッサモジュールに割込みを行ない、
電源がオフまたは故障で、これまで゛ＰＯＮ回路により
リセットされていたため、その内部状態がリセット状態
であることを示す。
プロセッサモジュール３３内で進行中のプログラムは、
割込みに応じて、Ｉ１０母線３９を介して１１０間合わ
せ命令（ｌｌ０）または高優先度１１０間合わせ命令（
ＨＩＩＯ）を発する。
ｒｒｏ命令は低優先度Ｉ１０割込みに応じて、低優先度
割込みリクエスト（ＬＩＲＱ）ライン１４７第１４図参
照）上に発出される命令であり、また、旧ＩＯの命令は
高優先度Ｉ１０割込みに応じて高優先度割込みリクエス
ト（ＨＩＲＱ）ライン１４９（第１４図参照）上に発出
される命令である。
マイクロプロセッサ１１３（第１２図参照）は、チャネ
ル制御論理部１４１およびデータ径路論理部１２３の制
御を受け、ＥＩｏ、　　１１０または■ＩＩＯ命令を実
行する。
これらの命令に対するシーケンスは第１７図に示すとお
りで、シーケンスは前述のようにポーリングシーケンス
とともにスタートする。
すなわち、１１０命令は、Ｔ母線機能低優先度側込みポ
ーリング（ＬＰＯＬ）を用いて、シーケンス内でポーリ
ングを行ない、また、旧ＩＯ命令はＴ母線機能高優先度
側込みポーリング（ＨＰＯＬ）を用いて、シーケンス内
でポーリングを行なう。
前述したように、ポーリングシーケンスは、第１７図に
示すＴ母線機能選択（ＳＥＬ）を用いて適当なデバイス
コントローラを選択することにより終了する。
かくして選択された適当なデバイスコントローラ４１は
最も高い優先度を有し、かつ割込みリクエストを行なっ
ている当該デバイスコントローラ　。
である。
シーケンスは第１７図に示すＲＣＩ　（リードインタラ
プトコーズ）Ｔ母線機能に進み、デバイスコントローラ
４１はＤ母線１６１　（第１４図参照）上に装置従属ス
テータスを戻すことによりＲＣＩＴ母線機能に応答する
。
ここで、マイクロプロセッサ１１３（第１２図）はＤ母
線１６１からステータスを読取り、これをレジスタスタ
ック１１２　（第１２図）の最上部に一時記憶させる。
次いで、シーケンスは第１７図に示すＲＩＳＴ　（ワー
ド割込みステータス）Ｔ母線機能に進み、デバイスコン
トローラ４１は、デバイスコントローラ番号、ユニット
番号および４つの専用ステータスビットをＤ母線上に戻
すことにより、このＲＩＳＴＴ母線機能に応答する。
４ビツトステータス欄のビットの２つは、それぞれ、打
切り（ＡＢＴＤ）およびパリティ誤りを表示する（この
パリティ誤りは再接続およびデータ転送シーケンスの間
に発生する）。
マイクロプロセッサ１１３はＤ母線の内容、すなわち、
コントローラ番号、装置番号および割込みステータスの
コピー（写し）をとり、前記り母線の内容をレジスタス
タック１１２の最上部に一時記憶させる。
シーケンス期間中に誤りが発生しなかった場合には、シ
ーケンスはＤＳＥＩ！　（ディセレクト）状態に進んで
、デバイスコントローラ４１をディセレクト（選択を解
く）シ、次いで、シーケンスは、第１７図の上の線で示
すようにアイドル（Ｎ０Ｐ）状態に進む。
これに対して、誤りが発生した場合には（この誤りはチ
ャネルにより検出されたパリティ誤りまたはハンドシェ
ークタイムアウトである）。チャネルは第１７図に示す
ように、ＲＩＳＴ状態からＡＢＴＩ（打切り命令）状態
に進んで、デバイスコントローラ４１をディセレクトし
、次いで、チャネル１０９は第１７図の下の線で示すよ
うにアイドル（Ｎ０Ｐ）状態に戻る。
前述のように、プロセッサモジュールとＩ１０装置間の
Ｉ１０作動は、標準的には、Ｅ１０シーケンスで始まり
、若干数の再接続およびデータ転送シーケンスが続き、
ＩＩＯシーケンスで終わるようなシーケンス群よりなる
。これらのシーケンスは、複数の異なるＩ１０作動から
インターリーブさせることができるので、見掛は上、複
数の装置によるＩｌｏの同時作動を与えることができ、
したがって、多数の装置を同時にアクセスさせることが
可能となる。この場合の正確な装置の数は、チャネル帯
域幅と各装置により使用される実際の帯域幅により決ま
る。
上述のＩ１０システムおよびデュアルポートデバイスコ
ントローラの機構（アーキテクチャ）および作動は多く
の重要な利点を与えることができる。
これらの利点としては、（ａ）広汎な周辺装置とインタ
ーフェースできる融通性を有すること、申）資源（リソ
ース）の最大利用ができること、（Ｃ）マルチプロセッ
サシステム内の周辺装置をアクセスさせる場合において
フエイルソスフト環境を与えていること、（ｄ）オンラ
イン保守およびマルチプロセッサシステムの品質向上能
力を有すること、（ｉｌｌ）　１１０システムおよびＣ
ＰＵにより多数の同時処理を行なう必要のあるオンライ
ン処理システムにおいて、プロセッサスループットまた
はＩ１０スループットを排他的に強めるのでなく、シス
テム全体として最大のスループットを与えていることな
どがあげられる。
本例のマルチプロセッサシステムの場合は装置形式に関
する固有の特性を事前に仮定していないため、広範囲の
装置とインターフェースできる融　　　　　　１通性を
与えることができ、かつ、広汎な装置の作動を包含しう
るような構造および作動を与えることができる。
また、本例においては、主として、メモリー帯域幅を最
大限に使用することにより、資源（リソース）の最大利
用を可能にしている。すなわち、各装置には最小のメモ
リー帯域幅を使用せるようにし、かくしてかなり多数の
装置を特定のＩ１０母線に関連させるようにしている。
また、本発明によりＩ１０母線の固有速度とバッファリ
ング技術とにより、特定の各転送を記憶速度によっての
み制限される可成り速い速度で実施することを可能にし
ている。また、転送をバーストモードで行なうようにし
ているため、各転送に関連するオーバーヘッド（無駄な
時間）を最小にすることができ、かくして、チャネル帯
域幅の最大利用と高速周辺装置の使用を可能ならしめる
ことができる。
また、本例は周辺装置に対してフエイルソスフトアクセ
スを与えることができる。すなわち、各周辺装置に対し
ては余裕のある通信径路を与えて、任意の特定径路上の
障害を封じ込めるようにし、１つの径路内における特定
モジュールの障害により当該装置への他の径路内のモジ
ュールの作動に影響を与えないようにしている。
本例によるときは、径路上のデータの完全さをチェック
し、シーケンス障害をチェックし、また、タイミング障
害をチェックする広汎な誤りチェックを与えている。
さらに、本例の場合は、周辺装置がそれ自体のバッファ
またはシステムのメモリーに影響を４．ｔないような保
護機能を与えるようにしている。これらの保護機能には
１．各１０Ｃテーブル内の個別カウントワードとＩＯＣ
テーブル内の保護ビットが含まれる。また、ＩＯＣテー
ブルはチャネルによりアクセス可能であるが、装置によ
ってはアクセスできないようにし、これにより当該装置
に割当てられていない任意のメモリーに装置をアクセス
させないようにするための第２の保護レベルを与えるよ
うにしている。
また、本例によるときは、Ｉ１０母線内の少数のライン
のみを使用して、融通性があり、かつ協力なＩ１０シス
テムを与えることができる。
本発明においては、電源のターンオンまたはターンオフ
時に、おけるデバイスコントローラの作動を明確に規定
することにより、この時間中にＩ１０母線を誤り信号か
ら保護し、かつ、オンライン保守およびシステムの品質
向上を可能にしている。
本例においては、複数のバッファを相互に通信を行なう
ことなく共同作動させうるようなストレスを使用してい
る。
また、オーバーラツプ転送および処理を行なうことによ
りオンライン処理システムを与えるようにしている。
また、多チヤネル直接メモリーアクセスは、平行転送な
らびに装置にアクセスする際の最小待ち時間を与えるた
めのインターリーブバーストを与える。各バーストは最
小のメモリーオーバーヘッドを必要とし、かつプロセッ
サによるメモリーの最大利用を可能にする。この組合わ
せにより、Ｉ１０帯域幅の最大限使用とプロセッサの最
小限の束縛（タイアップ）を可能とすることができる。
配電システム 本例のマルチプロセッサシステムは従来の技術による種
々の問題点を解決した配電システムを有する。
種々の既知のシステムにおいては、システムの構成素子
に所要の保守を行なう場合、プロセッサシステムを停止
させることを必要とし、また、電源系統の障害により全
プロセッサシステムがストップする可能性があった。
本例による配電システムの場合は、複数個の分離形個別
電源を設け、オンライン保守を可能とし、かつ各デバイ
スコントローラに余裕のある電力を供給するような方法
で各電源からプロセッサモジュールおよびデバイスコン
トローラに電力を供給するようにしている。
ここにいう“オンライン”とは、システムの一部がオン
ラインのとき、システムの当該部分は電源オン状態にあ
り、かつ、システムとともに作動して有用な働きを実行
しうる状態にあることを意味する。
したがって、“オンライン保守”とは、システムの残り
の部分を上述の定義によるオンラインに保持しながら、
システムの一部に、定期的予防保守または修理作業を含
む保守を行なうことを意味する。
本例によるときは、マルチプロセッサシステムの残りの
部分をオンラインの作動状態に保持しながら、任意のプ
ロセッサモジュールまたはデバイスコントローラの電源
を低下（ダウン）させ、当言亥プロセッサモジュール ーラに関して電源オフ状態で保守を行なうことができ、
しかも、アンダーライターズラボラトリー（Ｕｎｄｅｒ
ｗｒｉｔｅｒｓ　Ｌａｂｏｒａｔｏｒｙ）安全要求に完
全に合致するような方法でオンライン保守を行なうこと
が可能となる。
また、本例の配電システムにおいては、ダイオードスイ
ッチング配置を介して２つの独立電源から各デバイスコ
ントローラに電力を供給するような接続とし、前記スイ
ッチング配置により、両電源が作動状態にあるときは両
電源からデバイスコントローラに電力を供給しうるよう
にするとともに、一方の電源が故障のときはいずれかの
電源から電力を供給しうるようにし、電源の１つの障害
時における切換えに際し、電源の脈動または中断を生ず
ることなく円滑に切換えが行なわれるようにし、関連の
電源の１つに障害が生じた場合でもデバイスコントロー
ラに対して電源の中断を生ずることのないようにしてい
る。
第３０図は各デュアルポートデバイスコントローラ４１
用の主電源および代替電源を具えた配電システムを示す
。図において符号数字３０１は配電システムの全体を示
す。
配電システム３０１は、各デュアルポートデバイスコン
トローラ４１に対してそれぞれ主電源および代替電源の
双方をもたせるよう構成する。かくすれば、各デバイス
コントローラはそれぞれ２つの独立した個別電源を有す
ることになるため、特定デバイスコントローラに対する
主電源の障害があっても、当該デバイスコントローラ（
したがって、そのコントローラに関連するすべての周辺
装置）が不作動になることはない。本発明の場合は、ス
イッチング配置により代替電源への自動切換えを行なう
ようにし、デバイスコントローラを継続的に作動させる
ようにしている。このように、配電システムをデバイス
コントローラのデュアルポートシステムと共同作動させ
ることにより、単一ボート部または単一電源のいずれか
に障害を生じた場合でも、途中で作動を停止することな
く、周辺装置へのアクセスを可能にしている。
さらに、第３０図の配電システム３０１は、各プロセッ
サモジュール３３ならびに関連のＣＰＵ１０５およびメ
モリー１０７に対して当該プロセッサモジュール専用の
独立した個別電源を与えるという利点を有する。したが
って、本配置によるときは、任意の単一電源が障害を生
じた場合、もしくは電源または関連のプロセッサモジュ
ールの修理、サービス等のため任意の１電源を手動によ
り切断した場合、その影響は実際には特定の１プロセツ
サモジユールに限定され、マルチプロセッサシステム内
の他の任意のプロセッサモジュールの作動に影響を及ぼ
すことはない。
このように、第３０図の配電システム３０１は個別プロ
セッサモジュールおよびデュアルポートデバイスコント
ローラとともに機能し、任意の１電源の障害または切断
により全システムを停止させたり、任意の周辺装置を不
作動にすることのないようにしている。
配電システム３０１は複数個の独立した個別電源３０３
を含み、前記電源３０３の各々は特定の関連プロセッサ
モジュールのＣＰＵおよびメモリーに電力を供給するた
めの専用のライン３０５（実際には、第３３図に示すよ
うな多重ライン母線３０５）を具える。
各デバイスコントローラ４１は主ライン３０７、代替ラ
イン３０９および自動スイッチ３１１を介して２つの電
源３０３に対応せしめる。
また、主ライン３０７および代替ライン３０９とデバイ
スコントローラ間に手動スイッチ３１３を配置し、各デ
バイスコントローラ４１と関連さ　　　　　ｊせるよう
にする。
第３１図はスイッチ３１１および３１３の詳細図、第３
２図は電源３０３の素子構成を示す詳細図である。
第３１図はスイッチ３１１および３１３の詳細図、第３
２図は電源３０３の素子構成を示す詳細図である。
第３２図に示すように、各電源３０３は主電源から電力
を取得するための入力コネクタ３１５を有する。前記入
力３１５はこれをＡＣ−ＤＣ変換器３１７に接続し、前
記ＡＣ−ＤＣ変換器の出力からライン３１９上に５ｖの
中断可能電源（ＩＰＳ）を導出させ、この５ｖ中断可能
電源をＣＰＵ１０５、メモリー１０７およびデバイスコ
ントローラ４１に供給する。第３３図も併せて参照され
たい。
また、ＡＣ−ＤＣ変換器３１７は第２出カライン３２１
上に６ＶＤＣ出力を導出し、これをＤＣ−ＤＣ変換器３
２３に供給する（第３２図参照）。ＤＣ−ＤＣ変換器３
２３はライン３２５上に５ｖ出力を導出し、ライン３２
７上に１２Ｖ出力を導出する。
本システムの場合、ライン３２５および３２７よりの出
力は中断不能電源（ＵＰＳ）とし、これらの電源出力を
６２口およびメモリー（半導体メモリー使用の場合）に
接続するようにする。半導体メモリーの場合は、半導体
メモリーへの電力がなくなると、メモリー内に記憶され
ている全データを喪失するため、電源は中断可能なもの
であってはならない。
ライン３１９上の５ｖ中断可能電源については、この電
力は電源の中断を許容しうるようなマルチプロセッサプ
ロセッサシステムの部分に供給されるものであるため、
中断可能電源と見做される。
この５ｖ中断可能電源を半導体メモリー以外のＣＰｕの
部分とメモリーのコアメモリ一部分（コアメモリ一部分
は電源がなくなっても記憶情報はなてくならない）のみ
に供給し、さらにデバイスコントローラにも供給する。
デバイスコントローラの場合には、以下に詳述するよう
に、主電源の障害時には代替電源がこれに代わる。
ライン３２５および３２７上の電源は中断不能電源でな
ければならないため、ＤＣ−ＤＣ変換器３２３への入力
用としてバックアップ電池を具える。
このバックアップ電池は電池および充電器モジュール３
２９を含み、前記モジュール３２９をライン３３１およ
びダイオード３３７を介してＤＣ−ＤＣ変換器３２３に
接続する。
本例の場合、電池３２９は４８Ｖの電圧を変換器３２３
に供給するようにしている。この電圧は変換器３２３の
入力の範囲内にある。
ダイオード３３３はライン３２１上の電圧が４８Ｖより
低くなったとき、電池から変換器３２３に電力を供給さ
せる働きをする。また、ダイオード３３３はライン３２
１上のＡＣ−ＤＣ変換器の出力が４８Ｖを超えたとき電
池およびライン３３１から電流が流れないようにする機
能を有する。
また、各電源３０３は、出力ライン３１９゜３２５およ
び３２７上に充分な電力が導出されないようなライン３
１５上のＡＣ入力電力の状態を検知するため、電源警報
回路３３５を具える。電源警報回路３３５はライン３３
７を介して関連のＣＰＵ　１０５に電源異常警報信号を
伝送する。
電源３０３内における容量蓄積作用により、電源警報信
号とライン３１９における５■中断可能電源喪失との間
には充分な時間があるため、電源がなくなる前に、ＣＰ
ｕはその状態を救済することができる。
しかしながら、ライン３２５および３２７上の中断不能
電源は瞬時といえども中断しないようにしなければなら
ず、入力ライン３１５の電源障害時でも第３２図示配置
によるバックアップ電池によりライン３２５上の電源に
中断を生ずることのないようにしている。
他の電源３０３が作動している間に、ある理由により特
定の１電源３０３が異常となることがあろうる。その場
合にも、この配電システム３０１により電源３０３の異
常の影響は特定の関連ｃｐｕおよびメモリーに限定され
、自動スイッチ３１１により障害電源から代替電源への
自動切換えを行ない、関連デバイスコントローラ４１の
作動を継続させることができる。このように、障害電源
に接続されていたデバイスコントローラ４１には、代替
電源から所要電力が自動的にスイッチインされるので、
マルチプロセッサシステムの他のプロセッサモジュール
および他の構成素子とともに作動を継続することができ
る。
第３１図に示すように、各自動スイッチ３１１は２つの
ダイオード、すなわち、主電源ライン３０７に対応する
ダイオード３４１および代替電源ライン３０９に対応す
るダイオード３４３を含む。
ダイオード３４１および３４３の機能は、主電源および
代替電源を隔離した状態で主電源ライン３０７と関連の
電源３０３、あるいは代替電源ライン３０９と関連の電
源３０３のいずれかからデバイスコントローラ４゛１に
電力を供給することである。このように、両型源を隔離
することにより、障害電源が関連の代替電源または主電
源の異常を招来しないようにしている。
平常作動状態においては、各ダイオードには、ある大き
さの電流が流れるようにし、各デバイスコントローラ４
１への電力は、実際には当該デバイスコントローラ用の
主電源と代替電源の双方から供給されるようにし、一方
の電源が障害を生じた場合には、他の電源から全電力が
供給されるようにし、この場合、まったく電力の損失な
く、この転移が行なわれるよう形成している。
ダイオ−、）’３４１および３４３の両端には、僅かな
電圧降下があるため、ライン３０７および３０９上の電
圧はダイオード３４１および３４３の電圧降下をカバー
し、デバイスコントローラ４１に正確に５■を供給し続
けるため、５ｖより充分高い電圧にする必要がある。ま
た、ライン３０５はライン３０７および３０９と並列で
、実際に、メモリー内でＣＰｕに受信される電力も５ｖ
となるようにする必要があり、これがため、ライン３０
５内に平衡ダイオード３３９を配置し、各ＣＰＵに供給
されるダイオード３３９より後の電圧が正しく５Ｖとな
るようにしている。
手動スイッチ３１３は、デバイスコントローラ４１を取
外し、サービスするため電源から切断する必要を生じた
とき、主電源および代替電源の双方からデバイスコント
ローラを切離すためのものである。
スイッチ３１３の構想の詳細は第３１図に示すとおりで
ある。図に示すように、スイッチ３１３は手動スイッチ
３４５、トランジスタ３４７、コンデンサ３４８および
抵抗３５０，３５２を含む。
手動スイッチ３４５を閉じると、トランジスタ３４７は
ターンオンされ、この場合、デバイスコントローラ４１
には電力が供給される。
デバイスコントローラ４１に対する電源のターンオンお
よびターンオフは、電源オン（ＰＯＮ）１８２を１回以
上トリガするような脈動を生ずることなく円滑に行なわ
れるようにすることが重要である。帰還コンデンサ３４
８は抵抗３５２とあいまってスイッチ３４５を閉じてト
ランジスタ３４７をターンオフする場合、所要の平滑な
傾斜をもって電源を立上らせる働きをする。
また、スイッチ３４５を開いて、トランジスタ３４７を
ターンオフさせる場合、前記帰還コンデンサ３４８は抵
抗３５０とあいまって電源の平滑な立上がりを与える。
本例の場合、すべてのダイオード３４１．３４３および
３３９には、順方向電圧降下のきめて小さいショットキ
ーダイオードを使用しており、これにより電力消費の減
少をはかっている。
前掲のＩ１０システム畜よびデュアルポートデバイスコ
ントローラ４１の項で述べたように、各デバイスコント
ローラ４１は、５■電源がいつ規格値以下になったかを
検知するため本発明に係る電源オン（ＰＯＮ）回路１８
２を具えるのが好ましい。ＰＯＮ回路１８２の詳細につ
いては第２５図を参照されたい。ＰＯＮ回路１８２はデ
バイスコントローラ４１をリセットして、デバイスコン
トローラのすべてのロックを外し、デバイスコントロー
ラそれ自体をスイッチ３１３により電源がターンオフさ
れたときの既知の状態に保持させる。また、スイッチ３
１３により電源がターンオンされ、正しい規格値の５■
電圧がデバイスコントローラ４１に供給された後、ＰＯ
Ｎ回路１８２はデバイスコントローラを復旧させ、作動
状態に戻す働きをする。
第２５図に示す電源オン回路１８２の詳細については前
掲のＩ１０システムおよびデュアルポートデバイスコン
トローラの項を参照されたい。
第３３図において、各電源３０３よりの電力は垂直母線
３０５を介して関連のｃｐｕに伝送される。
前記の各垂直母線３０５はそれぞ５つの導電層を有する
成層母線バーにより形成する。
第３３図に記号で示すように、各垂直母線３０５は大地
電位に接続した２つの異なる導線を有する。
１つの導線は、５ｖ中断可能電源（ＩＰＳ　）および５
ｖ中断不能電源（ＵＰＳ　”）の双方Ｇこ対する大地電
位を与え、別の１つの導線はメモリー電圧に対する大地
電位を与える。このメモリー電圧用導線はメモリーに流
れる電流の比較的大きい変動により、ｃｐｕに供給され
る５ＶＩＰＳまたは５ＶＵＰＳが影響を受けないように
するためのものである。
水平母線３０５．３０７は、第３０図に符号数字で示す
ように主電源ライン３０７および代替電源ライン３０９
を含む。本例の場合、母線３０５゜３０７は、１つの大
地電位層と８つの電圧層（第３３図に記号■１ないしＶ
Ｂで示す）を有する９つの層による成層母線によりこれ
らを形成している。
前記各電圧層はこれらを異なる電源３０３の５Ｖ中断可
能出力に接続する。すなわち、層Ｖ１は点３５１におい
て、第３３図に示すように一番左側にある電源３０３お
よび関連プロセッサモジュール用の５ＶＩＰＳ電源に接
続し、層■２は点３５３において、第３３図の中央に位
置するプロセッサモジュール用の５ＶＩＰＳ電源３０３
に接続し、以下これに準じて接続する。
水平母線には、各デバイスコントローラに使用可能な共
通接地層と８つの層（ＶｌないしＶＢ）があるため、水
平母線に沿っである間隔をもたせて上記８つの層に垂直
タップ３５５を設けることにより、主電源ライン３０７
と代替電源ライン３０９を特定の組のタップに接続する
だけで、各デバイスコントローラ４１を電源３０３の任
意の２つに対応させることが可能となる。例示のため、
第３３図においては、図の左側にあるデバイスコントロ
ーラ４１をタップ■１および■３に接続し、右側のデバ
イスコントローラ４１をタップ■２および■３に接続し
ている。
かくして、任意のデバイスコントローラ４１を電源３０
３の任意の２つに接続し、任意の１電源を主電源として
使用し、他の任意の１電源を代替電源として使用するこ
とができる。
このように、本配電システムは多くの重要な利点を与え
る。
すなわち、本配電システムは、マルチプロセッサシステ
ムの残りの部分をオンラインで作動させながら、あるプ
ロセッサモジュールまたはデバイスコントローラに対す
る電源をダウンさせることができるため、オンライン保
守を行なうことができる。
また、本配電システムは、マルチプロセッサシステムの
残りの部分をオンライン状態で作動させながら、電源ダ
ウン構成素子のオンライン保守を行なうためのアンダー
ライターラボラトリ−（Ｕｎｄｅｒｗｒｉｔｅｒ　Ｌａ
ｂｏｒａｔｏｒｙ）安全要求にすべて合致する。
さらに、各デバイスコントローラを２つの分離電源に対
応せしめているので、電源の１つに障害が生じた場合で
も、デバイスコントローラの作動を停止させることはな
い。また、本発明電子スイッチ配置によるときは、２つ
の電源から１つの電源に転移する際、デバイスコントロ
ーラが中断ヲ生ずることなく作動を継続するような方法
で円滑に切換えを行なうことが可能となる。
メモリーシステム マルチプロセッサシステム３１の各プロセッサモジュー
ル３３（第１図参照）はメモリーを含む。
このメモリーを第１図に符号数字１０７で示し、その詳
細を第３４図に示す。
各プロセッサモジュール３３のメモＩＪ　−１０７は当
該モジュールのＣＰＵ１０５およびＩ１０チャネル１０
９の双方に関連し、ＣＰＵおよびＩ１０チャネルによる
メモリーへのアクセス用としてデュアルポートデュアル
ポート部を有する。すなわちＣＰＵ１０５（第１図およ
び第３４図参照）はプロダラムまたはデータ参照のため
メモリーにアクセス可能であり、またＩ１０チャネル１
０９は、デバイスコントローラ４１との間におけるデー
タ転送のため、ＣＰＵを経由するを要せず、直接メモリ
ーにアクセスできるようにする。上記メモリーに対する
デュアルアクセスは第３４図に示すとおりで、その構成
および作動については第３４により以下に詳述すること
にする。
メモリーに対してデュアルアクセスを行なうようにした
ことの１つの利点は、ｃＰＵおよびチャネルのメモリー
へのアクセスを時間的にインターリーブさせることがで
きるということである。すなわち、ＣＰＵおよびチャネ
ルの双方がまさしく同時にメモリーにアクセスしようと
する場合以外は、ＣＰＵまたはチャネルはメモリーへの
アクセスのため待たされる必要がない。したがって、Ｃ
Ｐ［Ｉまたはチャネルのうち一方のユニットがメモリー
にアクセスしている丁度その時間に、他のユニットがメ
モリーにアクセスしようとする場合まれに待たされるこ
とがあることを除いて、ＣＰＵおよびチャネルの双方は
同時にそれぞれ別個の機能を遂行することができる。
また、デュアルポートアクセスはバックグラウンドＩ１
０作動を可能にする。すなわち、ＣＰＵ１０５はＩ１０
データ転送の開始時および終了時においてチャネル１０
９と関連させるだけでよく、実際にＩ１０データが転送
されている期間には、それ自体他の機能を遂行すること
ができる。
第３４図に示すメモリー１０７はそれぞれ１６データビ
ツトの２６２，１４４ワードよりなる物理的メモリーを
含む。
メモリー内の各ワードは上記の１６データビツトのほか
、メモリーがコアメモリーの場合は１つのパリティピッ
トを有し、半導体メモリーの場合は６つの誤り訂正ビッ
トを有する。
前記パリティピットは単一ビット誤りの検出を可能にし
、６つの誤り訂正ビットは単一ビ７）誤りの検出および
訂正を可能にするほか、すべてのダブルビット誤りの検
出を可能にする。
物理的メモリーはこれをそれぞれ１０２４ワードよりな
る隣接ブロック（以下ページと呼称する）に概念的に細
分する。物理的メモリー内のページには物理的記憶場所
ゼロから始まるページＯから連続的に番号を付ける。本
例の場合の物理的メモリーのアドレス領域（０ないし２
６２，１４３）には１８ビツトの物理的アドレス情報を
必要とするが、この基本的構造（アーキテクチャ）にお
いては、以下に述べるように、２０ビツトの物理的アド
レス情報を収納し、使用するような構成としている。
本例の場合は、物理的メモリーを物理的に３２．７６８
ワードの物理的モジュールに分割し、８つのモジュール
により上記の２６２．１４３ワードを与えるようにして
いる。
メモリーに対するアクセスはすべて、４つの論理アドレ
ス記憶域、すなわちユーザーデータ、システムデータ、
ユーザーコードおよびシステムコードの各記憶域の１つ
に対してなされるようにし、すべてのＣＰＵ命令は、こ
れらの物理的とは異なる物理的アドレスを排他的に取扱
うようにする。かくすれば、プログラマ−は、実際の物
理的アドレスに係る必要はなく、完全に論理的アドレス
をベースにしてプログラムを書くことができる。この場
合、論理アドレスはメモリーシステムのマツプ部により
物理的アドレスに翻訳するようにする。
任意の所定論理アドレス記憶域内におけるアドレス指定
領域は１６ビツト論理アドレス、０ないし６５，３５３
である。したがって、各論理アドレス記憶域はそれぞれ
１０２４ワードよりなる６４の論理ページを含むことに
なる。
このメモリーシステムによるときは、論理的ページと物
理的ページを一致させる必要はなく、オペレーティング
システムまたはユーザープログラムを含む種々の論理的
ページを隣接する物理的ページ内に置く必要もない。さ
らに、論理的ページを物理的主メモリー内に配置するだ
けでなく、ディスクのような補助メモリー内に配置する
こともできる。
■ これは仮想メモリー機構の実現を可能にする。
仮想メモリーは次の２つの利点を有する。
第１に、仮想メモリーは論理的アドレスが必要とするも
のより小さい物理的主メモリースペースの使用を可能に
する。それは物理的補助メモリーにより物理的主メモリ
ーを補足することができるためである。
第２に、仮想メモリーは複数のユーザーのアドレススペ
ースに物理的メモリーを共用させることを可能にする。
かくして、各ユーザーはオペレーティングシステム、ユ
ーザー自身または他のユーザー間の物理的メモリーの割
当に関与するを要しない。
このメモリーシステムによるときは、あるユーザーのプ
ログラムを他のユーザーのプログラムのメモリースペー
スから読出したり書込んだりできないよう保証すること
により、多重プログラミング環境にあるユーザーの間に
保護を与えるようにし、ページングおよびマツピングシ
ステムによりこれを行なうようにしている。すなわち、
あるユーザーのプログラムの進行中は、当該ユーザープ
ログラム用のマツプは当該特定ユーザープログラム用の
メモリーページ（６４までのコードページと６４までの
データページ）のみに指向し、当該特定プログラムはそ
れ自体の論理アドレススペースの範囲をこえてアドレス
することはできず、したがって他のユーザープログラム
のメモリースペースに書込んだり、それから読出したり
することはできない。
また、コードページを変更不能とすることにより、ユー
ザープログラムそれ自体が破壊されることを防止してい
る。
このように、多重プログラミング環境で作動するユーザ
ープログラムに対しては、各ユーザーマツプをメモリー
内のそれ自体のページのみに指向させるようにしたこと
、ならびにコードページを変更不能としたことの２つの
レベルの保護を与えるようにしている。また、本例の場
合、保護限界レジスタなしにこの保護を得るようにする
か、あるいは既知の技術でよく使われている保護キーを
用いて保護を与えるようにしている。
１６ビツト論理アドレスの１８ビット物理的アドレスへ
の所要の翻訳はマツピング機構により行ない、このマツ
ピング機構の一部として、マツプ内の探索（ルックアッ
プ）操作により物理的ページ番号を得るようにし、次い
でこの物理的ページ番号をページ内のアドレスと組合わ
せて完全な物理的メモリーアドレスを形成するようにし
ている。
この場合、ページ番号のみが翻訳され、マツピング内で
はページ内のオフセットまたはアドレスは絶対変更され
ないようにする。
゛　本例によるときは、４つのマツプ部を具え、各マツ
プ部を４つの論理アドレス記憶域（ユーザーデータ、シ
ステムデータ、ユーザーコードおよびシステムコード）
の１つに対応させている。
このように論理アドレスを４つの異なる個別の記憶域に
分離させることは種々の利便を与える。
すなわち、この分離はプログラムをデータから隔離して
プログラムが絶対変更されないようにすることを保証し
ているほか、システムプログラムおよびデータをユーザ
ープログラムおよびデータから隔離してオペレーティン
グシステムをユーザーエラーから保護している。
４つのマツプ部は以下のとおりである。
マツプ０−−−−−−ユーザーデータマツプ、種々のユ
ーザーデータを記憶域に対するすべてのアドレスはこの
ユーザーデータマツプを介して翻訳される。
マツ７’　１−−−−−−システムデータマツプ、シス
テムデータマツプはユーザーデータマツプと同じである
か、そのほかｒ１０チャネル、プロセッサ間母線ハンド
リングマイクロプログラム、または割込みハンドリング
マイクロプログラムのいずれかによるメモリー参照のす
べてがこのマツプを規制する。システムのデータマツプ
は　１６ビツトアドレスワードを介してのみすべての物
理的メモリーに対するチャネルアクセスを与える。
マツプ２−−−−−−ユーザーコードマツプ、このマツ
プは使用中ユーザープログラムを定義し、すべてのユー
ザー命令および固定データはこのユーザーコードマツプ
を介して得られる。
マツプ３−−−−−−システムコードマツプ、このマツ
プはオペレーティングシステムプログラムを定義する。
すべてのオペレーティングシステム命令および固定デー
タはこのシステムコードマツプを介して得られる。
各マツプ部は、各論理アドレス記憶域内の６４のページ
に対応する６４のエントリーを有し、各エントリーは次
の情報を含む。すなわち、（１）　　物理的ページ番号
欄（０ないし２５５の値を有する）。
（２）マツプエントリー用の奇数パリティビットマツプ
エントリーに書込みが行なわれる都度、マツプ論理部に
よりパリティビットが生成される。
（３）基準ヒストリー欄　基準ヒストリー欄に基準ビッ
トを含み、当該マツプエントリーに対応するページを使
用するごとに基準ビットの高位ビットを′１′にセット
する。
（４）　　ダーデイビント　ダーデイビットは対応する
メモリーページに書込みアクセスがなされたとき１”に
セットされる。
基準ビットおよびダーデイビットはオーバーレイのため
のページの選択を支援するため、オペレーティングシス
テムの記憶管理者機能により使用される。またダーデイ
ビントは補助メモリーに対する不必要なデータページの
交換を避ける方法を与える。
（５）　　アブセントビット　アブセントビットは、ペ
ージが主メモリーにないことを報知（フラッグ）するた
め、始めにオペレーティングシステムにより“１”にセ
ットされる。アブセントビットが“１”にセントされた
ページにアクセスが行われた場合は、オペレーティング
システムページ障書割込みハンドラーへの割込みが起こ
り、オペレーティングシステム仮想メモリー管理機能を
作動させる。またアブセントビットは保護機構としても
使用され、コードまたはデータ用の論理アドレス記憶域
の範囲をこえたプログラムにより誤ったアクセスが行な
われることを防止する。
オペレーティングシステムはマツプに関連して３つの命
令を使用する。これらの命令はＳＭＡＰ。
ＲＭＡＰおよび八ＭＡＰである。
ＳＭＡＰ　（センドマツプエントリー）命令は、マツプ
エントリーにデータを挿入させるためのもので、オペレ
ーティングシステムの記憶管理者機能により使用される
。この命令には、マツプエントリーアドレスを挿入すべ
きデータの２つのパラメータを必要とする。
ＲＭＡＰ　（リードマツプエントリー）命令はマツプエ
ントリーを読取るための命令で、オペレーティングシス
テムの記憶管理者機能により使用される。
この命令には１つのパラメータ、すなわちマツプエント
リーアドレスを必要とし、命令により戻された結果がマ
ツプエントリーの内容となる。
ＡＭＡＰ　（エージマツプエントリー）命令は、マツプ
エントリーの基準ヒストリー欄を１位置だけ右にシフト
させるための命令である。この命令はオーバーレイ用の
ページの選択にあたっての一助としての基準ヒストリー
情報を保持するため、オペレーティングシステムの記憶
管理者機能により使用される。
アブセントビットにより与えられるページ障害割込みは
、現在主メモリー内にないページに対して照会が行なわ
れたとき、あるいは、プログラムまたはそのデータの論
理アドレススペースの部分以外のページに対して照会が
行なわれたときに起こり、ページ障害が検出された際、
オペレーティングシステムページ障害割込みハンドラー
に対して割込みが起こる。
ページ障害割込みシーケンスは次の事象（イベント）を
含む。すなわち、 １、物理的メモリーにないページに対してアドレス照会
がなされる（アブセントビット＝＠１″）。
２、ページ障害割込みが起こる。割込みハンドラーマイ
クロコードはオペレーティングシステムにより既知のメ
モリー記憶場所にマツプ番号および論理ページ番号を表
示する割込みパラメータを置（。次に、メモリーの割込
みスタックマ　　　　　　！−カー内に現在の環境を保
存する。
３、　ページ障害割込みハンドラーは次のことを実行す
る。すなわち、プログラムの論理アドレススペースの範
囲をこえた照会によりページ障害が生じた場合には、誤
り状態でプログラムを終了させる。これに反して、論理
的ページが物理的主メモリー内になく、補助メモリー内
にあることによりページ障害が生じた場合には、オペレ
ーティングシステムプロセスは欠如していたページを補
助メモリー（通常はディスク）から主メモリー内の使用
可能なページに読出し、その物理的ページ情報とゼロア
ブセントビットをマツプエントリーに挿入する。この記
憶管理機能が完了すると、ページ障害を起こした環境は
復旧される。
４、前にページ障害を生じた命令を再び実行する。
この場合には、論理ページのマツプエントリー内のアブ
セントビットは“Ｏ′にセットされているので、ページ
障害は起こらず、ページアドレスは補助メモリーから読
出されたばかりの物理的ページに翻訳し、命令は終了す
る。
前述のようにＩ１０チャネルはそれ自体のポート部を介
してメモリーにアクセスする。
Ｉ１０チャネルによるメモリーとの間のデータの転送は
システムデータマツプを介して行なう。
すなわち、Ｉ１０チャネルにより与えられる１６ビツト
論理アドレスはシステムデータマツプにより１８ビツト
の物理的アドレスに翻訳する。
かくすれば、マツピング機構は、そのアドレスカウンタ
が通常許容するよりも多い物理的メモリーのワードに対
するＩ１０アクセスを可能にする。
本例においては、マツプを通すことにより１６ビツトの
論理アドレスで物理的メモリー（１８ビツトアドレス用
）の２６２．１４４ワードにアクセスすることができる
。この場合、余分のアドレス情報（物理的ページ情報）
はマツプ内に置き、各Ｉ１０転送が始まる前にオペレー
ティングシステムにより供給されるようにする。
また、後述の説明により明らかなように、本例によると
きは、２０ビツトの物理的アドレスに容易に拡張するこ
とができる。
第３４図はプロセッサモジュール３３のメモリ−１０７
の詳細図を示すほか、メモリー１０７と当該プロセッサ
モジュールのＣＰＵ１０５および■１０チャネル１０９
との間の接続の状態を示す。
第３４図に示すようにメモリーシステム１０７はＣＰ［
Ｉ　１０５およびＩ１０チャネル１０９用ツメモリ−１
０７に対するアクセスポート部を具え、■１０チャネ７
Ｌ／１０９をＣＰＵ　１０５を介しテメモリーにアクセ
スさせる必要性を除去している。
また、メモリー１０７は物理的メモリーモジュール４０
３に対するアクセスの開始と終了の制御を行なうためマ
ツプメモリー制御論理部４０１を含む。
また、メモリー１０７は、メモリーに書込むべきデータ
を供給し、かつメモリーから読出したデータを保持する
ためのレジスタを有するデータ径路部４０５を具える。
第３４図に記号で表示した上記しジスタの詳細について
は後述する。
さらに、メモリー１０７はマツプ部４０７を含む。前記
マツプ部４０７はＣＰＵおよびチャネルの双方よりの論
理アドレスレジスタとマツプ記憶部４０９を含み、前記
マツプ記憶部から物理的ページ番号を得るようにしてい
る。
マツプ部４０７はプロセッサメモリーアドレス（ＰＭＡ
　”）レジスタ４１１およびチャネルメモリーアドレス
（ＣＭＡ　）レジスタ１２９を含み、これら２つのレジ
スタをアドレスセレクタ（ＡＳＥＬ）　４１５に接続す
る。
アドレスセレクタ４１５は論理ページアドレス母Ｉ！４
１７を介してマツプ４０９に接続するほか、ページオフ
セット母線４１９を介して直接メモリーに接続する。
母線４１７および４１９の近傍に数字８および１０で示
すように、論理ページアドレス母線４１７は物理的ペー
ジ番号への翻訳のためマツプ４０９に対して８つの高位
ビットを伝送し、ページオフセット母線４１９はアドレ
スセレクタ４１５よりの１８のページアドレスのうち１
０の低位ビットをメモリーモジュール４０３に伝送する
。
出力母線４２１はモジュール４０３に物理的ページアド
レスを供給する。この出力母線４２１は物理的ページの
アドレス用として翻訳された８つの高位ビットを含む。
データ径路部４０５は５つのレジスタ、すなわち、プロ
セッサメモリーデータ（ＰＭＤ　）レジスタ４２３、チ
ャネルメモリーデータ（ＣＭＤ　）レジスタ４２５、次
命令（Ｎｆ）　レジスタ４３１、メモリーデータ（ＭＤ
）　　レジスタ４３３およびチャネルデータ（ＣＤ）　
　レジスタ１３５を含む。
ＰＭＤ　レジスタおよびＣＭＤ　レジスタの出力はこれ
らをデータセレクタ４２７に供給する。このデータセレ
クタはモジュール４０３内のメモリーに書込むべきデー
タを供給するための出力母線４２９を有する。
メモリーモジュール４０３の１つから読出されたデータ
は母ｖＡ４３７を介して３つのデータレジスタＮｌ、　
ＭＤおよびＣＤの１つに読取られるようにする。
第３４図に示すように、マツプメモリー制御論理部４０
１は母線４３９を介して各メモリーモジュール４０３と
も接続する。母線４３９は読取りまたは書込み動作を開
始させるコマンドライン、メモリーモジュールよりの終
了信号、ならびに誤り表示信号または誤りフラッグ信号
を含む。
第３５図において、マツプ部４０７はマツプ４０９のほ
か、マツプページレジスタ４４１、マツプ出力ラッチ回
路４４３、マツプメモリーデータ（ＭＭＤ　）レジスタ
４４５、マツプデータセレクタ４４７、マツプパリティ
発生器４４９、マツプパリティ検出器４５１、基準ビッ
ト論理部４５３およびダーデイピット論環部４５５を含
む。
第３５図には、制御信号ライン４５７を介してマツプメ
モリー制御論理部４０１をマツプ部４０７と関連させる
状況を示しである。
マツプメモリー制御論理部４０１はレジスタのローディ
ングおよびセレクタによるレジスタの選択を制御し、マ
ツプ欠如およびパリティ誤り出力との関連でメモリーモ
ジュール４０３の作動の開始を制御し、さらに、第３５
図に記号で示したページ障害割込み信号およびマツプパ
リティ誤り割込み信号のような割込み信号をＣＰＵ１０
５に供給する。これらの詳細については後述する。
本例の場合、第３４図および第３５図に示すメモリーシ
ステムにおいては、８ビツトの物理的ページアドレス欄
と１０ビツトのページオフセットを使用し、これらを組
合わせて合計１８ビツトを与えるようにしている。前述
のように、第３４図および第３５図に示す母線上の括弧
を付してない数字８．１０．１２．１３．１４および１
８は１８ビツトの本例に関するものであるが、メモリー
システムはこれを１０ビツトの物理的ページアドレスを
もった２０ビツトの実施例に容易に拡張することができ
、これを第３５図の同一母線上に括弧を付した数字（ｌ
Ｏ）、（１２）、（１４）、（１５）、（１６）および
（２０）で表示しである。
第３６図は４つの異なる個別アドレス記憶域４５９．４
６１．４６３及び４６５に分割した論理メモリーの構成
を示す。これら４つの論理アドレス記憶域はユーザーデ
ータ記憶域４５９、システムデータ記憶域４６１、ユー
ザーコード記憶域４６３およびシステムコード記憶域４
６５である。
また、第３６図は論理アドレス記憶域に対応する４つの
マツプ部を示す。
このように、ユーザーデータマツプ部４６７は論理部ユ
ーザーデータアドレス記憶域４５９に対応し、システム
データマツプ部４６９は論理システムデータアドレス記
憶域４６１に対応し、ユーザーコードマツプ部４７１は
論理ユーザーコードアドレス記憶域４６３に対応し、ま
た、システムコードマツプ部４７３は論理システムコー
ドアドレス記憶域４６５に対応する。
また、第３６図に示すように、各マツプ部は６４の論理
ページエントリー（ページ０ないしページ６３）を有し
、各マツプエントリーは図に拡大図で示すような１６の
ビットを有する。
第３６図示マツプエントリーに関連して記号で表示した
ように、各マツプエントリーは１０ビツトの物理的ペー
ジ番号欄、単一パリティビットＰ１３つの基準ピッ）Ｒ
，Ｓ、Ｔを含む基準ヒストリー欄、単一ダーデイピット
および単一アブセントビットＡを含む。
１０の高位ビットにより与えられる物理的ページ番号欄
は、プログラムにより要求された論理ページに対応する
物理的ページ番号を与える。
パリティビットＰは常に奇数パリティとして生成され、
マツプエントリー内容にデータ完全チェックを与える。
基準ヒストリー欄ビットＲ，ＳおよびＴは、もっとも新
しい時期にオーバーレイ用として使用したページを選択
するための基準ヒストリー情報を保持するためオペレー
ティングシステムの記憶管理者機能により使用される。
Ｒビットは当該論理ページに対する読取りまたは書込み
操作が行なわれる都度、“１″にセットされる。
ＳビットおよびＴビットはＡＭＡＰ　（エージマツプエ
ントリー）命令により操作される記憶ビットである。
ダーデイビッ）Ｄは当該論理ページへの書込みアクセス
により１′″にセットされ、データページが補助メモリ
ーから最後に読出されて以来変更されたかどうかを決定
するため、オペレーティングシステムにより使用される
。
アブセントビットＡはオペレーティングシステムにより
“１”にセットされ、主メモリー内にはなく補助メモリ
ー内にある論理ページを報知するか、あるいは当該ユー
ザーの論理アドレス記憶域の範囲外のページを報知する
ためオペレーティングシステムにより使用される。
第３６図に示すマツプエントリー用の２つの高位ビット
は図示の実施例においては使用しておらず、２０ビツト
の完全な物理的アドレス指定を使用する場合にこれら２
つの高位ビットを使用する。
前述のように、オペレーティングシステムはマツプに関
し３つの命令、すなわち、ＳＭＡＰ、　ＲＭＡＰおよび
ＡＭＡＰ命令を使用する。
ＳＭＡＰ命令は、第２６図に示すように、マツプエント
リー内にデータを挿入するため、オペレーティングシス
テムの記憶管理者機能により使用される。
上記のＳＭＡＰ命令は、ＣＰＵ１０５内のマイクロプロ
グラム１１５（第１２図）により行なわれる。
マイクロプログラム１１５はマツプメモリー制御論理部
４０１　（第３４図参照）とともに作動して、まず最初
に（第１命令パラメータとともに）マツプ４０９内の記
憶場所を選択し、次いで第２命令パラメータ、すなわち
、新しいマツプエントリーデータを当該記憶場所に挿入
する。
第３５図において１１作動シーケンスの最初のステップ
では、マイクロプログラム１１５によりプロセッサメモ
リーデータ（ＰＭＤ　）レジスタ４２３内に新しいマツ
プエントリーデータがロードされる。
シーケンスの次のステップにおいては、マツプ選択用の
２つの高位ビットを含むマツプアドレスがプロセッサメ
モリーアドレス（ＰＭＤ　）レジスタ４１１にロードさ
れる。
この時点においては、マツプエントリーアドレスと挿入
すべきデータを含む２つの命令パラメータは、それぞれ
関連のレジスタ４１１および４２３内にロードされてい
る。
次にＣＰＵ１０５内のマイクロプログラム１１５は、マ
ツプメモリー制御論理部４０１のマツプ書込み操作シー
ケンスを開始させる。この場合、マツプ書込み操作シー
ケンスは任意の先行する記憶操作が終了した後に開始さ
れるようにする。
作動シーケンスにおける上述の各ステップはすべてマイ
クロプログラム（ファームウェア）により行なう。
ＳＭ＾Ｐ命令の残りの操作はマツプメモリー制御論理部
の制御のもとに行なうようにする。したがって残りの操
作はすべてハードウェアにより自動的に行なわれること
になる。
マツプ書込み操作シーケンスにおいて、マツプアドレス
はＰＭＤ　レジスタからアドレスセレクタ４１５を介し
、母線４１７を経由してマツプ４０９に供給される。こ
の操作においては、８つの高位ビット（マツプ選択およ
びマツプアドレス）のみが使用される。
２つの高位ビットはマツプの選択−−−−すなわち、ユ
ーザーデータか、システムデータか、ユーザーコードか
、またはシステムコードがを規定する。
アドレスセレクタ（ＡＳＥＬ）　　４１５よりの論理ア
ドレス母線の１０の低位ビット（これらのビットはメモ
リー読出しまたは書込みアクセスのためのページ内のオ
フセットである）はこの操作においては使用されない。
上述のようにマツプにアドレス指定が行なわれている場
合には、マツプデータセレクタ４４フ介してＰＭＤレジ
スタ４２３からマツプパリティ発生器およびマツプ４０
９に新しいマツプデータが伝送される。マツプパリティ
発生器は新しいマツプデータ上の奇数パリティを計算し
、このパリティビットをマツプに供給する。
この時点において、マツプメモリー制御論理部４０１は
マツプ書込みストローブ信号を発生し、第３５図に符号
数字４５７で示すラインの１つを介してこれをマツプ４
０９に供給し、かくして母線４１７上の論理ページアド
レスにより選択された特定マツプエントリーにおいて、
選択マツプ部に新しいデータとパリティを書込ませ、か
くして５ＷＡＰ命令シーケンスを終了する。
このＳＭＡＰ命令の終了時には、適正なマツプ部が選択
され、当該マツプ部について特定の論理的ページエント
リーが選択され、データおよび計算された奇数パリティ
がマツプに供給され、そのデータはマツプ書込みストロ
ーブ信号により所望のマツプエントリーに書込まれてい
ることになる。
セットマツプ（ＳＭＡＰ）命令は、必要に応じて４つの
各マツプ部内の各論理ページエントリーを始動させるた
めオペレーティングシステムによって使用される命令で
ある。
したがって、ＳＭＡＰ命令の１つの用途は補助メモリー
からのページの交換がなされた後、論理的ページ番号を
物理的ページ番号に翻訳するため、論理ページに対して
物理的ページアドレスを挿入することである。
またＳＭＡＰ命令の他の用途は、補助メモリーにスワッ
プアウトされた論理ページ用のアブセントビットをオン
にセットすることである。
リードマツプ（ＲＭＡＰ）命令は、マツプエントリーの
内容を調べるため、オペレーティングシステムの記憶管
理者機能により使用される。
このＲＭＡＰ命令においては、ＣＰＵ１０５内のマイク
ロプログラム１１５はマツプメモリー制御論理部４０１
とともに作動して命令パラメータとともにマツプ４０９
内の記憶場所を選択し、当該マツプエントリーの内容の
結果としてレジスタスタック１１２（第１２図参照）に
復帰させる。
第３５図において、リードマツプ（ＲＭ＾Ｐ）命令の作
動時には、マイクロプログラム１１５はマツプ選択用の
２つの高位ビットを含むマツプアドレスをＰＭＡ　レジ
スタ４１１にロードした後、マツプメモリー制御論理部
４０１のマツプ読取り操作シーケンスを開始させる。
この場合、このシーケンスはハードウェアにより実行さ
れる。また１、このシーケンスにおいて、マツプアドレ
スはＰＭ八へジスタ４１１からアドレスセレクタ４１５
を介してマツプ４０９に伝送される。その作動において
も、マツプ選択およびページアドレスビットのみが使用
される。
選択されたマツプエントリーの内容はマツプ４０９から
マツプパリティ検出器４５１　（第３５図参照）および
マツプ出力ラッチ回路４４３に伝送される。マツプパリ
ティ検出器４５１にマツプエントリーよりのパリティビ
ットをデータに関して計算された奇数パリティと比較す
る。
かくして、パリティが正しくない場合には、マツプアド
レスはマツプページレジスタ４４１にロードされ、マツ
プパリティ誤り信号により、ＣＰｕ１０５に対してパリ
ティ誤り割込みを発生させる誤りフラッグ（標識）をセ
ットする。
これに反して、パリティが正しい場合には、マツプ出力
ラッチ回路４４３からマツプメモリーデータ（ＭＭＤ）
レジスタ４４５にマツプエントリーデータがロードされ
る。
最後に、ＲＭ＾Ｐ命令マイクロプログラムはマツプメモ
リーデータ（ＭＭＤ）レジスタ４４５内のデータを命令
の結果としてレジスタスタック１１２　（第１２図参照
）に戻す。
かくしてリードマツプ（ＲＭＡＰ）命令の終わりには、
適正なマツプ部が選択され、当該マツプ部の特定論理ペ
ージエントリーが選択され、また当該マツプエントリー
の内容がマツプから読出され、命令の結果としてＣＰｕ
のレジスタスタッタに戻されることになる。
ＨＭＡＰ命令の用途としては次のものがある。
すなわち、リードマツプ（ＲＭＡＰ）命令の主要な機能
ハ、オペレーティングシステムにマツプエントリー（第
３６図示マツプエントリーフォーマット参照）の基準ヒ
ストリー欄およびダーデイビットを調べさせ、オーバー
レイ用のページを決定することである（後述の作動説明
を参照のこと）。
また、リードマツプ（ＲＭＡＰ）命令は、マツプ記憶が
正しく機能しているかどうかを決定するための診断用と
しても使用される。
エージマツプ（ＡＭＡＰ）命令は有用な基準エントリー
情報をマツプ内に保持するため、オペレーティングシス
テムの記憶管理者機能により使用される。この基準ヒス
トリー情報は、当該マツプ部における各ページ障害側込
みの発生後標準的に“古くなった”マツプ部内のマツプ
エントリー（第３６図示マツプエントリーフォーマット
のＲ，ＳおよびＴビット）によりマツプ内に保持される
。
このＡｌ’ｌＡＰ命令はエージされるべきマツプ記憶場
所を規定するマツプアドレスの単一パラメータを有する
。
エージマツプ（ＡＭＡＰ）命令の作動時において、ＣＰ
Ｕ　１０５内のマイクロプログラム１１５は命令マツプ
アドレスパラメータとともにマツプ記憶場所を選択し、
ＲＭＡＰ命令の場合と同様にマツプアドレスパラメータ
をＰＭＡ　レジスタにロードする。
この時点においてマツプメモリー制御論理部４０１のマ
ツプ読取り作動シーケンスが始動する。
このシーケンスは前述のＲＭＡＰ命令の場合と同じよう
に進行する。
マイクロプログラム１１５（第１２図）はＭＭＤレジス
タ４４５　（第３５図）からマイクロプログラムエント
リーの内容を読取って、基準ヒストリー欄（第３６図の
Ｒ，ＳおよびＴビット、１ｏ、１１および１２）を抽出
し、この欄を右に１位置だけシフトさせて再挿入し、新
しいマツプエントリーデータを形成せしめる。かくして
、０がＲビットに入り、ＲピントはＳビットにシフトさ
れ、ＳビットはＴビットにシフトされて、古いＴビット
はなくなることになる。
ここで、マイクロプログラム１１５は変更されたマツプ
エントリーを有することになり、この新しいデータをＰ
ＭＤレジスタ４２３　（第３４図）にロードし、ＳＭＡ
Ｐシーケンスの場合と同様に選択されたマツプエントリ
ーに新しいマツプエントリーデータを書込み、かくして
ＡＭＡＰ命令を終了する。
かくして、エージマツプ（ＡＭＡＰ）命令の結果、マツ
プエントリーがマツプから読取られ、その基準ヒストリ
ー欄はシフトされ、またかくして変更されたエントリー
は選択されたマツプ記憶場所に再挿入されることになる
。
前述のように、関連の論理的ページに対する任意のメモ
リーレファレンス（参照）によりＲビットは１にセット
される。したがって、このビットが１の場合は、最後の
セットマツプ（ＳＭＡＰ）作動命令またはエージマツプ
（ＡＭＡＰ）作動命令以来このページが使用されている
ことを示すことになる。
エージマツプ（ＡＭＡＰ）命令に関連して行なわれるこ
のＲビットのセツティングは、マツプの基準ヒストリー
欄内の情報の使用頻度を維持する手段を与える。
所定マツプ内のすべてのマツプエントリーの基準ヒスト
リー欄は、通常ページ障害割込み後にエージされる（古
くなる）。したがって、マツプエントリー内の３ビツト
の基準欄の値は、前の３つのページ障害割込み以来のア
クセス頻度を表わすことになる。
例えば、２進値７（３つの全基準と７）が１にセット）
は進行中のページ障害割込み間の各インターバルにおけ
るアクセスを示す。
また、基準ヒストリー欄内の２進値４　（Ｒビットが１
に、ＳビットおよびＴビットがＯにセット）は、最後の
ページ障害割込み以来のインターバルにおけるアクセス
を示し、最も新しいページ障害割込みより以前のインタ
ーバルにはアクセスがないことを示す。
最後の例として、３ビツト基準欄内の２進値０は、当該
論理ページが最後の３つのページ障害割込み以来の３つ
のインターバルのいずれにおいてもアクセスされなたっ
たことを示す。
このように、３ビツト基準ヒストリー欄により表わされ
る２進数が大きくなるにしたがって、当該ページへの最
近のアクセス頻度が高いことになる。
この基準ヒストリー情報は、オーバーレイ用のページを
選択する必要があるとき、最近においてほとんど使用さ
れていなかったページを識別しうるよう維持される。最
近において滅多にアクセスされなかったページは、その
傾向を続ける可能性が強く、また、したがってこのよう
なページはオーバーレイされた後、メモリーに戻す（ス
ワップバックする）必要はないものと考えられる。
この使用頻度経歴（ヒストリー）は、オーバーレイ用と
して滅多に使用されたことのないページを選択して補助
メモリーとの間のページ交換を最少とし、効率的な仮想
メモリーシステムを実現させるため、オペレーティング
システムの記憶管理者機能により使用される。
前述のように、メモリーはＣＰＵまたはＩ１０システム
によりアクセス可能とする。
以下、ＣＰＵメモリーアクセスシーケンス中におけるメ
モリーシステムおよびマツプの作動につき説明する。ア
クセスシーケンスは、例えばメモリーよりの命令の読取
り、データの読取りまたはデータの書込みのような種々
のＣＰＵメモリーアクセスに対して同様である。
ＣＰＵメモリーアクセスシーケンスは、ＣＰＵマイクロ
プログラム１１５またはＣＰＵ命令取出し論理部のいず
れかにより始動されるようにする。いずれの場合にも、
ＣＰＵ１０５は１８ビツトの論理アドレスをＤＭＡ　レ
ジスタ４１１にロードし、マツプメモリー制御論理部４
０１のデータ読取り、データ書込みまたは命令読取り作
動シーケンスを開始させる。
１８ビツトの論理アドレスは２つの高位の論理アドレス
スペース選択ビットと当該論理アドレススペース内の記
憶場所を規定する１６の低位ビットとにより構成する。
２つの選択ビットはＣＰＵマイクロプログラム１１５に
より規定することもでき、命令（１）および環境（Ｅ）
レジスタの障害にもとづき、ＣＰＵ内において自動的に
生成させることもできる。
また、１８ビツトの論理アドレスは、２つの高位の論理
アドレス選択ビット以外に、選択されたマツプ内の論理
ページを規定する６つのビットと、選択されたマツプに
おけるページ内のオフセットを規定する１０の低位ビッ
トとを含む。
マツプメモリー制御論理部４０１のデータ読取り、デー
タ書込みまたは命令読取り作動シーケンスにおいては、
先行するマツプまたはメモリー動作が終了した後、ＰＭ
Ａレジスタ４１１　（第３５図）内の１８ビツトアドレ
スがアドレスセレクタ４１５を介して母線４１７および
４１９　（第３４図および第３５図参照）に伝送される
。
母線４１９はアドレスのページオフセット部分を伝送す
る。このアドレスページオフセット部分は母線４１９を
介して物理的メモリーモジュール４０３（第３４図）に
直接伝送されるようにする。
母線４１７は論理ページアドレス部分（これは物理的ペ
ージアドレスに翻訳する必要がある）をマツプ４０９に
伝送する。
論理ページアドレスにより選択されたマツプエントリー
はマツプ４０９よりマツプメモリー制御論理部（第３４
図）、マツプパリティ検出器４５１（第３５図）および
マツプ出力ラッチ回路４４３に続出される。
アブセントビットが１の場合は、論理ページアドレスは
マツプベージレジスタ４４１にロードされて、ページ障
害割込み信号をｃｐυ１０５に伝送し、マツプメモリー
制御論理部４０１はメモリーアクセスシーケンスを終了
する。
同様に、パリティ検出器４５１がマツプエンド　　　　
　　１リー内の正しくないパリティを検出した場合は、
マツプページレジスタ４４１に論理ページアドレスがロ
ードされて、ＣＰＵにマツプパリティ誤り（言号が伝送
され、メモリーアクセスシーケンスを終了する。
これに反して、誤りがない場合には、物理的アドレスが
マツプ出力ランチ回路４４３および母線４２１を介して
物理的メモリーモジュール４０３に伝送されて、マツプ
メモリー制御論理部４０１から母線４３９を介して選択
されたメモリーモジュール４０３に読取りまたは書込み
操作を行なわせるための命令を送出する。
ＣＰＵ書込み操作においては、書込むべきデータをＰＭ
Ｄレジスタ４２３からデータセレクタ４２７を介して母
線４２９によりメモリーモジュールに伝送するようにす
る。
メモリーモジュールが読取りまたは書込み動作を実行し
ている間に、マツプメモリー制御論理部４０１はマツプ
エントリーデータを変更し、再書込みさせる。
マツプエントリーデータはパリティビットＰまたは基準
ビットＲなしに、マツプ出力ラッチ回路４４３からダー
デイビット論環部４５５（第３５図）およびマツプデー
タセレクタ４４７に伝送するようにする。
こ・の操作において、マツプエントリーの物理的ページ
欄（第３６図の右側下方部に拡大図で示す）。
基準欄のＳビットおよびＴビット、ならびにアブセント
ビットは常に変更されることなく、再書込みされる。
ＣＰＵデータ書込み動作が行なわれている場合にはマツ
プデータセレクタに供給されるダーデイビットＤは、ダ
ーディビット論環部４５５により１にセットされる。さ
もないと、ダーデイビットは変更されない。
基準ビット論理部４５３によりマツプデータセレクタに
供給される基準ビットＲは読取りまたは書込み操作のい
ずれかにおいて１にセントされるようにする。
前述のように、物理的ページ欄ならびにＳ、　Ｔおよび
Ａビットは変更されない。
マツプデータセレクタ４４７はこの新しいマップデータ
をパリティ発生器４４９およびマツプ４０９に供給し、
前記パリティ発生器４４９（第３５図参照）により新し
いデータから奇数パリティビットＰを生せしめる。
次いで、マツプメモリー制御論理部４０１よりのマツプ
書込みストローブ信号は論理ページアドレス母ｖＡ４１
７により選択されたマツプエントリー内に新しいデータ
とパリティの書込みを行なわせる。
かくして論理ページはマツプエントリーを介して翻訳さ
れ、更新されたパリティビット、基準ビットおよびダー
デイビットで再書込みが行なわれたことになる。
物理的メモリーモジュール４０３がその読取りまたは書
込み操作を終了したとは、モジュール４０３から母線４
３９（第３４図参照）を介してマツプメモリー制御論理
部４０１に終了信号を送出する。
読取り操作においては、メモリーモジュール４０３は母
線４３７　（第３４図）に記憶データをゲートさせる。
データ読取り作動シーケンスにおいては、データＣＰＵ
１０５による使用のため間レジスタ４３３（第３４図）
内にロードされるようにする。
命令読出し作動シーケンスにおいては、ＣＰＵ１０５に
よる後続の実行のため、データはＮｌレジスタ４３１　
（第３４図）内にロードされるようにする。
データ読取り、データ書込みおよび命令読出しについて
のＣＰＵメモリーアクセスは上述のようにして終了する
。
データ読取りまたはデータ書込みのためのＩ１０チャネ
ルによるメモリーへのアクセスは、次の点を除けば、前
述のＣＰＵメモリーアクセスの場合と同様である。
論理アドレスを与えるため、チャネルメモリーアドレス
（ＣＭＡ　’）レジスタ１２９　（第３４図）を使用す
る。このレジスタは常時システムデータマツプ４６９（
第３５図参照）を規定する。
また、書込み作動においてメモリーにデータを供給する
ため、チャネルメモリーデータ（ＣＭＤ　）レジスタ４
２５　（第３４図）を使用し、読出し作動においてメモ
リーからデータを受信するため、チャネルデータ（ＣＤ
）　　レジスタ１２５　（第３４図）を使用する。
Ｉ１０チャネル１０９のメモリーアクセスの場合、アク
セスは常にメモリーよりのデータ読出しアクセスまたは
メモリーへのデータ書込みアクセスで、ＣＰｕアクセス
の場合のような命令読取りアクセスはない。
さらに、メモリーへのＩ１０チャネルアクセスの場合は
、マツプパリティおよびオフセット状態が生じた場合、
Ｉ１０チャネル１０９に対してマツプパリティおよびア
ブセント状態が伝送される。
前にある程度触れたように、メモリーモジュール４０３
用としては、半導体メモリーまたはコアメモリーのいず
れをも使用することができる。
メモリーがコアメモリーの場合は、パリティ誤り検出シ
ステムにより誤り検出を行なう。コアメモリーモジュー
ル用の誤り検出システムはすべての単一ビット誤りを検
出するのに適し、これには既知のパリティ誤り発生およ
び検出技術を使用することができるので、ここではコア
メモリーの詳細については説明を省略することにする。
半導体メモリーの場合の障害の起こりうる確率は、誤り
検出および訂正システムを正当化するに充分な程大きい
。したがって、本例においては１６ビツトの各データワ
ードに対して６ビツトのチェック欄を共同作動させるよ
うな誤り検出および訂正システムを提供するようにして
いる。第３７図ないし第４１図および関連の表１　（後
掲）は、メモリーモジュール４０３を半導体メモリーに
より構成した場合に使用する誤り検出および訂正システ
ムの詳細を示す。
本例による６ビツトチエツク欄誤り検出、訂正システム
は、以下に詳述するように、すべての単一ビット誤りを
検出し、訂正することができるほか、すべてのダブルビ
ット誤りを検出し、訂正することが可能である。さらに
、３ビット誤りまたはそれ以上の多ビット誤りのほとん
どすべてを検出することができる。
誤り検出および訂正システムについての本明細書の記述
は、半導体メモリーに関するものであるが、本誤り検出
、訂正システムは半導体メモリーに限定されるものでな
く、任意のデータ記憶またはデータ伝送利用分野にも有
効である。
本例の誤り検出および訂正システムの重要な利点は、単
一ビット誤りを訂正できるだけでな（、単一ビット誤り
がなくなった後、続いて起こる可能性のある任意のダブ
ルビット誤りをも高信頼度で検出できるということであ
る。
したがって、本例の誤り検出、訂正システムとともに作
動するマルチプロセッサシステムは、単一ピント障害許
容形であり、半導体メモリーの修理に都合のよい時期ま
で、半導体メモリー内の単一ビット障害を保持したまま
作動を続けさせることができる。
誤り検出および訂正システムにおいては、ハミング距離
４の体系的直線状２進コードを使用している。このコー
ドでは、各チェックビットは第３８図に示すように８デ
ータビツトの直線状組合わせである。また、各データビ
ットは第３８図に示すように、正確に３チエツクピツト
の構成素子である。このワードの利点は、チェックビッ
トによりデータビットの均一なカバレージが得られると
いうことである。
誤り検出および訂正システムは速い論理速度と遅いパー
ツカウントの組合わせを支えるシンドロームデコーダを
具える。
要約すると、本例の誤り検出および訂正システムは、記
憶装置に書込まれた各データワードに６チエツクピツト
を付加するよう作動し、次いでメモリーからデータワー
ドを読出す場合、記憶ワードのチェック欄部分を用いて
、情報が記憶されてから後の当該ワード内における情報
の喪失を識別または検出する。
半導体メモリーの場合は、２つの情報喪失（誤り）機構
が考えられる。その１つは、メモリー装置による情報の
保持を永久に不可能にするようなメモリー装置のハード
障害であり、他の１つは電気的雑音により情報の過渡的
損失をもたらすようなソフト障害である。
誤り検出は、６ビツトシンドロームを生ずるチェックピ
ット比較器により行なうようにする。シンドロームは記
憶されたワードから得られるチェック欄と、通常、記憶
されたワードから得られるデータ欄に対応するチェック
欄との間の差違である。
したがって、このシンドロームを分析（解読）して、誤
りが生じているかどうかを決定し、誤りが発生している
場合はどのような形式の訂正を必要とするかを決定する
。
単一データピット誤りの場合は、シンドロームデコーダ
が出力によりデータビット補数器を作動させて、誤りの
あるビットを反転させ、この訂正データを当該メモリー
モジュールの出力として供給するようにする。
シンドロームデコーダが多ビット誤りを表示する場合に
は、制御および誤りラインの１つを介してこの事実をマ
ツプメモリー制御部に連結し、ＣＰＵに対して割込みを
生じさせる。
第３７図において、メモリーモジュール４０３はタイミ
ングおよび制御論理部４７５および半導体記憶アレイ４
７７を含む。記憶アレイ４７７は、各々２２ビツトの３
２，７６８ワードに対する記憶を与える。各ワードは第
３７図に示すように、１６ビツトデータ欄と６ビツトチ
エツク欄とを含む。
また、第３７図に示すように、各半導体メモリーモジュ
ール４０３は出力ラッチ回路４７９、チェックビット発
生器４８１、チェックビット比較器４８３、シンドロー
ムデコーダ４８５およびデータビット補数器４８７を含
む。
また、メモリーモジュール４０３は第３７図に示すよう
な信号およびデータ径路を介してシステムの残りの部分
にインターフェースさせるようにする。これらの径路に
は、４２９　　（メモリーへのデータ母線）、４３．９
（マツプメモリー制御部４０１への制御および誤りライ
ン）、４１９および４２１　（物理的アドレス母線）な
らびに４３７（メモリーよりのデータ母線）を含む。前
記の信号およびデータ径路は第３４図にも図示しである
。
第３７図において、出力ラッチ回路４７９の内容は母線
４８９を介してチェックピット比較器４８３およびデー
タビット比較器４８７の双方に伝送するようにする。
また、チェックピット比較器４８３の出力はシフＦロー
ム母線４９１を介してシンドロームデコーダ４８５およ
びタイミング・制御論理部４７５の双方にこれを伝送す
る。
シンドロームデコーダ４８５の出力は母線４９３を介し
てデータピント補数器４８７に伝送する。
また、シンドロームデコーダ４８５の他の出力はライン
４９５および４９７を介してタイミング・制御論理部４
７５に伝送するようにする。ライン４９５は５ＩＮＧＬ
ＨＥＲＲＯＲ信号すなわち単一ビット誤り（訂正可能誤
り）信号を伝送し、ライン４９７はＭＵＬＴＩＰＬＥ　
ＥＲＲＯＲ信号、すナワチ多ヒツト誤す（訂正不能誤り
）信号を伝送する。
タイミング・制御論理部４７５は制御母ｙＡ４９９を介
して半導体記憶アレイ４７７および出力ラッチ回路４７
９に制御信号を与える。
また、チェックピット発生器４８１の出力は母線５０１
を介してこれを記憶アレイ４７７に伝送する。
第３８図において、チェックピット発生器４８１は６つ
の個別の８ビツトパリテイツリー５０３を含む。
また、第３９図に示すように、チェックビア）比較器４
８３は６つの個別の６ビツトパリテイツリー５０５を含
む。
さらに、第４０図に示すように、シンドロームデコーダ
４８５はデコーダ部５０７および６ビツトバリテイツリ
ー５０９を含む。
第４０図において、デコーダ部５０７および６ビツトパ
リテイツリー５０９の出力は、これらを符号数字５１１
で示す誤り識別論理部内で結合させる。
また、第４１図に示すように、ビット補数器４３７は１
６個の排他的論理和ゲート５１３を含む。
作動に際しては、１６ビツトデータワードが母線４２９
を介して記憶アレイ４７７およびチェックピット発生器
４８１　（第３７図参照）に供給される。
第３８図において、チェックピット発生器４８１は６つ
の８ビツトパリテイツリー５０３により６チエツクビツ
トＣＯないしＣ５を発生する。
また、第３８図に示すように、図の最も左側に位置する
８ビツトパリテイツリー５０３は図の下側部分に示すＣ
Ｏに対する論理式で示すようなチェックビットゼロ（Ｃ
ｏ）を発生する。°したがって、チェックビット（ＣＯ
）はデータビット８ないし１５のモジュロ−２和の補数
である。
また、他の一例として、チェックビットｃ３は、第３８
図の下側部分に示すＣ３に対する論理式で示すように、
８ビツトパリテイツリー５０３により生成される。図に
論理式で示し、かつ図の上部の論理図に８ビツトパリテ
イツリーと、対応するデータビットラインとの間の接続
で示すように、このチェックビット（Ｃ，３）はデータ
ビットＯ１２，４，７，９，１０および１２のモジュロ
−２和である。
同様に、他の各チェックビットは第３８図の上部に論理
図に示すように、８データビツトのモジュロ−２加算に
より生成される。
チェックピット発生器４８１により生成した上記の６チ
エツクピツトとデータ母線４２９を介して伝送される１
６データピツトは、メモリー書込み作動を行なうため記
憶アドレス４７７内の特定記憶場所にロードされる。こ
の場合、第３７図に示すように、６チエツクピツトと１
６データビソトはタイミング・制御論理部４７５および
物理的アドレス母線４１９．４２１上の物理的アドレス
情報の制御のもとに記憶アレイ４７７にロードされるよ
うにする。
記憶アレイ４７７に記憶されたすべてのワードは、同じ
ような方法で当該ワード用として生成された６ビツトチ
エツク欄を有する。このチェック欄は、記憶アレイ内の
当該記憶場所が読出し操作のため次にアクセスされると
きまで、記憶されたワードとともに記憶アレイ４７７内
に保持される。
記憶アレイ４７７から特定のワードを読出そうとすると
きは、タイミング・制御論理部４７５および物理的アド
レス母線４１９．４２１上のアドレスにより選択された
記憶場所の内容を出力ラッチ回路４７９にロードさせる
ようにする。出力ラッチ回路４７９は１６データビツト
と６ビツトチエツク欄を収納しうるよう２２ビツトの広
さを有する。
１６データピツトおよび６ビツトチエツク欄は、出力ラ
ッチ回路４２９から母線４８９を介してチェックピット
比較器４８３に伝送するようにする。
チェックビット比較器４８３は、第３９図に示すように
、６シンドロームビツトＳＯないしＳ５を形成する。
各シンドロームビットは８データビツトおよび１チエツ
クピツトの入力を有する９ビツトパリテイツリー５０５
の出力で、対応して番号を付したチェックピットに関係
する。したがってチェックビット０はシンドロームビッ
ト０を計算するためにのみ使用され、チェックビット１
はシンドロームビット１を計算するためにのみ使用され
る。以下これと同様とする。
一例として、シンドロームビット０（３０）は第３９図
の下側に論理式で示すように、チェックビット０とデー
タビット８ないし１５のモジュロ−２和の補数である。
同様に、シンドロームビット３１ないしＳ５の各々は第
３９図の論理図部分に各シンドロームビットに対する特
定データビットラインへの接続で示しであるように、対
応するチェックピットと８データビツトのモジュロ−２
和から生成される。
誤りの有無および誤りの形式（誤りがある場合）は母線
４９１上の６シンドロームビツトの値を通訳することに
よりこれを識別する。
表１は６ビツトシンドロームコードの６４のありうる値
を列挙し、各値に対する通訳を与えるものである。
例えば、シンドロームビットＳＯないしＳ５のすべてが
０の場合には、データ欄またはチェック欄のいずれにも
誤りは存在せず、これは表１の左最上部に示す状態に等
しい。
また、誤りの有無および誤りの形式については表１の下
部に要約しである。
これによれば、６シンドロームビツトのすべてが０のと
きは、前述のように誤りは存在しないことを示している
。
６シンドロームビツトのうち１つだけがオンの場合、こ
れは対応するチェックビット内の１つの誤りを示す。こ
の場合、チェックピット誤りは、データワードの訂正を
必要としない単一ビット誤りである。
表１ シンドローム符号 ５ＯＳＩＳ２Ｓ３Ｓ４Ｓ５　　誤り　　　　０００１０
２０３０４０５　　誤りｏｏｏｏｏｏ　　　エラーなし
　　　　　　１　０　０　０　０　０　　　　Ｃ０００
０００１Ｃ５０００１ダブル ００１・ＯＣ４００１０〃 ０　　０１１　　ダカＬ　　　　　　　　　　　Ｏ０１
１Ｄ８０　　　１００　　　　Ｃ３０１００ダブル０　
　１０１　　ダブル　　　　　　　　　　０　　　１０
１　　　　Ｄ９０　　１１０　　〃０　　１１０　　０
１００００１１１　　　　ＤＯ０１１１ダカシ００１０
００　　　　Ｃ２１０１０００ダブル０　　００１　　
ダブル　　　　　　　　　　０　　　００１　　　　Ｄ
ｌｌＯ０１０〃　　　　　　　　　　　　ＯＯ１０マル
チ　全００　　０１１　　マルチ　　　　　　　　　　
０　　０１１　　ダカレ０　　１００　　ダカシ　　　
　　　　　　　０　　　１００　　　０１２０　　　１
０１　　　　Ｄｉ　　　　　　　　　　　０　　　１０
１　　　ダカレ０　　　１１０　　　　Ｄ２　　　　　
　　　　　０　　　１１０　　　〃０　　１１１　　ダ
ブル　　　　　　　　　　０　　１１１　　マルチ０１
００００　　　　Ｃ１１１００００ダカ岬０　　００１
　　ダブ８　　　　　　　　　　０　　　００１　　　
０１３０　　　０１０　　　〃　　　　　　　　　　　
０　　　０１０　　　０１４０　　　０１１　　　　Ｄ
３　　　　　　　　　　０　　　０１１　　　ダブル０
　　１００　　ダブル　　　　　　　　　　０　　１０
０　７１シチ０　　１０１　　マルチ　全１０１０１　
　　ダブルｏ　　　ｉｔｏ　　　Ｄ４　　　　　　　０
　　１１０〃０　　１１１　　ダブル　　　　　　　　
　　０　　１１１　　マルチ０１１０００　　　ダカｔ
　　　　　　　　　１１１０００　　　０１５０　　　
００１　　　　Ｄ５　　　　　　　　　　０　　　００
１　　　ダブル０　　０１０　　　Ｄ６　　　　　　　
０　　０１０〃０　　０１１　　ダブル　　　　　　　
　　　０　　０１１　　マルチ０　　　１００　　　　
Ｄ７　　　　　　　　　　０　　　１００　　　ダブル
０　　１０１　　ダカ）　　　　　　　　　　　０　　
　１０１　　　マルチ０　１１０　〃　　　　　　　　
０　１１０　〃０　　１１１　　マルチ　　　　　　　
　　　０　　１１１　　ダブル註（シンドローム内の１
の数） ０ビット−エラーなし １ビット−チェックビットエラー ２ビット−ダブル ３ビット−データビットまたはマルチ ４ビット−ダブル ５ビット−マルチ ６ビツトーダブル また、表１の下部の要約に示すように、２つのビットが
オンのときは、１つのダブルビット誤りが存在する。こ
の場合、２ビット誤りは、＋８）　１ビット誤りはデー
タビット内にあり、他の１ビット誤りがチェックビット
内にあるか、（ｂ）２つの誤りがデータビット内にある
か、（Ｃ）２つの誤りがチェックビット内にあるかの３
つの状態をとりうる。
また、３ビツトシンドロームコード内の３ビツトがオン
のときは、その状態は単一データピット誤りか、あるい
は多ビット誤りのいずれかに対応する。
データビット内の単一ビット誤りの一例としては表１の
右下方部のデータピッ）Ｄ−１５に単一ビット誤りで示
すシンドロームコード１１１０００を参照されたい、後
述するように、シンドロームデコーダ４８５（第３７図
および第４０図）はデータビット１５の正しくない値を
反転して（正しくする）機能を有する。
シンドロームデータ４８５は２つの機能を有する。
第１にシンドロームデコーダ４８５は単一データピット
誤りの場合、母線４９３を介してデータビット補数器４
８７（第３７図参照）に入力を供給する。この入力はデ
ータビット補数器４８７内で誤りビットを反転させる働
きをする。
第２に、シンドロームデコーダ４８５は誤りの場合に２
つの誤り信号の１つを与える。
単一データピット誤りまたは単一チェックビット誤りは
、５ＩＮＧＬＨＥＲＲＯＲ（単−誤り）ライン４９５を
介してタイミング・制御論理部４７５に伝送され、多ビ
ット誤り表示は、ＭＵＬＴＩＰＬＥ　　ＥＲＲＯＲ（多
数ビット誤り）ライン４９７を介してタイミング・制御
論理部４７５に伝送される。
ＭＵＬＴＩＰＬＩＩ！　ＥＲＲＯＲ（多数ビット誤り）
信号は、あらゆるダブルビット誤りの場合と、はとんど
すべての３ビツトまたはそれ以上の多数ビット誤りの場
合に生成されるようにする。前述のように、この多ビッ
ト誤り信号はＣＰＵ１０５（第３４図参照）に割込みを
与える。
シンドロームデータ４８５の構成の詳細は第４０図に示
すとおりである。シンドロームデコーダ４８５はデコー
ダ５０７．６ビツトパリテイツリー５０９および誤り識
別論理部５１１を含む。
デコーダ５０７は６つのシンドロームビットのうち５つ
（ビットＳ１ないしＳ５）を解読して誤りの形式（単一
ビット誤りか、ダブルビット誤りか、多数ビット誤りか
）および１６データピツト内のデータビット誤りを反転
させるのに必要な１６の出力ラインの双方を生成するに
充分な情報を与える。データビット誤りの反転に必要な
これら１６の出力ラインは、その全体を第４０図に母線
４９３で示す。また第４０図には、各ラインをＴＯない
しＴ１５により個別に表示しである。
ＯＲビット５１２に接続してないデコーダ５０７の出力
は、６つのチェックビット内の誤りに対応する。６つの
チェックビット内の誤りはデータビット誤りでないため
訂正するを要しない。したがって、デコーダのこれらの
出力は使用されない。
残りの出力、すなわち、ＯＲゲート５１２に接続した出
力は、第４０図に記号で示すように、ダブルビット誤り
または多数ビット誤りを表示する。
これら上記の場合のすべてはＯＲゲート５１２により集
められ、誤り識別論理部５１１の出力におけるライン４
９７上の多数ビット誤り信号の一構成素子を形成する。
また、第４０図に示すように、シンドロームデコーダ４
８５はシンドロームビットＳＯないしＳ５のモジュロ−
２和を形成させるためのパリティツリー５０９を含む。
　　　− パリティツリー５０９よりの偶数または奇数出力は表１
の最下部に示す誤りの種類に対応させる。
すなわち、偶数出力５１４は、オンのビットなし、２ビ
ツトオンまたは６ビツトオンを有するシンドロームに対
応する。
オンビットなしく誤りなし）に対応する偶数シンドロー
ムは、ＡＮＤゲート５１５によりＭＵＬＴＩＰＬＥＥＲ
ＲＯＲ（多数ビット誤り）出力信号４９７から排除され
るようにする。前記ＡＮＤゲート５１５は零シンドロー
ム状Ｂ（デコーダ５０７からゲート５１５に供給される
他の入力）を排除する機能を有する。
したがって、２ビツトオン、４ビツトオンまたは６ビツ
トオンを含むシンドロームが残りの偶数シンドロームと
なり、これらはＭＩＩＬＴＩＰＬＥ　（多数ビット）信
号と組合わされてＭＵＬＴＩＰＬＥ　ＥＲＲＯＲ（多数
ビット誤り）出力ライン４９７に伝送される多数ビット
誤りを構成する。
５ＩＮＧＬＥ　ＥＲＲＯＲ（単一ビット誤り）表示ライ
ン４９５上には、単一ビット誤りのみに対して出力が導
出されることが望ましい。パリティツリー５０９のライ
ン５１０上の奇数出力は、表１の下部に要約して示した
ように、１ビツトオン（チェックビット誤り）、３ビツ
トオン（データビット誤りまたはマルチビット誤り）、
または５ビツトオン（多数ビット誤り）に対応するもの
で、ライン５１０上の奇数出力は論理部５１１を介して
ライン４９５に単一ビット誤りのみが伝送されるよう修
飾する必要がある。マルチビット誤りに対応する上記の
３ビツト、シンドロームコードとすべての５ビツトシン
ドロームコードはライン４９５上に単一ビット誤りのみ
が伝送されるようこれらを排除する必要があり、インバ
ータ５１７およびＡＮＤゲート５１９によりこれを行な
うようにしている。
ライン４９５上の５ＩＮＧＬＨＥＲＲＯＲ（単一ビット
誤り）出力は、単一の１ビツト（チェックピット誤り）
を含むコードおよびデータビット誤りに対応する３つの
１ビツトを含むシンドロームコードに対して生成される
。前述のように、パリティツリー５０９の奇数出力は１
ビツトオン、３ビツトオンまたは、５ビツトオンを含む
シンドロームを示す。インバータ５１７およびＡＮＤゲ
ート５１９は多数ビット誤り３ビツトシンドロームとす
べての５ビツトシンドロームを排除する働きをする。し
たがって、５ＩＮＧＬＨＥＲＲＯＲ（単一ビット誤り）
出力４９５は単一チェックビット誤りと単一データビッ
ト誤りのみとなる。単一チェックピット誤りは訂正する
必要がなく、単一データビット誤りをビット補数器４８
７により訂正する。
第４０図の下部に示したＭＵＬＴＩＰＬＥ　ＥＲＲＯＲ
（多数ビット誤り）もしくは５ＩＮＧＬＨＥＲＲＯＲ（
単一ビット誤り）に対する論理式は上述の作動を表わす
ものである。
実際には、多数ビット誤りとして識別されず、誤りなし
、または単一ビット誤り（訂正可能誤り）として不正に
識別される可能性のある３ビット誤りまたはそれ以上の
多数ビット誤りが存在しうる。
しかしながら、通常の誤り発生パターンにおいては、通
常３ビット誤りが発生する前に記憶の低下が検知される
。例えば、メモリー記憶低下の通常のパターンでは、ま
ず雑音または構成素子の故障に起因する単一ビット誤り
が発生し、その後において付加的障害などに起因するダ
ブルビット誤りが発生し、３ビット誤りまたはそれ以上
の多数ビット誤りが生成される前に、このダブルビット
誤りが検出される。
データビット補数器４８７（第３７図参照）の機能は、
シンドロームデコーダ４８５により検出されたデータビ
ット誤りを反転させることである。
第４１図はビット補数器４８７の構成の詳細図である。
第４１図に示すように、ビット補数器４８７は排他的論
理和ゲート５１３により形成する。これらの各ゲート５
１３はライン４９３上の関連のデコーダ出力がアサート
されたとき、ライン４８９上の所定データビットを反転
させる機能を有する。
次いで、訂正された出力は当該物理的メモリーモジュー
ルの出力としてビット補数器４８７の出力線４３７上に
伝送される。
以上で誤り検出および訂正システムの説明を終わること
にする。
本例示のメモリーシステムは種々の顕著な特徴を有する
。
第１に、メモリーマツプは４つの異なる個別の論理アド
レススペース、すなわち、システムコード、システムデ
ータユーザーコードおよびユーザーデータの各スペース
を与え、これらのアドレススペース内で論理的アドレス
の物理的アドレスへの翻訳を行なうようにしている。
このように、論理的メモリーを４つのアドレススペース
に分割することにより、システムプログラムをユーザー
プログラムの作用から隔離し、任意のユーザー誤りから
システムプログラムを保護することができ、さらに、ユ
ーザーコードおよびデータとシステムコードおよびデー
タの双方に対してコードおよびデータを分離させること
ができ、変更不能プログラムの利便を与える。
各マツプエントリー内には、このページアドレス翻訳お
よび他の特定状態のための特定の欄を設ける。
１つの欄は、論理的ページアドレスの物理的ページアド
レスへの翻訳を可能にし、他の欄はアブセンス表示を与
える。この欄はアブセンスビットで、これにより仮想メ
モリー機構の実現を可能にし、補助メモリー内に論理的
ページを配置することを可能にする。
また、他の欄としては基準ヒストリー欄を有する。この
基準ヒストリー欄は、オペレーティングシステムの記憶
管理者機能による使用のため、情報の使用頻度を維持す
ることを許容し、かくして、仮想メモリー機構を効率的
機構とする機能を有する。この場合、頻繁に使用される
ページは主メモリー内に保持するようにし、たまにしか
使用されないページを必要なオーバーレイ用として選択
するようにする。
また、システムデータマツプおよびユーザーデータマツ
プの各エントリーには、ダーデイビット欄を保持するよ
うにし、変更されないデータページを識別しうるように
する。かくして識別された変更不能データページは、そ
のデータページの有効なコピーが補助メモリー内に既に
存在するため、補助メモリーにスワップアウトされるこ
とはない。
また、メモリーシステムは、メモリーに対してＣＰＵお
よびＩ１０チャネルによるアクセスが行なわれる際、自
動的に基準ビット情報およびダーデイビット情報を保持
するためのマツプエントリー制御論理部を含む。
例示のメモリーシステムは、マツプ内の情報を保持し、
かつこれを利用するためオペレーティングシステムの記
憶管理者機能により使用される３つのＣＰＵ命令、すな
わち、ＳＭＡＰ命令、ＲＭＡＰ命令およびＡＭＡＰ命令
を有する。
さらに、このメモリーシステムは、メモリーに対するデ
ュアルポートアクセスを含み、ＣＰＵおよびＩ１０チャ
ネルにより、メモリーに個別にアクセスできるようにし
ている。かくして、Ｉ１０チャネルによるメモリーへの
アクセスはＣＰＵを径由して行なう必要はなく、メモリ
ーとの間においてデータ転送が行なわれている時間に、
ＣＰＵは他の機能を遂行することが可能となる。
また、メモリーへのデュアルポートアクセス作動は、Ｃ
ＰＵおよび■／○チャネルがメモリーへ同時にアクセス
しようとした場合におけるマツプメモリー制御論理部に
よる仲裁を可能にする。すなわち、同時ア、クセスの場
合には、Ｉ１０チャネルに優先権が与えられ、当該Ｉ１
０チャネルによるアクセスが終了するまで、ＣＰＵを待
機させるようにしている。
物理的メモリーは物理的メモリーモジュールを付加する
ことにより拡張することが可能°である。
物理的メモリーモジュールは、半導体メモリーの場合、
ある条件のもとに誤り検出および誤り訂正を行なうこと
ができる。単一ビット誤りは、物理的メモリーモジュー
ル内に過渡的または永久的障害が生じた場合でも、ＣＰ
ＵおよびＩ１０チャネルの作動を継続しうるようにする
ため、これを検出し、かつ訂正するようにする。誤り検
出および訂正システムは記憶媒体内の２２ビツトワード
を有する。１６ビツトはデータを表わし、６ビツトは誤
り検出および訂正チェック欄を与える。前記６ビツトチ
エツク欄はすべての単一ビット誤りの検出と、訂正なら
びにあらゆるダブルビット誤りの検出を可能にする。
コアメモリーは単一ビット誤り検出用のパリティを有す
る。
本例のマルチプロセッサシステムにおいては、各プロセ
ッサモジュールをそれ自身の主メモリーシステムと共同
作動させるようにしている。
各プロセッサモジュールにはそれ自身のメモリーシステ
ムを保有させるようにしているため、多重処理システム
におけるメモリー共用の問題点は存在しない。
多重処理システムにおけるメモリー共用の問題点として
は、競合のため特定プロセッサに利用できるメモリー帯
域幅の減少というう問題があり、利用可能メモリー帯域
幅の縮小は付加的ｃｐｕを共用メモリーと組合わせる場
合は、さらにきびしいものとなる。
また、本例においては、共用メモリーを使用しておらず
、また、プロセッサ間母線通信システムによりプロセッ
サモジュール間の通信を行なうようにしているため、共
用メモリー内の記憶域によるＣＰｕ間通間通間するイン
ターロックの問題を避けることができる。
共用メモリーの付加的問題点としては、共用メモリー内
の障害により、システム内の複数個またはすべてのＣＰ
Ｕが同時に障害を越す可能性があるということがある。
すなわち、共用メモリーシステムの場合は、単一メモリ
ーの障害によりシステムの全部または一部の作動を停止
させる可能性があるが、例示マルチプロセッサシステム
においては、単一メモリーの障害によりシステムの停止
をきたすことはない。
本例においては、ＣＰＵおよびＩ１０チャネルによるメ
モリーへのデュアルポートアクセスを可能にするため、
メモリーとの間に個別のアドレスレジスタおよびデータ
レジスタを設けている。
ＣＰＵはメモリーよりの命令を受信するため特定のレジ
スタ（Ｎｌレジスタ）を有する。この個別の特定レジス
タは、メモリーよりのデータの読出しを含む現行命令の
実行期間中、オーバーラツプして次の命令を取出すこと
を可能にする。かくすれば、現行命令の終了時に、命令
の取出しを待つことなく、直ちに次の命令を開始させる
ことができる。
また、マツプは物理的主メモリーに対するアクセス速度
に比しきわめて高速なアクセスを与えるよう構成してお
り、これにより、マツプを介してのアドレスの翻訳に種
々の利便を提供している。
すなわち、例示のメモリーシステムにおいては、物理的
メモリーアクセスを行なわれている時間にマツプに再書
込みを行なうことができる。
再書込みは高速で行なわれるため、マツプの再書込みに
よりメモリーサイクルタイムの損失をきたすことはない
。
また、高速でマツプにアクセスできるようにしているた
め、メモリーアクセスに必要なページ翻訳を含む全体の
時間を減少させることが可能となる。
また、パリティは、実際のマツプ記憶部それ自体内に保
持され、チェックされるようにしているため、プロセッ
サモジュールの正しくない作動を招来する前にマツプ記
憶部内に任意の障害の中間表示を与えることができる。
本発明は本明細書記載の実施例に限定されるものでなく
、本発明は他の変形をも包含するものである。
【図面の簡単な説明】
第１図は本発明の電源インターロックシステムの一実施
例としての電源オン回路を備えたマルチプロセッサシス
テムのブロックダイヤグラムで、各々、母線コントロー
ラ３７により制御される２本のプロセッサ間母線３５　
（Ｘ母線およびＸ母線）により接続した若干価のプロセ
ッサモジュール３３ならびに各々２個のプロセッサモジ
ュールの入出力（Ｉｌｏ）母ｋｉ３９に接続した若干価
のデュアルポートデバイスコントローラ４１を示す図、
第２図は各個別プロセッサモジュールに対するＸ母線コ
ントローラおよびＸ母線コントローラの接続の詳細を示
すブロックダイヤグラムで、各母線コントローラと個別
プロセッサモジュールのプロセッサ間制御ユニット５５
間の接続を示す図、第３図は第２図の母線コントローラ
３７の論理を示す詳細図、第４図は第２図のプロセッサ
モジュールのプロセッサ制御ユニット５５内の共用比カ
バソファ・制御回路６７の論理を示す詳細図、第５図は
プロセッサモジュール用プロセッサ間１１ｍユニット５
５のインキューバソファ・制御回路６５の論理を示す詳
細図、第６図は母線コントローラ３７用論理回路８１の
状態図で、論理がどのようにして母線コントローラに入
るプロトコルラインに応答し、母線コントローラから出
て行くプロトコルラインを生ずるかを示す図、第７図の
共用アウトキューバッファ・制御回路６７用の論理部７
３および７５を示す状態図、第８図は第５図のインキュ
ーバソファ・制御回路６５用の論理を示す状態図、第９
図は送信プロセッサモジュールと受信プロセッサモジュ
ール間の所定パッケージ伝送に対するタイムシーケンス
を示す図、第１０図は第４図のアウトキューバッファ・
制御回路６７の母線空き状態論理部７５およびプロセッ
サ充填状態論理部７３の論理図、第１１図は第１０図の
論理図に関する論理式のリストを示す図、第１２図は、
第１１図のマイクロプロセッサシステムの入出力（Ｉｌ
ｏ）システムのブロックダイヤグラム、第１３図はプロ
セッサモジュールの入出力（Ｉｌｏ）チャネル１０９の
ブロックダイヤグラムで、Ｉ１０チャネルの主要構成素
子およびこれらの構成素子部分に関連するデータ径路を
示す図、第１４図は第１図のＩ１０母′４ＩＡ３９内の
個々のラインを示す詳細図、第１５図は、中央処理ユニ
ット（ＣＰＵ）１０５により開始され、プロセッサモジ
ュール３３のＩ１０チャネル１０９を介してＴ母線１５
３上を第１図のデバイスコントローラ４１に転送される
シーケンスを有し、ＣＰＵ１０５内のマイクロプログラ
ム１１５により生ずる実行入出力（ＥＩＯ）に対するＴ
母線１５３の状態変化を示すＩ１０チャネルプロトコル
図、第１６図は、デバイスコントローラ４１よりのリク
エスト信号に応じてＩ１０チャネルマイクロプログラム
１２１により開始される再接続およびデータ転送シーケ
ンスに対するＴ母線１５３の状態変化を示すＩ１０チャ
ネルプロトコル図、第１７図は、Ｔ母線１５３上をデバ
イスコントローラ４１に伝送すれるシーケンスを有し、
ＣＰＵマイクロプログラム１１５により開始される高優
先度間合わせＩ１０命令（ＨＩＩＯ命令）または間合わ
せＩ１０命令（１１０命令）に対するＴ母線１５３の状
態変化を示すＩ１０チャネルプロトコル図、第１８図は
第１５図ないし第１７図に略語で示したＴ母線機能を示
す表、第１９図は第１図に示すデバイスコントローラ　
４１およびポート部４３の全体構造を示すブロックダイ
ヤグラム、第２０図は第１９図のポート部４３のブロッ
クダイヤグラムで、主としてボート部４３内のデータ径
路を示す図、第２１図は第　１９図のデバイスコントロ
ーラ４１のインターフェース共通論理部１８１のデータ
径路の詳細を示すブロックダイヤグラム、第２２図は第
１９図のデバイスコントローラ４１の制御部内に配置し
たデータバッファ１８９の構成素子部を示すブロックダ
イヤグラム、第２３図は第１９図および第　２２図に示
すデータバッファ１８９の作動を示すグラフ、第２４図
は、チャネル１０９からのサービスアウト（５ＶＯ）と
ボートデータレジスタ２１３へのデータのローディング
との関係を示すタイミング図で、データがレジスタにロ
ードされる前にどのようにしてパリティチェックが開始
され、レジスタ内にデータが完全にロードされた後まで
継続されるかを示す図、第２５図は、本発明に係る電源
インターロックシステムの実施例としての、電源オン（
ＰＯＮ）回路の詳細図、第２６図はデバイスコントロー
ラ４１のデータバッファ１８９（第２２図）のバッファ
制御論理部２４３の論理図でバッファ制御論理部２４３
がとのようにしてデータ母線上のハンドシェークを制御
し、入出カポインタを制御するかを示す図、第２７図は
第２０図のボート制御論理部１９１により実現される選
択レジスタ１７３に対する論理式を示すリスト、第２８
図はＩ１０チャネル１０９とポート部４３間の２ライン
ハンドシエークの作動を示すタイミング図、第２９図は
第２８図に示す一般的ハンドシェークの場合に対する論
理を示す論理図で、第１３図の入出力チャネル１０９の
Ｔ母線マシン１４３の部分を示す図、第３０図は配電シ
ステムのブロックダイヤグラムで、複数個の個別分離電
源３０３からどのように配電し、各デュアルデバイスコ
ントローラ４１に主電源および代替電源の双方を与える
ため、どのようにデバイス、コントローラとの関連づけ
を行なっているかを示す図、第３１図はデバイスコント
ローラ用の主電源と代替電源間の切換えを行なうための
スイッチング配置を示す詳細図で、主電源の障害時にお
ける自動スイッチングと、オフ、自動および代替の３つ
の異なるモードにおける手動スイッチングの双方を可能
とすることを示す図、第３２図は第３０図に示す個別分
離電源３０３の詳細を示すブロックダイヤグラム、第３
３図は、第３０図に示す個々の分離電源から個々のデバ
イスコントローラに電力を供給する垂直母線および水平
母線の詳細を示すブロックダイヤグラムで、この特定配
置により特定のデバイスコントローラに対する主電源お
よび代替電源としての任意の２電源の選択を容易ならし
めることを示す図、第３４図はメモリーシステムのブロ
ックダイヤグラムで、第１図のプロセッサモジュール３
３のメモリー１０７の詳細を示す図、第３５図は第３４
図のメモリー１０７のマツプ部の４０７の詳細を示すブ
ロック「 ダイヤグラム、第３６図は４つの論理アドレス記憶域お
よび前記論理アドレス記憶域に対応する４つの個別マツ
プ部に分割した論理メモリーの構成図ならびに前記マツ
プ部の単一マツプエントリーのピットおよび欄（フィー
ルド）の詳細図、第３７図は半導体メモリーモジュール
により形成した第３４図示メモリーモジュール４０３の
詳細を示すブロックダイヤグラム、第３８図は第３７図
の半導体メモリーモジュール４０３に使用するチェック
ピット発生器の構成図ならびにチェックビットレジスタ
に使用する８ビツトパリテイツリーの２つに対する論理
式のリストを示す図、第３９図は第３７図に示す半導体
メモリーモジュール４０３用のチェックピット比較器の
構成図ならびにシンドロームビット零に対する９ビツト
パリテイツリーに対する論理式のリストを示す図、第４
０図は第３７図に示す半導体メモリーモジュール４０３
に使用するシンドロームデコーダの構成図ならびにシン
ドロームデコーダの論理部５１１の作動に対する論理式
のリストを示す図、第４１図は第３７図の半導体メモリ
ーモジュール４０３に使用するビット補数器の論理図、
第４２図は継続的に実行しつづける必要のあるアプリケ
ーションプログラムを実行中の２つのプロセッサシステ
ムの種々の状態、すなわち、２つのプロセッサが連続的
に異常をきたして修理され、それにしたがってアプリケ
ーションプログラムが作動モードを変える状態を示す図
である。 ３１・・・マルチプロセッサシステム、３３・・・マル
チプロセッサモジュール、３５・・・プロセッサ間母線
、３７・・・母線コントローラ、３９・・・入出力母線
、４１・・・デバイスコントローラ（周辺装置制御ユニ
ット）、４３・・・ボート部、４５・・・ディスク、４
７・・・ターミナル、４９・・・磁気テープ駆動装置、
５１・・・カードリーグ、５３・・・ラインプリンタ、
５５・・・プロセッサ間制御ユニット、５７・・・母線
データライン、５９・・・母線プロトコルライン、６１
・・・クロックライン、６３・・・選択（セレクト）ラ
イン、６５・・・インキュ一部、６７・・・アウトキュ
一部、６９・・・アウトキューバソファ、７１・・・受
信レジスタ、７３・・・プロセッサ充填状態論理部、７
５・・・母線空き状態論理部、７７・・・アウトキュー
カウンタ、７９・・・アウトキューポインタ、８１・・
・母線制御状態論理部、８３・・・送信（センダー）カ
ウンタ、８５・・・プロセッサ選択論理部、８７・・・
受信レジスタ、８９・・・バケットカウンタ、９１・・
・母線クロック発生器、９３・・・母線充填状態論理部
、９５・・・送信レジスタ、９７・・・インキューバッ
ファ、９９・・・インキューカウンタ、１０１・・・プ
ロセッサ空き状態論理部、１０３・・・論理式、１０５
・・・中央処理ユニット　（ＣＰＵ）　、１０７・・・
主メモリー、１０９・・・入出力チャネル、１１１・・
・接続ライン、１１２・・・レジスタスタッタ、１１３
・・・マイクロプロセッサ、１１４・・・論理径路、１
１５・・・マイクロプログラム、１１７・・・論理径路
、１１９・・・マイクロプロセッサ、１２１・・・マイ
クロプログラム、１２３・・・データ径路論理部、１２
５・・・チャネルメモリーデータレジスタ、１２７・・
・入出力データレジスタ、１２９・・・チャネルメモリ
ーアドレスレジスタ、１３１・・・キャラクタカウント
レジスタ、１３３・・・アクティブデバイスアドレスレ
ジスタ、１３５・・・優先度決定レジスタ、１３７・・
・パリティ発生およびチェックビット論理部、１３８・
・・バッファ、１３９，１３９Ａ、１３９Ｂ、１３９Ｃ
・・・論理径路、１３９Ａ−１，１３９Ａ−２，１３９
Ａ−３・・・分岐径路、１４０・・・入出力制御テーブ
ル、１４１・・・入出力チャネル制御論理部、１４２・
・・２ワードエントリー、１４３・・・Ｔ母線マシン、
１４５・・・ＲＣＩ　　（再接続イン）ライン、１４７
・・・ＬＩＲＱ　（低優先度割込みリクエスト）ライン
、１４９・・・ＨＩＲＱ　（高優先度割込みリクエスト
）ライン、１５０・・・母線受信テーブル、１５１・・
・ＲＡＮＫ（ランク）ライン、１５３・・・Ｔ母線機能
ライン、１５５・・・５ＶＯ（サービスアウト）ライン
、１５７・・・５ＶＩ（サービスイン）ライン、１５９
・・・ＳＴＩ　　（ストップイン）ライン、１６１・・
・データ母線ライン、１６３・・・パリティライン、１
６５・・・［！ＯＴ　　（転送終了）ライン、１６７・
・・ＰＡＤＯ（パッドアウト）ライン、１６９・・・Ｐ
ＡＤＩ　（バッドイン）ライン、１７１・・・ｌ０ＲＳ
Ｔ　　（Ｉ　１０リセツト）ライン、１７３・・・選択
ラッチ回路、ボート選択ビット、１７５・・・イネーブ
ルラッチ回路、１７７・・・パリティチェックレジスタ
、１７９・・・物理的接続ライン、１８０・・・接続ラ
イン、１８１・・・インターフェース共通論理部、１８
２．１８２Ａ・・・電源オン回路、１８３・・・接続ラ
イン、１８４・・・電流源、１８５・・・オーナーシッ
プラッチ回路、１８６・・・差動増幅器、１８７・・・
デバイスコントローラの制御部分、１１８・・・ライン
、１８９・・・バッファ、１９０・・・ライン、１９１
・・・制御およびデコード論理部、１９２・・・ツェナ
ーダイオード、１９３・・・装置アドレス比較器、１９
４．１９６・・・トランジスタ、１９５・・・ステータ
スマルチプレクサ、１９７・・・インターフェーストラ
ンシーバ、１９８・・・受信機、１９８′・・・抵抗、
１９９・・・マルチプレクサ、２００・・・送信機、２
００′・・・抵抗、２０１・・・入力母線ライン、２０
２・・・イネーブルライン、２０２１・・・抵抗、２０
３・・・ＤＶＡＤ　（装置アドレス）ライン、２０４，
２０６−・・ライン、２０５・・・出力母線ライン、２
０７・・・テークオーナーシソプライン、２０８，２１
０，２１２・・・トランジスタ、２０９・・・制御ライ
ン、２１１・・・マルチプレクサ、２１３・・・データ
レジスタ、２１４・・・主出力制御トランジスタ、２１
５，２１５Ａ・・・制御ライン、２１６，２１８，２２
０，２２２゜２２４、２２６，２２８・・・出力段、２
１７・・・出力母線、２１９．２２１・・・ライン、２
２０・・・マルチプレクサ、２２３，２２５，２２７，
２２９・・・点、２３０・・・ヒステリシス制御論理部
、２３１・・・入カバソファ、２３２．２３４・・・抵
抗、２３３・・・パフファメモリー、２３５・・・出カ
バソファ、２３６・・・ヒステリシストランジスタ、２
３７・・・入力ポインタ、２３９・・・出力ポインタ、
２４１．２４５・・・マルチプレクサ、２４５Ａ、２４
５Ｂ・・・ゲート、２４７・・・ストレスカウンタ、２
４７Ａ・・・カウンタ部、２４７Ｂ・・・デコーダ部、
２４９，２５１，２５３゜２５５．２５７，２５９，２
６１，２６３，２６５・・・ライン、２６７Ａ、２６７
Ｂ・・・リクエストフリップフロップ、２６９・・・ク
ロックフリップフロップ、２７１Ａ、２７１Ｂ・・・リ
クエスト周期フリップフロップ、２７３・・・優先度決
定ゲート、２７５Ａ、２７５Ｂ・・・リクエスト実行ゲ
ート、２７７Ａ。 ２７７Ｂ・・・ライン、２７９・・・垂直上昇部、２８
１・ＳＶＩ　　（サービスイン）信号、２８１Ａ、２８
３Ａ、２８５Ａ・・・矢印、２８３．２８５・・・垂直
下降部、２８７・・・サービスアウトフリップフロップ
、２８９・・・サービスイン同期フリップフロップ、２
９１・・・組合わせ論理部、２９３．２９５・・・送信
機、３０１・・・配電システム、３０３・・・電源、３
０５・・・マルチライン母線、３０７・・・主ライン、
３０９・・・代替ライン、３１１・・・自動スイッチ、
３１３・・・手動スイッチ、３１５・・・入力コネクタ
、３１７・・・ＡＣ−ＤＣ変換器、３１９，３２５，３
２７，３３１・・・ライン、３２１・・・出力ライン、
３２３・・・ＤＣ−ＤＣ変換器、３２９・・・電池およ
び充電器モジュール、３３３・・・ダイオード、３３５
・・・電源警報回路、３３７・・・ライン、３３９・・
・平衡ダイオード、３４１゜３４３・・・ダイオード、
３４５・・・手動スイッチ、３４７・・・トランジスタ
、３４８・・・コンデンサ、３５０．３５２・・・抵抗
、３５１．３５３・・・点、３５５・・・垂直タップ、
４０１・・・マツプメモリー制御論理部、４０３・・・
メモリーモジュール、４０５・・・データ径路部、４０
７・・・マツプ部、４０９・・・マツプ、４１１・・・
ＰＭＡ　　Ｃプロセッサメモリーアドレス）レジスタ、
４１５・・・アドレスセレクタ（ＡＳＥＬ）、４１７・
・・論理ページアドレス母線、４１９・・・ページオフ
セット母線、４２１・・・出力母線、４２３・・・プロ
セッサメモリーデータ（ＰＭＤ）レジスタ、４２５・・
・チャネルメモリーデータ（ＣＭＤ）レジスタ、４２７
・・・データセレクタ（ＤＳＥＬ）　、４２９・・・出
力母線、４３１・・・ネクストインストラクション（Ｎ
Ｉ）　　レジスタ、４３３・・・メモリーデータ（ＭＤ
）　　レジスタ、４３７．４３９・・・母線、４４１・
・・マツプページ、４４３・・・マツプ出力ラッチ回路
、４４５・・・マツプメモリーデータ（ＭＭＤ）レジス
タ、４４７・・・マツプデータセレクタ、４４９・・・
マツプパリティ発生器、４５１・・・マツプパリティチ
ェッカー、４５３・・・基準ビット論理部、４５５・・
・ダーデイビ７）論理部、４５７・・・制御信号ライン
、４５９・・・ユーザーデータ記憶域、４６１・・・シ
ステムデータ記憶域、４６３・・・ユーザーコード記憶
域、４６５・・・システムコード記憶域、４６７・・・
ユーザーデータマツプ部、４６９・・・システムデータ
マツプ部、４７１・・・ニー　　　　　　ｊザーコード
マッ７’部、４７３・・・システムコードマツプ部、４
７５・・・タイミングおよび制御論理部、４７７・・・
半導体メモリーアレイ、４７９・・・出力ラッチ回路、
４８１・・・チェックビット発生器、４８３・・・チェ
ックビット比較器、４８５・・・シンドロームデコーダ
、４８７・・・データビット補数器、４８９゜４９３・
・・母線、４９１・・・シンドローム母線、４９５゜４
９７・・・ライン、４９９・・・制御母線、５０１・・
・母線、５０３・・・８ビツトパリテイツリー、５０５
・・・９ビツトパリテイツリー、５０７・・・デコーダ
部、５０９・・・６ビツトパリテイツリー、５１０・・
・奇数出力ライン、５１１・・・誤り識別論理部、５１
２・・・ＯＲゲート、５１３・・・排他的論理和ゲート
、５１４・・・偶数出力ライン、５１５．５１９・・・
ＡＮＤゲート、５１７・・・インバータ。 鵡Ｖ、娠塚　　　　　　ル・ＩＮｃｓＩりＦＩＧ、１４
　　　人、ｍ＋ａ？（ン ＨＡＮＤＩ；ＭＡＫＥ−１ム ＨＭχ冑Ｈにε−１ム ＦＩＧ、Ｔ７　　ＩＩ○（Ｈ１ｌ■　　　　　８Ｍ０弾
にＥ−ｆＬＨ４ｓρ５Ｈ４１ｔｌｓ　−７Ｌ ＣＬＫ、ＳＶＯＴＥ ＦＩＧ、２９　　　　　５ｒａｒｒ　ｓｖ。 ＦＩＧ、３４　　　　メロ＋ｌ−システム　７”ｏノア
　タイヤク険ＡＦＩＧ３７ 半＋ｇ　メＬリー　モジ゛ニーに７＝−１７１−ｚヤク
＼ＦＩＧ　４１

Claims (2)

    【特許請求の範囲】
  1. （１）母線上のデータに障害を生じないようその母線の
    論理モジュールから該母線を分離するようにした電源イ
    ンターロックシステムにおいて、インターフェース論理
    部を備えた複数の論理モジュールと、データの通信を論
    理モジュール間で行なわせるための、論理モジュールに
    接続された母線と、論理モジュールに電力を供給する電
    源と、電源から供給される電圧が安全な電力供給レベル
    にあるか、安全な電力遮断レベルにあるかそれとも現在
    不安定な範囲にあるかを検知する電圧監視手段とを備え
    、前記インターフェース論理部は電圧監視手段に応答し
    て、論理モジュールに供給されつつある電圧が電力遮断
    レベルや不安定なレベルにある場合に該論理モジュール
    に対して母線に高いインピーダンスを与えさせるように
    指令して該論理モジュールを実質的に母線から分離し、
    母線上でのデータ障害をなくすようにしたことを特徴と
    する電源インターロックシステム。
  2. （２）インターフェース論理部には、該論理部が母線に
    低いインピーダンスを与えるよう指令して論理モジュー
    ルを母線へ接続する手段が設けられている特許請求の範
    囲第１項記載の電源インターロックシステム。
JP61135874A 1976-09-07 1986-06-11 電源インタ−ロツクシステム Pending JPS61286962A (ja)

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JP59184758A Granted JPS60100256A (ja) 1976-09-07 1984-09-05 デ−タ通信方法と入出力システム
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JP59184754A Granted JPS60100252A (ja) 1976-09-07 1984-09-05 マルチプロセツサ用配電システム
JP59184755A Granted JPS60100253A (ja) 1976-09-07 1984-09-05 メモリ−システム
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